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GS8321EV36E-150

器件型号:GS8321EV36E-150
厂商名称:GSI Technology
厂商官网:http://www.gsitechnology.com/
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器件描述

2M x 18, 1M x 32, 1M x 36 36Mb Sync Burst SRAMs

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GS8321EV36E-150器件文档内容

                                                                   GS8321EV18/32/36E-250/225/200/166/150/133

165-Bump FP-BGA            2M x 18, 1M x 32, 1M x 36                                                                   250 MHz133 MHz
Commercial Temp            36Mb Sync Burst SRAMs                                                                                 1.8 V VDD
Industrial Temp                                                                                                                   1.8 V I/O

Features                                                           Linear Burst Order (LBO) input. The Burst function need not
                                                                   be used. New addresses can be loaded on every cycle with no
FT pin for user-configurable flow through or pipeline operation  degradation of chip performance.
Dual Cycle Deselect (DCD) operation
IEEE 1149.1 JTAG-compatible Boundary Scan                        Flow Through/Pipeline Reads
1.8 V +10%/10% core power supply                                The function of the Data Output register can be controlled by
1.8 V I/O supply                                                 the user via the FT mode pin (Pin 14). Holding the FT mode
LBO pin for Linear or Interleaved Burst mode                     pin low places the RAM in Flow Through mode, causing
Internal input resistors on mode pins allow floating mode pins   output data to bypass the Data Output Register. Holding FT
Default to Interleaved Pipeline mode                             high places the RAM in Pipeline mode, activating the rising-
Byte Write (BW) and/or Global Write (GW) operation               edge-triggered Data Output Register.
Internal self-timed write cycle
Automatic power-down for portable applications                   DCD Pipelined Reads
JEDEC-standard 165-bump FP-BGA package                           The GS8321EV18/32/36E is a DCD (Dual Cycle Deselect)
Pb-Free 165-bump BGA package available                           pipelined synchronous SRAM. SCD (Single Cycle Deselect)
                                                                   versions are also available. DCD SRAMs pipeline disable
Functional Description                                             commands to the same degree as read commands. DCD RAMs
                                                                   hold the deselect command for one full cycle and then begin
Applications                                                       turning off their outputs just after the second rising edge of
The GS8321EV18/32/36E is a 37,748,736-bit high                     clock.
performance synchronous SRAM with a 2-bit burst address
counter. Although of a type originally developed for Level 2       Byte Write and Global Write
Cache applications supporting high performance CPUs, the           Byte write operation is performed by using Byte Write enable
device now finds application in synchronous SRAM                   (BW) input combined with one or more individual byte write
applications, ranging from DSP main store to networking chip       signals (Bx). In addition, Global Write (GW) is available for
set support.                                                       writing all bytes at one time, regardless of the Byte Write
                                                                   control inputs.
Controls
Addresses, data I/Os, chip enable (E1), address burst control      Sleep Mode
inputs (ADSP, ADSC, ADV) and write control inputs (Bx,             Low power (Sleep mode) is attained through the assertion
BW, GW) are synchronous and are controlled by a positive-          (High) of the ZZ signal, or by stopping the clock (CK).
edge-triggered clock input (CK). Output enable (G) and power       Memory data is retained during Sleep mode.
down control (ZZ) are asynchronous inputs. Burst cycles can
be initiated with either ADSP or ADSC inputs. In Burst mode,       Core and Interface Voltages
subsequent burst addresses are generated internally and are        The GS8321EV18/32/36E operates on a 1.8 V power supply.
controlled by ADV. The burst address counter may be                All input are 1.8 V compatible. Separate output power (VDDQ)
configured to count in either linear or interleave order with the  pins are used to decouple output noise from the internal circuits
                                                                   and are 1.8 V compatible.

                                       Parameter Synopsis

                                       -250 -225 -200 -166 -150 -133 Unit

                                  tKQ  2.5 2.7 3.0 3.5 3.8 4.0 ns
                  Pipeline tCycle      4.0 4.4 5.0 6.0 6.6 7.5 ns

                  3-1-1-1 Curr (x18) 285 250 215 200 190 165 mA

                           Curr (x32/x36) 330 290 255 235 220 195 mA

                    Flow    tKQ        5.5 6.0 6.5 7.0 7.5 8.5 ns
                  Through  tCycle      5.5 6.0 6.5 7.0 7.5 8.5 ns

                  2-1-1-1 Curr (x18) 205 195 185 175 165 155 mA
                           Curr (x32/x36) 235 225 210 200 190 175 mA

Rev: 1.03 4/2005                       1/33                                                                            2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                           GS8321EV18/32/36E-250/225/200/166/150/133

                          165 Bump BGA--x18 Commom I/O--Top View (Package E)

                  1    2    3   4    5     6    7    8    9                                                            10  11

A                 NC   A    E1 BB NC E3 BW ADSC ADV A                                                                      A    A

B                 NC   A    E2  NC   BA    CK GW     G ADSP A                                                              NC   B

C                 NC   NC VDDQ VSS   VSS   VSS  VSS  VSS VDDQ NC DQPA                                                           C

D                 NC   DQB VDDQ VDD  VSS   VSS  VSS  VDD VDDQ NC                                                           DQA  D

E                 NC   DQB VDDQ VDD  VSS   VSS  VSS  VDD VDDQ NC                                                           DQA  E

F                 NC   DQB VDDQ VDD  VSS   VSS  VSS  VDD VDDQ NC                                                           DQA  F

G                 NC   DQB VDDQ VDD  VSS   VSS  VSS  VDD VDDQ NC                                                           DQA  G

H                 FT   MCL  NC  VDD  VSS   VSS  VSS  VDD  NC                                                           NC  ZZ   H

J                 DQB  NC VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQA                                                          NC   J

K                 DQB  NC VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQA                                                          NC   K

L                 DQB  NC VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQA                                                          NC   L

M                 DQB  NC VDDQ VDD   VSS   VSS  VSS  VDD VDDQ DQA                                                          NC   M

N                 DQPB NC VDDQ VSS   NC    A    NC   VSS VDDQ NC                                                           NC   N

P                 NC NC     A   A    TDI A1 TDO A         A                                                            A   A    P

R                 LBO A     A   A TMS A0 TCK A            A                                                            A   A    R

                            11 x 15 Bump BGA--15 mm x 17 mm Body--1.0 mm Bump Pitch

Rev: 1.03 4/2005                     2/33                                                                                  2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                           GS8321EV18/32/36E-250/225/200/166/150/133

                           165 Bump BGA--x32 Common I/O--Top View (Package E)

                  1   2    3   4    5     6    7    8    9                                                             10  11

A                 NC  A    E1 BC BB E3 BW ADSC ADV A                                                                       NC  A

B                 NC  A    E2  BD   BA    CK GW     G ADSP A                                                               NC  B

C                 NC  NC VDDQ VSS   VSS   VSS  VSS  VSS VDDQ NC                                                            NC  C

D                 DQC DQC VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQB DQB                                                           D

E                 DQC DQC VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQB DQB                                                           E

F                 DQC DQC VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQB DQB                                                           F

G                 DQC DQC VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQB DQB                                                           G

H                 FT  MCL  NC  VDD  VSS   VSS  VSS  VDD  NC                                                            NC  ZZ  H

J                 DQD DQD VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQA DQA                                                           J

K                 DQD DQD VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQA DQA                                                           K

L                 DQD DQD VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQA DQA                                                           L

M                 DQD DQD VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQA DQA                                                           M

N                 NC  NC VDDQ VSS   NC    A    NC   VSS VDDQ NC                                                            NC  N

P                 NC NC    A   A    TDI A1 TDO A         A                                                             A   A   P

R                 LBO A    A   A TMS A0 TCK A            A                                                             A   A   R

                           11 x 15 Bump BGA--15 mm x 17 mm Body--1.0 mm Bump Pitch

Rev: 1.03 4/2005                    3/33                                                                                    2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                           GS8321EV18/32/36E-250/225/200/166/150/133

                           165 Bump BGA--x36 Common I/O--Top View (Package E)

                  1   2    3   4    5     6    7    8    9                                                             10  11

A                 NC  A    E1 BC BB E3 BW ADSC ADV A                                                                       NC  A

B                 NC  A    E2  BD   BA    CK GW     G ADSP A                                                               NC  B

C                 DQPC NC VDDQ VSS  VSS   VSS  VSS  VSS VDDQ NC DQPB                                                           C

D                 DQC DQC VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQB DQB                                                           D

E                 DQC DQC VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQB DQB                                                           E

F                 DQC DQC VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQB DQB                                                           F

G                 DQC DQC VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQB DQB                                                           G

H                 FT  MCL  NC  VDD  VSS   VSS  VSS  VDD  NC                                                            NC  ZZ  H

J                 DQD DQD VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQA DQA                                                           J

K                 DQD DQD VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQA DQA                                                           K

L                 DQD DQD VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQA DQA                                                           L

M                 DQD DQD VDDQ VDD  VSS   VSS  VSS  VDD VDDQ DQA DQA                                                           M

N                 DQPD NC VDDQ VSS  NC    A    NC   VSS VDDQ NC DQPA                                                           N

P                 NC NC    A   A    TDI A1 TDO A         A                                                             A   A   P

R                 LBO A    A   A TMS A0 TCK A            A                                                             A   A   R

                           11 x 15 Bump BGA--15 mm x 17 mm Body--1.0 mm Bump Pitch

Rev: 1.03 4/2005                    4/33                                                                                    2003, GSI Technology

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                                                GS8321EV18/32/36E-250/225/200/166/150/133

GS8321EV18/32/36E 165-Bump BGA Pin Description

  Symbol          Type                      Description

    A0, A1           I    Address field LSBs and Address Counter Preset Inputs
       A             I                          Address Inputs

     DQA           I/O                   Data Input and Output pins
     DQB
     DQC             I  Byte Write Enable for DQA, DQB, DQC, DQD I/Os; active low
     DQD            --                            No Connect
BA, BB, BC, BD       I
      NC             I                  Clock Input Signal; active high
      CK             I        Byte Write--Writes all enabled bytes; active low
     BW              I       Global Write Enable--Writes all bytes; active low
     GW              I
      E1             I                     Chip Enable; active low
      E3             I                     Chip Enable; active low
      E2             I                     Chip Enable; active high
      G              I                    Output Enable; active low
     ADV             I       Burst address counter advance enable; active l0w
ADSC, ADSP           I   Address Strobe (Processor, Cache Controller); active low
      ZZ             I                 Sleep mode control; active high
      FT             I           Flow Through or Pipeline mode; active low
     LBO             I               Linear Burst Order mode; active low
     TMS            O                       Scan Test Mode Select
     TDI             I
     TDO            --                         Scan Test Data In
     TCK             I                        Scan Test Data Out
     MCL             I
     VDD             I                         Scan Test Clock
     VSS                                      Must Connect Low
    VDDQ                                      Core power supply
                                             I/O and Core Ground
                                         Output driver power supply

Rev: 1.03 4/2005        5/33                                                                                           2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                      GS8321EV18/32/36E-250/225/200/166/150/133

                                                  GS8321EV18/32/36 Block Diagram

A0An             Register                                         A0

LBO               DQ                          D0            Q0 A1
ADV                               A0
CK
ADSC                              A1
ADSP
GW                                            D1            Q1
BW
BA                                            Counter

BB                                            Load                                      A

BC                                                                     Memory
                                                                        Array
BD
                                                  Register             Q                                               D
                                                                          36                                              36
                                                  DQ
                                                                                        4                                            4
                                                  Register
                                                                       Register                                            Register
                                                  DQ
                                                                          QD                                           QD
                                                  Register
                                                                                                                                 Register
                                                  DQ
                                                                                                                            DQ
                                                  Register
                                                                                    36                                 36
                                                  DQ                                36                                                            36

                                                  Register                          36

                                                  DQ                   DQx1DQx9

                                                  Register

E1                                                DQ

                                                                                                                                        4      32

                                                  Register                                                                                   Parity
                                                                                                                                            Encode
                                                  DQ
                                                                                                                                                   4
FT
G                                                                                                                                         Parity
                                                                                                                                        Compare

                  Power Down                                    0                                                                          NC         NC

ZZ                Control

Note: Only x36 version shown for simplicity.

Rev: 1.03 4/2005                                                6/33                                                                  2003, GSI Technology

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                                                                  GS8321EV18/32/36E-250/225/200/166/150/133

Mode Pin Functions

Mode Name                     Pin  State                          Function
                             Name

Burst Order Control                         L                       Linear Burst
                             LBO                                  Interleaved Burst

                                            H

Output Register Control                    L                      Flow Through
                             FT                                      Pipeline

                                       H or NC

Power Down Control                     L or NC                          Active
                             ZZ                                   Standby, IDD = ISB

                                           H

Note:
There are pull-up devices on the FT pin and a pull-down device on the ZZ pin, so those input pins can be unconnected and the
chip will operate in the default states as specified in the above tables.

Burst Counter Sequences

Linear Burst Sequence                                             Interleaved Burst Sequence

                  A[1:0] A[1:0] A[1:0] A[1:0]                                         A[1:0] A[1:0] A[1:0] A[1:0]

1st address       00     01  10    11                             1st address         00                               01  10  11

2nd address 01 10 11 00                                           2nd address         01                               00  11  10

3rd address       10     11  00    01                             3rd address         10                               11  00  01

4th address       11     00  01    10                             4th address         11                               10  01  00

Note:                                                             Note:
The burst counter wraps to initial state on the 5th clock.        The burst counter wraps to initial state on the 5th clock.

                                                                                                                                   BPR 1999.05.18

Rev: 1.03 4/2005                                            7/33                                                                2003, GSI Technology

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                                             GS8321EV18/32/36E-250/225/200/166/150/133

Byte Write Truth Table

Function          GW       BW  BA        BB  BC  BD                                                                    Notes

Read                    H  H   X         X   X   X                                                                     1

Read                    H  L   H         H   H   H                                                                     1

Write byte a            H  L   L         H   H   H                                                                     2, 3

Write byte b            H  L   H         L   H   H                                                                     2, 3

Write byte c            H  L   H         H   L   H                                                                     2, 3, 4

Write byte d            H  L   H         H   H   L                                                                     2, 3, 4

Write all bytes         H  L   L         L   L   L                                                                     2, 3, 4

Write all bytes         L  X   X         X   X   X

Notes:
1. All byte outputs are active in read cycles regardless of the state of Byte Write Enable inputs.
2. Byte Write Enable inputs BA, BB, BC and/or BD may be used in any combination with BW to write single or multiple bytes.
3. All byte I/Os remain High-Z during all write operations regardless of the state of Byte Write Enable inputs.
4. Bytes "C" and "D" are only available on the x36 version.

Rev: 1.03 4/2005                   8/33                                                                                 2003, GSI Technology

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Synchronous Truth Table

Operation                                         State
                             Address Used Diagram E1 ADSP ADSC ADV W3 DQ4

                                                   Key5

Deselect Cycle, Power Down   None      X     H  X  L                                                                   X  X  High-Z

Read Cycle, Begin Burst      External  R     L  L  X                                                                   X  X  Q

Read Cycle, Begin Burst      External  R     L  H  L                                                                   X  F  Q

Write Cycle, Begin Burst     External  W     L  H  L                                                                   X  T  D

Read Cycle, Continue Burst   Next      CR    X  H  H                                                                   L  F  Q

Read Cycle, Continue Burst   Next      CR    H  X  H                                                                   L  F  Q

Write Cycle, Continue Burst  Next      CW    X  H  H                                                                   L  T  D

Write Cycle, Continue Burst  Next      CW    H  X  H                                                                   L  T  D

Read Cycle, Suspend Burst    Current         X  H  H                                                                   H  F  Q

Read Cycle, Suspend Burst    Current         H  X  H                                                                   H  F  Q

Write Cycle, Suspend Burst   Current         X  H  H                                                                   H  T  D

Write Cycle, Suspend Burst   Current         H  X  H                                                                   H  T  D

Notes:
1. X = Don't Care, H = High, L = Low
2. W = T (True) and F (False) is defined in the Byte Write Truth Table preceding.
3. G is an asynchronous input. G can be driven high at any time to disable active output drivers. G low can only enable active drivers (shown

     as "Q" in the Truth Table above).
4. All input combinations shown above are tested and supported. Input combinations shown in gray boxes need not be used to accomplish

     basic synchronous or synchronous burst operations and may be avoided for simplicity.
5. Tying ADSP high and ADSC low allows simple non-burst synchronous operations. See BOLD items above.
6. Tying ADSP high and ADV low while using ADSC to load new addresses allows simple burst operations. See ITALIC items above.

Rev: 1.03 4/2005                       9/33                                                                               2003, GSI Technology

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                                                                                                            GS8321EV18/32/36E-250/225/200/166/150/133

                                                                                             Simplified State Diagram

                                                                                                                  X

                                                                                                                  Deselect

                                                                                             W                              R

                                                                                          W                                        R

                  Simple Burst Synchronous Operation Simple Synchronous Operation  X      First Write R                        First Read  X

                                                                                      CW     CR                                            CR

                                                                                                 W                             R
                                                                                                              R
                                                                                                                               Burst Read      X
                                                                                      X Burst Write
                                                                                                              CR               CR

                                                                                                      CW

Notes:
1. The diagram shows only supported (tested) synchronous state transitions. The diagram presumes G is tied low.
2. The upper portion of the diagram assumes active use of only the Enable (E1) and Write (BA, BB, BC, BD, BW, and GW) control inputs, and

     that ADSP is tied high and ADSC is tied low.
3. The upper and lower portions of the diagram together assume active use of only the Enable, Write, and ADSC control inputs, and

     assumes ADSP is tied high and ADV is tied low.

Rev: 1.03 4/2005                                                                             10/33                                                 2003, GSI Technology

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                                            GS8321EV18/32/36E-250/225/200/166/150/133

                         Simplified State Diagram with G

                                            X

                                            Deselect

                                W                         R

                         W                                   R

                  X                                   W
                           First Write R                      First Read X

                     CW            CR                 CW                                                               CR

                         W                                        R
                                                       W
                  X                      R
                         Burst Write                           Burst Read X
                                                      CW
                                   CR
                                                               CR
                            CW

Notes:
1. The diagram shows supported (tested) synchronous state transitions plus supported transitions that depend upon the use of G.
2. Use of "Dummy Reads" (Read Cycles with G High) may be used to make the transition from read cycles to write cycles without passing

     through a Deselect cycle. Dummy Read cycles increment the address counter just like normal read cycles.
3. Transitions shown in gray tone assume G has been pulsed high long enough to turn the RAM's drivers off and for incoming data to meet

     Data Input Set Up Time.

Rev: 1.03 4/2005            11/33                                                                                           2003, GSI Technology

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                                                                GS8321EV18/32/36E-250/225/200/166/150/133

Absolute Maximum Ratings

(All voltages reference to VSS)

Symbol                           Description                               Value                                           Unit

VDD                              Voltage on VDD Pins                       0.5 to 3.6                                     V

VDDQ                             Voltage in VDDQ Pins                      0.5 to 3.6                                     V

VI/O                             Voltage on I/O Pins                 0.5 to VDDQ +0.5 ( 3.6 V max.)                       V

VIN                              Voltage on Other Input Pins         0.5 to VDD +0.5 ( 3.6 V max.)                        V

IIN                              Input Current on Any Pin                  +/20                                           mA

IOUT                             Output Current on Any I/O Pin             +/20                                           mA

PD                               Package Power Dissipation                 1.5                                             W

TSTG                             Storage Temperature                       55 to 125                                      oC

TBIAS                            Temperature Under Bias                    55 to 125                                      oC

Note:
Permanent damage to the device may occur if the Absolute Maximum Ratings are exceeded. Operation should be restricted to Recommended
Operating Conditions. Exposure to conditions exceeding the Absolute Maximum Ratings, for an extended period of time, may affect reliability of
this component.

Power Supply Voltage Ranges

                  Parameter                      Symbol Min.         Typ.       Max.                                   Unit Notes

       1.8 V Supply Voltage                      VDD            1.6  1.8          2.0                                  V

1.8 V VDDQ I/O Supply Voltage                    VDDQ           1.6  1.8          2.0                                  V

Notes:
1. The part numbers of Industrial Temperature Range versions end the character "I". Unless otherwise noted, all performance specifica-

     tions quoted are evaluated for worst case in the temperature range marked on the device.
2. Input Under/overshoot voltage must be 2 V > Vi < VDDn+2 V not to exceed 3.6 V maximum, with a pulse width not to exceed 20% tKC.

Recommended Operating Temperatures

                  Parameter                      Symbol Min.         Typ.       Max.                                   Unit Notes

Ambient Temperature (Commercial Range Versions)  TA             0    25           70                                   C  2

Ambient Temperature (Industrial Range Versions)  TA             40  25           85                                   C  2

Notes:
1. The part numbers of Industrial Temperature Range versions end the character "I". Unless otherwise noted, all performance specifica-

     tions quoted are evaluated for worst case in the temperature range marked on the device.
2. Input Under/overshoot voltage must be 2 V > Vi < VDDn+2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tKC.

Rev: 1.03 4/2005                                 12/33                                                                  2003, GSI Technology

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Logic Levels

                  Parameter                       Symbol Min.            Typ.        Max.                                 Unit Notes

             VDD Input High Voltage               VIH    0.6*VDD              --     VDD + 0.3                            V   1

             VDD Input Low Voltage                VIL    0.3                 --     0.3*VDD                              V   1

             VDDQ I/O Input High Voltage          VIHQ   0.6*VDD              --     VDDQ + 0.3                           V   1,3

             VDDQ I/O Input Low Voltage           VILQ   0.3                 --     0.3*VDD                              V   1,3

Notes:
1. The part numbers of Industrial Temperature Range versions end the character "I". Unless otherwise noted, all performance specifica-

     tions quoted are evaluated for worst case in the temperature range marked on the device.
2. Input Under/overshoot voltage must be 2 V > Vi < VDDn+2 V not to exceed 3.6 V maximum, with a pulse width not to exceed 20% tKC.
3. VIHQ (max) is voltage on VDDQ pins plus 0.3 V.

Undershoot Measurement and Timing                              Overshoot Measurement and Timing

         VIH                                                                         20% tKC

        VSS                                                    VDD + 2.0 V
        50%                                                            50%
VSS 2.0 V
                                                                         VDD

                  20% tKC                                                VIL

Capacitance

(TA = 25oC, f = 1 MHZ, VDD = 2.5 V)

             Parameter                    Symbol        Test conditions           Typ. Max. Unit

             Input Capacitance            CIN                 VIN = 0 V           4                                    5  pF
                                                            VOUT = 0 V
Input/Output Capacitance                  CI/O                                    6                                    7  pF

Note:
These parameters are sample tested.

Rev: 1.03 4/2005                                  13/33                                                                   2003, GSI Technology

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AC Test Conditions

        Parameter                      Conditions

        Input high level               VDD 0.2 V

        Input low level                0.2 V

        Input slew rate                1 V/ns

        Input reference level          VDD/2

        Output reference level         VDDQ/2

        Output load                    Fig. 1

Notes:

1. Include scope and jig capacitance.

2. Test conditions as specified with output loading as shown in Fig. 1

unless otherwise noted.

3. Device is deselected as defined by the Truth Table.

                                                    Output Load 1
                                       DQ

                                                                        50                  30pF*

                                                                   VDDQ/2

                                                        * Distributed Test Jig Capacitance

DC Electrical Characteristics          Symbol                                Test Conditions                           Min           Max
              Parameter
                                           IIL                                    VIN = 0 to VDD                       1 uA         1 uA
            Input Leakage Current
              (except mode pins)          IIN1                                  VDD  VIN  VIH                             1 uA       1 uA
                                                                                0 V  VIN  VIH                             1 uA      100 uA
               ZZ Input Current           IIN2                                  VDD  VIN  VIL
                                          IOL                                   0 V  VIN  VIL                            100 uA      1 uA
                  Input Current          VOH1                           Output Disable, VOUT = 0 to VDD                   1 uA       1 uA
                                         VOL1                              IOH = 4 mA, VDDQ = 1.6 V
           Output Leakage Current                                           IOL = 4 mA, VDD = 1.6 V                       1 uA       1 uA
             Output High Voltage                                                                                       VDDQ 0.4 V    --
              Output Low Voltage                                                                                                      0.4 V
                                                                                                                            --

Rev: 1.03 4/2005                                        14/33                                                          2003, GSI Technology

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Operating Currents

                                                        -250                         -225                              -200  -166  -150

Parameter Test Conditions              Mode      Symbol 0 40 0 40 0 40 0 40 0 40
                                                              to to to to to to to to to to

                                                             70C 85C 70C 85C 70C 85C 70C 85C 70C 85C

                                       Pipeline  IDD    280 290 245 255 215 225 200 210 190 200
                              (x32/              IDDQ   50 50 45 45 40 40 35 35 30 30

                                 x36)  Flow      IDD 210 220 200 210 190 200 180 190 170 180
          Device Selected;
                                       Through IDDQ 25 25 25 25 20 20 20 20 20 20
Operating All other inputs

Current   VIH or  VIL                            IDD    260 270 225 235 195 205 180 190 170 180
          Output open                            IDDQ   25 25 25 25 20 20 20 20 20 20
                                       Pipeline

                              (x18)

                                       Flow      IDD 190 200 180 190 170 180 160 170 150 160

                                       Through IDDQ 15 15 15 15 15 15 15 15 15 15

Standby                                Pipeline ISB     40 50 40 50 40 50 40 50 40 50
Current                                                 40 50 40 50 40 50 40 50 40 50
          ZZ  VDD 0.2 V --             Flow    ISB
                                       Through

Deselect  Device Deselected;           Pipeline IDD     75 80 75 80 70 75 70 75 65 70
Current                                                 65 70 65 70 60 65 60 65 55 60
          All other inputs    --         Flow
            VIH or  VIL                Through
                                                 IDD

Notes:
1. IDD and IDDQ apply to any combination of VDD3, VDD2, VDDQ3, and VDDQ2 operation.
2. All parameters listed are worst case scenario.

Rev: 1.03 4/2005                                 16/33                                                                        2003, GSI Technology

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AC Electrical Characteristics

                                          -250         -225  -200  -166                                                -150  -133

                  Parameter       Symbol                                                                                           Unit

                                          Min Max Min Max Min Max Min Max Min Max Min Max

Clock Cycle Time                  tKC 5.5 -- 6.0 -- 6.5 -- 7.0 -- 7.5 -- 8.5 -- ns

Clock to Output Valid tKQ -- 5.5 -- 6.0 -- 6.5 -- 7.0 -- 7.5 -- 8.5 ns

  Flow Clock to Output Invalid    tKQX    3.0 -- 3.0 -- 3.0 -- 3.0 -- 3.0 -- 3.0 -- ns
Through Clock to Output in Low-Z  tLZ1    3.0 -- 3.0 -- 3.0 -- 3.0 -- 3.0 -- 3.0 -- ns

                  Setup time      tS      1.5 -- 1.5 -- 1.5 -- 1.5 -- 1.5 -- 1.5 -- ns

                  Hold time       tH 0.5 -- 0.5 -- 0.5 -- 0.5 -- 0.5 -- 0.5 -- ns

Clock HIGH Time                   tKH 1.3 -- 1.3 -- 1.3 -- 1.3 -- 1.5 -- 1.7 -- ns

Clock LOW Time                    tKL 1.5 -- 1.5 -- 1.5 -- 1.5 -- 1.7 -- 2 -- ns

Clock to Output in                tHZ1 1.5 2.5 1.5 2.7 1.5 3.0 1.5 3.0 1.5 3.0 1.5 3.0 ns
      High-Z

G to Output Valid                 tOE -- 2.5 -- 2.7 -- 3.2 -- 3.5 -- 3.8 -- 4.0 ns

G to output in Low-Z tOLZ1 0 -- 0 -- 0 -- 0 -- 0 -- 0 -- ns

G to output in High-Z tOHZ1 -- 2.5 -- 2.7 -- 3.0 -- 3.0 -- 3.0 -- 3.0 ns

                  ZZ setup time   tZZS2 5 -- 5 -- 5 -- 5 -- 5 -- 5 -- ns

                  ZZ hold time    tZZH2 1 -- 1 -- 1 -- 1 -- 1 -- 1 -- ns

                  ZZ recovery     tZZR 20 -- 20 -- 20 -- 20 -- 20 -- 20 -- ns

Notes:
1. These parameters are sampled and are not 100% tested.
2. ZZ is an asynchronous signal. However, in order to be recognized on any given clock cycle, ZZ must meet the specified setup and hold

     times as specified above.

Rev: 1.03 4/2005                                17/33                                                                         2003, GSI Technology

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                                                                   GS8321EV18/32/36E-250/225/200/166/150/133

                                                  Pipeline Mode Timing (DCD)

      Begin Read A Cont                     Deselect Deselect Write B     Read C  Read C+1 Read C+2 Read C+3 Cont              Deselect Deselect
CK
                                                       tKL

                                                  tKH          tKC

ADSP              tS                                                                   ADSC initiated read
ADSC                      tH                tH

  ADV                           tS                          B          C
AoAn
                  tS                                           tH
   GW                     tH
    BW                                                         tH
BaBd              A                                   tS
     E1           tS
     E2                                                                                                                        Deselected with E1
     E3           tS
                                            E2 and E3 only sampled with ADSC
                  tS
                                        tH

                  tS
                          tH

                  tS
                          tH

           G      tOE                       tOHZ       tS                         tKQ                                                  tHZ
DQaDQd Hi-Z                                                   tH                      tLZ                                                  tKQX

                                            Q(A)       D(B)                                   Q(C)          Q(C+1)     Q(C+2)  Q(C+3)

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                                               Flow Through Mode Timing (DCD)

      Begin       Read A  Cont                 Deselect Write B      Read C  Read C+1 Read C+2 Read C+3 Read C         Deselect
CK
                                          tKL

                          tKH                  tKC

ADSP              tS                                                           Fixed High                              tH
ADSC               tH                                     tS                                                                              Deselected with E1
                                                          AtHDSC initiated read
  ADV                            tH
AoAn                           tS                                                     tS

   GW                  tS                            B           C
    BW                  tH
BaBd             A
     E1
     E2                              tS
     E3                               tH

                                                          tS
                                                           tH

                                                           tH
                                                          tS

                  tS                                                         E1 masks ADSP
                                 tH

                  tS
                   tH E2 and E3 only sampled with ADSP and ADSC

                  tS

                  tH                                E1 masks ADSP

           G                                              tH
DQaDQd
                  tOE                                     tS                                                                         tKQX
                  tKQ                                                                                                            tHZ
                                               tOHZ                  tLZ

                               Q(A)                 D(B)                     Q(C)          Q(C+1) Q(C+2) Q(C+3)        Q(C)

Rev: 1.03 4/2005                                              19/33                                                    2003, GSI Technology

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Sleep Mode

During normal operation, ZZ must be pulled low, either by the user or by its internal pull down resistor. When ZZ is pulled high,
the SRAM will enter a Power Sleep mode after 2 cycles. At this time, internal state of the SRAM is preserved. When ZZ returns to
low, the SRAM operates normally after ZZ recovery time.

Sleep mode is a low current, power-down mode in which the device is deselected and current is reduced to ISB2. The duration of
Sleep mode is dictated by the length of time the ZZ is in a High state. After entering Sleep mode, all inputs except ZZ become
disabled and all outputs go to High-Z The ZZ pin is an asynchronous, active high input that causes the device to enter Sleep mode.
When the ZZ pin is driven high, ISB2 is guaranteed after the time tZZI is met. Because ZZ is an asynchronous input, pending
operations or operations in progress may not be properly completed if ZZ is asserted. Therefore, Sleep mode must not be initiated
until valid pending operations are completed. Similarly, when exiting Sleep mode during tZZR, only a Deselect or Read commands
may be applied while the SRAM is recovering from Sleep mode.

                                                 Sleep Mode Timing Diagram

                               tKH

                          tKC       tKL

   CK             Setup
ADSP                Hold

ADSC                                                  tZZR
   ZZ
                                         tZZS   tZZH

Application Tips

Single and Dual Cycle Deselect
SCD devices force the use of "dummy read cycles" (read cycles that are launched normally but that are ended with the output
drivers inactive) in a fully synchronous environment. Dummy read cycles waste performance but their use usually assures there
will be no bus contention in transitions from reads to writes or between banks of RAMs. DCD SRAMs (like this one) do not waste
bandwidth on dummy cycles and are logically simpler to manage in a multiple bank application (wait states need not be inserted at
bank address boundary crossings) but greater care must be exercised to avoid excessive bus contention.

JTAG Port Operation

Overview
The JTAG Port on this RAM operates in a manner that is compliant with IEEE Standard 1149.1-1990, a serial boundary scan
interface standard (commonly referred to as JTAG). The JTAG Port input interface levels scale with VDD. The JTAG output
drivers are powered by VDDQ.

Disabling the JTAG Port
It is possible to use this device without utilizing the JTAG port. The port is reset at power-up and will remain inactive unless
clocked. TCK, TDI, and TMS are designed with internal pull-up circuits.To assure normal operation of the RAM with the JTAG
Port unused, TCK, TDI, and TMS may be left floating or tied to either VDD or VSS. TDO should be left unconnected.

Rev: 1.03 4/2005                         20/33                                                                         2003, GSI Technology

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JTAG Pin Descriptions

Pin  Pin Name I/O                               Description

TCK  Test Clock        In  Clocks all TAP events. All inputs are captured on the rising edge of TCK and all outputs propagate
                           from the falling edge of TCK.

                                           The TMS input is sampled on the rising edge of TCK. This is the command input for the TAP
TMS Test Mode Select In controller state machine. An undriven TMS input will produce the same result as a logic one input

                                           level.

                           The TDI input is sampled on the rising edge of TCK. This is the input side of the serial registers

                           placed between TDI and TDO. The register placed between TDI and TDO is determined by the

TDI  Test Data In      In state of the TAP Controller state machine and the instruction that is currently loaded in the TAP

                           Instruction Register (refer to the TAP Controller State Diagram). An undriven TDI pin will produce

                           the same result as a logic one input level.

                           Output that is active depending on the state of the TAP state machine. Output changes in

TDO  Test Data Out     Out response to the falling edge of TCK. This is the output side of the serial registers placed between

                           TDI and TDO.

Note:
This device does not have a TRST (TAP Reset) pin. TRST is optional in IEEE 1149.1. The Test-Logic-Reset state is entered while TMS is
held high for five rising edges of TCK. The TAP Controller is also reset automaticly at power-up.

JTAG Port Registers

Overview
The various JTAG registers, refered to as Test Access Port orTAP Registers, are selected (one at a time) via the sequences of 1s
and 0s applied to TMS as TCK is strobed. Each of the TAP Registers is a serial shift register that captures serial input data on the
rising edge of TCK and pushes serial data out on the next falling edge of TCK. When a register is selected, it is placed between the
TDI and TDO pins.

Instruction Register
The Instruction Register holds the instructions that are executed by the TAP controller when it is moved into the Run, Test/Idle, or
the various data register states. Instructions are 3 bits long. The Instruction Register can be loaded when it is placed between the
TDI and TDO pins. The Instruction Register is automatically preloaded with the IDCODE instruction at power-up or whenever the
controller is placed in Test-Logic-Reset state.

Bypass Register
The Bypass Register is a single bit register that can be placed between TDI and TDO. It allows serial test data to be passed through
the RAM's JTAG Port to another device in the scan chain with as little delay as possible.

Boundary Scan Register
The Boundary Scan Register is a collection of flip flops that can be preset by the logic level found on the RAM's input or I/O pins.
The flip flops are then daisy chained together so the levels found can be shifted serially out of the JTAG Port's TDO pin. The
Boundary Scan Register also includes a number of place holder flip flops (always set to a logic 1). The relationship between the
device pins and the bits in the Boundary Scan Register is described in the Scan Order Table following. The Boundary Scan
Register, under the control of the TAP Controller, is loaded with the contents of the RAMs I/O ring when the controller is in
Capture-DR state and then is placed between the TDI and TDO pins when the controller is moved to Shift-DR state. SAMPLE-Z,
SAMPLE/PRELOAD and EXTEST instructions can be used to activate the Boundary Scan Register.

Rev: 1.03 4/2005                         21/33                                                                         2003, GSI Technology

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                          JTAG TAP Block Diagram

                          

                          Boundary Scan Register

                                                                         

                                                                         1

                                                    0

                                          Bypass Register
                       108                                                0

                                                                                                                                          Presence Register210

                          Instruction Register

                  TDI                                                                                                  TDO

                          ID Code Register

                           31 30 29 2 1 0

                                    Control Signals

                  TMS

                  TCK     Test Access Port (TAP) Controller

Identification (ID) Register
The ID Register is a 32-bit register that is loaded with a device and vendor specific 32-bit code when the controller is put in
Capture-DR state with the IDCODE command loaded in the Instruction Register. The code is loaded from a 32-bit on-chip ROM.
It describes various attributes of the RAM as indicated below. The register is then placed between the TDI and TDO pins when the
controller is moved into Shift-DR state. Bit 0 in the register is the LSB and the first to reach TDO when shifting begins.

ID Register Contents

   Die                    Not Used                               I/O                                                   GSI Technology
Revision                                                   Configuration                                               JEDEC Vendor

  Code                                                                                                                     ID Code

Bit # 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
x72 X X X X 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 1 0 0 1 1
x36 X X X X 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 1 0 1 1 0 0 1 1
x18 X X X X 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 1 1 0 1 1 0 0 1 1

Rev: 1.03 4/2005                    22/33                                                                                    2003, GSI Technology

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Tap Controller Instruction Set

Overview
There are two classes of instructions defined in the Standard 1149.1-1990; the standard (Public) instructions, and device specific
(Private) instructions. Some Public instructions are mandatory for 1149.1 compliance. Optional Public instructions must be
implemented in prescribed ways. The TAP on this device may be used to monitor all input and I/O pads, and can be used to load
address, data or control signals into the RAM or to preload the I/O buffers.

When the TAP controller is placed in Capture-IR state the two least significant bits of the instruction register are loaded with 01.
When the controller is moved to the Shift-IR state the Instruction Register is placed between TDI and TDO. In this state the desired
instruction is serially loaded through the TDI input (while the previous contents are shifted out at TDO). For all instructions, the
TAP executes newly loaded instructions only when the controller is moved to Update-IR state. The TAP instruction set for this
device is listed in the following table.

                                    JTAG Tap Controller State Diagram

                  Test Logic Reset

1                 0

      Run Test Idle 1                    Select DR 1                          Select IR 1
0                                                  0                                  0

                                    1 Capture DR                       1 Capture IR
                                              0                                  0

                                       Shift DR                           Shift IR

                                           1          0                                                                1     0

                                    1                                  1
                                          Exit1 DR                             Exit1 IR
                                                   0                                  0

                                    Pause DR                           Pause IR

                                           1          0                                                                1     0

                                       Exit2 DR 0                         Exit2 IR                                           0
                                               1
                                                                                                                       1

                                    Update DR                          Update IR

                                    1         0                        1                                                  0

Instruction Descriptions

BYPASS
     When the BYPASS instruction is loaded in the Instruction Register the Bypass Register is placed between TDI and TDO. This
     occurs when the TAP controller is moved to the Shift-DR state. This allows the board level scan path to be shortened to facili-
     tate testing of other devices in the scan path.

Rev: 1.03 4/2005                    23/33                                                                                     2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                            GS8321EV18/32/36E-250/225/200/166/150/133

SAMPLE/PRELOAD
     SAMPLE/PRELOAD is a Standard 1149.1 mandatory public instruction. When the SAMPLE / PRELOAD instruction is
     loaded in the Instruction Register, moving the TAP controller into the Capture-DR state loads the data in the RAMs input and
     I/O buffers into the Boundary Scan Register. Boundary Scan Register locations are not associated with an input or I/O pin, and
     are loaded with the default state identified in the Boundary Scan Chain table at the end of this section of the datasheet. Because
     the RAM clock is independent from the TAP Clock (TCK) it is possible for the TAP to attempt to capture the I/O ring contents
     while the input buffers are in transition (i.e. in a metastable state). Although allowing the TAP to sample metastable inputs will
     not harm the device, repeatable results cannot be expected. RAM input signals must be stabilized for long enough to meet the
     TAPs input data capture set-up plus hold time (tTS plus tTH). The RAMs clock inputs need not be paused for any other TAP
     operation except capturing the I/O ring contents into the Boundary Scan Register. Moving the controller to Shift-DR state then
     places the boundary scan register between the TDI and TDO pins.

EXTEST
     EXTEST is an IEEE 1149.1 mandatory public instruction. It is to be executed whenever the instruction register is loaded with
     all logic 0s. The EXTEST command does not block or override the RAM's input pins; therefore, the RAM's internal state is
     still determined by its input pins.

     Typically, the Boundary Scan Register is loaded with the desired pattern of data with the SAMPLE/PRELOAD command.
     Then the EXTEST command is used to output the Boundary Scan Register's contents, in parallel, on the RAM's data output
     drivers on the falling edge of TCK when the controller is in the Update-IR state.

     Alternately, the Boundary Scan Register may be loaded in parallel using the EXTEST command. When the EXTEST instruc-
     tion is selected, the sate of all the RAM's input and I/O pins, as well as the default values at Scan Register locations not asso-
     ciated with a pin, are transferred in parallel into the Boundary Scan Register on the rising edge of TCK in the Capture-DR
     state, the RAM's output pins drive out the value of the Boundary Scan Register location with which each output pin is associ-
     ated.

IDCODE
     The IDCODE instruction causes the ID ROM to be loaded into the ID register when the controller is in Capture-DR mode and
     places the ID register between the TDI and TDO pins in Shift-DR mode. The IDCODE instruction is the default instruction
     loaded in at power up and any time the controller is placed in the Test-Logic-Reset state.

SAMPLE-Z
     If the SAMPLE-Z instruction is loaded in the instruction register, all RAM outputs are forced to an inactive drive state (high-
     Z) and the Boundary Scan Register is connected between TDI and TDO when the TAP controller is moved to the Shift-DR
     state.

RFU
     These instructions are Reserved for Future Use. In this device they replicate the BYPASS instruction.

Rev: 1.03 4/2005  24/33                                                                                                 2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                      GS8321EV18/32/36E-250/225/200/166/150/133

JTAG TAP Instruction Set Summary

Instruction Code                                                      Description                                      Notes

EXTEST            000 Places the Boundary Scan Register between TDI and TDO.                                              1
                                                                                                                        1, 2
IDCODE            001 Preloads ID Register and places it between TDI and TDO.
                                                                                                                          1
SAMPLE-Z                   Captures I/O ring contents. Places the Boundary Scan Register between TDI and
                  010 TDO.                                                                                                1

                           Forces all RAM output drivers to High-Z.                                                       1
                                                                                                                          1
        RFU       011  Do not use this instruction; Reserved for Future Use.                                              1
                       Replicates BYPASS instruction. Places Bypass Register between TDI and TDO.                         1

SAMPLE/           100  Captures I/O ring contents. Places the Boundary Scan Register between TDI and
PRELOAD                TDO.

        GSI       101 GSI private instruction.

        RFU       110  Do not use this instruction; Reserved for Future Use.
                       Replicates BYPASS instruction. Places Bypass Register between TDI and TDO.

BYPASS            111 Places Bypass Register between TDI and TDO.

Notes:

1. Instruction codes expressed in binary, MSB on left, LSB on right.

2. Default instruction automatically loaded at power-up and in test-logic-reset state.

Rev: 1.03 4/2005                  25/33                                                                                 2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                   GS8321EV18/32/36E-250/225/200/166/150/133

JTAG Port Recommended Operating Conditions and DC Characteristics

                          Parameter                                Symbol  Min.                                        Max.       Unit Notes

                  1.8 V Test Port Input High Voltage               VIHJ    0.6 * VDD                                   VDD +0.3   V         1

                  1.8 V Test Port Input Low Voltage                VILJ    0.3                                        0.3 * VDD  V         1

        TMS, TCK and TDI Input Leakage Current                     IINHJ   300                                        1          uA        2

        TMS, TCK and TDI Input Leakage Current                     IINLJ   1                                          100        uA        3

                  TDO Output Leakage Current                       IOLJ    1                                          1          uA        4

                  Test Port Output High Voltage                    VOHJ    1.7                                         --         V 5, 6

                  Test Port Output Low Voltage                     VOLJ    --                                          0.4        V 5, 7

                  Test Port Output CMOS High                       VOHJC VDDQ 100 mV                                 --         V 5, 8

                  Test Port Output CMOS Low                        VOLJC   --                                          100 mV     V 5, 9

Notes:

1. Input Under/overshoot voltage must be 2 V > Vi < VDDn +2 V not to exceed 3.6 V maximum, with a pulse width not to exceed 20% tTKC.
2. VILJ  VIN  VDDn
3. 0 V  VIN  VILJn
4. Output Disable, VOUT = 0 to VDDn
5. The TDO output driver is served by the VDDQ supply.
6. IOHJ = 4 mA
7. IOLJ = + 4 mA
8. IOHJC = 100 uA
9. IOHJC = +100 uA

JTAG Port AC Test Conditions

        Parameter                    Conditions                                        JTAG Port AC Test Load
                                                                           DQ
        Input high level             VDD 0.2 V

        Input low level                              0.2 V

        Input slew rate                          1 V/ns                                                                      50      30pF*

        Input reference level                    VDDQ/2                                       VDDQ/2

        Output reference level                   VDDQ/2                          * Distributed Test Jig Capacitance

Notes:
1. Include scope and jig capacitance.
2. Test conditions as as shown unless otherwise noted.

Rev: 1.03 4/2005                                            26/33                                                             2003, GSI Technology

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                                                           GS8321EV18/32/36E-250/225/200/166/150/133

                                         JTAG Port Timing Diagram

                           tTKC                             tTKH      tTKL

                     TCK                               tTH
                      TDI                    tTS
                    TMS
                    TDO                                tTH
Parallel SRAM input                          tTS

                                   tTKQ

                                                       tTH
                                             tTS

JTAG Port AC Electrical Characteristics

        Parameter          Symbol        Min Max Unit
     TCK Cycle Time          tTKC
TCK Low to TDO Valid       tTKQ         50  --                   ns
TCK High Pulse Width        tTKH
TCK Low Pulse Width         tTKL        --  20                   ns
TDI & TMS Set Up Time         tTS
TDI & TMS Hold Time          tTH        20  --                   ns

                                         20  --                   ns

                                         10  --                   ns

                                         10  --                   ns

Boundary Scan (BSDL Files)
For information regarding the Boundary Scan Chain, or to obtain BSDL files for this part, please contact our Applications
Engineering Department at: apps@gsitechnology.com.

Rev: 1.03 4/2005                             27/33                                                                      2003, GSI Technology

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                                                            GS8321EV18/32/36E-250/225/200/166/150/133

Package Dimensions--165-Bump FPBGA (Package E; Variation 1)

           A1     TOP VIEW                            0.10 M C BOTTOM VIEW A1

        1 2 3 4 5 6 7 8 9 10 11                       0.25 M C A B1.0
                                                        0.44~0.64(165x)
A                                              170.05  14.0  1.0
B                                                                         11 10 9 8 7 6 5 4 3 2 1
C
D                                                                                                                         A
E                                                                                                                         B
F                                                                                                                         C
G                                                                                                                         D
H                                                                                                                         E
I                                                                                                                         F
J                                                                                                                         G
K                                                                                                                         H
L                                                                                                                         J
M                                                                                                                         K
N                                                                                                                         L
P                                                                                                                         M
R                                                                                                                         N
                                                                                                                          P
                                                                                                                          R

                                               A                        1.0      1.0

                                                                        10.0

0.53 REF                         0.20 C                         B       150.05
   0.35 C                                                     0.20(4x)

0.36 REF   C      SEATING PLANE

                                 0.36~0.46
                                    1.40 MAX.

Rev: 1.03 4/2005                               28/33                                                                   2003, GSI Technology

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                                                     GS8321EV18/32/36E-250/225/200/166/150/133

Ordering Information for GSI Synchronous Burst RAMs

Org               Part Number1      Type                       Package                                                 Speed2    TA3
                                                                                                                       (MHz/ns)

2M x 18           GS8321EV18E-250   DCD Pipeline/Flow Through  165 BGA (var. 1)                                        250/5.5   C

2M x 18           GS8321EV18E-225   DCD Pipeline/Flow Through  165 BGA (var. 1)                                        225/6     C

2M x 18           GS8321EV18E-200   DCD Pipeline/Flow Through  165 BGA (var. 1)                                        200/6.5   C

2M x 18           GS8321EV18E-166   DCD Pipeline/Flow Through  165 BGA (var. 1)                                        166/7     C

2M x 18           GS8321EV18E-150   DCD Pipeline/Flow Through  165 BGA (var. 1)                                        150/7.5   C

2M x 18           GS8321EV18E-133   DCD Pipeline/Flow Through  165 BGA (var. 1)                                        133/8.5   C

1M x 32           GS8321EV32E-250   DCD Pipeline/Flow Through  165 BGA (var. 1)                                        250/5.5   C

1M x 32           GS8321EV32E-225   DCD Pipeline/Flow Through  165 BGA (var. 1)                                        225/6     C

1M x 32           GS8321EV32E-200   DCD Pipeline/Flow Through  165 BGA (var. 1)                                        200/6.5   C

1M x 32           GS8321EV32E-166   DCD Pipeline/Flow Through  165 BGA (var. 1)                                        166/7     C

1M x 32           GS8321EV32E-150   DCD Pipeline/Flow Through  165 BGA (var. 1)                                        150/7.5   C

1M x 32           GS8321EV32E-133   DCD Pipeline/Flow Through  165 BGA (var. 1)                                        133/8.5   C

1M x 36           GS8321EV36E-250   DCD Pipeline/Flow Through  165 BGA (var. 1)                                        250/5.5   C

1M x 36           GS8321EV36E-225   DCD Pipeline/Flow Through  165 BGA (var. 1)                                        225/6     C

1M x 36           GS8321EV36E-200   DCD Pipeline/Flow Through  165 BGA (var. 1)                                        200/6.5   C

1M x 36           GS8321EV36E-166   DCD Pipeline/Flow Through  165 BGA (var. 1)                                        166/7     C

1M x 36           GS8321EV36E-150   DCD Pipeline/Flow Through  165 BGA (var. 1)                                        150/7.5   C

1M x 36           GS8321EV36E-133   DCD Pipeline/Flow Through  165 BGA (var. 1)                                        133/8.5   C

2M x 18           GS8321EV18E-250I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        250/5.5   I

2M x 18           GS8321EV18E-225I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        225/6     I

2M x 18           GS8321EV18E-200I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        200/6.5   I

2M x 18           GS8321EV18E-166I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        166/7     I

2M x 18           GS8321EV18E-150I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        150/7.5   I

Notes:
1. Customers requiring delivery in Tape and Reel should add the character "T" to the end of the part number. Example: GS8321EV18E-166IT.
2. The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

     device is Pipeline/Flow Through mode-selectable by the user.
3. TA = C = Commercial Temperature Range. TA = I = Industrial Temperature Range.
4. GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

     covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings.

Rev: 1.03 4/2005                    29/33                                                                               2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                           GS8321EV18/32/36E-250/225/200/166/150/133

Org               Part Number1      Type                       Package                                                 Speed2    TA3
                                                                                                                       (MHz/ns)

2M x 18           GS8321EV18E-133I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        133/8.5   I

1M x 32           GS8321EV32E-250I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        250/5.5   I

1M x 32           GS8321EV32E-225I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        225/6     I

1M x 32           GS8321EV32E-200I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        200/6.5   I

1M x 32           GS8321EV32E-166I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        166/7     I

1M x 32           GS8321EV32E-150I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        150/7.5   I

1M x 32           GS8321EV32E-133I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        133/8.5   I

1M x 36           GS8321EV36E-250I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        250/5.5   I

1M x 36           GS8321EV36E-225I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        225/6     I

1M x 36           GS8321EV36E-200I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        200/6.5   I

1M x 36           GS8321EV36E-166I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        166/7     I

1M x 36           GS8321EV36E-150I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        150/7.5   I

1M x 36           GS8321EV36E-133I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        133/8.5   I

2M x 18 GS8321EV18GE-250            DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                250/5.5   C

2M x 18 GS8321EV18GE-225            DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                225/6     C

2M x 18 GS8321EV18GE-200            DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                200/6.5   C

2M x 18 GS8321EV18GE-166            DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                166/7     C

2M x 18 GS8321EV18GE-150            DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                150/7.5   C

2M x 18 GS8321EV18GE-133            DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                133/8.5   C

1M x 32 GS8321EV32GE-250            DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                250/5.5   C

1M x 32 GS8321EV32GE-225            DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                225/6     C

1M x 32 GS8321EV32GE-200            DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                200/6.5   C

1M x 32 GS8321EV32GE-166            DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                166/7     C

1M x 32 GS8321EV32GE-150            DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                150/7.5   C

Notes:
1. Customers requiring delivery in Tape and Reel should add the character "T" to the end of the part number. Example: GS8321EV18E-166IT.
2. The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

     device is Pipeline/Flow Through mode-selectable by the user.
3. TA = C = Commercial Temperature Range. TA = I = Industrial Temperature Range.
4. GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

     covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings.

Rev: 1.03 4/2005                    30/33                                                                               2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                       GS8321EV18/32/36E-250/225/200/166/150/133

Org               Part Number1  Type                       Package                                                     Speed2    TA3
                                                                                                                       (MHz/ns)

1M x 32 GS8321EV32GE-133        DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                    133/8.5   C

1M x 36 GS8321EV36GE-250        DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                    250/5.5   C

1M x 36 GS8321EV36GE-225        DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                    225/6     C

1M x 36 GS8321EV36GE-200        DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                    200/6.5   C

1M x 36 GS8321EV36GE-166        DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                    166/7     C

1M x 36 GS8321EV36GE-150        DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                    150/7.5   C

1M x 36 GS8321EV36GE-133        DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                    133/8.5   C

2M x 18 GS8321EV18GE-250I       DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                    250/5.5   I

2M x 18 GS8321EV18GE-225I       DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                    225/6     I

2M x 18 GS8321EV18GE-200I       DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                    200/6.5   I

2M x 18 GS8321EV18GE-166I       DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                    166/7     I

2M x 18 GS8321EV18GE-150I       DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                    150/7.5   I

2M x 18 GS8321EV18GE-133I       DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                    133/8.5   I

1M x 32 GS8321EV32GE-250I       DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                    250/5.5   I

1M x 32 GS8321EV32GE-225I       DCD Pipeline/Flow Through  Pb-free 165 BGA (var. 1)                                    225/6     I

Notes:
1. Customers requiring delivery in Tape and Reel should add the character "T" to the end of the part number. Example: GS8321EV18E-166IT.
2. The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

     device is Pipeline/Flow Through mode-selectable by the user.
3. TA = C = Commercial Temperature Range. TA = I = Industrial Temperature Range.
4. GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

     covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings.

Rev: 1.03 4/2005                31/33                                                                                  2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                           GS8321EV18/32/36E-250/225/200/166/150/133

Org               Part Number1      Type                       Package                                                 Speed2    TA3
                                                                                                                       (MHz/ns)

1M x 32           GS8321EV32E-200I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        200/6.5   I

1M x 32           GS8321EV32E-166I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        166/7     I

1M x 32           GS8321EV32E-150I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        150/7.5   I

1M x 32           GS8321EV32E-133I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        133/8.5   I

1M x 36           GS8321EV36E-250I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        250/5.5   I

1M x 36           GS8321EV36E-225I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        225/6     I

1M x 36           GS8321EV36E-200I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        200/6.5   I

1M x 36           GS8321EV36E-166I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        166/7     I

1M x 36           GS8321EV36E-150I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        150/7.5   I

1M x 36           GS8321EV36E-133I  DCD Pipeline/Flow Through  165 BGA (var. 1)                                        133/8.5   I

Notes:
1. Customers requiring delivery in Tape and Reel should add the character "T" to the end of the part number. Example: GS8321EV18E-166IT.
2. The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

     device is Pipeline/Flow Through mode-selectable by the user.
3. TA = C = Commercial Temperature Range. TA = I = Industrial Temperature Range.
4. GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

     covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings.

Rev: 1.03 4/2005                    32/33                                                                               2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                               GS8321EV18/32/36E-250/225/200/166/150/133

                        36Mb Sync SRAM Datasheet Revision History

DS/DateRev. Code: Old;  Types of Changes   Page;Revisions;Reason
                        Format or Content
                 New
                                           Creation of new datasheet
       8321EVxx_r1
                             Content       Added parity bit designators to x18 and x36 pinouts
       8321EVxx_r1;     Content/Format      Removed address pin numbers (except 0 and 1)
     8321EVxx_r1_01                         Corrected "E" package thickness to 1.4 mm

    8321EVxx_r1_01;                         Updated format
     8321EVxx_r1_02                         Added variation information to package mechanical

    8321EVxx_r1_02;     Format             Pb-free information added
     8321EVxx_r1_03

Rev: 1.03 4/2005                        33/33                                                                           2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
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