电子工程世界电子工程世界电子工程世界

型号

产品描述

搜索

GS8321E32AD-333I

器件型号:GS8321E32AD-333I
器件类别:存储   
厂商名称:GSI Technology
厂商官网:http://www.gsitechnology.com/
下载文档

器件描述

SRAM 2.5 or 3.3V 1M x 32 32M

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
GSI Technology
产品种类:
Product Category:
SRAM
Memory Size:36 Mbit
Organization:1 M x 32
Access Time:4.5 ns
Maximum Clock Frequency:333 MHz
接口类型:
Interface Type:
Parallel
电源电压-最大:
Supply Voltage - Max:
3.6 V
电源电压-最小:
Supply Voltage - Min:
2.3 V
Supply Current - Max:280 mA, 365 mA
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
BGA-165
封装:
Packaging:
Tray
Memory Type:SDR
系列:
Series:
GS8321E32AD
类型:
Type:
DCD Pipeline/Flow Through
商标:
Brand:
GSI Technology
Moisture Sensitive:Yes
产品类型:
Product Type:
SRAM
工厂包装数量:
Factory Pack Quantity:
18
子类别:
Subcategory:
Memory & Data Storage
商标名:
Tradename:
SyncBurst

GS8321E32AD-333I器件文档内容

                                                                         GS8321E18/32/36AD-400/375/333/250/200/150

165-Bump BGA                            2M x 18, 1M x 32, 1M x 36                                                                  400 MHz–150 MHz

Commercial Temp                         36Mb Sync Burst SRAMs                                                                      2.5 V or 3.3 V VDD

Industrial Temp                                                                                                                    2.5 V or 3.3 V I/O

Features                                                                 configured to count in either linear or interleave order with the

• FT pin for user-configurable flow through or pipeline                  Linear Burst Order (LBO) input. The Burst function need not

operation                                                                be used. New addresses can be loaded on every cycle with no

• Dual Cycle Deselect (DCD) operation                                    degradation of chip performance.

• IEEE 1149.1 JTAG-compatible Boundary Scan                              Flow Through/Pipeline Reads

• 2.5 V or 3.3 V +10%/–10% core power supply                             The function of the Data Output register can be controlled by

• 2.5 V or 3.3 V I/O supply                                              the user via the FT mode pin (Pin 14). Holding the FT mode

• LBO pin for Linear or Interleaved Burst mode                           pin low places the RAM in Flow Through mode, causing

• Internal input resistors on mode pins allow floating mode pins         output data to bypass the Data Output Register. Holding FT

• Default to Interleaved Pipeline mode                                   high places the RAM in Pipeline mode, activating the rising-

• Byte Write (BW) and/or Global Write (GW) operation                     edge-triggered Data Output Register.

• Internal self-timed write cycle                                        DCD Pipelined Reads

• Automatic power-down for portable applications                         The GS8321E18/32/36AD is a DCD (Dual Cycle Deselect)

• JEDEC-standard 165-bump BGA package                                    pipelined synchronous SRAM. SCD (Single Cycle Deselect)

• RoHs-compliant 165-bump BGA package available                          versions are also available. DCD SRAMs pipeline disable

Functional Description                                                   commands to the same degree as read commands. DCD RAMs

                                                                         hold the deselect command for one full cycle and then begin

Applications                                                             turning off their outputs just after the second rising edge of

The GS8321E18/32/36AD is a 37,748,736-bit high                           clock.

performance synchronous SRAM with a 2-bit burst address                  Byte Write and Global Write

counter. Although of a type originally developed for Level 2             Byte write operation is performed by using Byte Write enable

Cache applications supporting high performance CPUs, the                 (BW) input combined with one or more individual byte write

device now finds application in synchronous SRAM                         signals (Bx). In addition, Global Write (GW) is available for

applications, ranging from DSP main store to networking chip             writing all bytes at one time, regardless of the Byte Write

set support.                                                             control inputs.

Controls                                                                 Sleep Mode

Addresses, data I/Os, chip enable (E1), address burst control            Low power (Sleep mode) is attained through the assertion

inputs (ADSP, ADSC, ADV) and write control inputs (Bx,                   (High) of the ZZ signal, or by stopping the clock (CK).

BW, GW) are synchronous and are controlled by a positive-                Memory data is retained during Sleep mode.

edge-triggered clock input (CK). Output enable (G) and power             Core and Interface Voltages

down control (ZZ) are asynchronous inputs. Burst cycles can

be initiated with either ADSP or ADSC inputs. In Burst mode,             The GS8321E18/32/36AD operates on a 3.3 V or 2.5 V power

subsequent burst addresses are generated internally and are              supply. All input are 3.3 V and 2.5 V compatible. Separate

controlled by ADV. The burst address counter may be                      output power (VDDQ) pins are used to decouple output noise

                                                                         from the internal circuits and are 3.3 V and 2.5 V compatible.

                                                         Parameter Synopsis

                                                         -400      -375  -333        -250     -200                     -150  Unit

                                        tKQ              2.5       2.5   2.5         2.5      3.0                      3.8   ns

                  Pipeline              tCycle           2.5       2.66  3.3         4.0      5.0                      6.7   ns

                  3-1-1-1               Curr (x18)       395       390   355         280      240                      205   mA

                                        Curr (x32/x36)   475       455   415         335      280                      230   mA

                  Flow                  tKQ              4.0       4.2   4.5         5.5      6.5                      7.5   ns

                  Through               tCycle           4.0       4.2   4.5         5.5      6.5                      7.5   ns

                  2-1-1-1               Curr (x18)       290       275   260         235      200                      190   mA

                                        Curr (x32/x36)   335       320   305         270      240                      220   mA

Rev: 1.03 8/2013                                             1/32                                                                  © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                              GS8321E18/32/36AD-400/375/333/250/200/150

                            165 Bump BGA—x18 Commom I/O—Top View (Package D)

                  1     2    3        4    5             6      7         8                                            9  10   11

A                 NC    A    E1       BB   NC            E3     BW        ADSC  ADV                                       A    A     A

B                 NC    A    E2       NC   BA            CK     GW        G     ADSP                                      A    NC    B

C                 NC    NC   VDDQ     VSS  VSS           VSS    VSS       VSS   VDDQ                                      NC   DQPA  C

D                 NC    DQB  VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                      NC   DQA   D

E                 NC    DQB  VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                      NC   DQA   E

F                 NC    DQB  VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                      NC   DQA   F

G                 NC    DQB  VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                      NC   DQA   G

H                 FT    MCL  NC       VDD  VSS           VSS    VSS       VDD   NC                                        NC   ZZ    H

J                 DQB   NC   VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                      DQA  NC    J

K                 DQB   NC   VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                      DQA  NC    K

L                 DQB   NC   VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                      DQA  NC    L

M                 DQB   NC   VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                      DQA  NC    M

N                 DQPB  NC   VDDQ     VSS  NC            A      NC        VSS   VDDQ                                      NC   NC    N

P                 NC    NC   A        A    TDI           A1     TDO       A                                            A  A    A     P

R                 LBO   A    A        A    TMS           A0     TCK       A                                            A  A    A     R

                             11 x 15  Bump BGA—13 mm  x  15 mm  Body—1.0  mm Bump Pitch

Rev: 1.03 8/2013                           2/32                                                                                © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                             GS8321E18/32/36AD-400/375/333/250/200/150

                            165 Bump BGA—x32 Common I/O—Top View (Package D)

                  1    2    3        4    5             6      7         8                                             9  10   11

A                 NC   A    E1       BC   BB            E3     BW        ADSC  ADV                                        A    NC   A

B                 NC   A    E2       BD   BA            CK     GW        G     ADSP                                       A    NC   B

C                 NC   NC   VDDQ     VSS  VSS           VSS    VSS       VSS   VDDQ                                       NC   NC   C

D                 DQC  DQC  VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                       DQB  DQB  D

E                 DQC  DQC  VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                       DQB  DQB  E

F                 DQC  DQC  VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                       DQB  DQB  F

G                 DQC  DQC  VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                       DQB  DQB  G

H                 FT   MCL  NC       VDD  VSS           VSS    VSS       VDD   NC                                         NC   ZZ   H

J                 DQD  DQD  VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                       DQA  DQA  J

K                 DQD  DQD  VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                       DQA  DQA  K

L                 DQD  DQD  VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                       DQA  DQA  L

M                 DQD  DQD  VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                       DQA  DQA  M

N                 NC   NC   VDDQ     VSS  NC            A      NC        VSS   VDDQ                                       NC   NC   N

P                 NC   NC   A        A    TDI           A1     TDO       A                                             A  A    A    P

R                 LBO  A    A        A    TMS           A0     TCK       A                                             A  A    A    R

                            11 x 15  Bump BGA—13 mm  x  15 mm  Body—1.0  mm Bump Pitch

Rev: 1.03 8/2013                          3/32                                                                                 © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                              GS8321E18/32/36AD-400/375/333/250/200/150

                             165 Bump BGA—x36 Common I/O—Top View (Package D)

                  1     2    3        4    5             6      7         8                                            9  10   11

A                 NC    A    E1       BC   BB            E3     BW        ADSC  ADV                                       A    NC    A

B                 NC    A    E2       BD   BA            CK     GW        G     ADSP                                      A    NC    B

C                 DQPC  NC   VDDQ     VSS  VSS           VSS    VSS       VSS   VDDQ                                      NC   DQPB  C

D                 DQC   DQC  VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                      DQB  DQB   D

E                 DQC   DQC  VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                      DQB  DQB   E

F                 DQC   DQC  VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                      DQB  DQB   F

G                 DQC   DQC  VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                      DQB  DQB   G

H                 FT    MCL  NC       VDD  VSS           VSS    VSS       VDD   NC                                        NC   ZZ    H

J                 DQD   DQD  VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                      DQA  DQA   J

K                 DQD   DQD  VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                      DQA  DQA   K

L                 DQD   DQD  VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                      DQA  DQA   L

M                 DQD   DQD  VDDQ     VDD  VSS           VSS    VSS       VDD   VDDQ                                      DQA  DQA   M

N                 DQPD  NC   VDDQ     VSS  NC            A      NC        VSS   VDDQ                                      NC   DQPA  N

P                 NC    NC   A        A    TDI           A1     TDO       A                                            A  A    A     P

R                 LBO   A    A        A    TMS           A0     TCK       A                                            A  A    A     R

                             11 x 15  Bump BGA—13 mm  x  15 mm  Body—1.0  mm Bump Pitch

Rev: 1.03 8/2013                           4/32                                                                                © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                    GS8321E18/32/36AD-400/375/333/250/200/150

GS8321E18/32/36AD  165-Bump  BGA  Pin  Description

Symbol             Type                             Description

A0, A1             I                   Address field LSBs and Address Counter Preset Inputs

A                  I                                Address Inputs

DQA

DQB                I/O                              Data Input and Output pins

DQC

DQD

BA, BB, BC, BD     I                   Byte Write Enable for DQA, DQB, DQC, DQD I/Os; active low

CK                 I                                Clock Input Signal; active high

BW                 I                         Byte Write—Writes all enabled bytes; active low

GW                 I                   Global Write Enable—Writes all bytes; active low

E1                 I                                Chip Enable; active low

E3                 I                                Chip Enable; active low

E2                 I                                Chip Enable; active high

G                  I                                Output Enable; active low

ADV                I                   Burst address counter advance enable; active l0w

ADSC, ADSP         I                   Address Strobe (Processor, Cache Controller); active low

ZZ                 I                                Sleep mode control; active high

FT                 I                                Flow Through or Pipeline mode; active low

LBO                I                                Linear Burst Order mode; active low

TMS                I                                Scan Test Mode Select

TDI                I                                Scan Test Data In

TDO                O                                Scan Test Data Out

TCK                I                                Scan Test Clock

MCL                —                                Must Connect Low

VDD                I                                Core power supply

VSS                I                                I/O and Core Ground

VDDQ               I                                Output driver power supply

NC                 —                                No Connect

Rev: 1.03 8/2013                       5/32                                                                            © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                           GS8321E18/32/36AD-400/375/333/250/200/150

                                                  GS8321E18/32/36AD        Block Diagram

                           Register

       A0–An               D  Q

                                     A0                                A0

                                                  D0            Q0     A1

                                     A1

                                                  D1            Q1

                                                  Counter

                                                  Load                                                                        A

       LBO

       ADV                                                                                                                    Memory

       CK                                                                                                                     Array

       ADSC

       ADSP                                                                                                            Q              D

       GW                                             Register

       BW                                             D  Q

       BA

                                                      Register                                                            36             36

                                                      D  Q

       BB                                                                                                                     4

                                                      Register

                                                      D  Q

       BC

                                                                                          Register                     D              Q  Register

                                                      Register                                                         Q

                                                      D  Q                                                                            D

       BD

                                                      Register

                                                      D  Q

                                                      Register

       E1                                             D  Q

       E2

       E3

                                                      Register

                                                      D  Q

       FT

       G

                                     Power Down                     1                     DQx1–DQx9

       ZZ                            Control

Note:  Only x36   version  shown for simplicity.

Rev: 1.03 8/2013                                         6/32                                                                         © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                          GS8321E18/32/36AD-400/375/333/250/200/150

Mode Pin Functions

                    Mode Name                                 Pin Name            State                                        Function

                    Burst Order Control                           LBO             L                                            Linear Burst

                                                                                  H                                            Interleaved Burst

                    Output Register Control                       FT              L                                            Flow Through

                                                                                  H or NC                                      Pipeline

                    Power Down Control                            ZZ              L or NC                                      Active

                                                                                  H                                            Standby, IDD = ISB

Note:

There is a pull-up device on the FT pin and a pull-down device on the ZZ  pin  ,  so this input  pin  can  be          unconnected and the chip        will  operate  in

the default states as specified in the above tables.

Burst Counter Sequences

Linear Burst Sequence                                                     Interleaved Burst Sequence

                    A[1:0]               A[1:0]       A[1:0]  A[1:0]                                                   A[1:0]  A[1:0]        A[1:0]          A[1:0]

       1st address       00                  01       10      11                  1st address                          00      01                  10        11

       2nd address       01                  10       11      00                  2nd address                          01      00                  11        10

       3rd address       10                  11       00      01                  3rd address                          10      11                  00        01

       4th address       11                  00       01      10                  4th address                          11      10                  01        00

Note:                                                                     Note:

The burst counter wraps to initial state on the 5th clock.                The burst counter wraps to initial state on the 5th clock.

Rev: 1.03 8/2013                                              7/32                                                                     © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                       GS8321E18/32/36AD-400/375/333/250/200/150

Byte Write Truth Table

    Function         GW  BW  BA                                        BB  BC                                              BD  Notes

    Read             H   H   X                                         X   X                                               X   1

Write No Bytes       H   L   H                                         H   H                                               H   1

    Write byte a     H   L   L                                         H   H                                               H   2, 3

    Write byte b     H   L   H                                         L   H                                               H   2, 3

    Write byte c     H   L   H                                         H   L                                               H   2, 3, 4

    Write byte d     H   L   H                                         H   H                                               L   2, 3, 4

    Write all bytes  H   L   L                                         L   L                                               L   2, 3, 4

    Write all bytes  L   X   X                                         X   X                                               X

Notes:

1.  All byte outputs are active in read cycles regardless of the state of Byte Write Enable inputs, BA, BB, BC and/or BD.

2.  Byte Write Enable inputs BA, BB, BC and/or BD may be used in any combination with BW to write single or multiple bytes.

3.  All byte I/Os remain High-Z during all write operations regardless of the state of Byte Write Enable inputs.

4.  Bytes “C” and “D” are only available on the x32 and x36 versions.

Rev: 1.03 8/2013             8/32                                                                                              © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                GS8321E18/32/36AD-400/375/333/250/200/150

Synchronous Truth Table

                                 Address     State

        Operation                      Used  Diagram  E1    E2                           E3  ADSP                      ADSC  ADV  W             DQ3

                                             Key

    Deselect Cycle, Power Down         None  X        L     X                            H   X                         L     X    X     High-Z

    Deselect Cycle, Power Down         None  X        L     L                            X   X                         L     X    X     High-Z

    Deselect Cycle, Power Down         None  X        L     X                            H   L                         X     X    X     High-Z

    Deselect Cycle, Power Down         None  X        L     L                            X   L                         X     X    X     High-Z

    Deselect Cycle, Power Down         None  X        H     X                            X   X                         L     X    X     High-Z

    Read Cycle, Begin Burst      External    R        L     H                            L   L                         X     X    X             Q

    Read Cycle, Begin Burst      External    R        L     H                            L   H                         L     X    F             Q

    Write Cycle, Begin Burst     External    W        L     H                            L   H                         L     X    T             D

    Read Cycle, Continue Burst         Next  CR       X     X                            X   H                         H     L    F             Q

    Read Cycle, Continue Burst         Next  CR       H     X                            X   X                         H     L    F             Q

    Write Cycle, Continue Burst        Next  CW       X     X                            X   H                         H     L    T             D

    Write Cycle, Continue Burst        Next  CW       H     X                            X   X                         H     L    T             D

    Read Cycle, Suspend Burst    Current              X     X                            X   H                         H     H    F             Q

    Read Cycle, Suspend Burst    Current              H     X                            X   X                         H     H    F             Q

    Write Cycle, Suspend Burst   Current              X     X                            X   H                         H     H    T             D

    Write Cycle, Suspend Burst   Current              H     X                            X   X                         H     H    T             D

Notes:

1.  X = Don’t Care, H = High, L = Low

2.  E = T (True) if E2 = 1 and E1 = E3 = 0; E = F (False) if E2 = 0 or E1 = 1 or E3 = 1

3.  W = T (True) and F (False) is defined in the Byte Write Truth Table preceding.

4.  G is an asynchronous input. G can be driven high at any time to disable active output drivers. G low can only enable active drivers (shown

    as “Q” in the Truth Table above).

5.  All input combinations shown above are tested and supported. Input combinations shown in gray boxes need not be used to accomplish

    basic synchronous or synchronous burst operations and may be avoided for simplicity.

6.  Tying ADSP high and ADSC low allows simple non-burst synchronous operations. See BOLD items above.

7.  Tying ADSP high and ADV low while using ADSC to load new addresses allows simple burst operations. See ITALIC items above.

Rev: 1.03 8/2013                                      9/32                                                                        © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                    GS8321E18/32/36AD-400/375/333/250/200/150

                                                                   Simplified State Diagram

                                                                                    X

                                                                                    Deselect

                                                                          W                   R

                                                             W                                       R

                  Simple Synchronous Operation        X      First Write         R               First Read            X

                                                         CW               CR                                           CR

                  Simple Burst Synchronous Operation            W                                R

                                                                             R

                                                         X   Burst Write                         Burst Read                X

                                                                             CR

                                                                   CW                            CR

Notes:

1.  The diagram shows only supported (tested) synchronous state transitions. The diagram presumes G is tied low.

2.  The upper portion of the diagram assumes active use of only the Enable (E1) and Write (BA, BB, BC, BD, BW, and GW) control inputs, and

    that ADSP is tied high and ADSC is tied low.

3.  The upper and lower portions of the diagram together assume active use of only the Enable, Write, and ADSC control inputs, and

    assumes ADSP is tied high and ADV is tied low.

Rev: 1.03 8/2013                                                          10/32                                               © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                           GS8321E18/32/36AD-400/375/333/250/200/150

                                    Simplified State Diagram with G

                                                           X

                                                           Deselect

                                                 W                       R

                                    W                                           R

                             X      First Write         R            W      First Read                                 X

                                CW                  CR               CW                                                CR

                                    W                                       R

                             X      Burst Write     R                W                                                 X

                                                    CR                      Burst Read

                                                                     CW

                                       CW                                   CR

Notes:

1.  The diagram shows supported (tested) synchronous state transitions plus supported transitions that depend upon the use of G.

2.  Use of “Dummy Reads” (Read Cycles with G High) may be used to make the transition from read cycles to write cycles without passing

    through a Deselect cycle. Dummy Read cycles increment the address counter just like normal read cycles.

3.  Transitions shown in gray tone assume G has been pulsed high long enough to turn the RAM’s drivers off and for incoming data to meet

    Data Input Set Up Time.

Rev: 1.03 8/2013                                 11/32                                                                     © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                GS8321E18/32/36AD-400/375/333/250/200/150

Absolute Maximum Ratings

(All voltages reference to VSS)

        Symbol                                   Description                          Value                                             Unit

        VDD                             Voltage on VDD Pins                           –0.5 to 4.6                                       V

        VDDQ                            Voltage in VDDQ Pins                          –0.5 to VDD                                       V

        VI/O                            Voltage on I/O Pins                     –0.5 to VDD +0.5 ( 4.6 V max.)                         V

        VIN                           Voltage on Other Input Pins               –0.5 to VDD +0.5 ( 4.6 V max.)                         V

        IIN                             Input Current on Any Pin                      +/–20                                             mA

        IOUT                         Output Current on Any I/O Pin                    +/–20                                             mA

        PD                              Package Power Dissipation                     1.5                                               W

        TSTG                            Storage Temperature                           –55 to 125                                        oC

        TBIAS                           Temperature Under Bias                        –55 to 125                                        oC

Note:

Permanent damage to the device may occur if the Absolute Maximum Ratings are exceeded. Operation should be restricted to Recommended

Operating Conditions. Exposure to conditions exceeding the Absolute Maximum Ratings, for an extended period of time, may affect reliability of

this component.

Power Supply Voltage Ranges

                  Parameter                                         Symbol      Min.                                   Typ.  Max.       Unit

                  3.3 V Supply Voltage                                   VDD3   3.0                                    3.3   3.6            V

                  2.5 V Supply Voltage                                   VDD2   2.3                                    2.5   2.7            V

                  3.3 V VDDQ I/O Supply Voltage                          VDDQ3  3.0                                    3.3   3.6            V

                  2.5 V VDDQ I/O Supply Voltage                          VDDQ2  2.3                                    2.5   2.7            V

VDD3 Range Logic Levels

                  Parameter                                         Symbol      Min.                                   Typ.  Max.       Unit

                  Input High Voltage                                     VIH    2.0                                    —     VDD + 0.3        V

                  Input Low Voltage                                      VIL    –0.3                                   —     0.8              V

Notes:

1.     VIH (max) must be met for any instantaneous value of VDD.

2.     VDD needs to power-up before or at the same time as VDDQ to make sure VIH (max) is not exceeded.

Rev: 1.03 8/2013                                                  12/32                                                      © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                 GS8321E18/32/36AD-400/375/333/250/200/150

VDD2 Range Logic Levels

                   Parameter                                          Symbol                Min.                       Typ.     Max.         Unit

                  Input High Voltage                                       VIH              0.6*VDD                    —        VDD + 0.3    V

                  Input Low Voltage                                        VIL              –0.3                       —        0.3*VDD      V

Notes:

1.  VIH (max) must be met for any instantaneous value of VDD.

2.  VDD needs to power-up before or at the same time as VDDQ to make sure VIH (max) is not exceeded.

Operating Temperature

             Parameter                           Symbol                             Min.                     Typ.               Max.         Unit

             Junction Temperature                           TJ                         0                     25                 85                C

             (Commercial Range Versions)

             Junction Temperature                           TJ                         –40                   25                 100               C

             (Industrial Range Versions)*

Note:

* The part numbers of Industrial Temperature Range versions end with the character “I”.                Unless otherwise noted, all performance specifications

quoted are evaluated for worst case in the temperature range marked on the device.

Thermal Impedance

    Package       Test PCB                 JA (C°/W)              JA (C°/W)               JA (C°/W)                         JB (C°/W)   JC (C°/W)

                  Substrate                Airflow = 0 m/s         Airflow = 1 m/s          Airflow = 2 m/s

    165 BGA       4-layer                  24.4                            21.0                        20.0                     11.6         3.7

Notes:

1.  Thermal Impedance data is based on a number of of samples from mulitple lots and should be viewed as a typical number.

2.  Please refer to JEDEC standard JESD51-6.

3.  The characteristics of the test fixture PCB influence reported thermal characteristics of the device. Be advised that a good thermal path to

    the PCB can result in cooling or heating of the RAM depending on PCB temperature.

    Undershoot Measurement                 and Timing                                       Overshoot Measurement and Timing

       VIH                                                                                                             20% tKC

                                                                                          VDD + 2.0 V

       VSS                                                                                  50%

       50%                                                                                  VDD

VSS – 2.0 V

                   20% tKC                                                                  VIL

Note:

Input Under/overshoot voltage must         be –2 V > Vi <  VDDn+2  V  not  to  exceed  4.6 V maximum, with a pulse width not to exceed 20%   tKC.

Rev: 1.03 8/2013                                                   13/32                                                              © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                 GS8321E18/32/36AD-400/375/333/250/200/150

Capacitance

(TA = 25oC, f = 1 MHZ, VDD = 2.5 V)

             Parameter                                  Symbol                      Test conditions                    Typ.         Max.  Unit

        Input Capacitance                                   CIN                        VIN = 0 V                       4            5     pF

        Input/Output Capacitance                            CI/O                       VOUT = 0 V                      6            7     pF

Note:

These parameters are sample tested.

AC Test Conditions

                                  Parameter                                                                            Conditions

                                  Input high level                                                                     VDD – 0.2 V

                                  Input low level                                                                      0.2 V

                                  Input slew rate                                                                      1 V/ns

                           Input reference level                                                                       VDD/2

                           Output reference level                                                                      VDDQ/2

                                  Output load                                                                          Fig. 1

Notes:

1.     Include scope and jig capacitance.

2.     Test conditions as specified with output loading as shown  in  Fig.  1  unless  otherwise      noted.

3.     Device is deselected as defined by the Truth Table.

                                                                  Output Load 1

                                                    DQ

                                                                                    50               30pF*

                                                                            VDDQ/2

                                                                  * Distributed Test Jig Capacitance

Rev: 1.03 8/2013                                                  14/32                                                             © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                               GS8321E18/32/36AD-400/375/333/250/200/150

DC  Electrical Characteristics

    Parameter                   Symbol         Test Conditions                                                         Min      Max

    Input Leakage Current       IIL            VIN = 0 to VDD                                                          –1 uA    1 uA

    (except mode pins)

    ZZ Input Current            IIN1           VDD  VIN  VIH                                                         –1 uA    1 uA

                                               0 V VIN VIH                                                         –1 uA    100 uA

    FT Input Current            IIN2           VDD  VIN  VIL                                                         –100 uA  1 uA

                                               0 V VIN VIL                                                         –1 uA    1 uA

    Output Leakage Current      IOL            Output Disable, VOUT = 0 to VDD                                         –1 uA    1 uA

    Output High Voltage         VOH2           IOH = –8 mA, VDDQ = 2.375 V                                             1.7 V    —

    Output High Voltage         VOH3           IOH = –8 mA, VDDQ = 3.135 V                                             2.4 V    —

    Output Low Voltage          VOL            IOL = 8 mA                                                              —        0.4 V

Rev: 1.03 8/2013                        15/32                                                                          © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.  Rev: 1.03 8/2013        Operating Currents

                                                                                                                                                                                                                              -400              -375            -333            -250            -200            -150

                                                                                                                                                   Parameter  Test Conditions            Mode                Symbol      0          –40    0          –40  0          –40  0          –40  0          –40  0          –40  Unit

                                                                                                                                                                                                                         to         to     to         to   to         to   to         to   to         to   to         to

                                                                                                                                                                                                                         70°C  85°C        70°C  85°C      70°C  85°C      70°C  85°C      70°C  85°C      70°C  85°C

                                                                                                                                                                                                   Pipeline  IDD         395        415    380        400  345        365  285        305  240        260  200        220  mA

                                                                                                                                                                                  (x32/                      IDDQ        80         80     75         75   70         70   50         50   40         40   30         30

                                                                                                                                                              Device Selected;    x36)             Flow      IDD         285        305    270        290  260        280  230        250  205        225  190        210  mA

                                                                                                                                                   Operating  All other inputs                     Through   IDDQ        50         50     50         50   45         45   40         40   35         35   30         30

                                                                                                                                                   Current    VIH or VIL                        Pipeline  IDD         355        375    350        370  320        340  255        275  220        240  190        210  mA

                                                                                                                                                              Output open                                    IDDQ        40         40     40         40   35         35   25         25   20         20   15         15

                                                                                                                                                                                  (x18)            Flow      IDD         265        285    250        270  235        255  215        235  185        205  175        195

                                                                                                                                                                                                   Through   IDDQ        25         25     25         25   25         25   20         20   15         15   15         15   mA

                                                                                                                       16/32                       Standby                                         Pipeline  ISB         55         75     55         75   55         75   55         75   55         75   55         75   mA

                                                                                                                                                   Current    ZZ VDD – 0.2 V    —                Flow      ISB         55         75     55         75   55         75   55         75   55         75   55         75   mA

                                                                                                                                                                                                   Through

                                                                                                                                                   Deselect   Device Deselected;                   Pipeline  IDD         100        120    100        120  100        120  100        120  100        120  100        120  mA

                                                                                                                                                   Current    All other inputs    —                Flow      IDD         100        120    100        120  100        120  100        120  100        120  100        120  mA    GS8321E18/32/36AD-400/375/333/250/200/150

                                                                                                                                                              VIH or  VIL                       Through

                                                                                                                                               Notes:

                                                                                                                                               1.  IDD and IDDQ apply to any combination of VDD3, VDD2,      VDDQ3, and  VDDQ2 operation.

                                                                                                                                               2.  All parameters listed are worst case scenario.

                                                                                                                       © 2011, GSI Technology
                                                                        GS8321E18/32/36AD-400/375/333/250/200/150

AC Electrical Characteristics

                  Parameter           Symbol      -400                -375           -333                              -250           -200          -150         Unit

                                              Min          Max    Min   Max      Min  Max       Min                    Max        Min  Max       Min  Max

                  Clock Cycle Time    tKC     2.5          —      2.66      —    3.3       —    4.0                          —    5.0       —    6.7  —          ns

          Clock to Output Valid       tKQ     —            2.5    —         2.5  —         2.5  —                            2.5  —         3.0  —    3.8        ns

Pipeline  Clock to Output Invalid     tKQX    1.5          —      1.5       —    1.5       —    1.5                          —    1.5       —    1.5  —          ns

          Clock to Output in Low-Z    tLZ1    1.5          —      1.5       —    1.5       —    1.5                          —    1.5       —    1.5  —          ns

                  Setup time          tS      0.9          —      0.9       —    1.0       —    1.2                          —    1.4       —    1.5  —          ns

                  Hold time           tH      0.1          —      0.1       —    0.1       —    0.2                          —    0.4       —    0.5  —          ns

                  Clock Cycle Time    tKC     4.0          —      4.2       —    4.5       —    5.5                          —    6.5       —    7.5  —          ns

          Clock to Output Valid       tKQ     —            4.0    —         4.2  —         4.5  —                            5.5  —         6.5  —    7.5        ns

    Flow  Clock to Output Invalid     tKQX    2.0          —      2.0       —    2.0       —    2.0                          —    2.0       —    2.0  —          ns

Through   Clock to Output in Low-Z    tLZ1    2.0          —      2.0       —    2.0       —    2.0                          —    2.0       —    2.0  —          ns

                  Setup time          tS      1.2          —      1.2       —    1.3       —    1.5                          —    1.5       —    1.5  —          ns

                  Hold time           tH      0.2          —      0.2       —    0.3       —    0.5                          —    0.5       —    0.5  —          ns

                  Clock HIGH Time     tKH     0.9          —      0.9       —    1.0       —    1.3                          —    1.3       —    1.5  —          ns

                  Clock LOW Time      tKL     1.1          —      1.1       —    1.2       —    1.5                          —    1.5       —    1.7  —          ns

                  Clock to Output in  tHZ1    1.5          2.5    1.5       2.5  1.5       2.5  1.5                          2.5  1.5       3.0  1.5  3.8        ns

                  High-Z

                  G to Output Valid   tOE     —            2.5    —         2.5  —         2.5  —                            2.5  —         3.0  —    3.8        ns

          G to output in Low-Z        tOLZ1   0            —      0         —    0         —    0                            —    0         —    0    —          ns

          G to output in High-Z       tOHZ1   —            2.5    —         2.5  —         2.5  —                            2.5  —         3.0  —    3.8        ns

                  ZZ setup time       tZZS2   5            —      5         —    5         —    5                            —    5         —    5    —          ns

                  ZZ hold time        tZZH2   1            —      1         —    1         —    1                            —    1         —    1    —          ns

                  ZZ recovery         tZZR    20           —      20        —    20        —    20                           —    20        —    20   —          ns

Notes:

1.  These parameters are sampled and are not 100% tested.

2.  ZZ is an asynchronous signal. However, in order to be recognized on any given clock cycle,  ZZ must meet                      the specified  setup and hold

    times as specified above.

Rev: 1.03 8/2013                                           17/32                                                                       © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                               GS8321E18/32/36AD-400/375/333/250/200/150

                                                  Pipeline Mode Timing (DCD)

         Begin        Read A      Cont  Deselect  Deselect      Write B      Read  C  Read C+1     Read  C+2           Read  C+3  Cont  Deselect  Deselect

                                                       tKL

                                                  tKH                tKC

CK

ADSP

                  tS                                                         ADSC  initiated read

                      tH

ADSC

                              tS        tH

ADV

                  tS

                      tH

Ao–An             A                                               B       C

                  tS

GW

                  tS                                                 tH

BW

                                                                     tH

                                                            tS

Ba–Bd

                  tS                                                                                                                    Deselected with E1

                                  tH

E1

                  tS                    E2 and    E3  only  sampled with ADSC

                      tH

E2

                  tS

                      tH

E3

G

                                                            tS                        tKQ                                                         tHZ

                                  tOE   tOHZ                         tH                    tLZ                                                         tKQX

DQa–DQd  Hi-Z                           Q(A)                D(B)                                   Q(C)  Q(C+1)              Q(C+2)     Q(C+3)

Rev: 1.03 8/2013                                            18/32                                                                       © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                          GS8321E18/32/36AD-400/375/333/250/200/150

                                                     Flow Through Mode Timing (DCD)

                  Begin     Read A      Cont         Deselect     Write B     Read C      Read  C+1  Read  C+2  Read C+3  Read C  Deselect

                                              tKL

                                        tKH          tKC

CK

ADSP                                                                               Fixed  High

                            tS                                    tS

                            tH                                    AtHDSC initiated read

ADSC

                                        tH

                                        tS                                                tS                              tH

ADV

                            tS

                            tH

Ao–An                    A                                     B           C

                                        tS

                                        tH

GW

                                                                  tS

                                                                  tH

BW

                                                                  tH

                                                                  tS

Ba–Bd

                            tS                                                                                                    Deselected with E1

                                        tH                                                E1 masks ADSP

E1

                            tS

                            tH      E2  and E3 only  sampled with ADSP and ADSC

E2

                            tS

                            tH                            E1 masks ADSP

E3

G

                                                                  tH

                            tOE                                   tS                                                                        tKQX

                            tKQ                      tOHZ                     tLZ                                                           tHZ

DQa–DQd                                      Q(A)         D(B)                            Q(C)       Q(C+1)     Q(C+2)    Q(C+3)  Q(C)

Rev: 1.03 8/2013                                                      19/32                                                       © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                GS8321E18/32/36AD-400/375/333/250/200/150

Sleep Mode

During normal operation, ZZ must be pulled low, either by the user or by its internal pull down resistor. When ZZ is pulled high,

the SRAM will enter a Power Sleep mode after 2 cycles. At this time, internal state of the SRAM is preserved. When ZZ returns to

low, the SRAM operates normally after ZZ recovery time.

Sleep mode is a low current, power-down mode in which the device is deselected and current is reduced to ISB2. The duration of

Sleep mode is dictated by the length of time the ZZ is in a High state. After entering Sleep mode, all inputs except ZZ become

disabled and all outputs go to High-Z The ZZ pin is an asynchronous, active high input that causes the device to enter Sleep mode.

When the ZZ pin is driven high, ISB2 is guaranteed after the time tZZI is met. Because ZZ is an asynchronous input, pending

operations or operations in progress may not be properly completed if ZZ is asserted. Therefore, Sleep mode must not be initiated

until valid pending operations are completed. Similarly, when exiting Sleep mode during tZZR, only a Deselect or Read commands

may be applied while the SRAM is recovering from Sleep mode.

                                     Sleep Mode Timing Diagram

                                     tKH

                                tKC       tKL

CK

                  Setup

                  Hold

ADSP

ADSC

                                                                                                                       tZZR

                                                         tZZS   tZZH

ZZ

Application Tips

Single and Dual Cycle Deselect

SCD devices force the use of “dummy read cycles” (read cycles that are launched normally but that are ended with the output

drivers inactive) in a fully synchronous environment. Dummy read cycles waste performance but their use usually assures there

will be no bus contention in transitions from reads to writes or between banks of RAMs. DCD SRAMs (like this one) do not waste

bandwidth on dummy cycles and are logically simpler to manage in a multiple bank application (wait states need not be inserted at

bank address boundary crossings) but greater care must be exercised to avoid excessive bus contention.

Rev: 1.03 8/2013                                         20/32                                                               © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                  GS8321E18/32/36AD-400/375/333/250/200/150

JTAG Port Operation

Overview

The JTAG Port on this RAM operates in a manner that is compliant with IEEE Standard 1149.1-1990, a serial boundary scan

interface standard (commonly referred to as JTAG). The JTAG Port input interface levels scale with VDD. The JTAG output

drivers are powered by VDDQ.

Disabling the JTAG Port

It is possible to use this device without utilizing the JTAG port. The port is reset at power-up and will remain inactive unless

clocked. TCK, TDI, and TMS are designed with internal pull-up circuits.To assure normal operation of the RAM with the JTAG

Port unused, TCK, TDI, and TMS may be left floating or tied to either VDD or VSS. TDO should be left unconnected.

JTAG Pin Descriptions

Pin       Pin Name            I/O                                               Description

TCK       Test Clock          In   Clocks all TAP events. All inputs are captured on the rising edge of TCK and all outputs propagate

                                   from the falling edge of TCK.

                                   The TMS input is sampled on the rising edge of TCK. This is the command input for the TAP

TMS       Test Mode Select    In   controller state machine. An undriven TMS input will produce the same result as a logic one input

                                   level.

                                   The TDI input is sampled on the rising edge of TCK. This is the input side of the serial registers

                                   placed between TDI and TDO. The register placed between TDI and TDO is determined by the

TDI       Test Data In        In   state of the TAP Controller state machine and the instruction that is currently loaded in the TAP

                                   Instruction Register (refer to the TAP Controller State Diagram). An undriven TDI pin will produce

                                   the same result as a logic one input level.

                                   Output that is active depending on the state of the TAP state machine. Output changes in

TDO       Test Data Out       Out  response to the falling edge of TCK. This is the output side of the serial registers placed between

                                   TDI and TDO.

Note:

This device does not have a TRST (TAP Reset) pin. TRST is optional in IEEE 1149.1. The Test-Logic-Reset state is entered while TMS is

held high for five rising edges of TCK. The TAP Controller is also reset automaticly at power-up.

JTAG Port Registers

Overview

The various JTAG registers, refered to as Test Access Port orTAP Registers, are selected (one at a time) via the sequences of 1s

and 0s applied to TMS as TCK is strobed. Each of the TAP Registers is a serial shift register that captures serial input data on the

rising edge of TCK and pushes serial data out on the next falling edge of TCK. When a register is selected, it is placed between the

TDI and TDO pins.

Instruction Register

The Instruction Register holds the instructions that are executed by the TAP controller when it is moved into the Run, Test/Idle, or

the various data register states. Instructions are 3 bits long. The Instruction Register can be loaded when it is placed between the

TDI and TDO pins. The Instruction Register is automatically preloaded with the IDCODE instruction at power-up or whenever the

controller is placed in Test-Logic-Reset state.

Bypass Register

The Bypass Register is a single bit register that can be placed between TDI and TDO. It allows serial test data to be passed through

the RAM’s JTAG Port to another device in the scan chain with as little delay as possible.

Rev: 1.03 8/2013                                 21/32                                                                 © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                  GS8321E18/32/36AD-400/375/333/250/200/150

Boundary Scan Register

The Boundary Scan Register is a collection of flip flops that can be preset by the logic level found on the RAM’s input or I/O pins.

The flip flops are then daisy chained together so the levels found can be shifted serially out of the JTAG Port’s TDO pin. The

Boundary Scan Register also includes a number of place holder flip flops (always set to a logic 1). The relationship between the

device pins and the bits in the Boundary Scan Register is described in the Scan Order Table following. The Boundary Scan

Register, under the control of the TAP Controller, is loaded with the contents of the RAMs I/O ring when the controller is in

Capture-DR state and then is placed between the TDI and TDO pins when the controller is moved to Shift-DR state. SAMPLE-Z,

SAMPLE/PRELOAD and EXTEST instructions can be used to activate the Boundary Scan Register.

                                           JTAG TAP Block Diagram

                                  ·  ·     ·         ·    ·          ·     ·  ·

                                           Boundary Scan Register

                              ·                                                                                        ·

                              ·                                                                                        1

                              M*        0

                                        Bypass Register                                                                0

                                        2  1  0

                                        Instruction Register

                  TDI                                                                                                     TDO

                                        ID Code Register

                                        31 30 29  ·     · ··   2  1  0

                                              Control Signals

                  TMS

                  TCK                   Test Access Port (TAP) Controller

* For the value of M, see the BSDL file, which is available at by contacting us at apps@gsitechnology.com.

Identification (ID) Register

The ID Register is a 32-bit register that is loaded with a device and vendor specific 32-bit code when the controller is put in

Capture-DR state with the IDCODE command loaded in the Instruction Register. The code is loaded from a 32-bit on-chip ROM.

It describes various attributes of the RAM as indicated below. The register is then placed between the TDI and TDO pins when the

controller is moved into Shift-DR state. Bit 0 in the register is the LSB and the first to reach TDO when shifting begins.

Rev: 1.03 8/2013                                  22/32                                                                        © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                           GS8321E18/32/36AD-400/375/333/250/200/150

ID Register Contents

                                                                                                                               GSI Technology                Presence Register

                                                  Not Used                                                                     JEDEC Vendor

                                                                                                                                     ID Code

Bit #     31  30  29  28  27  26  25      24  23  22  21    20  19  18  17    16  15  14  13  12                       11  10  9  8  7  6  5     4  3  2  1  0

          X   X   X   X   X   X   X       X   X   X   X     X   X   X   X     X   X   X   X   X                        0   0   0  1  1  0     1  1  0  0  1  1

Tap Controller Instruction Set

Overview

There are two classes of instructions defined in the Standard 1149.1-1990; the standard (Public) instructions, and device specific

(Private) instructions. Some Public instructions are mandatory for 1149.1 compliance. Optional Public instructions must be

implemented in prescribed ways. The TAP on this device may be used to monitor all input and I/O pads, and can be used to load

address, data or control signals into the RAM or to preload the I/O buffers.

When the TAP controller is placed in Capture-IR state the two least significant bits of the instruction register are loaded with 01.

When the controller is moved to the Shift-IR state the Instruction Register is placed between TDI and TDO. In this state the desired

instruction is serially loaded through the TDI input (while the previous contents are shifted out at TDO). For all instructions, the

TAP executes newly loaded instructions only when the controller is moved to Update-IR state. The TAP instruction set for this

device is listed in the following table.

Rev: 1.03 8/2013                                            23/32                                                                       © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                   GS8321E18/32/36AD-400/375/333/250/200/150

                                          JTAG   Tap  Controller State Diagram

        1            Test Logic Reset

                          0

                     Run Test Idle     1                 Select DR    1                                                Select IR    1

                  0                                             0                                                            0

                                                 1    Capture DR                1                                      Capture IR

                                                             0                                                            0

                                                         Shift DR     0                                                   Shift IR  0

                                                                1                                                            1

                                                 1       Exit1 DR               1                                         Exit1 IR

                                                                0                                                            0

                                                      Pause DR        0                                                Pause IR     0

                                                                1                                                            1

                                                         Exit2 DR     0                                                   Exit2 IR  0

                                                                1                                                            1

                                                      Update DR                                                        Update IR

                                                      1            0                                                   1        0

Instruction Descriptions

BYPASS

When the BYPASS instruction is loaded in the Instruction Register the Bypass Register is placed between TDI and TDO. This

occurs when the TAP controller is moved to the Shift-DR state. This allows the board level scan path to be shortened to facili-

tate testing of other devices in the scan path.

SAMPLE/PRELOAD

SAMPLE/PRELOAD is a Standard 1149.1 mandatory public instruction. When the SAMPLE / PRELOAD instruction is

loaded in the Instruction Register, moving the TAP controller into the Capture-DR state loads the data in the RAMs input and

I/O buffers into the Boundary Scan Register. Boundary Scan Register locations are not associated with an input or I/O pin, and

are loaded with the default state identified in the Boundary Scan Chain table at the end of this section of the datasheet. Because

the RAM clock is independent from the TAP Clock (TCK) it is possible for the TAP to attempt to capture the I/O ring contents

while the input buffers are in transition (i.e. in a metastable state). Although allowing the TAP to sample metastable inputs will

not harm the device, repeatable results cannot be expected. RAM input signals must be stabilized for long enough to meet the

TAPs input data capture set-up plus hold time (tTS plus tTH). The RAMs clock inputs need not be paused for any other TAP

operation except capturing the I/O ring contents into the Boundary Scan Register. Moving the controller to Shift-DR state then

places the boundary scan register between the TDI and TDO pins.

EXTEST

EXTEST is an IEEE 1149.1 mandatory public instruction. It is to be executed whenever the instruction register is loaded with

all logic 0s. The EXTEST command does not block or override the RAM’s input pins; therefore, the RAM’s internal state is

still determined by its input pins.

Rev: 1.03 8/2013                                      24/32                                                                         © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                        GS8321E18/32/36AD-400/375/333/250/200/150

     

     Typically, the Boundary Scan Register is loaded with the desired pattern of data with the SAMPLE/PRELOAD command.

     Then the EXTEST command is used to output the Boundary Scan Register’s contents, in parallel, on the RAM’s data output

     drivers on the falling edge of TCK when the controller is in the Update-IR state.

     

     Alternately, the Boundary Scan Register may be loaded in parallel using the EXTEST command. When the EXTEST instruc-

     tion is selected, the sate of all the RAM’s input and I/O pins, as well as the default values at Scan Register locations not asso-

     ciated with a pin, are transferred in parallel into the Boundary Scan Register on the rising edge of TCK in the Capture-DR

     state, the RAM’s output pins drive out the value of the Boundary Scan Register location with which each output pin is associ-

     ated.

IDCODE

     The IDCODE instruction causes the ID ROM to be loaded into the ID register when the controller is in Capture-DR mode and

     places the ID register between the TDI and TDO pins in Shift-DR mode. The IDCODE instruction is the default instruction

     loaded in at power up and any time the controller is placed in the Test-Logic-Reset state.

SAMPLE-Z

     If the SAMPLE-Z instruction is loaded in the instruction register, all RAM outputs are forced to an inactive drive state (high-

     Z) and the Boundary Scan Register is connected between TDI and TDO when the TAP controller is moved to the Shift-DR

     state.

RFU

     These instructions are Reserved for Future Use. In this device they replicate the BYPASS instruction.

JTAG TAP Instruction Set Summary

     Instruction  Code                                                  Description                                    Notes

        EXTEST    000   Places the Boundary Scan Register between TDI and TDO.                                                   1

        IDCODE    001   Preloads ID Register and places it between TDI and TDO.                                                  1, 2

                        Captures I/O ring contents. Places the Boundary Scan Register between TDI and

     SAMPLE-Z     010   TDO.                                                                                                     1

                        Forces all RAM output drivers to High-Z.

        RFU       011   Do not use this instruction; Reserved for Future Use.                                                    1

                        Replicates BYPASS instruction. Places Bypass Register between TDI and TDO.

        SAMPLE/   100   Captures I/O ring contents. Places the Boundary Scan Register between TDI and                            1

     PRELOAD            TDO.

        GSI       101   GSI private instruction.                                                                                 1

        RFU       110   Do not use this instruction; Reserved for Future Use.                                                    1

                        Replicates BYPASS instruction. Places Bypass Register between TDI and TDO.

        BYPASS    111   Places Bypass Register between TDI and TDO.                                                              1

Notes:

1.   Instruction codes expressed in binary, MSB on left, LSB on right.

2.   Default instruction automatically loaded at power-up and in test-logic-reset state.

Rev: 1.03 8/2013                                  25/32                                                                © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                 GS8321E18/32/36AD-400/375/333/250/200/150

JTAG Port Recommended Operating Conditions and DC Characteristics (2.5/3.3 V Version)

                               Parameter                                         Symbol          Min.                     Max.                 Unit  Notes

                   2.5 V Test Port Input High Voltage                            VIHJ2       0.6 * VDD2                   VDD2 +0.3            V         1

                   2.5 V Test Port Input Low Voltage                             VILJ2           –0.3                     0.3 * VDD2           V         1

                   3.3 V Test Port Input High Voltage                            VIHJ3           2.0                      VDD3 +0.3            V         1

                   3.3 V Test Port Input Low Voltage                             VILJ3           –0.3                     0.8                  V         1

        TMS, TCK and TDI Input Leakage Current                                   IINHJ           –300                     1                    uA        2

        TMS, TCK and TDI Input Leakage Current                                   IINLJ           –1                       100                  uA        3

                     TDO Output Leakage Current                                  IOLJ            –1                       1                    uA        4

                     Test Port Output High Voltage                               VOHJ            1.7                      —                    V         5, 6

                     Test Port Output Low Voltage                                VOLJ            —                        0.4                  V         5, 7

                     Test Port Output CMOS High                                  VOHJC       VDDQ – 100 mV                —                    V         5, 8

                     Test Port Output CMOS Low                                   VOLJC           —                        100 mV               V         5, 9

Notes:

1.  Input Under/overshoot voltage must be –2 V < Vi < VDDn       +2  V  not  to  exceed 4.6  V maximum, with           a  pulse width not  to  exceed 20% tTKC.

2.  VILJ  VIN VDDn

3.  0 V VIN VILJn

4.  Output Disable, VOUT = 0 to VDDn

5.  The TDO output driver is served by the VDDQ supply.

6.  IOHJ = –4 mA

7.  IOLJ = + 4 mA

8.  IOHJC = –100 uA

9.  IOLJC = +100 uA

JTAG Port AC Test Conditions

        Parameter                         Conditions                                                                   JTAG Port AC Test Load

        Input high level                            VDD – 0.2 V                              DQ

        Input low level                                0.2 V                                                                      50             30pF*

        Input slew rate                                1 V/ns

        Input reference level                          VDDQ/2                                                             VDDQ/2

                                                                                                       * Distributed Test Jig Capacitance

        Output reference level                         VDDQ/2

Notes:

1.  Include scope and jig capacitance.

2.  Test conditions as shown unless otherwise noted.

Rev: 1.03 8/2013                                                 26/32                                                            © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                    GS8321E18/32/36AD-400/375/333/250/200/150

JTAG Port Timing       Diagram

                                tTKC                          tTKH             tTKL

                  TCK

                                                       tTH

                                               tTS

                  TDI

                                                       tTH

                                               tTS

                  TMS

                                         tTKQ

                  TDO

                                                       tTH

                                               tTS

Parallel SRAM input

JTAG Port AC Electrical Characteristics

Parameter                   Symbol       Min           Max        Unit

TCK Cycle Time                  tTKC     50            —            ns

TCK Low to TDO Valid            tTKQ     —             20           ns

TCK High Pulse Width            tTKH     20            —            ns

TCK Low Pulse Width             tTKL     20            —            ns

TDI & TMS Set Up Time           tTS      10            —            ns

TDI & TMS Hold Time             tTH      10            —            ns

Boundary Scan (BSDL Files)

For information regarding the Boundary Scan Chain, or  to obtain  BSDL  files  for  this  part,  please                contact  our  Applications

Engineering Department at: apps@gsitechnology.com.

Rev: 1.03 8/2013                                       27/32                                                                    © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                          GS8321E18/32/36AD-400/375/333/250/200/150

                                     Package    Dimensions—165-Bump FPBGA (Package D)

   A1  CORNER                 TOP    VIEW                                Ø0.10 M C             BOTTOM VIEW              A1 CORNER

                                                                         Ø0.25 M C A B

                                                                               Ø0.40~0.60 (165x)

   1   2          3  4  5  6  7  8   9  10  11                                                 11 10  9  8  7  6     5  4  3    2  1

A                                                                                                                                     A

B                                                                                                                                     B

C                                                                                                                                     C

D                                                                                                                                     D

E                                                                                                                                     E

F                                                                                    1.0                                              F

G                                                                     15±0.05                                                         G

H                                                                              14.0  1.0                                              H

J                                                                                                                                     J

K                                                                                                                                     K

L                                                                                                                                     L

M                                                                                                                                     M

N                                                                                                                                     N

P                                                                                                                                     P

R                                                                                                                                     R

                                                                      A                                        1.0         1.0

                                                                                                               10.0

                                                           0.15 C                    B                         13±0.05

                                                                                     0.20(4x)

                     SEATING  PLANE                        1.40 MAX.

   C                                            0.36~0.46

Rev: 1.03 8/2013                                                      28/32                                                              © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                         GS8321E18/32/36AD-400/375/333/250/200/150

Ordering Information for GSI Synchronous Burst RAMs

    Org           Part Number1      Type                                 Package                                       Speed2                        TJ3

                                                                                                                       (MHz/ns)

    2M x 18       GS8321E18AD-400   DCD Pipeline/Flow Through            165 BGA                                       400/4.0                       C

    2M x 18       GS8321E18AD-375   DCD Pipeline/Flow Through            165 BGA                                       375/4.2                       C

    2M x 18       GS8321E18AD-333   DCD Pipeline/Flow Through            165 BGA                                       333/4.5                       C

    2M x 18       GS8321E18AD-250   DCD Pipeline/Flow Through            165 BGA                                       250/5.5                       C

    2M x 18       GS8321E18AD-200   DCD Pipeline/Flow Through            165 BGA                                       200/6.5                       C

    2M x 18       GS8321E18AD-150   DCD Pipeline/Flow Through            165 BGA                                       150/7.5                       C

    1M x 32       GS8321E32AD-400   DCD Pipeline/Flow Through            165 BGA                                       400/4.0                       C

    1M x 32       GS8321E32AD-375   DCD Pipeline/Flow Through            165 BGA                                       375/4.2                       C

    1M x 32       GS8321E32AD-333   DCD Pipeline/Flow Through            165 BGA                                       333/4.5                       C

    1M x 32       GS8321E32AD-250   DCD Pipeline/Flow Through            165 BGA                                       250/5.5                       C

    1M x 32       GS8321E32AD-200   DCD Pipeline/Flow Through            165 BGA                                       200/6.5                       C

    1M x 32       GS8321E32AD-150   DCD Pipeline/Flow Through            165 BGA                                       150/7.5                       C

    1M x 36       GS8321E36AD-400   DCD Pipeline/Flow Through            165 BGA                                       400/4.0                       C

    1M x 36       GS8321E36AD-375   DCD Pipeline/Flow Through            165 BGA                                       375/4.2                       C

    1M x 36       GS8321E36AD-333   DCD Pipeline/Flow Through            165 BGA                                       333/4.5                       C

    1M x 36       GS8321E36AD-250   DCD Pipeline/Flow Through            165 BGA                                       250/5.5                       C

    1M x 36       GS8321E36AD-200   DCD Pipeline/Flow Through            165 BGA                                       200/6.5                       C

    1M x 36       GS8321E36AD-150   DCD Pipeline/Flow Through            165 BGA                                       150/7.5                       C

    2M x 18       GS8321E18AD-400I  DCD Pipeline/Flow Through            165 BGA                                       400/4.0                       I

    2M x 18       GS8321E18AD-375I  DCD Pipeline/Flow Through            165 BGA                                       375/4.2                       I

    2M x 18       GS8321E18AD-333I  DCD Pipeline/Flow Through            165 BGA                                       333/4.5                       I

    2M x 18       GS8321E18AD-250I  DCD Pipeline/Flow Through            165 BGA                                       250/5.5                       I

    2M x 18       GS8321E18AD-200I  DCD Pipeline/Flow Through            165 BGA                                       200/6.5                       I

    2M x 18       GS8321E18AD-150I  DCD Pipeline/Flow Through            165 BGA                                       150/7.5                       I

Notes:

1.  Customers requiring delivery in Tape and Reel should add the character “T” to the end of the part number. Example: GS8321E18AD-200IT.

2.  The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

    device is Pipeline/Flow Through mode-selectable by the user.

3.  C = Commercial Temperature Range. I = Industrial Temperature Range.

4.  GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

    covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings.

Rev: 1.03 8/2013                    29/32                                                                              © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                         GS8321E18/32/36AD-400/375/333/250/200/150

Ordering Information for GSI Synchronous Burst RAMs

    Org           Part Number1      Type                                 Package                                       Speed2                        TJ3

                                                                                                                       (MHz/ns)

    1M x 32       GS8321E32AD-400I  DCD Pipeline/Flow Through            165 BGA                                       400/4.0                       I

    1M x 32       GS8321E32AD-375I  DCD Pipeline/Flow Through            165 BGA                                       375/4.2                       I

    1M x 32       GS8321E32AD-333I  DCD Pipeline/Flow Through            165 BGA                                       333/4.5                       I

    1M x 32       GS8321E32AD-250I  DCD Pipeline/Flow Through            165 BGA                                       250/5.5                       I

    1M x 32       GS8321E32AD-200I  DCD Pipeline/Flow Through            165 BGA                                       200/6.5                       I

    1M x 32       GS8321E32AD-150I  DCD Pipeline/Flow Through            165 BGA                                       150/7.5                       I

    1M x 36       GS8321E36AD-400I  DCD Pipeline/Flow Through            165 BGA                                       400/4.0                       I

    1M x 36       GS8321E36AD-375I  DCD Pipeline/Flow Through            165 BGA                                       375/4.2                       I

    1M x 36       GS8321E36AD-333I  DCD Pipeline/Flow Through            165 BGA                                       333/4.5                       I

    1M x 36       GS8321E36AD-250I  DCD Pipeline/Flow Through            165 BGA                                       250/5.5                       I

    1M x 36       GS8321E36AD-200I  DCD Pipeline/Flow Through            165 BGA                                       200/6.5                       I

    1M x 36       GS8321E36AD-150I  DCD Pipeline/Flow Through            165 BGA                                       150/7.5                       I

    2M x 18       GS8321E18AGD-400  DCD Pipeline/Flow Through            RoHS-compliant 165 BGA                        400/4.0                       C

    2M x 18       GS8321E18AGD-375  DCD Pipeline/Flow Through            RoHS-compliant 165 BGA                        375/4.2                       C

    2M x 18       GS8321E18AGD-333  DCD Pipeline/Flow Through            RoHS-compliant 165 BGA                        333/4.5                       C

    2M x 18       GS8321E18AGD-250  DCD Pipeline/Flow Through            RoHS-compliant 165 BGA                        250/5.5                       C

    2M x 18       GS8321E18AGD-200  DCD Pipeline/Flow Through            RoHS-compliant 165 BGA                        200/6.5                       C

    2M x 18       GS8321E18AGD-150  DCD Pipeline/Flow Through            RoHS-compliant 165 BGA                        150/7.5                       C

    1M x 32       GS8321E32AGD-400  DCD Pipeline/Flow Through            RoHS-compliant 165 BGA                        400/4.0                       C

    1M x 32       GS8321E32AGD-375  DCD Pipeline/Flow Through            RoHS-compliant 165 BGA                        375/4.2                       C

    1M x 32       GS8321E32AGD-333  DCD Pipeline/Flow Through            RoHS-compliant 165 BGA                        333/4.5                       C

    1M x 32       GS8321E32AGD-250  DCD Pipeline/Flow Through            RoHS-compliant 165 BGA                        250/5.5                       C

    1M x 32       GS8321E32AGD-200  DCD Pipeline/Flow Through            RoHS-compliant 165 BGA                        200/6.5                       C

    1M x 32       GS8321E32AGD-150  DCD Pipeline/Flow Through            RoHS-compliant 165 BGA                        150/7.5                       C

    1M x 36       GS8321E36AGD-400  DCD Pipeline/Flow Through            RoHS-compliant 165 BGA                        400/4.0                       C

Notes:

1.  Customers requiring delivery in Tape and Reel should add the character “T” to the end of the part number. Example: GS8321E18AD-200IT.

2.  The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

    device is Pipeline/Flow Through mode-selectable by the user.

3.  C = Commercial Temperature Range. I = Industrial Temperature Range.

4.  GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

    covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings.

Rev: 1.03 8/2013                    30/32                                                                              © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                         GS8321E18/32/36AD-400/375/333/250/200/150

Ordering Information for GSI Synchronous Burst RAMs

    Org           Part Number1       Type                                Package                                       Speed2                        TJ3

                                                                                                                       (MHz/ns)

    1M x 36       GS8321E36AGD-375   DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        375/4.2                       C

    1M x 36       GS8321E36AGD-333   DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        333/4.5                       C

    1M x 36       GS8321E36AGD-250   DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        250/5.5                       C

    1M x 36       GS8321E36AGD-200   DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        200/6.5                       C

    1M x 36       GS8321E36AGD-150   DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        150/7.5                       C

    2M x 18       GS8321E18AGD-400I  DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        400/4.0                       I

    2M x 18       GS8321E18AGD-375I  DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        375/4.2                       I

    2M x 18       GS8321E18AGD-333I  DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        333/4.5                       I

    2M x 18       GS8321E18AGD-250I  DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        250/5.5                       I

    2M x 18       GS8321E18AGD-200I  DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        200/6.5                       I

    2M x 18       GS8321E18AGD-150I  DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        150/7.5                       I

    1M x 32       GS8321E32AGD-400I  DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        400/4.0                       I

    1M x 32       GS8321E32AGD-375I  DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        375/4.2                       I

    1M x 32       GS8321E32AGD-333I  DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        333/4.5                       I

    1M x 32       GS8321E32AGD-300I  DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        250/5.5                       I

    1M x 32       GS8321E32AGD-250I  DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        200/6.5                       I

    1M x 32       GS8321E32AGD-200I  DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        150/7.5                       I

    1M x 32       GS8321E32AGD-150I  DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        400/4.0                       I

    1M x 36       GS8321E36AGD-400I  DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        375/4.2                       I

    1M x 36       GS8321E36AGD-375I  DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        333/4.5                       I

    1M x 36       GS8321E36AGD-333I  DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        250/5.5                       I

    1M x 36       GS8321E36AGD-300I  DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        200/6.5                       I

    1M x 36       GS8321E36AGD-250I  DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        150/7.5                       I

    1M x 36       GS8321E36AGD-200I  DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        400/4.0                       I

    1M x 36       GS8321E36AGD-150I  DCD Pipeline/Flow Through           RoHS-compliant 165 BGA                        375/4.2                       I

Notes:

1.  Customers requiring delivery in Tape and Reel should add the character “T” to the end of the part number. Example: GS8321E18AD-200IT.

2.  The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

    device is Pipeline/Flow Through mode-selectable by the user.

3.  C = Commercial Temperature Range. I = Industrial Temperature Range.

4.  GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

    covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings.

Rev: 1.03 8/2013                     31/32                                                                             © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                     GS8321E18/32/36AD-400/375/333/250/200/150

36Mb  Sync SRAM Datasheet  Revision History

      File Name            Types of Changes                               Page;Revisions;Reason

                           Format or Content

                                              •      Creation of new datasheet

      8321ExxA_r1                             •      Rev1.00a:  Removed all non-RoHS-compliant                         TQFP  references;

                                                     updated speed bins)

      8321ExxA_r1_01       Content            •      Updated Absolute Maximum Ratings

                                              •      Added thermal information

      8321ExxA_r1_02       Content            •      Updated to reflect MP status

      8321ExxA_r1_03       Content            •      Updated Op current numbers

Rev: 1.03 8/2013                              32/32                                                                    © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
Mouser Electronics

Authorized Distributor

Click to View Pricing, Inventory, Delivery & Lifecycle Information:

GSI Technology:

GS8321E32AGD-375   GS8321E18AGD-150I  GS8321E18AD-250I   GS8321E32AD-400    GS8321E32AD-250I

GS8321E36AD-400I   GS8321E36AGD-333I  GS8321E18AGD-150   GS8321E36AGD-375   GS8321E32AGD-375I

GS8321E18AGD-200   GS8321E32AD-250    GS8321E32AD-400I   GS8321E32AD-333    GS8321E32AGD-150I

GS8321E36AD-375    GS8321E36AGD-200   GS8321E36AD-200I   GS8321E32AGD-250I  GS8321E32AD-200

GS8321E32AGD-333   GS8321E18AGD-400   GS8321E18AD-250    GS8321E32AGD-250   GS8321E18AD-400I

GS8321E36AD-400    GS8321E36AGD-400   GS8321E18AGD-333   GS8321E36AD-250I   GS8321E32AGD-400I

GS8321E36AD-375I   GS8321E18AGD-250   GS8321E32AGD-150   GS8321E36AGD-150   GS8321E18AD-400

GS8321E32AD-200I   GS8321E32AGD-333I  GS8321E36AD-150    GS8321E18AD-333I   GS8321E36AD-250

GS8321E36AGD-200I  GS8321E36AGD-250   GS8321E18AGD-375I  GS8321E18AD-150I   GS8321E18AGD-200I

GS8321E18AD-150    GS8321E18AD-200   GS8321E32AD-333I   GS8321E32AD-375I   GS8321E36AGD-250I

GS8321E32AD-150    GS8321E32AGD-400   GS8321E18AGD-250I  GS8321E36AGD-150I  GS8321E36AD-200

GS8321E36AGD-375I  GS8321E36AGD-333   GS8321E18AD-333    GS8321E36AD-150I   GS8321E18AGD-400I

GS8321E18AGD-375   GS8321E32AGD-200   GS8321E18AD-375    GS8321E36AD-333I   GS8321E18AGD-333I

GS8321E18AD-375I   GS8321E32AD-150I   GS8321E36AGD-400I  GS8321E32AGD-200I  GS8321E36AD-333

GS8321E18AD-200I   GS8321E32AD-375

小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2017 EEWORLD.com.cn, Inc. All rights reserved