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GS82582Q19GE-300I

器件型号:GS82582Q19GE-300I
器件类别:存储   
厂商名称:GSI Technology
厂商官网:http://www.gsitechnology.com/
标准:
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器件描述

SRAM 1.5/1.8V 16M x 18 288M

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
GSI Technology
产品种类:
Product Category:
SRAM
RoHS:YES
Memory Size:288 Mbit
Organization:16 M x 18
Maximum Clock Frequency:300 MHz
接口类型:
Interface Type:
Parallel
电源电压-最大:
Supply Voltage - Max:
1.9 V
电源电压-最小:
Supply Voltage - Min:
1.7 V
Supply Current - Max:930 mA
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
BGA-165
封装:
Packaging:
Tray
Memory Type:QDR-II
系列:
Series:
GS82582Q19GE
类型:
Type:
SigmaQuad-II+ B2
商标:
Brand:
GSI Technology
Moisture Sensitive:Yes
产品类型:
Product Type:
SRAM
工厂包装数量:
Factory Pack Quantity:
10
子类别:
Subcategory:
Memory & Data Storage
商标名:
Tradename:
SigmaQuad-II+

GS82582Q19GE-300I器件文档内容

                                                                                GS82582Q19/37GE-400/375/333/300

165-Bump BGA                                   288Mb SigmaQuad-II+TM                                                            400 MHz–300 MHz

Commercial Temp                                         Burst of 2 SRAM                                                         1.8 V VDD

Industrial Temp                                                                                                                 1.8 V and 1.5 V I/O

Features                                                               one element in a family of low power, low voltage HSTL I/O

• 2.0 clock Latency                                                    SRAMs designed to operate at the speeds needed to implement

• Simultaneous Read and Write SigmaQuad™ Interface                     economical high performance networking systems.

• JEDEC-standard pinout and package                                    Clocking and Addressing Schemes

• Dual Double Data Rate interface

• Byte Write controls sampled at data-in time                          The GS82582Q19/37GE SigmaQuad-II+ SRAMs are

• On-Die Termination (ODT) on Data (D), Byte Write (BW),               synchronous devices. They employ two input register clock

and Clock (K, K) inputs                                                inputs, K and K. K and K are independent single-ended clock

• Burst of 2 Read and Write                                            inputs, not differential inputs to a single differential clock input

• 1.8 V +100/–100 mV core power supply                                 buffer.

• 1.5 V or 1.8 V HSTL Interface

• Pipelined read operation                                             Each internal read and write operation in a SigmaQuad-II+ B2

• Fully coherent read and write pipelines                              RAM is two times wider than the device I/O bus. An input data

• ZQ pin for programmable output drive strength                        bus de-multiplexer is used to accumulate incoming data before

• Data Valid Pin (QVLD) Support                                        it is simultaneously written to the memory array. An output

• IEEE 1149.1 JTAG-compliant Boundary Scan                             data multiplexer is used to capture the data produced from a

• RoHS-compliant 165-bump BGA package                                  single memory array read and then route it to the appropriate

                                                                       output drivers as needed. Therefore the address field of a

SigmaQuad™ Family Overview                                             SigmaQuad-II+ B2 RAM is always one address pin less than

The GS82582Q19/37GE are built in compliance with the                   the advertised index depth (e.g., the 16M x 18 has an 8M

SigmaQuad-II+ SRAM pinout standard for Separate I/O                    addressable index).

synchronous SRAMs. They are 301,989,888-bit (288Mb)

SRAMs. The GS82582Q19/37GE SigmaQuad SRAMs are just

                                                        Parameter Synopsis

                                               -400           -375              -333                                   -300

                            tKHKH              2.5 ns         3.3 ns            4.0 ns                                 5.0 ns

                            tKHQV              0.45 ns        0.45 ns           0.45 ns                                0.45 ns

Rev: 1.04b 11/2017                                      1/25                                                                    © 2012, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                 GS82582Q19/37GE-400/375/333/300

                                            16M x 18 SigmaQuad-II+ SRAM—Top View

              1           2           3     4                     5     6     7                                        8    9     10    11

A             CQ          SA          SA    W                     BW1   K     SA                                       R    SA    SA    CQ

B             NC          Q9          D9    SA                    NC    K     BW0                                      SA   NC    NC    Q8

C             NC          NC          D10   VSS                   SA    SA    SA   VSS                                      NC    Q7    D8

D             NC          D11         Q10   VSS                   VSS   VSS   VSS  VSS                                      NC    NC    D7

E             NC          NC          Q11   VDDQ                  VSS   VSS   VSS  VDDQ                                     NC    D6    Q6

F             NC          Q12         D12   VDDQ                  VDD   VSS   VDD  VDDQ                                     NC    NC    Q5

G             NC          D13         Q13   VDDQ                  VDD   VSS   VDD  VDDQ                                     NC    NC    D5

H             Doff        VREF        VDDQ  VDDQ                  VDD   VSS   VDD  VDDQ                                     VDDQ  VREF  ZQ

J             NC          NC          D14   VDDQ                  VDD   VSS   VDD  VDDQ                                     NC    Q4    D4

K             NC          NC          Q14   VDDQ                  VDD   VSS   VDD  VDDQ                                     NC    D3    Q3

L             NC          Q15         D15   VDDQ                  VSS   VSS   VSS  VDDQ                                     NC    NC    Q2

M             NC          NC          D16   VSS                   VSS   VSS   VSS                                      VSS  NC    Q1    D2

N             NC          D17         Q16   VSS                   SA    SA    SA                                       VSS  NC    NC    D1

P             NC          NC          Q17   SA                    SA    QVLD  SA                                       SA   NC    D0    Q0

R             TDO         TCK         SA    SA                    SA    ODT   SA                                       SA   SA    TMS   TDI

                                            11 x 15 Bump BGA—15 x 17 mm Body—1 mm Bump Pitch

Note:

BW0 controls  writes  to  D0:D8. BW1  controls writes to D9:D17.

Rev: 1.04b 11/2017                                                2/25                                                            © 2012, GSI Technology

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                                                                     GS82582Q19/37GE-400/375/333/300

                                                8M x 36 SigmaQuad-II+ SRAM—Top View

              1           2           3         4     5     6     7                                                    8    9           10       11

A             CQ          SA          SA        W     BW2   K     BW1                                                  R    SA          SA       CQ

B             Q27         Q18         D18       SA    BW3   K     BW0                                                  SA   D17         Q17      Q8

C             D27         Q28         D19       VSS   SA    SA    SA                 VSS                                    D16         Q7       D8

D             D28         D20         Q19       VSS   VSS   VSS   VSS                VSS                                    Q16         D15      D7

E             Q29         D29         Q20       VDDQ  VSS   VSS   VSS                VDDQ                                   Q15         D6       Q6

F             Q30         Q21         D21       VDDQ  VDD   VSS   VDD                VDDQ                                   D14         Q14      Q5

G             D30         D22         Q22       VDDQ  VDD   VSS   VDD                VDDQ                                   Q13         D13      D5

H             Doff        VREF        VDDQ      VDDQ  VDD   VSS   VDD                VDDQ                                   VDDQ        VREF     ZQ

J             D31         Q31         D23       VDDQ  VDD   VSS   VDD                VDDQ                                   D12         Q4       D4

K             Q32         D32         Q23       VDDQ  VDD   VSS   VDD                VDDQ                                   Q12         D3       Q3

L             Q33         Q24         D24       VDDQ  VSS   VSS   VSS                VDDQ                                   D11         Q11      Q2

M             D33         Q34         D25       VSS   VSS   VSS   VSS                                                  VSS  D10         Q1       D2

N             D34         D26         Q25       VSS   SA    SA    SA                                                   VSS  Q10         D9       D1

P             Q35         D35         Q26       SA    SA    QVLD  SA                                                   SA   Q9          D0       Q0

R             TDO         TCK         SA        SA    SA    ODT   SA                                                   SA   SA          TMS      TDI

                                                11 x 15 Bump BGA—15 x 17 mm Body—1 mm Bump Pitch

Note:

BW0 controls  writes  to  D0:D8; BW1  controls  writes to D9:D17; BW2 controls writes to D18:D26; BW3 controls              writes  to  D27:D35

Rev: 1.04b 11/2017                                    3/25                                                                              © 2012, GSI Technology

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                                                                                        GS82582Q19/37GE-400/375/333/300

Pin Description Table

        Symbol                                  Description                                    Type                        Comments

        SA                                  Synchronous Address Inputs                         Input                       —

        R                                       Synchronous Read                               Input                       Active Low

        W                                       Synchronous Write                              Input                       Active Low

    BW0–BW3                                 Synchronous Byte Writes                            Input                       Active Low

        K                                       Input Clock                                    Input                       Active High

        K                                       Input Clock                                    Input                       Active Low

        TMS                                     Test Mode Select                               Input                       —

        TDI                                     Test Data Input                                Input                       —

        TCK                                     Test Clock Input                               Input                       —

        TDO                                     Test Data Output                               Output                      —

        VREF                                HSTL Input Reference Voltage                       Input                       —

        ZQ             Output Impedance Matching Input                                         Input                       —

        Qn                                  Synchronous Data Outputs                           Output                      —

        Dn                                  Synchronous Data Inputs                            Input                       —

        Doff                                Disable DLL when low                               Input                       Active Low

        CQ                                      Output Echo Clock                              Output                      —

        CQ                                      Output Echo Clock                              Output                      —

        VDD                                     Power Supply                                   Supply                      1.8 V Nominal

        VDDQ                                Isolated Output Buffer Supply                      Supply                      1.8 V or 1.5 V Nominal

        VSS                                 Power Supply: Ground                               Supply                      —

        QVLD                                    Q Valid Output                                 Output                      —

        ODT                                     On-Die Termination                             Input                       Active High

        NC                                      No Connect                                     —                           —

Notes:

1.  NC = Not Connected to die or any other pin

2.  When ZQ pin is directly connected to VDDQ, output impedance is set     to  minimum  value  and it cannot           be  connected to ground or left

    unconnected.

3.  K and K cannot be set to VREF voltage.

Rev: 1.04b 11/2017                                               4/25                                                      © 2012, GSI Technology

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Background

Separate I/O SRAMs, from a system architecture point of view, are attractive in applications where alternating reads and writes are

needed. Therefore, the SigmaQuad-II+ SRAM interface and truth table are optimized for alternating reads and writes. Separate I/O

SRAMs are unpopular in applications where multiple reads or multiple writes are needed because burst read or write transfers from

Separate I/O SRAMs can cut the RAM’s bandwidth in half.

SigmaQuad-II B2 SRAM DDR Read

The read port samples the status of the Address Input and R pins at each rising edge of K. A low on the Read Enable-bar pin, R,

begins a read cycle. Clocking in a high on the Read Enable-bar pin, R, begins a read port deselect cycle.

SigmaQuad-II B2 SRAM DDR Write

The write port samples the status of the W pin at each rising edge of K and the Address Input pins on the following rising edge of

K. A low on the Write Enable-bar pin, W, begins a write cycle. The first of the data-in pairs associated with the write command is

clocked in with the same rising edge of K used to capture the write command. The second of the two data in transfers is captured on

the rising edge of K along with the write address. Clocking in a high on W causes a write port deselect cycle.

Special Functions

Byte Write Control

Byte Write Enable pins are sampled at the same time that Data In is sampled. A High on the Byte Write Enable pin associated with

a particular byte (e.g., BW0 controls D0–D8 inputs) will inhibit the storage of that particular byte, leaving whatever data may be

stored at the current address at that byte location undisturbed. Any or all of the Byte Write Enable pins may be driven High or Low

during the data in sample times in a write sequence.

Each write enable command and write address loaded into the RAM provides the base address for a 2beat data transfer. The x18

version of the RAM, for example, may write 36 bits in association with each address loaded. Any 9-bit byte may be masked in any

write sequence.

Example x18 RAM Write Sequence using Byte Write Enables

Data In Sample Time                BW0                BW1        D0–D8                                                         D9–D17

Beat 1                             0                  1          Data In                                                       Don’t Care

Beat 2                             1                  0          Don’t Care                                                    Data In

Resulting Write Operation

Byte 1                                  Byte 2                   Byte 3                                                        Byte 4

D0–D8                                   D9–D17                   D0–D8                                                         D9–D17

Written                                 Unchanged                Unchanged                                                     Written

                           Beat 1                                                                                      Beat 2

Rev: 1.04b 11/2017                                         5/25                                                                © 2012, GSI Technology

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FLXDrive-II Output Driver Impedance Control

HSTL I/O SigmaQuad-II+ SRAMs are supplied with programmable impedance output drivers. The ZQ pin must be connected to

VSS via an external resistor, RQ, to allow the SRAM to monitor and adjust its output driver impedance. The value of RQ must be

5X the value of the desired RAM output impedance. The allowable range of RQ to guarantee impedance matching continuously is

between 175 and 350. Periodic readjustment of the output driver impedance is necessary as the impedance is affected by drifts

in supply voltage and temperature. The SRAM’s output impedance circuitry compensates for drifts in supply voltage and

temperature. A clock cycle counter periodically triggers an impedance evaluation, resets and counts again. Each impedance

evaluation may move the output driver impedance level one step at a time towards the optimum level. The output driver is

implemented with discrete binary weighted impedance steps.

Input Termination Impedance Control

These SigmaQuad-II+ SRAMs are supplied with programmable input termination on Data (D), Byte Write (BW), and Clock (K/K)

input receivers. Input termination can be enabled or disabled via the ODT pin (6R). When the ODT pin is tied Low (or left

floating —the pin has a small pull-down resistor), input termination is disabled. When the ODT pin is tied High, input termination

is enabled. Termination impedance is programmed via the same RQ resistor (connected between the ZQ pin and VSS) used to

program output driver impedance, and is nominally RQ*0.6 Thevenin-equivalent when RQ is between 175 and 250. Periodic

readjustment of the termination impedance occurs to compensate for drifts in supply voltage and temperature, in the same manner

as for driver impedance (see above).

Note:

When ODT = 1, Data (D), Byte Write (BW), and Clock (K, K) input termination is always enabled. Consequently, D, BW, K, K

inputs should always be driven High or Low; they should never be tri-stated (i.e., in a High-Z state). If the inputs are tri-stated, the

input termination will pull the signal to VDDQ/2 (i.e., to the switch point of the diff-amp receiver), which could cause the receiver

to enter a meta-stable state, resulting in the receiver consuming more power than it normally would. This could result in the

device’s operating currents being higher.

Power-Up Initialization

After power-up, stable input clocks must be applied to the device for 20 s prior to issuing read and write commands. See the tKInit

timing parameter in the AC Electrical Characteristics section.

Note:

The tKInit requirement is independent of the tLock requirement, which specifies how many cycles of stable input clocks (2048)

must be applied after the Doff pin has been driven High in order to ensure that the DLL locks properly (and the DLL must lock

properly before issuing read and write commands). However, tKInit is greater than tKLock, even at the slowest permitted cycle time

of 8.4 ns (2048*8.4 ns = 17.2 s). Consequently, the 20 s associated with tKInit is sufficient to cover the tKLock requirement at

power-up if the Doff pin is driven High prior to the start of the 20 s period.

Also, tKInit only needs to be met once, immediately after power-up, whereas tKLock must be met any time the DLL is disabled/reset

(whether by toggling Doff Low or by stopping K clocks for > 30 ns).

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Separate I/O SigmaQuad-II         B2 SigmaQuad-II SRAM Read Truth                    Table

    A               R                                Output Next State                                                 Q        Q

    K        K                                     K                                                                K       K

    (tn)      (tn)                                   (tn)                                                              (tn+2)   (tn+2½)

    X               1                                Deselect                                                          Hi-Z     Hi-Z

    V               0                                Read                                                              Q0       Q1

Notes:

1.  X = Don’t Care, 1 = High, 0   = Low, V = Valid.

2.  R is evaluated on the rising  edge of K.

3.  Q0 and Q1 are the first and   second data output transfers in a read.

Separate I/O SigmaQuad-II B2 SigmaQuad-II SRAM Write Truth Table

    A         W        BWn                   BWn                         Input Next State                                  D    D

    K        K       K                    K                            K K                                     K       K

    (tn + ½)  (tn)     (tn)       (tn + ½)                               (tn), (tn + ½)                                (tn)     (tn + ½)

    V         0        0                      0      Write Byte Dx0, Write Byte Dx1                                       D0    D1

    V         0        0                      1      Write Byte Dx0, Write Abort Byte Dx1                                 D0    X

    V         0        1                      0      Write Abort Byte Dx0, Write Byte Dx1                                    X  D1

    X         0        1                      1      Write Abort Byte Dx0, Write Abort Byte Dx1                              X  X

    X         1        X                      X                            Deselect                                          X  X

Notes:

1.  X = Don’t Care, H = High, L = Low, V = Valid.

2.  W is evaluated on the rising edge of K.

3.  D0 and D1 are the first and second data input transfers in a write.

4.  BWn represents any of the Byte Write Enable inputs (BW0, BW1, etc.).

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x36 Byte  Write  Enable (BWn) Truth  Table

BW0       BW1       BW2     BW3             D0–D8                D9–D17                                                D18–D26                 D27–D35

1         1         1       1        Don’t Care                  Don’t Care                                            Don’t Care              Don’t Care

0         1         1       1               Data In              Don’t Care                                            Don’t Care              Don’t Care

1         0         1       1        Don’t Care                  Data In                                               Don’t Care              Don’t Care

0         0         1       1               Data In              Data In                                               Don’t Care              Don’t Care

1         1         0       1        Don’t Care                  Don’t Care                                            Data In                 Don’t Care

0         1         0       1               Data In              Don’t Care                                            Data In                 Don’t Care

1         0         0       1        Don’t Care                  Data In                                               Data In                 Don’t Care

0         0         0       1               Data In              Data In                                               Data In                 Don’t Care

1         1         1       0        Don’t Care                  Don’t Care                                            Don’t Care              Data In

0         1         1       0               Data In              Don’t Care                                            Don’t Care              Data In

1         0         1       0        Don’t Care                  Data In                                               Don’t Care              Data In

0         0         1       0               Data In              Data In                                               Don’t Care              Data In

1         1         0       0        Don’t Care                  Don’t Care                                            Data In                 Data In

0         1         0       0               Data In              Don’t Care                                            Data In                 Data In

1         0         0       0        Don’t Care                  Data In                                               Data In                 Data In

0         0         0       0               Data In              Data In                                               Data In                 Data In

x18 Byte Write   Enable (BWn) Truth  Table

   BW0                 BW1                           D0–D8                                                                         D9–D17

     1                   1                           Don’t Care                                                                    Don’t Care

     0                   1                           Data In                                                                       Don’t Care

     1                   0                           Don’t Care                                                                    Data In

     0                   0                           Data In                                                                       Data In

Rev: 1.04b 11/2017                                   8/25                                                                          © 2012, GSI Technology

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Absolute Maximum Ratings

(All voltages reference to VSS)

Symbol                               Description                                              Value                                         Unit

       VDD                           Voltage on VDD Pins                                      –0.5 to 2.9                                    V

       VDDQ                          Voltage in VDDQ Pins                                     –0.5 to VDD                                    V

       VREF                          Voltage in VREF Pins                                     –0.5 to VDDQ                                   V

       VI/O                          Voltage on I/O Pins                                      –0.5 to VDDQ +0.5 ( 2.9 V max.)               V

       VIN          Input Voltage (Address, Control, Data, Clock)                             –0.5 to VDDQ +0.5 ( 2.9 V max.)               V

       VTIN                        Input Voltage (TCK, TMS, TDI)                              –0.5 to VDDQ +0.5 ( 2.9 V max.)               V

       IIN                           Input Current on Any Pin                                 +/–100                                        mA dc

       IOUT                        Output Current on Any I/O Pin                              +/–100                                        mA dc

       TJ                          Maximum Junction Temperature                                                        125                  oC

       TSTG                          Storage Temperature                                      –55 to 125                                    oC

Note:

Permanent damage to the device may occur if the Absolute Maximum Ratings are exceeded. Operation should be restricted to Recommended

Operating Conditions. Exposure to conditions exceeding the Recommended Operating Conditions, for an extended period of time, may affect

reliability of this component.

Recommended Operating Conditions

Power Supplies

                    Parameter                                     Symbol            Min.                               Typ.     Max.         Unit

                    Supply Voltage                                VDD                    1.7                           1.8      1.9             V

             I/O Supply Voltage                                   VDDQ                   1.4                           —        VDD             V

             Reference Voltage                                    VREF    VDDQ/2 – 0.05                                —     VDDQ/2 + 0.05      V

Note:

The power supplies need to be powered up simultaneously or in the following sequence: VDD, VDDQ, VREF, followed by signal inputs. The power

down sequence must be the reverse. VDDQ must not exceed VDD. For more information, read AN1021 SigmaQuad and SigmaDDR Power-Up.

Operating Temperature

             Parameter               Symbol                               Min.                Typ.                              Max.        Unit

             Junction Temperature                          TJ             0                   25                                85           C

       (Commercial Range Versions)

             Junction Temperature                          TJ             –40                 25                                100          C

       (Industrial Range Versions)*

Note:

* The part numbers of Industrial Temperature Range versions end with the character “I”.       Unless otherwise noted, all performance specifications

quoted are evaluated for worst case in the temperature range marked on the device.

Rev: 1.04b 11/2017                                                9/25                                                          © 2012, GSI Technology

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                                                                                                 GS82582Q19/37GE-400/375/333/300

Thermal Impedance

    Package         Test PCB   JA (C°/W)             JA (C°/W)                           JA (C°/W)                             JB (C°/W)      JC (C°/W)

                    Substrate  Airflow = 0 m/s  Airflow = 1 m/s                            Airflow = 2 m/s

    165 BGA         4-layer        16.10                    13.69                                12.73                             6.54            2.08

Notes:

1.  Thermal Impedance data is based on a number of of samples from mulitple lots and should be viewed as a typical number.

2.  Please refer to JEDEC standard JESD51-6.

3.  The characteristics of the test fixture PCB influence reported thermal characteristics of the device. Be advised that a good thermal path to

    the PCB can result in cooling or heating of the RAM depending on PCB temperature.

HSTL I/O DC Input Characteristics

                    Parameter                   Symbol              Min                                                Max               Units     Notes

Input Reference Voltage                         VREF                VDDQ /2 – 0.05                      VDDQ /2 + 0.05                          V  —

Input High Voltage                              VIH1                VREF + 0.1                                         VDDQ + 0.3               V  1

Input Low Voltage                               VIL1                –0.3                                               VREF – 0.1               V  1

Input High Voltage                              VIH2                0.7 * VDDQ                                         VDDQ + 0.3               V  2,3

Input Low Voltage                               VIL2                –0.3                                               0.3 * VDDQ               V  2,3

Notes:

1.  Parameters apply to K, K, SA, D, R, W, BW during normal operation and JTAG boundary scan testing.

2.  Parameters apply to Doff, ODT during normal operation and JTAG boundary scan testing.

3.  Parameters apply to ZQ during JTAG boundary scan testing only.

HSTL I/O AC Input Characteristics

                    Parameter                   Symbol                                     Min                         Max               Units     Notes

Input Reference Voltage                               VREF          VDDQ /2 – 0.08                      VDDQ /2 + 0.08                   V         —

Input High Voltage                                    VIH1          VREF + 0.2                          VDDQ + 0.5                       V         1,2,3

Input Low Voltage                                     VIL1                                 –0.5                        VREF – 0.2        V         1,2,3

Input High Voltage                                    VIH2          VDDQ – 0.2                          VDDQ + 0.5                       V         4,5

Input Low Voltage                                     VIL2                                 –0.5                        0.2               V         4,5

Notes:

1.  VIH(MAX) and VIL(MIN) apply for pulse widths less than one-quarter of the cycle time.

2.  Input rise and fall times must be a minimum of 1 V/ns, and within 10% of each other.

3.  Parameters apply to K, K, SA, D, R, W, BW during normal operation and JTAG boundary scan testing.

4.  Parameters apply to Doff, ODT during normal operation and JTAG boundary scan testing.

5.  Parameters apply to ZQ during JTAG boundary scan testing only.

Rev: 1.04b 11/2017                              10/25                                                                                    © 2012, GSI Technology

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                                                                                              GS82582Q19/37GE-400/375/333/300

Capacitance

(TA = 25oC, f = 1 MHZ, VDD = 1.8 V)

             Parameter                                 Symbol                   Test conditions                        Typ.           Max.  Unit

            Input Capacitance                          CIN                      VIN = 0 V                              4              5     pF

            Output Capacitance                         COUT                     VOUT = 0 V                             6              7     pF

            Clock Capacitance                          CCLK                     VIN = 0 V                              5              6     pF

Note:

This parameter is sample tested.

AC Test Conditions

                                     Parameter                                                                         Conditions

                                   Input high level                                                                    1.25

                                    Input low level                                                                    0.25 V

                                Max. input slew rate                                                                   2 V/ns

                                Input reference level                                                                  0.75

                               Output reference level                                                                  VDDQ/2

Note:

Test conditions as specified with output loading as    shown unless  otherwise  noted.

                                                            AC Test Load        Diagram

                    DQ

                                                                                        RQ =    250 (HSTL I/O)

                                                                50                     VREF     = 0.75 V

                                                       VT == 0.75 V

Input  and  Output Leakage Characteristics

             Parameter                                 Symbol                   Test Conditions                                Min.         Max

            Input Leakage Current                      IIL                      VIN = 0 to VDD                                 –2 uA        2 uA

            (except mode pins)

                    Doff                               IILDOFF                  VIN = 0 to VDD                                 –2 uA        100 uA

                    ODT                                IIL ODT                  VIN = 0 to VDD                                 –2 uA        100 uA

            Output Leakage Current                     IOL                      Output Disable,                                –2 uA        2 uA

                                                                                VOUT = 0 to VDDQ

Rev: 1.04b 11/2017                                              11/25                                                              © 2012, GSI Technology

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                                                                             GS82582Q19/37GE-400/375/333/300

Programmable Impedance HSTL Output Driver DC Electrical Characteristics

                     Parameter                               Symbol          Min.                                      Max.           Units  Notes

Output High Voltage                                          VOH1            VDDQ/2 – 0.12                             VDDQ/2 + 0.12  V      1, 3

Output Low Voltage                                           VOL1            VDDQ/2 – 0.12                             VDDQ/2 + 0.12  V      2, 3

Output High Voltage                                          VOH2            VDDQ – 0.2                                VDDQ           V      4, 5

Output Low Voltage                                           VOL2            Vss                                       0.2            V      4, 6

Notes:

1.  IOH = (VDDQ/2) / (RQ/5) +/– 15% @ VOH = VDDQ/2 (for: 175 RQ  350

2.  IOL = (VDDQ/2) / (RQ/5) +/– 15% @ VOL = VDDQ/2 (for: 175  RQ 350.

3.  Parameter tested with RQ = 250 and VDDQ = 1.5 V

4.  0RQ  

5.  IOH = –1.0 mA

6.  IOL = 1.0 mA

Rev: 1.04b 11/2017                                    12/25                                                                  © 2012, GSI Technology

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Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.  Rev: 1.04b 11/2017      Operating Currents

                                                                                                                                                                                                                                                   -400              -375              -333              -300

                                                                                                                                                   Parameter             Symbol               Test Conditions                                0           –40   0           –40   0           –40   0           –40   Unit  Notes

                                                                                                                                                                                                                                             to          to    to          to    to          to    to          to

                                                                                                                                                                                                                                             70°C        85°C  70°C        85°C  70°C        85°C  70°C        85°C

                                                                                                                                               Operating Current (x36):        IDD            VDD = Max, IOUT = 0 mA                         1310        1330  1240        1260  1110        1130  1020        1040  mA    2, 3

                                                                                                                                                       DDR                                    Cycle Time tKHKH Min

                                                                                                                                               Operating Current (x18):        IDD            VDD = Max, IOUT = 0 mA                         1160        1180  1100        1120  1000        1020  910         930   mA    2, 3

                                                                                                                                                       DDR                                    Cycle Time tKHKH Min

                                                                                                                                               Standby Current (NOP):                         Device deselected,

                                                                                                                                                       DDR                     ISB1           IOUT = 0 mA, f = Max,                          470         490   450         470   420         440   400         420   mA    2, 4

                                                                                                                                                                                              All Inputs 0.2 V or VDD – 0.2 V

                                                                                                                                               Notes:

                                                                                                                                               1.  Power measured with output pins floating.

                                                                                                                       13/25                   2.  Minimum cycle, IOUT = 0 mA

                                                                                                                                               3.  Operating current is calculated with 50% read cycles and 50% write cycles.

                                                                                                                                               4.  Standby Current is only after all pending read and write burst operations are completed.

                                                                                                                       © 2012, GSI Technology                                                                                                                                                                                     GS82582Q19/37GE-400/375/333/300
                                                                                                             GS82582Q19/37GE-400/375/333/300

AC Electrical Characteristics

               Parameter              Symbol         -400                               -375                        -333                       -300           Units  Notes

                                               Min         Max                   Min                   Max   Min          Max         Min            Max

Clock

K, K Clock Cycle Time                 tKHKH    2.5         8.4                   2.66                  8.4   3.0          8.4         3.3            8.4      ns

tK Variable                           tKVar    —           0.2                   —                     0.2   —            0.2         —              0.2      ns     4

K, K Clock High Pulse Width           tKHKL    0.4         —                     0.4                   —     0.4          —           0.4            —        cycle

K, K Clock Low Pulse Width            tKLKH    0.4         —                     0.4                   —     0.4          —           0.4            —        cycle

K to K High                           tKHKH    1.06        —                     1.13                  —     1.28         —           1.40           —        ns

K to K High                           tKHKH    1.06        —                     1.13                  —     1.28         —           1.40           —        ns

DLL Lock Time                         tKLock   2048        —                     2048                  —     2048         —           2048           —        cycle  5

K Static to DLL reset                 tKReset  30          —                     30                    —     30           —           30             —        ns

K, K Clock Initialization             tKInit   20          —                     20                    —     20           —           20             —        s     6

Output Times

K, K Clock High to Data Output Valid  tKHQV    —           0.45                  —                     0.45  —            0.45        —              0.45     ns

K, K Clock High to Data Output Hold   tKHQX    –0.45       —                     –0.45                 —     –0.45        —           –0.45          —        ns

K, K Clock High to Echo Clock Valid   tKHCQV   —           0.45                  —                     0.45  —            0.45        —              0.45     ns

K, K Clock High to Echo Clock Hold    tKHCQX   –0.45       —                     –0.45                 —     –0.45        —           –0.45          —        ns

CQ, CQ High Output Valid              tCQHQV   —           0.2                   —                     0.2   —            0.25        —              0.27     ns

CQ, CQ High Output Hold               tCQHQX   –0.2        —                     –0.2                  —     –0.25        —           –0.27          —        ns

CQ, CQ High to QVLD                   tQVLD    –0.2        0.2                   –0.2                  0.2   –0.25        0.25        –0.27          0.27     ns

CQ Phase Distortion                   tCQHCQH  1.0         —                     1.1                   —     1.25         —           1.37           —        ns

                                      tCQHCQH

K Clock High to Data Output High-Z    tKHQZ    —           0.45                  —                     0.45  —            0.45        —              0.45     ns

K Clock High to Data Output Low-Z     tKHQX1   –0.45       —                     –0.45                 —     –0.45        —           –0.45          —        ns

Setup Times

Address Input Setup Time              tAVKH    0.28        —                     0.28                  —     0.28         —           0.3            —        ns     1

Control Input Setup Time (R, W)       tIVKH    0.28        —                     0.28                  —     0.28         —           0.3            —        ns     2

Control Input Setup Time (BWX) (BWX)  tIVKH    0.28        —                     0.28                  —     0.28         —           0.3            —        ns     3

Data Input Setup Time                 tDVKH    0.28        —                     0.28                  —     0.28         —           0.3            —        ns

Hold Times

Address Input Hold Time               tKHAX    0.28        —                     0.28                  —     0.28         —           0.3            —        ns     1

Control Input Hold Time (R, W)        tKHIX    0.28        —                     0.28                  —     0.28         —           0.3            —        ns     2

Control Input Hold Time (BWX) (BWX)   tKHIX    0.28        —                     0.28                  —     0.28         —           0.3            —        ns     3

Data Input Hold Time                  tKHDX    0.28        —                     0.28                  —     0.28         —           0.3            —        ns

Notes:

1.  All Address inputs must meet the specified setup and hold times for all latching clock edges.

2.  Control signals are R, W

3.  Control signals are BW0, BW1, and (NW0, NW1 for x8) and (BW2, BW3 for x36).

4.  Clock phase jitter is the variance from clock rising edge to the next expected clock rising edge.

5.  VDD slew rate must be less than 0.1 V DC per 50 ns for DLL lock retention. DLL lock time begins once VDD and input clock are      stable.

6.  After device power-up, 20s of stable input clocks (as specified by tKInit) must be supplied before reads and writes are issued.

Rev: 1.04b 11/2017                                            14/25                                                                                  © 2012,  GSI Technology

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Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.  Rev: 1.04b 11/2017                                     Read NOP CQ-Based Timing Diagram

                                                                                                                                                     Read A0 / Write NOP  Read A1 / Write NOP  Read A2 / Write NOP  Read A3 / Write NOP  NOOP            NOOP             NOOP

                                                                                                                                               K

                                                                                                                                               K

                                                                                                                                                         tKHAX

                                                                                                                                                         tAVKH

                                                                                                                                               Addr  A0                   A1                   A2                   A3

                                                                                                                                                         tKHIX

                                                                                                                                                         tIVKH

                                                                                                                                               R

                                                                                                                                                                              tKHIX

                                                                                                                                                                              tIVKH

                                                                                                                                               W

                                                                                                                       15/25                   QVLD

                                                                                                                                               Q                                                   Q0      Q0+1         Q1  Q1+1               Q2  Q2+1        Q3  Q3+1

                                                                                                                                                                                                           tCQLQV

                                                                                                                                                                                                   tCQHQV                   tCQLQX                       tCQHQX

                                                                                                                                               CQ

                                                                                                                                                                                                   tCQLQV                                                tCQLQX                 GS82582Q19/37GE-400/375/333/300

                                                                                                                                                                                     tQVLD                 tCQHQV           tCQHQX                                 tQVLD

                                                                                                                                               CQ

                                                                                                                       © 2012, GSI Technology
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.  Rev: 1.04b 11/2017                                   Read-Write CQ-Based Timing Diagram

                                                                                                                                                     Read A0/ Write A8  Read A1/ Write A7         Read A2/ Write A6         Read A3/ Write A5        NOOP            NOOP             NOOP

                                                                                                                                               K

                                                                                                                                               K

                                                                                                                                                         tAVKH                             tKHAX

                                                                                                                                                         tKHAX                           tAVKH

                                                                                                                                               Addr  A0         A8      A1         A7           A2         A6              A3      A5

                                                                                                                                                         tIVKH

                                                                                                                                                         tKHIX

                                                                                                                                               R

                                                                                                                                                                            tIVKH

                                                                                                                                                                            tKHIX

                                                                                                                                               W

                                                                                                                       16/25                                                                                         tKHIX

                                                                                                                                                                                                                 tIVKH

                                                                                                                                                                                                    tIVKH

                                                                                                                                                                                                    tKHIX

                                                                                                                                               BWx

                                                                                                                                                                                                    tDVKH                                tDVKH

                                                                                                                                                                                                    tKHDX                                      tKHDX

                                                                                                                                               D     D8         D8+1    D7         D7+1         D6         D6+1            D5      D5+1                                                     GS82582Q19/37GE-400/375/333/300

                                                                                                                                               QVLD

                                                                                                                                               Q                                                    Q0               Q0+1      Q1              Q1+1        Q2  Q2+1        Q3  Q3+1

                                                                                                                                                                                                                               tCQHQX

                                                                                                                                                                                                    tCQHQV                                     tCQLQV          tCQLQX

                                                                                                                                               CQ

                                                                                                                       © 2012, GSI Technology                                                       tCQLQV                     tCQLQX

                                                                                                                                                                                           tQVLD                                               tCQHQV          tCQHQX          tQVLD

                                                                                                                                               CQ
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                                                                                                                                                     Read No-op / Write A0   Read No-op / Write A1  Read No-op / Write A2  Read No-op / Write A3  NO-OP  NO-OP  NO-OP

                                                                                                                                               K

                                                                                                                                               K

                                                                                                                                                                      tKHAX

                                                                                                                                                                    tAVKH

                                                                                                                                               Addr             A0                     A1               A2                     A3

                                                                                                                                                                                tKHIX

                                                                                                                                                                                tIVKH

                                                                                                                                               R

                                                                                                                                                         tKHIX

                                                                                                                                                         tIVKH

                                                                                                                       17/25                   W

                                                                                                                                                                    tIVKH

                                                                                                                                                         tKHIX

                                                                                                                                                                      tKHIX

                                                                                                                                                         tIVKH

                                                                                                                                               BWx

                                                                                                                                                                      tKHDX

                                                                                                                                                                    tDVKH                                                                                              GS82582Q19/37GE-400/375/333/300

                                                                                                                                                         tKHDX

                                                                                                                                                         tDVKH

                                                                                                                                               D     D0         D0+1        D1         D1+1         D2  D2+1               D3  D3+1

                                                                                                                       © 2012, GSI Technology
                                                               GS82582Q19/37GE-400/375/333/300

JTAG Port Operation

Overview

The JTAG Port on this RAM operates in a manner that is compliant with IEEE Standard 1149.1-1990, a serial boundary scan

interface standard (commonly referred to as JTAG). The JTAG Port input interface levels scale with VDD. The JTAG output

drivers are powered by VDD.

Disabling the JTAG Port

It is possible to use this device without utilizing the JTAG port. The port is reset at power-up and will remain inactive unless

clocked. TCK, TDI, and TMS are designed with internal pull-up circuits.To assure normal operation of the RAM with the JTAG

Port unused, TCK, TDI, and TMS may be left floating or tied to either VDD or VSS. TDO should be left unconnected.

JTAG Pin Descriptions

Pin       Pin Name           I/O                               Description

TCK       Test Clock         In   Clocks all TAP events. All inputs are captured on the rising edge of TCK and all outputs propagate from the

                                  falling edge of TCK.

TMS       Test Mode Select   In   The TMS input is sampled on the rising edge of TCK. This is the command input for the TAP controller state

                                  machine. An undriven TMS input will produce the same result as a logic one input level.

                                  The TDI input is sampled on the rising edge of TCK. This is the input side of the serial registers placed

                                  between TDI and TDO. The register placed between TDI and TDO is determined by the state of the TAP

TDI       Test Data In       In   Controller state machine and the instruction that is currently loaded in the TAP Instruction Register (refer to

                                  the TAP Controller State Diagram). An undriven TDI pin will produce the same result as a logic one input

                                  level.

TDO       Test Data Out      Out  Output that is active depending on the state of the TAP state machine. Output changes in response to the

                                  falling edge of TCK. This is the output side of the serial registers placed between TDI and TDO.

Note:

This device does not have a TRST (TAP Reset) pin. TRST is optional in IEEE 1149.1. The Test-Logic-Reset state is entered while TMS is

held high for five rising edges of TCK. The TAP Controller is also reset automaticly at power-up.

JTAG Port Registers

Overview

The various JTAG registers, refered to as Test Access Port or TAP Registers, are selected (one at a time) via the sequences of 1s

and 0s applied to TMS as TCK is strobed. Each of the TAP Registers is a serial shift register that captures serial input data on the

rising edge of TCK and pushes serial data out on the next falling edge of TCK. When a register is selected, it is placed between the

TDI and TDO pins.

Instruction Register

The Instruction Register holds the instructions that are executed by the TAP controller when it is moved into the Run, Test/Idle, or

the various data register states. Instructions are 3 bits long. The Instruction Register can be loaded when it is placed between the

TDI and TDO pins. The Instruction Register is automatically preloaded with the IDCODE instruction at power-up or whenever the

controller is placed in Test-Logic-Reset state.

Bypass Register

The Bypass Register is a single bit register that can be placed between TDI and TDO. It allows serial test data to be passed through

the RAM’s JTAG Port to another device in the scan chain with as little delay as possible.

Boundary Scan Register

The Boundary Scan Register is a collection of flip flops that can be preset by the logic level found on the RAM’s input or I/O pins.

The flip flops are then daisy chained together so the levels found can be shifted serially out of the JTAG Port’s TDO pin. The

Boundary Scan Register also includes a number of place holder flip flops (always set to a logic 1). The relationship between the

device pins and the bits in the Boundary Scan Register is described in the Scan Order Table following. The Boundary Scan

Rev: 1.04b 11/2017                                      18/25                                                              © 2012, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                             GS82582Q19/37GE-400/375/333/300

Register, under the control of the TAP Controller, is loaded with the contents of the RAMs I/O ring when the controller is in

Capture-DR state and then is placed between the TDI and TDO pins when the controller is moved to Shift-DR state. SAMPLE-Z,

SAMPLE/PRELOAD and EXTEST instructions can be used to activate the Boundary Scan Register.

                                                                  JTAG TAP Block Diagram

                                              ·         ·         ·          ·         ·         ·       ·       ·

                                      ·                           Boundary Scan Register                                ·

                                      ·                                                                                 1

                                     108                       0

                                                               Bypass Register                                          0

                                                               2  1   0

                                                               Instruction Register

                    TDI                                                                                                         TDO

                                                               ID Code Register

                                                               31 30 29  ·         · ··   2   1  0

                                                                      Control Signals

                    TMS

                    TCK                                    Test Access Port (TAP) Controller

Identification (ID) Register

The ID Register is a 32-bit register that is loaded with a device and vendor specific 32-bit code when the controller is put in

Capture-DR state with the IDCODE command loaded in the Instruction Register. The code is loaded from a 32-bit on-chip ROM.

It describes various attributes of the RAM as indicated below. The register is then placed between the TDI and TDO pins when the

controller is moved into Shift-DR state. Bit 0 in the register is the LSB and the first to reach TDO when shifting begins.

ID Register Contents

                                                                                                                                GSI Technology                Presence Register

                                                     See BSDL Model                                                             JEDEC Vendor

                                                                                                                                      ID Code

Bit #  31  30  29   28        27  26      25     24  23    22     21     20  19    18     17     16  15  14  13     12  11  10  9  8  7  6     5  4  3  2  1  0

       X   X   X    X         X   X       X      X   X     X      X      X      X  X      X      X   X   X   X      X   0   0   0  1  1  0     1  1  0  0  1  1

Rev: 1.04b 11/2017                                                       19/25                                                           © 2012, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                 GS82582Q19/37GE-400/375/333/300

Tap Controller Instruction Set

Overview

There are two classes of instructions defined in the Standard 1149.1-1990; the standard (Public) instructions, and device specific

(Private) instructions. Some Public instructions are mandatory for 1149.1 compliance. Optional Public instructions must be

implemented in prescribed ways. The TAP on this device may be used to monitor all input and I/O pads, and can be used to load

address, data or control signals into the RAM or to preload the I/O buffers.

When the TAP controller is placed in Capture-IR state the two least significant bits of the instruction register are loaded with 01.

When the controller is moved to the Shift-IR state the Instruction Register is placed between TDI and TDO. In this state the desired

instruction is serially loaded through the TDI input (while the previous contents are shifted out at TDO). For all instructions, the

TAP executes newly loaded instructions only when the controller is moved to Update-IR state. The TAP instruction set for this

device is listed in the following table.

                                             JTAG Tap Controller State Diagram

          1         Test Logic Reset

                          0

                    Run Test Idle         1            Select DR              1                                        Select IR    1

          0                                                   0                                                              0

                                                 1  Capture DR                   1                                     Capture IR

                                                           0                                                              0

                                                       Shift DR               0                                           Shift IR  0

                                                              1                                                              1

                                                 1     Exit1 DR                  1                                        Exit1 IR

                                                              0                                                              0

                                                    Pause DR                  0                                        Pause IR     0

                                                              1                                                              1

                                                       Exit2 DR               0                                           Exit2 IR  0

                                                              1                                                              1

                                                    Update DR                                                          Update IR

                                                    1            0                                                     1        0

Instruction Descriptions

BYPASS

When the BYPASS instruction is loaded in the Instruction Register the Bypass Register is placed between TDI and TDO. This

occurs when the TAP controller is moved to the Shift-DR state. This allows the board level scan path to be shortened to facili-

tate testing of other devices in the scan path.

SAMPLE/PRELOAD

SAMPLE/PRELOAD is a Standard 1149.1 mandatory public instruction. When the SAMPLE / PRELOAD instruction is

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                                                                                         GS82582Q19/37GE-400/375/333/300

    loaded in the Instruction Register, moving the TAP controller into the Capture-DR state loads the data in the RAMs input and

    I/O buffers into the Boundary Scan Register. Boundary Scan Register locations are not associated with an input or I/O pin, and

    are loaded with the default state identified in the Boundary Scan Chain table at the end of this section of the datasheet. Because

    the RAM clock is independent from the TAP Clock (TCK) it is possible for the TAP to attempt to capture the I/O ring contents

    while the input buffers are in transition (i.e. in a metastable state). Although allowing the TAP to sample metastable inputs will

    not harm the device, repeatable results cannot be expected. RAM input signals must be stabilized for long enough to meet the

    TAPs input data capture set-up plus hold time (tTS plus tTH). The RAMs clock inputs need not be paused for any other TAP

    operation except capturing the I/O ring contents into the Boundary Scan Register. Moving the controller to Shift-DR state then

    places the boundary scan register between the TDI and TDO pins.

EXTEST

    EXTEST is an IEEE 1149.1 mandatory public instruction. It is to be executed whenever the instruction register is loaded with

    all logic 0s. The EXTEST command does not block or override the RAM’s input pins; therefore, the RAM’s internal state is

    still determined by its input pins.

    

    Typically, the Boundary Scan Register is loaded with the desired pattern of data with the SAMPLE/PRELOAD command.

    Then the EXTEST command is used to output the Boundary Scan Register’s contents, in parallel, on the RAM’s data output

    drivers on the falling edge of TCK when the controller is in the Update-IR state.

    

    Alternately, the Boundary Scan Register may be loaded in parallel using the EXTEST command. When the EXTEST instruc-

    tion is selected, the sate of all the RAM’s input and I/O pins, as well as the default values at Scan Register locations not asso-

    ciated with a pin, are transferred in parallel into the Boundary Scan Register on the rising edge of TCK in the Capture-DR

    state, the RAM’s output pins drive out the value of the Boundary Scan Register location with which each output pin is associ-

    ated.

IDCODE

    The IDCODE instruction causes the ID ROM to be loaded into the ID register when the controller is in Capture-DR mode and

    places the ID register between the TDI and TDO pins in Shift-DR mode. The IDCODE instruction is the default instruction

    loaded in at power up and any time the controller is placed in the Test-Logic-Reset state.

SAMPLE-Z

    If the SAMPLE-Z instruction is loaded in the instruction register, all RAM outputs are forced to an inactive drive state (high-

    Z) and the Boundary Scan Register is connected between TDI and TDO when the TAP controller is moved to the Shift-DR

    state.

JTAG TAP Instruction Set Summary

       Instruction  Code                                               Description                                            Notes

        EXTEST      000                   Places the Boundary Scan Register between TDI and TDO.                                1

        IDCODE      001                   Preloads ID Register and places it between TDI and TDO.                               1, 2

       SAMPLE-Z     010                   Captures I/O ring contents. Places the Boundary Scan Register between TDI and TDO.    1

                                          Forces all RAM output drivers to High-Z.

        GSI         011                                                GSI private instruction.                                 1

SAMPLE/PRELOAD      100                   Captures I/O ring contents. Places the Boundary Scan Register between TDI and TDO.    1

        GSI         101                                                GSI private instruction.                                 1

        GSI         110                                                GSI private instruction.                                 1

        BYPASS      111                   Places Bypass Register between TDI and TDO.                                           1

Notes:

1.  Instruction codes expressed in binary, MSB on left, LSB on right.

2.  Default instruction automatically loaded at power-up and in test-logic-reset state.

Rev: 1.04b 11/2017                        21/25                                                                               © 2012, GSI Technology

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JTAG Port Recommended Operating Conditions and DC Characteristics

                                Parameter                                         Symbol         Min.                            Max.           Unit  Notes

                       Test Port Input Low Voltage                                VILJ           –0.3                            0.3 * VDD      V         1

                     Test Port Input High Voltage                                 VIHJ           0.7 * VDD                       VDD +0.3       V         1

        TMS, TCK and TDI Input Leakage Current                                    IINHJ          –300                            1              uA        2

        TMS, TCK and TDI Input Leakage Current                                    IINLJ               –1                         100            uA        3

                     TDO Output Leakage Current                                   IOLJ                –1                         1              uA        4

                     Test Port Output High Voltage                                VOHJ           VDD – 0.2                       —              V         5, 6

                     Test Port Output Low Voltage                                 VOLJ                —                          0.2            V         5, 7

                     Test Port Output CMOS High                                   VOHJC          VDD – 0.1                       —              V         5, 8

                     Test Port Output CMOS Low                                    VOLJC               —                          0.1            V         5, 9

Notes:

1.  Input Under/overshoot voltage must be –1 V < Vi <       VDDn  +1  V  not  to  exceed 2.9  V  maximum, with         a  pulse  width not  to  exceed 20% tTKC.

2.  VILJ  VIN VDDn

3.  0 V VIN VILJn

4.  Output Disable, VOUT = 0 to VDDn

5.  The TDO output driver is served by the VDD supply.

6.  IOHJ = –2 mA

7.  IOLJ = + 2 mA

8.  IOHJC = –100 uA

9.  IOLJC = +100 uA

JTAG Port AC Test Conditions

        Parameter                                   Conditions                                                         JTAG Port AC Test Load

        Input high level                            VDD – 0.2 V                                  TDO

        Input low level                             0.2 V

        Input slew rate                             1 V/ns                                                                              50        30pF*

        Input reference level                       VDD/2                                                                        VDD/2

        Output reference level                      VDD/2                                                   * Distributed Test Jig Capacitance

Notes:

1.  Include scope and jig capacitance.

2.  Test conditions as shown unless otherwise       noted.

Rev: 1.04b 11/2017                                               22/25                                                                     © 2012, GSI Technology

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                                                  JTAG    Port   Timing Diagram

                           tTKC                                  tTKH            tTKL

                    TCK

                                                          tTH

                                                     tTS

                    TDI

                                                          tTH

                                                     tTS

                    TMS

                                            tTKQ

                    TDO

                                                          tTH

                                                     tTS

Parallel  SRAM      input

JTAG Port AC Electrical    Characteristics

Parameter                  Symbol           Min           Max          Unit

TCK Cycle Time             tTKC             50            —            ns

TCK Low to TDO Valid       tTKQ                   —       20           ns

TCK High Pulse Width       tTKH             20            —            ns

TCK Low Pulse Width        tTKL             20            —            ns

TDI & TMS Set Up Time      tTS              10            —            ns

TDI & TMS Hold Time        tTH              10            —            ns

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                                    Package    Dimensions—165-Bump FPBGA (Package GE)

   A1  CORNER                TOP VIEW                                   Ø0.10 M C             BOTTOM VIEW              A1 CORNER

                                                                        Ø0.25 M C A B

                                                                              Ø0.40~0.60 (165x)

   1   2  3         4  5  6  7  8   9  10  11                                                 11 10  9  8  7  6     5  4  3    2  1

A                                                                                                                                    A

B                                                                                                                                    B

C                                                                                                                                    C

D                                                                                                                                    D

E                                                                                                                                    E

F                                                                                   1.0                                              F

G                                                                    17±0.05                                                         G

H                                                                             14.0  1.0                                              H

J                                                                                                                                    J

K                                                                                                                                    K

L                                                                                                                                    L

M                                                                                                                                    M

N                                                                                                                                    N

P                                                                                                                                    P

R                                                                                                                                    R

                                                                     A                                        1.0         1.0

                                                                                                              10.0

                                                          C                         B                         15±0.05

                                                          0.15                      0.20(4x)

                    SEATING  PLANE                        1.50 MAX.

   C                                           0.36~0.46

Rev: 1.04b 11/2017                                                   24/25                                                              © 2012, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                        GS82582Q19/37GE-400/375/333/300

Ordering Information—GSI SigmaQuad-II+ SRAM

    Org             Part Number1               Type                                             Package                      Speed  TJ2

                                                                                                                             (MHz)

    16M x 18        GS82582Q19GE-400           SigmaQuad-II+ B2 SRAM                 RoHS-compliant 165-bump BGA             400           C

    16M x 18        GS82582Q19GE-375           SigmaQuad-II+ B2 SRAM                 RoHS-compliant 165-bump BGA             375           C

    16M x 18        GS82582Q19GE-333           SigmaQuad-II+ B2 SRAM                 RoHS-compliant 165-bump BGA             333           C

    16M x 18        GS82582Q19GE-300           SigmaQuad-II+ B2 SRAM                 RoHS-compliant 165-bump BGA             300           C

    16M x 18  GS82582Q19GE-400I                SigmaQuad-II+ B2 SRAM                 RoHS-compliant 165-bump BGA             400           I

    16M x 18  GS82582Q19GE-375I                SigmaQuad-II+ B2 SRAM                 RoHS-compliant 165-bump BGA             375           I

    16M x 18  GS82582Q19GE-333I                SigmaQuad-II+ B2 SRAM                 RoHS-compliant 165-bump BGA             333           I

    16M x 18  GS82582Q19GE-300I                SigmaQuad-II+ B2 SRAM                 RoHS-compliant 165-bump BGA             300           I

    8M x 36         GS82582Q37GE-400           SigmaQuad-II+ B2 SRAM                 RoHS-compliant 165-bump BGA             400           C

    8M x 36         GS82582Q37GE-375           SigmaQuad-II+ B2 SRAM                 RoHS-compliant 165-bump BGA             375           C

    8M x 36         GS82582Q37GE-333           SigmaQuad-II+ B2 SRAM                 RoHS-compliant 165-bump BGA             333           C

    8M x 36         GS82582Q37GE-300           SigmaQuad-II+ B2 SRAM                 RoHS-compliant 165-bump BGA             300           C

    8M x 36   GS82582Q37GE-400I                SigmaQuad-II+ B2 SRAM                 RoHS-compliant 165-bump BGA             400           I

    8M x 36   GS82582Q37GE-375I                SigmaQuad-II+ B2 SRAM                 RoHS-compliant 165-bump BGA             375           I

    8M x 36   GS82582Q37GE-333I                SigmaQuad-II+ B2 SRAM                 RoHS-compliant 165-bump BGA             333           I

    8M x 36   GS82582Q37GE-300I                SigmaQuad-II+ B2 SRAM                 RoHS-compliant 165-bump BGA             300           I

Notes:

1.  For Tape and Reel add the character “T” to the end of the part number. Example:  GS82582QxxGE-300T.

2.  C = Commercial Temperature Range. I = Industrial Temperature Range.

SigmaQuad-II+ SRAM Revision           History

              File Name                        Format/Content                                   Description of changes

              82582Q1937_r1                                              Creation of datasheet

              82582Q1937_r1_01                 Content                   Updated speed bin offerings

              82582Q1937_r1_02                 Content                   Removed x8 and x9 configurations

                                                                         • Removed leaded part numbers

                                                                         • Added Power-Up Initialization section on page 10

              82582Q1937_r1_03                 Content                   • Added tKInit specification

                                                                         • (Rev1.03a: Removed C from tKCLock and tKCReset (now tKLock

                                                                         and tKReset))

                                                                         • Removed Preliminary banner

                                                                         • Added Op Current CZ data

              82582Q1937_r1_04                 Content                   • (Rev1.04a: Corrected erroneous information in Input and Output

                                                                         Leakage Characteristics table)

                                                                         • (Rev1.04b: updated AC Char table)

Rev: 1.04b 11/2017                             25/25                                                                   © 2012, GSI Technology

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GS82582Q19GE-375I       GS82582Q19GE-333I  GS82582Q19GE-300I  GS82582Q37GE-400   GS82582Q37GE-375

GS82582Q37GE-333   GS82582Q19GE-400   GS82582Q19GE-400I       GS82582Q19GE-375   GS82582Q19GE-333

GS82582Q37GE-300   GS82582Q37GE-400I       GS82582Q37GE-375I  GS82582Q37GE-333I  GS82582Q37GE-300I

GS82582Q19GE-300

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