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GS82582DT20GE-550

器件型号:GS82582DT20GE-550
器件类别:存储   
厂商名称:GSI Technology
厂商官网:http://www.gsitechnology.com/
标准:
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器件描述

SRAM 1.5/1.8V 16M x 18 288M

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
GSI Technology
产品种类:
Product Category:
SRAM
RoHS:YES
Memory Size:288 Mbit
Organization:16 M x 18
Maximum Clock Frequency:550 MHz
接口类型:
Interface Type:
Parallel
电源电压-最大:
Supply Voltage - Max:
1.9 V
电源电压-最小:
Supply Voltage - Min:
1.7 V
Supply Current - Max:1.13 A
最小工作温度:
Minimum Operating Temperature:
0 C
最大工作温度:
Maximum Operating Temperature:
+ 70 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
BGA-165
封装:
Packaging:
Tray
Memory Type:QDR-II
系列:
Series:
GS82582DT20GE
类型:
Type:
SigmaQuad-II+
商标:
Brand:
GSI Technology
Moisture Sensitive:Yes
产品类型:
Product Type:
SRAM
工厂包装数量:
Factory Pack Quantity:
10
子类别:
Subcategory:
Memory & Data Storage
商标名:
Tradename:
SigmaQuad-II+

GS82582DT20GE-550器件文档内容

                                                                             GS82582DT20/38GE-550/500/450/400

165-Bump BGA                                     288Mb SigmaQuad-II+                                                            550 MHz–400 MHz

Commercial Temp                                         Burst of 4 SRAM                                                         1.8 V VDD

Industrial Temp                                                                                                                 1.8 V or 1.5 V I/O

Features                                                            just one element in a family of low power, low voltage HSTL

• 2.5 Clock Latency                                                 I/O SRAMs designed to operate at the speeds needed to

• Simultaneous Read and Write SigmaQuad™ Interface                  implement economical high performance networking systems.

• JEDEC-standard pinout and package

• Dual Double Data Rate interface                                   Clocking and Addressing Schemes

• Byte Write controls sampled at data-in time

• Burst of 4 Read and Write                                         The GS82582DT20/38GE SigmaQuad-II+ SRAMs are

• Dual-Range On-Die Termination (ODT) on Data (D), Byte             synchronous devices. They employ two input register clock

Write (BW), and Clock (K, K) intputs                                inputs, K and K. K and K are independent single-ended clock

• 1.8 V +100/–100 mV core power supply                              inputs, not differential inputs to a single differential clock input

• 1.5 V or 1.8 V HSTL Interface                                     buffer.

• Pipelined read operation

• Fully coherent read and write pipelines                           Each internal read and write operation in a SigmaQuad-II+ B4

• ZQ pin for programmable output drive strength                     RAM is four times wider than the device I/O bus. An input

• Data Valid Pin (QVLD) Support                                     data bus de-multiplexer is used to accumulate incoming data

• IEEE 1149.1 JTAG-compliant Boundary Scan                          before it is simultaneously written to the memory array. An

• RoHS-compliant 165-bump BGA package                               output data multiplexer is used to capture the data produced

                                                                    from a single memory array read and then route it to the

SigmaQuad™ Family Overview                                          appropriate output drivers as needed. Therefore the address

The GS82582DT20/38GE are built in compliance with the               field of a SigmaQuad-II+ B4 RAM is always two address pins

SigmaQuad-II+ SRAM pinout standard for Separate I/O                 less than the advertised index depth (e.g., the 16M x 18 has an

synchronous SRAMs. They are 301,989,888-bit (288Mb)                 4M addressable index).

SRAMs. The GS82582DT20/38GE SigmaQuad SRAMs are

                                                        Parameter Synopsis

                                               -550           -500           -450                                      -400

                            tKHKH              1.81 ns        2.0 ns         2.2 ns                                    2.5 ns

                            tKHQV              0.45 ns        0.45 ns        0.45 ns                                   0.45 ns

Rev: 1.03b 11/2017                                      1/27                                                                    © 2012, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                  GS82582DT20/38GE-550/500/450/400

                                                8M x 36 SigmaQuad-II+ SRAM—Top View

              1           2           3         4     5     6     7                                                    8    9           10       11

A             CQ          SA          SA        W     BW2   K     BW1                                                  R    SA          SA       CQ

B             Q27         Q18         D18       SA    BW3   K     BW0                                                  SA   D17         Q17      Q8

C             D27         Q28         D19       VSS   SA    NC    SA                 VSS                                    D16         Q7       D8

D             D28         D20         Q19       VSS   VSS   VSS   VSS                VSS                                    Q16         D15      D7

E             Q29         D29         Q20       VDDQ  VSS   VSS   VSS                VDDQ                                   Q15         D6       Q6

F             Q30         Q21         D21       VDDQ  VDD   VSS   VDD                VDDQ                                   D14         Q14      Q5

G             D30         D22         Q22       VDDQ  VDD   VSS   VDD                VDDQ                                   Q13         D13      D5

H             Doff        VREF        VDDQ      VDDQ  VDD   VSS   VDD                VDDQ                                   VDDQ        VREF     ZQ

J             D31         Q31         D23       VDDQ  VDD   VSS   VDD                VDDQ                                   D12         Q4       D4

K             Q32         D32         Q23       VDDQ  VDD   VSS   VDD                VDDQ                                   Q12         D3       Q3

L             Q33         Q24         D24       VDDQ  VSS   VSS   VSS                VDDQ                                   D11         Q11      Q2

M             D33         Q34         D25       VSS   VSS   VSS   VSS                                                  VSS  D10         Q1       D2

N             D34         D26         Q25       VSS   SA    SA    SA                                                   VSS  Q10         D9       D1

P             Q35         D35         Q26       SA    SA    QVLD  SA                                                   SA   Q9          D0       Q0

R             TDO         TCK         SA        SA    SA    ODT   SA                                                   SA   SA          TMS      TDI

                                                11 x 15 Bump BGA—15 x 17 mm2 Body—1 mm Bump Pitch

Note:

BW0 controls  writes  to  D0:D8; BW1  controls  writes to D9:D17; BW2 controls writes to D18:D26; BW3 controls              writes  to  D27:D35

Rev: 1.03b 11/2017                                    2/27                                                                              © 2012, GSI Technology

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                                                                              GS82582DT20/38GE-550/500/450/400

                                            16M x 18 SigmaQuad-II+ SRAM—Top View

              1           2           3     4                     5     6     7                                        8    9     10    11

A             CQ          SA          SA    W                     BW1   K     SA                                       R    SA    SA    CQ

B             NC          Q9          D9    SA                    NC    K     BW0                                      SA   NC    NC    Q8

C             NC          NC          D10   VSS                   SA    NC    SA   VSS                                      NC    Q7    D8

D             NC          D11         Q10   VSS                   VSS   VSS   VSS  VSS                                      NC    NC    D7

E             NC          NC          Q11   VDDQ                  VSS   VSS   VSS  VDDQ                                     NC    D6    Q6

F             NC          Q12         D12   VDDQ                  VDD   VSS   VDD  VDDQ                                     NC    NC    Q5

G             NC          D13         Q13   VDDQ                  VDD   VSS   VDD  VDDQ                                     NC    NC    D5

H             Doff        VREF        VDDQ  VDDQ                  VDD   VSS   VDD  VDDQ                                     VDDQ  VREF  ZQ

J             NC          NC          D14   VDDQ                  VDD   VSS   VDD  VDDQ                                     NC    Q4    D4

K             NC          NC          Q14   VDDQ                  VDD   VSS   VDD  VDDQ                                     NC    D3    Q3

L             NC          Q15         D15   VDDQ                  VSS   VSS   VSS  VDDQ                                     NC    NC    Q2

M             NC          NC          D16   VSS                   VSS   VSS   VSS                                      VSS  NC    Q1    D2

N             NC          D17         Q16   VSS                   SA    SA    SA                                       VSS  NC    NC    D1

P             NC          NC          Q17   SA                    SA    QVLD  SA                                       SA   NC    D0    Q0

R             TDO         TCK         SA    SA                    SA    ODT   SA                                       SA   SA    TMS   TDI

                                            11 x 15 Bump BGA—15 x 17 mm2 Body—1 mm Bump Pitch

Note:

BW0 controls  writes  to  D0:D8. BW1  controls writes to D9:D17.

Rev: 1.03b 11/2017                                                3/27                                                            © 2012, GSI Technology

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                                                                                        GS82582DT20/38GE-550/500/450/400

Pin Description Table

        Symbol                                  Description                             Type                           Comments

        SA                                  Synchronous Address Inputs                  Input                          —

        R                                       Synchronous Read                        Input                          Active Low

        W                                       Synchronous Write                       Input                          Active Low

    BW0–BW3                                 Synchronous Byte Writes                     Input                          Active Low

        K                                       Input Clock                             Input                          Active High

        K                                       Input Clock                             Input                          Active Low

        TMS                                     Test Mode Select                        Input                          —

        TDI                                     Test Data Input                         Input                          —

        TCK                                     Test Clock Input                        Input                          —

        TDO                                     Test Data Output                        Output                         —

        VREF           HSTL Input Reference Voltage                                     Input                          —

        ZQ             Output Impedance Matching Input                                  Input                          —

        Qn                                  Synchronous Data Outputs                    Output                         —

        Dn                                  Synchronous Data Inputs                     Input                          —

        Doff                                Disable DLL when low                        Input                          Active Low

        CQ                                      Output Echo Clock                       Output                         —

        CQ                                      Output Echo Clock                       Output                         —

        VDD                                     Power Supply                            Supply                         1.8 V Nominal

        VDDQ                                Isolated Output Buffer Supply               Supply                         1.5 V or 1.8 V Nominal

        VSS                                 Power Supply: Ground                        Supply                         —

        QVLD                                    Q Valid Output                          Output                         —

        ODT                                     On-Die Termination                      Input                          Low = Low Impedance Range

                                                                                                                       High/Float = High Impedance Range

        NC                                      No Connect                              —                              —

Notes:

1.  NC = Not Connected to die or any other pin

2.  When ZQ pin is directly connected to VDDQ, output impedance is set     to  minimum  value and it cannot be connected to ground or left

    unconnected.

3.  K and K cannot be set to VREF voltage.

Rev: 1.03b 11/2017                                               4/27                                                  © 2012, GSI Technology

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Background

Separate I/O SRAMs, from a system architecture point of view, are attractive in applications where alternating reads and writes are

needed. Therefore, the SigmaQuad-II+ SRAM interface and truth table are optimized for alternating reads and writes. Separate I/O

SRAMs are unpopular in applications where multiple reads or multiple writes are needed because burst read or write transfers from

Separate I/O SRAMs can cut the RAM’s bandwidth in half.

SigmaQuad-II+ Burst of 4 SRAM DDR Read

The status of the Address Input, W, and R pins are sampled by the rising edges of K. W and R high causes chip disable. A Low on

the Read Enable pin, R, begins a read cycle. R is always ignored if the previous command loaded was a read command. Clocking

in a High on the Read Enable pin, R, begins a read port deselect cycle.

SigmaQuad-II+ Burst of 4 SRAM DDR Write

The status of the Address Input, W, and R pins are sampled by the rising edges of K. W and R High causes chip disable. A Low on

the Write Enable pin, W, and a High on the Read Enable pin, R, begins a write cycle. W is always ignored if the previous command

was a write command. Data is clocked in by the next rising edge of K, the rising edge of K after that, the next rising edge of K, and

finally by the next rising edge of K.

Special Functions

Byte Write Control

Byte Write Enable pins are sampled at the same time that Data In is sampled. A High on the Byte Write Enable pin associated with

a particular byte (e.g., BW0 controls D0–D8 inputs) will inhibit the storage of that particular byte, leaving whatever data may be

stored at the current address at that byte location undisturbed. Any or all of the Byte Write Enable pins may be driven High or Low

during the data in sample times in a write sequence.

Each write enable command and write address loaded into the RAM provides the base address for a 4-beat data transfer. The x18

version of the RAM, for example, may write 72 bits in association with each address loaded. Any 9-bit byte may be masked in any

write sequence.

Example x18 RAM Write Sequence using Byte Write Enables

Data In Sample Time                    BW0            BW1                D0–D8                                                 D9–D17

         Beat 1                        0              1                  Data In                                       Don’t Care

         Beat 2                        1              0                  Don’t Care                                            Data In

         Beat 3                        0              0                  Data In                                               Data In

         Beat 4                        1              0                  Don’t Care                                            Data In

Resulting Write Operation

Byte 1              Byte 2             Byte 1              Byte 2        Byte 1           Byte 2                       Byte 1             Byte 2

D0–D8               D9–D17             D0–D8              D9–D17         D0–D8            D9–D17                       D0–D8              D9–D17

Written             Unchanged          Unchanged           Written       Written          Written                      Unchanged          Written

            Beat 1                                Beat 2                          Beat 3                                          Beat 4

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FLXDrive-II Output Driver Impedance Control

HSTL I/O SigmaQuad-II+ SRAMs are supplied with programmable impedance output drivers. The ZQ pin must be connected to

VSS via an external resistor, RQ, to allow the SRAM to monitor and adjust its output driver impedance. The value of RQ must be

5X the value of the desired RAM output impedance. The allowable range of RQ to guarantee impedance matching continuously is

between 175 and 350. Periodic readjustment of the output driver impedance is necessary as the impedance is affected by drifts

in supply voltage and temperature. The SRAM’s output impedance circuitry compensates for drifts in supply voltage and

temperature. A clock cycle counter periodically triggers an impedance evaluation, resets and counts again. Each impedance

evaluation may move the output driver impedance level one step at a time towards the optimum level. The output driver is

implemented with discrete binary weighted impedance steps.

Input Termination Impedance Control

These SigmaQuad-II+ SRAMs are supplied with programmable input termination on Data (D), Byte Write (BW), and Clock (K,K)

input receivers. The input termination is always enabled, and the impedance is programmed via the same RQ resistor (connected

between the ZQ pin and VSS) used to program output driver impedance, in conjuction with the ODT pin (6R). When the ODT pin

is tied Low, input termination is "strong" (i.e., low impedance), and is nominally equal to RQ*0.3 Thevenin-equivalent when RQ is

between 175Ω and 350Ω. When the ODT pin is tied High (or left floating—the pin has a small pull-up resistor), input termination

is "weak" (i.e., high impedance), and is nominally equal to RQ*0.6 Thevenin-equivalent when RQ is between 175Ω and 250Ω.

Periodic readjustment of the termination impedance occurs to compensate for drifts in supply voltage and temperature, in the same

manner as for driver impedance (see above).

Note:

D, BW, K, K inputs should always be driven High or Low; they should never be tri-stated (i.e., in a High-Z state). If the inputs are

tri-stated, the input termination will pull the signal to VDDQ/2 (i.e., to the switch point of the diff-amp receiver), which could cause

the receiver to enter a meta-stable state, resulting in the receiver consuming more power than it normally would. This could result

in the device’s operating currents being higher.

Power-Up Initialization

After power-up, stable input clocks must be applied to the device for 20 s prior to issuing read and write commands. See the tKInit

timing parameter in the AC Electrical Characteristics section.

Note:

The tKInit requirement is independent of the tLock requirement, which specifies how many cycles of stable input clocks (2048)

must be applied after the Doff pin has been driven High in order to ensure that the DLL locks properly (and the DLL must lock

properly before issuing read and write commands). However, tKInit is greater than tKLock, even at the slowest permitted cycle time

of 8.4 ns (2048*8.4 ns = 17.2 s). Consequently, the 20 s associated with tKInit is sufficient to cover the tKLock requirement at

power-up if the Doff pin is driven High prior to the start of the 20 s period.

Also, tKInit only needs to be met once, immediately after power-up, whereas tKLock must be met any time the DLL is disabled/reset

(whether by toggling Doff Low or by stopping K clocks for > 30 ns).

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Separate I/O SigmaQuad II+ B4 SRAM Truth Table

    Previous        A  R     W     Current           D       D                            D        D                   Q        Q       Q        Q

Operation                          Operation

    K              K  K     K     K                K      K                           K      K                   K       K      K       K

    (tn-1)                      (tn)              (tn+1)  (tn+1½)                      (tn+2)  (tn+2½)              (tn+2½)  (tn+3)  (tn+3½)  (tn+4)

              (tn)     (tn)  (tn)

    Deselect        X  1     1     Deselect          X       X                            —        —                   Hi-Z     Hi-Z    —        —

    Write           X  1     X     Deselect          D2      D3                           —        —                   Hi-Z     Hi-Z    —        —

    Read            X  X     1     Deselect          X       X                            —        —                   Q2       Q3      —        —

    Deselect        V  1     0     Write             D0      D1                           D2       D3                  Hi-Z     Hi-Z    —        —

    Deselect        V  0     X     Read              X       X                            —        —                   Q0       Q1      Q2       Q3

    Read            V  X     0     Write             D0      D1                           D2       D3                  Q2       Q3      —        —

    Write           V  0     X     Read              D2      D3                           —        —                   Q0       Q1      Q2       Q3

Notes:

1.  “1” = input “high”; “0” = input “low”; “V” = input “valid”; “X” = input “don’t care”

2.  “—” indicates that the input requirement or output state is determined by the next operation.

3.  Q0, Q1, Q2, and Q3 indicate the first, second, third, and fourth pieces of output data transferred during Read operations.

4.  D0, D1, D2, and D3 indicate the first, second, third, and fourth pieces of input data transferred during Write operations.

5.  Users should not clock in metastable addresses.

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Byte Write Clock Truth Table

    BW  BW          BW        BW                              Current Operation                                        D   D        D       D

    K  K          K        K                                    K                                                 K  K       K      K

(tn+1)  (tn+1½)     (tn+2)    (tn+2½)                               (tn)                                          (tn+1)   (tn+1½)  (tn+2)  (tn+2½)

    T   T           T         T                                     Write                                              D0  D2       D3      D4

                                       Dx stored if BWn = 0 in all four data transfers

    T   F           F         F                                     Write                                              D0  X        X       X

                                       Dx stored if BWn = 0 in 1st data transfer only

    F   T           F         F                                     Write                                              X   D1       X       X

                                       Dx stored if BWn = 0 in 2nd data transfer only

    F   F           T         F                                     Write                                              X   X        D2      X

                                       Dx stored if BWn = 0 in 3rd data transfer only

    F   F           F         T                                     Write                                              X   X        X       D3

                                       Dx stored if BWn = 0 in 4th data transfer only

    F   F           F         F                                     Write Abort                                        X   X        X       X

                                       No Dx stored in any of the four data transfers

Notes:

1.     “1” = input “high”; “0” = input “low”; “X” = input “don’t care”; “T” = input “true”; “F” = input “false”.

2.     If one or more BWn = 0, then BW = “T”, else BW = “F”.

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x36 Byte  Write  Enable (BWn) Truth  Table

BW0       BW1       BW2     BW3             D0–D8                D9–D17                                                D18–D26                 D27–D35

1         1         1       1        Don’t Care                  Don’t Care                                            Don’t Care              Don’t Care

0         1         1       1               Data In              Don’t Care                                            Don’t Care              Don’t Care

1         0         1       1        Don’t Care                  Data In                                               Don’t Care              Don’t Care

0         0         1       1               Data In              Data In                                               Don’t Care              Don’t Care

1         1         0       1        Don’t Care                  Don’t Care                                            Data In                 Don’t Care

0         1         0       1               Data In              Don’t Care                                            Data In                 Don’t Care

1         0         0       1        Don’t Care                  Data In                                               Data In                 Don’t Care

0         0         0       1               Data In              Data In                                               Data In                 Don’t Care

1         1         1       0        Don’t Care                  Don’t Care                                            Don’t Care              Data In

0         1         1       0               Data In              Don’t Care                                            Don’t Care              Data In

1         0         1       0        Don’t Care                  Data In                                               Don’t Care              Data In

0         0         1       0               Data In              Data In                                               Don’t Care              Data In

1         1         0       0        Don’t Care                  Don’t Care                                            Data In                 Data In

0         1         0       0               Data In              Don’t Care                                            Data In                 Data In

1         0         0       0        Don’t Care                  Data In                                               Data In                 Data In

0         0         0       0               Data In              Data In                                               Data In                 Data In

x18 Byte Write   Enable (BWn) Truth  Table

   BW0                 BW1                           D0–D8                                                                         D9–D17

     1                   1                           Don’t Care                                                                    Don’t Care

     0                   1                           Data In                                                                       Don’t Care

     1                   0                           Don’t Care                                                                    Data In

     0                   0                           Data In                                                                       Data In

Rev: 1.03b 11/2017                                   9/27                                                                          © 2012, GSI Technology

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Absolute Maximum Ratings

(All voltages reference to VSS)

Symbol                                Description                                             Value                                         Unit

        VDD                           Voltage on VDD Pins                                     –0.5 to 2.9                                    V

       VDDQ                           Voltage in VDDQ Pins                                    –0.5 to VDD                                    V

        VREF                          Voltage in VREF Pins                                    –0.5 to VDDQ                                   V

        VI/O                          Voltage on I/O Pins                                     –0.5 to VDDQ +0.5 ( 2.9 V max.)               V

        VIN                         Voltage on Other Input Pins                               –0.5 to VDDQ +0.5 ( 2.9 V max.)               V

        IIN                           Input Current on Any Pin                                +/–100                                        mA dc

        IOUT                        Output Current on Any I/O Pin                             +/–100                                        mA dc

        TJ                          Maximum Junction Temperature                                                       125                  oC

        TSTG                          Storage Temperature                                     –55 to 125                                    oC

Note:

Permanent damage to the device may occur if the Absolute Maximum Ratings are exceeded. Operation should be restricted to Recommended

Operating Conditions. Exposure to conditions exceeding the Recommended Operating Conditions, for an extended period of time, may affect

reliability of this component.

Recommended Operating Conditions

Power Supplies

                    Parameter                                      Symbol           Min.                               Typ.     Max.         Unit

                    Supply Voltage                                 VDD                   1.7                           1.8      1.9             V

              I/O Supply Voltage                                   VDDQ                  1.4                           —        VDD             V

              Reference Voltage                                    VREF    VDDQ/2 – 0.05                               —     VDDQ/2 + 0.05      V

Notes:

The power supplies need to be powered up simultaneously or in the following sequence: VDD, VDDQ, VREF, followed by signal inputs. The power

down sequence must be the reverse. VDDQ must not exceed VDD. For more information, read AN1021 SigmaQuad and SigmaDDR Power-Up.

Operating Temperature

              Parameter               Symbol                               Min.               Typ.                              Max.        Unit

              Junction Temperature                          TJ             0                  25                                85           C

        (Commercial Range Versions)

              Junction Temperature                          TJ             –40                25                                100          C

        (Industrial Range Versions)*

Note:

* The part numbers of Industrial Temperature Range versions end with the character “I”.       Unless otherwise noted, all performance specifications

quoted are evaluated for worst case in the temperature range marked on the device.

Rev: 1.03b 11/2017                                                 10/27                                                        © 2012, GSI Technology

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                                                                                                 GS82582DT20/38GE-550/500/450/400

Thermal Impedance

    Package         Test PCB   JA (C°/W)             JA (C°/W)                           JA (C°/W)                             JB (C°/W)      JC (C°/W)

                    Substrate  Airflow = 0 m/s  Airflow = 1 m/s                            Airflow = 2 m/s

    165 BGA         4-layer        16.10                    13.69                                12.73                             6.54            2.08

Notes:

1.  Thermal Impedance data is based on a number of of samples from mulitple lots and should be viewed as a typical number.

2.  Please refer to JEDEC standard JESD51-6.

3.  The characteristics of the test fixture PCB influence reported thermal characteristics of the device. Be advised that a good thermal path to

    the PCB can result in cooling or heating of the RAM depending on PCB temperature.

HSTL I/O DC Input Characteristics

                    Parameter                   Symbol              Min                                                Max               Units     Notes

Input Reference Voltage                         VREF                VDDQ /2 – 0.05                      VDDQ /2 + 0.05                          V  —

Input High Voltage                              VIH1                VREF + 0.1                                         VDDQ + 0.3               V  1

Input Low Voltage                               VIL1                –0.3                                               VREF – 0.1               V  1

Input High Voltage                              VIH2                0.7 * VDDQ                                         VDDQ + 0.3               V  2,3

Input Low Voltage                               VIL2                –0.3                                               0.3 * VDDQ               V  2,3

Notes:

1.  Parameters apply to K, K, SA, D, R, W, BW during normal operation and JTAG boundary scan testing.

2.  Parameters apply to Doff, ODT during normal operation and JTAG boundary scan testing.

3.  Parameters apply to ZQ during JTAG boundary scan testing only.

HSTL I/O AC Input Characteristics

                    Parameter                   Symbol                                     Min                         Max               Units     Notes

Input Reference Voltage                               VREF          VDDQ /2 – 0.08                      VDDQ /2 + 0.08                   V         —

Input High Voltage                                    VIH1          VREF + 0.2                          VDDQ + 0.5                       V         1,2,3

Input Low Voltage                                     VIL1                                 –0.5                        VREF – 0.2        V         1,2,3

Input High Voltage                                    VIH2          VDDQ – 0.2                          VDDQ + 0.5                       V         4,5

Input Low Voltage                                     VIL2                                 –0.5                        0.2               V         4,5

Notes:

1.  VIH(MAX) and VIL(MIN) apply for pulse widths less than one-quarter of the cycle time.

2.  Input rise and fall times must be a minimum of 1 V/ns, and within 10% of each other.

3.  Parameters apply to K, K, SA, D, R, W, BW during normal operation and JTAG boundary scan testing.

4.  Parameters apply to Doff, ODT during normal operation and JTAG boundary scan testing.

5.  Parameters apply to ZQ during JTAG boundary scan testing only.

Rev: 1.03b 11/2017                              11/27                                                                                    © 2012, GSI Technology

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                                                                                   GS82582DT20/38GE-550/500/450/400

Capacitance

(TA = 25oC, f = 1 MHZ, VDD = 1.8 V)

             Parameter                                 Symbol            Test conditions                               Typ.           Max.  Unit

            Input Capacitance                          CIN                         VIN = 0 V                           4              5     pF

            Output Capacitance                         COUT                        VOUT = 0 V                          6              7     pF

            Clock Capacitance                          CCLK                        VIN = 0 V                           5              6     pF

Note:

This parameter is sample tested.

AC Test Conditions

                                     Parameter                                                                         Conditions

                                   Input high level                                                                    1.25 V

                                    Input low level                                                                    0.25 V

                                Max. input slew rate                                                                   2 V/ns

                                Input reference level                                                                  0.75 V

                               Output reference level                                                                  VDDQ/2

Note:

Test conditions as specified with output loading as shown unless otherwise noted.

                                                            AC Test Load Diagram

                    DQ

                                                                                   RQ = 250 (HSTL I/O)

                                                                    50            VREF = 0.75 V

                                                       VT = 0.75 V

Input  and  Output Leakage Characteristics

             Parameter                                 Symbol            Test Conditions                                       Min.         Max

            Input Leakage Current                      IIL                         VIN = 0 to VDD                              –2 uA        2 uA

            (except mode pins)

                    Doff                               IILDOFF                     VIN = 0 to VDD                              –2 uA        100 uA

                    ODT                                IIL ODT                     VIN = 0 to VDD                            –100 uA        2 uA

            Output Leakage Current                     IOL                         Output Disable,                             –2 uA        2 uA

                                                                         VOUT = 0 to VDDQ

Rev: 1.03b 11/2017                                              12/27                                                              © 2012, GSI Technology

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                                                                             GS82582DT20/38GE-550/500/450/400

Programmable Impedance HSTL Output Driver DC Electrical Characteristics

                     Parameter                                  Symbol       Min.                                      Max.           Units  Notes

Output High Voltage                                             VOH1         VDDQ/2 – 0.12                             VDDQ/2 + 0.12  V      1, 3

Output Low Voltage                                              VOL1         VDDQ/2 – 0.12                             VDDQ/2 + 0.12  V      2, 3

Output High Voltage                                             VOH2         VDDQ – 0.2                                VDDQ           V      4, 5

Output Low Voltage                                              VOL2         Vss                                       0.2            V      4, 6

Notes:

1.  IOH = (VDDQ/2) / (RQ/5) +/– 15% @ VOH = VDDQ/2 (for: 175 RQ  350

2.  IOL = (VDDQ/2) / (RQ/5) +/– 15% @ VOL = VDDQ/2 (for: 175  RQ  350.

3.  Parameter tested with RQ = 250 and VDDQ = 1.5 V or 1.8 V.

4.  0RQ  

5.  IOH = –1.0 mA

6.  IOL = 1.0 mA

Rev: 1.03b 11/2017              13/27                                                                                        © 2012, GSI Technology

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Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.  Rev: 1.03b 11/2017      Operating Currents

                                                                                                                                                                                                                                  -550              -500              -450              -400

                                                                                                                                                   Parameter          Symbol   Test Conditions                      0°                  –40°  0°          –40°  0°          –40°  0°          –40°  Unit  Notes

                                                                                                                                                                                                                    to                  to    to          to    to          to    to          to

                                                                                                                                                                                                                    70°C                85°C  70°C        85°C  70°C        85°C  70°C        85°C

                                                                                                                                                   Operating Current  IDD      VDD = Max, IOUT = 0 mA               1300                1320  1190        1210  1090        1110  990         1010  mA    2, 3

                                                                                                                                                   (x36): DDR                  Cycle Time tKHKH Min

                                                                                                                                                   Operating Current  IDD      VDD = Max, IOUT = 0 mA               1130                1150  1050        1070  980         1000  900         920   mA    2, 3

                                                                                                                                                   (x18): DDR                  Cycle Time tKHKH Min

                                                                                                                                                   Standby Current             Device deselected,

                                                                                                                                                   (NOP): DDR         ISB1     IOUT = 0 mA, f = mAx,                580                 600   540         560   500         520   470         490   mA    2, 4

                                                                                                                                                                               All Inputs 0.2 V or VDD – 0.2 V

                                                                                                                                               Notes:

                                                                                                                       14/27                   1.  Power measured with output pins floating.

                                                                                                                                               2.  Minimum cycle, IOUT = 0 mA

                                                                                                                                               3.  Operating current is calculated with 50% read cycles and 50% write cycles.

                                                                                                                                               4.  Standby Current is only after all pending read and write burst operations are  completed.

                                                                                                                       © 2012, GSI Technology                                                                                                                                                                    GS82582DT20/38GE-550/500/450/400
                                                                                        GS82582DT20/38GE-550/500/450/400

AC Electrical Characteristics

               Parameter              Symbol          -550                  -500                           -450                     -400        Units    Notes

                                               Min            Max    Min          Max   Min                            Max   Min          Max

Clock

K, K Clock Cycle Time                 tKHKH    1.81           8.4    2.0          8.4   2.2                            8.4   2.5          8.4   ns

tK Variable                           tKVar    —              0.15   —            0.15  —                              0.15  —            0.2   ns       4

K, K Clock High Pulse Width           tKHKL    0.4            —      0.4          —     0.4                            —     0.4          —     cycle

K, K Clock Low Pulse Width            tKLKH    0.4            —      0.4          —     0.4                            —     0.4          —     cycle

K to K High                           tKHKH    0.77           —      0.85         —     0.94                           —     1.06         —     ns

K to K High                           tKHKH    0.77           —      0.85         —     0.94                           —     1.06         —     ns

DLL Lock Time                         tKLock   2048           —      2048         —     2048                           —     2048         —     cycle    5

K Static to DLL reset                 tKReset  30             —      30           —     30                             —     30           —     ns

K, K Clock Initialization             tKInit   20             —      20           —     20                             —     20           —     s       6

Output Times

K, K Clock High to Data Output Valid  tKHQV    —              0.45   —            0.45  —                              0.45  —            0.45  ns

K, K Clock High to Data Output Hold   tKHQX    –0.45          —      –0.45        —     –0.45                          —     –0.45        —     ns

K, K Clock High to Echo Clock Valid   tKHCQV   —              0.29   —            0.33  —                              0.37  —            0.45  ns

K, K Clock High to Echo Clock Hold    tKHCQX   –0.29          —      –0.33        —     –0.37                          —     –0.45        —     ns

CQ, CQ High Output Valid              tCQHQV   —              0.15   —            0.15  —                              0.15  —            0.2   ns

CQ, CQ High Output Hold               tCQHQX   –0.15          —      –0.15        —     –0.15                          —     –0.2         —     ns

CQ, CQ High to QLVD                   tQVLD    –0.15          0.15   –0.15        0.15  –0.15                          0.15  –0.2         0.2   ns

CQ Phase Distortion                   tCQHCQH  0.65           —      0.75         —     0.85                           —     1.0          —     ns

                                      tCQHCQH

K Clock High to Data Output High-Z    tKHQZ    —              0.45   —            0.45  —                              0.45  —            0.45  ns

K Clock High to Data Output Low-Z     tKHQX1   –0.45          —      –0.45        —     –0.45                          —     –0.45        —     ns

Setup Times

Address Input Setup Time              tAVKH    0.23           —      0.25         —     0.275                          —     0.4          —     ns       1

Control Input Setup Time              tIVKH    0.23           —      0.25         —     0.275                          —     0.4          —     ns       2

(R, W)

Control Input Setup Time              tIVKH    0.18           —      0.2          —     0.22                           —     0.28         —     ns       3

(BWX)

Data Input Setup Time                 tDVKH    0.18           —      0.2          —     0.22                           —     0.28         —     ns

Hold Times

Address Input Hold Time               tKHAX    0.23           —      0.25         —     0.275                          —     0.4          —     ns       1

Notes:

1.      All Address inputs must meet the specified setup and hold times for all latching clock edges.

2.      Control signals are R, W.

3.      Control signals are BW0, BW1 and (BW2, BW3 for x36).

4.      Clock phase jitter is the variance from clock rising edge to the next expected clock rising edge.

5.      VDD slew rate must be less than 0.1 V DC per 50 ns for DLL lock retention. DLL lock time begins once VDD and input clock are            stable.

6.      After device power-up, 20s of stable input clocks (as specified by tKInit) must be supplied before reads and writes are issued.

Rev: 1.03b 11/2017                                            15/27                                                                 © 2012, GSI Technology

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                                                                                      GS82582DT20/38GE-550/500/450/400

AC Electrical Characteristics (Continued)

        Parameter                  Symbol        -550                      -500                            -450                   -400       Units    Notes

                                           Min                Max    Min         Max  Min                              Max  Min         Max

Control Input Hold Time            tKHIX   0.23               —      0.25        —    0.275                            —    0.4           —  ns       2

(R, W)

Control Input Hold Time            tKHIX   0.18               —      0.2         —    0.22                             —    0.28          —  ns       3

(BWX)

Data Input Hold Time               tKHDX   0.18               —      0.2         —    0.22                             —    0.28          —  ns

Notes:

1.      All Address inputs must meet the specified setup and hold times for all latching clock edges.

2.      Control signals are R, W.

3.      Control signals are BW0, BW1 and (BW2, BW3 for x36).

4.      Clock phase jitter is the variance from clock rising edge to the next expected clock rising edge.

5.      VDD slew rate must be less than 0.1 V DC per 50 ns for DLL lock retention. DLL lock time begins once VDD and input clock are         stable.

6.      After device power-up, 20s of stable input clocks (as specified by tKInit) must be supplied before reads and writes are issued.

Rev: 1.03b 11/2017                                            16/27                                                               © 2012, GSI Technology

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                                                                                                 GS82582DT20/38GE-550/500/450/400

                                              Read                 NOP CQ-Based      Timing Diagram

                               Read A0        Write NOOP               READ A1       WRITE NOOP        NOOP                    NOOP                NOOP

K

K

                               tKHAX

                               tAVKH

Addr                       A0                                      A1

                               tKHIX

                               tIVKH

R

                                              tKHIX

                                              tIVKH

W

QVLD

Q                                                                                Q0      Q0+1    Q0+2        Q0+3          Q1        Q1+1  Q1+2          Q1+3

                                                                                 tCQLQV                                                    tCQLQX

                                                                       tQVLD             tCQHQV              tCQHQX                                      tQVLD

CQ

                                                                                         tCQLQV

                                                                                 tCQHQV                      tCQLQX                        tCQHQX

CQ

Rev: 1.03b      11/2017                                                17/27                                                   © 2012, GSI Technology

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                                                                                                       GS82582DT20/38GE-550/500/450/400

                                                  Read-Write CQ-Based Timing Diagram

                               Read A0            Write A1      READ A2                WRITE A3                NOOP                   NOOP                    NOOP

K

K

                               tAVKH

                               tKHAX

Addr                       A0                 A1            A2                     A3

                               tIVKH

                               tKHIX

R

                                                  tIVKH

                                                  tKHIX

W

                                                                tIVKH                                  tIVKH

                                                                tKHIX                                  tKHIX

BWx

                                                                tDVKH                                  tDVKH

                                                                tKHDX                                  tKHDX

D                                                           D1           D1+1      D1+2          D1+3         D3           D3+1       D3+2        D3+3

QVLD

Q                                                                              Q0        Q0+1          Q0+2          Q0+3         Q2        Q2+1        Q2+2        Q2+3

                                                                               tCQLQV                  tCQLQX

                                                                tQVLD                                                     tCQHQV            tCQHQX                  tQVLD

CQ

                                                                                                       tCQHQX

                                                                               tCQHQV                                     tCQLQV            tCQLQX

CQ

Rev: 1.03b      11/2017                                         18/27                                                                       © 2012, GSI Technology

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                                                                                                          GS82582DT20/38GE-550/500/450/400

                                                                 Write NOP       Timing Diagram

                               Write A         Read No-op               Write B               Read No-op        NO-OP            NO-OP  NO-OP

K

K

                                        tKHAX

                               tAVKH

Addr                       A0                                    A1

                                                   tKHIX

                                                   tIVKH

R

                                        tKHIX

                               tIVKH

W

                                                                 tKHIX                            tKHIX

                                                   tIVKH                               tIVKH

BWx

                                                   tKHDX

                                                   tDVKH

D                                              D0          D0+1         D0+2     D0+3         D1          D1+1  D1+2       D1+3

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JTAG Port Operation

Overview

The JTAG Port on this RAM operates in a manner that is compliant with IEEE Standard 1149.1-1990, a serial boundary scan

interface standard (commonly referred to as JTAG). The JTAG Port input interface levels scale with VDD. The JTAG output

drivers are powered by VDD.

Disabling the JTAG Port

It is possible to use this device without utilizing the JTAG port. The port is reset at power-up and will remain inactive unless

clocked. TCK, TDI, and TMS are designed with internal pull-up circuits.To assure normal operation of the RAM with the JTAG

Port unused, TCK, TDI, and TMS may be left floating or tied to either VDD or VSS. TDO should be left unconnected.

JTAG Pin Descriptions

Pin       Pin Name           I/O                               Description

TCK       Test Clock         In   Clocks all TAP events. All inputs are captured on the rising edge of TCK and all outputs propagate from the

                                  falling edge of TCK.

TMS       Test Mode Select   In   The TMS input is sampled on the rising edge of TCK. This is the command input for the TAP controller state

                                  machine. An undriven TMS input will produce the same result as a logic one input level.

                                  The TDI input is sampled on the rising edge of TCK. This is the input side of the serial registers placed

                                  between TDI and TDO. The register placed between TDI and TDO is determined by the state of the TAP

TDI       Test Data In       In   Controller state machine and the instruction that is currently loaded in the TAP Instruction Register (refer to

                                  the TAP Controller State Diagram). An undriven TDI pin will produce the same result as a logic one input

                                  level.

TDO       Test Data Out      Out  Output that is active depending on the state of the TAP state machine. Output changes in response to the

                                  falling edge of TCK. This is the output side of the serial registers placed between TDI and TDO.

Note:

This device does not have a TRST (TAP Reset) pin. TRST is optional in IEEE 1149.1. The Test-Logic-Reset state is entered while TMS is

held high for five rising edges of TCK. The TAP Controller is also reset automaticly at power-up.

JTAG Port Registers

Overview

The various JTAG registers, refered to as Test Access Port or TAP Registers, are selected (one at a time) via the sequences of 1s

and 0s applied to TMS as TCK is strobed. Each of the TAP Registers is a serial shift register that captures serial input data on the

rising edge of TCK and pushes serial data out on the next falling edge of TCK. When a register is selected, it is placed between the

TDI and TDO pins.

Instruction Register

The Instruction Register holds the instructions that are executed by the TAP controller when it is moved into the Run, Test/Idle, or

the various data register states. Instructions are 3 bits long. The Instruction Register can be loaded when it is placed between the

TDI and TDO pins. The Instruction Register is automatically preloaded with the IDCODE instruction at power-up or whenever the

controller is placed in Test-Logic-Reset state.

Bypass Register

The Bypass Register is a single bit register that can be placed between TDI and TDO. It allows serial test data to be passed through

the RAM’s JTAG Port to another device in the scan chain with as little delay as possible.

Boundary Scan Register

The Boundary Scan Register is a collection of flip flops that can be preset by the logic level found on the RAM’s input or I/O pins.

The flip flops are then daisy chained together so the levels found can be shifted serially out of the JTAG Port’s TDO pin. The

Boundary Scan Register also includes a number of place holder flip flops (always set to a logic 1). The relationship between the

device pins and the bits in the Boundary Scan Register is described in the Scan Order Table following. The Boundary Scan

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Register, under the control of the TAP Controller, is loaded with the contents of the RAMs I/O ring when the controller is in

Capture-DR state and then is placed between the TDI and TDO pins when the controller is moved to Shift-DR state. SAMPLE-Z,

SAMPLE/PRELOAD and EXTEST instructions can be used to activate the Boundary Scan Register.

                                                                  JTAG TAP Block Diagram

                                              ·         ·         ·          ·         ·         ·       ·       ·

                                      ·                           Boundary Scan Register                                ·

                                      ·                                                                                 1

                                     108                       0

                                                               Bypass Register                                          0

                                                               2  1   0

                                                               Instruction Register

                    TDI                                                                                                         TDO

                                                               ID Code Register

                                                               31 30 29  ·         · ··   2   1  0

                                                                      Control Signals

                    TMS

                    TCK                                    Test Access Port (TAP) Controller

Identification (ID) Register

The ID Register is a 32-bit register that is loaded with a device and vendor specific 32-bit code when the controller is put in

Capture-DR state with the IDCODE command loaded in the Instruction Register. The code is loaded from a 32-bit on-chip ROM.

It describes various attributes of the RAM as indicated below. The register is then placed between the TDI and TDO pins when the

controller is moved into Shift-DR state. Bit 0 in the register is the LSB and the first to reach TDO when shifting begins.

ID Register Contents

                                                                                                                                GSI Technology                Presence Register

                                                     See BSDL Model                                                             JEDEC Vendor

                                                                                                                                      ID Code

Bit #  31  30  29   28        27  26      25     24  23    22     21     20  19    18     17     16  15  14  13     12  11  10  9  8  7  6     5  4  3  2  1  0

       X   X   X    X         X   X       X      X   X     X      X      X      X  X      X      X   X   X   X      X   0   0   0  1  1  0     1  1  0  0  1  1

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Tap Controller Instruction Set

Overview

There are two classes of instructions defined in the Standard 1149.1-1990; the standard (Public) instructions, and device specific

(Private) instructions. Some Public instructions are mandatory for 1149.1 compliance. Optional Public instructions must be

implemented in prescribed ways. The TAP on this device may be used to monitor all input and I/O pads, and can be used to load

address, data or control signals into the RAM or to preload the I/O buffers.

When the TAP controller is placed in Capture-IR state the two least significant bits of the instruction register are loaded with 01.

When the controller is moved to the Shift-IR state the Instruction Register is placed between TDI and TDO. In this state the desired

instruction is serially loaded through the TDI input (while the previous contents are shifted out at TDO). For all instructions, the

TAP executes newly loaded instructions only when the controller is moved to Update-IR state. The TAP instruction set for this

device is listed in the following table.

                                             JTAG Tap Controller State Diagram

          1         Test Logic Reset

                          0

                    Run Test Idle         1            Select DR              1                                        Select IR    1

          0                                                   0                                                              0

                                                 1  Capture DR                   1                                     Capture IR

                                                           0                                                              0

                                                       Shift DR               0                                           Shift IR  0

                                                              1                                                              1

                                                 1     Exit1 DR                  1                                        Exit1 IR

                                                              0                                                              0

                                                    Pause DR                  0                                        Pause IR     0

                                                              1                                                              1

                                                       Exit2 DR               0                                           Exit2 IR  0

                                                              1                                                              1

                                                    Update DR                                                          Update IR

                                                    1            0                                                     1        0

Instruction Descriptions

BYPASS

When the BYPASS instruction is loaded in the Instruction Register the Bypass Register is placed between TDI and TDO. This

occurs when the TAP controller is moved to the Shift-DR state. This allows the board level scan path to be shortened to facili-

tate testing of other devices in the scan path.

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SAMPLE/PRELOAD

SAMPLE/PRELOAD is a Standard 1149.1 mandatory public instruction. When the SAMPLE / PRELOAD instruction is

loaded in the Instruction Register, moving the TAP controller into the Capture-DR state loads the data in the RAMs input and

I/O buffers into the Boundary Scan Register. Boundary Scan Register locations are not associated with an input or I/O pin, and

are loaded with the default state identified in the Boundary Scan Chain table at the end of this section of the datasheet. Because

the RAM clock is independent from the TAP Clock (TCK) it is possible for the TAP to attempt to capture the I/O ring contents

while the input buffers are in transition (i.e. in a metastable state). Although allowing the TAP to sample metastable inputs will

not harm the device, repeatable results cannot be expected. RAM input signals must be stabilized for long enough to meet the

TAPs input data capture set-up plus hold time (tTS plus tTH). The RAMs clock inputs need not be paused for any other TAP

operation except capturing the I/O ring contents into the Boundary Scan Register. Moving the controller to Shift-DR state then

places the boundary scan register between the TDI and TDO pins.

EXTEST

EXTEST is an IEEE 1149.1 mandatory public instruction. It is to be executed whenever the instruction register is loaded with

all logic 0s. The EXTEST command does not block or override the RAM’s input pins; therefore, the RAM’s internal state is

still determined by its input pins.



Typically, the Boundary Scan Register is loaded with the desired pattern of data with the SAMPLE/PRELOAD command.

Then the EXTEST command is used to output the Boundary Scan Register’s contents, in parallel, on the RAM’s data output

drivers on the falling edge of TCK when the controller is in the Update-IR state.



Alternately, the Boundary Scan Register may be loaded in parallel using the EXTEST command. When the EXTEST instruc-

tion is selected, the sate of all the RAM’s input and I/O pins, as well as the default values at Scan Register locations not asso-

ciated with a pin, are transferred in parallel into the Boundary Scan Register on the rising edge of TCK in the Capture-DR

state, the RAM’s output pins drive out the value of the Boundary Scan Register location with which each output pin is associ-

ated.

IDCODE

The IDCODE instruction causes the ID ROM to be loaded into the ID register when the controller is in Capture-DR mode and

places the ID register between the TDI and TDO pins in Shift-DR mode. The IDCODE instruction is the default instruction

loaded in at power up and any time the controller is placed in the Test-Logic-Reset state.

SAMPLE-Z

If the SAMPLE-Z instruction is loaded in the instruction register, all RAM outputs are forced to an inactive drive state (high-

Z) and the Boundary Scan Register is connected between TDI and TDO when the TAP controller is moved to the Shift-DR

state.

JTAG TAP Instruction Set Summary

   Instruction      Code                                         Description                                              Notes

   EXTEST           000               Places the Boundary Scan Register between TDI and TDO.                                1

   IDCODE           001               Preloads ID Register and places it between TDI and TDO.                               1, 2

   SAMPLE-Z         010               Captures I/O ring contents. Places the Boundary Scan Register between TDI and TDO.    1

                                      Forces all RAM output drivers to High-Z.

        GSI         011                      GSI Private Instruction.                                                       1

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JTAG TAP Instruction Set Summary

SAMPLE/PRELOAD         100            Captures I/O ring contents. Places the Boundary Scan Register between TDI and TDO.                              1

        GSI            101                                                  GSI Private Instruction.                                                  1

        GSI            110                                                  GSI Private Instruction.                                                  1

        BYPASS         111                              Places Bypass Register between TDI and TDO.                                                   1

Notes:

1.  Instruction codes expressed in binary, MSB on left, LSB on right.

2.  Default instruction automatically loaded at power-up and in test-logic-reset state.

JTAG Port Recommended Operating Conditions and DC Characteristics

                       Parameter                                                Symbol                Min.                       Max.           Unit  Notes

                       Test Port Input Low Voltage                              VILJ                  –0.3                       0.3 * VDD      V        1

                     Test Port Input High Voltage                               VIHJ           0.7 * VDD                         VDD +0.3       V        1

                TMS, TCK and TDI Input Leakage Current                          IINHJ                 –300                       1              uA       2

                TMS, TCK and TDI Input Leakage Current                          IINLJ                 –1                         100            uA       3

                     TDO Output Leakage Current                                 IOLJ                  –1                         1              uA       4

                     Test Port Output High Voltage                              VOHJ           VDD – 0.2                         —              V        5, 6

                     Test Port Output Low Voltage                               VOLJ                  —                          0.2            V        5, 7

                     Test Port Output CMOS High                                 VOHJC          VDD – 0.1                         —              V        5, 8

                     Test Port Output CMOS Low                                  VOLJC                 —                          0.1            V        5, 9

Notes:

1.  Input Under/overshoot voltage must be –1 V < Vi <   VDDn  +1  V    not  to  exceed 2.9  V  maximum, with           a  pulse  width not  to  exceed 20% tTKC.

2.  VILJ  VIN VDDn

3.  0 V VIN VILJn

4.  Output Disable, VOUT = 0 to VDDn

5.  The TDO output driver is served by the VDD supply.

6.  IOHJ = –2 mA

7.  IOLJ = + 2 mA

8.  IOHJC = –100 uA

9.  IOLJC = +100 uA

Rev: 1.03b 11/2017                                      24/27                                                                              © 2012, GSI Technology

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                                                                                        GS82582DT20/38GE-550/500/450/400

JTAG Port AC Test Conditions

              Parameter                         Conditions                                                             JTAG Port AC Test Load

              Input high level                   VDD – 0.2 V                            TDO

              Input low level                    0.2 V

              Input slew rate                    1 V/ns                                                                       50              30pF*

        Input reference level                    VDD/2                                                                 VDD/2

        Output reference level                   VDD/2                                        * Distributed Test Jig Capacitance

Notes:

1.  Include scope and jig capacitance.

2.  Test conditions as shown unless otherwise   noted.

                                                        JTAG     Port   Timing Diagram

                                        tTKC                            tTKH            tTKL

                    TCK

                                                                 tTH

                                                            tTS

                    TDI

                                                                 tTH

                                                            tTS

                    TMS

                                                 tTKQ

                    TDO

                                                                 tTH

                                                            tTS

    Parallel  SRAM  input

JTAG Port AC Electrical         Characteristics

        Parameter                       Symbol   Min             Max          Unit

        TCK Cycle Time                  tTKC            50       —            ns

        TCK Low to TDO Valid            tTKQ            —        20           ns

        TCK High Pulse Width            tTKH            20       —            ns

        TCK Low Pulse Width             tTKL            20       —            ns

    TDI & TMS Set Up Time               tTS             10       —            ns

        TDI & TMS Hold Time             tTH             10       —            ns

Rev: 1.03b 11/2017                                               25/27                                                        © 2012, GSI Technology

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                                                                                                        GS82582DT20/38GE-550/500/450/400

                                    Package    Dimensions—165-Bump FPBGA (Package GE)

   A1  CORNER                TOP VIEW                                   Ø0.10 M C             BOTTOM VIEW              A1 CORNER

                                                                        Ø0.25 M C A B

                                                                              Ø0.40~0.60 (165x)

   1   2  3         4  5  6  7  8   9  10  11                                                 11 10  9  8  7  6     5  4  3    2  1

A                                                                                                                                    A

B                                                                                                                                    B

C                                                                                                                                    C

D                                                                                                                                    D

E                                                                                                                                    E

F                                                                                   1.0                                              F

G                                                                    17±0.05                                                         G

H                                                                             14.0  1.0                                              H

J                                                                                                                                    J

K                                                                                                                                    K

L                                                                                                                                    L

M                                                                                                                                    M

N                                                                                                                                    N

P                                                                                                                                    P

R                                                                                                                                    R

                                                                     A                                        1.0         1.0

                                                                                                              10.0

                                                          C                         B                         15±0.05

                                                          0.15                      0.20(4x)

                    SEATING  PLANE                        1.50 MAX.

   C                                           0.36~0.46

Rev: 1.03b 11/2017                                                   26/27                                                              © 2012, GSI Technology

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                                                                                     GS82582DT20/38GE-550/500/450/400

Ordering Information GSI SigmaQuad-II+ SRAM

    Org             Part Number1             Type                                    Package                                    Speed  TJ2

                                                                                                                                (MHz)

    16M x 18        GS82582DT20GE-550      SigmaQuad-II+ SRAM                        RoHS-compliant 165-bump BGA                550           C

    16M x 18        GS82582DT20GE-500      SigmaQuad-II+ SRAM                        RoHS-compliant 165-bump BGA                500           C

    16M x 18        GS82582DT20GE-450      SigmaQuad-II+ SRAM                        RoHS-compliant 165-bump BGA                450           C

    16M x 18        GS82582DT20GE-400      SigmaQuad-II+ SRAM                        RoHS-compliant 165-bump BGA                400           C

    16M x 18        GS82582DT20GE-550I     SigmaQuad-II+ SRAM                        RoHS-compliant 165-bump BGA                550           I

    16M x 18        GS82582DT20GE-500I     SigmaQuad-II+ SRAM                        RoHS-compliant 165-bump BGA                500           I

    16M x 18        GS82582DT20GE-450I     SigmaQuad-II+ SRAM                        RoHS-compliant 165-bump BGA                450           I

    16M x 18        GS82582DT20GE-400I     SigmaQuad-II+ SRAM                        RoHS-compliant 165-bump BGA                400           I

    8M x 36         GS82582DT38GE-550      SigmaQuad-II+ SRAM                        RoHS-compliant 165-bump BGA                550           C

    8M x 36         GS82582DT38GE-500      SigmaQuad-II+ SRAM                        RoHS-compliant 165-bump BGA                500           C

    8M x 36         GS82582DT38GE-450      SigmaQuad-II+ SRAM                        RoHS-compliant 165-bump BGA                450           C

    8M x 36         GS82582DT38GE-400      SigmaQuad-II+ SRAM                        RoHS-compliant 165-bump BGA                400           C

    8M x 36         GS82582DT38GE-550I     SigmaQuad-II+ SRAM                        RoHS-compliant 165-bump BGA                550           I

    8M x 36         GS82582DT38GE-500I     SigmaQuad-II+ SRAM                        RoHS-compliant 165-bump BGA                500           I

    8M x 36         GS82582DT38GE-450I     SigmaQuad-II+ SRAM                        RoHS-compliant 165-bump BGA                450           I

    8M x 36         GS82582DT38GE-400I     SigmaQuad-II+ SRAM                        RoHS-compliant 165-bump BGA                400           I

Notes:

1.  Customers requiring delivery in Tape and Reel should add the character  “T”  to  the end of the part number. 

    Example: GS82582DT38GE-400T.

2.  C = Commercial Temperature Range. I = Industrial Temperature Range.

SigmaQuad-II+ SRAM Revision       History

              File Name                    Format/Content                            Description of changes

              82582DTxx_r1                                                  • Creation of datasheet

              82582DTxx_r1_01              Content                          • Removed x8 and x9 configurations

                                                                            • Removed leaded part numbers

              82582DTxx_r1_02              Content                          • Added Power-Up Initialization section on page 10

                                                                            • Added tKInit specification

                                                                            • Removed Preliminary banner

                                                                            • Added Op Current CZ data

              82582DTxx_r1_03              Content                          • (Rev1.03a: Corrected erroneous information in Input and Output

                                                                            Leakage Characteristics table)

                                                                            • (Rev1.03b: Updated CQ Phase Distortion for 550 MHz)

Rev: 1.03b 11/2017                           27/27                                                                     © 2012, GSI Technology

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GSI Technology:

GS82582DT20GE-550       GS82582DT20GE-450I  GS82582DT38GE-550  GS82582DT20GE-400I  GS82582DT38GE-

400  GS82582DT20GE-500I  GS82582DT20GE-450  GS82582DT20GE-400  GS82582DT20GE-550I

GS82582DT20GE-500   GS82582DT38GE-500I      GS82582DT38GE-500  GS82582DT38GE-450   GS82582DT38GE-550I

GS82582DT38GE-400I      GS82582DT38GE-450I

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