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GS8182S08BGD-375I

器件型号:GS8182S08BGD-375I
器件类别:存储   
厂商名称:GSI Technology
厂商官网:http://www.gsitechnology.com/
标准:
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器件描述

SRAM 1.8 or 1.5V 2M x 8 18M

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
GSI Technology
产品种类:
Product Category:
SRAM
RoHS:YES
Memory Size:18 Mbit
Organization:2 M x 8
Maximum Clock Frequency:375 MHz
接口类型:
Interface Type:
Parallel
电源电压-最大:
Supply Voltage - Max:
1.9 V
电源电压-最小:
Supply Voltage - Min:
1.7 V
Supply Current - Max:690 mA
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
BGA-165
封装:
Packaging:
Tray
Memory Type:DDR-II
系列:
Series:
GS8182S08BGD
类型:
Type:
SigmaSIO DDR-II
商标:
Brand:
GSI Technology
Moisture Sensitive:Yes
产品类型:
Product Type:
SRAM
工厂包装数量:
Factory Pack Quantity:
18
子类别:
Subcategory:
Memory & Data Storage
商标名:
Tradename:
SigmaSIO DDR-II

GS8182S08BGD-375I器件文档内容

                                                             GS8182R08/09/18/36BD-400/375/333/300/250/200/167

165-Bump BGA                                     18Mb SigmaDDR-II™                                                             400 MHz–167 MHz

Commercial Temp                                        Burst of 4 SRAM                                                         1.8 V VDD

Industrial Temp                                                                                                                1.8 V and 1.5 V I/O

Features                                                             inputs, not differential inputs to a single differential clock input

• Simultaneous Read and Write SigmaDDR-II™ Interface                 buffer. The device also allows the user to manipulate the

• Common I/O bus                                                     output register clock inputs quasi independently with the C and

• JEDEC-standard pinout and package                                  C clock inputs. C and C are also independent single-ended

• Double Data Rate interface                                         clock inputs, not differential inputs. If the C clocks are tied

• Byte Write (x36 and x18) and Nybble Write (x8) function            high, the K clocks are routed internally to fire the output

• Burst of 4 Read and Write                                          registers instead.

• 1.8 V +100/–100 mV core power supply                               Each internal read and write operation in a SigmaDDR-II B4

• 1.5 V or 1.8 V HSTL Interface                                      RAM is four times wider than the device I/O bus. An input

• Pipelined read operation with self-timed Late Write                data bus de-multiplexer is used to accumulate incoming data

• Fully coherent read and write pipelines                            before it is simultaneously written to the memory array. An

• ZQ pin for programmable output drive strength                      output data multiplexer is used to capture the data produced

• IEEE 1149.1 JTAG-compliant Boundary Scan                           from a single memory array read and then route it to the

• Pin-compatible with present 9Mb, 36Mb, and 72Mb and                appropriate output drivers as needed.

future 144Mb devices

• 165-bump, 13 mm x 15 mm, 1 mm bump pitch BGA package               When a new address is loaded into a x18 or x36 version of the

• RoHS-compliant 165-bump BGA package available                      part, A0 and A1 are used to initialize the pointers that control

SigmaDDR-II™ Family Overview                                         the data multiplexer / de-multiplexer so the RAM can perform

The GS8182R08/09/18/36BD are built in compliance with the            "critical word first" operations. From an external address point

SigmaDDR-II SRAM pinout standard for Common I/O                      of view, regardless of the starting point, the data transfers

synchronous SRAMs. They are 18,874,368-bit (18Mb)                    always follow the same linear sequence {00, 01, 10, 11} or

SRAMs. The GS8182R08/09/18/36BD SigmaDDR-II SRAMs                    {01, 10, 11, 00} or {10, 11, 00, 01} or {11, 00, 01, 10} (where

are just one element in a family of low power, low voltage           the digits shown represent A1, A0).

HSTL I/O SRAMs designed to operate at the speeds needed to           Unlike the x18 and x36 versions, the input and output data

implement economical high performance networking systems.            multiplexers of the x8 and x9 versions are not preset by

Clocking and Addressing Schemes                                      address inputs and therefore do not allow "critical word first"

                                                                     operations. The address fields of the x8 and x9 SigmaDDR-II

The GS8182R08/09/18/36BD SigmaDDR-II SRAMs are                       B4 RAMs are two address pins less than the advertised index

synchronous devices. They employ two input register clock            depth (e.g., the 2M x 8 has a 512K addressable index, and A0

inputs, K and K. K and K are independent single-ended clock          and A1 are not accessible address pins).

                                                          Parameter  Synopsis

                                     -400        -375        -333    -300      -250      -200                          -167

                             tKHKH   2.5 ns      2.67 ns    3.0 ns   3.3 ns    4.0 ns    5.0 ns                        6.0 ns

                             tKHQV   0.45 ns     0.45 ns    0.45 ns  0.45 ns   0.45 ns   0.45 ns                       0.5 ns

Rev: 1.04c 11/2011                                          1/37                                                               © 2007, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                           GS8182R08/09/18/36BD-400/375/333/300/250/200/167

                                     512K x 36 SigmaDDR-II SRAM—Top View

        1           2        3       4     5     6    7                                                                8    9        10      11

    A   CQ          NC/SA    NC/SA   R/W   BW2   K    BW1                                                              LD   SA       NC/SA   CQ

                    (144Mb)  (36Mb)                                                                                                  (72Mb)

    B   NC          DQ27     DQ18    SA    BW3   K    BW0                                                              SA   NC/SA    NC      DQ8

                                                                                                                            (288Mb)

    C   NC          NC       DQ28    VSS   SA    SA0  SA1                 VSS                                               NC       DQ17    DQ7

    D   NC          DQ29     DQ19    VSS   VSS   VSS  VSS                 VSS                                               NC       NC      DQ16

    E   NC          NC       DQ20    VDDQ  VSS   VSS  VSS                 VDDQ                                              NC       DQ15    DQ6

    F   NC          DQ30     DQ21    VDDQ  VDD   VSS  VDD                 VDDQ                                              NC       NC      DQ5

    G   NC          DQ31     DQ22    VDDQ  VDD   VSS  VDD                 VDDQ                                              NC       NC      DQ14

    H   Doff        VREF     VDDQ    VDDQ  VDD   VSS  VDD                 VDDQ                                              VDDQ     VREF    ZQ

    J   NC          NC       DQ32    VDDQ  VDD   VSS  VDD                 VDDQ                                              NC       DQ13    DQ4

    K   NC          NC       DQ23    VDDQ  VDD   VSS  VDD                 VDDQ                                              NC       DQ12    DQ3

    L   NC          DQ33     DQ24    VDDQ  VSS   VSS  VSS                 VDDQ                                              NC       NC      DQ2

    M   NC          NC       DQ34    VSS   VSS   VSS  VSS                                                              VSS  NC       DQ11    DQ1

    N   NC          DQ35     DQ25    VSS   SA    SA   SA                                                               VSS  NC       NC      DQ10

    P   NC          NC       DQ26    SA    SA    C    SA                                                               SA   NC       DQ9     DQ0

    R   TDO         TCK      SA      SA    SA    C    SA                                                               SA   SA       TMS     TDI

                                     11 x 15 Bump BGA—13 x 15 mm2 Body—1 mm Bump Pitch

Notes:

1.  BW0 controls writes to DQ0:DQ8; BW1 controls writes to DQ9:DQ17; BW2 controls writes to DQ18:DQ26; BW3 controls writes to

    DQ27:DQ35.

Rev: 1.04c 11/2011                         2/37                                                                                      © 2007, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                 GS8182R08/09/18/36BD-400/375/333/300/250/200/167

                                           1M x 18 SigmaDDR-II SRAM—Top View

         1                2       3        4     5                      6    7                                         8    9     10      11

    A    CQ               NC/SA   SA       R/W   BW1                    K    NC/SA                                     LD   SA    NC/SA   CQ

                          (72Mb)                                             (144Mb)                                              (36Mb)

    B    NC               DQ9     NC       SA    NC/SA                  K    BW0                                       SA   NC    NC      DQ8

                                                 (288Mb)

    C    NC               NC      NC       VSS   SA                     SA0  SA1      VSS                                   NC    DQ7     NC

    D    NC               NC      DQ10     VSS   VSS                    VSS  VSS      VSS                                   NC    NC      NC

    E    NC               NC      DQ11     VDDQ  VSS                    VSS  VSS      VDDQ                                  NC    NC      DQ6

    F    NC               DQ12    NC       VDDQ  VDD                    VSS  VDD      VDDQ                                  NC    NC      DQ5

    G    NC               NC      DQ13     VDDQ  VDD                    VSS  VDD      VDDQ                                  NC    NC      NC

    H    Doff             VREF    VDDQ     VDDQ  VDD                    VSS  VDD      VDDQ                                  VDDQ  VREF    ZQ

    J    NC               NC      NC       VDDQ  VDD                    VSS  VDD      VDDQ                                  NC    DQ4     NC

    K    NC               NC      DQ14     VDDQ  VDD                    VSS  VDD      VDDQ                                  NC    NC      DQ3

    L    NC               DQ15    NC       VDDQ  VSS                    VSS  VSS      VDDQ                                  NC    NC      DQ2

    M    NC               NC      NC       VSS   VSS                    VSS  VSS                                       VSS  NC    DQ1     NC

    N    NC               NC      DQ16     VSS   SA                     SA   SA                                        VSS  NC    NC      NC

    P    NC               NC      DQ17     SA    SA                     C    SA                                        SA   NC    NC      DQ0

    R    TDO              TCK     SA       SA    SA                     C    SA                                        SA   SA    TMS     TDI

                                           11 x 15 Bump BGA—13 x 15 mm2 Body—1 mm Bump Pitch

Notes:

1.  BW0  controls writes  to DQ0:DQ8; BW1  controls writes to DQ9:DQ17

Rev: 1.04c 11/2011                               3/37                                                                             © 2007, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                   GS8182R08/09/18/36BD-400/375/333/300/250/200/167

                                             2M x 9 SigmaDDR-II SRAM—Top View

            1            2             3     4     5        6    7                                                     8    9     10      11

    A       CQ           NC/SA         SA    R/W   NC       K    NC/SA                                                 LD   SA    NC/SA   CQ

                         (72Mb)                                  (144Mb)                                                          (36Mb)

    B       NC           NC            NC    SA    NC/SA    K    BW                                                    SA   NC    NC      DQ4

                                                   (288Mb)

    C       NC           NC            NC    VSS   SA       NC   SA            VSS                                          NC    NC      NC

    D       NC           NC            NC    VSS   VSS      VSS  VSS           VSS                                          NC    NC      NC

    E       NC           NC            DQ5   VDDQ  VSS      VSS  VSS           VDDQ                                         NC    NC      DQ3

    F       NC           NC            NC    VDDQ  VDD      VSS  VDD           VDDQ                                         NC    NC      NC

    G       NC           NC            DQ6   VDDQ  VDD      VSS  VDD           VDDQ                                         NC    NC      NC

    H       Doff         VREF          VDDQ  VDDQ  VDD      VSS  VDD           VDDQ                                         VDDQ  VREF    ZQ

    J       NC           NC            NC    VDDQ  VDD      VSS  VDD           VDDQ                                         NC    DQ2     NC

    K       NC           NC            NC    VDDQ  VDD      VSS  VDD           VDDQ                                         NC    NC      NC

    L       NC           DQ7           NC    VDDQ  VSS      VSS  VSS           VDDQ                                         NC    NC      DQ1

    M       NC           NC            NC    VSS   VSS      VSS  VSS                                                   VSS  NC    NC      NC

    N       NC           NC            NC    VSS   SA       SA   SA                                                    VSS  NC    NC      NC

    P       NC           NC            DQ8   SA    SA       C    SA                                                    SA   NC    NC      DQ0

    R       TDO          TCK           SA    SA    SA       C    SA                                                    SA   SA    TMS     TDI

                                             11 x 15 Bump BGA—13 x 15 mm2 Body—1 mm Bump Pitch

Notes:

1.  Unlike  the x36 and  x18 versions  of this device, the x8 and x9 versions do not give the user access to A0.

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                                                    GS8182R08/09/18/36BD-400/375/333/300/250/200/167

                                              2M x 8 SigmaDDR-II SRAM—Top View

        1           2                   3     4     5                6    7                                            8    9     10           11

    A   CQ          NC/SA               SA    R/W   NW1              K    NC/SA                                        LD   SA    NC/SA        CQ

                    (72Mb)                                                (144Mb)                                                 (36Mb)

    B   NC          NC                  NC    SA    NC/SA            K    NW0                                          SA   NC    NC           DQ3

                                                    (288Mb)

    C   NC          NC                  NC    VSS   SA               NC   SA       VSS                                      NC    NC           NC

    D   NC          NC                  NC    VSS   VSS              VSS  VSS      VSS                                      NC    NC           NC

    E   NC          NC                  DQ4   VDDQ  VSS              VSS  VSS      VDDQ                                     NC    NC           DQ2

    F   NC          NC                  NC    VDDQ  VDD              VSS  VDD      VDDQ                                     NC    NC           NC

    G   NC          NC                  DQ5   VDDQ  VDD              VSS  VDD      VDDQ                                     NC    NC           NC

    H   Doff        VREF                VDDQ  VDDQ  VDD              VSS  VDD      VDDQ                                     VDDQ  VREF         ZQ

    J   NC          NC                  NC    VDDQ  VDD              VSS  VDD      VDDQ                                     NC    DQ1          NC

    K   NC          NC                  NC    VDDQ  VDD              VSS  VDD      VDDQ                                     NC    NC           NC

    L   NC          DQ6                 NC    VDDQ  VSS              VSS  VSS      VDDQ                                     NC    NC           DQ0

    M   NC          NC                  NC    VSS   VSS              VSS  VSS                                          VSS  NC    NC           NC

    N   NC          NC                  NC    VSS   SA               SA   SA                                           VSS  NC    NC           NC

    P   NC          NC                  DQ7   SA    SA               C    SA                                           SA   NC    NC           NC

    R   TDO         TCK                 SA    SA    SA               C    SA                                           SA   SA    TMS          TDI

                                              11 x 15 Bump BGA—13 x 15 mm2 Body—1 mm Bump Pitch

Notes:

1.  Unlike the x36 and x18 versions of this device, the x8 and x9 versions do not give the user access to A0 and A1.              SA0 and SA1  are set  to

    0 at the beginning of each access.

2.  NW0 controls writes to DQ0:DQ3; NW1 controls writes to DQ4:DQ7.

Rev: 1.04c 11/2011                                  5/37                                                                          © 2007, GSI Technology

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Pin Description Table

        Symbol                                  Description                          Type                                  Comments

        SA             Synchronous Address Inputs                                    Input                                 —

        R/W                                    Read/Write Control Pin                Input                                 Write Active Low; Read Active  High

    BW0–BW3            Synchronous Byte Writes                                       Input                                 Active Low

                                                                                                                           x18/x36 only

    NW0–NW1            Nybble Write Control Pin                                      Input                                 Active Low

                                                                                                                           x8 only

        BW                                     Byte Write Control Pin                Input                                 Active Low

                                                                                                                           x9 only

        LD                                     Synchronous Load Pin                  Input                                 Active Low

        K                                       Input Clock                          Input                                 Active High

        K                                       Input Clock                          Input                                 Active Low

        C                                       Output Clock                         Input                                 Active High

        C                                       Output Clock                         Input                                 Active Low

        TMS                                     Test Mode Select                     Input                                 —

        TDI                                     Test Data Input                      Input                                 —

        TCK                                     Test Clock Input                     Input                                 —

        TDO                                     Test Data Output                     Output                                —

        VREF           HSTL Input Reference Voltage                                  Input                                 —

        ZQ             Output Impedance Matching Input                               Input                                 —

        DQ                                      Data I/O                             Input/Output                          Three State

        Doff                                   Disable DLL when low                  Input                                 Active Low

        CQ                                      Output Echo Clock                    Output                                —

        CQ                                      Output Echo Clock                    Output                                —

        VDD                                     Power Supply                         Supply                                1.8 V Nominal

        VDDQ           Isolated Output Buffer Supply                                 Supply                                1.5 V or 1.8 V Nominal

        VSS                                    Power Supply: Ground                  Supply                                —

        NC                                      No Connect                           —                                     —

Notes:

1.  NC = Not Connected to die or any other pin

2.  When ZQ pin is directly connected to VDDQ, output impedance is set  to  minimum  value and it cannot               be  connected to ground or left

    unconnected.

3.  C, C, K, K cannot be set to VREF voltage.

Rev: 1.04c 11/2011                                               6/37                                                      © 2007, GSI Technology

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Background

Common I/O SRAMs, from a system architecture point of view, are attractive in read dominated or block transfer applications.

Therefore, the SigmaDDR-II SRAM interface and truth table are optimized for burst reads and writes. Common I/O SRAMs are

unpopular in applications where alternating reads and writes are needed because bus turnaround delays can cut high speed

Common I/O SRAM data bandwidth in half.

Burst Operations

Read and write operations are “burst” operations. In every case where a read or write command is accepted by the SRAM, it will

respond by issuing or accepting four beats of data, executing a data transfer on subsequent rising edges of K and K, as illustrated in

the timing diagrams. This means that it is possible to load new addresses every other K clock cycle. Addresses can be loaded less

often, if intervening deselect cycles are inserted.

Deselect Cycles

Chip Deselect commands are pipelined to the same degree as read commands. This means that if a deselect command is applied to

the SRAM on the next cycle after a read command captured by the SRAM, the device will complete the four beat read data transfer

and then execute the deselect command, returning the output drivers to high-Z.A high on the LD pin prevents the RAM from

loading read or write command

inputs and puts the RAM into deselect mode as soon as it completes all outstanding burst transfer operations.

SigmaDDR-II B4 SRAM Read Cycles

The status of the Address, LD and R/W pins are evaluated on the rising edge of K. Because the device executes a four beat burst

transfer in response to a read command, if the previous command captured was a read or write command, the Address, LD and R/

W pins are ignored. If the previous command captured was a deselect, the control pin status is checked.The SRAM executes

pipelined reads. The read command is clocked into the SRAM by a rising edge of K. After the next rising edge of K, the SRAM

produces data out in response to the next rising edge of C (or the next rising edge of K, if C and C are tied high). The second beat

of data is transferred on the next rising edge of C, then on the next rising edge of C and finally on the next rising edge of C, for a

total of four transfers per address load.

SigmaDDR-II B4 SRAM Write Cycles

The status of the Address, LD and R/W pins are evaluated on the rising edge of K. Because the device executes a four beat burst

transfer in response to a write command, if the previous command captured was a read or write command, the Address, LD and R/

W pins are ignored at the next rising edge of K. If the previous command captured was a deselect, the control pin status is

checked.The SRAM executes “late write” data transfers. Data in is due at the device inputs on the rising edge of K following the

rising edge of K clock used to clock in the write command and the write address. To complete the remaining three beats of the burst

of four write transfer the SRAM captures data in on the next rising edge of K, the following rising edge of K and finally on the next

rising edge of K, for a total of four transfers per address load.

Rev: 1.04c 11/2011                                   7/37                                                              © 2007, GSI Technology

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Power-Up Sequence for SigmaQuad-II SRAMs

SigmaQuad-II SRAMs must be powered-up in a specific sequence in order to avoid undefined operations.

Power-Up Sequence

1. Power-up and maintain Doff at low state.

1a.    Apply VDD.

1b.    Apply VDDQ.

1c.    Apply VREF (may also be applied at the same time as VDDQ).

2. After power is achieved and clocks (K, K, C, C) are stablized, change Doff to high.

3. An additional 1024 clock cycles are required to lock the DLL after it has been enabled.

Note:

If you want to tie Doff high with an unstable clock, you must stop the clock for a minimum of 30 ns                    to  reset  the  DLL  after

the clocks become stablized.

DLL Constraints

• The DLL synchronizes to either K or C clock. These clocks should have low phase jitter . The DLL cannot operate at a

frequency lower than that specified by the tKHKH maximum specification for the desired operating clock frequency.

• If the incoming clock is not stablized when DLL is enabled, the DLL may lock on the wrong frequency and cause

undefined errors or failures during the initial stage.

Note:

If the frequency is changed, DLL reset is required. After reset, a minimum of 1024 cycles is required for DLL lock.

Rev: 1.04c 11/2011                           8/37                                                                      © 2007, GSI Technology

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Special Functions

Byte Write and Nybble Write Control

Byte Write Enable pins are sampled at the same time that Data In is sampled. A high on the Byte Write Enable pin associated with

a particular byte (e.g., BW0 controls D0–D8 inputs) will inhibit the storage of that particular byte, leaving whatever data may be

stored at the current address at that byte location undisturbed. Any or all of the Byte Write Enable pins may be driven high or low

during the data in sample times in a write sequence.

Each write enable command and write address loaded into the RAM provides the base address for a 4 beat data transfer. The x18

version of the RAM, for example, may write 72 bits in association with each address loaded. Any 9-bit byte may be masked in any

write sequence.

Nybble Write (4-bit) write control is implemented on the 8-bit-wide version of the device. For the x8 version of the device,

“Nybble Write Enable” and “NBx” may be substituted in all the discussion above.

Example x18 RAM Write Sequence using Byte Write Enables

Data In Sample Time                  BW0              BW1           D0–D8                                                      D9–D17

         Beat 1                      0                1             Data In                                            Don’t Care

         Beat 2                      1                0             Don’t Care                                                 Data In

         Beat 3                      0                0             Data In                                                    Data In

         Beat 4                      1                0             Don’t Care                                                 Data In

Resulting Write Operation

Byte 1              Byte 2           Byte 1                Byte 2   Byte 1               Byte 2                        Byte 1             Byte 2

D0–D8               D9–D17           D0–D8               D9–D17     D0–D8                D9–D17                        D0–D8              D9–D17

Written             Unchanged        Unchanged             Written  Written              Written                       Unchanged          Written

         Beat 1                                 Beat 2                           Beat 3                                           Beat 4

Output Register Control

SigmaDDR-II SRAMs offer two mechanisms for controlling the output data registers. Typically, control is handled by the Output

Register Clock inputs, C and C. The Output Register Clock inputs can be used to make small phase adjustments in the firing of the

output registers by allowing the user to delay driving data out as much as a few nanoseconds beyond the next rising edges of the K

and K clocks. If the C and C clock inputs isare tied high, the RAM reverts to K and K control of the outputs, allowing the RAM to

function as a conventional pipelined read SRAM.

Rev: 1.04c 11/2011                                         9/37                                                        © 2007, GSI Technology

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                                     Example Four Bank Depth Expansion Schematic

LD3

R3/W3

LD2

R2/W2

LD1

R1/W1

LD0

R0/W0

A0–An

       K

                         Bank 0      Bank 1    Bank 2                                                                  Bank 3

                         A           A         A                                                                       A

                         R/W         R/W       R/W                                                                     R/W

                         LD          LD        LD                                                                      LD

                         K       CQ  K    CQ   K    CQ                                                                 K    CQ

                                 DQ       DQ       DQ                                                                       DQ

DQ1-DQn

          CQ0

          CQ1

          CQ2

          CQ3

Note:

For simplicity BWn  not  shown.

Rev: 1.04c 11/2011                      10/37                                                                          © 2007, GSI Technology

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FLXDrive-II Output Driver Impedance Control

HSTL I/O SigmaDDR-II SRAMs are supplied with programmable impedance output drivers. The ZQ pin must be connected to
5VXSSthveiavaanlueexotefrtnhael  resistor, RQ,  to allow the SRAM to monitor and adjust its output driver impedance. The value  of RQ must be
                                 desired RAM    output impedance. The allowable range of RQ to guarantee impedance matching     continuously is
between 175Ω and 350Ω. Periodic readjustment of the output driver impedance is necessary as the impedance is affected by drifts
in supply voltage and temperature. The SRAM’s output impedance circuitry compensates for drifts in supply voltage and tempera-
ture. A clock cycle counter periodically triggers an impedance evaluation, resets and counts again. Each impedance evaluation may
move the output driver impedance level one step at a time towards the optimum level.

Common I/O SigmaDDR-II B4 SRAM Truth Table

                                                                                              DQ

Kn                               LD             R/W                                                                             Operation

                                                                       A+0            A+1         A+2                  A+3

       ↑                         1              X                      Hi-Z           Hi-Z        Hi-Z                 Hi-Z     Deselect

       ↑                         0              0                      D@Kn+1         D@Kn+1      D@Kn+2               D@Kn+2   Write

                                                                       Q@Kn+1         Q@Kn+2      Q@Kn+2               Q@Kn+3

       ↑                         0              1                      or             or          or                   or       Read

                                                                       Cn+1           Cn+2        Cn+2                 Cn+3

Note:

Q is controlled  by  K           clocks  if  C  clocks are not  used.

Rev: 1.04c 11/2011                                                             11/37                                           © 2007, GSI Technology

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B4 Byte Write Clock Truth Table

    BW  BW          BW      BW                                Current Operation                                        D   D        D       D

K↑      K↑          K↑      K↑                                       K↑                                                K↑  K↑       K↑      K↑

(tn+1)  (tn+1½)     (tn+2)  (tn+2½)                                  (tn)                                         (tn+1)   (tn+1½)  (tn+2)  (tn+2½)

    T   T           T            T                                   Write                                             D0  D2       D3      D4

                                     Dx stored if BWn = 0 in all four data transfers

    T   F           F            F                                   Write                                             D0  X        X       X

                                     Dx stored if BWn = 0 in 1st data transfer only

    F   T           F            F                                   Write                                             X   D1       X       X

                                     Dx stored if BWn = 0 in 2nd data transfer only

    F   F           T            F                                   Write                                             X   X        D2      X

                                     Dx stored if BWn = 0 in 3rd data transfer only

    F   F           F            T                                   Write                                             X   X        X       D3

                                     Dx stored if BWn = 0 in 4th data transfer only

    F   F           F            F                            Write Abort                                              X   X        X       X

                                     No Dx stored in any of the four data transfers

Notes:

1.     “1” = input “high”; “0” = input “low”; “X” = input “don’t care”; “T” = input “true”; “F” = input “false”.

2.     If one or more BWn = 0, then BW = “T”, else BW = “F”.

Rev: 1.04c 11/2011                                            12/37                                                                 © 2007, GSI Technology

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B4 Nybble Write Clock Truth Table

    NW  NW          NW      NW                                       Current Operation                                 D   D        D       D

K↑      K↑          K↑      K↑                                              K↑                                         K↑  K↑       K↑      K↑

(tn+1)  (tn+1½)     (tn+2)  (tn+2½)                                         (tn)                          (tn+1)           (tn+1½)  (tn+2)  (tn+2½)

    T   T           T       T                                               Write                                      D0  D2       D3      D4

                                                     Dx stored if NWn = 0 in all four data transfers

    T   F           F       F                                               Write                                      D0  X        X       X

                                                     Dx stored if NWn = 0 in 1st data transfer only

    F   T           F       F                                               Write                                      X   D1       X       X

                                                     Dx stored if NWn = 0 in 2nd data transfer only

    F   F           T       F                                               Write                                      X   X        D2      X

                                                     Dx stored if NWn = 0 in 3rd data transfer only

    F   F           F       T                                               Write                                      X   X        X       D3

                                                     Dx stored if NWn = 0 in 4th data transfer only

    F   F           F       F                                        Write Abort                                       X   X        X       X

                                                     No Dx stored in any of the four data transfers

Notes:

1.     “1” = input “high”; “0” = input “low”; “X” =  input “don’t care”; “T” = input “true”; “F” = input  “false”.

2.     If one or more NWn = 0, then NW = “T”,        else NW = “F”.

Rev: 1.04c 11/2011                                                   13/37                                                          © 2007, GSI Technology

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x36 Byte  Write  Enable (BWn) Truth  Table

BW0       BW1       BW2     BW3             D0–D8                 D9–D17                                               D18–D26                 D27–D35

1         1         1       1             Don’t Care              Don’t Care                                           Don’t Care              Don’t Care

0         1         1       1               Data In               Don’t Care                                           Don’t Care              Don’t Care

1         0         1       1             Don’t Care              Data In                                              Don’t Care              Don’t Care

0         0         1       1               Data In               Data In                                              Don’t Care              Don’t Care

1         1         0       1             Don’t Care              Don’t Care                                           Data In                 Don’t Care

0         1         0       1               Data In               Don’t Care                                           Data In                 Don’t Care

1         0         0       1             Don’t Care              Data In                                              Data In                 Don’t Care

0         0         0       1               Data In               Data In                                              Data In                 Don’t Care

1         1         1       0             Don’t Care              Don’t Care                                           Don’t Care              Data In

0         1         1       0               Data In               Don’t Care                                           Don’t Care              Data In

1         0         1       0             Don’t Care              Data In                                              Don’t Care              Data In

0         0         1       0               Data In               Data In                                              Don’t Care              Data In

1         1         0       0             Don’t Care              Don’t Care                                           Data In                 Data In

0         1         0       0               Data In               Don’t Care                                           Data In                 Data In

1         0         0       0             Don’t Care              Data In                                              Data In                 Data In

0         0         0       0               Data In               Data In                                              Data In                 Data In

x18 Byte Write   Enable (BWn) Truth  Table

   BW0                 BW1                            D0–D8                                                                        D9–D17

     1                   1                            Don’t Care                                                                   Don’t Care

     0                   1                            Data In                                                                      Don’t Care

     1                   0                            Don’t Care                                                                   Data In

     0                   0                            Data In                                                                      Data In

x8 Nybble Write Enable (NWn) Truth Table

   NW0                 NW1                            D0–D3                                                                        D4–D7

     1                   1                            Don’t Care                                                                   Don’t Care

     0                   1                            Data In                                                                      Don’t Care

     1                   0                            Don’t Care                                                                   Data In

     0                   0                            Data In                                                                      Data In

Rev: 1.04c 11/2011                                    14/37                                                                        © 2007, GSI Technology

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Absolute Maximum Ratings

(All voltages reference to VSS)

    Symbol                                 Description                                           Value                                   Unit

        VDD                         Voltage on VDD Pins                                          –0.5 to 2.9                                   V

    VDDQ                            Voltage in VDDQ Pins                                         –0.5 to VDD                                   V

        VREF                        Voltage in VREF Pins                                         –0.5 to VDDQ                                  V

        VI/O                        Voltage on I/O Pins                          –0.5 to VDDQ +0.5 (≤ 2.9 V max.)                              V

        VIN                         Voltage on Other Input Pins                  –0.5 to VDDQ +0.5 (≤ 2.9 V max.)                              V

        IIN                         Input Current on Any Pin                                     +/–100                            mA dc

        IOUT                        Output Current on Any I/O Pin                                +/–100                            mA dc

        TJ                      Maximum Junction Temperature                                                           125                     oC

        TSTG                        Storage Temperature                                          –55 to 125                                    oC

Note:

Permanent damage to the device may occur if the Absolute Maximum Ratings are exceeded. Operation should be restricted to Recommended

Operating Conditions. Exposure to conditions exceeding the Recommended Operating Conditions, for an extended period of time, may affect

reliability of this component.

Recommended Operating Conditions

Power Supplies

                    Parameter                                      Symbol  Min.                                        Typ.  Max.              Unit

                    Supply Voltage                                 VDD     1.7                                         1.8   1.9               V

              I/O Supply Voltage                                   VDDQ    1.4                                         —     1.9               V

              Reference Voltage                                    VREF    0.68                                        —     0.95              V

Notes:

1.  Unless otherwise noted, all performance specifications quoted are evaluated for worst case at both 1.4 V ≤ VDDQ ≤ 1.6 V (i.e., 1.5 V I/O)

    and 1.7 V ≤ VDDQ ≤ 1.9 V (i.e., 1.8 V I/O) and quoted at whichever condition is worst case.

2.  The power supplies need to be powered up simultaneously or in the following sequence: VDD, VDDQ, VREF, followed by signal inputs. The

    power down sequence must be the reverse. VDDQ must not exceed VDD.

Operating Temperature

                    Parameter                                      Symbol  Min.                                        Typ.  Max.              Unit

              Ambient Temperature                                  TA      0                                           25    70                °C

              (Commercial Range Versions)

              Ambient Temperature                                  TA      –40                                         25    85                °C

              (Industrial Range Versions)

Rev: 1.04c 11/2011                                                 15/37                                                     © 2007, GSI Technology

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HSTL I/O DC Input Characteristics

                     Parameter                         Symbol                        Min                     Max                        Units        Notes

DC Input Logic High                                    VIH (dc)                      VREF + 0.10             VDDQ + 0.3 V                  V               1, 4

DC Input Logic Low                                     VIL (dc)                      –0.3 V                  VREF – 0.10                   V               1, 3

Notes:

1.  Compatible with both 1.8 V and 1.5 V I/O drivers.

2.  These are DC test criteria. DC design criteria is VREF ± 50 mV. The              AC VIH/VIL levels  are  defined separately    for  measuring  timing

    parameters.

3.  VIL (Min) DC = –0.3 V, VIL(Min) AC = –1.5 V (pulse width ≤ 3 ns).

4.  VIH (Max) DC = VDDQ + 0.3 V, VIH(Max) AC = VDDQ + 0.85 V (pulse                  width ≤ 3 ns).

HSTL I/O AC Input Characteristics

                     Parameter                                 Symbol                        Min             Max                        Units        Notes

AC Input Logic High                                            VIH (ac)              VREF + 0.20                        —               V                  2, 3

AC Input Logic Low                                             VIL (ac)                      —               VREF – 0.20                V                  2, 3

VREF Peak-to-Peak AC Voltage                                   VREF (ac)                     —               5% VREF (DC)               V                  1

Notes:

1.  The peak-to-peak AC component superimposed on VREF may not exceed 5% of the DC component of VREF.

2.  To guarantee AC characteristics, VIH,VIL, Trise, and Tfall of inputs and clocks must be within 10% of each other.

3.  For devices supplied with HSTL I/O input buffers. Compatible with both 1.8 V and 1.5 V I/O drivers.

    Undershoot Measurement and             Timing                                            Overshoot       Measurement                and Timing

       VIH                                                                                                              20% tKHKH

                                                                                     VDD + 1.0 V

       VSS                                                                                   50%

       50%                                                                                   VDD

VSS – 1.0 V

                     20% tKHKH                                                                    VIL

Capacitance

(TA = 25oC, f = 1 MHZ, VDD =      3.3  V)

             Parameter                                 Symbol                        Test conditions                       Typ.         Max.               Unit

             Input Capacitance                         CIN                           VIN = 0 V                             4               5               pF

             Output Capacitance                        COUT                          VOUT = 0 V                            6               7               pF

             Clock Capacitance                         CCLK                                  —                             5               6               pF

Note:

This parameter is sample tested.

Rev: 1.04c 11/2011                                             16/37                                                                    © 2007, GSI  Technology

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AC Test Conditions

                                    Parameter                                                                          Conditions

                                   Input high level                                                                    VDDQ

                                    Input low level                                                                    0V

                          Max. input slew rate                                                                         2 V/ns

                          Input reference level                                                                        VDDQ/2

                          Output reference level                                                                       VDDQ/2

Note:

Test conditions as specified with output loading as shown unless otherwise noted.

                                                          AC Test Load Diagram

                    DQ

                                                                                   RQ = 250 Ω       (HSTL              I/O)

                                                                  50Ω              VREF = 0.75      V

                                                     VT = VDDQ/2

Input  and  Output Leakage Characteristics

            Parameter                                Symbol            Test Conditions                                         Min.   Max

            Input Leakage Current                    IIL                           VIN = 0 to VDD                              –2 uA  2 uA

            (except mode pins)

                    Doff                             IINDOFF           VDD ≥ VIN ≥ VIL                                       –100 uA  2 uA

                                                                       0 V ≤ VIN ≤ VIL                                         –2 uA  2 uA

            Output Leakage Current                   IOL                           Output Disable,                             –2 uA  2 uA

                                                                       VOUT = 0 to VDDQ

Rev: 1.04c 11/2011                                            17/37                                                                © 2007, GSI Technology

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Programmable Impedance HSTL Output Driver DC Electrical Characteristics

                     Parameter                                 Symbol        Min.                                      Max.    Units  Notes

Output High Voltage                                            VOH1          VDDQ/2                                    VDDQ    V      1, 3

Output Low Voltage                                             VOL1          Vss                                       VDDQ/2  V      2, 3

Output High Voltage                                            VOH2          VDDQ – 0.2                                VDDQ    V      4, 5

Output Low Voltage                                             VOL2          Vss                                       0.2     V      4, 6

Notes:

1.  IOH = (VDDQ/2) / (RQ/5) +/– 15% @ VOH = VDDQ/2 (for: 175Ω ≤ RQ ≤ 350Ω).

2.  IOL = (VDDQ/2) / (RQ/5) +/– 15% @ VOL = VDDQ/2 (for: 175Ω ≤ RQ ≤ 350Ω).

3.  Parameter tested with RQ = 250Ω and VDDQ = 1.5 V or 1.8 V

4.  0Ω ≤ RQ ≤ ∞Ω

5.  IOH = –1.0 mA

6.  IOL = 1.0 mA

Rev: 1.04c 11/2011              18/37                                                                                          © 2007, GSI Technology

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Operating Currents

                                                            -400            -375                   -333            -300            -250            -200            -167

    Parameter      Symbol       Test Conditions        0          –40  0        –40           0    –40        0     –40       0     –40       0     –40       0     –40       Notes

                                                       to         to   to         to          to         to   to         to   to         to   to         to   to         to

                                                       70°C  85°C      70°C     85°C   70°C        85°C       70°C  85°C      70°C  85°C      70°C  85°C      70°C  85°C

Operating Current  IDD     VDD = Max, IOUT = 0 mA      765        775  725        735         550        560  505        515  440        450  370        380  330        340  2, 3

    (x36): DDR             Cycle Time ≥ tKHKH Min      mA         mA   mA         mA          mA         mA   mA         mA   mA         mA   mA         mA   mA         mA

Operating Current  IDD     VDD = Max, IOUT = 0 mA      605        615  570        580         435        445  405        415  350        360  300        310  265        275  2, 3

    (x18): DDR             Cycle Time ≥ tKHKH Min      mA         mA   mA         mA          mA         mA   mA         mA   mA         mA   mA         mA   mA         mA

Operating Current  IDD     VDD = Max, IOUT = 0 mA      605        615  570        580         435        445  405        415  350        360  300        310  265        275  2, 3

    (x9): DDR              Cycle Time ≥ tKHKH Min      mA         mA   mA         mA          mA         mA   mA         mA   mA         mA   mA         mA   mA         mA

Operating Current  IDD     VDD = Max, IOUT = 0 mA      605        615  570        580         435        445  405        415  350        360  300        310  265        275  2, 3

    (x8): DDR              Cycle Time ≥ tKHKH Min      mA         mA   mA         mA          mA         mA   mA         mA   mA         mA   mA         mA   mA         mA

                                Device deselected,

Standby Current    ISB1    IOUT = 0 mA, f = Max,       200        210  195        205         170        180  165        175  155        165  140        150  135        145  2, 4

    (NOP): DDR                  All Inputs ≤ 0.2 V or  mA         mA   mA         mA          mA         mA   mA         mA   mA         mA   mA         mA   mA         mA

                                ≥ VDD – 0.2 V

Notes:

1.  Power measured with output pins floating.

2.  Minimum cycle, IOUT = 0 mA

3.  Operating current is calculated with 50% read cycles and 50% write cycles.

4.  Standby Current is only after all pending read and write burst operations are completed.

Rev: 1.04c 11/2011                                                        19/37                                                                          © 2007, GSI Technology

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                                                                            GS8182R08/09/18/36BD-400/375/333/300/250/200/167

AC Electrical Characteristics

             Parameter                Symbol         -400             -375             -333             -300              -250             -200             -167        Units  Notes

                                                Min    Max       Min    Max       Min        Max   Min        Max   Min    Max        Min        Max   Min        Max

Clock

K, K Clock Cycle Time                 tKHKH     2.5        8.4   2.67       8.4   3.0        8.4   3.3        8.4   4.0         8.4   5.0        8.4   6.0        8.4   ns

C, C Clock Cycle Time                 tCHCH

tTKC Variable                         tKCVar    —          0.2   —          0.2   —          0.2   —          0.2   —           0.2   —          0.2   —          0.2   ns     6

K, K Clock High Pulse Width           tKHKL     1.0        —     1.13       —     1.2        —     1.32       —     1.6         —     2.0        —     2.4        —     ns

C, C Clock High Pulse Width           tCHCL

K, K Clock Low Pulse Width            tKLKH     1.0        —     1.13       —     1.2        —     1.32       —     1.6         —     2.0        —     2.4        —     ns

C, C Clock Low Pulse Width            tCLCH

K to K High                           tKHKH     1.0        —     1.13       —     1.35       —     1.49       —     1.8         —     2.2        —     2.7        —     ns

C to C High                           tCHCH

K to K High                           tKHKH     1.0        —     1.13       —     1.35       —     1.49       —     1.8         —     2.2        —     2.7        —     ns

C to C High                           tCHCH

K, K Clock High to C, C Clock High    tKHCH     0          1.1   0          1.2   0          1.3   0          1.45     0        1.8   0          2.3   0          2.8   ns

DLL Lock Time                         tKCLock   1024       —     1024       —     1024       —     1024       —     1024        —     1024       —     1024       —     cy     6

                                                                                                                                                                        cle

K Static to DLL reset                 tKCReset  30         —     30         —     30         —     30         —     30          —     30         —     30         —     ns

Output Times

K, K Clock High to Data Output Valid  tKHQV     —          0.45  —          0.45  —          0.45  —          0.45  —           0.45  —          0.45  —          0.5   ns     4

C, C Clock High to Data Output Valid  tCHQV

K, K Clock High to Data Output Hold   tKHQX     –0.45      —     –0.45      —     –0.45      —     –0.45      —     –0.45       —     –0.45      —     –0.5       —     ns     4

C, C Clock High to Data Output Hold   tCHQX

K, K Clock High to Echo Clock Valid   tKHCQV    —          0.45  —          0.45  —          0.45  —          0.45  —           0.45  —          0.45  —          0.5   ns

C, C Clock High to Echo Clock Valid   tCHCQV

K, K Clock High to Echo Clock Hold    tKHCQX    –0.45      —     –0.45      —     –0.45      —     –0.45      —     –0.45       —     –0.45      —     –0.5       —     ns

C, C Clock High to Echo Clock Hold    tCHCQX

CQ, CQ High Output Valid              tCQHQV    —          0.25  —          0.25  —          0.25  —          0.27  —           0.30  —          0.35  —          0.40  ns     8

CQ, CQ High Output Hold               tCQHQX    –0.25      —     –0.25      —     –0.25      —     –0.27      —     –0.30       —     –0.35      —     –0.40      —     ns     8

CQ Phase Distortion                   tCQHCQH   0.9        —     1.0        —     1.10       —     1.24       —     1.55        —     1.95       —     2.45       —     ns

                                      tCQHCQH

K Clock High to Data Output High-Z    tKHQZ     —          0.45  —          0.45  —          0.45  —          0.45  —           0.45  —          0.45  —          0.5   ns     4

C Clock High to Data Output High-Z    tCHQZ

K Clock High to Data Output Low-Z     tKHQX1    –0.45      —     –0.45      —     –0.45      —     –0.45      —     –0.45       —     –0.45      —     –0.5       —     ns     4

C Clock High to Data Output Low-Z     tCHQX1

Setup Times

Address Input Setup Time              tAVKH     0.4        —     0.4        —     0.4        —     0.4        —     0.5         —     0.6        —     0.7        —     ns     1

Control Input Setup Time (R/W, LD)    tIVKH     0.4        —     0.4        —     0.4        —     0.4        —     0.5         —     0.6        —     0.7        —     ns     2

Control Input Setup Time (BWX,        tIVKH     0.28       —     0.28       —     0.28       —     0.3        —     0.35        —     0.4        —     0.5        —     ns     3

NWX)

Data Input Setup Time                 tDVKH     0.28       —     0.28       —     0.28       —     0.3        —     0.35        —     0.4        —     0.5        —     ns

Rev: 1.04c 11/2011                                                      20/37                                                                © 2007, GSI Technology

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                                                                                     GS8182R08/09/18/36BD-400/375/333/300/250/200/167

AC Electrical Characteristics (Continued)

        Parameter                  Symbol       -400                      -375               -333                  -300            -250          -200          -167                        Units  Notes

                                           Min                  Max  Min   Max          Min              Max  Min        Max  Min   Max     Min  Max      Min  Max

Hold Times

Address Input Hold Time            tKHAX   0.4                  —    0.4             —  0.4              —    0.4        —    0.5        —  0.6        —  0.7        —                     ns     1

Control Input Hold Time (R/W, LD)  tKHIX   0.4                  —    0.4             —  0.4              —    0.4        —    0.5        —  0.6        —  0.7        —                     ns     2

Control Input Hold Time (BWX,      tIVKH   0.28                 —    0.28            —  0.28             —    0.3        —    0.35       —  0.4        —  0.5        —                     ns     3

NWX)

Data Input Hold Time               tKHDX   0.28                 —    0.28            —  0.28             —    0.3        —    0.35       —  0.4        —  0.5        —                     ns

Notes:

1.    All Address inputs must meet the specified setup and hold times for all latching clock edges.

2.    Control singles are RW, LD.

3.    Control singles BW0, BW1, (NW0, NW1 for x8) and BW2, BW3 for x36.

4.    If C, C are tied high, K, K become the references for C, C timing parameters.

5.    To avoid bus contention, at a given voltage and temperature tCHQX1 is bigger than tCHQZ. The specs as shown do not imply bus contention because tCHQX1 is a MIN parameter

      that is worst case at totally different test conditions (0°C, 1.9 V) than tCHQZ, which is a MAX parameter (worst case at 70°C, 1.7 V). It is not possible for two SRAMs on the same

      board to be at such different voltages and temperatures.

6.    Clock phase jitter is the variance from clock rising edge to the next expected clock rising edge.

7.    VDD slew rate must be less than 0.1 V DC per 50 ns for DLL lock retention. DLL lock time begins once VDD and input clock are stable.

8.    Echo clock is very tightly controlled to data valid/data hold. By design, there is a ±0.1 ns variation from echo clock to data. The datasheet parameters reflect tester guard bands

      and test setup variations.

Rev: 1.04c 11/2011                                                         21/37                                                                 © 2007, GSI Technology

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Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.  Rev: 1.04c 11/2011                          C and       C  Controlled         Read First         Timing            Diagram

                                                                                                                                                           Read A                 Cont Read A           NOP                      Write B                  Cont Write B            Read  C

                                                                                                                                                                                  KHKL

                                                                                                                                                                   KHKH                        KLKH

                                                                                                                                               K

                                                                                                                                                                                                            KHnKH

                                                                                                                                               K

                                                                                                                                                                   KHAX

                                                                                                                                                           AVKH

                                                                                                                                               Address  A                                                                     B                                              C

                                                                                                                                                                   KHIX

                                                                                                                                                           IVKH

                                                                                                                                               LD

                                                                                                                                                                   KHIX

                                                                                                                                                           IVKH

                                                                                                                                               R/W

                                                                                                                       22/37                                                                                                                                    KHIX

                                                                                                                                                                                                                                                          IVKH                                   GS8182R08/09/18/36BD-400/375/333/300/250/200/167

                                                                                                                                               BWx                                                                                                     B                B+1  B+2           B+3

                                                                                                                                                                                  KHKL

                                                                                                                                                                         KHKH                  KLKH

                                                                                                                                               C

                                                                                                                                                                                                             KHnKH

                                                                                                                                               C

                                                                                                                                                                                                                                          CHQV            DVKH

                                                                                                                                                                                               CHQX1                    CHQX                    CHQZ                                       KHDX

                                                                                                                                               DQ                                                    A             A+1  A+2               A+3          B                B+1  B+2           B+3

                                                                                                                                                                   CHCQX

                                                                                                                                                                   CHCQV

                                                                                                                                               CQ

                                                                                                                                                                                               CHCQX

                                                                                                                       © 2007, GSI Technology                                                        CHCQV              CQHQV                   CQHQX

                                                                                                                                               CQ
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.  Rev: 1.04c 11/2011                                K      and K Controlled Read         First Timing             Diagram

                                                                                                                                                           Read A               Cont Read A         NOP                 Write B                 Cont Write B             Read C

                                                                                                                                                                                KHKL

                                                                                                                                                                   KHKH                      KLKH

                                                                                                                                               K

                                                                                                                                                                                                    KH#KH

                                                                                                                                               K

                                                                                                                                                                   KHAX

                                                                                                                                                           AVKH

                                                                                                                                               Address  A                                                            B                                             C

                                                                                                                                                                   KHIX

                                                                                                                                                           IVKH

                                                                                                                                               LD

                                                                                                                                                                   KHIX

                                                                                                                                                           IVKH

                                                                                                                       23/37                   R/W

                                                                                                                                                                                                                                                KHIX                                  GS8182R08/09/18/36BD-400/375/333/300/250/200/167

                                                                                                                                                                                                                                                IVKH

                                                                                                                                               BWx                                                                                           B                B+1  B+2           B+3

                                                                                                                                                                                                              KHQX                     KHQZ                        KHDX

                                                                                                                                                                                             KHQX1                               KHQV           DVKH

                                                                                                                                               DQ                                            A           A+1  A+2       A+3                  B                B+1  B+2           B+3

                                                                                                                                                           CHCQX

                                                                                                                                                           CHCQV

                                                                                                                                               CQ

                                                                                                                                                                         CHCQX

                                                                                                                                                                         CHCQV               CQHQV            CQHQX

                                                                                                                                               CQ

                                                                                                                       © 2007, GSI Technology
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.  Rev: 1.04c 11/2011                                 C  and C Controlled             Write        First Timing Diagram

                                                                                                                                                           Write A              Cont Write A     Read B                Cont Read B         NOP                 Write C           Cont Write C

                                                                                                                                                                                                    KHKL

                                                                                                                                                                                KHKH                            KLKH

                                                                                                                                               K

                                                                                                                                                                                                                       KHnKH

                                                                                                                                               K

                                                                                                                                                                    KHAX

                                                                                                                                                           AVKH

                                                                                                                                               Address  A                                     B                                                             C

                                                                                                                                                                    KHIX

                                                                                                                                                           IVKH

                                                                                                                                               LD

                                                                                                                                                                                                          KHIX

                                                                                                                                                                                                    IVKH

                                                                                                                                               R/W

                                                                                                                       24/37                                                    KHIX

                                                                                                                                                                                IVKH                                                                                                                GS8182R08/09/18/36BD-400/375/333/300/250/200/167

                                                                                                                                               BWx                           A        A+1     A+2         A+3                                                                 C  C+1           C+2

                                                                                                                                                                                                    KHKL

                                                                                                                                                                                KHKH                            KLKH

                                                                                                                                               C

                                                                                                                                                                                                                       KHnKH

                                                                                                                                               C

                                                                                                                                                                                              KHDX                                                                      CHQX

                                                                                                                                                                                DVKH                                                CHQX1            CHQV               CHQZ

                                                                                                                                               DQ                            A        A+1     A+2         A+3                       B           B+1  B+2       B+3            C  C+1

                                                                                                                                               CQ

                                                                                                                                                                                                                CHCQX                                CQHQX

                                                                                                                                                                                                                CHCQV                  CQHQV

                                                                                                                                               CQ

                                                                                                                       © 2007, GSI Technology
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.  Rev: 1.04c 11/2011                            K  and K Controlled                   Write First         Timing      Diagram

                                                                                                                                                           Write A1        Cont Write A     Read B                Cont Read B         NOP                 Write C           Cont Write C

                                                                                                                                                                                               KHKL

                                                                                                                                                                           KHKH                            KLKH

                                                                                                                                               K

                                                                                                                                                                                                                  KHnKH

                                                                                                                                               K

                                                                                                                                                           KHAX

                                                                                                                                                           AVKH

                                                                                                                                               Address  A                                B                                                             C

                                                                                                                                                           KHIX

                                                                                                                                                           IVKH

                                                                                                                                               LD

                                                                                                                                                                                                     KHIX

                                                                                                                                                                                               IVKH

                                                                                                                                               R/W

                                                                                                                       25/37                                               KHIX

                                                                                                                                                                           IVKH                                                                                                                GS8182R08/09/18/36BD-400/375/333/300/250/200/167

                                                                                                                                               BWx                      A        A+1     A+2         A+3                                                                 C  C+1           C+2

                                                                                                                                                                                         KHDX                                                                      KHQZ

                                                                                                                                                                           DVKH                                                KHQX1            KHQV               KHQX

                                                                                                                                               DQ                       A        A+1     A+2         A+3                       B           B+1  B+2       B+3            C  C+1           C+2

                                                                                                                                                           CHCQV

                                                                                                                                                           CHCQX

                                                                                                                                               CQ

                                                                                                                                                                                                           CHCQV                                CQHQX

                                                                                                                                                                                                           CHCQX                  CQHQV

                                                                                                                                               CQ

                                                                                                                       © 2007, GSI Technology
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JTAG Port Operation

Overview

The JTAG Port on this RAM operates in a manner that is compliant with IEEE Standard 1149.1-1990, a serial boundary scan

interface standard (commonly referred to as JTAG). The JTAG Port input interface levels scale with VDD. The JTAG output

drivers are powered by VDD.

Disabling the JTAG Port

It is possible to use this device without utilizing the JTAG port. The port is reset at power-up and will remain inactive unless

clocked. TCK, TDI, and TMS are designed with internal pull-up circuits.To assure normal operation of the RAM with the JTAG

Port unused, TCK, TDI, and TMS may be left floating or tied to either VDD or VSS. TDO should be left unconnected.

JTAG Pin Descriptions

Pin       Pin Name           I/O                               Description

TCK       Test Clock         In   Clocks all TAP events. All inputs are captured on the rising edge of TCK and all outputs propagate from the

                                  falling edge of TCK.

TMS       Test Mode Select   In   The TMS input is sampled on the rising edge of TCK. This is the command input for the TAP controller state

                                  machine. An undriven TMS input will produce the same result as a logic one input level.

                                  The TDI input is sampled on the rising edge of TCK. This is the input side of the serial registers placed

                                  between TDI and TDO. The register placed between TDI and TDO is determined by the state of the TAP

TDI       Test Data In       In   Controller state machine and the instruction that is currently loaded in the TAP Instruction Register (refer to

                                  the TAP Controller State Diagram). An undriven TDI pin will produce the same result as a logic one input

                                  level.

TDO       Test Data Out      Out  Output that is active depending on the state of the TAP state machine. Output changes in response to the

                                  falling edge of TCK. This is the output side of the serial registers placed between TDI and TDO.

Note:

This device does not have a TRST (TAP Reset) pin. TRST is optional in IEEE 1149.1. The Test-Logic-Reset state is entered while TMS is

held high for five rising edges of TCK. The TAP Controller is also reset automaticly at power-up.

JTAG Port Registers

Overview

The various JTAG registers, refered to as Test Access Port or TAP Registers, are selected (one at a time) via the sequences of 1s

and 0s applied to TMS as TCK is strobed. Each of the TAP Registers is a serial shift register that captures serial input data on the

rising edge of TCK and pushes serial data out on the next falling edge of TCK. When a register is selected, it is placed between the

TDI and TDO pins.

Instruction Register

The Instruction Register holds the instructions that are executed by the TAP controller when it is moved into the Run, Test/Idle, or

the various data register states. Instructions are 3 bits long. The Instruction Register can be loaded when it is placed between the

TDI and TDO pins. The Instruction Register is automatically preloaded with the IDCODE instruction at power-up or whenever the

controller is placed in Test-Logic-Reset state.

Bypass Register

The Bypass Register is a single bit register that can be placed between TDI and TDO. It allows serial test data to be passed through

the RAM’s JTAG Port to another device in the scan chain with as little delay as possible.

Boundary Scan Register

The Boundary Scan Register is a collection of flip flops that can be preset by the logic level found on the RAM’s input or I/O pins.

The flip flops are then daisy chained together so the levels found can be shifted serially out of the JTAG Port’s TDO pin. The

Boundary Scan Register also includes a number of place holder flip flops (always set to a logic 1). The relationship between the

device pins and the bits in the Boundary Scan Register is described in the Scan Order Table following. The Boundary Scan

Rev: 1.04c 11/2011                                      26/37                                                              © 2007, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
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Register, under the control of the TAP Controller, is loaded with the contents of the RAMs I/O ring when the controller is in

Capture-DR state and then is placed between the TDI and TDO pins when the controller is moved to Shift-DR state. SAMPLE-Z,

SAMPLE/PRELOAD and EXTEST instructions can be used to activate the Boundary Scan Register.

                                                                  JTAG TAP Block Diagram

                                              ·         ·         ·          ·         ·         ·       ·       ·

                                      ·                           Boundary Scan Register                                ·

                                      ·                                                                                 1

                                     108                       0

                                                               Bypass Register                                          0

                                                               2  1   0

                                                               Instruction Register

                    TDI                                                                                                         TDO

                                                               ID Code Register

                                                               31 30 29  ·         · ··   2   1  0

                                                                      Control Signals

                    TMS

                    TCK                                    Test Access Port (TAP) Controller

Identification (ID) Register

The ID Register is a 32-bit register that is loaded with a device and vendor specific 32-bit code when the controller is put in

Capture-DR state with the IDCODE command loaded in the Instruction Register. The code is loaded from a 32-bit on-chip ROM.

It describes various attributes of the RAM as indicated below. The register is then placed between the TDI and TDO pins when the

controller is moved into Shift-DR state. Bit 0 in the register is the LSB and the first to reach TDO when shifting begins.

ID Register Contents

                                                                                                                                GSI Technology                Presence Register

                                                     See BSDL Model                                                             JEDEC Vendor

                                                                                                                                      ID Code

Bit #  31  30  29   28        27  26      25     24  23    22     21     20  19    18     17     16  15  14  13     12  11  10  9  8  7  6     5  4  3  2  1  0

       X   X   X    X         X   X       X      X   X     X      X      X      X  X      X      X   X   X   X      X   0   0   0  1  1  0     1  1  0  0  1  1

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Tap Controller Instruction Set

Overview

There are two classes of instructions defined in the Standard 1149.1-1990; the standard (Public) instructions, and device specific

(Private) instructions. Some Public instructions are mandatory for 1149.1 compliance. Optional Public instructions must be

implemented in prescribed ways. The TAP on this device may be used to monitor all input and I/O pads, and can be used to load

address, data or control signals into the RAM or to preload the I/O buffers.

When the TAP controller is placed in Capture-IR state the two least significant bits of the instruction register are loaded with 01.

When the controller is moved to the Shift-IR state the Instruction Register is placed between TDI and TDO. In this state the desired

instruction is serially loaded through the TDI input (while the previous contents are shifted out at TDO). For all instructions, the

TAP executes newly loaded instructions only when the controller is moved to Update-IR state. The TAP instruction set for this

device is listed in the following table.

                                             JTAG Tap Controller State Diagram

          1         Test Logic Reset

                          0

                    Run Test Idle         1            Select DR              1                                        Select IR    1

          0                                                   0                                                              0

                                                 1  Capture DR                   1                                     Capture IR

                                                           0                                                              0

                                                       Shift DR               0                                           Shift IR  0

                                                              1                                                              1

                                                 1     Exit1 DR                  1                                        Exit1 IR

                                                              0                                                              0

                                                    Pause DR                  0                                        Pause IR     0

                                                              1                                                              1

                                                       Exit2 DR               0                                           Exit2 IR  0

                                                              1                                                              1

                                                    Update DR                                                          Update IR

                                                    1            0                                                     1        0

Instruction Descriptions

BYPASS

When the BYPASS instruction is loaded in the Instruction Register the Bypass Register is placed between TDI and TDO. This

occurs when the TAP controller is moved to the Shift-DR state. This allows the board level scan path to be shortened to facili-

tate testing of other devices in the scan path.

Rev: 1.04c 11/2011                                  28/37                                                                           © 2007, GSI Technology

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SAMPLE/PRELOAD

SAMPLE/PRELOAD is a Standard 1149.1 mandatory public instruction. When the SAMPLE / PRELOAD instruction is

loaded in the Instruction Register, moving the TAP controller into the Capture-DR state loads the data in the RAMs input and

I/O buffers into the Boundary Scan Register. Boundary Scan Register locations are not associated with an input or I/O pin, and

are loaded with the default state identified in the Boundary Scan Chain table at the end of this section of the datasheet. Because

the RAM clock is independent from the TAP Clock (TCK) it is possible for the TAP to attempt to capture the I/O ring contents

while the input buffers are in transition (i.e. in a metastable state). Although allowing the TAP to sample metastable inputs will

not harm the device, repeatable results cannot be expected. RAM input signals must be stabilized for long enough to meet the

TAPs input data capture set-up plus hold time (tTS plus tTH). The RAMs clock inputs need not be paused for any other TAP

operation except capturing the I/O ring contents into the Boundary Scan Register. Moving the controller to Shift-DR state then

places the boundary scan register between the TDI and TDO pins.

EXTEST

EXTEST is an IEEE 1149.1 mandatory public instruction. It is to be executed whenever the instruction register is loaded with

all logic 0s. The EXTEST command does not block or override the RAM’s input pins; therefore, the RAM’s internal state is

still determined by its input pins.

Typically, the Boundary Scan Register is loaded with the desired pattern of data with the SAMPLE/PRELOAD command.

Then the EXTEST command is used to output the Boundary Scan Register’s contents, in parallel, on the RAM’s data output

drivers on the falling edge of TCK when the controller is in the Update-IR state.

Alternately, the Boundary Scan Register may be loaded in parallel using the EXTEST command. When the EXTEST instruc-

tion is selected, the sate of all the RAM’s input and I/O pins, as well as the default values at Scan Register locations not asso-

ciated with a pin, are transferred in parallel into the Boundary Scan Register on the rising edge of TCK in the Capture-DR

state, the RAM’s output pins drive out the value of the Boundary Scan Register location with which each output pin is associ-

ated.

IDCODE

The IDCODE instruction causes the ID ROM to be loaded into the ID register when the controller is in Capture-DR mode and

places the ID register between the TDI and TDO pins in Shift-DR mode. The IDCODE instruction is the default instruction

loaded in at power up and any time the controller is placed in the Test-Logic-Reset state.

SAMPLE-Z

If the SAMPLE-Z instruction is loaded in the instruction register, all RAM outputs are forced to an inactive drive state (high-

Z) and the Boundary Scan Register is connected between TDI and TDO when the TAP controller is moved to the Shift-DR

state.

JTAG TAP Instruction Set  Summary

Instruction         Code                                         Description                                                      Notes

EXTEST              000                             Places the Boundary Scan Register between TDI and TDO.                        1

IDCODE              001                             Preloads ID Register and places it between TDI and TDO.                       1, 2

SAMPLE-Z            010              Captures  I/O  ring contents. Places the Boundary Scan Register between TDI       and  TDO.  1

                                                    Forces all RAM output drivers to High-Z.

        GSI         011                                    GSI private instruction.                                               1

Rev: 1.04c 11/2011                                  29/37                                                                   © 2007, GSI Technology

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JTAG TAP Instruction Set Summary

SAMPLE/PRELOAD         100            Captures I/O ring contents. Places the Boundary Scan Register between TDI and TDO.                              1

        GSI            101                                                  GSI private instruction.                                                  1

        GSI            110                                                  GSI private instruction.                                                  1

        BYPASS         111                              Places Bypass Register between TDI and TDO.                                                   1

Notes:

1.  Instruction codes expressed in binary, MSB on left, LSB on right.

2.  Default instruction automatically loaded at power-up and in test-logic-reset state.

JTAG Port Recommended Operating Conditions and DC Characteristics

                       Parameter                                                Symbol                Min.                       Max.           Unit  Notes

                       Test Port Input Low Voltage                              VILJ                  –0.3                       0.3 * VDD      V        1

                     Test Port Input High Voltage                               VIHJ           0.7 * VDD                         VDD +0.3       V        1

                TMS, TCK and TDI Input Leakage Current                          IINHJ                 –300                       1              uA       2

                TMS, TCK and TDI Input Leakage Current                          IINLJ                 –1                         100            uA       3

                     TDO Output Leakage Current                                 IOLJ                  –1                         1              uA       4

                     Test Port Output High Voltage                              VOHJ           VDD – 0.2                         —              V        5, 6

                     Test Port Output Low Voltage                               VOLJ                  —                          0.2            V        5, 7

                     Test Port Output CMOS High                                 VOHJC          VDD – 0.1                         —              V        5, 8

                     Test Port Output CMOS Low                                  VOLJC                 —                          0.1            V        5, 9

Notes:

1.  Input Under/overshoot voltage must be –1 V < Vi <   VDDn  +1  V    not  to  exceed 2.9  V  maximum, with           a  pulse  width not  to  exceed 20% tTKC.

2.  VILJ ≤ VIN ≤ VDDn

3.  0 V ≤ VIN ≤ VILJn

4.  Output Disable, VOUT = 0 to VDDn

5.  The TDO output driver is served by the VDD supply.

6.  IOHJ = –2 mA

7.  IOLJ = + 2 mA

8.  IOHJC = –100 uA

9.  IOLJC = +100 uA

Rev: 1.04c 11/2011                                      30/37                                                                              © 2007, GSI Technology

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JTAG Port AC Test Conditions

              Parameter                         Conditions                                                             JTAG Port AC Test Load

              Input high level                   VDD – 0.2 V                            TDO

              Input low level                    0.2 V

              Input slew rate                    1 V/ns                                                                       50Ω              30pF*

        Input reference level                    VDD/2                                                                 VDD/2

        Output reference level                   VDD/2                                        * Distributed Test Jig Capacitance

Notes:

1.  Include scope and jig capacitance.

2.  Test conditions as shown unless otherwise   noted.

                                                        JTAG     Port   Timing Diagram

                                        tTKC                            tTKH            tTKL

                    TCK

                                                                 tTH

                                                            tTS

                    TDI

                                                                 tTH

                                                            tTS

                    TMS

                                                 tTKQ

                    TDO

                                                                 tTH

                                                            tTS

    Parallel  SRAM  input

JTAG Port AC Electrical         Characteristics

        Parameter                       Symbol   Min             Max          Unit

        TCK Cycle Time                  tTKC            50       —            ns

        TCK Low to TDO Valid            tTKQ            —        20           ns

        TCK High Pulse Width            tTKH            20       —            ns

        TCK Low Pulse Width             tTKL            20       —            ns

    TDI & TMS Set Up Time               tTS             10       —            ns

        TDI & TMS Hold Time             tTH             10       —            ns

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                                                                              GS8182R08/09/18/36BD-400/375/333/300/250/200/167

                                    Package    Dimensions—165-Bump FPBGA (Package D)

   A1  CORNER                TOP    VIEW                                Ø0.10 M C             BOTTOM VIEW              A1 CORNER

                                                                        Ø0.25 M C A B

                                                                              Ø0.40~0.60 (165x)

   1   2  3         4  5  6  7  8   9  10  11                                                 11 10  9  8  7  6     5  4  3    2  1

A                                                                                                                                    A

B                                                                                                                                    B

C                                                                                                                                    C

D                                                                                                                                    D

E                                                                                                                                    E

F                                                                                   1.0                                              F

G                                                                    15±0.05                                                         G

H                                                                             14.0  1.0                                              H

J                                                                                                                                    J

K                                                                                                                                    K

L                                                                                                                                    L

M                                                                                                                                    M

N                                                                                                                                    N

P                                                                                                                                    P

R                                                                                                                                    R

                                                                     A                                        1.0         1.0

                                                                                                              10.0

                                                          0.15 C                    B                         13±0.05

                                                                                    0.20(4x)

                    SEATING  PLANE                        1.40 MAX.

   C                                           0.36~0.46

Rev: 1.04c 11/2011                                                   32/37                                                              © 2007, GSI Technology

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                                           GS8182R08/09/18/36BD-400/375/333/300/250/200/167

Ordering Information—GSI SigmaDDR-II SRAM

    Org      Part Number1      Type                                      Package                                       Speed (MHz)  TA2

    2M x 8   GS8182R08BD-400   SigmaDDR-II B4 SRAM                       165-bump BGA                                  400          C

    2M x 8   GS8182R08BD-375   SigmaDDR-II B4 SRAM                       165-bump BGA                                  375          C

    2M x 8   GS8182R08BD-333   SigmaDDR-II B4 SRAM                       165-bump BGA                                  333          C

    2M x 8   GS8182R08BD-300   SigmaDDR-II B4 SRAM                       165-bump BGA                                  300          C

    2M x 8   GS8182R08BD-250   SigmaDDR-II B4 SRAM                       165-bump BGA                                  250          C

    2M x 8   GS8182R08BD-200   SigmaDDR-II B4 SRAM                       165-bump BGA                                  200          C

    2M x 8   GS8182R08BD-167   SigmaDDR-II B4 SRAM                       165-bump BGA                                  167          C

    2M x 8   GS8182R08BD-400I  SigmaDDR-II B4 SRAM                       165-bump BGA                                  400          I

    2M x 8   GS8182R08BD-375I  SigmaDDR-II B4 SRAM                       165-bump BGA                                  375          I

    2M x 8   GS8182R08BD-333I  SigmaDDR-II B4 SRAM                       165-bump BGA                                  333          I

    2M x 8   GS8182R08BD-300I  SigmaDDR-II B4 SRAM                       165-bump BGA                                  300          I

    2M x 8   GS8182R08BD-250I  SigmaDDR-II B4 SRAM                       165-bump BGA                                  250          I

    2M x 8   GS8182R08BD-200I  SigmaDDR-II B4 SRAM                       165-bump BGA                                  200          I

    2M x 8   GS8182R08BD-167I  SigmaDDR-II B4 SRAM                       165-bump BGA                                  167          I

    2M x 9   GS8182R09BD-400   SigmaDDR-II B4 SRAM                       165-bump BGA                                  400          C

    2M x 9   GS8182R09BD-375   SigmaDDR-II B4 SRAM                       165-bump BGA                                  375          C

    2M x 9   GS8182R09BD-333   SigmaDDR-II B4 SRAM                       165-bump BGA                                  333          C

    2M x 9   GS8182R09BD-300   SigmaDDR-II B4 SRAM                       165-bump BGA                                  300          C

    2M x 9   GS8182R09BD-250   SigmaDDR-II B4 SRAM                       165-bump BGA                                  250          C

    2M x 9   GS8182R09BD-200   SigmaDDR-II B4 SRAM                       165-bump BGA                                  200          C

    2M x 9   GS8182R09BD-167   SigmaDDR-II B4 SRAM                       165-bump BGA                                  167          C

    2M x 9   GS8182R09BD-400I  SigmaDDR-II B4 SRAM                       165-bump BGA                                  400          I

    2M x 9   GS8182R09BD-375I  SigmaDDR-II B4 SRAM                       165-bump BGA                                  375          I

    2M x 9   GS8182R09BD-333I  SigmaDDR-II B4 SRAM                       165-bump BGA                                  333          I

    2M x 9   GS8182R09BD-300I  SigmaDDR-II B4 SRAM                       165-bump BGA                                  300          I

    2M x 9   GS8182R09BD-250I  SigmaDDR-II B4 SRAM                       165-bump BGA                                  250          I

    2M x 9   GS8182R09BD-200I  SigmaDDR-II B4 SRAM                       165-bump BGA                                  200          I

    2M x 9   GS8182R09BD-167I  SigmaDDR-II B4 SRAM                       165-bump BGA                                  167          I

    1M x 18  GS8182R18BD-400   SigmaDDR-II B4 SRAM                       165-bump BGA                                  400          C

    1M x 18  GS8182R18BD-375   SigmaDDR-II B4 SRAM                       165-bump BGA                                  375          C

    1M x 18  GS8182R18BD-333   SigmaDDR-II B4 SRAM                       165-bump BGA                                  333          C

    1M x 18  GS8182R18BD-300   SigmaDDR-II B4 SRAM                       165-bump BGA                                  300          C

Notes:

1.  For Tape and Reel add the character “T” to the end of the part number. Example: GS818R36BD-300T.

2.  C = Commercial Temperature Range. I = Industrial Temperature Range.

Rev: 1.04c 11/2011                         33/37                                                                       © 2007, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                           GS8182R08/09/18/36BD-400/375/333/300/250/200/167

Ordering Information—GSI SigmaDDR-II SRAM

    Org      Part Number1       Type                                     Package                                       Speed (MHz)  TA2

    1M x 18  GS8182R18BD-250    SigmaDDR-II B4 SRAM                      165-bump BGA                                  250          C

    1M x 18  GS8182R18BD-200    SigmaDDR-II B4 SRAM                      165-bump BGA                                  200          C

    1M x 18  GS8182R18BD-167    SigmaDDR-II B4 SRAM                      165-bump BGA                                  167          C

    1M x 18  GS8182R18BD-400I   SigmaDDR-II B4 SRAM                      165-bump BGA                                  400          I

    1M x 18  GS8182R18BD-375I   SigmaDDR-II B4 SRAM                      165-bump BGA                                  375          I

    1M x 18  GS8182R18BD-333I   SigmaDDR-II B4 SRAM                      165-bump BGA                                  333          I

    1M x 18  GS8182R18BD-300I   SigmaDDR-II B4 SRAM                      165-bump BGA                                  300          I

    1M x 18  GS8182R18BD-250I   SigmaDDR-II B4 SRAM                      165-bump BGA                                  250          I

    1M x 18  GS8182R18BD-200I   SigmaDDR-II B4 SRAM                      165-bump BGA                                  200          I

    1M x 18  GS8182R18BD-167I   SigmaDDR-II B4 SRAM                      165-bump BGA                                  167          I

512K x 36    GS8182R36BD-400    SigmaDDR-II B4 SRAM                      165-bump BGA                                  400          C

512K x 36    GS8182R36BD-375    SigmaDDR-II B4 SRAM                      165-bump BGA                                  375          C

512K x 36    GS8182R36BD-333    SigmaDDR-II B4 SRAM                      165-bump BGA                                  333          C

512K x 36    GS8182R36BD-300    SigmaDDR-II B4 SRAM                      165-bump BGA                                  300          C

512K x 36    GS8182R36BD-250    SigmaDDR-II B4 SRAM                      165-bump BGA                                  250          C

512K x 36    GS8182R36BD-200    SigmaDDR-II B4 SRAM                      165-bump BGA                                  200          C

512K x 36    GS8182R36BD-167    SigmaDDR-II B4 SRAM                      165-bump BGA                                  167          C

512K x 36    GS8182R36BD-400I   SigmaDDR-II B4 SRAM                      165-bump BGA                                  400          I

512K x 36    GS8182R36BD-375I   SigmaDDR-II B4 SRAM                      165-bump BGA                                  375          I

512K x 36    GS8182R36BD-333I   SigmaDDR-II B4 SRAM                      165-bump BGA                                  333          I

512K x 36    GS8182R36BD-300I   SigmaDDR-II B4 SRAM                      165-bump BGA                                  300          I

512K x 36    GS8182R36BD-250I   SigmaDDR-II B4 SRAM                      165-bump BGA                                  250          I

512K x 36    GS8182R36BD-200I   SigmaDDR-II B4 SRAM                      165-bump BGA                                  200          I

512K x 36    GS8182R36BD-167I   SigmaDDR-II B4 SRAM                      165-bump BGA                                  167          I

    2M x 8   GS8182R08BGD-400   SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   400          C

    2M x 8   GS8182R08BGD-375   SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   375          C

    2M x 8   GS8182R08BGD-333   SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   333          C

    2M x 8   GS8182R08BGD-300   SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   300          C

    2M x 8   GS8182R08BGD-250   SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   250          C

    2M x 8   GS8182R08BGD-200   SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   200          C

    2M x 8   GS8182R08BGD-167   SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   167          C

    2M x 8   GS8182R08BGD-400I  SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   400          I

    2M x 8   GS8182R08BGD-375I  SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   375          I

Notes:

1.  For Tape and Reel add the character “T” to the end of the part number. Example: GS818R36BD-300T.

2.  C = Commercial Temperature Range. I = Industrial Temperature Range.

Rev: 1.04c 11/2011                         34/37                                                                       © 2007, GSI Technology

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                                           GS8182R08/09/18/36BD-400/375/333/300/250/200/167

Ordering Information—GSI SigmaDDR-II SRAM

    Org      Part Number1       Type                                     Package                                       Speed (MHz)  TA2

    2M x 8   GS8182R08BGD-333I  SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   333          I

    2M x 8   GS8182R08BGD-300I  SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   300          I

    2M x 8   GS8182R08BGD-250I  SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   250          I

    2M x 8   GS8182R08BGD-200I  SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   200          I

    2M x 8   GS8182R08BGD-167I  SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   167          I

    2M x 9   GS8182R09BGD-400   SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   400          C

    2M x 9   GS8182R09BGD-375   SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   375          C

    2M x 9   GS8182R09BGD-333   SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   333          C

    2M x 9   GS8182R09BGD-300   SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   300          C

    2M x 9   GS8182R09BGD-250   SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   250          C

    2M x 9   GS8182R09BGD-200   SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   200          C

    2M x 9   GS8182R09BGD-167   SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   167          C

    2M x 9   GS8182R09BGD-400I  SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   400          I

    2M x 9   GS8182R09BGD-375I  SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   375          I

    2M x 9   GS8182R09BGD-333I  SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   333          I

    2M x 9   GS8182R09BGD-300I  SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   300          I

    2M x 9   GS8182R09BGD-250I  SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   250          I

    2M x 9   GS8182R09BGD-200I  SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   200          I

    2M x 9   GS8182R09BGD-167I  SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   167          I

    1M x 18  GS8182R18BGD-400   SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   400          C

    1M x 18  GS8182R18BGD-375   SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   375          C

    1M x 18  GS8182R18BGD-333   SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   333          C

    1M x 18  GS8182R18BGD-300   SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   300          C

    1M x 18  GS8182R18BGD-250   SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   250          C

    1M x 18  GS8182R18BGD-200   SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   200          C

    1M x 18  GS8182R18BGD-167   SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   167          C

    1M x 18  GS8182R18BGD-400I  SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   400          I

    1M x 18  GS8182R18BGD-375I  SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   375          I

    1M x 18  GS8182R18BGD-333I  SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   333          I

    1M x 18  GS8182R18BGD-300I  SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   300          I

    1M x 18  GS8182R18BGD-250I  SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   250          I

    1M x 18  GS8182R18BGD-200I  SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   200          I

    1M x 18  GS8182R18BGD-167I  SigmaDDR-II B4 SRAM                      RoHS-compliant 165-bump BGA                   167          I

Notes:

1.  For Tape and Reel add the character “T” to the end of the part number. Example: GS818R36BD-300T.

2.  C = Commercial Temperature Range. I = Industrial Temperature Range.

Rev: 1.04c 11/2011                         35/37                                                                       © 2007, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                           GS8182R08/09/18/36BD-400/375/333/300/250/200/167

Ordering Information—GSI SigmaDDR-II SRAM

    Org    Part Number1       Type                                       Package                                       Speed (MHz)  TA2

512K x 36  GS8182R36BGD-400   SigmaDDR-II B4 SRAM                        RoHS-compliant 165-bump BGA                   400          C

512K x 36  GS8182R36BGD-375   SigmaDDR-II B4 SRAM                        RoHS-compliant 165-bump BGA                   375          C

512K x 36  GS8182R36BGD-333   SigmaDDR-II B4 SRAM                        RoHS-compliant 165-bump BGA                   333          C

512K x 36  GS8182R36BGD-300   SigmaDDR-II B4 SRAM                        RoHS-compliant 165-bump BGA                   300          C

512K x 36  GS8182R36BGD-250   SigmaDDR-II B4 SRAM                        RoHS-compliant 165-bump BGA                   250          C

512K x 36  GS8182R36BGD-200   SigmaDDR-II B4 SRAM                        RoHS-compliant 165-bump BGA                   200          C

512K x 36  GS8182R36BGD-167   SigmaDDR-II B4 SRAM                        RoHS-compliant 165-bump BGA                   167          C

512K x 36  GS8182R36BGD-400I  SigmaDDR-II B4 SRAM                        RoHS-compliant 165-bump BGA                   400          I

512K x 36  GS8182R36BGD-375I  SigmaDDR-II B4 SRAM                        RoHS-compliant 165-bump BGA                   375          I

512K x 36  GS8182R36BGD-333I  SigmaDDR-II B4 SRAM                        RoHS-compliant 165-bump BGA                   333          I

512K x 36  GS8182R36BGD-300I  SigmaDDR-II B4 SRAM                        RoHS-compliant 165-bump BGA                   300          I

512K x 36  GS8182R36BGD-250I  SigmaDDR-II B4 SRAM                        RoHS-compliant 165-bump BGA                   250          I

512K x 36  GS8182R36BGD-200I  SigmaDDR-II B4 SRAM                        RoHS-compliant 165-bump BGA                   200          I

512K x 36  GS8182R36BGD-167I  SigmaDDR-II B4 SRAM                        RoHS-compliant 165-bump BGA                   167          I

Notes:

1.  For Tape and Reel add the character “T” to the end of the part number. Example: GS818R36BD-300T.

2.  C = Commercial Temperature Range. I = Industrial Temperature Range.

Rev: 1.04c 11/2011                         36/37                                                                       © 2007, GSI Technology

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                                        GS8182R08/09/18/36BD-400/375/333/300/250/200/167

Revision  History

          Rev. Code: Old; New  Types of Changes                                                                        Revisions

                               Format or Content

          GS8182RxxB_r1        Format             • Creation of new datasheet

                                                  (Rev1.00b: erroneous green part numbers corrected)

          GS8182RxxB_r1_01     Format             • Updated AC Electrical Characteristics table

                                                  • Revised Example Four Bank Depth Expansion Schematic

          GS8182RxxB_r1_02     Content            • Updated JTAG Port AC Test Conditions

                                                  • Updated 165 BGA Package Drawing

                                                  • (Rev1.02a: Added Operating Currents numbers)

          GS8182RxxB_r1_03     Content            • Added 400 & 375 MHz speed bins

                                                  • Added x9 configuration

                                                  • Removed “Preliminary” banner to indicate MP status

                                                  • (Rev1.04a: Updated power up)

          GS8182RxxB_r1_04     Content            • (Rev1.04b: removed CQ reference from SAMPLE-Z section in

                                                  JTAG Tap Instruction Set Summary)

                                                  • (Rev1.04c: Editorial updates)

Rev: 1.04c 11/2011             37/37                                                                                              © 2007, GSI Technology

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GS8182R08BD-300    GS8182R08BD-400    GS8182R18BD-250    GS8182R08BD-375I  GS8182R18BD-375I

GS8182R18BD-167I   GS8182R09BD-200I   GS8182R09BD-333I   GS8182R18BD-400   GS8182R36BGD-200I

GS8182R08BD-250I   GS8182R08BGD-375I  GS8182R36BD-250    GS8182R08BD-333    GS8182R08BD-250

GS8182R08BD-167I   GS8182R36BD-375I   GS8182R08BD-400I   GS8182R36BD-167I   GS8182R18BD-200

GS8182R08BGD-300I  GS8182R36BD-400I   GS8182R09BD-375    GS8182R09BGD-400   GS8182R08BGD-400I

GS8182R09BGD-375   GS8182R18BGD-300   GS8182R09BGD-167I  GS8182R09BD-250I   GS8182R18BD-375

GS8182R08BGD-400   GS8182R18BGD-250I  GS8182R36BGD-300   GS8182R18BD-300    GS8182R08BGD-300

GS8182R18BGD-250   GS8182R08BGD-375   GS8182R18BGD-375   GS8182R18BGD-333   GS8182R36BGD-400

GS8182R36BGD-250   GS8182R08BD-200I   GS8182R09BD-300    GS8182R18BD-200I   GS8182R36BD-250I

GS8182R36BD-200I   GS8182R08BD-333I   GS8182R08BGD-250I  GS8182R18BD-400I   GS8182R36BD-167

GS8182R18BD-300I   GS8182R18BGD-300I  GS8182R09BD-300I   GS8182R09BGD-375I  GS8182R36BD-375

GS8182R09BGD-300   GS8182R18BGD-375I  GS8182R18BGD-200I  GS8182R18BGD-400I  GS8182R09BGD-200I

GS8182R09BD-400I   GS8182R08BGD-250   GS8182R08BGD-200I  GS8182R36BGD-333I  GS8182R08BGD-200

GS8182R18BGD-200   GS8182R36BGD-333   GS8182R36BGD-250I  GS8182R09BGD-333   GS8182R09BGD-400I

GS8182R09BGD-250I  GS8182R09BGD-250   GS8182R09BD-333    GS8182R18BD-333I   GS8182R09BGD-300I

GS8182R36BGD-400I  GS8182R09BGD-333I  GS8182R36BD-300I   GS8182R36BGD-375I  GS8182R18BD-250I

GS8182R36BGD-300I  GS8182R08BD-200    GS8182R36BGD-167   GS8182R36BD-400    GS8182R09BGD-167

GS8182R36BD-333    GS8182R36BD-300   GS8182R08BGD-333I   GS8182R08BGD-167I  GS8182R36BD-200

GS8182R36BD-333I   GS8182R08BD-375    GS8182R08BD-300I   GS8182R09BD-250   GS8182R36BGD-200

GS8182R18BD-333    GS8182R36BGD-375   GS8182R09BD-400    GS8182R09BD-200   GS8182R18BGD-167

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