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GS8161Z36DD-333

器件型号:GS8161Z36DD-333
器件类别:存储   
厂商名称:GSI Technology
厂商官网:http://www.gsitechnology.com/
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器件描述

SRAM 2.5 or 3.3V 512K x 36 18M

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
GSI Technology
产品种类:
Product Category:
SRAM
Memory Size:18 Mbit
Organization:512 k x 36
Access Time:4.5 ns
Maximum Clock Frequency:333 MHz
接口类型:
Interface Type:
Parallel
电源电压-最大:
Supply Voltage - Max:
3.6 V
电源电压-最小:
Supply Voltage - Min:
2.3 V
Supply Current - Max:260 mA, 315 mA
最小工作温度:
Minimum Operating Temperature:
0 C
最大工作温度:
Maximum Operating Temperature:
+ 70 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
BGA-165
封装:
Packaging:
Tray
Memory Type:SDR
系列:
Series:
GS8161Z36DD
类型:
Type:
NBT
商标:
Brand:
GSI Technology
Moisture Sensitive:Yes
产品类型:
Product Type:
SRAM
工厂包装数量:
Factory Pack Quantity:
36
子类别:
Subcategory:
Memory & Data Storage
商标名:
Tradename:
NBT SRAM

GS8161Z36DD-333器件文档内容

                                                          GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

100-Pin TQFP & 165-Bump BGA           18Mb Pipelined and Flow Through                                                              400 MHz–150 MHz

Commercial Temp                        Synchronous NBT SRAM                                                                      1.8 V, 2.5 V, or 3.3 V VDD

Industrial Temp                                                                                                                    1.8 V, 2.5 V, or 3.3 V I/O

Features                                                                 Because it is a synchronous device, address, data inputs, and

• User-configurable Pipeline and Flow Through mode                       read/ write control inputs are captured on the rising edge of the

• NBT (No Bus Turn Around) functionality allows zero wait                input clock. Burst order control (LBO) must be tied to a power

read-write-read bus utilization                                          rail for proper operation. Asynchronous inputs include the

• Fully pin-compatible with both pipelined and flow through              Sleep mode enable, ZZ and Output Enable. Output Enable can

NtRAM™, NoBL™ and ZBT™ SRAMs                                             be used to override the synchronous control of the output

• IEEE 1149.1 JTAG-compatible Boundary Scan                              drivers and turn the RAM's output drivers off at any time.

• 1.8 V, 2.5 V, or 3.3 V +10%/–10% core power supply                     Write cycles are internally self-timed and initiated by the rising

• LBO pin for Linear or Interleave Burst mode                            edge of the clock input. This feature eliminates complex off-

• Pin-compatible with 2Mb, 4Mb, 8Mb, 36Mb, 72Mb and                      chip write pulse generation required by asynchronous SRAMs

144Mb devices                                                            and simplifies input signal timing.

• Byte write operation (9-bit Bytes)

• 3 chip enable signals for easy depth expansion                         The GS8161Z18D(GT/D)/GS8161Z32D(D)/

• ZZ pin for automatic power-down                                        GS8161Z36D(GT/D) may be configured by the user to operate

• JEDEC-standard 165-bump BGA package                                    in Pipeline or Flow Through mode. Operating as a pipelined

• RoHS-compliant 100-pin TQFP and 165-bump BGA                           synchronous device, in addition to the rising-edge-triggered

packages available                                                       registers that capture input signals, the device incorporates a

                                                                         rising-edge-triggered output register. For read cycles, pipelined

Functional Description                                                   SRAM output data is temporarily stored by the edge triggered

The GS8161Z18D(GT/D)/GS8161Z32D(D)/                                      output register during the access cycle and then released to the

GS8161Z36D(GT/D) is an 18Mbit Synchronous Static SRAM.                   output drivers at the next rising edge of clock.

GSI's NBT SRAMs, like ZBT, NtRAM, NoBL or other

pipelined read/double late write or flow through read/single             The GS8161Z18D(GT/D)/GS8161Z32D(D)/

late write SRAMs, allow utilization of all available bus                 GS8161Z36D(GT/D) is implemented with GSI's high

bandwidth by eliminating the need to insert deselect cycles              performance CMOS technology and is available in JEDEC-

when the device is switched from read to write cycles.                   standard 165-bump BGA package.

                                                          Parameter Synopsis

                                                          -400     -375  -333  -250  -200                              -150  Unit

                                       tKQ                2.5      2.5   2.5   2.5   3.0                               3.8   ns

                    Pipeline          tCycle              2.5      2.66  3.3   4.0   5.0                               6.7   ns

                    3-1-1-1           Curr (x18)          370      350   310   250   210                               185   mA

                                      Curr (x32/x36)      430      410   365   290   240                               200   mA

                    Flow               tKQ                4.0      4.2   4.5   5.5   6.5                               7.5   ns

                    Through           tCycle              4.0      4.2   4.5   5.5   6.5                               7.5   ns

                    2-1-1-1           Curr (x18)          275      265   255   220   205                               190   mA

                                      Curr (x32/x36)      315      300   285   250   225                               205   mA

Rev: 1.03b 9/2013                                            1/40                                                                  © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                         GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

                                             GS8161Z18DT Pinout (Package T)

                            A    A   E1  E2  NC  NC  BB  BA   E3   VDD  VSS  CK   W    CKE  G   ADV  A                 A   A   A

                   NC   1  100   99  98  97  96  95  94  93   92   91   90   89   88   87   86  85   84                83  82  81  80  A

                   NC   2                                                                                                          79  NC

                   NC   3                                                                                                          78  NC

VDDQ                    4                                                                                                          77  VDDQ

                   VSS  5                                                                                                          76  VSS

                   NC   6                                                                                                          75  NC

                   NC   7                                                                                                          74  DQPA

                   DQB  8                                                                                                          73  DQA

                   DQB  9                                     1M x 18                                                              72  DQA

                   VSS  10                                                                                                         71  VSS

VDDQ                    11                               Top View                                                                  70  VDDQ

                   DQB  12                                                                                                         69  DQA

                   DQB  13                                                                                                         68  DQA5

                   FT   14                                                                                                         67  VSS

                   VDD  15                                                                                                         66  NC

                   NC   16                                                                                                         65  VDD

                   VSS  17                                                                                                         64  ZZ

                   DQB  18                                                                                                         63  DQA

                   DQB  19                                                                                                         62  DQA

VDDQ                    20                                                                                                         61  VDDQ

                   VSS  21                                                                                                         60  VSS

                   DQB  22                                                                                                         59  DQA

                   DQB  23                                                                                                         58  DQA

DQPB                    24                                                                                                         57  NC

                   NC   25                                                                                                         56  NC

                   VSS  26                                                                                                         55  VSS

VDDQ                    27                                                                                                         54  VDDQ

                   NC   28                                                                                                         53  NC

                   NC   29                                                                                                         52  NC

                   NC   30                                                                                                         51  NC

                            31   32  33  34  35  36  37  38   39   40   41   42   43   44   45  46   47                48  49  50

                            LBO  A   A   A   A   A1  A0  TMS  TDI  VSS  VDD  TDO  TCK  A    A   A    A                 A   A   A

Rev: 1.03b 9/2013                                        2/40                                                                          © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                         GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

                                             GS8161Z36DT Pinout (Package T)

                            A    A   E1  E2  BD  BC  BB  BA   E3   VDD  VSS  CK   W    CKE  G   ADV  A                 A   A   A

DQPC                    1  100   99  98  97  96  95  94  93   92   91   90   89   88   87   86  85   84                83  82  81  80  DQPB

                   DQC  2                                                                                                          79  DQB

                   DQC  3                                                                                                          78  DQB

VDDQ                    4                                                                                                          77  VDDQ

                   VSS  5                                                                                                          76  VSS

                   DQC  6                                                                                                          75  DQB

                   DQC  7                                                                                                          74  DQB

                   DQC  8                                                                                                          73  DQB

                   DQC  9                                512K x 36                                                                 72  DQB

                   VSS  10                                                                                                         71  VSS

VDDQ                    11                               Top View                                                                  70  VDDQ

                   DQC  12                                                                                                         69  DQB

                   DQC  13                                                                                                         68  DQB

                   FT   14                                                                                                         67  VSS

                   VDD  15                                                                                                         66  NC

                   NC   16                                                                                                         65  VDD

                   VSS  17                                                                                                         64  ZZ

                   DQD  18                                                                                                         63  DQA

                   DQD  19                                                                                                         62  DQA

VDDQ                    20                                                                                                         61  VDDQ

                   VSS  21                                                                                                         60  VSS

                   DQD  22                                                                                                         59  DQA

                   DQD  23                                                                                                         58  DQA

                   DQD  24                                                                                                         57  DQA

                   DQD  25                                                                                                         56  DQA

                   VSS  26                                                                                                         55  VSS

VDDQ                    27                                                                                                         54  VDDQ

                   DQD  28                                                                                                         53  DQA

                   DQD  29                                                                                                         52  DQA

DQPD                    30                                                                                                         51  DQPA

                            31   32  33  34  35  36  37  38   39   40   41   42   43   44   45  46   47                48  49  50

                            LBO  A   A   A   A   A1  A0  TMS  TDI  VSS  VDD  TDO  TCK  A    A   A    A                 A   A   A

Rev: 1.03b 9/2013                                        3/40                                                                          © 2011, GSI Technology

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                                 GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

100-Pin TQFP  Pin  Descriptions

Symbol             Type                Description

A0, A1             In            Burst Address Inputs; Preload the burst counter

A                  In                  Address Inputs

CK                 In                  Clock Input Signal

BA                 In            Byte Write signal for data inputs DQA1–DQA9; active low

BB                 In            Byte Write signal for data inputs DQB1–DQB9; active low

BC                 In            Byte Write signal for data inputs DQC1–DQC9; active low

BD                 In            Byte Write signal for data inputs DQD1–DQD9; active low

W                  In                  Write Enable; active low

E1                 In                  Chip Enable; active low

E2                 In            Chip Enable—Active High. For self decoded depth expansion

E3                 In            Chip Enable—Active Low. For self decoded depth expansion

G                  In                  Output Enable; active low

ADV                In            Advance/Load; Burst address counter control pin

CKE                In                  Clock Input Buffer Enable; active low

NC                 —                   No Connect

DQA, DQPA          I/O                 Byte A Data Input and Output pins

DQB, DQPB          I/O                 Byte B Data Input and Output pins

DQC, DQPC          I/O                 Byte C Data Input and Output pins

DQD, DQPD          I/O                 Byte D Data Input and Output pins

ZZ                 In                  Power down control; active high

FT                 In            Pipeline/Flow Through Mode Control; active low

LBO                In                  Linear Burst Order; active low.

MCH                —                   Must Connect High (165 BGA only)

TMS                                    Scan Test Mode Select

Rev: 1.03b 9/2013                4/40                                                                                  © 2011, GSI Technology

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                                 GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

100-Pin TQFP  Pin  Descriptions

Symbol             Type                Description

TDI                                    Scan Test Data In

TDO                                    Scan Test Data Out

TCK                                    Scan Test Clock

TMS                I                   Scan Test Mode Select

TDI                I                   Scan Test Data In

TDO                O                   Scan Test Data Out

TCK                I                   Scan Test Clock

VDD                In                  Core power supply

VSS                In                  Ground

VDDQ               In                  Output driver power supply

Rev: 1.03b 9/2013                5/40                                                                                  © 2011, GSI Technology

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                                           GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

                            165 Bump BGA—x18 Commom I/O—Top View (Package D)

                   1    2    3        4    5             6      7         8                                            9  10   11

A                  NC   A    E1       BB   NC            E3     CKE       ADV                                          A  A    A    A

B                  NC   A    E2       NC   BA            CK     W         G                                            A  A    NC   B

C                  NC   NC   VDDQ     VSS  VSS           VSS    VSS       VSS  VDDQ                                       NC   DQA  C

D                  NC   DQB  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       NC   DQA  D

E                  NC   DQB  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       NC   DQA  E

F                  NC   DQB  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       NC   DQA  F

G                  NC   DQB  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       NC   DQA  G

H                  FT   MCH  NC       VDD  VSS           VSS    VSS       VDD  NC                                         NC   ZZ   H

J                  DQB  NC   VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       DQA  NC   J

K                  DQB  NC   VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       DQA  NC   K

L                  DQB  NC   VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       DQA  NC   L

M                  DQB  NC   VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       DQA  NC   M

N                  DQB  NC   VDDQ     VSS  NC            NC     NC        VSS  VDDQ                                       NC   NC   N

P                  NC   NC   A        A    TDI           A1     TDO       A                                            A  A    NC   P

R                  LBO  NC   A        A    TMS           A0     TCK       A                                            A  A    A    R

                             11 x 15  Bump BGA—13 mm  x  15 mm  Body—1.0  mm Bump Pitch

Rev: 1.03b 9/2013                          6/40                                                                                © 2011, GSI Technology

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                                           GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

                             165 Bump BGA—x32 Common I/O—Top View (Package D)

                   1    2    3        4    5             6      7         8                                            9  10   11

A                  NC   A    E1       BC   BB            E3     CKE       ADV                                          A  A    NC   A

B                  NC   A    E2       BD   BA            CK     W         G                                            A  A    NC   B

C                  NC   NC   VDDQ     VSS  VSS           VSS    VSS       VSS  VDDQ                                       NC   NC   C

D                  DQC  DQC  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       DQB  DQB  D

E                  DQC  DQC  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       DQB  DQB  E

F                  DQC  DQC  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       DQB  DQB  F

G                  DQC  DQC  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       DQB  DQB  G

H                  FT   MCH  NC       VDD  VSS           VSS    VSS       VDD  NC                                         NC   ZZ   H

J                  DQD  DQD  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       DQA  DQA  J

K                  DQD  DQD  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       DQA  DQA  K

L                  DQD  DQD  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       DQA  DQA  L

M                  DQD  DQD  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       DQA  DQA  M

N                  NC   NC   VDDQ     VSS  NC            NC     NC        VSS  VDDQ                                       NC   NC   N

P                  NC   NC   A        A    TDI           A1     TDO       A                                            A  A    NC   P

R                  LBO  NC   A        A    TMS           A0     TCK       A                                            A  A    A    R

                             11 x 15  Bump BGA—13 mm  x  15 mm  Body—1.0  mm Bump Pitch

Rev: 1.03b 9/2013                          7/40                                                                                © 2011, GSI Technology

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                                           GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

                             165 Bump BGA—x36 Common I/O—Top View (Package D)

                   1    2    3        4    5             6      7         8                                            9  10   11

A                  NC   A    E1       BC   BB            E3     CKE       ADV                                          A  A    NC   A

B                  NC   A    E2       BD   BA            CK     W         G                                            A  A    NC   B

C                  DQC  NC   VDDQ     VSS  VSS           VSS    VSS       VSS  VDDQ                                       NC   DQB  C

D                  DQC  DQC  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       DQB  DQB  D

E                  DQC  DQC  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       DQB  DQB  E

F                  DQC  DQC  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       DQB  DQB  F

G                  DQC  DQC  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       DQB  DQB  G

H                  FT   MCH  NC       VDD  VSS           VSS    VSS       VDD  NC                                         NC   ZZ   H

J                  DQD  DQD  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       DQA  DQA  J

K                  DQD  DQD  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       DQA  DQA  K

L                  DQD  DQD  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       DQA  DQA  L

M                  DQD  DQD  VDDQ     VDD  VSS           VSS    VSS       VDD  VDDQ                                       DQA  DQA  M

N                  DQD  NC   VDDQ     VSS  NC            NC     NC        VSS  VDDQ                                       NC   DQA  N

P                  NC   NC   A        A    TDI           A1     TDO       A                                            A  A    NC   P

R                  LBO  NC   A        A    TMS           A0     TCK       A                                            A  A    A    R

                             11 x 15  Bump BGA—13 mm  x  15 mm  Body—1.0  mm Bump Pitch

Rev: 1.03b 9/2013                          8/40                                                                                © 2011, GSI Technology

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                                       GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

GS8161Z18/32/36D   165-Bump  BGA  Pin  Description

Symbol             Type                             Description

A0, A1             I                   Address field LSBs and Address Counter Preset Inputs

An                 I                                Address Inputs

DQA

DQB                I/O                              Data Input and Output pins

DQC

DQD

BA, BB, BC, BD     I                   Byte Write Enable for DQA, DQB, DQC, DQD I/Os; active                           low

CK                 I                                Clock Input Signal; active high

CKE                I                                Clock Enable; active low

W                  I                                Write Enable; active low

E1                 I                                Chip Enable; active low

E3                 I                                Chip Enable; active low

E2                 I                                Chip Enable; active high

FT                 I                                Flow Through / Pipeline Mode Control

G                  I                                Output Enable; active low

ADV                I                                Burst address counter advance enable; active high

ZZ                 I                                Sleep mode control; active high

LBO                I                                Linear Burst Order mode; active low

TMS                I                                Scan Test Mode Select

TDI                I                                Scan Test Data In

TDO                O                                Scan Test Data Out

TCK                I                                Scan Test Clock

MCH                —                                Must Connect High

VDD                I                                Core power supply

VSS                I                                I/O and Core Ground

VDDQ               I                                Output driver power supply

NC                 —                                No Connect

Rev: 1.03b 9/2013                      9/40                                                                            © 2011, GSI Technology

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                                                                       GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

                                            GS8161Z18/32/36D NBT SRAM Functional Block Diagram

                                                                                                                                                 DQa–DQn

                                            FT                                                                                                                                    K

                                                                              Q

                                                                              D                                                                           Write Data  Register 1

                                                                                 K

                                                                                                                                                                                  K

                                                                              Sense Amps                                                                  Write Data  Register 2

                                                                                 Memory  Array

                                                                              Write Drivers

                                            Write Address  Register 2                                                                                                 FT

       SA1’        SA0’                 18

                   Burst  Counter                          K

       SA1         SA0             K        Write Address                                Read, Write and  Data Coherency  Control Logic

Q                                                          Register 1  Match

D

                   K                                       K

                                                                                                                                                          K

A0–An                                                                         W  BA             BB        BC              BD             E1  E2  E3

                          ADV      LBO                                                                                                                                            CK  CKE  G

Rev: 1.03b 9/2013                                                      10/40                                                                                                         © 2011, GSI Technology

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                                             GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

Functional Details

Clocking

Deassertion of the Clock Enable (CKE) input blocks the Clock input from reaching the RAM's internal circuits. It may be used to

suspend RAM operations. Failure to observe Clock Enable set-up or hold requirements will result in erratic operation.

Pipeline Mode Read and Write Operations

All inputs (with the exception of Output Enable, Linear Burst Order and Sleep) are synchronized to rising clock edges. Single cycle

read and write operations must be initiated with the Advance/Load pin (ADV) held low, in order to load the new address. Device

activation is accomplished by asserting all three of the Chip Enable inputs (E1, E2 and E3). Deassertion of any one of the Enable

inputs will deactivate the device.

                    Function                        W                       BA                                         BB  BC        BD

                             Read                   H                       X                                          X   X         X

                    Write Byte “a”                  L                       L                                          H   H         H

                    Write Byte “b”                  L                       H                                          L   H         H

                    Write Byte “c”                  L                       H                                          H   L         H

                    Write Byte “d”                  L                       H                                          H   H         L

                    Write all Bytes                 L                       L                                          L   L         L

                    Write Abort/NOP                 L                       H                                          H   H         H

Read operation is initiated when the following conditions are satisfied at the rising edge of clock: CKE is asserted low, all three

chip enables (E1, E2, and E3) are active, the write enable input signals W is deasserted high, and ADV is asserted low. The address

presented to the address inputs is latched in to address register and presented to the memory core and control logic. The control

logic determines that a read access is in progress and allows the requested data to propagate to the input of the output register. At

the next rising edge of clock the read data is allowed to propagate through the output register and onto the output pins.

Write operation occurs when the RAM is selected, CKE is active and the write input is sampled low at the rising edge of clock. The

Byte Write Enable inputs (BA, BB, BC & BD) determine which bytes will be written. All or none may be activated. A write cycle

with no Byte Write inputs active is a no-op cycle. The pipelined NBT SRAM provides double late write functionality, matching the

write command versus data pipeline length (2 cycles) to the read command versus data pipeline length (2 cycles). At the first rising

edge of clock, Enable, Write, Byte Write(s), and Address are registered. The Data In associated with that address is required at the

third rising edge of clock.

Flow Through Mode Read and Write Operations

Operation of the RAM in Flow Through mode is very similar to operations in Pipeline mode. Activation of a read cycle and the use

of the Burst Address Counter is identical. In Flow Through mode the device may begin driving out new data immediately after new

address are clocked into the RAM, rather than holding new data until the following (second) clock edge. Therefore, in Flow

Through mode the read pipeline is one cycle shorter than in Pipeline mode.

Write operations are initiated in the same way, but differ in that the write pipeline is one cycle shorter as well, preserving the ability

to turn the bus from reads to writes without inserting any dead cycles. While the pipelined NBT RAMs implement a double late

write protocol, in Flow Through mode a single late write protocol mode is observed. Therefore, in Flow Through mode, address

and control are registered on the first rising edge of clock and data in is required at the data input pins at the second rising edge of

clock.

Rev: 1.03b 9/2013                            11/40                                                                            © 2011, GSI Technology

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                                                       GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

Synchronous Truth Table

              Operation        Type          Address   CK                CKE  ADV       W       Bx  E1                 E2  E3  G  ZZ  DQ         Notes

Read Cycle, Begin Burst        R             External  L-H               L    L         H       X   L                  H   L   L  L   Q

Read Cycle, Continue Burst     B             Next      L-H               L    H         X       X   X                  X   X   L  L   Q           1,10

NOP/Read, Begin Burst          R             External  L-H               L    L         H       X   L                  H   L   H  L   High-Z      2

Dummy Read, Continue Burst     B             Next      L-H               L    H         X       X   X                  X   X   H  L   High-Z      1,2,10

Write Cycle, Begin Burst       W             External  L-H               L    L              L  L   L                  H   L   X  L   D           3

Write Abort, Begin Burst       D             None      L-H               L    L              L  H   L                  H   L   X  L   High-Z      1

Write Cycle, Continue Burst    B             Next      L-H               L    H         X       L   X                  X   X   X  L   D           1,3,10

Write Abort, Continue Burst    B             Next      L-H               L    H         X       H   X                  X   X   X  L   High-Z     1,2,3,10

Deselect Cycle, Power Down     D             None      L-H               L    L         X       X   H                  X   X   X  L   High-Z

Deselect Cycle, Power Down     D             None      L-H               L    L         X       X   X                  X   H   X  L   High-Z

Deselect Cycle, Power Down     D             None      L-H               L    L         X       X   X                  L   X   X  L   High-Z

Deselect Cycle, Continue       D             None      L-H               L    H         X       X   X                  X   X   X  L   High-Z      1

Sleep Mode                                   None      X                 X    X         X       X   X                  X   X   X  H   High-Z

Clock Edge Ignore, Stall                     Current   L-H               H    X         X       X   X                  X   X   X  L   -           4

Notes:

1.   Continue Burst cycles, whether read or write, use the same control inputs. A Deselect continue cycle can only be entered into if a Deselect

     cycle is executed first.

2.   Dummy Read and Write abort can be considered NOPs because the SRAM performs no operation. A Write abort occurs when the W pin is

     sampled low but no Byte Write pins are active so no write operation is performed.

3.   G can be wired low to minimize the number of control signals provided to the SRAM. Output drivers will automatically turn off during write

     cycles.

4.   If CKE High occurs during a pipelined read cycle, the DQ bus will remain active (Low Z). If CKE High occurs during a write cycle, the bus

     will remain in High Z.

5.   X = Don’t Care; H = Logic High; L = Logic Low; Bx = High = All Byte Write signals are high; Bx = Low = One or more Byte/Write signals

     are Low

6.   All inputs, except G and ZZ must meet setup and hold times of rising clock edge.

7.   Wait states can be inserted by setting CKE high.

8.   This device contains circuitry that ensures all outputs are in High Z during power-up.

9.   A 2-bit burst counter is incorporated.

10.  The address counter is incriminated for all Burst continue cycles.

Rev: 1.03b 9/2013                                      12/40                                                                      © 2011, GSI Technology

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                                                       GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

                         Pipelined and Flow Through Read Write Control State Diagram

                                                            D         B

                                                            Deselect

                                                    R                         W

                                                    D                          D

                                                       W

                                  New Read                               R        New Write

                      R                                                                                                W

                                        B                                               B

                                  R                 W                             W

                                                                            R

                                  Burst Read                                      Burst Write

                      B                                                                                                B

                                     D                                               D

Key                   Input       Command Code                           Notes:

                                                                         1. The Hold command (CKE Low) is not

                                                                            shown because it prevents any state change.

                   ƒ  Transition                                         2. W, R, B, and D represent input command

Current State (n)                 Next State (n+1)                          codes as indicated in the Synchronous Truth Table.

                                  n                    n+1               n+2            n+3

     Clock (CK)

     Command                               ƒ                   ƒ                  ƒ                                    ƒ

                                  Current State        Next State

Current State and Next State Definition for Pipelined and Flow Through Read/Write Control State Diagram

Rev: 1.03b 9/2013                                      13/40                                                              © 2011, GSI Technology

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                                                               GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

                                                   Pipeline Mode Data I/O State Diagram

                   Intermediate   BW                              Intermediate                                         R  B    Intermediate

                                                R

                                  High Z                                                          W     Data Out
                                  (Data In)
                                                                                                        (Q Valid)

                                             D     Intermediate                     Intermediate        D

                                                                      W          R

                                                                         High Z

                                                               B

                                                                      D

                                                                  Intermediate

Key                              Input Command Code                                 Notes:

                                                                                    1. The Hold command (CKE Low) is not

                                                                                    shown because it prevents any state change.

                   ƒ  Transition                   Transition                       2. W, R, B, and D represent input command

Current State (n)                Intermediate State (N+1)      Next State (n+2)     codes as indicated in the Truth Tables.

                                          n                    n+1                  n+2                                   n+3

                   Clock (CK)

                   Command                         ƒ                         ƒ                       ƒ                         ƒ

                                          Current State        Intermediate         Next State

                                                                      State

                      Current State and Next State Definition for Pipeline Mode Data I/O State Diagram

Rev: 1.03b 9/2013                                              14/40                                                              © 2011, GSI Technology

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                                        Flow Through Mode Data I/O State Diagram

                               BW            R                                                                         R  B

                               High Z                                               W                                  Data Out
                               (Data In)
                                                                                                                       (Q Valid)

                                          D                                               D

                                                                 W          R

                                                                    High Z

                                                          B

                                                                 D

Key                            Input Command Code                              Notes:

                                                                               1. The Hold command (CKE Low) is not

                                                                               shown because it prevents any state change.

                   ƒ        Transition                                         2. W, R, B, and D represent input command

Current State (n)                       Next State (n+1)                       codes as indicated in the Truth Tables.

                                        n                 n+1                  n+2                                        n+3

                   Clock (CK)

                   Command                      ƒ                   ƒ                  ƒ                                          ƒ

                                        Current State     Next State

Current State and Next State Definition for: Pipeline and Flow                 through Read Write Control State Diagram

Rev: 1.03b 9/2013                                         15/40                                                                      © 2011, GSI Technology

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Burst Cycles

Although NBT RAMs are designed to sustain 100% bus bandwidth by eliminating turnaround cycle when there is transition from

read to write, multiple back-to-back reads or writes may also be performed. NBT SRAMs provide an on-chip burst address

generator that can be utilized, if desired, to further simplify burst read or write implementations. The ADV control pin, when

driven high, commands the SRAM to advance the internal address counter and use the counter generated address to read or write

the SRAM. The starting address for the first cycle in a burst cycle series is loaded into the SRAM by driving the ADV pin low, into

Load mode.

Burst Order

The burst address counter wraps around to its initial state after four addresses (the loaded address and three more) have been

accessed.    The burst sequence is determined by the state of the Linear Burst Order pin (LBO). When this pin is low, a linear burst

sequence is selected. When the RAM is installed with the LBO pin tied high, Interleaved burst sequence is selected. See the tables

below for details.

Mode Pin Functions

                    Mode Name                                 Pin Name            State                                        Function

                    Burst Order Control                           LBO             L                                            Linear Burst

                                                                                  H                                            Interleaved Burst

                    Output Register Control                       FT              L                                            Flow Through

                                                                                  H or NC                                      Pipeline

                    Power Down Control                            ZZ              L or NC                                      Active

                                                                                  H                                            Standby, IDD = ISB

Note:

There is a pull-up device on the FT pin and a pull-down device on the ZZ  pin  ,  so this input  pin  can  be          unconnected and the chip        will  operate  in

the default states as specified in the above tables.

Burst Counter Sequences

Linear Burst Sequence                                                     Interleaved Burst Sequence

                    A[1:0]               A[1:0]       A[1:0]  A[1:0]                                                   A[1:0]  A[1:0]        A[1:0]          A[1:0]

       1st address       00                  01       10      11                  1st address                          00      01                  10        11

       2nd address       01                  10       11      00                  2nd address                          01      00                  11        10

       3rd address       10                  11       00      01                  3rd address                          10      11                  00        01

       4th address       11                  00       01      10                  4th address                          11      10                  01        00

Note:                                                                     Note:

The burst counter wraps to initial state on the 5th clock.                The burst counter wraps to initial state on the 5th clock.

Rev: 1.03b 9/2013                                             16/40                                                                    © 2011, GSI Technology

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Sleep Mode

During normal operation, ZZ must be pulled low, either by the user or by it’s internal pull down resistor. When ZZ is pulled high,

the SRAM will enter a Power Sleep mode after 2 cycles. At this time, internal state of the SRAM is preserved. When ZZ returns to

low, the SRAM operates normally after ZZ recovery time.

Sleep mode is a low current, power-down mode in which the device is deselected and current is reduced to ISB2. The duration of

Sleep mode is dictated by the length of time the ZZ is in a high state. After entering Sleep mode, all inputs except ZZ become

disabled and all outputs go to High-Z The ZZ pin is an asynchronous, active high input that causes the device to enter Sleep mode.

When the ZZ pin is driven high, ISB2 is guaranteed after the time tZZI is met. Because ZZ is an asynchronous input, pending

operations or operations in progress may not be properly completed if ZZ is asserted. Therefore, Sleep mode must not be initiated

until valid pending operations are completed. Similarly, when exiting Sleep mode during tZZR, only a Deselect or Read commands

may be applied while the SRAM is recovering from Sleep mode.

                                  Sleep Mode Timing Diagram

                                  tKH

                             tKC       tKL

CK

                                                                       tZZR

                                       tZZS                     tZZH

ZZ

Designing for Compatibility

The GSI NBT SRAMs offer users a configurable selection between Flow Through mode and Pipelinemode via the FT signal found

on Pin 14. Not all vendors offer this option, however most mark Pin 14 as VDD or VDDQ on pipelined parts and VSS on flow

through parts. GSI NBT SRAMs are fully compatible with these sockets.

Rev: 1.03b 9/2013                                        17/40                                                         © 2011, GSI Technology

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Absolute Maximum Ratings

(All voltages reference to VSS)

        Symbol                                  Description                           Value                                             Unit

        VDD                              Voltage on VDD Pins                          –0.5 to 4.6                                       V

        VDDQ                             Voltage in VDDQ Pins                         –0.5 to VDD                                       V

        VI/O                             Voltage on I/O Pins                    –0.5 to VDD +0.5 ( 4.6 V max.)                         V

        VIN                            Voltage on Other Input Pins              –0.5 to VDD +0.5 ( 4.6 V max.)                         V

        IIN                              Input Current on Any Pin                     +/–20                                             mA

        IOUT                          Output Current on Any I/O Pin                   +/–20                                             mA

        PD                               Package Power Dissipation                    1.5                                               W

        TSTG                             Storage Temperature                          –55 to 125                                        oC

        TBIAS                            Temperature Under Bias                       –55 to 125                                        oC

Note:

Permanent damage to the device may occur if the Absolute Maximum Ratings are exceeded. Operation should be restricted to Recommended

Operating Conditions. Exposure to conditions exceeding the Absolute Maximum Ratings, for an extended period of time, may affect reliability of

this component.

Power Supply Voltage Ranges

                   Parameter                                         Symbol     Min.                                   Typ.  Max.       Unit

                   3.3 V Supply Voltage                                  VDD3   3.0                                    3.3   3.6            V

                   2.5 V Supply Voltage                                  VDD2   2.3                                    2.5   2.7            V

                 3.3 V VDDQ I/O Supply Voltage                           VDDQ3  3.0                                    3.3   3.6            V

                 2.5 V VDDQ I/O Supply Voltage                           VDDQ2  2.3                                    2.5   2.7            V

VDD3 Range Logic Levels

                   Parameter                                         Symbol     Min.                                   Typ.  Max.       Unit

                   Input High Voltage                                    VIH    2.0                                    —     VDD + 0.3        V

                   Input Low Voltage                                     VIL    –0.3                                   —     0.8              V

Notes:

1.     VIH (max) must be met for any instantaneous value of VDD.

2.     VDD needs to power-up before or at the same time as VDDQ to make sure VIH (max) is not exceeded.

Rev: 1.03b 9/2013                                                 18/40                                                      © 2011, GSI Technology

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VDD2 Range Logic Levels

                   Parameter                                         Symbol           Min.                             Typ.         Max.         Unit

                   Input High Voltage                                     VIH         0.6*VDD                          —            VDD + 0.3    V

                   Input Low Voltage                                      VIL         –0.3                             —            0.3*VDD      V

Notes:

1.  VIH (max) must be met for any instantaneous value of VDD.

2.  VDD needs to power-up before or at the same time as VDDQ to make sure VIH (max) is not exceeded.

Recommended Operating Temperatures

                   Parameter                                         Symbol           Min.                             Typ.         Max.         Unit

        Ambient Temperature (Commercial Range Versions)                       TA       0                               25           70           C

        Ambient Temperature (Industrial Range Versions)*                      TA      –40                              25           85           C

Note:

* The part numbers of Industrial Temperature Range versions end with the character “I”. Unless otherwise noted, all performance specifications

quoted are evaluated for worst case in the temperature range marked on the device.

Thermal Impedance

    Package        Test PCB            JA (C°/W)                 JA (C°/W)              JA (C°/W)                               JB (C°/W)   JC (C°/W)

                   Substrate          Airflow = 0 m/s             Airflow = 1 m/s      Airflow = 2 m/s

    100 TQFP       4-layer             35.7                               31.0                     29.4                             27.0         8.4

    165 BGA        4-layer             27.47                         24.14                         23.10                            15.27        5.44

Notes:

1.  Thermal Impedance data is based on a number of samples from multiple lots and should be viewed as a typical number.

2.  Please refer to JEDEC standard JESD51-6.

3.  The characteristics of the test fixture PCB influence reported thermal characteristics of the device. Be advised that a good thermal path to

    the PCB can result in cooling or heating of the RAM depending on PCB temperature.

    Undershoot Measurement          and Timing                                        Overshoot Measurement and Timing

       VIH                                                                                                                 20% tKC

                                                                                      VDD + 2.0 V

       VSS                                                                            50%

       50%                                                                            VDD

VSS – 2.0 V

                   20% tKC                                                             VIL

Note:

Input Under/overshoot voltage must  be –2 V > Vi <        VDDn+2  V  not  to  exceed  4.6 V maximum, with a pulse width not to exceed 20%        tKC.

Rev: 1.03b 9/2013                                                 19/40                                                                    © 2011, GSI Technology

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Capacitance

(TA = 25oC, f = 1 MHZ, VDD = 2.5 V)

             Parameter                                  Symbol                      Test conditions                    Typ.         Max.  Unit

        Input Capacitance                                   CIN                        VIN = 0 V                       4            5     pF

        Input/Output Capacitance                            CI/O                       VOUT = 0 V                      6            7     pF

Note:

These parameters are sample tested.

AC Test Conditions

                                  Parameter                                                                            Conditions

                                  Input high level                                                                     VDD – 0.2 V

                                  Input low level                                                                      0.2 V

                                  Input slew rate                                                                      1 V/ns

                           Input reference level                                                                       VDD/2

                           Output reference level                                                                      VDDQ/2

                                  Output load                                                                          Fig. 1

Notes:

1.     Include scope and jig capacitance.

2.     Test conditions as specified with output loading as shown  in  Fig.  1  unless  otherwise      noted.

3.     Device is deselected as defined by the Truth Table.

                                                                  Output Load 1

                                                    DQ

                                                                                    50               30pF*

                                                                            VDDQ/2

                                                                  * Distributed Test Jig Capacitance

Rev: 1.03b 9/2013                                                 20/40                                                             © 2011, GSI Technology

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                                        GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

DC  Electrical Characteristics

    Parameter                   Symbol         Test Conditions                                                         Min      Max

    Input Leakage Current       IIL            VIN = 0 to VDD                                                          –1 uA    1 uA

    (except mode pins)

    ZZ Input Current            IIN1           VDD  VIN  VIH                                                         –1 uA    1 uA

                                               0 V VIN VIH                                                         –1 uA    100 uA

    FT Input Current            IIN2           VDD  VIN  VIL                                                         –100 uA  1 uA

                                               0 V VIN VIL                                                         –1 uA    1 uA

    Output Leakage Current      IOL            Output Disable, VOUT = 0 to VDD                                         –1 uA    1 uA

    Output High Voltage         VOH2           IOH = –8 mA, VDDQ = 2.375 V                                             1.7 V    —

    Output High Voltage         VOH3           IOH = –8 mA, VDDQ = 3.135 V                                             2.4 V    —

    Output Low Voltage          VOL            IOL = 8 mA                                                              —        0.4 V

Rev: 1.03b 9/2013                       21/40                                                                          © 2011, GSI Technology

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Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.  Rev: 1.03b 9/2013       Operating Currents

                                                                                                                                                                                                                      -400                -375              -333            -250            -200            -150

                                                                                                                                               Parameter      Test Conditions            Mode            Symbol  0          –40      0          –40    0          –40  0          –40  0          –40  0          –40  Unit

                                                                                                                                                                                                                 to              to  to         to     to         to   to         to   to         to   to         to

                                                                                                                                                                                                                 70°C  85°C          70°C  85°C        70°C  85°C      70°C  85°C      70°C  85°C      70°C  85°C

                                                                                                                                                                                         Pipeline        IDD     365        385      350        370    315        335  250        270  210        230  180        200  mA

                                                                                                                                                                                  (x32/                  IDDQ    65              65  60         60     50         50   40         40   30         30   20         20

                                                                                                                                                              Device Selected;    x36)             Flow  IDD     280        300      270        290    260        280  230        250  210        230  190        210  mA

                                                                                                                                                   Operating  All other inputs           Through         IDDQ    35              35  30         30     25         25   20         20   15         15   15         15

                                                                                                                                                   Current    VIH or VIL              Pipeline        IDD     335        355      320        340    285        305  230        250  195        215  170        190  mA

                                                                                                                                                              Output open                                IDDQ    35              35  30         30     25         25   20         20   15         15   15         15

                                                                                                                                                                                  (x18)            Flow  IDD     255        275      250        270    240        260  210        230  195        215  180        200

                                                                                                                                                                                         Through         IDDQ    20              20  15         15     15         15   10         10   10         10   10         10   mA

                                                                                                                       22/40                       Standby                               Pipeline        ISB     50              70  50         70     50         70   50         70   50         70   50         70   mA    GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

                                                                                                                                                   Current    ZZ VDD – 0.2 V    —                Flow  ISB     50              70  50         70     50         70   50         70   50         70   50         70   mA

                                                                                                                                                                                         Through

                                                                                                                                                   Deselect   Device Deselected;         Pipeline        IDD     90         110      90         110    90         110  90         110  90         110  90         110  mA

                                                                                                                                                   Current    All other inputs    —                Flow  IDD     90         110      90         110    90         110  90         110  85         105  85         105  mA

                                                                                                                                                              VIH or  VIL             Through

                                                                                                                                               Notes:

                                                                                                                                               1.  IDD and IDDQ apply to any combination of VDD3, VDD2, VDD1, VDDQ3, VDDQ2, and      VDDQ1 operation.

                                                                                                                                               2.  All parameters listed are worst case scenario.

                                                                                                                       © 2011, GSI Technology
                                                           GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)



AC Electrical Characteristics

                   Parameter            Symbol      -400              -375             -333                               -250           -200          -150        Unit

                                                Min        Max    Min   Max        Min  Max       Min                     Max        Min  Max       Min  Max

                   Clock Cycle Time     tKC     2.5        —      2.66      —      3.3       —    4.0                           —    5.0       —    6.7  —         ns

              Clock to Output Valid     tKQ     —          2.5    —         2.5    —         2.5  —                             2.5  —         3.0  —    3.8       ns

              Clock to Output Invalid   tKQX    1.5        —      1.5       —      1.5       —    1.5                           —    1.5       —    1.5  —         ns

    Pipeline  Clock to Output in Low-Z  tLZ1    1.5               1.5              1.5            1.5                                1.5            1.5            ns

                                                           —                —                —                                  —              —         —

                   Setup time           tS      0.9        —      0.9       —      1.0       —    1.2                           —    1.4       —    1.5  —         ns

                   Hold time            tH      0.1        —      0.1       —      0.1       —    0.2                           —    0.4       —    0.5  —         ns

                   Clock Cycle Time     tKC     4.0        —      4.2       —      4.5       —    5.5                           —    6.5       —    7.5  —         ns

              Clock to Output Valid     tKQ     —          4.0    —         4.2    —         4.5  —                             5.5  —         6.5  —    7.5       ns

    Flow      Clock to Output Invalid   tKQX    2.0        —      2.0       —      2.0       —    2.0                           —    2.0       —    2.0  —         ns

    Through   Clock to Output in Low-Z  tLZ1    2.0        —      2.0       —      2.0       —    2.0                           —    2.0       —    2.0  —         ns

                   Setup time           tS      1.2        —      1.2       —      1.3       —    1.5                           —    1.5       —    1.5  —         ns

                   Hold time            tH      0.2        —      0.2       —      0.3       —    0.5                           —    0.5       —    0.5  —         ns

                   Clock HIGH Time      tKH     0.9        —      0.9       —      1.0       —    1.3                           —    1.3       —    1.5  —         ns

                   Clock LOW Time       tKL     1.1        —      1.1       —      1.2       —    1.5                           —    1.5       —    1.7  —         ns

                   Clock to Output in   tHZ1    1.5        2.5    1.5       2.5    1.5       2.5  1.5                           2.5  1.5       3.0  1.5  3.8       ns

                   High-Z

                   G to Output Valid    tOE     —          2.5    —         2.5    —         2.5  —                             2.5  —         3.0  —    3.8       ns

              G to output in Low-Z      tOLZ1   0          —      0         —      0         —                         0        —    0         —    0    —         ns

              G to output in High-Z     tOHZ1   —          2.5    —         2.5    —         2.5  —                             2.5  —         3.0  —    3.8       ns

                   ZZ setup time        tZZS2   5          —      5         —      5         —                         5        —    5         —    5    —         ns

                   ZZ hold time         tZZH2   1          —      1         —      1         —                         1        —    1         —    1    —         ns

                   ZZ recovery          tZZR    20         —      20        —      20        —    20                            —    20        —    20   —         ns

Notes:

1.  These parameters are sampled and are not 100% tested.

2.  ZZ is an asynchronous signal. However, in order to be recognized on any given  clock cycle,   ZZ must meet                       the specified setup and hold

    times as specified above.

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                                                          GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

                                            Pipeline Mode Timing (NBT)

                       Write  A     Read B  Suspend        Read C           Write D        Write No-op                 Read E  Deselect

                                            tKH                  tKC

                                                     tKL

CK

                       tH

                   tS

A                  A             B                   C                D                                 E

                       tH

                   tS

CKE

                       tH

                   tS

E*

                       tH

                   tS

ADV

                       tH

                   tS

W

                       tH                                                                  tH

                   tS                                                                tS

Bn

                                                          tH                                                                   tLZ             tHZ

                                                     tS                                                                        tKQ                  tKQX

DQ                                                   D(A)             Q(B)           Q(C)      D(D)                                      Q(E)

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                                                    Flow Through Mode Timing (NBT)

                       Write  A      Read   B       Suspend     Read C      Write D1  Suspend1  Write                     Read E  Deselect

                                               tKL

                                       tKH          tKC

CK

                       tH

                   tS

CKE

                       tH

                   tS

E

                       tH

                   tS

ADV

                                                                            tH

                                                                        tS

W

                                                                            tH

                                                                        tS

Bn

                       tH

                   tS

A0–An              A             B                           C          D                                              E

                                     tH                                       tHZ                                                       tHZ

                                 tS                             tKQ             tKQX                                      tLZ           tKQX

DQ                               D(A)               Q(B)                Q(C)                    D(D)                              Q(E)

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JTAG Port Operation

Overview

The JTAG Port on this RAM operates in a manner that is compliant with IEEE Standard 1149.1-1990, a serial boundary scan

interface standard (commonly referred to as JTAG). The JTAG Port input interface levels scale with VDD. The JTAG output

drivers are powered by VDDQ.

Disabling the JTAG Port

It is possible to use this device without utilizing the JTAG port. The port is reset at power-up and will remain inactive unless

clocked. TCK, TDI, and TMS are designed with internal pull-up circuits.To assure normal operation of the RAM with the JTAG

Port unused, TCK, TDI, and TMS may be left floating or tied to either VDD or VSS. TDO should be left unconnected.

JTAG Pin Descriptions

Pin       Pin Name            I/O                                               Description

TCK       Test Clock          In   Clocks all TAP events. All inputs are captured on the rising edge of TCK and all outputs propagate

                                   from the falling edge of TCK.

                                   The TMS input is sampled on the rising edge of TCK. This is the command input for the TAP

TMS       Test Mode Select    In   controller state machine. An undriven TMS input will produce the same result as a logic one input

                                   level.

                                   The TDI input is sampled on the rising edge of TCK. This is the input side of the serial registers

                                   placed between TDI and TDO. The register placed between TDI and TDO is determined by the

TDI       Test Data In        In   state of the TAP Controller state machine and the instruction that is currently loaded in the TAP

                                   Instruction Register (refer to the TAP Controller State Diagram). An undriven TDI pin will produce

                                   the same result as a logic one input level.

                                   Output that is active depending on the state of the TAP state machine. Output changes in

TDO       Test Data Out       Out  response to the falling edge of TCK. This is the output side of the serial registers placed between

                                   TDI and TDO.

Note:

This device does not have a TRST (TAP Reset) pin. TRST is optional in IEEE 1149.1. The Test-Logic-Reset state is entered while TMS is

held high for five rising edges of TCK. The TAP Controller is also reset automaticly at power-up.

JTAG Port Registers

Overview

The various JTAG registers, refered to as Test Access Port orTAP Registers, are selected (one at a time) via the sequences of 1s

and 0s applied to TMS as TCK is strobed. Each of the TAP Registers is a serial shift register that captures serial input data on the

rising edge of TCK and pushes serial data out on the next falling edge of TCK. When a register is selected, it is placed between the

TDI and TDO pins.

Instruction Register

The Instruction Register holds the instructions that are executed by the TAP controller when it is moved into the Run, Test/Idle, or

the various data register states. Instructions are 3 bits long. The Instruction Register can be loaded when it is placed between the

TDI and TDO pins. The Instruction Register is automatically preloaded with the IDCODE instruction at power-up or whenever the

controller is placed in Test-Logic-Reset state.

Bypass Register

The Bypass Register is a single bit register that can be placed between TDI and TDO. It allows serial test data to be passed through

the RAM’s JTAG Port to another device in the scan chain with as little delay as possible.

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Boundary Scan Register

The Boundary Scan Register is a collection of flip flops that can be preset by the logic level found on the RAM’s input or I/O pins.

The flip flops are then daisy chained together so the levels found can be shifted serially out of the JTAG Port’s TDO pin. The

Boundary Scan Register also includes a number of place holder flip flops (always set to a logic 1). The relationship between the

device pins and the bits in the Boundary Scan Register is described in the Scan Order Table following. The Boundary Scan

Register, under the control of the TAP Controller, is loaded with the contents of the RAMs I/O ring when the controller is in

Capture-DR state and then is placed between the TDI and TDO pins when the controller is moved to Shift-DR state. SAMPLE-Z,

SAMPLE/PRELOAD and EXTEST instructions can be used to activate the Boundary Scan Register.

                                           JTAG TAP Block Diagram

                                  ·  ·     ·         ·    ·          ·     ·  ·

                                           Boundary Scan Register

                              ·                                                                                        ·

                              ·                                                                                        1

                              M*        0

                                        Bypass Register                                                                0

                                        2  1  0

                                        Instruction Register

                   TDI                                                                                                    TDO

                                        ID Code Register

                                        31 30 29  ·     · ··   2  1  0

                                              Control Signals

                   TMS

                   TCK                  Test Access Port (TAP) Controller

* For the value of M, see the BSDL file, which is available at by contacting us at apps@gsitechnology.com.

Identification (ID) Register

The ID Register is a 32-bit register that is loaded with a device and vendor specific 32-bit code when the controller is put in

Capture-DR state with the IDCODE command loaded in the Instruction Register. The code is loaded from a 32-bit on-chip ROM.

It describes various attributes of the RAM as indicated below. The register is then placed between the TDI and TDO pins when the

controller is moved into Shift-DR state. Bit 0 in the register is the LSB and the first to reach TDO when shifting begins.

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ID Register Contents

                                                                                                                               GSI Technology                Presence Register

                                                  Not Used                                                                     JEDEC Vendor

                                                                                                                                     ID Code

Bit #     31  30   29  28  27  26  25     24  23  22  21    20  19  18  17    16  15  14  13  12                       11  10  9  8  7  6  5     4  3  2  1  0

          X   X    X   X   X   X   X      X   X   X   X     X   X   X   X     X   X   X   X   X                        0   0   0  1  1  0     1  1  0  0  1  1

Tap Controller Instruction Set

Overview

There are two classes of instructions defined in the Standard 1149.1-1990; the standard (Public) instructions, and device specific

(Private) instructions. Some Public instructions are mandatory for 1149.1 compliance. Optional Public instructions must be

implemented in prescribed ways. The TAP on this device may be used to monitor all input and I/O pads, and can be used to load

address, data or control signals into the RAM or to preload the I/O buffers.

When the TAP controller is placed in Capture-IR state the two least significant bits of the instruction register are loaded with 01.

When the controller is moved to the Shift-IR state the Instruction Register is placed between TDI and TDO. In this state the desired

instruction is serially loaded through the TDI input (while the previous contents are shifted out at TDO). For all instructions, the

TAP executes newly loaded instructions only when the controller is moved to Update-IR state. The TAP instruction set for this

device is listed in the following table.

Rev: 1.03b 9/2013                                           28/40                                                                       © 2011, GSI Technology

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                                         JTAG    Tap Controller State Diagram

        1          Test Logic Reset

                          0

                   Run Test Idle      1                Select DR    1                                                  Select IR    1

        0                                                     0                                                              0

                                                 1  Capture DR                 1                                       Capture IR

                                                           0                                                              0

                                                       Shift DR     0                                                     Shift IR  0

                                                              1                                                              1

                                                 1     Exit1 DR                1                                          Exit1 IR

                                                              0                                                              0

                                                    Pause DR        0                                                  Pause IR     0

                                                              1                                                              1

                                                       Exit2 DR     0                                                     Exit2 IR  0

                                                              1                                                              1

                                                    Update DR                                                          Update IR

                                                    1            0                                                     1        0

Instruction Descriptions

BYPASS

When the BYPASS instruction is loaded in the Instruction Register the Bypass Register is placed between TDI and TDO. This

occurs when the TAP controller is moved to the Shift-DR state. This allows the board level scan path to be shortened to facili-

tate testing of other devices in the scan path.

SAMPLE/PRELOAD

SAMPLE/PRELOAD is a Standard 1149.1 mandatory public instruction. When the SAMPLE / PRELOAD instruction is

loaded in the Instruction Register, moving the TAP controller into the Capture-DR state loads the data in the RAMs input and

I/O buffers into the Boundary Scan Register. Boundary Scan Register locations are not associated with an input or I/O pin, and

are loaded with the default state identified in the Boundary Scan Chain table at the end of this section of the datasheet. Because

the RAM clock is independent from the TAP Clock (TCK) it is possible for the TAP to attempt to capture the I/O ring contents

while the input buffers are in transition (i.e. in a metastable state). Although allowing the TAP to sample metastable inputs will

not harm the device, repeatable results cannot be expected. RAM input signals must be stabilized for long enough to meet the

TAPs input data capture set-up plus hold time (tTS plus tTH). The RAMs clock inputs need not be paused for any other TAP

operation except capturing the I/O ring contents into the Boundary Scan Register. Moving the controller to Shift-DR state then

places the boundary scan register between the TDI and TDO pins.

EXTEST

EXTEST is an IEEE 1149.1 mandatory public instruction. It is to be executed whenever the instruction register is loaded with

all logic 0s. The EXTEST command does not block or override the RAM’s input pins; therefore, the RAM’s internal state is

still determined by its input pins.

Rev: 1.03b 9/2013                                   29/40                                                                           © 2011, GSI Technology

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     

     Typically, the Boundary Scan Register is loaded with the desired pattern of data with the SAMPLE/PRELOAD command.

     Then the EXTEST command is used to output the Boundary Scan Register’s contents, in parallel, on the RAM’s data output

     drivers on the falling edge of TCK when the controller is in the Update-IR state.

     

     Alternately, the Boundary Scan Register may be loaded in parallel using the EXTEST command. When the EXTEST instruc-

     tion is selected, the sate of all the RAM’s input and I/O pins, as well as the default values at Scan Register locations not asso-

     ciated with a pin, are transferred in parallel into the Boundary Scan Register on the rising edge of TCK in the Capture-DR

     state, the RAM’s output pins drive out the value of the Boundary Scan Register location with which each output pin is associ-

     ated.

IDCODE

     The IDCODE instruction causes the ID ROM to be loaded into the ID register when the controller is in Capture-DR mode and

     places the ID register between the TDI and TDO pins in Shift-DR mode. The IDCODE instruction is the default instruction

     loaded in at power up and any time the controller is placed in the Test-Logic-Reset state.

SAMPLE-Z

     If the SAMPLE-Z instruction is loaded in the instruction register, all RAM outputs are forced to an inactive drive state (high-

     Z) and the Boundary Scan Register is connected between TDI and TDO when the TAP controller is moved to the Shift-DR

     state.

RFU

     These instructions are Reserved for Future Use. In this device they replicate the BYPASS instruction.

JTAG TAP Instruction Set Summary

     Instruction   Code                                                 Description                                    Notes

        EXTEST     000   Places the Boundary Scan Register between TDI and TDO.                                                  1

        IDCODE     001   Preloads ID Register and places it between TDI and TDO.                                                 1, 2

                         Captures I/O ring contents. Places the Boundary Scan Register between TDI and

     SAMPLE-Z      010   TDO.                                                                                                    1

                         Forces all RAM output drivers to High-Z.

        RFU        011   Do not use this instruction; Reserved for Future Use.                                                   1

                         Replicates BYPASS instruction. Places Bypass Register between TDI and TDO.

        SAMPLE/    100   Captures I/O ring contents. Places the Boundary Scan Register between TDI and                           1

     PRELOAD             TDO.

        GSI        101   GSI private instruction.                                                                                1

        RFU        110   Do not use this instruction; Reserved for Future Use.                                                   1

                         Replicates BYPASS instruction. Places Bypass Register between TDI and TDO.

        BYPASS     111   Places Bypass Register between TDI and TDO.                                                             1

Notes:

1.   Instruction codes expressed in binary, MSB on left, LSB on right.

2.   Default instruction automatically loaded at power-up and in test-logic-reset state.

Rev: 1.03b 9/2013                                  30/40                                                               © 2011, GSI Technology

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JTAG Port Recommended Operating Conditions and DC Characteristics (2.5/3.3 V Version)

                               Parameter                                         Symbol          Min.                     Max.                 Unit  Notes

                   2.5 V Test Port Input High Voltage                            VIHJ2       0.6 * VDD2                   VDD2 +0.3            V         1

                   2.5 V Test Port Input Low Voltage                             VILJ2           –0.3                     0.3 * VDD2           V         1

                   3.3 V Test Port Input High Voltage                            VIHJ3           2.0                      VDD3 +0.3            V         1

                   3.3 V Test Port Input Low Voltage                             VILJ3           –0.3                     0.8                  V         1

        TMS, TCK and TDI Input Leakage Current                                   IINHJ           –300                     1                    uA        2

        TMS, TCK and TDI Input Leakage Current                                   IINLJ           –1                       100                  uA        3

                     TDO Output Leakage Current                                  IOLJ            –1                       1                    uA        4

                     Test Port Output High Voltage                               VOHJ            1.7                      —                    V         5, 6

                     Test Port Output Low Voltage                                VOLJ            —                        0.4                  V         5, 7

                     Test Port Output CMOS High                                  VOHJC       VDDQ – 100 mV                —                    V         5, 8

                     Test Port Output CMOS Low                                   VOLJC           —                        100 mV               V         5, 9

Notes:

1.  Input Under/overshoot voltage must be –2 V < Vi < VDDn       +2  V  not  to  exceed 4.6  V maximum, with           a  pulse width not  to  exceed 20% tTKC.

2.  VILJ  VIN VDDn

3.  0 V VIN VILJn

4.  Output Disable, VOUT = 0 to VDDn

5.  The TDO output driver is served by the VDDQ supply.

6.  IOHJ = –4 mA

7.  IOLJ = + 4 mA

8.  IOHJC = –100 uA

9.  IOLJC = +100 uA

JTAG Port AC Test Conditions

        Parameter                         Conditions                                                                   JTAG Port AC Test Load

        Input high level                            VDD – 0.2 V                              DQ

        Input low level                                0.2 V                                                                      50             30pF*

        Input slew rate                                1 V/ns

        Input reference level                          VDDQ/2                                                             VDDQ/2

                                                                                                       * Distributed Test Jig Capacitance

        Output reference level                         VDDQ/2

Notes:

1.  Include scope and jig capacitance.

2.  Test conditions as shown unless otherwise noted.

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JTAG Port Timing        Diagram

                                 tTKC                         tTKH             tTKL

                   TCK

                                                       tTH

                                               tTS

                   TDI

                                                       tTH

                                               tTS

                   TMS

                                         tTKQ

                   TDO

                                                       tTH

                                               tTS

Parallel SRAM input

JTAG Port AC Electrical Characteristics

Parameter                   Symbol       Min           Max        Unit

TCK Cycle Time                   tTKC    50            —            ns

TCK Low to TDO Valid             tTKQ    —             20           ns

TCK High Pulse Width             tTKH    20            —            ns

TCK Low Pulse Width              tTKL    20            —            ns

TDI & TMS Set Up Time            tTS     10            —            ns

TDI & TMS Hold Time              tTH     10            —            ns

Boundary Scan (BSDL Files)

For information regarding the Boundary Scan Chain, or  to obtain  BSDL  files  for  this  part,  please                contact  our  Applications

Engineering Department at: apps@gsitechnology.com.

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                                                   GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

                                             TQFP Package            Drawing   (Package  GT)

                                                                         L     

Symbol  Description             Min.         Nom.  Max               L1           c

    A1             Standoff     0.05         0.10  0.15                                  Pin 1

    A2  Body Thickness          1.35         1.40  1.45

    b              Lead Width   0.20         0.30  0.40

    c   Lead Thickness          0.09         —     0.20

    D   Terminal Dimension      21.9         22.0  22.1                  e                                                 D1  D

    D1  Package Body            19.9         20.0  20.1

    E   Terminal Dimension      15.9         16.0  16.1                  b

    E1  Package Body            13.9         14.0  14.1

    e              Lead Pitch   —            0.65  —

    L              Foot Length  0.45         0.60  0.75

    L1             Lead Length  —            1.00  —                 A1

    Y              Coplanarity                     0.10                        A2                                      E1

                                                                            Y                                          E

                  Lead Angle   0           —     7

Notes:

1.  All dimensions are in millimeters (mm).

2.  Package width and length do not include mold protrusion.

Rev: 1.03b 9/2013                                             33/40                                                        © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                    GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

                                   Package    Dimensions—165-Bump FPBGA (Package D)

   A1  CORNER               TOP    VIEW                                Ø0.10 M C             BOTTOM VIEW               A1 CORNER

                                                                       Ø0.25 M C A B

                                                                             Ø0.40~0.60 (165x)

   1   2  3        4  5  6  7  8   9  10  11                                                 11 10  9  8  7  6     5   4  3    2  1

A                                                                                                                                    A

B                                                                                                                                    B

C                                                                                                                                    C

D                                                                                                                                    D

E                                                                                                                                    E

F                                                                                  1.0                                               F

G                                                                   15±0.05                                                          G

H                                                                            14.0  1.0                                               H

J                                                                                                                                    J

K                                                                                                                                    K

L                                                                                                                                    L

M                                                                                                                                    M

N                                                                                                                                    N

P                                                                                                                                    P

R                                                                                                                                    R

                                                                    A                                        1.0          1.0

                                                                                                             10.0

                                                         0.15 C                    B                         13±0.05

                                                                                   0.20(4x)

                   SEATING  PLANE                        1.40 MAX.

   C                                          0.36~0.46

Rev: 1.03b 9/2013                                                   34/40                                                               © 2011, GSI Technology

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                                             GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

Ordering Information—GSI NBT Synchronous SRAM

    Org            Part Number1       Type2                        Voltage      Package                                Speed3                        TJ4

                                                                                                                       (MHz/ns)

    1M x 18        GS8161Z18DGT-400   NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    400/4.0                       C

    1M x 18        GS8161Z18DGT-375   NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    375/4.2                       C

    1M x 18        GS8161Z18DGT-333   NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    333/4.5                       C

    1M x 18        GS8161Z18DGT-250   NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    250/5.5                       C

    1M x 18        GS8161Z18DGT-200   NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    200/6.5                       C

    1M x 18        GS8161Z18DGT-150   NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    150/7.5                       C

    512K x 36      GS8161Z36DGT-400   NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    400/4.0                       C

    512K x 36      GS8161Z36DGT-375   NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    375/4.2                       C

    512K x 36      GS8161Z36DGT-333   NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    333/4.5                       C

    512K x 36      GS8161Z36DGT-250   NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    250/5.5                       C

    512K x 36      GS8161Z36DGT-200   NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    200/6.5                       C

    512K x 36      GS8161Z36DGT-150   NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    150/7.5                       C

    1M x 18        GS8161Z18DGT-400I  NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    400/4.0                       I

    1M x 18        GS8161Z18DGT-375I  NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    375/4.2                       I

    1M x 18        GS8161Z18DGT-333I  NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    333/4.5                       I

    1M x 18        GS8161Z18DGT-250I  NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    250/5.5                       I

    1M x 18        GS8161Z18DGT-200I  NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    200/6.5                       I

    1M x 18        GS8161Z18DGT-150I  NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    150/7.5                       I

    512K x 36      GS8161Z36DGT-400I  NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    400/4.0                       I

    512K x 36      GS8161Z36DGT-375I  NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    375/4.2                       I

    512K x 36      GS8161Z36DGT-333I  NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    333/4.5                       I

    512K x 36      GS8161Z36DGT-250I  NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    250/5.5                       I

    512K x 36      GS8161Z36DGT-200I  NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    200/6.5                       I

Notes:

1.  Customers requiring delivery in Tape and Reel should add the character “T” to the end of the part number.

    Example: GS8161Z36DGD-200IT.

2.  All GSI parts are user-configurable for pipeline or flow through operation unless otherwise stated.

3.  The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

    device is Pipeline/Flow through mode-selectable by the user .

4.  C = Commercial Temperature Range. I = Industrial Temperature Range.

5.  GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

    covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings

Rev: 1.03b 9/2013                            35/40                                                                     © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                             GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

Ordering Information—GSI NBT Synchronous SRAM

    Org            Part Number1       Type2                        Voltage      Package                                Speed3                        TJ4

                                                                                                                       (MHz/ns)

    512K x 36      GS8161Z36DGT-150I  NBT                          2.5 V/3.3 V  RoHS-compliant TQFP                    150/7.5                       I

    1M x 18        GS8161Z18DD-400    NBT                          2.5 V/3.3 V  165 BGA                                400/4.0                       C

    1M x 18        GS8161Z18DD-375    NBT                          2.5 V/3.3 V  165 BGA                                375/4.2                       C

    1M x 18        GS8161Z18DD-333    NBT                          2.5 V/3.3 V  165 BGA                                333/4.5                       C

    1M x 18        GS8161Z18DD-250    NBT                          2.5 V/3.3 V  165 BGA                                250/5.5                       C

    1M x 18        GS8161Z18DD-200    NBT                          2.5 V/3.3 V  165 BGA                                200/6.5                       C

    1M x 18        GS8161Z18DD-150    NBT                          2.5 V/3.3 V  165 BGA                                150/7.5                       C

    512K x 32      GS8161Z32DD-400    NBT                          2.5 V/3.3 V  165 BGA                                400/4.0                       C

    512K x 32      GS8161Z32DD-375    NBT                          2.5 V/3.3 V  165 BGA                                375/4.2                       C

    512K x 32      GS8161Z32DD-333    NBT                          2.5 V/3.3 V  165 BGA                                333/4.5                       C

    512K x 32      GS8161Z32DD-250    NBT                          2.5 V/3.3 V  165 BGA                                250/5.5                       C

    512K x 32      GS8161Z32DD-200    NBT                          2.5 V/3.3 V  165 BGA                                200/6.5                       C

    512K x 32      GS8161Z32DD-150    NBT                          2.5 V/3.3 V  165 BGA                                150/7.5                       C

    512K x 36      GS8161Z36DD-400    NBT                          2.5 V/3.3 V  165 BGA                                400/4.0                       C

    512K x 36      GS8161Z36DD-375    NBT                          2.5 V/3.3 V  165 BGA                                375/4.2                       C

    512K x 36      GS8161Z36DD-333    NBT                          2.5 V/3.3 V  165 BGA                                333/4.5                       C

    512K x 36      GS8161Z36DD-250    NBT                          2.5 V/3.3 V  165 BGA                                250/5.5                       C

    512K x 36      GS8161Z36DD-200    NBT                          2.5 V/3.3 V  165 BGA                                200/6.5                       C

    512K x 36      GS8161Z36DD-150    NBT                          2.5 V/3.3 V  165 BGA                                150/7.5                       C

    1M x 18        GS8161Z18DD-400I   NBT                          2.5 V/3.3 V  165 BGA                                400/4.0                       I

    1M x 18        GS8161Z18DD-375I   NBT                          2.5 V/3.3 V  165 BGA                                375/4.2                       I

    1M x 18        GS8161Z18DD-333I   NBT                          2.5 V/3.3 V  165 BGA                                333/4.5                       I

    1M x 18        GS8161Z18DD-250I   NBT                          2.5 V/3.3 V  165 BGA                                250/5.5                       I

Notes:

1.  Customers requiring delivery in Tape and Reel should add the character “T” to the end of the part number.

    Example: GS8161Z36DGD-200IT.

2.  All GSI parts are user-configurable for pipeline or flow through operation unless otherwise stated.

3.  The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

    device is Pipeline/Flow through mode-selectable by the user .

4.  C = Commercial Temperature Range. I = Industrial Temperature Range.

5.  GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

    covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings

Rev: 1.03b 9/2013                            36/40                                                                     © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                            GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

Ordering Information—GSI NBT Synchronous SRAM

    Org            Part Number1      Type2                         Voltage      Package                                Speed3                        TJ4

                                                                                                                       (MHz/ns)

    1M x 18        GS8161Z18DD-200I  NBT                           2.5 V/3.3 V  165 BGA                                200/6.5                       I

    1M x 18        GS8161Z18DD-150I  NBT                           2.5 V/3.3 V  165 BGA                                150/7.5                       I

    512K x 32      GS8161Z32DD-400I  NBT                           2.5 V/3.3 V  165 BGA                                400/4.0                       I

    512K x 32      GS8161Z32DD-375I  NBT                           2.5 V/3.3 V  165 BGA                                375/4.2                       I

    512K x 32      GS8161Z32DD-333I  NBT                           2.5 V/3.3 V  165 BGA                                333/4.5                       I

    512K x 32      GS8161Z32DD-250I  NBT                           2.5 V/3.3 V  165 BGA                                250/5.5                       I

    512K x 32      GS8161Z32DD-200I  NBT                           2.5 V/3.3 V  165 BGA                                200/6.5                       I

    512K x 32      GS8161Z32DD-150I  NBT                           2.5 V/3.3 V  165 BGA                                150/7.5                       I

    512K x 36      GS8161Z36DD-400I  NBT                           2.5 V/3.3 V  165 BGA                                400/4.0                       I

    512K x 36      GS8161Z36DD-375I  NBT                           2.5 V/3.3 V  165 BGA                                375/4.2                       I

    512K x 36      GS8161Z36DD-333I  NBT                           2.5 V/3.3 V  165 BGA                                333/4.5                       I

    512K x 36      GS8161Z36DD-250I  NBT                           2.5 V/3.3 V  165 BGA                                250/5.5                       I

    512K x 36      GS8161Z36DD-200I  NBT                           2.5 V/3.3 V  165 BGA                                200/6.5                       I

    512K x 36      GS8161Z36DD-150I  NBT                           2.5 V/3.3 V  165 BGA                                150/7.5                       I

    1M x 18        GS8161Z18DGD-400  NBT                           2.5 V/3.3 V  RoHS-compliant 165 BGA                 400/4.0                       C

    1M x 18        GS8161Z18DGD-375  NBT                           2.5 V/3.3 V  RoHS-compliant 165 BGA                 375/4.2                       C

    1M x 18        GS8161Z18DGD-333  NBT                           2.5 V/3.3 V  RoHS-compliant 165 BGA                 333/4.5                       C

    1M x 18        GS8161Z18DGD-250  NBT                           2.5 V/3.3 V  RoHS-compliant 165 BGA                 250/5.5                       C

    1M x 18        GS8161Z18DGD-200  NBT                           2.5 V/3.3 V  RoHS-compliant 165 BGA                 200/6.5                       C

    1M x 18        GS8161Z18DGD-150  NBT                           2.5 V/3.3 V  RoHS-compliant 165 BGA                 150/7.5                       C

    512K x 32      GS8161Z32DGD-400  NBT                           2.5 V/3.3 V  RoHS-compliant 165 BGA                 400/4.0                       C

    512K x 32      GS8161Z32DGD-375  NBT                           2.5 V/3.3 V  RoHS-compliant 165 BGA                 375/4.2                       C

    512K x 32      GS8161Z32DGD-333  NBT                           2.5 V/3.3 V  RoHS-compliant 165 BGA                 333/4.5                       C

Notes:

1.  Customers requiring delivery in Tape and Reel should add the character “T” to the end of the part number.

    Example: GS8161Z36DGD-200IT.

2.  All GSI parts are user-configurable for pipeline or flow through operation unless otherwise stated.

3.  The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

    device is Pipeline/Flow through mode-selectable by the user .

4.  C = Commercial Temperature Range. I = Industrial Temperature Range.

5.  GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

    covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings

Rev: 1.03b 9/2013                           37/40                                                                      © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                             GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

Ordering Information—GSI NBT Synchronous SRAM

    Org            Part Number1       Type2                        Voltage      Package                                Speed3                        TJ4

                                                                                                                       (MHz/ns)

    512K x 32      GS8161Z32DGD-250   NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 250/5.5                       C

    512K x 32      GS8161Z32DGD-200   NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 200/6.5                       C

    512K x 32      GS8161Z32DGD-150   NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 150/7.5                       C

    512K x 36      GS8161Z36DGD-400   NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 400/4.0                       C

    512K x 36      GS8161Z36DGD-375   NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 375/4.2                       C

    512K x 36      GS8161Z36DGD-333   NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 333/4.5                       C

    512K x 36      GS8161Z36DGD-250   NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 250/5.5                       C

    512K x 36      GS8161Z36DGD-200   NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 200/6.5                       C

    512K x 36      GS8161Z36DGD-150   NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 150/7.5                       C

    1M x 18        GS8161Z18DGD-400I  NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 400/4.0                       I

    1M x 18        GS8161Z18DGD-375I  NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 375/4.2                       I

    1M x 18        GS8161Z18DGD-333I  NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 333/4.5                       I

    1M x 18        GS8161Z18DGD-250I  NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 250/5.5                       I

    1M x 18        GS8161Z18DGD-200I  NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 200/6.5                       I

    1M x 18        GS8161Z18DGD-150I  NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 150/7.5                       I

    512K x 32      GS8161Z32DGD-400I  NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 400/4.0                       I

    512K x 32      GS8161Z32DGD-375I  NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 375/4.2                       I

    512K x 32      GS8161Z32DGD-333I  NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 333/4.5                       I

    512K x 32      GS8161Z32DGD-250I  NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 250/5.5                       I

    512K x 32      GS8161Z32DGD-200I  NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 200/6.5                       I

    512K x 32      GS8161Z32DGD-150I  NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 150/7.5                       I

    512K x 36      GS8161Z36DGD-400I  NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 400/4.0                       I

    512K x 36      GS8161Z36DGD-375I  NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 375/4.2                       I

Notes:

1.  Customers requiring delivery in Tape and Reel should add the character “T” to the end of the part number.

    Example: GS8161Z36DGD-200IT.

2.  All GSI parts are user-configurable for pipeline or flow through operation unless otherwise stated.

3.  The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

    device is Pipeline/Flow through mode-selectable by the user .

4.  C = Commercial Temperature Range. I = Industrial Temperature Range.

5.  GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

    covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings

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                                             GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

Ordering Information—GSI NBT Synchronous SRAM

    Org            Part Number1       Type2                        Voltage      Package                                Speed3                        TJ4

                                                                                                                       (MHz/ns)

    512K x 36      GS8161Z36DGD-333I  NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 333/4.5                       I

    512K x 36      GS8161Z36DGD-250I  NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 250/5.5                       I

    512K x 36      GS8161Z36DGD-200I  NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 200/6.5                       I

    512K x 36      GS8161Z36DGD-150I  NBT                          2.5 V/3.3 V  RoHS-compliant 165 BGA                 150/7.5                       I

Notes:

1.  Customers requiring delivery in Tape and Reel should add the character “T” to the end of the part number.

    Example: GS8161Z36DGD-200IT.

2.  All GSI parts are user-configurable for pipeline or flow through operation unless otherwise stated.

3.  The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

    device is Pipeline/Flow through mode-selectable by the user .

4.  C = Commercial Temperature Range. I = Industrial Temperature Range.

5.  GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

    covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings

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                                             GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)

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      File Name            Types of Changes                 Description of changes

                           Format or Content

      8161ZxxD_r1                             • Creation of new datasheet

      8161ZxxD_r1_01       Content            • Addition of IDD numbers

      8161ZxxD_r1_02       Content            • Updated Absolute Maximum Ratings

                                              • Updated Ordering Information

                                              • Updated to reflect MP status

      8161ZxxD_r1_03       Content            • (Rev1.03a:  Corrected 165 thermal numbers)

                                              • (Rev1.03b: Corrected TQFP thermal numbers)

Rev: 1.03b 9/2013                            40/40                                                                     © 2011, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
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GS8161Z36DGD-150   GS8161Z32DD-400    GS8161Z18DGT-150   GS8161Z36DGT-400   GS8161Z32DD-150

GS8161Z36DD-375I   GS8161Z18DD-250    GS8161Z18DD-375I   GS8161Z18DGT-400   GS8161Z36DD-333

GS8161Z18DD-375    GS8161Z36DGD-200   GS8161Z18DGD-400I  GS8161Z36DGD-200I  GS8161Z36DGT-400I

GS8161Z36DGT-200I  GS8161Z36DD-333I   GS8161Z36DD-200    GS8161Z32DD-333    GS8161Z18DGD-200I

GS8161Z36DGD-150I  GS8161Z18DD-200    GS8161Z36DGD-333I  GS8161Z36DD-150I   GS8161Z18DGD-375

GS8161Z32DGD-200   GS8161Z18DGT-375   GS8161Z36DD-375    GS8161Z36DGT-150   GS8161Z32DD-400I

GS8161Z18DGD-400   GS8161Z36DGT-250   GS8161Z36DGD-375I  GS8161Z32DGD-200I  GS8161Z32DGD-250I

GS8161Z18DGD-375I  GS8161Z36DGD-400I  GS8161Z36DD-400    GS8161Z18DGT-400I  GS8161Z36DGT-333I

GS8161Z36DD-400I   GS8161Z18DD-400I   GS8161Z36DGD-250   GS8161Z18DGT-250   GS8161Z18DGT-333

GS8161Z36DGT-250I  GS8161Z18DD-333I   GS8161Z32DGD-150I  GS8161Z36DD-150    GS8161Z18DGD-250

GS8161Z18DGT-250I  GS8161Z18DGT-200   GS8161Z32DD-250    GS8161Z32DD-200    GS8161Z36DGD-375

GS8161Z18DD-200I   GS8161Z36DGD-250I  GS8161Z18DD-400    GS8161Z18DGT-375I  GS8161Z36DGT-200

GS8161Z32DGD-250   GS8161Z32DGD-375   GS8161Z32DD-200I   GS8161Z32DGD-375I  GS8161Z36DD-200I

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GS8161Z32DGD-400I  GS8161Z32DGD-333   GS8161Z36DGT-150I  GS8161Z32DD-250I   GS8161Z32DGD-333I

GS8161Z18DGD-333I  GS8161Z32DGD-400   GS8161Z36DGT-375I  GS8161Z32DD-150I   GS8161Z36DGT-333

GS8161Z18DGD-333   GS8161Z18DD-333    GS8161Z18DD-250I   GS8161Z32DD-375   GS8161Z18DGD-150

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