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GS8160Z36CT-300T

器件型号:GS8160Z36CT-300T
厂商名称:GSI Technology
厂商官网:http://www.gsitechnology.com/
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器件描述

18Mb Pipelined and Flow Through Synchronous NBT SRAM

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GS8160Z36CT-300T器件文档内容

                                                                                              Preliminary
                                                                           GS8160Z18/36CT-333/300/250

100-Pin TQFP      18Mb Pipelined and Flow Through                                                                          333 MHz250 MHz
Commercial Temp        Synchronous NBT SRAM                                                                                2.5 V or 3.3 V VDD
Industrial Temp                                                                                                              2.5 V or 3.3 V I/O

Features                                                         Because it is a synchronous device, address, data inputs, and
                                                                 read/ write control inputs are captured on the rising edge of the
NBT (No Bus Turn Around) functionality allows zero wait        input clock. Burst order control (LBO) must be tied to a power
  read-write-read bus utilization; Fully pin-compatible with     rail for proper operation. Asynchronous inputs include the
  both pipelined and flow through NtRAMTM, NoBLTM and            Sleep mode enable (ZZ) and Output Enable. Output Enable can
  ZBTTM SRAMs                                                    be used to override the synchronous control of the output
                                                                 drivers and turn the RAM's output drivers off at any time.
2.5 V or 3.3 V +10%/10% core power supply                     Write cycles are internally self-timed and initiated by the rising
2.5 V or 3.3 V I/O supply                                      edge of the clock input. This feature eliminates complex off-
User-configurable Pipeline and Flow Through mode               chip write pulse generation required by asynchronous SRAMs
LBO pin for Linear or Interleave Burst mode                    and simplifies input signal timing.
Pin compatible with 2M, 4M, and 8M devices
Byte write operation (9-bit Bytes)                             The GS8160Z18/36CT may be configured by the user to
3 chip enable signals for easy depth expansion                 operate in Pipeline or Flow Through mode. Operating as a
ZZ Pin for automatic power-down                                pipelined synchronous device, meaning that in addition to the
JEDEC-standard 100-lead TQFP package                           rising edge triggered registers that capture input signals, the
Pb-Free 100-lead TQFP package available                        device incorporates a rising-edge-triggered output register. For
                                                                 read cycles, pipelined SRAM output data is temporarily stored
Functional Description                                           by the edge triggered output register during the access cycle
                                                                 and then released to the output drivers at the next rising edge of
The GS8160Z18/36CT is an 18Mbit Synchronous Static               clock.
SRAM. GSI's NBT SRAMs, like ZBT, NtRAM, NoBL or
other pipelined read/double late write or flow through read/     The GS8160Z18/36CT is implemented with GSI's high
single late write SRAMs, allow utilization of all available bus  performance CMOS technology and is available in a JEDEC-
bandwidth by eliminating the need to insert deselect cycles      standard 100-pin TQFP package.
when the device is switched from read to write cycles.

                                Parameter Synopsis

                                                                 -333 -300 -250 Unit

                                 tKQ                             2.5  2.5  2.5                                         ns
                                tCycle
                     Pipeline                                    3.0  3.3  4.0                                         ns
                      3-1-1-1
                                  Curr (x18)                     375  335  280                                         mA
                  Flow Through  Curr (x32/x36)
                      2-1-1-1                                    435  390  330                                         mA

                                 tKQ                             4.5  5.0  5.5                                         ns
                                tCycle
                                                                 4.5  5.0  5.5                                         ns

                                  Curr (x18)                     280  230  210                                         mA
                                Curr (x32/x36)
                                                                 335  270  240                                         mA

Rev: 1.00 9/2004                1/23                                                                                        2004, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                             Preliminary
                                          GS8160Z18/36CT-333/300/250

                      GS8160Z18CT Pinout

                      A
                          A
                              E1
                                  E2
                                      NC
                                           NC
                                               BB
                                                   BA
                                                        E3
                                                            VDD
                                                                VSS
                                                                     CK
                                                                         W
                                                                             CKE
                                                                                  G
                                                                                      ADV
                                                                                          A
                                                                                              A
                                                                                                  A
                                                                                                      A

   NC                100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81                                          A
                                                                                                                           NC
   NC             1                                                                                                    80  NC
   NC                                                                                                                      VDDQ
VDDQ              2                                                                                                    79  VSS
                                                                                                                           NC
  VSS             3                                                                                                    78  DQPA
   NC                                                                                                                      DQA
                  4                                                                                                    77  DQA
   NC                                                                                                                      VSS
  DQB             5                                                                                                    76  VDDQ
  DQB                                                                                                                      DQA
                  6                                                                                                    75  DQA
  VSS                                                                                                                      VSS
VDDQ              7                                                                                                    74  NC
  DQB                                                                                                                      VDD
  DQB             8                                                                                                    73  ZZ
                                                                                                                           DQA
    FT            9   1M x 18                                                                                          72  DQA
                                                                                                                           VDDQ
  VDD             10                                                                                                   71  VSS
  VDD                                                                                                                      DQA
  VSS             11  Top View                                                                                         70  DQA
  DQB                                                                                                                      NC
  DQB             12                                                                                                   69  NC
VDDQ                                                                                                                       VSS
  VSS             13                                                                                                   68  VDDQ
  DQB                                                                                                                      NC
  DQB             14                                                                                                   67  NC
DQPB                                                                                                                       NC
                  15                                                                                                   66
   NC
  VSS             16                                                                                                   65
VDDQ
   NC             17                                                                                                   64
   NC
                  18                                                                                                   63
   NC
                  19                                                                                                   62

                  20                                                                                                   61

                  21                                                                                                   60

                  22                                                                                                   59

                  23                                                                                                   58

                  24                                                                                                   57

                  25                                                                                                   56

                  26                                                                                                   55

                  27                                                                                                   54

                  28                                                                                                   53

                  29                                                                                                   52

                  30                                                                                                   51

                      31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

                      LBO
                         A
                              A
                                  A
                                      A
                                           A1
                                               A0
                                                   NC
                                                       NC
                                                            VSS
                                                                VDD
                                                                    NC
                                                                        NC
                                                                             A
                                                                                 A
                                                                                     A
                                                                                          A
                                                                                              A
                                                                                                  A
                                                                                                       A

Rev: 1.00 9/2004      2/23                                                                                                 2004, GSI Technology

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                                                             Preliminary
                                          GS8160Z18/36CT-333/300/250

                      GS8160Z36CT Pinout

                      A
                          A
                              E1
                                  E2
                                      BD
                                           BC
                                               BB
                                                   BA
                                                        E3
                                                            VDD
                                                                VSS
                                                                     CK
                                                                         W
                                                                             CKE
                                                                                  G
                                                                                      ADV
                                                                                          A
                                                                                              A
                                                                                                  A
                                                                                                      A

DQPC                 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81                                          DQPB
                                                                                                                           DQB
  DQC             1                                                                                                    80  DQB
  DQC                                                                                                                      VDDQ
VDDQ              2                                                                                                    79  VSS
                                                                                                                           DQB
  VSS             3                                                                                                    78  DQB
  DQC                                                                                                                      DQB
                  4                                                                                                    77  DQB
  DQC                                                                                                                      VSS
  DQC             5                                                                                                    76  VDDQ
  DQC                                                                                                                      DQB
                  6                                                                                                    75  DQB
  VSS                                                                                                                      VSS
VDDQ              7                                                                                                    74  NC
                                                                                                                           VDD
  DQC             8                                                                                                    73  ZZ
  DQC                                                                                                                      DQA
                  9   512K x 36                                                                                        72  DQA
    FT                                                                                                                     VDDQ
                  10                                                                                                   71  VSS
  VDD                                                                                                                      DQA
  VDD             11  Top View                                                                                         70  DQA
VSS                                                                                                                       DQA
  DQD             12                                                                                                   69  DQA
DQD2                                                                                                                      VSS
VDDQ              13                                                                                                   68  VDDQ
  VSS                                                                                                                      DQA
  DQD             14                                                                                                   67  DQA
  DQD                                                                                                                      DQPA
  DQD             15                                                                                                   66

  DQD             16                                                                                                   65
  VSS
VDDQ              17                                                                                                   64
  DQD
  DQD             18                                                                                                   63

DQPD              19                                                                                                   62

                  20                                                                                                   61

                  21                                                                                                   60

                  22                                                                                                   59

                  23                                                                                                   58

                  24                                                                                                   57

                  25                                                                                                   56

                  26                                                                                                   55

                  27                                                                                                   54

                  28                                                                                                   53

                  29                                                                                                   52

                  30                                                                                                   51

                      31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

                      LBO
                         A
                              A
                                  A
                                      A
                                           A1
                                               A0
                                                   NC
                                                       NC
                                                            VSS
                                                                VDD
                                                                    NC
                                                                        NC
                                                                             A
                                                                                 A
                                                                                     A
                                                                                          A
                                                                                              A
                                                                                                  A
                                                                                                       A

Rev: 1.00 9/2004      3/23                                                                                                 2004, GSI Technology

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100-Pin TQFP Pin Descriptions                                                      Preliminary
                                                               GS8160Z18/36CT-333/300/250
Symbol            Type
                                                   Description
  A0, A1            In
    A               In                Burst Address Inputs; Preload the burst counter
   CK               In                                 Address Inputs
   BA               In
   BB               In                                Clock Input Signal
   BC               In           Byte Write signal for data inputs DQA1-DQA9; active low
   BD               In           Byte Write signal for data inputs DQB1-DQB9; active low
    W               In           Byte Write signal for data inputs DQC1-DQC9; active low
    E1              In           Byte Write signal for data inputs DQD1-DQD9; active low
    E2              In
    E3              In                            Write Enable; active low
    G               In                             Chip Enable; active low
                    In         Chip Enable; Active High. For self decoded depth expansion
  ADV               In         Chip Enable; Active Low. For self decoded depth expansion
  CKE              --                             Output Enable; active low
   NC              I/O               Advance/Load; Burst address counter control pin
  DQA              I/O                     Clock Input Buffer Enable; active low
  DQB              I/O
  DQC              I/O                                   No Connect
  DQD               In                       Byte A Data Input and Output pins
   ZZ               In                       Byte B Data Input and Output pins
   FT               In                       Byte C Data Input and Output pins
  LBO               In                       Byte D Data Input and Output pins
   VDD              In                        Power down control; active high
   VSS              In               Pipeline/Flow Through Mode Control; active low
  VDDQ             --
   NC                                          Linear Burst Order; active low
                                                     Core power supply
                                                            Ground

                                                 Output driver power supply
                                                         No Connect

Rev: 1.00 9/2004               4/23                                                                                     2004, GSI Technology

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                                                                                         Preliminary
                                                                     GS8160Z18/36CT-333/300/250

                     GS8160Z18/36C NBT SRAM Functional Block Diagram

                                                                                                                DQaDQn

                     FT                                                                                                                          K

                                                       DQ                                                                Write Data  Register 1
                                                              K

                                                                                                                                                 K

                                                       Write Drivers                                                     Write Data  Register 2
                                                       Sense Amps
                                                       Memory
                                                          Array

                     Write Address  Register 2                                                                                       FT

SA1'
   SA0'

SA1                                 K
   SA0 Burst
                  K  Write Address                        BA                 Data Coherency  Control Logic
       Counter                                              Read, Write and
                                    Register 1
DQ                                              Match
                                     K
         K

A0An                                                  W                     BB              BC             BD  E1                               CK  CKE
          ADV                                                                                                       E2                                      G
               LBO                                                                                                        E3

                                                                                                                                  K

Rev: 1.00 9/2004                                5/23                                                                                              2004, GSI Technology

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Functional Details

Clocking
Deassertion of the Clock Enable (CKE) input blocks the Clock input from reaching the RAM's internal circuits. It may be used to
suspend RAM operations. Failure to observe Clock Enable set-up or hold requirements will result in erratic operation.

Pipeline Mode Read and Write Operations
All inputs (with the exception of Output Enable, Linear Burst Order and Sleep) are synchronized to rising clock edges. Single cycle
read and write operations must be initiated with the Advance/Load pin (ADV) held low, in order to load the new address. Device
activation is accomplished by asserting all three of the Chip Enable inputs (E1, E2 and E3). Deassertion of any one of the Enable
inputs will deactivate the device.

    Function      W BA BB BC BD
      Read        HX X X X
                  LL HH H
Write Byte "a"   LH L H H
Write Byte "b"   LH H L H
Write Byte "c"   LH H H L
Write Byte "d"   LL L L L
Write all Bytes  LH H H H
Write Abort/NOP

Read operation is initiated when the following conditions are satisfied at the rising edge of clock: CKE is asserted Low, all three
chip enables (E1, E2, and E3) are active, the write enable input signals W is deasserted high, and ADV is asserted low. The address
presented to the address inputs is latched in to address register and presented to the memory core and control logic. The control
logic determines that a read access is in progress and allows the requested data to propagate to the input of the output register. At
the next rising edge of clock the read data is allowed to propagate through the output register and onto the output pins.

Write operation occurs when the RAM is selected, CKE is asserted low, and the Write input is sampled low at the rising edge of
clock. The Byte Write Enable inputs (BA, BB, BC, & BD) determine which bytes will be written. All or none may be activated. A
write cycle with no Byte Write inputs active is a no-op cycle. The pipelined NBT SRAM provides double late write functionality,
matching the write command versus data pipeline length (2 cycles) to the read command versus data pipeline length (2 cycles). At
the first rising edge of clock, Enable, Write, Byte Write(s), and Address are registered. The Data In associated with that address is
required at the third rising edge of clock.

Flow Through Mode Read and Write Operations
Operation of the RAM in Flow Through mode is very similar to operations in Pipeline mode. Activation of a Read Cycle and the
use of the Burst Address Counter is identical. In Flow Through mode the device may begin driving out new data immediately after
new address are clocked into the RAM, rather than holding new data until the following (second) clock edge. Therefore, in Flow
Through mode the read pipeline is one cycle shorter than in Pipeline mode.

Write operations are initiated in the same way, but differ in that the write pipeline is one cycle shorter as well, preserving the ability
to turn the bus from reads to writes without inserting any dead cycles. While the pipelined NBT RAMs implement a double late
write protocol, in Flow Through mode a single late write protocol mode is observed. Therefore, in Flow Through mode, address
and control are registered on the first rising edge of clock and data in is required at the data input pins at the second rising edge of
clock.

Rev: 1.00 9/2004  6/23                                                                                                 2004, GSI Technology

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Synchronous Truth Table

         Operation           Type Address CK CKE ADV W Bx E1 E2 E3 G ZZ DQ Notes

Read Cycle, Begin Burst      R  External L-H L  L HX L H LLL Q
Read Cycle, Continue Burst
NOP/Read, Begin Burst        B  Next L-H L H X X X X X L L Q 1,10
Dummy Read, Continue Burst
Write Cycle, Begin Burst     R  External L-H L  L H X L H L H L High-Z 2
Write Cycle, Continue Burst
Write Abort, Continue Burst  B  Next L-H L H X X X X X H L High-Z 1,2,10
Deselect Cycle, Power Down
Deselect Cycle, Power Down   W External L-H L   L LL L H LXL D                                                         3
Deselect Cycle, Power Down
Deselect Cycle               B  Next L-H L H X L X X X X L D 1,3,10

                             B  Next L-H L H X H X X X X L High-Z 1,2,3,10

                             D  None L-H L      L X X H X X X L High-Z

                             D  None L-H L      L X X X X H X L High-Z

                             D  None L-H L      L X X X L X X L High-Z

                             D  None L-H L      L L H L H L X L High-Z 1

Deselect Cycle, Continue     D  None L-H L H X X X X X X L High-Z 1

Sleep Mode                      None  XX        X X X X X X X H High-Z

Clock Edge Ignore, Stall        Current L-H H X X X X X X X L -                                                        4

Notes:
1. Continue Burst cycles, whether read or write, use the same control inputs. A Deselect continue cycle can only be entered into if a Dese-

     lect cycle is executed first.
2. Dummy Read and Write abort can be considered NOPs because the SRAM performs no operation. A Write abort occurs when the W

     pin is sampled low but no Byte Write pins are active so no write operation is performed.
3. G can be wired low to minimize the number of control signals provided to the SRAM. Output drivers will automatically turn off during

     write cycles.
4. If CKE High occurs during a pipelined read cycle, the DQ bus will remain active (Low Z). If CKE High occurs during a write cycle, the bus

     will remain in High Z.
5. X = Don't Care; H = Logic High; L = Logic Low; Bx = High = All Byte Write signals are high; Bx = Low = One or more Byte/Write

     signals are Low
6. All inputs, except G and ZZ must meet setup and hold times of rising clock edge.
7. Wait states can be inserted by setting CKE high.
8. This device contains circuitry that ensures all outputs are in High Z during power-up.
9. A 2-bit burst counter is incorporated.
10. The address counter is incriminated for all Burst continue cycles.

Rev: 1.00 9/2004                      7/23                                                                              2004, GSI Technology

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                               Pipeline and Flow Through Read Write Control State Diagram

                                                          D         B

                                                          Deselect

                                                 R                     W

                                                D                             D
                                                       W
                                                                       R New Write
                        New Read
                                                                                                          W
                   R                                                                           B

                                      B

                               R                 W                             W
                                                                       R
                        Burst Read
                                                                           Burst Write
                   B
                                                                                                       B
                                  D
                                                                                  D

Key                Input Command Code                                  Notes:

                   Transition                                          1. The Hold command (CKE Low) is not
                                                                          shown because it prevents any state change.
Current State (n)              Next State (n+1)
                                                                       2. W, R, B and D represent input command
                                                                          codes ,as indicated in the Synchronous Truth Table.

                               n                    n+1                n+2    n+3

     Clock (CK)

     Command                                                                                                           

                               Current State        Next State

Current State and Next State Definition for Pipeline and Flow Through Read/Write Control State Diagram

Rev: 1.00 9/2004                                          8/23                                                            2004, GSI Technology

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                                                   Pipeline Mode Data I/O State Diagram

                  Intermediate  BW                               Intermediate                               RB         Intermediate
                                             R
                                                   Intermediate                                   W     Data Out
                                High Z                                             Intermediate         (Q Valid)
                                (Data In)
                                                                                                       D
                                         D

                                                                  WR

                                                                    High Z
                                                               B

                                                                  D

                                                                     Intermediate

Key                             Input Command Code                                 Notes:

                   Transition                      Transition                      1. The Hold command (CKE Low) is not
                                                                                      shown because it prevents any state change.
Current State (n) Intermediate State (N+1) Next State (n+2)
                                                                                   2. W, R, B, and D represent input command
                                                                                      codes as indicated in the Truth Tables.

                                                n              n+1                 n+2                 n+3
                  Clock (CK)

                  Command                                                                                             

                                Current State                  Intermediate        Next State
                                                                   State

                  Current State and Next State Definition for Pipeline Mode Data I/O State Diagram

Rev: 1.00 9/2004                                               9/23                                                       2004, GSI Technology

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                              Flow Through Mode Data I/O State Diagram

                              BW                                                 RB
                                           R                                 Data Out
                                                                    W (Q Valid)
                              High Z                                        D
                              (Data In)

                                       D

                                                     WR

                                                       High Z
                                                  B

                                                     D

Key                           Input Command Code               Notes

            Transition        Next State (n+1)                 1. The Hold command (CKE Low) is not
                                                                 shown because it prevents any state change.
Current State (n)
                                                               2. W, R, B and D represent input command
                                                                  codes as indicated in the Truth Tables.

                              n                   n+1          n+2                                                     n+3

                  Clock (CK)

                  Command                                                                                                   

                              Current State       Next State

Current State and Next State Definition for: Pipeline and Flow Through Read Write Control State Diagram

Rev: 1.00 9/2004                                  10/23                                                                        2004, GSI Technology

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                                                                                                  Preliminary
                                                                              GS8160Z18/36CT-333/300/250

Burst Cycles
Although NBT RAMs are designed to sustain 100% bus bandwidth by eliminating turnaround cycle when there is transition from
read to write, multiple back-to-back reads or writes may also be performed. NBT SRAMs provide an on-chip burst address
generator that can be utilized, if desired, to further simplify burst read or write implementations. The ADV control pin, when
driven high, commands the SRAM to advance the internal address counter and use the counter generated address to read or write
the SRAM. The starting address for the first cycle in a burst cycle series is loaded into the SRAM by driving the ADV pin low, into
Load mode.

Burst Order
The burst address counter wraps around to its initial state after four addresses (the loaded address and three more) have been
accessed. The burst sequence is determined by the state of the Linear Burst Order pin (LBO). When this pin is low, a linear burst
sequence is selected. When the RAM is installed with the LBO pin tied high, Interleaved burst sequence is selected. See the tables
below for details.

Mode Pin Functions

                  Mode Name                                 Pin Name State                                                 Function

             Burst Order Control                                                 L                                       Linear Burst
                                                            LBO                                                        Interleaved Burst

                                                                                H

Output Register Control                                                         L                                          Flow Through
                                                            FT                                                                Pipeline

                                                                            H or NC

             Power Down Control                                             L or NC                                          Active
                                                            ZZ                                                         Standby, IDD = ISB

                                                                               H

Note:
There is a pull-up device on the FT pin and a pull-down device on the ZZ pin, so thoseinput pins can be unconnected and the chip will operate
in the default states as specified in the above tables.

Burst Counter Sequences

Linear Burst Sequence                                              Interleaved Burst Sequence

                  A[1:0] A[1:0] A[1:0] A[1:0]                                        A[1:0] A[1:0] A[1:0] A[1:0]

1st address       00     01       10  11                           1st address       00                                01  10              11

2nd address       01     10       11  00                           2nd address       01                                00  11              10

3rd address       10     11       00  01                           3rd address       10                                11  00              01

4th address       11     00       01  10                           4th address       11                                10  01              00

Note:                                                              Note:
The burst counter wraps to initial state on the 5th clock.         The burst counter wraps to initial state on the 5th clock.

                                                                                                                                               BPR 1999.05.18

Rev: 1.00 9/2004                                            11/23                                                               2004, GSI Technology

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                                               GS8160Z18/36CT-333/300/250

Sleep Mode
During normal operation, ZZ must be pulled low, either by the user or by it's internal pull down resistor. When ZZ is pulled high,
the SRAM will enter a Power Sleep mode after 2 cycles. At this time, internal state of the SRAM is preserved. When ZZ returns to
low, the SRAM operates normally after ZZ recovery time.

Sleep mode is a low current, power-down mode in which the device is deselected and current is reduced to ISB2. The duration of
Sleep mode is dictated by the length of time the ZZ is in a high state. After entering Sleep mode, all inputs except ZZ become
disabled and all outputs go to High-Z The ZZ pin is an asynchronous, active high input that causes the device to enter Sleep mode.
When the ZZ pin is driven high, ISB2 is guaranteed after the time tZZI is met. Because ZZ is an asynchronous input, pending
operations or operations in progress may not be properly completed if ZZ is asserted. Therefore, Sleep mode must not be initiated
until valid pending operations are completed. Similarly, when exiting Sleep mode during tZZR, only a deselect or read commands
may be applied while the SRAM is recovering from Sleep mode.

                                                 Sleep Mode Timing Diagram

                       tKH

                  tKC       tKL

CK

                                               tZZR

                            tZZS         tZZH

ZZ

Designing for Compatibility
The GSI NBT SRAMs offer users a configurable selection between Flow Through mode and Pipeline mode via the FT signal
found on Pin 14. Not all vendors offer this option, however most mark Pin 14 as VDD or VDDQ on pipelined parts and VSS on flow
through parts. GSI NBT SRAMs are fully compatible with these sockets.

Rev: 1.00 9/2004                  12/23                                                                                 2004, GSI Technology

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Absolute Maximum Ratings

(All voltages reference to VSS)

Symbol                           Description                               Value                                          Unit

VDD                              Voltage on VDD Pins                       0.5 to 4.6                                    V

VDDQ                             Voltage in VDDQ Pins                      0.5 to 4.6                                    V

VI/O                             Voltage on I/O Pins                 0.5 to VDDQ +0.5 ( 4.6 V max.)                      V

VIN                              Voltage on Other Input Pins         0.5 to VDD +0.5 ( 4.6 V max.)                       V

IIN                              Input Current on Any Pin                  +/20                                          mA

IOUT                             Output Current on Any I/O Pin             +/20                                          mA

PD                               Package Power Dissipation                 1.5                                            W

TSTG                             Storage Temperature                       55 to 125                                     oC

TBIAS                            Temperature Under Bias                    55 to 125                                     oC

Note:
Permanent damage to the device may occur if the Absolute Maximum Ratings are exceeded. Operation should be restricted to Recommended
Operating Conditions. Exposure to conditions exceeding the Absolute Maximum Ratings, for an extended period of time, may affect reliability of
this component.

Power Supply Voltage Ranges

                  Parameter      Symbol Min.                         Typ.       Max.                                   Unit Notes

       3.3 V Supply Voltage                   VDD3              3.0  3.3          3.6                                  V

       2.5 V Supply Voltage                   VDD2              2.3  2.5          2.7                                  V

3.3 V VDDQ I/O Supply Voltage    VDDQ3                          3.0  3.3          3.6                                  V

2.5 V VDDQ I/O Supply Voltage    VDDQ2                          2.3  2.5          2.7                                  V

Notes:
1. The part numbers of Industrial Temperature Range versions end the character "I". Unless otherwise noted, all performance specifica-

     tions quoted are evaluated for worst case in the temperature range marked on the device.
2. Input Under/overshoot voltage must be 2 V > Vi < VDDn+2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tKC.

Rev: 1.00 9/2004                              13/23                                                                     2004, GSI Technology

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VDDQ3 Range Logic Levels

                  Parameter                      Symbol Min.     Typ.  Max.                                            Unit Notes

VDD Input High Voltage                           VIH    2.0      --    VDD + 0.3                                       V   1

VDD Input Low Voltage                            VIL    0.3     --    0.8                                             V   1

VDDQ I/O Input High Voltage                      VIHQ   2.0      --    VDDQ + 0.3                                      V   1,3

VDDQ I/O Input Low Voltage                       VILQ   0.3     --    0.8                                             V   1,3

Notes:
1. The part numbers of Industrial Temperature Range versions end the character "I". Unless otherwise noted, all performance specifica-

     tions quoted are evaluated for worst case in the temperature range marked on the device.
2. Input Under/overshoot voltage must be 2 V > Vi < VDDn+2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tKC.
3. VIHQ (max) is voltage on VDDQ pins plus 0.3 V.

VDDQ2 Range Logic Levels

                  Parameter                      Symbol Min.     Typ.  Max.                                            Unit Notes

VDD Input High Voltage                           VIH    0.6*VDD  --    VDD + 0.3                                       V   1

VDD Input Low Voltage                            VIL    0.3     --    0.3*VDD                                         V   1

VDDQ I/O Input High Voltage                      VIHQ   0.6*VDD  --    VDDQ + 0.3                                      V   1,3

VDDQ I/O Input Low Voltage                       VILQ   0.3     --    0.3*VDD                                         V   1,3

Notes:
1. The part numbers of Industrial Temperature Range versions end the character "I". Unless otherwise noted, all performance specifica-

     tions quoted are evaluated for worst case in the temperature range marked on the device.
2. Input Under/overshoot voltage must be 2 V > Vi < VDDn+2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tKC.
3. VIHQ (max) is voltage on VDDQ pins plus 0.3 V.

Recommended Operating Temperatures

                  Parameter                      Symbol Min.     Typ.  Max.                                            Unit Notes

Ambient Temperature (Commercial Range Versions)  TA     0        25    70                                              C  2

Ambient Temperature (Industrial Range Versions)  TA     40      25    85                                              C  2

Notes:
1. The part numbers of Industrial Temperature Range versions end the character "I". Unless otherwise noted, all performance specifica-

     tions quoted are evaluated for worst case in the temperature range marked on the device.
2. Input Under/overshoot voltage must be 2 V > Vi < VDDn+2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tKC.

Rev: 1.00 9/2004                                 14/23                                                                  2004, GSI Technology

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                                                                                                           GS8160Z18/36CT-333/300/250

Undershoot Measurement and Timing                                           Overshoot Measurement and Timing

    VIH                                                                                                    50% tKC

        VSS                                                             VDD + 2.0 V
        50%                                                                     50%
VSS 2.0 V
                                                                            VDD

                    50% tKC                                                                 VIL

Capacitance

(TA = 25oC, f = 1 MHZ, VDD = 2.5 V)

             Parameter                 Symbol           Test conditions                          Typ. Max. Unit

             Input Capacitance         CIN                   VIN = 0 V                                  4              5  pF
                                                            VOUT = 0 V
Input/Output Capacitance               CI/O                                                             6              7  pF

Note:
These parameters are sample tested.

AC Test Conditions

             Parameter                 Conditions

             Input high level          VDD 0.2 V

             Input low level                 0.2 V

             Input slew rate                 1 V/ns

             Input reference level           VDD/2

        Output reference level               VDDQ/2

             Output load                     Fig. 1

Notes:

1. Include scope and jig capacitance.

2. Test conditions as specified with output loading as shown in Fig. 1

unless otherwise noted.

3. Device is deselected as defined by the Truth Table.

                                                    Output Load 1
                                       DQ

                                                                        50                       30pF*

                                                                   VDDQ/2

                                                        * Distributed Test Jig Capacitance

Rev: 1.00 9/2004                                        15/23                                                             2004, GSI Technology

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                                                     GS8160Z18/36CT-333/300/250

DC Electrical Characteristics        Symbol               Test Conditions                                               Min     Max
              Parameter
                                         IIL                   VIN = 0 to VDD                                           1 uA    1 uA
            Input Leakage Current
              (except mode pins)        IIN1                 VDD  VIN  VIH                                              1 uA    1 uA
                                                             0 V  VIN  VIH                                              1 uA   100 uA
               ZZ Input Current         IIN2                 VDD  VIN  VIL                                             100 uA   1 uA
                                        IOL                  0 V  VIN  VIL                                              1 uA    1 uA
          FT, SCD, ZQ Input Current    VOH2          Output Disable, VOUT = 0 to VDD                                    1 uA    1 uA
                                       VOH3           IOH = 8 mA, VDDQ = 2.375 V                                       1.7 V
           Output Leakage Current       VOL           IOH = 8 mA, VDDQ = 3.135 V                                       2.4 V     --
             Output High Voltage                                                                                                  --
             Output High Voltage                                 IOL = 8 mA                                               --     0.4 V
              Output Low Voltage

Rev: 1.00 9/2004                              16/23                                                                     2004, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                             Preliminary
                                                                                          GS8160Z18/36CT-333/300/250

Operating Currents

                                                                           -333                -300                              -250

Parameter         Test Conditions            Mode             Symbol  0              40  0                            40  0          40 Unit

                                                                      to             to   to                           to   to         to

                                                                      70C 85C           C 85C 70C 85C

                                             Pipeline         IDD     385            395  345                          355  290        300  mA
                                                              IDDQ                        45                           45   40         40
                                                                      50             50

                                      (x36)                   IDD
                                                              IDDQ
                  Device Selected;           Flow Through             300            310  240                          250  220        230  mA
                  All other inputs                                                        30                           30   20         20
Operating                                                             35             35
Current            VIH or  VIL
                   Output open                                IDD     345            355  310                          320  260        270
                                             Pipeline         IDDQ                        25                           25   20         20   mA
                                                                      30             30

                                      (x18)                   IDD
                                                              IDDQ
                                             Flow Through             260            270  215                          225  200        210  mA
                                                                                          15                           15   10         10
                                                                      20             20

Standby           ZZ  VDD 0.2 V            Pipeline         ISB     40             50   40                           50   40         50   mA
Current
                                      --                      ISB

                                             Flow Through             40             50   40                           50   40         50   mA

Deselect          Device Deselected;         Pipeline         IDD     85             90   85                           90   85         90   mA
Current           All other inputs
                                      --                      IDD
                     VIH or  VIL
                                             Flow Through             60             65   60                           65   60         65   mA

Notes:
1. IDD and IDDQ apply to any combination of VDD3, VDD2, VDDQ3, and VDDQ2 operation.
2. All parameters listed are worst case scenario.

Rev: 1.00 9/2004                                       17/23                                                                2004, GSI Technology

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                                                                                            Preliminary
                                                                         GS8160Z18/36CT-333/300/250

AC Electrical Characteristics

                  Parameter                 Symbol       -333            -300                                                    -250       Unit

                                                    Min        Max  Min                                                Max  Min        Max

                      Clock Cycle Time      tKC     3.0        --   3.3                                                --   4.0        --   ns
                    Clock to Output Valid
                   Clock to Output Invalid  tKQ     --         2.5  --                                                 2.5  --         2.5  ns
                  Clock to Output in Low-Z
                                            tKQX    1.5        --   1.5                                                --   1.5        --   ns
                         Setup time
   Pipeline               Hold time         tLZ1    1.5        --   1.5                                                --   1.5        --   ns
Flow Through          Clock Cycle Time
                    Clock to Output Valid   tS      1.0        --   1.0                                                --   1.2        --   ns
                   Clock to Output Invalid
                  Clock to Output in Low-Z  tH      0.1        --   0.1                                                --   0.2        --   ns
                         Setup time
                          Hold time         tKC     4.5        --   5.0                                                --   5.5        --   ns

                                            tKQ     --         4.5  --                                                 5.0  --         5.5  ns

                                            tKQX    2.0        --   2.0                                                --   2.0        --   ns

                                            tLZ1    2.0        --   2.0                                                --   2.0        --   ns

                                            tS      1.3        --   1.4                                                --   1.5        --   ns

                                            tH      0.3        --   0.4                                                --   0.5        --   ns

                  Clock HIGH Time           tKH     1.0        --   1.0                                                --   1.3        --   ns

                  Clock LOW Time            tKL     1.2        --   1.2                                                --   1.5        --   ns

                  Clock to Output in        tHZ1    1.5        2.5  1.5                                                2.5  1.5        2.5  ns
                        High-Z

                  G to Output Valid         tOE     --         2.5  --                                                 2.5  --         2.5  ns

                  G to output in Low-Z      tOLZ1   0          --   0                                                  --   0          --   ns
                  G to output in High-Z     tOHZ1
                                            tZZS2   --         2.5  --                                                 2.5  --         2.5  ns
                     ZZ setup time          tZZH2
                      ZZ hold time                  5          --   5                                                  --   5          --   ns

                                                    1          --   1                                                  --   1          --   ns

                  ZZ recovery               tZZR    20         --   20                                                 --   20         --   ns

Notes:
1. These parameters are sampled and are not 100% tested.
2. ZZ is an asynchronous signal. However, in order to be recognized on any given clock cycle, ZZ must meet the specified setup and hold

     times as specified above.

Rev: 1.00 9/2004                            18/23                                                                                 2004, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                       Preliminary
                                                                                                    GS8160Z18/36CT-333/300/250

                                                    Pipeline Mode Timing (NBT)

                     Write A         Write B  Write B+1 Read C           Cont           Read D      Write E               Read F         DESELECT

                                                         tKL

                                                    tKH             tKC

         CK                   tH
       CKE        tS

          E*                  tH
       ADV        tS

           W                  tH
          Bn      tS
     A0An
DQaDQd                       tH
                  tS
           G
                              tH
                  tS

                              tH
                  tS

                  A               B                             C                    D           E                     F          G
                                                         tH
                                              tS                              tLZ                                            tHZ
                                              D(A)            D(B)              tKQ                                                tKQX

                                                                         D(B+1)      Q(C)                              Q(D)       D(E)   Q(F)

                                                                                                                       tOLZ

                                                                                           tOHZ     tOE

                     *Note: E=High(False) if E1 = 1 or E2 = 0 or E3 = 1

Rev: 1.00 9/2004                                              19/23                                                                2004, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                          Preliminary
                                                                                      GS8160Z18/36CT-333/300/250

                                                Flow Through Mode Timing (NBT)

                     Write A           Write B  Write B+1 Read C             Cont           Read D     Write E               Read F     Write G

                                                           tKL

                                                      tKH               tKC

    CK                       tH
  CKE             tS

       E                     tH
  ADV             tS

      W                      tH
     Bn           tS
A0An
    DQ                       tH
                  tS
      G
                             tH
                  tS

                             tH
                  tS

                  A              B                         C                             D          E                  F             G

                                                                                                                             tKQ

                                           tH                      tKQ                                                 tKQX
                                 tS                             tLZ
                                                                                                       tHZ                   tLZ           tKQX
                                                           D(B+1)                                                                                 D(G)
                                 D(A)           D(B)                         Q(C)                   Q(D)               D(E)          Q(F)

                                                                                            tOLZ
                                                                                            tOE

                                                                                   tOHZ

                  *Note: E = High(False) if E1 = 1 or E2 = 0 or E3 = 1

Rev: 1.00 9/2004                                           20/23                                                             2004, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
TQFP Package Drawing (Package T)                                 L                                                                                                Preliminary
  Symbol Description Min. Nom. Max                                                                                                             GS8160Z18/36CT-333/300/250
                                                             L1         c
                                                                                                                                                           E1
A1                Standoff     0.05 0.10 0.15                                                                                                 D             E
                                                                                                                                         D1
A2  Body Thickness 1.35 1.40 1.45
                                                                                     Pin 1
b                 Lead Width   0.20 0.30 0.40
                                                                      Y
c   Lead Thickness 0.09 -- 0.20

D Terminal Dimension 21.9 22.0 22.1                            e
                                                               b
D1  Package Body 19.9 20.0 20.1
                                                             A1
E   Terminal Dimension 15.9 16.0 16.1                               A2

E1  Package Body 13.9 14.0 14.1

e                 Lead Pitch   -- 0.65 --

L                 Foot Length  0.45 0.60 0.75

L1                Lead Length  -- 1.00 --

Y                 Coplanarity  0.10

                  Lead Angle   0 -- 7

Notes:
1. All dimensions are in millimeters (mm).
2. Package width and length do not include mold protrusion.

                                                                                                                                               BPR 1999.05.18

Rev: 1.00 9/2004                           21/23                                                                                                2004, GSI Technology

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                                                                              Preliminary
                                                           GS8160Z18/36CT-333/300/250

Ordering Information for GSI Synchronous Burst RAMs

Org               Part Number1  Type                       Package                                                     Speed2    TA3  Status
                                                                                                                       (MHz/ns)

1M x 18 GS8160Z18CT-333         NBT Pipeline/Flow Through  TQFP                                                        333/4.5   C

1M x 18 GS8160Z18CT-300         NBT Pipeline/Flow Through  TQFP                                                        300/5     C

1M x 18 GS8160Z18CT-250         NBT Pipeline/Flow Through  TQFP                                                        250/5.5   C

512K x 36 GS8160Z36CT-333       NBT Pipeline/Flow Through  TQFP                                                        333/4.5   C

512K x 36 GS8160Z36CT-300       NBT Pipeline/Flow Through  TQFP                                                        300/5     C

512K x 36 GS8160Z36CT-250       NBT Pipeline/Flow Through  TQFP                                                        250/5.5   C

1M x 18 GS8160Z18CT-333I        NBT Pipeline/Flow Through  TQFP                                                        333/4.5   I

1M x 18 GS8160Z18CT-300I        NBT Pipeline/Flow Through  TQFP                                                        300/5     I

1M x 18 GS8160Z18CT-250I        NBT Pipeline/Flow Through  TQFP                                                        250/5.5   I

512K x 36 GS8160Z36CT-333I      NBT Pipeline/Flow Through  TQFP                                                        333/4.5   I

512K x 36 GS8160Z36CT-300I      NBT Pipeline/Flow Through  TQFP                                                        300/5     I

512K x 36 GS8160Z36CT-250I      NBT Pipeline/Flow Through  TQFP                                                        250/5.5   I

1M x 18 GS8160Z18CGT-333        NBT Pipeline/Flow Through  Pb-Free TQFP 333/4.5                                                  C

1M x 18 GS8160Z18CGT-300        NBT Pipeline/Flow Through  Pb-Free TQFP                                                300/5     C

1M x 18 GS8160Z18CGT-250        NBT Pipeline/Flow Through  Pb-Free TQFP 250/5.5                                                  C

512K x 36 GS8160Z36CGT-333      NBT Pipeline/Flow Through  Pb-Free TQFP 333/4.5                                                  C

512K x 36 GS8160Z36CGT-300      NBT Pipeline/Flow Through  Pb-Free TQFP                                                300/5     C

512K x 36 GS8160Z36CGT-250      NBT Pipeline/Flow Through  Pb-Free TQFP 250/5.5                                                  C

1M x 18 GS8160Z18CGT-333I       NBT Pipeline/Flow Through  Pb-Free TQFP 333/4.5                                                  I

1M x 18 GS8160Z18CGT-300I       NBT Pipeline/Flow Through  Pb-Free TQFP                                                300/5     I

1M x 18 GS8160Z18CGT-250I       NBT Pipeline/Flow Through  Pb-Free TQFP 250/5.5                                                  I

512K x 36 GS8160Z36CGT-333I     NBT Pipeline/Flow Through  Pb-Free TQFP 333/4.5                                                  I

512K x 36 GS8160Z36CGT-300I     NBT Pipeline/Flow Through  Pb-Free TQFP                                                300/5     I

512K x 36 GS8160Z36CGT-250I     NBT Pipeline/Flow Through  Pb-Free TQFP 250/5.5                                                  I

Notes:
1. Customers requiring delivery in Tape and Reel should add the character "T" to the end of the part number. Example: GS8160Z18CT-250IT.
2. The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

     device is Pipeline/Flow through mode-selectable by the user.
3. TA = C = Commercial Temperature Range. TA = I = Industrial Temperature Range.
4. GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

     covered in this data sheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings.

Rev: 1.00 9/2004                22/23                                                                                          2004, GSI Technology

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                                                                     Preliminary
                                                  GS8160Z18/36CT-333/300/250

18Mb Sync SRAM Datasheet Revision History

DS/DateRev. Code: Old;  Types of Changes   Page;Revisions;Reason
                 New    Format or Content   Creation of new datasheet

      8160ZxxC_r1

Rev: 1.00 9/2004                           23/23                                                                        2004, GSI Technology

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