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GS815018AGB-250

器件型号:GS815018AGB-250
厂商名称:GSI Technology
厂商官网:http://www.gsitechnology.com/
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器件描述

1M x 18, 512K x 36 18Mb Register-Register Late Write SRAM

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GS815018AGB-250器件文档内容

                                                                                  Product Preview

                                                          GS815018/36AB-357/333/300/250

119-Bump BGA                 1M x 18, 512K x 36                                                                        250 MHz357 MHz
                                                                                                                                 2.5 V VDD
Commercial Temp    18Mb Register-Register Late Write SRAM                                                                        HSTL I/O
Industrial Temp

Features                                                  Functional Description

Register-Register Late Write mode, Pipelined Read mode  Because GS815018/36A are synchronous devices, address data
2.5 V +200/200 mV core power supply                    inputs and read/write control inputs are captured on the rising
1.5 V or 1.8 V HSTL Interface                           edge of the input clock. Write cycles are internally self-timed
ZQ controlled programmable output drivers               and initiated by the rising edge of the clock input. This feature
Dual Cycle Deselect                                     eliminates complex off-chip write pulse generation required by
Fully coherent read and write pipelines                 asynchronous SRAMs and simplifies input signal timing.
Byte write operation (9-bit bytes)
Differential HSTL clock inputs, K and K                 GS815018/36A support pipelined reads utilizing a rising-edge-
Asynchronous output enable                              triggered output register. They also utilize a Dual Cycle
Sleep mode via ZZ                                       Deselect (DCD) output deselect protocol.
IEEE 1149.1 JTAG-compliant Serial Boundary Scan
JEDEC-standard 119-bump BGA package                     GS815018/36A are implemented with high performance
Pb-Free 119-bump BGA package available                  technology and are packaged in a 119-bump BGA.

Family Overview                                           Mode Control

GS815018/36A are 18,874,368-bit (18Mb) high performance   There are two mode control select pins (M1 and M2), which
SRAMs. This family of wide, low voltage HSTL I/O SRAMs    allow the user to set the correct read protocol for the design.
is designed to operate at the speeds needed to implement  The GS815018/36A support single clock Pipeline mode, which
economical high performance cache systems.                directly affects the two mode control select pins. In order for
                                                          the part to fuction correctly, and as specified, M1 must be tied
                                                          to VSS and M2 must be tied to VDD or VDDQ. This must be set
                                                          at power-up and should not be changed during operation.

                                                          Sleep Mode

                                                          Low power (Sleep mode) is attained through the assertion (High)
                                                          of the ZZ signal, or by stopping the clock (CK). Memory data is
                                                          retained during Sleep mode.

                             Parameter Synopsis

                                                          -357 -333 -300 -250 Unit

                   Pipeline  Cycle                        2.8 3.0 3.3 4.0 ns
                             tKHQV                        1.4 1.5 1.6 2.0 ns

                             Curr (x18)                   600 550 500 450 mA
                             Curr (x36)                   650 600 550 500 mA

Rev: 1.05 10/2005                        1/25                                                                           2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                     Product Preview

                                                                     GS815018/36AB-357/333/300/250

                      GS815036 Pinout--119-Bump BGA--Top View (Package B)

                      1     2          3    4    5     6                                                               7

                   A  VDDQ  A          A    NC   A     A                                                               VDDQ

                   B  NC    A          A    NC   A     A                                                               NC

                   C  NC    A          A    VDD  A     A                                                               NC

                   D  DQC   DQC  VSS        ZQ   VSS   DQB                                                             DQB

                   E  DQC   DQC  VSS        SS   VSS   DQB                                                             DQB

                   F  VDDQ  DQC  VSS        G    VSS   DQB                                                             VDDQ

                   G  DQC DQC          BC   NC   BB    DQB                                                             DQB

                   H  DQC   DQC  VSS        NC   VSS   DQB                                                             DQB

                   J  VDDQ  VDD  VREF       VDD  VREF  VDD                                                             VDDQ

                   K  DQD   DQD  VSS        CK   VSS   DQA                                                             DQA

                   L  DQD DQD          BD   CK   BA    DQA                                                             DQA

                   M  VDDQ  DQD  VSS        SW   VSS   DQA                                                             VDDQ

                   N  DQD   DQD  VSS        A    VSS   DQA                                                             DQA

                   P  DQD   DQD  VSS        A    VSS   DQA                                                             DQA

                   R  NC    A          M1   VDD  M2    A                                                               NC

                   T  NC    NC         A    A    A     NC                                                              ZZ

                   U  VDDQ TMS         TDI  TCK TDO    NC                                                              VDDQ

Rev: 1.05 10/2005                2/25                                                                                        2003, GSI Technology

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                                                                                                     Product Preview

                                                                     GS815018/36AB-357/333/300/250

                      GS815018 Pinout--119-Bump BGA--Top View (Package B)

                      1     2          3    4    5     6                                                               7

                   A  VDDQ  A          A    NC   A     A                                                               VDDQ

                   B  NC    A          A    NC   A     A                                                               NC

                   C  NC    A          A    VDD  A     A                                                               NC

                   D  DQB   NC   VSS        ZQ   VSS   DQA                                                             NC

                   E  NC    DQB  VSS        SS   VSS   NC                                                              DQA

                   F  VDDQ  NC   VSS        G    VSS   DQA                                                             VDDQ

                   G  NC    DQB        BB   NC   NC    NC                                                              DQA

                   H  DQB   NC   VSS        NC   VSS   DQA                                                             NC

                   J  VDDQ  VDD  VREF       VDD  VREF  VDD                                                             VDDQ

                   K  NC    DQB  VSS        CK   VSS   NC                                                              DQA

                   L  DQB   NC         NC   CK   BA    DQA                                                             NC

                   M  VDDQ  DQB  VSS        SW   VSS   NC                                                              VDDQ

                   N  DQB   NC   VSS        A    VSS   DQA                                                             NC

                   P  NC    DQB  VSS        A    VSS   NC                                                              DQA

                   R  NC    A          M1   VDD  M2    A                                                               NC

                   T  NC    A          A    NC   A     A                                                               ZZ

                   U  VDDQ TMS         TDI  TCK TDO    NC                                                              VDDQ

Rev: 1.05 10/2005                3/25                                                                                        2003, GSI Technology

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                                       GS815018/36AB-357/333/300/250

GS815018/36 BGA Pin Description

  Symbol           Type                Description

       A              I                Address Inputs
     DQA
     DQB           I/O                 Data Input and Output pins
     DQC
     DQD           I             Byte Write Enable for DQA, DQB, DQC, DQD I/Os; active low
BA, BB, BC, BD
      NC           --                  No Connect
      CK
      CK           I                   Clock Input Signal; active high
     SW
      G            I                   Clock Input Signal; active low
      ZZ
                   I                   Write Enable; active low
      M1
                   I                   Output Enable; active low
      M2
                   I                   Sleep mode control; active high
      ZQ
      SS           I     Read Operation Protocol Select--Selects Register-Register read operations; must be tied low in this
     TMS                                                                    device
     TDI
     TDO           I     Read Operation Protocol Select--Selects Register-Register read operations; must be tied high in this
     TCK                                                                     device
     VREF
     VDD           I                   FLXDrive-IITM Output Impedance Control
     VSS
    VDDQ           I                   Synchronous Select Input

                   I                   Scan Test Mode Select

                   I                   Scan Test Data In

                   O                   Scan Test Data Out

                   I                   Scan Test Clock

                   I                   Input Reference Voltage

                   I                   Core power supply

                   I                   I/O and Core Ground

                   I                   Output driver power supply

Read Operations

Pipelined Read
A read cycle begins when the RAM captures logic 0 on SS and logic 1 on SW at the rising edge of K (and the falling edge of K).
Address inputs captured on that clock edge are propigated into the RAM, which delivers data to the input of the output registers.
The second rising edge of K fires the output registers and releases read data to the output drivers. If G is held active low, the
drivers drive the data onto the output pins. Read data is sustained on the output pins as long as G is held low or until the next rising
edge of K, at which point the outputs may update to new data or deselect, depending on what control command was registered at
the second rising edge of K.

Dual Cycle Deselect
Chip deselect (SS = logic 1) is pipelined to the same degree as read data. Therefore, a deselect command entered on the rising edge
of K is acted upon in response to the next rising edge of K.

Rev: 1.05 10/2005                4/25                                                                                  2003, GSI Technology

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                                                     GS815018/36AB-357/333/300/250

Write Operations

Write operations are initiated when the write enable input signal (SW) and chip select (SS) are captured at logic 0 on a rising edge
of the K clock (and falling edge of the K clock).

Late Write
In Late Write mode the RAM requires Data In one rising clock edge later than the edge used to load Address and Control. Late
Write protocol has been employed on SRAMs designed for RISC processor L2 cache applications and in Flow Through mode NBT
SRAMs.

Byte Write Control
The Byte Write Enable inputs (Bx) determine which bytes will be written. Any combination of Byte Write Enable control pins,
including all or none, may be activated. A Write Cycle with no Byte Write inputs active is a write abort cycle. Byte write control
inputs are captured by the same clock edge used to capture SW.

Example of x36 Byte Write Truth Table

                     Function                SW  Ba  Bb                                                                Bc  Bd
                       Read
                                             H   X   X                                                                 X   X
                    Write Byte A
                    Write Byte B             L   L   H                                                                 H   H
                   Write Byte C
                   Write Byte D              L   H   L                                                                 H   H
                   Write all Bytes
                    Write Abort              L   H   H                                                                 L   H

                                             L   H   H                                                                 H   L

                                             L   L   L                                                                 L   L

                                             L   H   H                                                                 H   H

Rev: 1.05 10/2005                      5/25                                                                               2003, GSI Technology

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                                                          GS815018/36AB-357/333/300/250

Register-Register Late Write, Pipelined Read Truth Table

CK ZZ SS SW Bx G               Current Operation          DQ                                                            DQ
                                                                                                                       (tn+1)
                                                          (tn)

X  1               X  X  X  X  Sleep (Power Down) mode    Hi-Z                                                         Hi-Z

   0               1  X  X  X        Deselect             ***                                                          Hi-Z

   0               0  1  X  1        Read                 Hi-Z/                                                        Hi-Z

   0               0  1  X  0        Read                 ***                                                          Q(tn)

   0               0  0  0  X  Write All Bytes            ***                                                          D(tn)

   0               0  0  X  X  Write Bytes with Bx = 0    ***                                                          D(tn)

   0               0  0  1  X  Write (Abort)              ***                                                          Hi-Z

Notes:
1. If one or more Bx = 0, then B = "T" else B = "F".
2. "1" = input "high"; "0" = input "low"; "X" = input "don't care".
3. "***" indicates that the DQ input requirement/output state and CQ output state are determined by the previous operation.
4. DQs are tristated in response to Bank Deselect, Deselect, and Write commands, one full cycle after the command is sampled.
5. CQs are tristated in response to Bank Deselect commands only, one full cycle after the command is sampled.
6. Up to three (3) Continue operations may be initiated after a Read or Write operation is initiated to burst transfer up to four (4) distinct pieces

     of data per single external address input. If a fourth (4th) Continue operation is initiated, the internal address wraps back to the initial exter-
     nal (base) address.

Rev: 1.05 10/2005              6/25                                                                                     2003, GSI Technology

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Absolute Maximum Ratings

(All voltages reference to VSS)

Symbol                           Description                                Value                                                Unit

VDD                              Voltage on VDD Pins                       0.5 to 3.6                                           V

VDDQ                             Voltage in VDDQ Pins                     0.5 to VDD                                            V

VI/O                             Voltage on I/O Pins                  0.5 to VDDQ + 0.5 ( 3.6 V max.)                           V

VIN                              Voltage on Other Input Pins          0.5 to VDDQ + 0.5 ( 3.6 V max.)                           V

IIN                              Input Current on Any Pin                   +/20                                                mA dc

IOUT                             Output Current on Any I/O Pin              +/20                                                mA dc

TJ                    Maximum Junction Temperature                          125                                                  oC

TSTG                             Storage Temperature                       55 to 125                                            C

Note:
Permanent damage to the device may occur if the Absolute Maximum Ratings are exceeded. Operation should be restricted to Recommended
Operating Conditions. Exposure to conditions exceeding the Recommended Operating Conditions, for an extended period of time, may affect
reliability of this component.

Recommended Operating Conditions

Power Supplies

      Parameter                   Symbol                        Min.  Typ.                                             Max.  Unit Notes

      Supply Voltage              VDD                           2.3   2.5                                              2.7   V

    Ambient Temperature           TA                            0     25                                               70    C
(Commercial Range Versions)

   Ambient Temperature            TA                            40   25                                               85    C        1
(Industrial Range Versions)

Note:
The part number of Industrial Temperature Range versions end the character "I". Unless otherwise noted, all performance specifications quoted
are evaluated for worst case in the temperature range marked on the device.

Rev: 1.05 10/2005                                      7/25                                                                   2003, GSI Technology

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                                                                                  Product Preview

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                            Common Mode and Differential Voltage

        1.8                 VCM
        1.6
Volts   1.4                                                                                                                 K
        1.2                                                                                                                 K#
                                                                                                                            VCM
          1                                                                                                                 VDIF
        0.8
        0.6        20       40           60  80                   100                                                  120
        0.4
        0.2

          0
       -0.2
       -0.4
       -0.6
       -0.8

         -1
       -1.2
       -1.4
       -1.6
       -1.8

             0

                                   Time

Undershoot Measurement and Timing            Overshoot Measurement and Timing

    VIH                                                           20% tKC

        VSS                                  VDD + 1.0 V
       50%                                           50%
VSS 1.0 V
                                             VDD

                   20% tKC                   VIL

Rev: 1.05 10/2005                  8/25                                                                                 2003, GSI Technology

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Capacitance

(TA = 25oC, f = 1 MHZ, VDD = 1.8 V)

    Parameter                        Symbol   Test conditions           Max. Unit

           Input Capacitance           CIN         VIN = 0 V            4                                              pF
                                     COUT         VOUT = 0 V
          Output Capacitance         CIN(CK)       VIN = 0 V            5                                              pF

      Output Capacitance (Clock)                                        5                                              pF
Note:
This parameter is sample tested.

AC Test Conditions

                           Parameter                                          Conditions

                            Input high level                                       1.25 V
                            Input low level                                        0.25 V
                   Input rise/fall time (10% to 90%)                            0.5 ns/0.5 ns
                         Input reference level                                     VDDQ/2
                     Clock input reference level                           Differential cross point
                        Output reference level                                     VDDQ/2
                             Clock (VDIF)                                          0.75 V
                             Clock (VCM)                                           0.75 V
                                                                                    1.5 V
                                 VDDQ                                               250
                                  RQ
                                                                                 VDDQ/2
                                                  AC Test Load Diagram
                                                                                  VDDQ/2
Device Under Test   25                                              50
                                     50
VDDQ = 1.5 V
                                                 5pF
          DQ
                                                    VDDQ/2
ZQ                                                                  50

                                     50
                                                       5pF

RQ = 250

Rev: 1.05 10/2005                             9/25                                                                         2003, GSI Technology

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                                                                         GS815018/36AB-357/333/300/250

Input and Output Leakage Characteristics

      Parameter             Symbol            Test Conditions                  Min.                                                  Max Notes

  Input Leakage Current         IIL             VIN = 0 to VDDQ                1 uA                                                 1 uA  --
    (except mode pins)         IINM                                           100 uA
                                                VIN = 0 to VDDQ                1 uA                                                 1 uA  --
ZQ, MCH, MCL, EP2, EP3                          Output Disable,
     Pin Input Current                         VOUT = 0 to VDDQ

Output Leakage Current          IOL                                                                                                  1 uA  --

Operating Currents

                                -357                 -333          -300                                                    -250

Parameter           Symbol  0C 40C         0C 40C        0C 40C      0C 40C                                               Test Conditions

                            to            to  to           to  to        to                                            to        to     SS  VIL Max.
                                                                                                                                     tKHKH  tKHKH Min.
                            70C +85C        70C +85C       70C +85C     70C +85C
                                                                                                                                        All other inputs
           x36      IDD     650 mA 660 mA     600 mA 610 mA    550 mA 560 mA  500 mA 510 mA                                             VIL  VIN  VIH
                                                                                                                                      Device Deselected
Operating
                                                                                                                                           All inputs
Current    x18      IDD     600 mA 610 mA     550 mA 560 mA    500 mA 510 mA  450 mA 460 mA                                              VSS + 0.10 V

HSTL                                                                                                                                         VIN
                                                                                                                                         VDD 0.10 V
Deselect            IDD3    150 mA 160 mA     150 mA 160 mA    150 mA 160 mA  150 mA 160 mA

Current

Rev: 1.05 10/2005                             10/25                                                                                  2003, GSI Technology

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                                                                            GS815018/36AB-357/333/300/250

AC Electrical Characteristics

                                                     -357         -333         -300                                       -250
                                                  Min Max                                                                               Unit Notes
Parameter                                 Symbol
                                                                                                                       Min Max
                                                               Min Max      Min Max

Clock Cycle Time                          tKHKH   2.8 --       3.0 --       3.3 --                                     4.0 -- ns  --

Clock High Time                           tKHKL   1.1 --       1.2 --       1.3 --                                     1.5 -- ns  --

Clock Low Time                            tKLKH   1.1 --       1.2 --       1.3 --                                     1.5 -- ns  --

Clock High to Output Low-Z                tKHQX1  0.5 --       0.5 --       0.5 --                                     0.5 -- ns  1

Clock High to Output Valid                tKHQV   -- 1.4       -- 1.5                1.6                               -- 2.0 ns  --

Clock High to Output Invalid              tKHQX   0.5 --       0.5 --       0.5 --                                     0.5 -- ns  --

Clock High to Output High-Z               tKHQZ   -- 1.4       -- 1.5                1.6                               -- 2.0 ns  1

Address Valid to Clock High               tAVKH   0.5 --       0.6 --       0.7 --                                     0.8 -- ns  --

Clock High to Address Don't Care          tKHAX   0.4 --       0.4 --       0.4 --                                     0.5 -- ns  --

Enable Valid to Clock High                tEVKH   0.5 --       0.6 --       0.7 --                                     0.8 -- ns  --

Clock High to Enable Don't Care           tKHEX   0.4 --       0.4 --       0.4 --                                     0.5 -- ns  --

Write Valid to Clock High                 tWVKH   0.5 --       0.6 --       0.7 --                                     0.8 -- ns  --

Clock High to Write Don't Care            tKHWX   0.4 --       0.4 --       0.4 --                                     0.5 -- ns  --

Byte Write Valid to Clock High            tBVKH   0.5 --       0.6 --       0.7 --                                     0.8 -- ns  --

Clock High to Byte Write Don't Care       tKHBX   0.4 --       0.4 --       0.4 --                                     0.5 -- ns  --

Data In Valid to Clock High               tDVKH   0.5 --       0.5 --       0.5 --                                     0.5 -- ns  --

Clock High to Data In Don't Care          tKHDX   0.4 --       0.4 --       0.4 --                                     0.5 -- ns  --

Output Enable Low to Output Data Valid    tGLQV   -- 1.4       -- 1.5                1.6                               -- 2.0 ns  --

Output Enable Low to Output Data Low-Z    tGLQX   0        --  0        --  0        --                                0  -- ns   --

Output Enable High to Output Data High-Z  tGHQZ   -- 1.4       -- 1.5                1.6                               -- 2.0 ns  --

Sleep Mode Enable Time                    tZZE    -- 15        -- 15        -- 15                                      -- 15 ns   --

Sleep Mode Recovery Time                  tZZR    20 --        20 --        20 --                                      20 -- ns   --

Notes:
1. Measured at 100 mV from steady state. Not 100% tested.
2. Guaranteed by design. Not 100% tested.

Rev: 1.05 10/2005                                 11/25                                                                   2003, GSI Technology

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                                                                                                        GS815018/36AB-357/333/300/250

G Controlled Read-Write

             Read A1 Read A2                        Read A0       Write A3      Write A4            Read A5       Read A4      Read A6          Read A7

       KHKH  KHKL
                      KLKH

    K              tAVKH
    A                  tKHAX
    G
SW          A1               A2    A0                           A3             A4              A5                A4           A6               A7
BWx
                   tWVKH
DQn                    tKHWX

                                                                     tWVKH
                                                                         tKHWX

                                    GLQV            KHQX             GHQZ                           DVKH                          KHQV
                                         GLQX                Q2                    D3                   KHDX           KHQX1

                                                Q1                                                  D4                     Q5               Q4       Q6

Note:
K is not shown; assumes K tied to VREF or out of phase with K

                                                    SS Controlled Read-Write

                   Read A1 Read A2                  Deselect      Write A3      Write A4        Read A5       Read A4      Read A6          Read A7

       KHKH        KHKL
                            KLKH

    K                  tAVKH
    A                    tKHAX
  SS
SW                A1           A2                               A3             A4              A5            A4           A6           A7
BWx
DQn                    tEVKH
                         tKHEX

                                                                     tWVKH
                                                                       tKHWX

                                                                                       tBVKH
                                                                                         tKHBX

                                    KHQX1                   KHQZ                                    tDVKH                      KHQX
                                            Q1      KHQV                                               tKHDX

                                                              Q2                D3              D4                     Q5               Q4

Note:
K is not shown; assumes K tied to VREF or out of phase with K

Rev: 1.05 10/2005                                                 12/25                                                             2003, GSI Technology

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                                                               ZZ Timing

                   Read A1 Read A2           Deselect          Clock is a Don't care during Sleep ModeRead A1          Read A2   Read A3

       KHKH        KHKL
                            KLKH

    K                  tAVKH
    A                    tKHAX
  SS
SW                A1           A2                                             A1                                      A2       A3
SWx
  ZZ                                tEVKH
DQn                                   tKHEX

                       tWVKH
                         tKHWX

                                                               Begin ISB

                                                                          ZZR

                                                          ZZE                                                                       KHQX
                                    KHQX1
                                                                                                                           KHQV
                                    Q1       Q2                                                                             Q1

Note:
K is not shown; assumes K tied to VREF or out of phase with K

JTAG Port Operation

Overview
The JTAG Port on this RAM operates in a manner that is compliant with IEEE Standard 1149.1-1990, a serial boundary scan
interface standard (commonly referred to as JTAG). The JTAG Port input interface levels scale with VDD. The JTAG output
drivers are powered by VDDQ.

Disabling the JTAG Port
It is possible to use this device without utilizing the JTAG port. The port is reset at power-up and will remain inactive unless
clocked. TCK, TDI, and TMS are designed with internal pull-up circuits.To assure normal operation of the RAM with the JTAG
Port unused, TCK, TDI, and TMS may be left floating or tied to either VDD or VSS. TDO should be left unconnected.

Rev: 1.05 10/2005                                              13/25                                                       2003, GSI Technology

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JTAG Port Registers
JTAG Pin Descriptions

Pin  Pin Name I/O                               Description

TCK  Test Clock        In  Clocks all TAP events. All inputs are captured on the rising edge of TCK and all outputs propagate
                           from the falling edge of TCK.

                                           The TMS input is sampled on the rising edge of TCK. This is the command input for the TAP
TMS Test Mode Select In controller state machine. An undriven TMS input will produce the same result as a logic one input

                                           level.

                           The TDI input is sampled on the rising edge of TCK. This is the input side of the serial registers

                           placed between TDI and TDO. The register placed between TDI and TDO is determined by the

TDI  Test Data In      In state of the TAP Controller state machine and the instruction that is currently loaded in the TAP

                           Instruction Register (refer to the TAP Controller State Diagram). An undriven TDI pin will produce

                           the same result as a logic one input level.

                           Output that is active depending on the state of the TAP state machine. Output changes in

TDO  Test Data Out     Out response to the falling edge of TCK. This is the output side of the serial registers placed between

                           TDI and TDO.

Note:
This device does not have a TRST (TAP Reset) pin. TRST is optional in IEEE 1149.1. The Test-Logic-Reset state is entered while TMS is
held high for five rising edges of TCK. The TAP Controller is also reset automaticly at power-up.

Overview
The various JTAG registers, refered to as Test Access Port orTAP Registers, are selected (one at a time) via the sequences of 1s
and 0s applied to TMS as TCK is strobed. Each of the TAP Registers is a serial shift register that captures serial input data on the
rising edge of TCK and pushes serial data out on the next falling edge of TCK. When a register is selected, it is placed between the
TDI and TDO pins.

Instruction Register
The Instruction Register holds the instructions that are executed by the TAP controller when it is moved into the Run, Test/Idle, or
the various data register states. Instructions are 3 bits long. The Instruction Register can be loaded when it is placed between the
TDI and TDO pins. The Instruction Register is automatically preloaded with the IDCODE instruction at power-up or whenever the
controller is placed in Test-Logic-Reset state.

Bypass Register
The Bypass Register is a single bit register that can be placed between TDI and TDO. It allows serial test data to be passed through
the RAM's JTAG Port to another device in the scan chain with as little delay as possible.

Boundary Scan Register
The Boundary Scan Register is a collection of flip flops that can be preset by the logic level found on the RAM's input or I/O pins.
The flip flops are then daisy chained together so the levels found can be shifted serially out of the JTAG Port's TDO pin. The
Boundary Scan Register also includes a number of place holder flip flops (always set to a logic 1). The relationship between the
device pins and the bits in the Boundary Scan Register is described in the Scan Order Table following. The Boundary Scan
Register, under the control of the TAP Controller, is loaded with the contents of the RAMs I/O ring when the controller is in
Capture-DR state and then is placed between the TDI and TDO pins when the controller is moved to Shift-DR state. SAMPLE-Z,
SAMPLE/PRELOAD and EXTEST instructions can be used to activate the Boundary Scan Register.

Rev: 1.05 10/2005                        14/25                                                                         2003, GSI Technology

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                             JTAG TAP Block Diagram

                             

                             Boundary Scan Register

                                                               

                                                               1

                        108                             0       0

                                              Bypass Register

                             210

                             Instruction Register

                   TDI                                                                                                 TDO

                             ID Code Register

                              31 30 29 2 1 0

                             Control Signals

                   TMS

                   TCK       Test Access Port (TAP) Controller

Identification (ID) Register
The ID Register is a 32-bit register that is loaded with a device and vendor specific 32-bit code when the controller is put in
Capture-DR state with the IDCODE command loaded in the Instruction Register. The code is loaded from a 32-bit on-chip ROM.
It describes various attributes of the RAM as indicated below. The register is then placed between the TDI and TDO pins when the
controller is moved into Shift-DR state. Bit 0 in the register is the LSB and the first to reach TDO when shifting begins.

Rev: 1.05 10/2005            15/25                                                                                           2003, GSI Technology

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Tap Controller Instruction Set
ID Register Contents

   Die                          Not Used               I/O                                                             GSI Technology  Presence Register
Revision                                         Configuration                                                         JEDEC Vendor

  Code                                                                                                                     ID Code

  Bit # 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

  x36 X X X X 0 0 0 X 1 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 1 0 1 1 0 0 1 1

  x18 X X X X 0 0 0 X 1 0 0 1 0 0 0 0 1 0 1 0 0 0 0 1 1 0 1 1 0 0 1 1

Overview
There are two classes of instructions defined in the Standard 1149.1-1990; the standard (Public) instructions, and device specific
(Private) instructions. Some Public instructions are mandatory for 1149.1 compliance. Optional Public instructions must be
implemented in prescribed ways. The TAP on this device may be used to monitor all input and I/O pads, and can be used to load
address, data or control signals into the RAM or to preload the I/O buffers.

When the TAP controller is placed in Capture-IR state the two least significant bits of the instruction register are loaded with 01.
When the controller is moved to the Shift-IR state the Instruction Register is placed between TDI and TDO. In this state the desired
instruction is serially loaded through the TDI input (while the previous contents are shifted out at TDO). For all instructions, the
TAP executes newly loaded instructions only when the controller is moved to Update-IR state. The TAP instruction set for this
device is listed in the following table.

Rev: 1.05 10/2005                         16/25                                                                         2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                Product Preview

                                                                        GS815018/36AB-357/333/300/250

                                     JTAG Tap Controller State Diagram

                   Test Logic Reset

1                  0

      Run Test Idle 1                     Select DR 1                          Select IR 1
0                                                   0                                  0

                                     1 Capture DR                       1 Capture IR
                                               0                                  0

                                        Shift DR                           Shift IR

                                            1          0                                                               1     0

                                     1                                  1
                                           Exit1 DR                             Exit1 IR
                                                    0                                  0

                                     Pause DR                           Pause IR

                                            1          0                                                               1     0

                                        Exit2 DR 0                         Exit2 IR                                          0
                                                1
                                                                                                                       1

                                     Update DR                          Update IR

                                     1         0                        1                                                 0

Instruction Descriptions

BYPASS
     When the BYPASS instruction is loaded in the Instruction Register the Bypass Register is placed between TDI and TDO. This
     occurs when the TAP controller is moved to the Shift-DR state. This allows the board level scan path to be shortened to facili-
     tate testing of other devices in the scan path.

SAMPLE/PRELOAD
     SAMPLE/PRELOAD is a Standard 1149.1 mandatory public instruction. When the SAMPLE / PRELOAD instruction is
     loaded in the Instruction Register, moving the TAP controller into the Capture-DR state loads the data in the RAMs input and
     I/O buffers into the Boundary Scan Register. Boundary Scan Register locations are not associated with an input or I/O pin, and
     are loaded with the default state identified in the Boundary Scan Chain table at the end of this section of the datasheet. Because
     the RAM clock is independent from the TAP Clock (TCK) it is possible for the TAP to attempt to capture the I/O ring contents
     while the input buffers are in transition (i.e. in a metastable state). Although allowing the TAP to sample metastable inputs will
     not harm the device, repeatable results cannot be expected. RAM input signals must be stabilized for long enough to meet the
     TAPs input data capture set-up plus hold time (tTS plus tTH). The RAMs clock inputs need not be paused for any other TAP
     operation except capturing the I/O ring contents into the Boundary Scan Register. Moving the controller to Shift-DR state then
     places the boundary scan register between the TDI and TDO pins.

EXTEST
     EXTEST is an IEEE 1149.1 mandatory public instruction. It is to be executed whenever the instruction register is loaded with
     all logic 0s. The EXTEST command does not block or override the RAM's input pins; therefore, the RAM's internal state is
     still determined by its input pins.

Rev: 1.05 10/2005                    17/25                                                                                    2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                               Product Preview

                                                                          GS815018/36AB-357/333/300/250

     Typically, the Boundary Scan Register is loaded with the desired pattern of data with the SAMPLE/PRELOAD command.
     Then the EXTEST command is used to output the Boundary Scan Register's contents, in parallel, on the RAM's data output
     drivers on the falling edge of TCK when the controller is in the Update-IR state.

     Alternately, the Boundary Scan Register may be loaded in parallel using the EXTEST command. When the EXTEST instruc-
     tion is selected, the sate of all the RAM's input and I/O pins, as well as the default values at Scan Register locations not asso-
     ciated with a pin, are transferred in parallel into the Boundary Scan Register on the rising edge of TCK in the Capture-DR
     state, the RAM's output pins drive out the value of the Boundary Scan Register location with which each output pin is associ-
     ated.

IDCODE
     The IDCODE instruction causes the ID ROM to be loaded into the ID register when the controller is in Capture-DR mode and
     places the ID register between the TDI and TDO pins in Shift-DR mode. The IDCODE instruction is the default instruction
     loaded in at power up and any time the controller is placed in the Test-Logic-Reset state.

SAMPLE-Z
     If the SAMPLE-Z instruction is loaded in the instruction register, all RAM outputs are forced to an inactive drive state (high-
     Z) and the Boundary Scan Register is connected between TDI and TDO when the TAP controller is moved to the Shift-DR
     state.

RFU
     These instructions are Reserved for Future Use. In this device they replicate the BYPASS instruction.

Rev: 1.05 10/2005  18/25                                                                                                2003, GSI Technology

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                                                                                                                Product Preview

                                                                                        GS815018/36AB-357/333/300/250

JTAG Port AC Test Conditions

Parameter                         Conditions                                                        JTAG Port AC Test Load
                                                                                        DQ
Input high level                  VDD 0.2 V

Input low level                   0.2 V                                                                                     30pF*

Input slew rate                   1 V/ns                                                                               50

Input reference level             VDDQ/2                                                             VDDQ/2

Output reference level            VDDQ/2                                                * Distributed Test Jig Capacitance

Notes:
1. Include scope and jig capacitance.
2. Test conditions as shown unless otherwise noted.

JTAG TAP Instruction Set Summary

Instruction Code                                            Description                                                     Notes

EXTEST             000 Places the Boundary Scan Register between TDI and TDO.                                                  1
                                                                                                                             1, 2
IDCODE             001 Preloads ID Register and places it between TDI and TDO.
                                                                                                                               1
SAMPLE-Z                    Captures I/O ring contents. Places the Boundary Scan Register between TDI and
                   010 TDO.                                                                                                    1

                            Forces all RAM output drivers to High-Z.                                                           1
                                                                                                                               1
RFU                011  Do not use this instruction; Reserved for Future Use.                                                  1
                        Replicates BYPASS instruction. Places Bypass Register between TDI and TDO.                             1

SAMPLE/            100  Captures I/O ring contents. Places the Boundary Scan Register between TDI and
PRELOAD                 TDO.

GSI                101 GSI private instruction.

RFU                110  Do not use this instruction; Reserved for Future Use.
                        Replicates BYPASS instruction. Places Bypass Register between TDI and TDO.

BYPASS             111 Places Bypass Register between TDI and TDO.

Notes:
1. Instruction codes expressed in binary, MSB on left, LSB on right.
2. Default instruction automatically loaded at power-up and in test-logic-reset state.

Rev: 1.05 10/2005                                    19/25                                                             2003, GSI Technology

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JTAG Port Recommended Operating Conditions and DC Characteristics

                   Parameter                             Symbol    Min.                                                Max.         Unit Notes

3.3 V Test Port Input High Voltage                       VIHJ3     2.0                                                 VDD3 +0.3    V   1

3.3 V Test Port Input Low Voltage                        VILJ3      0.3                                               0.8          V   1
2.5 V Test Port Input High Voltage                       VIHJ2   0.6 * VDDQ2
                                                                                                                       VDDQ2 +0.3   V   1

2.5 V Test Port Input Low Voltage                        VILJ2     0.3                                                0.3 * VDDQ2  V   1

TMS, TCK and TDI Input Leakage Current                   IINHJ     300                                                1            uA  2
TMS, TCK and TDI Input Leakage Current
                                                         IINLJ     1                                                  100          uA  3

                   TDO Output Leakage Current            IOLJ      1                                                  1            uA  4

                   Test Port Output High Voltage         VOHJ      1.7                                                 --           V 5, 6

                   Test Port Output Low Voltage          VOLJ      --                                                  0.4          V 5, 7

                   Test Port Output CMOS High            VOHJC VDDQ 100 mV                                           --           V 5, 8

                   Test Port Output CMOS Low             VOLJC     --                                                  100 mV       V 5, 9

Notes:
1. Input Under/overshoot voltage must be 1 V > Vi < VDDn +1 V not to exceed 3.6 V maximum, with a pulse width not to exceed 20% tTKC.
2. VILJ  VIN  VDDQ
3. 0 V  VIN  VILJn
4. Output Disable, VOUT = 0 to VDDQ
5. The TDO output driver is served by the VDDQ supply.
6. IOHJ = 4 mA
7. IOLJ = + 4 mA
8. IOHJC = 100 uA
9. IOLJC = +100 uA

Rev: 1.05 10/2005                                 20/25                                                                      2003, GSI Technology

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                                         JTAG Port Timing Diagram

                           tTKC                             tTKH      tTKL

                     TCK                               tTH
                      TDI                    tTS
                    TMS
                    TDO                                tTH
Parallel SRAM input                          tTS

                                   tTKQ

                                                       tTH
                                             tTS

JTAG Port AC Electrical Characteristics

       Parameter           Symbol        Min Max Unit
    TCK Cycle Time          tTKC
TCK Low to TDO Valid        tTKQ         50  --                   ns
TCK High Pulse Width       tTKH
TCK Low Pulse Width        tTKL         --  20                   ns
TDI & TMS Set Up Time        tTS
TDI & TMS Hold Time         tTH         20  --                   ns

                                         20  --                   ns

                                         10  --                   ns

                                         10  --                   ns

Rev: 1.05 10/2005                            21/25                                                                      2003, GSI Technology

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                                                                GS815018/36AB-357/333/300/250

                   Package Dimensions--119-Bump FPBGA (Package B, Variation 2)

A1                 TOP VIEW                      0.10S C  BOTTOM VIEW  A1

                                                 0.30S C AS B S      0.60~0.90 (119x)

         1234567                                                      7 6 5 43 2 1

A                                                220.10                                                               A
B                                                        20.32                                                         B
C                                                                                                                      C
D                                                               1.27                                                   D
E                                                                                                                      E
F                                                                                                                      F
G                                                                                                                      G
H                                                                                                                      H
J                                                                                                                      J
K                                                                                                                      K
L                                                                                                                      L
M                                                                                                                      M
N                                                                                                                      N
P                                                                                                                      P
R                                                                                                                      R
T                                                                                                                      T
U                                                                                                                      U

                                  0.15 C         B                                 1.27
                                                                           7.62
                                                               A        140.10
                                                           0.20(4x)

C                  SEATING PLANE  0.50~0.70
                                     1.86.0.13

Rev: 1.05 10/2005                                22/25                                                                  2003, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
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                                                     GS815018/36AB-357/333/300/250

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Org                   Part Number              Type                                                                    I/O  Speed  TA
                                                                                                                            (MHz)

1M x 18               GS815018AB-357    Register-Register Late Write SRAM                                                   357 MHz C

1M x 18               GS815018AB-333    Register-Register Late Write SRAM                                                   333 MHz C

1M x 18               GS815018AB-300    Register-Register Late Write SRAM                                                   300 MHz C

1M x 18               GS815018AB-250    Register-Register Late Write SRAM                                                   250 MHz C

512K x 36             GS815036AB-357    Register-Register Late Write SRAM                                                   357MHz C

512K x 36             GS815036AB-333    Register-Register Late Write SRAM                                                   333 MHz C

512K x 36             GS815036AB-300    Register-Register Late Write SRAM                                                   300 MHz C

512K x 36             GS815036AB-250    Register-Register Late Write SRAM                                                   250 MHz C

1M x 18               GS815018AB-357I   Register-Register Late Write SRAM                                                   357 MHz I

1M x 18               GS815018AB-333I   Register-Register Late Write SRAM                                                   333 MHz I

1M x 18               GS815018AB-300I   Register-Register Late Write SRAM                                                   300 MHz I

1M x 18               GS815018AB-250I   Register-Register Late Write SRAM                                                   250 MHz I

512K x 36             GS815036AB-357I   Register-Register Late Write SRAM                                                   357 MHz I

512K x 36             GS815036AB-333I   Register-Register Late Write SRAM                                                   333 MHz I

512K x 36             GS815036AB-300I   Register-Register Late Write SRAM                                                   300 MHz I

512K x 36             GS815036AB-250I   Register-Register Late Write SRAM                                                   250 MHz I

1M x 18               GS815018AGB-357   Pb-Free Register-Register Late Write SRAM                                           357 MHz C

1M x 18               GS815018AGB-333   Pb-Free Register-Register Late Write SRAM                                           333 MHz C

1M x 18               GS815018AGB-300   Pb-Free Register-Register Late Write SRAM                                           300 MHz C

1M x 18               GS815018AGB-250   Pb-Free Register-Register Late Write SRAM                                           250 MHz C

512K x 36             GS815036AGB-357   Pb-Free Register-Register Late Write SRAM                                           357MHz C

512K x 36             GS815036AGB-333   Pb-Free Register-Register Late Write SRAM                                           333 MHz C

512K x 36             GS815036AGB-300   Pb-Free Register-Register Late Write SRAM                                           300 MHz C

512K x 36             GS815036AGB-250   Pb-Free Register-Register Late Write SRAM                                           250 MHz C

1M x 18               GS815018AGB-357I  Pb-Free Register-Register Late Write SRAM                                           357 MHz I

1M x 18               GS815018AGB-333I  Pb-Free Register-Register Late Write SRAM                                           333 MHz I

Notes:
1. Customers requiring delivery in Tape and Reel should add the character "T" to the end of the part number. Example: GS815036AB-300T.
2. TA = C = Commercial Temperature Range. TA = I = Industrial Temperature Range.

Rev: 1.05 10/2005                       23/25                                                                           2003, GSI Technology

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                                                     GS815018/36AB-357/333/300/250

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Org                   Part Number              Type                                                                    I/O  Speed  TA
                                                                                                                            (MHz)

1M x 18               GS815018AGB-300I  Pb-Free Register-Register Late Write SRAM                                           300 MHz I

1M x 18               GS815018AGB-250I  Pb-Free Register-Register Late Write SRAM                                           250 MHz I

512K x 36             GS815036AGB-357I  Pb-Free Register-Register Late Write SRAM                                           357 MHz I

512K x 36             GS815036AGB-333I  Pb-Free Register-Register Late Write SRAM                                           333 MHz I

512K x 36             GS815036AGB-300I  Pb-Free Register-Register Late Write SRAM                                           300 MHz I

512K x 36             GS815036AGB-250I  Pb-Free Register-Register Late Write SRAM                                           250 MHz I

Notes:
1. Customers requiring delivery in Tape and Reel should add the character "T" to the end of the part number. Example: GS815036AB-300T.
2. TA = C = Commercial Temperature Range. TA = I = Industrial Temperature Range.

Rev: 1.05 10/2005                       24/25                                                                           2003, GSI Technology

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18Mb Sync SRAM Datasheet Revision History

DS/DateRev. Code: Old;  Types of Changes          Page;Revisions;Reason
             New        Format or Content

        8150xxA_r1                         Creation of new datasheet

        8150xxA_r1;     Content/Format      Corrected L3 from VSS to NC
      8150xxA_r1_01     Content/Format      Updated entire format
                                           Placed corrected BGA diagram in document
      8150xxA_r1_01;
      8150xxA_r1_02                         Updated format
                                           Added variation information to 119 BGA mechanical drawing
      8150xxA_r1_02;
      8150xxA_r1_03     Content             Updated AC Characteristics table
                        Content             Updated /G Controlled Read-Write timing diagram
      8150xxA_r1_03;                        Updated JTAG Port Rec. Op Con & DC Char table
      8150xxA_r1_04
                                           Pb-Free information added
      8150xxA_r1_04;
      8150xxA_r1_05     Content             Changed VDD to max 3.6 V for 8150xxA

Rev: 1.05 10/2005                          25/25                                                                        2003, GSI Technology

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