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GS81313HD18GK-833I

器件型号:GS81313HD18GK-833I
器件类别:存储   
厂商名称:GSI Technology
厂商官网:http://www.gsitechnology.com/
标准:
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器件描述

SRAM 1.5V 8M x 18 144M

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
GSI Technology
产品种类:
Product Category:
SRAM
RoHS:YES
Memory Size:144 Mbit
Organization:8 M x 18
Maximum Clock Frequency:833 MHz
接口类型:
Interface Type:
Parallel
电源电压-最大:
Supply Voltage - Max:
1.35 V
电源电压-最小:
Supply Voltage - Min:
1.2 V
Supply Current - Max:1.9 A
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 100 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
BGA-260
封装:
Packaging:
Tray
Memory Type:DDR-III
系列:
Series:
GS81313HD18GK
类型:
Type:
SigmaQuad-IIIe B4
商标:
Brand:
GSI Technology
Moisture Sensitive:Yes
产品类型:
Product Type:
SRAM
工厂包装数量:
Factory Pack Quantity:
10
子类别:
Subcategory:
Memory & Data Storage
商标名:
Tradename:
SigmaQuad-IIIe

GS81313HD18GK-833I器件文档内容

                                                                        GS81313HD18/36GK-833/714/625

260-Pin BGA                               144Mb SigmaQuad-IIIe™                                                             Up to 833 MHz

Com & Ind Temp                               Burst of 4 ECCRAM™                                                        1.25V ~ 1.3V VDD

HSTL I/O                                                                                                                              1.5V VDDQ

Features                                                           Clocking and Addressing Schemes

•  4Mb x 36 and 8Mb x 18 organizations available                   The GS81313HD18/36GK SigmaQuad-IIIe ECCRAMs are

•  833 MHz maximum operating frequency                             synchronous devices. They employ three pairs of positive and

•  833 MT/s peak transaction rate (in millions per second)         negative input clocks; one pair of master clocks, CK and CK,

•  120 Gb/s peak data bandwidth (in x36 devices)                   and two pairs of write data clocks, KD[1:0] and KD[1:0]. All

•  Separate I/O DDR Data Buses                                     six input clocks are single-ended; that is, each is received by a

•  Non-multiplexed SDR Address Bus                                 dedicated input buffer.

•  One operation - Read or Write - per clock cycle                 CK and CK are used to latch address and control inputs, and to

•  Burst of 4 Read and Write operations                            control all output timing. KD[1:0] and KD[1:0] are used solely

•  3 cycle Read Latency                                            to latch data inputs.

•  On-chip ECC with virtually zero SER

•  1.25V ~ 1.3V core voltage                                       Each internal read and write operation in a SigmaQuad-IIIe B4

•  1.5V HSTL I/O interface                                         ECCRAM is four times wider than the device I/O bus. An

•  Configurable ODT (on-die termination)                           input data bus de-multiplexer is used to accumulate incoming

•  ZQ pin for programmable driver impedance                        data before it is simultaneously written to the memory array.

•  ZT pin for programmable ODT impedance                           An output data multiplexer is used to capture the data produced

•  IEEE 1149.1 JTAG-compliant Boundary Scan                        from a single memory array read and then route it to the

•  260-pin, 14 mm x 22 mm, 1 mm ball pitch, 6/6 RoHS-             appropriate output drivers as needed. Therefore, the address

   compliant BGA package                                           field of a SigmaQuad-IIIe B4 ECCRAM is always two address

                                                                   pins less than the advertised index depth (e.g. the 8M x 18 has

SigmaQuad-IIIe™ Family Overview                                    2M addressable index).

SigmaQuad-IIIe ECCRAMs are the Separate I/O half of the            On-Chip Error Correction Code

SigmaQuad-IIIe/SigmaDDR-IIIe family of high performance            GSI's ECCRAMs implement an ECC algorithm that detects

ECCRAMs. Although very similar to GSI's second generation          and corrects all single-bit memory errors, including those

of networking SRAMs (the SigmaQuad-II/SigmaDDR-II                  induced by SER events such as cosmic rays, alpha particles,

family), these third generation devices offer several new          etc. The resulting Soft Error Rate of these devices is

features that help enable significantly higher performance.        anticipated to be <0.002 FITs/Mb — a 5-order-of-magnitude

                                                                   improvement over comparable SRAMs with no on-chip ECC,

                                                                   which typically have an SER of 200 FITs/Mb or more.

                                                                   All quoted SER values are at sea level in New York City.

                                                    Parameter Synopsis

          Speed Grade               Max Operating Frequency        Read Latency                                        VDD

                  -833                              833 MHz             3 cycles                                       1.2V to 1.35V

                  -714                              714 MHz             3 cycles                                       1.2V to 1.35V

                  -625                              625 MHz             3 cycles                                       1.2V to 1.35V

Rev: 1.12 5/2016                                             1/26                                                      © 2014, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                       GS81313HD18/36GK-833/714/625

                                                           8M  x  18 Pinout (Top      View)

        1         2     3      4     5                            6      7            8       9                        10    11     12     13

     A  VDD       VDDQ  VDD    VDDQ  NC                           MCH    MCL          ZQ      PZT1                     VDDQ  VDD    VDDQ   VDD

                                     (RSVD)                       (CFG)

     B  VSS       NUO   VSS    NUI   MCH                          MCH    NC           MCH     PZT0                     D0    VSS    Q0     VSS

                                                                  (B4M)  (RSVD)       (SIOM)

     C  Q17       VDDQ  D17    VDDQ  VSS                          SA     VDD          SA      VSS                      VDDQ  NUI    VDDQ   NUO

     D  VSS       NUO   VSS    NUI   SA                           VDDQ   NC           VDDQ    SA                       D1    VSS    Q1     VSS

                                                                         (288 Mb)

     E  Q16       VDDQ  D16    VDD   VSS                          SA     VSS          SA      VSS                      VDD   NUI    VDDQ   NUO

     F  VSS       NUO   VSS    NUI   SA                           VDD    VDDQ         VDD     SA                       D2    VSS    Q2     VSS

     G  Q15       NUO   D15    NUI   VSS                          SA     MZT1         SA      VSS                      D3    NUI    Q3     NUO

     H  Q14       VDDQ  D14    VDDQ  SA                           VDDQ   W            VDDQ    SA                       VDDQ  NUI    VDDQ   NUO

     J  VSS       NUO   VSS    NUI   VSS                          SA     VSS          SA      VSS                      D4    VSS    Q4     VSS

     K  CQ1       VDDQ  VREF   VDD   KD1                          VDD    CK           VDD     KD0                      VDD   VREF   VDDQ   CQ0

     L  CQ1       VSS   QVLD1  Vss   KD1                          VDDQ   CK           VDDQ    KD0                      VSS   QVLD0  VSS    CQ0

     M  VSS       Q13   VSS    D13   VSS                          SA     VSS          SA      VSS                      NUI   VSS    NUO    VSS

     N  NUO       VDDQ  NUI    VDDQ  PLL                          VDDQ   R            VDDQ    MCH                      VDDQ  D5     VDDQ   Q5

     P  NUO       Q12   NUI    D12   VSS                          SA     MZT0         SA      VSS                      NUI   D6     NUO    Q6

     R  VSS       Q11   VSS    D11   MCH                          VDD    VDDQ         VDD     RST                      NUI   VSS    NUO    VSS

     T  NUO       VDDQ  NUI    VDD   VSS                          SA     VSS          SA      VSS                      VDD   D7     VDDQ   Q7

     U  VSS       Q10   VSS    D10   NC                           VDDQ   NC           VDDQ    NC                       NUI   VSS    NUO    VSS

                                     (576 Mb)                            (RSVD)               (1152 Mb)

     V  NUO       VDDQ  NUI    VDDQ  VSS                          SA     VDD          NUI     VSS                      VDDQ  D8     VDDQ   Q8

                                                                  (x18)               (B2)

     W  VSS       Q9    VSS    D9    TCK                          MCL    RCS          MCL     TMS                      NUI   VSS    NUO    VSS

     Y  VDD       VDDQ  VDD    VDDQ  TDO                          ZT     NC           MCL     TDI                      VDDQ  VDD    VDDQ   VDD

                                                                         (RSVD)

Notes:

1.   Pins 6W, 7A, 8W, and 8Y must be tied Low in this device.

2.   Pins 5B, 5R and 9N must be tied High in this device.

3.   Pin 6A is defined as mode pin CFG in the pinout standard. It must be tied High in this device to select x18 configuration.

4.   Pin 8B is defined as mode pin SIOM in the pinout standard. It must be tied High in this device to select Separate I/O configuration.

5.   Pin 6B is defined as mode pin B4M in the pinout standard. It must be tied High in this device to select Burst-of-4 configuration.

6.   Pin 6V is defined as address pin SA for x18 devices. It is used in this device.

7.   Pin 8V is defined as address pin SA for B2 devices. It is unused in this device, and must be left unconnected or driven Low.

8.   Pin 7D is reserved as address pin SA for 288 Mb devices. It is a true no connect in this device.

9.   Pin 5U is reserved as address pin SA for 576 Mb devices. It is a true no connect in this device.

10.  Pin 9U is reserved as address pin SA for 1152 Mb devices. It is a true no connect in this device.

Rev: 1.12 5/2016                                                  2/26                                                              © 2014, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                       GS81313HD18/36GK-833/714/625

                                                           4M  x  36 Pinout (Top   View)

        1         2     3      4     5                            6      7         8       9                           10    11     12     13

     A  VDD       VDDQ  VDD    VDDQ  NC                           MCL    MCL       ZQ      PZT1                        VDDQ  VDD    VDDQ   VDD

                                     (RSVD)                       (CFG)

     B  VSS       Q35   VSS    D35   MCH                          MCH    NC        MCH     PZT0                        D0    VSS    Q0     VSS

                                                                  (B4M)  (RSVD)    (SIOM)

     C  Q26       VDDQ  D26    VDDQ  VSS                          SA     VDD       SA      VSS                         VDDQ  D9     VDDQ   Q9

     D  VSS       Q34   VSS    D34   SA                           VDDQ   NC        VDDQ    SA                          D1    VSS    Q1     VSS

                                                                         (288 Mb)

     E  Q25       VDDQ  D25    VDD   VSS                          SA     VSS       SA      VSS                         VDD   D10    VDDQ   Q10

     F  VSS       Q33   VSS    D33   SA                           VDD    VDDQ      VDD     SA                          D2    VSS    Q2     VSS

     G  Q24       Q32   D24    D32   VSS                          SA     MZT1      SA      VSS                         D3    D11    Q3     Q11

     H  Q23       VDDQ  D23    VDDQ  SA                           VDDQ   W         VDDQ    SA                          VDDQ  D12    VDDQ   Q12

     J  VSS       Q31   VSS    D31   VSS                          SA     VSS       SA      VSS                         D4    VSS    Q4     VSS

     K  CQ1       VDDQ  VREF   VDD   KD1                          VDD    CK        VDD     KD0                         VDD   VREF   VDDQ   CQ0

     L  CQ1       VSS   QVLD1  VSS   KD1                          VDDQ   CK        VDDQ    KD0                         VSS   QVLD0  VSS    CQ0

     M  VSS       Q22   VSS    D22   VSS                          SA     VSS       SA      VSS                         D13   VSS    Q13    VSS

     N  Q30       VDDQ  D30    VDDQ  PLL                          VDDQ   R         VDDQ    MCH                         VDDQ  D5     VDDQ   Q5

     P  Q29       Q21   D29    D21   VSS                          SA     MZT0      SA      VSS                         D14   D6     Q14    Q6

     R  VSS       Q20   VSS    D20   MCH                          VDD    VDDQ      VDD     RST                         D15   VSS    Q15    VSS

     T  Q28       VDDQ  D28    VDD   VSS                          SA     VSS       SA      VSS                         VDD   D7     VDDQ   Q7

     U  VSS       Q19   VSS    D19   NC                           VDDQ   NC        VDDQ    NC                          D16   VSS    Q16    VSS

                                     (576 Mb)                            (RSVD)            (1152 Mb)

     V  Q27       VDDQ  D27    VDDQ  VSS                          NUI    VDD       NUI     VSS                         VDDQ  D8     VDDQ   Q8

                                                                  (x18)            (B2)

     W  VSS       Q18   VSS    D18   TCK                          MCL    RCS       MCL     TMS                         D17   VSS    Q17    VSS

     Y  VDD       VDDQ  VDD    VDDQ  TDO                          ZT     NC        MCL     TDI                         VDDQ  VDD    VDDQ   VDD

                                                                         (RSVD)

Notes:

1.   Pins 6W, 7A, 8W, and 8Y must be tied Low in this device.

2.   Pins 5B, 5R and 9N must be tied High in this device.

3.   Pin 6A is defined as mode pin CFG in the pinout standard. It must be tied Low in this device to select x36 configuration.

4.   Pin 8B is defined as mode pin SIOM in the pinout standard. It must be tied High in this device to select Separate I/O configuration.

5.   Pin 6B is defined as mode pin B4M in the pinout standard. It must be tied High in this device to select Burst-of-4 configuration.

6.   Pin 6V is defined as address pin SA for x18 devices. It is unused in this device, and must be left unconnected or driven Low.

7.   Pin 8V is defined as address pin SA for B2 devices. It is unused in this device, and must be left unconnected or driven Low.

8.   Pin 7D is reserved as address pin SA for 288 Mb devices. It is a true no connect in this device.

9.   Pin 5U is reserved as address pin SA for 576 Mb devices. It is a true no connect in this device.

10.  Pin 9U is reserved as address pin SA for 1152 Mb devices. It is a true no connect in this device.

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Pin Description

Symbol                                                            Description                                                      Type

SA                Address — Read or Write Address is registered on CK.                                                            Input

                  Write Data — Registered on KD and KD during Write operations.

D[35:0]           D[17:0] - x18 and x36.                                                                                           Input

                  D[35:18] - x36 only.

                  Read Data — Aligned with CQ and CQ during Read operations.

Q[35:0]           Q[17:0] - x18 and x36.                                                                                           Output

                  Q[35:18] - x36 only.

QVLD[1:0]         Read Data Valid — Driven high one half cycle before valid Read Data.                                             Output

CK, CK            Primary Input Clocks — Dual single-ended. Used for latching address and control inputs, for internal timing      Input

                  control, and for output timing control.

KD[1:0],          Write Data Input Clocks — Dual single-ended. Used for latching write data inputs.

KD[1:0]           KD0, KD0: latch Write Data (D[17:0] in x36, D[8:0] in x18).                                                      Input

                  KD1, KD1: latch Write Data (D[35:18] in x36, D[17:9] in x18).

                  Read Data Output Clocks — Free-running output (echo) clocks, tightly aligned with read data outputs.

CQ[1:0],          Facilitate source-synchronous operation.                                                                         Output

CQ[1:0]           CQ0, CQ0: align with Q[17:0] in x36, and Q[8:0] in x18.

                  CQ1, CQ1: align with Q[35:18] in x36, and Q[17:9] in x18.

R                 Read Enable — Registered on CK. R = 0 initiates a Read operation.                                               Input

W                 Write Enable — Registered on CK. W = 0 initiates a Write operation.                                             Input

                  PLL Enable — Weakly pulled High internally.

PLL               PLL = 0: disables internal PLL.                                                                                  Input

                  PLL = 1: enables internal PLL.

RST               Reset — Holds the device inactive and resets the device to its initial power-on state when asserted High.        Input

                  Weakly pulled Low internally.

ZQ                Driver Impedance Control Resistor Input — Must be connected to VSS through an external resistor RQ to            Input

                  program driver impedance.

ZT                ODT Impedance Control Resistor Input — Must be connected to VSS through an external resistor RT to               Input

                  program ODT impedance.

                  Current Source Resistor Input — Preferably, should be connected to VSS through an external 2K resis-

RCS               tor to provide an accurate current source for the PLL. Alternately, it may be left unconnected, in which case    Input

                  a less accurate current source for the PLL is derived internally. The less accurate current source results in a

                  narrower operating range for a given speed grade device, vs. connecting the RCS resistor.

                  ODT Mode Select — Set the ODT state globally for all input groups. Must be tied High or Low.

                  MZT[1:0] = 00: disables ODT on all input groups, regardless of PZT[1:0].

MZT[1:0]          MZT[1:0] = 01: enables strong ODT on select input groups, as specified by PZT[1:0].                              Input

                  MZT[1:0] = 10: enables weak ODT on select input groups, as specified by PZT[1:0].

                  MZT[1:0] = 11: reserved.

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Symbol                                                        Description                                                      Type

                  ODT Configuration Select — Set the ODT state for various combinations of input groups when MZT[1:0] =

                  01 or 10. Must be tied High or Low.

PZT[1:0]          PZT[1:0] = 00: enables ODT on write data only.                                                               Input

                  PZT[1:0] = 01: enables ODT on write data and input clocks.

                  PZT[1:0] = 10: enables ODT on write data, address, and control.

                  PZT[1:0] = 11: enables ODT on write data, input clocks, address, and control.

VDD               Core Power Supply                                                                                            —

VDDQ              I/O Power Supply                                                                                             —

VREF              Input Reference Voltage — Input buffer reference voltage.                                                    —

VSS               Ground                                                                                                       —

TCK               JTAG Clock — Weakly pulled Low internally.                                                                   Input

TMS               JTAG Mode Select — Weakly pulled High internally.                                                            Input

TDI               JTAG Data Input — Weakly pulled High internally.                                                             Input

TDO               JTAG Data Output                                                                                             Output

MCH               Must Connect High — May be tied to VDDQ directly or via a 1k resistor.                                      Input

MCL               Must Connect Low — May be tied to VSS directly or via a 1k resistor.                                        Input

NC                No Connect — There is no internal chip connection to these pins. They may be left unconnected, or tied/      —

                  driven High or Low.

                  Not Used Input — There is an internal chip connection to these input pins, but they are unused by the

NUI               device. They are pulled Low internally. They may be left unconnected or tied/driven Low. They should not be  Input

                  tied/driven High.

NUO               Not Used Output — There is an internal chip connection to these output pins, but they are unused by the      Output

                  device. The drivers are tri-stated internally. They should be left unconnected.

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Power-Up and Reset Requirements

For reliability purposes, power supplies must power up simultaneously, or in the following sequence:

VSS, VDD, VDDQ, VREF and inputs.

Power supplies must power down simultaneously, or in the reverse sequence.

After power supplies power up, the following start-up sequence must be followed.

Step 1 (Recommended, but not required): Assert RST High for at least 1ms.

While RST is asserted high:

• The PLL is disabled.

• The states of R, and W control inputs are ignored.

Note: If possible, RST should be asserted High before input clocks begin toggling, and remain asserted High until input clocks are

stable and toggling within specification, in order to prevent unstable, out-of-spec input clocks from causing trouble in the SRAM.

Step 2: Begin toggling input clocks.

After input clocks begin toggling, but not necessarily within specification:

• Q are placed in the non-Read state, and remain so until the first Read operation.

• QVLD are driven Low, and remain so until the first Read operation.

• CQ, CQ begin toggling, but not necessarily within specification.

Step 3: Wait until input clocks are stable and toggling within specification.

Step 4: De-assert RST Low (if asserted High).

Step 5: Wait at least 224K (229,376) cycles.

During this time:

• Driver and ODT impedances are calibrated. Can take up to 160K cycles.

• The current source for the PLL is calibrated (based on RCS pin). Can take up to 64K cycles.

Note: The PLL pin may be asserted High or de-asserted Low during this time. If asserted High, PLL synchronization begins

immediately after the current source for the PLL is calibrated. If de-asserted Low, PLL synchronization begins after the PLL pin is

asserted High (see Step 6). In either case, Step 7 must follow thereafter.

Step 6: Assert PLL pin High (if de-asserted Low).

Step 7: Wait at least 64K (65,536) cycles for the PLL to lock.

After the PLL has locked:

• CQ, CQ begin toggling within specification.

Step 8: Begin initiating Read and Write operations.

Reset Usage

Although not generally recommended, RST may be asserted High at any time after completion of the initial power-up sequence

described above, to reset the SRAM control logic to its initial power-on state. However, whenever RST is subsequently de-asserted

Low (as in Step 4 above), Steps 5~7 above must be followed before Read and Write operations are initiated.

Note: Memory array content may be perturbed/corrupted when RST is asserted High.

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PLL Operation

A PLL is implemented in these devices to control all output timing. It uses the CK input clock as a source, and is enabled when all

of the following conditions are met:

1. RST is de-asserted Low, and

2. The PLL pin is asserted High, and

3. CK cycle time  tKHKH (max), as specified in the AC Timing Specifications section.

Once enabled, the PLL requires 64K stable clock cycles in order to lock/synchronize properly.

When the PLL is enabled, it aligns output clocks and read data to input clocks (with some fixed delay), and it generates all

mid-cycle output timing. See the Output Timing section for more information.

The PLL can tolerate changes in input clock frequency due to clock jitter (i.e. such jitter will not cause the PLL to lose lock/

synchronization), provided the cycle-to-cycle jitter does not exceed 200ps (see “tKJITcc” in the AC Timing Specifications section

for more information). However, the PLL must be resynchronized (i.e. disabled and then re-enabled) whenever the nominal input

clock frequency is changed.

The PLL is disabled when any of the following conditions are met:

1. RST is asserted High, or

2. The PLL pin is de-asserted Low, or

3. CK is stopped for at least 30ns, or CK cycle time  30ns.

On-Chip Error Correction

These devices implement a single-error correct, single-error detect (SEC-SED) ECC algorithm (specifically, a Hamming Code) on

each 18-bit data word transmitted in DDR fashion on each 9-bit data bus (i.e., transmitted on D/Q[8:0], D/Q[17:9], D/Q[26:18],

and D/Q[35:27]). To accomplish this, 5 ECC parity bits (invisible to the user) are utilized per every 18 data bits (visible to the

user). As such, these devices actually comprise 184Mb of memory, of which 144Mb are visible to the user.

The ECC algorithm cannot detect multi-bit errors. However, these devices are architected in such a way that a single SER event

very rarely causes a multi-bit error across any given “transmitted data unit”, where a “transmitted data unit” represents the data

transmitted as the result of a single read or write operation to a particular address. The extreme rarity of multi-bit errors results in

the SER mentioned previously (i.e., <0.002 FITs/Mb, measured at sea level).

Not only does the on-chip ECC significantly improve SER performance, but it can also free up the entire memory array for data

storage. Very often SRAM applications allocate 1/9th of the memory array (i.e., one “error bit” per eight “data bits”, in any 9-bit

“data byte”) for error detection (either simple parity error detection, or system-level ECC error detection and correction).

Depending on the application, such error-bit allocation may be unnecessary in these devices, in which case the entire memory array

can be utilized for data storage, effectively providing 12.5% greater storage capacity compared to SRAMs of the same density not

equipped with on-chip ECC.

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Clock Truth Table

    Previous      SA    R     W     Current Operation                           D                                                          Q

    Operation

    (tn–1)        CK   CK   CK                               KD     KD        KD   KD                           CQ        CQ         CQ        CQ

                  (tn)  (tn)  (tn)                 (tn)         (tn-1)  (tn-½)     (tn)  (tn+½)                        (tn+3)     (tn+3½)     (tn+4)     (tn+4½)

    NOP           X     1     1                    NOP          X       X          —     —                                     0                      —

    Write         X     1     X                    NOP          D3      D4         —     —                                     0                      —

    Read          X     X     1                    NOP          X       X          —     —                             Q3         Q4                  —

    NOP           V     1     0                    Write        D1      D2         D3    D4                                    0                      —

    Read          V     X     0                    Write        D1      D2         D3    D4                            Q3         Q4                  —

    NOP           V     0     X                    Read         X       X          —     —                             Q1         Q2          Q3         Q4

    Write         V     0     X                    Read         D3      D4         —     —                             Q1         Q2          Q3         Q4

Notes:

1.  1 = High; 0 = Low; V = Valid; X = don’t care.

2.  D1, D2, D3, and D4 indicate the first, second, third, and fourth pieces of Write Data transferred during Write operations.

3.  Q1, Q2, Q3, and Q4 indicate the first, second, third, and fourth pieces of Read Data transferred during Read operations.

4.  Q pins are driven Low for one cycle in response to NOP and Write commands, 3 cycles after the command is sampled, except when pre-

    ceded by a Read command.

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Input Timing

These devices utilize three pairs of positive and negative input clocks, CK & CK and KD[1:0] & KD[1:0], to latch the various

synchronous inputs. Specifically:

CK latches all address (SA) inputs.

CK latches all control (R, W) inputs.

KD[1:0] and KD[1:0] latch particular write data (D) inputs, as follows:

• KD0 and KD0 latch D[17:0] in x36, and D[8:0] in x18.

• KD1 and KD1 latch D[35:18] in x36, and D[17:9] in x18.

Output Timing

These devices provide two pairs of positive and negative output clocks (aka “echo clocks”), CQ[1:0] & CQ[1:0], whose timing is

tightly aligned with read data in order to enable reliable source-synchronous data transmission.

These devices utilize a PLL to control output timing. When the PLL is enabled, it generates 0 and 180 phase clocks from CK

that control read data output clock (CQ, CQ), read data (Q), and read data valid (QVLD) output timing, as follows:

• CK+0 generates CQ[1:0], CQ[1:0], Q1 active, and Q2 inactive.

• .CK+180 generates CQ[1:0], CQ[1:0], Q1 inactive, Q2 active, and QVLD active/inactive.

Note: Q1 and Q2 indicate the first and second pieces of read data transferred in any given clock cycle during Read operations.

When the PLL is enabled, CQ is aligned to an internally-delayed version of CK. See the AC Timing Specifications for more

information.

CQ[1:0] and CQ[1:0] align with particular Q and QVLD outputs, as follows:

• CQ0 and CQ0 align with Q[17:0], QVLD0 in x36 devices, and Q[8:0], QVLD0 in x18 devices.

• CQ1 and CQ1 align with Q[35:18], QVLD1 in x36 devices, and Q[17:9], QVLD0 in x18 devices.

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Driver Impedance Control

Programmable Driver Impedance is implemented on the following output signals:

• CQ, CQ, Q, QVLD.

Driver impedance is programmed by connecting an external resistor RQ between the ZQ pin and VSS.

Driver impedance is set to the programmed value within 160K cycles after input clocks are operating within specification and RST

is de-asserted Low. It is updated periodically thereafter to compensate for temperature and voltage fluctuations in the system.

        Output Signal               Pull-Down Impedance (ROUTL)                                                        Pull-Up Impedance (ROUTH)

        CQ, CQ, Q, QVLD                                   RQ*0.2  15%                                                 RQ*0.2  15%

Notes:

1.  ROUTL and ROUTH apply when 175 RQ  225.

2.  The mismatch between ROUTL and ROUTH is less than 10%, guaranteed by design.

ODT Impedance Control

Programmable ODT Impedance is implemented on the following input signals:

• CK, CK, KD, KD, SA, R, W, D.

ODT impedance is programmed by connecting an external resistor RT between the ZT pin and VSS.

ODT impedance is set to the programmed value within 160K cycles after input clocks are operating within specification and RST

is de-asserted Low. It is updated periodically thereafter to compensate for temperature and voltage fluctuations in the system

        Input Signal      PZT[1:0]              MZT[1:0]  Pull-Down Impedance (RINL)                                   Pull-Up Impedance (RINH)

                                X0              XX                              disabled                               disabled

        CK, CK, KD, KD          X1              01                      RT  15%                                       RT  15%

                                                10                      RT*2  20%                                     RT*2  20%

                                0X              XX                              disabled                               disabled

        SA, R, W                1X              01                      RT  15%                                       RT  15%

                                                10                      RT*2  20%                                     RT*2  20%

        D                       XX              01                      RT  15%                                       RT  15%

                                                10                      RT*2  20%                                     RT*2  20%

Notes:

1.  When MZT[1:0] = 00, ODT is disabled on all inputs. MZT[1:0] = 11 is reserved for future use.

2.  RINL and RINH apply when 105 RT  135

3.  The mismatch between RINL and RINH is less than 10%, guaranteed by design.

4.  All ODT is disabled during JTAG EXTEST and SAMPLE-Z instructions.

Note: When ODT impedance is enabled on a particular input, that input should always be driven High or Low; it should never be

tri-stated (i.e., in a High- Z state). If the input is tri-stated, the ODT will pull the signal to VDDQ / 2 (i.e., to the switch point of the

diff-amp receiver), which could cause the receiver to enter a meta-stable state and consume more power than it normally would.

This could result in the device’s operating currents being higher.

Rev: 1.12 5/2016                                          10/26                                                        © 2014, GSI Technology

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Absolute Maximum Ratings

                  Parameter                                    Symbol                        Rating                                 Units        Notes

                  Core Supply Voltage                          VDD                           -0.3 to +1.4                           V

                  I/O Supply Voltage                           VDDQ                          -0.3 to +1.8                           V

                  Input Voltage (HS)                           VIN1               -0.3 to VDDQ + 0.3                                V            2

                                                               VIN2               VDDQ - 1.5 to +1.7

                  Input Voltage (LS)                           VIN3               -0.3 to VDDQ + 0.3                                V            3

                  Junction Temperature                          TJ                           0 to 125                               C

                  Storage Temperature                          TSTG                          -55 to 125                             C

Notes:

1.  Permanent damage to the device may occur if the Absolute Maximum Ratings are exceeded. Operation should be restricted to Recom-

    mended Operating Conditions. Exposure to conditions exceeding the Recommended Operating Conditions for an extended period of time

    may affect reliability of this component.

2.  Parameters apply to High Speed Inputs: CK, CK, KD, KD, SA, D, R, W. VIN1 and VIN2 must both be met.

3.  Parameters apply to Low Speed Inputs: RST, PLL, MZT, PZT.

Recommended Operating Conditions

                  Parameter                                    Symbol       Min              Typ                             Max    Units        Notes

                  Core Supply Voltage                          VDD          1.2              1.25                            1.35   V

                  I/O Supply Voltage                           VDDQ         1.45             1.5                             1.55   V

        Commercial Junction Temperature                        TJC          0                —                               85     C

              Industrial Junction Temperature                  TJI          -40              —                               100    C

Note: For reliability purposes, power supplies must power up simultaneously, or in the following sequence:

        VSS, VDD, VDDQ, VREF, and Inputs.

Power supplies must power down simultaneously, or in the reverse sequence.

Thermal Impedances

        Package     JA (C°/W)                 JA (C°/W)                   JA (C°/W)                                JB (C°/W)   JC (C°/W)

                    Airflow = 0 m/s            Airflow = 1 m/s              Airflow = 2 m/s

        FBGA              13.67                10.28                        9.31                                       3.08                0.13

I/O Capacitance

                    Parameter                                  Symbol             Min                                  Max          Units        Notes

                  Input Capacitance                             CIN               —                                    5.0          pF           1, 3

Rev: 1.12 5/2016                               11/26                                                                                © 2014, GSI Technology

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                    Parameter                                  Symbol                    Min                           Max                Units           Notes

                    Output Capacitance                         COUT                      —                             5.5                pF              2, 3

Notes:

1.  VIN = VDDQ/2.

2.  VOUT = VDDQ/2.

3.  TA = 25C, f = 1 MHz.

Input Electrical Characteristics

        Parameter                          Symbol              Min                       Typ                           Max                Units           Notes

        DC Input Reference Voltage         VREFdc              0.48 * VDDQ               0.50 * VDDQ                   0.52 * VDDQ        V               —

        DC Input High Voltage (HS)         VIH1dc              VREF + 0.1                0.80 * VDDQ                   VDDQ + 0.15        V               1, 6, 7

                                           VIH2dc                                                                      1.6

        DC Input Low Voltage (HS)          VIL1dc              -0.15                     0.20 * VDDQ                   VREF - 0.1         V               2, 6, 8

                                           VIL2dc              VDDQ - 1.4

        DC Input High Voltage (LS)         VIH2dc              0.75 * VDDQ               VDDQ                          VDDQ + 0.15        V               9

        DC Input Low Voltage (LS)          VIL2dc              -0.15                     0                             0.25 * VDDQ        V               9

        AC Input Reference Voltage         VREFac              0.47 * VDDQ               0.50 * VDDQ                   0.53 * VDDQ        V               3

        AC Input High Voltage (HS)         VIH1ac              VREF + 0.2                0.80 * VDDQ                   VDDQ + 0.25        V               1, 4~6,

                                           VIH2ac                                                                      1.65                               7

        AC Input Low Voltage (HS)          VIL1ac              -0.25                     0.20 * VDDQ                   VREF - 0.2         V               2, 4~6,

                                           VIL2ac              VDDQ - 1.45                                                                                8

        AC Input High Voltage (LS)         VIH2ac              VDDQ - 0.2                VDDQ                          VDDQ + 0.25        V               4, 9

        AC Input Low Voltage (LS)          VIL2ac              -0.25                     0                             0.2                V               4, 9

Notes:

1.  “Typ” parameter applies when Controller ROUTH = 40 and SRAM RINH = RINL = 120.

2.  “Typ” parameter applies when Controller ROUTL = 40 and SRAM RINH = RINL = 120.

3.  VREFac is equal to VREFdc plus noise.

4.  VIH max and VIL min apply for pulse widths less than one-quarter of the cycle time.

5.  Input rise and fall times must be a minimum of 1V/ns, and within 10% of each other.

6.  Parameters apply to High Speed Inputs: CK, CK, KD, KD, SA, D, R, W.

7.  VIH1 max and VIH2 max (DC & AC) must both be met.

8.  VIL1 min and VIL2 min (DC & AC) must both be met. Note that when VDDQ = 1.5V nominal, these                        specs can only be  met with input  termina-

    tion enabled. This, in fact, a requirement for using 1.5V I/O in these devices.

9.  Parameters apply to Low Speed Inputs: RST, PLL, MZT, PZT.

Rev: 1.12 5/2016                                       12/26                                                                              © 2014, GSI Technology

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Output Electrical Characteristics

        Parameter                          Symbol                 Min             Typ                                  Max          Units  Notes

        DC Output High Voltage                 VOHdc                  —           0.80 * VDDQ                          VDDQ + 0.15  V      1, 3

        DC Output Low Voltage                  VOLdc              -0.15           0.20 * VDDQ                          —            V      2, 3

        AC Output High Voltage                 VOHac                  —           0.80 * VDDQ                          VDDQ + 0.25  V      1, 3

        AC Output Low Voltage                  VOLac              -0.25           0.20 * VDDQ                          —            V      2, 3

Note:

1.  “Typ” parameter applies when SRAM ROUTH = 40 and Controller RINH = RINL = 120.

2.  “Typ” parameter applies when SRAM ROUTL = 40 and Controller RINH = RINL = 120.

3.  Parameters apply to: CQ, CQ, Q, QVLD.

Leakage Currents

                         Parameter                                Symbol          Min                                  Max          Units  Notes

                                                                      ILI1            -2                               2            uA     1, 2

                  Input Leakage Current                               ILI2            -20                              2            uA     1, 3

                                                                      ILI3            -2                               20           uA     1, 4

                  Output Leakage Current                              ILO             -2                               2            uA     5, 6

Notes:

1.  VIN = VSS to VDDQ.

2.  Parameters apply to CK, CK, KD, KD, SA, D, R, W when   ODT    is  disabled.

    Parameters apply to MZT, PZT.

3.  Parameters apply to PLL, TMS, TDI (weakly pulled up).

4.  Parameters apply to RST, TCK (weakly pulled down).

5.  VOUT = VSS to VDDQ.

6.  Parameters apply to CQ, CQ, Q, QVLD, TDO.

Rev: 1.12 5/2016                                           13/26                                                                    © 2014, GSI Technology

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Operating Currents

        Parameter                   Symbol          VDD (nom)        625 MHz   714 MHz                                       833 MHz       Units

        x18 Operating Current       IDD             1.25V            1500      1700                                                  1900  mA

        x36 Operating Current       IDD             1.25V            2100      2350                                                  2550  mA

Notes:

1.  IOUT = 0 mA; VIN = VIH or VIL.

2.  Applies at 100% alternating Reads and Writes.

AC Test Conditions

                               Parameter                             Symbol                                            Conditions          Units

                    Core Supply Voltage                              VDD                                               1.2 to 1.35         V

                               I/O Supply Voltage                    VDDQ                                              1.45 to 1.55        V

                    Input Reference Voltage                          VREF                                              0.75                V

                               Input High Level                           VIH                                          1.25                V

                               Input Low Level                            VIL                                          0.25                V

                    Input Rise and Fall Time                              —                                            2.0                 V/ns

                  Input and Output Reference Level                        —                                            0.75                V

Note: Output Load Conditions RQ = 200. Refer to figure below.

                                                    AC Test Output Load

                                                                     50

                                    Output                      50            VDDQ/2

                                                                     5 pF

Rev: 1.12 5/2016                                    14/26                                                                            © 2014, GSI Technology

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AC Timing Specifications (independent of device speed grade)

        Parameter                           Symbol                 Min                                                 Max          Units      Notes

                                                        Input Clock Timing

        Clk High Pulse Width                tKHKL                  0.45                                                —            cycles     1

        Clk Low Pulse Width                 tKLKH                  0.45                                                —            cycles     1

        Clk High to Clk High                tKHKH                  0.45                                                0.55         cycles     2

        Clk High to Write Data Clk High     tKHKDH                 -250                                                +250                ps  3

        Clk Cycle-to-Cycle Jitter           tKJITcc                —                                                   60                  ps  1,4,5

        PLL Lock Time                       tKlock                 65,536                                              —            cycles     6

        Clk Static to PLL Reset             tKreset                30                                                  —                   ns  7,12

                                                        Output Timing

        Clk High to Output Valid / Hold     tKHQV/X                +0.4                                                +1.2                ns  8

        Clk High to Echo Clock High         tKHCQH                 +0.4                                                +1.2                ns  9

     Echo Clk High to Output Valid / Hold   tCQHQV/X               -120                                                +120                ps  10,12

     Echo Clk High to Echo Clock High       tCQHCQH     0.5*tKHKH (nom) - 50  0.5*tKHKH (nom) + 50                                         ps  11,12

Notes:

All parameters are measured from the mid-point of the object signal to the mid-point of the reference signal.

1.   Parameters apply to CK, CK, KD, KD.

2.   Parameter specifiesCK CK and KD KD requirements.

3.   Parameter specifies CK KD and CK KD requirements.

4.   Parameter specifies Cycle-to-Cycle (C2C) Jitter (i.e. the maximum variation from clock rising edge to the next clock rising edge). 

     As such, it limits Period Jitter (i.e. the maximum variation in clock cycle time from nominal) to  30ps. 

     And as such, it limits Absolute Jitter (i.e. the maximum variation in clock rising edge from its nominal position) to  15ps.

5.   The device can tolerated C2C Jitter greater than 60ps, up to a maximum of 200ps. However, when using a device from a particular speed

     grade, tKHKH (min) of that speed grade must be derated (increased) by half the difference between the actual C2C Jitter and 60ps. For

     example, if the actual C2C Jitter is 100ps, then tKHKH (min) for the -714 speed grade is derated to 1.42ns (1.4ns + 0.5*(100ps - 60ps)).

6.   VDD slew rate must be < 0.1V DC per 50ns for PLL lock retention. PLL lock time begins once VDD and input clock are stable.

7.   Parameter applies to CK.

8.   Parameters apply to Q, and are referenced to CK.

9.   Parameter specifies CK CQ timing.

10.  Parameters apply to Q, QVLD and are referenced to CQ & CQ.

11.  Parameter specifies CQ CQ timing. tKHKH (nom) is the nominal input clock cycle time applied to the device.

12.  Parameters are not tested. They are guaranteed by design, and verified through extensive corner-lot characterization.

Rev: 1.12 5/2016                                        15/26                                                                       © 2014, GSI Technology

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AC Timing Specifications (variable with device speed grade)

        Parameter                Symbol                       –833                –714                                      –625       Units      Notes

                                                         Min         Max  Min           Max                            Min        Max

                                                              Input Clock Timing

        Clk Cycle Time                   tKHKH           1.2         6.0  1.4              6.0                         1.6        6.0  ns         1

                                                Input Setup, Hold, and Pulse Width Timing

        Input Valid to Clk High          tIVKH           150         —    150              —                           160        —    ps         2

        Clk High to Input Hold           tKHIX           150         —    150              —                           160        —    ps         2

        Input Pulse Width                tIPW            200         —    200              —                           200        —    ps         2,3

Notes:

All parameters are measured from the mid-point of the object signal to the mid-point of the reference signal.

1.  Parameters apply to CK, CK, KD, KD.

2.  Parameters apply to SA, and are referenced to CK.

    Parameters apply to R, W, and are referenced to CK.

    Parameters apply to D, and are referenced to KD & KD.

3.  Parameter specifies input pulse width requirements for each individual address, control, and data input. Per-pin deskew must be per-

    formed, to center the valid window of each individual input around the clock edge that latches it, in order for these parameters to be rele-

    vant to the application. The parameter is not tested; it is guaranteed by design and verified through extensive corner-lot characterization.

Rev: 1.12 5/2016                                              16/26                                                                  © 2014, GSI Technology

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                                                    Read and Write Timing Diagram

      Read             Write       Read      NOP           NOP         Write        Read        Write                       Read       Write        NOP

KD

                                                    tKHKH       tKHKL tKLKH tKHKH

KD

                                                         tIVKH              tKHIX        tIVKH                         tKHIX

D     D21         D22  D23    D24                          D41   D42   D43    D44   D61   D62   D63                    D64  D81   D82  D83     D84

tKHKDH                 tKHKDH

CK

                                                    tKHKH       tKHKL  tKLKH tKHKH

CK

                               tIVKH  tKHIX

SA    A1               A2          A3                                  A4           A5          A6                          A7         A8

                                                         tIVKH  tKHIX

R

W

                                             tKHQV                          tKHQX

Q                                                   Q11  Q12     Q13   Q14  Q31     Q32  Q33    Q34                                    Q51     Q52  Q53

QVLD

                                                         tCQHQX             tCQHQX              tCQHQX

tKHCQH                                   tCQHQV               tCQHQV                                                                   tCQHQV

CQ

                       tCQHCQH

CQ

Rev: 1.12 5/2016                                                17/26                                                                  © 2014, GSI Technology

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JTAG Test Mode Description

These devices provide a JTAG Test Access Port (TAP) and Boundary Scan interface using a limited set of IEEE std. 1149.1

functions. This test mode is intended to provide a mechanism for testing the interconnect between master (processor, controller,

etc.), ECCRAM, other components, and the printed circuit board. In conformance with a subset of IEEE std. 1149.1, these devices

contain a TAP Controller and multiple TAP Registers. The TAP Registers consist of one Instruction Register and multiple Data

Registers.

The TAP consists of the following four signals:

            Pin               Pin Name           I/O                                          Description

            TCK               Test Clock         I                 Induces (clocks) TAP Controller state transitions.

        TMS                   Test Mode Select   I                               Inputs commands to the TAP Controller.

                                                                                 Sampled on the rising edge of TCK.

            TDI               Test Data In       I                               Inputs data serially to the TAP Registers.

                                                                                 Sampled on the rising edge of TCK.

        TDO                   Test Data Out      O                 Outputs data serially from the TAP Registers.

                                                                                 Driven from the falling edge of TCK.

Concurrent TAP and Normal ECCRAM Operation

According to IEEE std. 1149.1, most public TAP Instructions do not disrupt normal device operation. In these devices, the only

exceptions are EXTEST and SAMPLE-Z. See the Tap Registers section for more information.

Disabling the TAP

When JTAG is not used, TCK should be tied Low to prevent clocking the ECCRAM. TMS and TDI should either be tied High

through a pull-up resistor or left unconnected. TDO should be left unconnected.

JTAG DC Operating Conditions

                     Parameter                             Symbol                Min                                   Max          Units  Notes

                    JTAG Input High Voltage                VTIH                  0.75 * VDDQ                           VDDQ + 0.15  V      1

                    JTAG Input Low Voltage                 VTIL                  –0.15                                 0.25 * VDDQ  V      1

                    JTAG Output High Voltage               VTOH                  VDDQ – 0.2                            —            V      2, 3

                    JTAG Output Low Voltage                VTOL                  —                                     0.2          V      2, 4

Notes:

1.  Parameters apply to TCK, TMS, and TDI.

2.  Parameters apply to TDO.

3.  ITOH = –2.0 mA.

4.  ITOL = 2.0 mA.

Rev: 1.12 5/2016                                    18/26                                                                           © 2014, GSI Technology

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JTAG  AC  Timing Specifications

                       Parameter                                            Symbol  Min                                       Max  Units

                       TCK Cycle Time                                       tTHTH                                      50     —    ns

                       TCK High Pulse Width                                 tTHTL                                      20     —    ns

                       TCK Low Pulse Width                                  tTLTH                                      20     —    ns

                       TMS Setup Time                                       tMVTH                                      10     —    ns

                       TMS Hold Time                                        tTHMX                                      10     —    ns

                       TDI Setup Time                                       tDVTH                                      10     —    ns

                       TDI Hold Time                                        tTHDX                                      10     —    ns

          Capture Setup Time (Address, Control, Data, Clock)                tCS                                        10     —    ns

          Capture Hold Time (Address, Control, Data, Clock)                 tCH                                        10     —    ns

                       TCK Low to TDO Valid                                 tTLQV                                      —      10   ns

                       TCK Low to TDO Hold                                  tTLQX                                      0      —    ns

                                              JTAG Timing Diagram

                       tTHTL           tTLTH  tTHTH

                  TCK

                                                              tMVTH  tTHMX

                  TMS

                                                              tDVTH  tTHDX

                  TDI

                                                                                                                       tTLQV

                                                                                    tTLQX

                  TDO

Rev: 1.12 5/2016                                              19/26                                                           © 2014, GSI Technology

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TAP Controller

The TAP Controller is a 16-state state machine that controls access to the various TAP Registers and executes the operations

associated with each TAP Instruction. State transitions are controlled by TMS and occur on the rising edge of TCK.

The TAP Controller enters the Test-Logic Reset state in one of two ways:

   1. At power up.

   2. When a logic 1 is applied to TMS for at least 5 consecutive rising edges of TCK.

The TDI input receiver is sampled only when the TAP Controller is in either the Shift-IR state or the Shift-DR state.

The TDO output driver is enabled only when the TAP Controller is in either the Shift-IR state or the Shift-DR state.

                        TAP Controller State Diagram

1  Test-Logic Reset

                  0

0  Run-Test / Idle   1     Select DR-Scan                                 1                                               Select IR-Scan  1

                                     0                                                                                          0

                        1     Capture-DR                                                                               1     Capture-IR

                                  0                                                                                          0

                              Shift-DR                                       0                                               Shift-IR        0

                                     1                                                                                          1

                        1     Exit1-DR                                                                                 1     Exit1-IR

                                     0                                                                                          0

                              Pause-DR                                       0                                               Pause-IR        0

                                     1                                                                                          1

                              Exit2-DR                                    0                                                  Exit2-IR     0

                                     1                                                                                          1

                              Update-DR                                                                                      Update-IR

                           1         0                                                                                    1     0

Rev: 1.12 5/2016           20/26                                                                                                © 2014, GSI Technology

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TAP Registers

TAP Registers are serial shift registers that capture serial input data (from TDI) on the rising edge of TCK, and drive serial output

data (to TDO) on the subsequent falling edge of TCK. They are divided into two groups: Instruction Registers (IR), which are

manipulated via the IR states in the TAP Controller, and Data Registers (DR), which are manipulated via the DR states in the TAP

Controller.

Instruction Register (IR - 3 bits)

The Instruction Register stores the various TAP Instructions supported by ECCRAM. It is loaded with the IDCODE instruction

(logic 001) at power-up, and when the TAP Controller is in the Test-Logic Reset and Capture-IR states. It is inserted between TDI

and TDO when the TAP Controller is in the Shift-IR state, at which time it can be loaded with a new instruction. However, newly

loaded instructions are not executed until the TAP Controller has reached the Update-IR state.

The Instruction Register is 3 bits wide, and is encoded as follows:

Code              Instruction                                                        Description

(2:0)

                                    Loads the logic states of all signals composing the ECCRAM I/O ring into the Boundary Scan Register

                                    when the TAP Controller is in the Capture-DR state, and inserts the Boundary Scan Register between

                                    TDI and TDO when the TAP Controller is in the Shift-DR state.

000               EXTEST            Also transfers the contents of the Boundary Scan Register associated with output signals (Q, QVLD,

                                    CQ, CQ) directly to their corresponding output pins. However, newly loaded Boundary Scan Register

                                    contents do not appear at the output pins until the TAP Controller has reached the Update-DR state.

                                    Also disables all ODT.

                                    See the Boundary Scan Register description for more information.

                                    Loads a predefined device- and manufacturer-specific identification code into the ID Register when the

001               IDCODE            TAP Controller is in the Capture-DR state, and inserts the ID Register between TDI and TDO when the

                                    TAP Controller is in the Shift-DR state.

                                    See the ID Register description for more information.

                                    Loads the logic states of all signals composing the ECCRAM I/O ring into the Boundary Scan Register

                                    when the TAP Controller is in the Capture-DR state, and inserts the Boundary Scan Register between

010               SAMPLE-Z          TDI and TDO when the TAP Controller is in the Shift-DR state.

                                    Also disables all ODT.

                                    Also forces Q output drivers to a High-Z state.

                                    See the Boundary Scan Register description for more information.

011               PRIVATE           Reserved for manufacturer use only.

                                    Loads the logic states of all signals composing the ECCRAM I/O ring into the Boundary Scan Register

100               SAMPLE            when the TAP Controller is in the Capture-DR state, and inserts the Boundary Scan Register between

                                    TDI and TDO when the TAP Controller is in the Shift-DR state.

                                    See the Boundary Scan Register description for more information.

101               PRIVATE           Reserved for manufacturer use only.

110               PRIVATE           Reserved for manufacturer use only.

                                    Loads a logic 0 into the Bypass Register when the TAP Controller is in the Capture-DR state, and

111               BYPASS            inserts the Bypass Register between TDI and TDO when the TAP Controller is in the Shift-DR state.

                                    See the Bypass Register description for more information.

Rev: 1.12 5/2016                                            21/26                                                      © 2014, GSI Technology

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Bypass Register (DR - 1 bit)

The Bypass Register is one bit wide, and provides the minimum length serial path between TDI and TDO. It is loaded with a logic

0 when the BYPASS instruction has been loaded in the Instruction Register and the TAP Controller is in the Capture-DR state. It is

inserted between TDI and TDO when the BYPASS instruction has been loaded into the Instruction Register and the TAP

Controller is in the Shift-DR state.

ID Register (DR - 32 bits)

The ID Register is loaded with a predetermined device- and manufacturer-specific identification code when the IDCODE

instruction has been loaded into the Instruction Register and the TAP Controller is in the Capture-DR state. It is inserted between

TDI and TDO when the IDCODE instruction has been loaded into the Instruction Register and the TAP Controller is in the

Shift-DR state.

The ID Register is 32 bits wide, and is encoded as follows:

                              See BSDL Model                        GSI ID                                             Start Bit

                                      (31:12)                       (11:1)                                             (0)

                  XXXX XXXX XXXX XXXX XXXX                          0001 1011 001                                      1

Bit 0 is the LSB of the ID Register, and Bit 31 is the MSB. When the ID Register is selected, TDI serially shifts data into the MSB,

and the LSB serially shifts data out through TDO.

Boundary Scan Register (DR - 129 bits)

The Boundary Scan Register is equal in length to the number of active signal connections to the ECCRAM (excluding the TAP

pins) plus a number of place holder locations reserved for functional and/or density upgrades. It is loaded with the logic states of all

signals composing the ECCRAM’s I/O ring when the EXTEST, SAMPLE, or SAMPLE-Z instruction has been loaded into the

Instruction Register and the TAP Controller is in the Capture-DR state. It is inserted between TDI and TDO when the EXTEST,

SAMPLE, or SAMPLE-Z instruction has been loaded into the Instruction Register and the TAP Controller is in the Shift-DR state.

Additionally, the contents of the Boundary Scan Register associated with the ECCRAM outputs (Q, QVLD, CQ, CQ) are driven

directly to the corresponding ECCRAM output pins when the EXTEST instruction is selected. However, after the EXTEST

instruction has been selected, any new data loaded into Boundary Scan Register when the TAP Controller is in the Shift-DR state

does not appear at the output pins until the TAP Controller has reached the Update-DR state.

The value captured in the boundary scan register for NU pins is determined by the external pin state. The value captured in the

boundary scan register for NC pins is 0 regardless of the external pin state. The value captured in the Internal Cell (Bit 129) is 1.

Output Driver State During EXTEST

EXTEST allows the Internal Cell (Bit 129) in the Boundary Scan Register to control the state of Q drivers. That is, when Bit 129 =

1, Q drivers are enabled (i.e., driving High or Low), and when Bit 129 = 0, Q drivers are disabled (i.e., forced to High-Z state). See

the Boundary Scan Register section for more information.

ODT State During EXTEST and SAMPLE-Z

ODT on all inputs is disabled during EXTEST and SAMPLE-Z.

Rev: 1.12 5/2016                                             22/26                                                     © 2014, GSI Technology

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Boundary Scan Register Bit Order Assignment

The table below depicts the order in which the bits are arranged in the Boundary Scan Register. Bit 1 is the LSB and Bit 129 is the

MSB. When the Boundary Scan Register is selected, TDI serially shifts data into the MSB, and the LSB serially shifts data out

through TDO.

Bit               Pad  Bit                   Pad  Bit    Pad  Bit                                                      Pad  Bit  Pad

1                 7L   29                    12F  57     12W  85                                                       1T   113  1C

2                 7K   30                    11G  58     10W  86                                                       4R   114  3C

3                 9L   31                    13G  59     8V   87                                                       2R   115  2B

4                 9K   32                    10G  60     9U   88                                                       3P   116  4B

5                 8J   33                    12G  61     8T   89                                                       1P   117  5A

6                 7H   34                    11H  62     9R   90                                                       4P   118  6A

7                 9H   35                    13H  63     8P   91                                                       2P   119  6B

8                 7G   36                    10J  64     9N   92                                                       3N   120  6C

9                 8G   37                    12J  65     8M   93                                                       1N   121  5D

10                9F   38                    13K  66     6M   94                                                       4M   122  6E

11                8E   39                    13L  67     7N   95                                                       2M   123  5F

12                7D   40                    11L  68     5N   96                                                       3L   124  6G

13                9D   41                    12M  69     7P   97                                                       1L   125  5H

14                8C   42                    10M  70     6P   98                                                       1K   126  6J

15                7B   43                    13N  71     5R   99                                                       2J   127  5K

16                8B   44                    11N  72     6T   100                                                      4J   128  5L

17                9B   45                    12P  73     7U   101                                                      1H   129  Internal

18                7A   46                    10P  74     5U   102                                                      3H

19                9A   47                    13P  75     6V   103                                                      2G

20                10B  48                    11P  76     6W   104                                                      4G

21                12B  49                    12R  77     7Y   105                                                      1G

22                11C  50                    10R  78     4W   106                                                      3G

23                13C  51                    13T  79     2W   107                                                      2F

24                10D  52                    11T  80     3V   108                                                      4F

25                12D  53                    12U  81     1V   109                                                      1E

26                11E  54                    10U  82     4U   110                                                      3E

27                13E  55                    13V  83     2U   111                                                      2D

28                10F  56                    11V  84     3T   112                                                      4D

Rev: 1.12 5/2016                                  23/26                                                                     © 2014, GSI Technology

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                                                                                                                 GS81313HD18/36GK-833/714/625

                                                            260-Pin  BGA Package Drawing         (Package GK)

                                                                                                                                                                   Ø0.08    S  C

                                                                                                                                                                   Ø0.22    S  C  A  S  B  S

                                                                                                                                                             Ø0.50~Ø0.70(260x)

                            PIN #1  CORNER

                                                                                                                      1.00               13 12 11 10      9     8  7  6  5  4  3  2  1

                                                                                                                                                                                        A

                                                                                                                                                                                        B

                                                                                                                                                                                        C

                                                                                                                                                                                        D

                                                                                                                                                                                        E

                                                                                                                                                                                        F

                                                                                                                                                                                        G

22.00  0.05  17.40  0.05                                                                                                                                                              H

                                                                                                 19.00                                                                                  J

                                                                                                                                                                                        K

                                                                                                                                                                                        L

                                                                                                                                                                                        M

                                                                                                                                                                                        N

                                                                                                                                                                                        P

                                                                                                                                                                                        R

                                                                                                                                                                                        T

                                                                                                                                                                                        U

                                                                                                                                                                                        V

                                                                                                                                                                                        W

                                                                                                                                                                                        Y

              B                     13.20            0.05                                                                                                                              1.00

                 A                  14.00            0.05                                                                                                   12.00

              0.05(4X)

                                                                                                                      0.06

                                                            C                                                                            2.10 + 0.2/–0.3

                                            1.09 REF        0.10                                                 0.50 + 0.03                              C

                                                                                  HEAT SPREADER                                                           0.15

                                                            //       0.05      4–R0.5 (MAX)

                                                                  C        SEATING PLANE

                                            0.51 REF                                                                          0.40~0.60

                                                                  Ball Pitch:             1.00  Substrate Thickness:          0.51

                                                                  Ball Diameter:          0.60  Mold Thickness:               —

Rev: 1.12 5/2016                                                                  24/26                                                                               © 2014, GSI Technology

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                                                                           GS81313HD18/36GK-833/714/625

Ordering Information — GSI SigmaQuad-IIIe ECCRAM

Org               Part Number         Type                                 Package                                     Speed  TA

                                                                                                                       (MHz)

8M x 18           GS81313HD18GK-833   SigmaQuad-IIIe B4                    ROHS-Compliant 260-Pin BGA                  833    C

8M x 18           GS81313HD18GK-714   SigmaQuad-IIIe B4                    ROHS-Compliant 260-Pin BGA                  714    C

8M x 18           GS81313HD18GK-625   SigmaQuad-IIIe B4                    ROHS-Compliant 260-Pin BGA                  625    C

8M x 18           GS81313HD18GK-833I  SigmaQuad-IIIe B4                    ROHS-Compliant 260-Pin BGA                  833    I

8M x 18           GS81313HD18GK-714I  SigmaQuad-IIIe B4                    ROHS-Compliant 260-Pin BGA                  714    I

8M x 18           GS81313HD18GK-625I  SigmaQuad-IIIe B4                    ROHS-Compliant 260-Pin BGA                  625    I

4M x 36           GS81313HD36GK-833   SigmaQuad-IIIe B4                    ROHS-Compliant 260-Pin BGA                  833    C

4M x 36           GS81313HD36GK-714   SigmaQuad-IIIe B4                    ROHS-Compliant 260-Pin BGA                  714    C

4M x 36           GS81313HD36GK-625   SigmaQuad-IIIe B4                    ROHS-Compliant 260-Pin BGA                  625    C

4M x 36           GS81313HD36GK-833I  SigmaQuad-IIIe B4                    ROHS-Compliant 260-Pin BGA                  833    I

4M x 36           GS81313HD36GK-714I  SigmaQuad-IIIe B4                    ROHS-Compliant 260-Pin BGA                  714    I

4M x 36           GS81313HD36GK-625I  SigmaQuad-IIIe B4                    ROHS-Compliant 260-Pin BGA                  625    I

Note: C = Commercial Temperature Range. I = Industrial Temperature Range.

Rev: 1.12 5/2016                      25/26                                                                            © 2014, GSI Technology

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                                                                      GS81313HD18/36GK-833/714/625

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Rev. Code              Types of Changes                                                                                Revisions

                       Format or Content

GS81313HD1836GK_r1.05  —                  •  Initial public release.

GS81313HD1836GK_r1.06  Content            •  Removed leaded BGA package support.

GS81313HD1836GK_r1.07  Content            •  Miscellaneous cleanup.

                                          •  Increased VDD (max) to 1.35V.

                                          •  Added package thermal impedances.

                                          •  Added tKHKH (max) specs.

GS81313HD1836GK_r1.08  Content            •  Revised tKHKDH specs.

                                          •  Revised tKHQV, tKHQX, and tKHCQH specs.

                                          •  Revised tCQHQV and tCQHQX specs.

                                          •  Banner changed to “Preliminary”, to reflect ES status.

GS81313HD1836GK_r1.09  Content            •  Updated speed bins to -833, -714, and -625.

                                          •  Added input pulse width specs.

GS81313HD1836GK_r1.10  Content            •  Added IDD specifications.

GS81313HD1836GK_r1.11  Content            •  Removed “Preliminary” from data sheets.

GS81313HD1836GK_r1.12  Content            •  Increased VDD (min) to 1.2V for 625 MHz speed bin. VDD                               (min)  is

                                             now the same value for all speed bins.

Rev: 1.12 5/2016                26/26                                                                                             © 2014, GSI Technology

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625I  GS81313HD18GK-833  GS81313HD18GK-714  GS81313HD18GK-625I  GS81313HD18GK-714I

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