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GS81280Z18GT-200V

器件型号:GS81280Z18GT-200V
器件类别:存储   
厂商名称:GSI Technology
厂商官网:http://www.gsitechnology.com/
标准:
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器件描述

SRAM 1.8/2.5V 8M x 18 144M

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
GSI Technology
产品种类:
Product Category:
SRAM
RoHS:YES
Memory Size:144 Mbit
Organization:4 M x 18
Access Time:6.5 ns
Maximum Clock Frequency:200 MHz
接口类型:
Interface Type:
Parallel
电源电压-最大:
Supply Voltage - Max:
2.7 V
电源电压-最小:
Supply Voltage - Min:
1.7 V
Supply Current - Max:290 mA, 360 mA
最小工作温度:
Minimum Operating Temperature:
0 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
TQFP-100
封装:
Packaging:
Tray
Memory Type:SDR
系列:
Series:
GS81280Z18GT
类型:
Type:
NBT Pipeline/Flow Through
商标:
Brand:
GSI Technology
Moisture Sensitive:Yes
产品类型:
Product Type:
SRAM
工厂包装数量:
Factory Pack Quantity:
15
子类别:
Subcategory:
Memory & Data Storage
商标名:
Tradename:
NBT SRAM

GS81280Z18GT-200V器件文档内容

                                                                                                                             GS81280Z18/36GT-xxxV

100-Pin TQFP                          144Mb Pipelined and Flow Through                                                       333 MHz–200 MHz

Commercial Temp                                Synchronous NBT SRAM                                                          1.8 V or 2.5 V VDD

Industrial Temp                                                                                                              1.8 V or 2.5 V I/O

Features                                                            Because it is a synchronous device, address, data inputs, and

• NBT (No Bus Turn Around) functionality allows zero wait           read/ write control inputs are captured on the rising edge of the

read-write-read bus utilization; Fully pin-compatible with          input clock. Burst order control (LBO) must be tied to a power

both pipelined and flow through NtRAM™, NoBL™ and                   rail for proper operation. Asynchronous inputs include the

ZBT™ SRAMs                                                          Sleep mode enable (ZZ) and Output Enable. Output Enable can

• 1.8 V or 2.5 V +10%/–10% core power supply                        be used to override the synchronous control of the output

• 1.8 V or 2.5 V I/O supply                                         drivers and turn the RAM's output drivers off at any time.

• User-configurable Pipeline and Flow Through mode                  Write cycles are internally self-timed and initiated by the rising

• LBO pin for Linear or Interleave Burst mode                       edge of the clock input. This feature eliminates complex off-

• Pin compatible with 4Mb, 9Mb, 18Mb, 36Mb, and 72Mb                chip write pulse generation required by asynchronous SRAMs

devices                                                             and simplifies input signal timing.

• Byte write operation (9-bit Bytes)                                The GS81280Z18/36GT-xxxV may be configured by the user

• 3 chip enable signals for easy depth expansion                    to operate in Pipeline or Flow Through mode. Operating as a

• ZZ Pin for automatic power-down                                   pipelined synchronous device, meaning that in addition to the

• RoHS-compliant 100-lead TQFP package available                    rising edge triggered registers that capture input signals, the

Functional Description                                              device incorporates a rising-edge-triggered output register. For

                                                                    read cycles, pipelined SRAM output data is temporarily stored

The GS81280Z18/36GT-xxxV is a 144Mbit Synchronous                   by the edge triggered output register during the access cycle

Static SRAM. GSI's NBT SRAMs, like ZBT, NtRAM, NoBL                 and then released to the output drivers at the next rising edge of

or other pipelined read/double late write or flow through read/     clock.

single late write SRAMs, allow utilization of all available bus     The GS81280Z18/36GT-xxxV is implemented with GSI's high

bandwidth by eliminating the need to insert deselect cycles         performance CMOS technology and is available in a JEDEC-

when the device is switched from read to write cycles.              standard 100-pin TQFP package.

                                                        Parameter   Synopsis

                                                                    -333    -250  -200                                 Unit

                                                        tKQ         2.5     2.5   3.0                                  ns

                                      Pipeline          tCycle      3.0     4.0   5.0                                  ns

                                      3-1-1-1           Curr (x18)  530     430   360                                  mA

                                                    Curr (x32/x36)  580     460   390                                  mA

                                                        tKQ         4.5     5.5   6.5                                  ns

                                      Flow Through      tCycle      4.5     5.5   6.5                                  ns

                                      2-1-1-1           Curr (x18)  400     360   285                                  mA

                                                    Curr (x32/x36)  420     380   320                                  mA

Rev: 1.01a 8/2017                                            1/21                                                            © 2015, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
                                                                                                                               GS81280Z18/36GT-xxxV

                                                               GS81280Z18GT Pinout

                                   A    A      E1  E2  NC  NC  BB  BA  E3  VDD  VSS  CK  W   CKE  G   ADV  A   A           A   A

                   NC          1  100   99     98  97  96  95  94  93  92  91   90   89  88  87   86  85   84          83  82  81  80  A

                   NC          2                                                                                                   79  NC

                   NC          3                                                                                                   78  NC

                   VDDQ        4                                                                                                   77  VDDQ

                   VSS         5                                                                                                   76  VSS

                   NC          6                                                                                                   75  NC

                   NC          7                                                                                                   74  DQPA

                   DQB         8                                                                                                   73  DQA

                   DQB         9                                       8M x 18                                                     72  DQA

                   VSS         10                                  Top View                                                        71  VSS

                   VDDQ        11                                                                                                  70  VDDQ

                   DQB         12                                                                                                  69  DQA

                   DQB         13                                                                                                  68  DQA

                   FT          14                                                                                                  67  VSS

                   VDD         15                                                                                                  66  NC

                   NC          16                                                                                                  65  VDD

                   VSS         17                                                                                                  64  ZZ

                   DQB         18                                                                                                  63  DQA

                   DQB         19                                                                                                  62  DQA

                   VDDQ        20                                                                                                  61  VDDQ

                   VSS         21                                                                                                  60  VSS

                   DQB         22                                                                                                  59  DQA

                   DQB         23                                                                                                  58  DQA

                   DQPB        24                                                                                                  57  NC

                   NC          25                                                                                                  56  NC

                   VSS         26                                                                                                  55  VSS

                   VDDQ        27                                                                                                  54  VDDQ

                   NC          28                                                                                                  53  NC

                   NC          29                                                                                                  52  NC

                   NC          30                                                                                                  51  NC

                                   31   32     33  34  35  36  37  38  39  40   41   42  43  44   45  46   47          48  49  50

                                   LBO  A      A   A   A   A1  A0  NU  A   VSS  VDD  A   A   A    A   A    A   A           A   A

Note:

Pins marked  with  NC can  be  tied to either  VDD or  VSS. These  pins can also be left floating.

Rev: 1.01a 8/2017                                                  2/21                                                                © 2015, GSI Technology

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                                                                                                                               GS81280Z18/36GT-xxxV

                                                              GS81280Z36GT Pinout

                                  A    A      E1  E2  BD  BC  BB  BA  E3  VDD  VSS  CK  W   CKE  G   ADV  A   A            A   A

             DQPC             1  100   99     98  97  96  95  94  93  92  91   90   89  88  87   86  85   84           83  82  81  80  DQPB

                   DQC        2                                                                                                    79  DQB

                   DQC        3                                                                                                    78  DQB

             VDDQ             4                                                                                                    77  VDDQ

                   VSS        5                                                                                                    76  VSS

                   DQC        6                                                                                                    75  DQB

                   DQC        7                                                                                                    74  DQB

                   DQC        8                                                                                                    73  DQB

                   DQC        9                                       4M x 36                                                      72  DQB

                   VSS        10                                  Top View                                                         71  VSS

             VDDQ             11                                                                                                   70  VDDQ

                   DQC        12                                                                                                   69  DQB

                   DQC        13                                                                                                   68  DQB

                   FT         14                                                                                                   67  VSS

                   VDD        15                                                                                                   66  NC

                   NC         16                                                                                                   65  VDD

                   VSS        17                                                                                                   64  ZZ

                   DQD        18                                                                                                   63  DQA

                   DQD        19                                                                                                   62  DQA

             VDDQ             20                                                                                                   61  VDDQ

                   VSS        21                                                                                                   60  VSS

                   DQD        22                                                                                                   59  DQA

                   DQD        23                                                                                                   58  DQA

                   DQD        24                                                                                                   57  DQA

                   DQD        25                                                                                                   56  DQA

                   VSS        26                                                                                                   55  VSS

             VDDQ             27                                                                                                   54  VDDQ

                   DQD        28                                                                                                   53  DQA

                   DQD        29                                                                                                   52  DQA

             DQPD             30                                                                                                   51  DQPA

                                  31   32     33  34  35  36  37  38  39  40   41   42  43  44   45  46   47           48  49  50

                                  LBO  A      A   A   A   A1  A0  NU  A   VSS  VDD  A   A   A    A   A    A   A            A   A

Note:

Pins marked  with NC can  be  tied to either  VDD or  VSS. These  pins can also be left floating.

Rev: 1.01a 8/2017                                                 3/21                                                                 © 2015, GSI Technology

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                                                                                                                       GS81280Z18/36GT-xxxV

TQFP Pin Descriptions

Symbol             Type                         Description

A0, A1             In                     Burst Address Inputs; Preload the burst counter

A                  In                           Address Inputs

CK                 In                           Clock Input Signal

BA                 In                     Byte Write signal for data inputs DQA1-DQA9; active low

BB                 In                     Byte Write signal for data inputs DQB1-DQB9; active low

BC                 In                     Byte Write signal for data inputs DQC1-DQC9; active low

BD                 In                     Byte Write signal for data inputs DQD1-DQD9; active low

W                  In                           Write Enable; active low

E1                 In                           Chip Enable; active low

E2                 In                     Chip Enable; Active High. For self decoded depth expansion

E3                 In                     Chip Enable; Active Low. For self decoded depth expansion

G                  In                           Output Enable; active low

ADV                In                     Advance/Load; Burst address counter control pin

CKE                In                           Clock Input Buffer Enable; active low

DQA                I/O                          Byte A Data Input and Output pins

DQB                I/O                          Byte B Data Input and Output pins

DQC                I/O                          Byte C Data Input and Output pins

DQD                I/O                          Byte D Data Input and Output pins

ZZ                 In                           Power down control; active high

FT                 In                     Pipeline/Flow Through Mode Control; active low

LBO                In                           Linear Burst Order; active low

VDD                In                           Core power supply

VSS                In                           Ground

VDDQ               In                           Output driver power supply

NC                 —                            No Connect

NU                 —     Not  Used—There  is an internal chip connection to these pins, but they are unused by the     device.  They  may

                                          be left unconnected, tied Low (to VSS), or tied High (to VDDQ or VDD).

Rev: 1.01a 8/2017                         4/21                                                                         © 2015, GSI Technology

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Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.  Rev: 1.01a 8/2017       A0–An        D  Q

                                                                                                                                                                           SA1            SA1’

                                                                                                                                                         K                 SA0   Burst    SA0’

                                                                                                                                               ADV                               Counter

                                                                                                                                               LBO                            K

                                                                                                                                                               Write Address              Write Address                                                       FT           GS81280Z18/36 NBT SRAM Functional Block Diagram

                                                                                                                                                         K     Register 1        K        Register 2

                                                                                                                       5/21                                    Match

                                                                                                                                               W                                                         Write Drivers          Sense Amps        D        Q

                                                                                                                                                                                                                        Memory                 K

                                                                                                                                               BA           Read, Write and                                             Array

                                                                                                                                               BB           Data Coherency

                                                                                                                                               BC           Control Logic

                                                                                                                                               BD

                                                                                                                                               E1

                                                                                                                                               E2

                                                                                                                                               E3                                                                                                                 DQa–DQn

                                                                                                                                                      K                                                                         Write Data     Write Data                                                                   GS81280Z18/36GT-xxxV

                                                                                                                                                                                                FT                              Register 2     Register 1

                                                                                                                       © 2015, GSI Technology  CK                                                                                           K                 K

                                                                                                                                               CKE

                                                                                                                                               G
                                                                                                                           GS81280Z18/36GT-xxxV

Functional Details

Clocking

Deassertion of the Clock Enable (CKE) input blocks the Clock input from reaching the RAM's internal circuits. It may be used to

suspend RAM operations. Failure to observe Clock Enable set-up or hold requirements will result in erratic operation.

Pipeline Mode Read and Write Operations

All inputs (with the exception of Output Enable, Linear Burst Order and Sleep) are synchronized to rising clock edges. Single cycle

read and write operations must be initiated with the Advance/Load pin (ADV) held low, in order to load the new address. Device

activation is accomplished by asserting all three of the Chip Enable inputs (E1, E2 and E3). Deassertion of any one of the Enable

inputs will deactivate the device.

                    Function                       W                        BA                                         BB  BC      BD

                    Read                           H                        X                                          X   X         X

                    Write Byte “a”                 L                        L                                          H   H         H

                    Write Byte “b”                 L                        H                                          L   H         H

                    Write Byte “c”                 L                        H                                          H   L         H

                    Write Byte “d”                 L                        H                                          H   H         L

                    Write all Bytes                L                        L                                          L   L         L

                    Write Abort/NOP                L                        H                                          H   H         H

Read operation is initiated when the following conditions are satisfied at the rising edge of clock: CKE is asserted Low, all three

chip enables (E1, E2, and E3) are active, the write enable input signals W is deasserted high, and ADV is asserted low. The address

presented to the address inputs is latched in to address register and presented to the memory core and control logic. The control

logic determines that a read access is in progress and allows the requested data to propagate to the input of the output register. At

the next rising edge of clock the read data is allowed to propagate through the output register and onto the output pins.

Write operation occurs when the RAM is selected, CKE is active, and the Write input is sampled low at the rising edge of clock.

The Byte Write Enable inputs (BA, BB, BC, & BD) determine which bytes will be written. All or none may be activated. A write

cycle with no Byte Write inputs active is a no-op cycle. The pipelined NBT SRAM provides double late write functionality,

matching the write command versus data pipeline length (2 cycles) to the read command versus data pipeline length (2 cycles). At

the first rising edge of clock, Enable, Write, Byte Write(s), and Address are registered. The Data In associated with that address is

required at the third rising edge of clock.

Flow Through Mode Read and Write Operations

Operation of the RAM in Flow Through mode is very similar to operations in Pipeline mode. Activation of a Read Cycle and the

use of the Burst Address Counter is identical. In Flow Through mode the device may begin driving out new data immediately after

new address are clocked into the RAM, rather than holding new data until the following (second) clock edge. Therefore, in Flow

Through mode the read pipeline is one cycle shorter than in Pipeline mode.

Write operations are initiated in the same way, but differ in that the write pipeline is one cycle shorter as well, preserving the ability

to turn the bus from reads to writes without inserting any dead cycles. While the pipelined NBT RAMs implement a double late

write protocol, in Flow Through mode a single late write protocol mode is observed. Therefore, in Flow Through mode, address

and control are registered on the first rising edge of clock and data in is required at the data input pins at the second rising edge of

clock.

Rev: 1.01a 8/2017                            6/21                                                                             © 2015, GSI Technology

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                                                                                                                           GS81280Z18/36GT-xxxV

Synchronous Truth Table

              Operation        Type          Address   CK                CKE  ADV       W       Bx  E1                 E2  E3  G  ZZ  DQ         Notes

Read Cycle, Begin Burst        R             External  L-H               L    L         H       X   L                  H   L   L  L   Q

Read Cycle, Continue Burst     B             Next      L-H               L    H         X       X   X                  X   X   L  L   Q           1,10

NOP/Read, Begin Burst          R             External  L-H               L    L         H       X   L                  H   L   H  L   High-Z      2

Dummy Read, Continue Burst     B             Next      L-H               L    H         X       X   X                  X   X   H  L   High-Z      1,2,10

Write Cycle, Begin Burst       W             External  L-H               L    L              L  L   L                  H   L   X  L   D           3

Write Abort, Begin Burst       D             None      L-H               L    L              L  H   L                  H   L   X  L   High-Z      1

Write Cycle, Continue Burst    B             Next      L-H               L    H         X       L   X                  X   X   X  L   D           1,3,10

Write Abort, Continue Burst    B             Next      L-H               L    H         X       H   X                  X   X   X  L   High-Z     1,2,3,10

Deselect Cycle, Power Down     D             None      L-H               L    L         X       X   H                  X   X   X  L   High-Z

Deselect Cycle, Power Down     D             None      L-H               L    L         X       X   X                  X   H   X  L   High-Z

Deselect Cycle, Power Down     D             None      L-H               L    L         X       X   X                  L   X   X  L   High-Z

Deselect Cycle, Continue       D             None      L-H               L    H         X       X   X                  X   X   X  L   High-Z      1

Sleep Mode                                   None      X                 X    X         X       X   X                  X   X   X  H   High-Z

Clock Edge Ignore, Stall                     Current   L-H               H    X         X       X   X                  X   X   X  L   -           4

Notes:

1.   Continue Burst cycles, whether read or write, use the same control inputs. A Deselect continue cycle can only be entered into if a Deselect

     cycle is executed first.

2.   Dummy Read and Write abort can be considered NOPs because the SRAM performs no operation. A Write abort occurs when the W pin is

     sampled low but no Byte Write pins are active so no write operation is performed.

3.   G can be wired low to minimize the number of control signals provided to the SRAM. Output drivers will automatically turn off during write

     cycles.

4.   If CKE High occurs during a pipelined read cycle, the DQ bus will remain active (Low Z). If CKE High occurs during a write cycle, the bus

     will remain in High Z.

5.   X = Don’t Care; H = Logic High; L = Logic Low; Bx = High = All Byte Write signals are high; Bx = Low = One or more Byte/Write signals

     are Low

6.   All inputs, except G and ZZ must meet setup and hold times of rising clock edge.

7.   Wait states can be inserted by setting CKE high.

8.   This device contains circuitry that ensures all outputs are in High Z during power-up.

9.   A 2-bit burst counter is incorporated.

10.  The address counter is incriminated for all Burst continue cycles.

Rev: 1.01a 8/2017                                      7/21                                                                       © 2015, GSI Technology

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                                                                                                                       GS81280Z18/36GT-xxxV

                                  Pipeline and Flow Through Read Write Control State Diagram

                                                            D         B

                                                            Deselect

                                                    R                         W

                                                    D                          D

                                                       W

                      R           New Read                               R        New Write

                                                                                                                       W

                                        B                                               B

                                  R                 W                             W

                                                                            R

                                  Burst Read                                      Burst Write                          B

                      B

                                     D                                               D

Key                   Input       Command Code                           Notes:

                                                                         1. The Hold command (CKE Low) is not

                                                                            shown because it prevents any state change.

                   ƒ  Transition                                         2. W, R, B and D represent input command

Current State (n)                 Next State (n+1)                          codes ,as indicated in the Synchronous Truth  Table.

                                  n                    n+1               n+2            n+3

     Clock (CK)

     Command                               ƒ                      ƒ               ƒ                                    ƒ

                                  Current State        Next State

Current State and Next State Definition for Pipeline and Flow Through Read/Write Control State Diagram

Rev: 1.01a 8/2017                                           8/21                                                          © 2015, GSI Technology

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                                                                                                                             GS81280Z18/36GT-xxxV

                                                   Pipeline Mode Data I/O State Diagram

                   Intermediate   BW                              Intermediate                                         R  B    Intermediate

                                                R

                                  High Z                                                         W     Data Out
                                  (Data In)
                                                                                                       (Q Valid)

                                             D     Intermediate                    Intermediate        D

                                                                     W          R

                                                                        High Z

                                                               B

                                                                     D

                                                                     Intermediate

Key                              Input Command Code                                Notes:

                                                                                   1. The Hold command (CKE Low) is not

                                                                                   shown because it prevents any state change.

                   ƒ  Transition                   Transition                      2. W, R, B, and D represent input command

Current State (n)                Intermediate State (N+1)      Next State (n+2)    codes as indicated in the Truth Tables.

                                          n                    n+1                 n+2                                    n+3

                   Clock (CK)

                   Command                         ƒ                        ƒ                       ƒ                          ƒ

                                          Current State        Intermediate        Next State

                                                                     State

                      Current State and Next State Definition for Pipeline Mode Data I/O State Diagram

Rev: 1.01a 8/2017                                              9/21                                                               © 2015, GSI Technology

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                                        Flow    Through   Mode Data            I/O  State  Diagram

                               BW            R                                                                         R  B

                               High Z                                                      W                           Data Out
                               (Data In)
                                                                                                                       (Q Valid)

                                          D                                                      D

                                                                 W          R

                                                                    High Z

                                                          B

                                                                 D

Key                            Input    Command Code                                Notes

                                                                                    1. The Hold command (CKE Low) is not

                                                                                    shown because it prevents any state change.

                   ƒ        Transition                                              2. W, R, B and D represent input command

Current State (n)                       Next State (n+1)                            codes as indicated in the Truth Tables.

                                        n                 n+1                       n+2                                   n+3

                   Clock (CK)

                   Command                      ƒ                   ƒ                         ƒ                                   ƒ

                                        Current State     Next State

Current State and Next State            Definition for: Pipeline and Flow      Through Read Write Control State Diagram

Rev: 1.01a 8/2017                                         10/21                                                                      © 2015, GSI Technology

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                                                                                                                               GS81280Z18/36GT-xxxV

Burst Cycles

Although NBT RAMs are designed to sustain 100% bus bandwidth by eliminating turnaround cycle when there is transition from

read to write, multiple back-to-back reads or writes may also be performed. NBT SRAMs provide an on-chip burst address

generator that can be utilized, if desired, to further simplify burst read or write implementations. The ADV control pin, when

driven high, commands the SRAM to advance the internal address counter and use the counter generated address to read or write

the SRAM. The starting address for the first cycle in a burst cycle series is loaded into the SRAM by driving the ADV pin low, into

Load mode.

Burst Order

The burst address counter wraps around to its initial state after four addresses (the loaded address and three more) have been

accessed.    The burst sequence is determined by the state of the Linear Burst Order pin (LBO). When this pin is low, a linear burst

sequence is selected. When the RAM is installed with the LBO pin tied high, Interleaved burst sequence is selected. See the tables

below for details.

Mode Pin Functions

                    Mode Name                                 Pin Name            State                                        Function

                    Burst Order Control                           LBO             L                                            Linear Burst

                                                                                  H                                            Interleaved Burst

                    Output Register Control                       FT              L                                            Flow Through

                                                                                  H or NC                                      Pipeline

                    Power Down Control                            ZZ              L or NC                                      Active

                                                                                  H                                            Standby, IDD = ISB

Note:

There is a pull-up device on the FT pin and a pull-down device on the ZZ  pin  ,  so this input  pin  can  be          unconnected and the chip        will  operate  in

the default states as specified in the above tables.

Burst Counter Sequences

Linear Burst Sequence                                                     Interleaved Burst Sequence

                    A[1:0]               A[1:0]       A[1:0]  A[1:0]                                                   A[1:0]  A[1:0]        A[1:0]          A[1:0]

       1st address       00                  01       10      11                  1st address                          00      01                  10        11

       2nd address       01                  10       11      00                  2nd address                          01      00                  11        10

       3rd address       10                  11       00      01                  3rd address                          10      11                  00        01

       4th address       11                  00       01      10                  4th address                          11      10                  01        00

Note:                                                                     Note:

The burst counter wraps to initial state on the 5th clock.                The burst counter wraps to initial state on the 5th clock.

Rev: 1.01a 8/2017                                             11/21                                                                    © 2015, GSI Technology

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Sleep Mode

During normal operation, ZZ must be pulled low, either by the user or by it’s internal pull down resistor. When ZZ is pulled high,

the SRAM will enter a Power Sleep mode after 2 cycles. At this time, internal state of the SRAM is preserved. When ZZ returns to

low, the SRAM operates normally after 2 cycles of wake up time.

Sleep mode is a low current, power-down mode in which the device is deselected and current is reduced to ISB2. The duration of

Sleep mode is dictated by the length of time the ZZ is in a high state. After entering Sleep mode, all inputs except ZZ become

disabled and all outputs go to High-Z The ZZ pin is an asynchronous, active high input that causes the device to enter Sleep mode.

When the ZZ pin is driven high, ISB2 is guaranteed after the time tZZI is met. Because ZZ is an asynchronous input, pending

operations or operations in progress may not be properly completed if ZZ is asserted. Therefore, Sleep mode must not be initiated

until valid pending operations are completed. Similarly, when exiting Sleep mode during tZZR, only a deselect or read commands

may be applied while the SRAM is recovering from Sleep mode.

                                       Sleep Mode Timing Diagram

                                  tKH

                             tKC       tKL

CK

                                                                       tZZR

                                       tZZS                      tZZH

ZZ

Designing for Compatibility

The GSI NBT SRAMs offer users a configurable selection between Flow Through mode and Pipeline mode via the FT signal

found on Pin 14. Not all vendors offer this option, however most mark Pin 14 as VDD or VDDQ on pipelined parts and VSS on flow

through parts. GSI NBT SRAMs are fully compatible with these sockets.

Rev: 1.01a 8/2017                            12/21                                                                     © 2015, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
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Absolute Maximum Ratings

(All voltages reference to VSS)

       Symbol                                   Description                             Value                                           Unit

       VDD                                 Voltage on VDD Pins                          –0.5 to 4.6                                     V

       VDDQ                                Voltage in VDDQ Pins                         –0.5 to 4.6                                     V

       VI/O                                Voltage on I/O Pins                 –0.5 to VDD +0.5 ( 4.6 V max.)                          V

       VIN                       Voltage on Other Input Pins                   –0.5 to VDD +0.5 ( 4.6 V max.)                          V

       IIN                               Input Current on Any Pin                       +/–20                                           mA

       IOUT                      Output Current on Any I/O Pin                          +/–20                                           mA

       PD                        Package Power Dissipation                              1.5                                             W

       TSTG                                Storage Temperature                          –55 to 125                                      oC

       TBIAS                             Temperature Under Bias                         –55 to 125                                      oC

Note:

Permanent damage to the device may occur if the Absolute Maximum Ratings are exceeded. Operation should be restricted to Recommended

Operating Conditions. Exposure to conditions exceeding the Absolute Maximum Ratings, for an extended period of time, may affect reliability of

this component.

Power Supply Voltage Ranges (1.8 V/2.5 V Version)

                   Parameter                                       Symbol      Min.                                    Typ.  Max.          Unit

                   1.8 V Supply Voltage                                 VDD1   1.7                                     1.8   2.0            V

                   2.5 V Supply Voltage                                 VDD2   2.3                                     2.5   2.7            V

                 1.8 V VDDQ I/O Supply Voltage                          VDDQ1  1.7                                     1.8   VDD            V

                 2.5 V VDDQ I/O Supply Voltage                          VDDQ2  2.3                                     2.5   VDD            V

VDDQ2 & VDDQ1 Range Logic Levels

                   Parameter                                       Symbol      Min.                                    Typ.  Max.          Unit

                   VDD Input High Voltage                               VIH    0.6*VDD                                 —     VDD + 0.3      V

                   VDD Input Low Voltage                                VIL    –0.3                                    —     0.3*VDD        V

Note:

Unless otherwise noted, all performance specifications quoted are evaluated for worst case in the temperature range marked on the device.

Rev: 1.01a 8/2017                                                13/21                                                       © 2015, GSI Technology

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Recommended Operating Temperatures

                   Parameter                                          Symbol        Min.                               Typ.         Max.            Unit

        Junction Temperature (Commercial Range Versions)                       TJ         0                            25           85              C

        Junction Temperature (Industrial Range Versions)*                      TJ   –40                                25           100             C

Note:

* The part numbers of Industrial Temperature Range versions end with the character “I”. Unless otherwise noted, all performance specifications

quoted are evaluated for worst case in the temperature range marked on the device.

Thermal Impedance

    Package        Test PCB            JA (C°/W)                  JA (C°/W)                JA (C°/W)                            JB (C°/W)      JC (C°/W)

                   Substrate           Airflow = 0 m/s             Airflow = 1 m/s        Airflow = 2 m/s

    100 TQFP       4-layer                38.28                       33.86                      32.67                              12.74           3.99

Notes:

1.     Thermal Impedance data is based on a number of samples from multiple lots and should be viewed as a typical number.

2.     Please refer to JEDEC standard JESD51-6.

3.     The characteristics of the test fixture PCB influence reported thermal characteristics of the device. Be advised that a good thermal path to

       the PCB can result in cooling or heating of the RAM depending on PCB temperature.

    Undershoot Measurement and Timing                                               Overshoot Measurement and Timing

       VIH                                                                                                                 20% tKC

                                                                                    VDD + 2.0 V

       VSS                                                                          50%

       50%                                                                          VDD

VSS – 2.0 V

                   20% tKC                                                                VIL

Note:

Input Under/overshoot voltage must be –2  V      >  Vi  < VDDn+2   V  not  to  exceed 4.6 V maximum, with a pulse width not to exceed 20%           tKC.

Capacitance

(TA = 25oC, f = 1 MHZ, VDD = 2.5 V)

              Parameter                                    Symbol                   Test conditions                          Typ.          Max.     Unit

              Input Capacitance                            CIN                      VIN = 0 V                                4                   5   pF

             Input/Output Capacitance                      CI/O                     VOUT = 0 V                               6                   7   pF

Note:

These parameters are sample tested.

Rev: 1.01a 8/2017                                                  14/21                                                                   © 2015, GSI Technology

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AC Test Conditions

                                Parameter                                                                              Conditions

                                Input high level                                                                       VDD – 0.2 V

                                Input low level                                                                        0.2 V

                                Input slew rate                                                                        1 V/ns

                            Input reference level                                                                      VDD/2

                          Output reference level                                                                       VDDQ/2

                                Output load                                                                            Fig. 1

Notes:

1.  Include scope and jig capacitance.

2.  Test conditions as specified with output loading as shown  in  Fig.  1  unless  otherwise   noted.

3.  Device is deselected as defined by the Truth Table.

                                                               Output Load 1

                                                  DQ

                                                                                 50            30pF*

                                                                         VDDQ/2

                                                            * Distributed Test Jig Capacitance

DC  Electrical Characteristics

        Parameter                                  Symbol                           Test Conditions                                 Min      Max

        Input Leakage Current                         IIL                             VIN = 0 to VDD                                –1 uA    1 uA

        (except mode pins)

        ZZ Input Current                              IIN1                          VDD  VIN  VIH                                 –1 uA    1 uA

                                                                                    0 V VIN VIH                                 –1 uA    100 uA

        FT Input Current                              IIN2                            VDD  VIN  VIL                               –100 uA  1 uA

                                                                                      0 V VIN VIL                               –1 uA    1 uA

        Output Leakage Current                        IOL                     Output Disable, VOUT = 0 to VDD                       –1 uA    1 uA

        Output High Voltage                           VOH2                    IOH = –8 mA, VDDQ = 2.375 V                           1.7 V    —

        Output High Voltage                           VOH3                    IOH = –8 mA, VDDQ = 3.135 V                           2.4 V    —

        Output Low Voltage                            VOL                             IOL = 8 mA                                    —        0.4 V

Rev: 1.01a 8/2017                                              15/21                                                                © 2015, GSI Technology

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Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.  Rev: 1.01a 8/2017       Operating Currents

                                                                                                                                                                                                                                                  -333               -250                  -200

                                                                                                                                                   Parameter       Test Conditions                            Mode             Symbol       0           –40    0                     0                     Unit

                                                                                                                                                                                                                                            to          to     to          –40       to          –40

                                                                                                                                                                                                                                            85°C        100°C  85°C        to 100°C  85°C        to 100°C

                                                                                                                                                                   Device Selected;                (x32/x36)     Pipeline              IDD  580         600    460         480       390         410       mA

                                                                                                                                                   Operating       All other inputs                              Flow Through          IDD  420         440    380         400       320         340       mA

                                                                                                                                                   Current         VIH or VIL                                 Pipeline              IDD  530         550    430         450       360         380       mA

                                                                                                                                                                   Output open                     (x18)         Flow Through          IDD  400         420    360         380       285         305       mA

                                                                                                                                                   Standby         ZZ VDD – 0.2 V                —             Pipeline              ISB  90          110    90          110       90          110       mA

                                                                                                                                                   Current                                                       Flow Through          ISB  90          110    90          110       90          110       mA

                                                                                                                                                   Deselect        Device Deselected;                            Pipeline              IDD  120         140    120         140       110         130       mA

                                                                                                                                                   Current         All other inputs                —             Flow Through          IDD  120         140    120         140       110         130       mA

                                                                                                                                                                   VIH or  VIL

                                                                                                                       16/21                   Notes:

                                                                                                                                               1.  IDD and IDDQ apply to any combination of VDD3,  VDD2, VDDQ3,  and VDDQ2 operation.

                                                                                                                                               2.  All parameters listed are worst case scenario.

                                                                                                                       © 2015, GSI Technology                                                                                                                                                                    GS81280Z18/36GT-xxxV
                                                                                                                             GS81280Z18/36GT-xxxV

AC Electrical Characteristics

                               Parameter                   Symbol              -333                                    -250            -200            Unit

                                                                          Min        Max          Min                        Max  Min        Max

                               Clock Cycle Time            tKC            3.0        —            4.0                        —    5.0        —         ns

                   Clock to Output Valid                   tKQ            —          2.5          —                          2.5  —          3.0       ns

    Pipeline       Clock to Output Invalid                 tKQX           1.5        —            1.5                        —    1.5        —         ns

                   Clock to Output in Low-Z                tLZ1           1.5        —            1.5                        —    1.5        —         ns

                               Setup time                  tS             1.0        —            1.2                        —    1.4        —         ns

                               Hold time                   tH             0.1        —            0.2                        —    0.4        —         ns

                               Clock Cycle Time            tKC            4.5        —            5.5                        —    6.5        —         ns

                   Clock to Output Valid                   tKQ            —          4.5          —                          5.5  —          6.5       ns

Flow Through       Clock to Output Invalid                 tKQX           2.0        —            2.0                        —    2.0        —         ns

                   Clock to Output in Low-Z                tLZ1           2.0        —            2.0                        —    2.0        —         ns

                               Setup time                  tS             1.3        —            1.5                        —    1.5        —         ns

                               Hold time                   tH             0.3        —            0.5                        —    0.5        —         ns

                               Clock HIGH Time             tKH            1.0        —            1.3                        —    1.3        —         ns

                               Clock LOW Time              tKL            1.2        —            1.5                        —    1.5        —         ns

                               Clock to Output in          tHZ1           1.5        2.5          1.5                        2.5  1.5        3.0       ns

                               High-Z

                               G to Output Valid           tOE            —          2.5          —                          2.5  —          3.0       ns

                   G to output in Low-Z                    tOLZ1          0          —            0                          —    0          —         ns

                   G to output in High-Z                   tOHZ1          —          2.5          —                          2.5  —          3.0       ns

                               ZZ setup time               tZZS2          5          —            5                          —    5          —         ns

                               ZZ hold time                tZZH2          1          —            1                          —    1          —         ns

                               ZZ recovery                 tZZR           20         —            20                         —    20         —         ns

Notes:

1.  These parameters are sampled and are not 100% tested.

2.  ZZ is an asynchronous signal. However, in order to be recognized  on  any given clock cycle,  ZZ must meet the                specified setup and  hold

    times as specified above.

Rev: 1.01a 8/2017                                          17/21                                                                  © 2015, GSI Technology

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                                                                                                                                  GS81280Z18/36GT-xxxV

                                                                      Pipeline Mode Timing          (NBT)

                       Write  A             Read B            Suspend        Read C        Write D        writeno-op        Read  E  Deselect

                                                              tKH               tKC

                                                                       tKL

CK

                       tH

                   tS

A                  A                     B                             C             D                                E

                       tH

                   tS

CKE

                       tH

                   tS

E*

                       tH

                   tS

ADV

                       tH

                   tS

W

                       tH                                                                                 tH

                   tS                                                                               tS

Bn

                                                                            tH                                                       tLZ             tHZ

                                                                       tS                                                            tKQ                  tKQX

DQ                                                                     D(A)          Q(B)           Q(C)              D(D)                     Q(E)

     *Note:  E  =  High(False) if    E1  =  1 or E2 =  0  or  E3 = 1

Rev: 1.01a 8/2017                                                           18/21                                                         © 2015, GSI Technology

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                                                                                                                               GS81280Z18/36GT-xxxV

                                                    Flow Through Mode Timing                         (NBT)

                       Write A           Write  B           Write B+1       Read C             Cont     Read D            Write E     Read F     Write G

                                                                       tKL

                                                            tKH                     tKC

CK

                       tH

                   tS

CKE

                       tH

                   tS

E

                       tH

                   tS

ADV

                       tH

                   tS

W

                       tH

                   tS

Bn

                       tH

                   tS

A0–An              A               B                                   C                             D                 E           F          G

                                                                                                                                      tKQ

                                         tH                                    tKQ                                             tKQX

                                   tS                                       tLZ                                           tHZ         tLZ           tKQX

DQ                                 D(A)             D(B)               D(B+1)            Q(C)                          Q(D)          D(E)     Q(F)        D(G)

                                                                                                            tOLZ

                                                                                                            tOE

                                                                                               tOHZ

G

                       *Note: E =  High(False)  if  E1 = 1  or  E2  =  0 or E3 = 1

Rev: 1.01a 8/2017                                                           19/21                                                          © 2015, GSI Technology

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                                             TQFP Package            Drawing   (Package  GT)

                                                                         L     

Symbol  Description             Min.         Nom.  Max               L1           c

    A1             Standoff     0.05         0.10  0.15                                  Pin 1

    A2  Body Thickness          1.35         1.40  1.45

    b              Lead Width   0.20         0.30  0.40

    c   Lead Thickness          0.09         —     0.20

    D   Terminal Dimension      21.9         22.0  22.1                  e                                                 D1  D

    D1  Package Body            19.9         20.0  20.1

    E   Terminal Dimension      15.9         16.0  16.1                  b

    E1  Package Body            13.9         14.0  14.1

    e              Lead Pitch   —            0.65  —

    L              Foot Length  0.45         0.60  0.75

    L1             Lead Length  —            1.00  —                 A1

    Y              Coplanarity                     0.10                        A2                                      E1

                                                                            Y                                          E

                  Lead Angle   0           —     7

Notes:

1.  All dimensions are in millimeters (mm).

2.  Package width and length do not include mold protrusion.

Rev: 1.01a 8/2017                                             20/21                                                        © 2015, GSI Technology

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                                                                                                                       GS81280Z18/36GT-xxxV

Ordering Information—GSI NBT Synchronous SRAM

    Org            Part Number1,2                     Type                                     Package                 Speed3                        TJ4

                                                                                                                       (MHz/ns)

    4M x 18  GS81280Z18GT-333V     NBT Pipeline/Flow Through                    RoHS-compliant TQFP                    333/4.5                       C

    4M x 18  GS81280Z18GT-250V     NBT Pipeline/Flow Through                    RoHS-compliant TQFP                    250/5.5                       C

    4M x 18  GS81280Z18GT-200V     NBT Pipeline/Flow Through                    RoHS-compliant TQFP                    200/6.5                       C

    2M x 36  GS81280Z36GT-333V     NBT Pipeline/Flow Through                    RoHS-compliant TQFP                    333/4.5                       C

    2M x 36  GS81280Z36GT-250V     NBT Pipeline/Flow Through                    RoHS-compliant TQFP                    250/5.5                       C

    2M x 36  GS81280Z36GT-200V     NBT Pipeline/Flow Through                    RoHS-compliant TQFP                    200/6.5                       C

    4M x 18  GS81280Z18GT-333IV    NBT Pipeline/Flow Through                    RoHS-compliant TQFP                    333/4.5                       I

    4M x 18  GS81280Z18GT-250IV    NBT Pipeline/Flow Through                    RoHS-compliant TQFP                    250/5.5                       I

    4M x 18  GS81280Z18GT-200IV    NBT Pipeline/Flow Through                    RoHS-compliant TQFP                    200/6.5                       I

    2M x 36  GS81280Z36GT-333IV    NBT Pipeline/Flow Through                    RoHS-compliant TQFP                    333/4.5                       I

    2M x 36  GS81280Z36GT-250IV    NBT Pipeline/Flow Through                    RoHS-compliant TQFP                    250/5.5                       I

    2M x 36  GS81280Z36GT-200IV    NBT Pipeline/Flow Through                    RoHS-compliant TQFP                    200/6.5                       I

Notes:

1.  Customers requiring delivery in Tape and Reel should add the character “T” to the end of the part number. 

    Example: GS81280Z36GT-200IVT.

2.  Packages listed with the additional “G” designator are 6/6 RoHS compliant.

3.  The speed column indicates the cycle frequency (MHz) of the device in Pipeline mode and the latency (ns) in Flow Through mode. Each

    device is Pipeline/Flow Through mode-selectable by the user.

4.  C = Commercial Temperature Range. I = Industrial Temperature Range.

5.  GSI offers other versions this type of device in many different configurations and with a variety of different features, only some of which are

    covered in this datasheet. See the GSI Technology web site (www.gsitechnology.com) for a complete listing of current offerings

144Mb Sync SRAM Datasheet Revision History

             File Name             Types of Changes               Revisions

                                   Format or Content

             81280Zxx_r1                                          • Creation of new datasheet

        81280Zxx_r1_01             Content                        • Updated for MP status

                                                                  • (Rev1.01a:  Corrected erroneous Truth Table)

Rev: 1.01a 8/2017                                     21/21                                                            © 2015, GSI Technology

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
Mouser Electronics

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GSI Technology:

GS81280Z18GT-250V       GS81280Z36GT-250V  GS81280Z36GT-333IV  GS81280Z36GT-200IV  GS81280Z18GT-333V

GS81280Z36GT-333V       GS81280Z18GT-200V  GS81280Z18GT-200IV  GS81280Z18GT-333IV  GS81280Z36GT-200V

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