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FS32K142HRT0VLHR

器件型号:FS32K142HRT0VLHR
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:NXP
厂商官网:https://www.nxp.com
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器件描述

ARM Microcontrollers - MCU FS32K142HRT0VLHT/QFP64///

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
NXP
产品种类:
Product Category:
ARM Microcontrollers - MCU
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
LQFP-64
系列:
Series:
S32K1
Core:ARM Cortex M4F
Data Bus Width:32 bit
Maximum Clock Frequency:80 MHz
Program Memory Size:256 kB
Data RAM Size:32 kB
ADC Resolution:12 bit
工作电源电压:
Operating Supply Voltage:
2.7 V to 5.5 V
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 105 C
接口类型:
Interface Type:
CAN, I2C, SPI, UART
产品:
Product:
MCU
Program Memory Type:Flash
商标:
Brand:
NXP / Freescale
Data RAM Type:SRAM
Data ROM Size:4 kB
Data ROM Type:EEPROM
Analog Supply Voltage:2.7 V to 5.5 V
DAC Resolution:8 bit
Number of ADC Channels:16 Channel
Number of Timers/Counters:4 x 16 bit
产品类型:
Product Type:
ARM Microcontrollers - MCU
子类别:
Subcategory:
Microcontrollers - MCU
电源电压-最大:
Supply Voltage - Max:
5.5 V
电源电压-最小:
Supply Voltage - Min:
2.7 V
看门狗计时器:
Watchdog Timers:
Watchdog Timer

FS32K142HRT0VLHR器件文档内容

NXP Semiconductors                                                                   Document Number S32K1XX

Data Sheet: Advance Information                                                                           Rev. 7, 04/2018

S32K1xx Data Sheet                                                                   S32K1XX

Notes                                                    •  Power management

•  Technical information for the S32K116 and S32K118        –                Low-power Arm Cortex-M4F/M0+ core with

   device families is preliminary until these devices                        excellent energy efficiency

   achieve qualification.                                   –                Power Management Controller (PMC) with multiple

                                                                             power modes: HSRUN, RUN, STOP, VLPR, and

•  Following two are the available attachments with                          VLPS. Note: CSEc (Security) or EEPROM writes/

   Datasheet:                                                                erase will trigger error flags in HSRUN mode (112

   –  S32K1xx_Orderable_Part_Number_ List.xlsx                               MHz) because this use case is not allowed to

   –  S32K1xx_Power_Modes_Configuration.xlsx                                 execute simultaneously. The device will need to

Key Features                                                                 switch to RUN mode (80 Mhz) to execute CSEc

                                                                             (Security) or EEPROM writes/erase.

•  Operating characteristics                                –                Clock gating and low power operation supported on

   –  Voltage range: 2.7 V to 5.5 V                                          specific peripherals.

   –  Ambient temperature range: -40 °C to 105 °C for    •  Memory and memory interfaces

      HSRUN mode, -40 °C to 125 °C for RUN mode             –                Up to 2 MB program flash memory with ECC

•  Arm™ Cortex-M4F/M0+ core, 32-bit CPU                     –                64 KB FlexNVM for data flash memory with ECC

   –  Supports up to 112 MHz frequency (HSRUN mode)                          and EEPROM emulation. Note: CSEc (Security) or

      with 1.25 Dhrystone MIPS per MHz                                       EEPROM writes/erase will trigger error flags in

   –  Arm Core based on the Armv7 Architecture and                           HSRUN mode (112 MHz) because this use case is

      Thumb®-2 ISA                                                           not allowed to execute simultaneously. The device

   –  Integrated Digital Signal Processor (DSP)                              will need to switch to RUN mode (80 MHz) to

   –  Configurable Nested Vectored Interrupt Controller                      execute CSEc (Security) or EEPROM writes/erase.

      (NVIC)                                                –                Up to 256 KB SRAM with ECC

   –  Single Precision Floating Point Unit (FPU)            –                Up to 4 KB of FlexRAM for use as SRAM or

•  Clock interfaces                                                          EEPROM emulation

   –  4 - 40 MHz fast external oscillator (SOSC)            –                Up to 4 KB Code cache to minimize performance

   –  48 MHz Fast Internal RC oscillator (FIRC)                              impact of memory access latencies

   –  8 MHz Slow Internal RC oscillator (SIRC)              –                QuadSPI with HyperBus™ support

   –  128 kHz Low Power Oscillator (LPO)                 •  Mixed-signal analog

   –  Up to 112 MHz (HSRUN) System Phased Lock              –                Up to two 12-bit Analog-to-Digital Converter

      Loop (SPLL)                                                            (ADC) with up to 32 channel analog inputs per

   –  Up to 50 MHz DC external square wave input clock                       module

   –  Real Time Counter (RTC)                               –                One Analog Comparator (CMP) with internal 8-bit

                                                                             Digital to Analog Converter (DAC)

                                                         •  Debug functionality

                                                            –                Serial Wire JTAG Debug Port (SWJ-DP) combines

                                                            –                Debug Watchpoint and Trace (DWT)

                                                            –                Instrumentation Trace Macrocell (ITM)

                                                            –                Test Port Interface Unit (TPIU)

                                                            –                Flash Patch and Breakpoint (FPB) Unit

                                                         •  Human-machine interface (HMI)

                                                            –                Up to 156 GPIO pins with interrupt functionality

                                                            –                Non-Maskable Interrupt (NMI)

This document contains information on a pre-production product. Specifications

and pre-production information herein are subject to change without notice.
•  Communications interfaces

   –  Up to three Low Power Universal Asynchronous Receiver/Transmitter (LPUART/LIN) modules with DMA support

      and low power availability

   –  Up to three Low Power Serial Peripheral Interface (LPSPI) modules with DMA support and low power availability

   –  Up to two Low Power Inter-Integrated Circuit (LPI2C) modules with DMA support and low power availability

   –  Up to three FlexCAN modules (with optional CAN-FD support)

   –  FlexIO module for emulation of communication protocols and peripherals (UART, I2C, SPI, I2S, LIN, PWM, etc).

   –  Up to one 10/100Mbps Ethernet with IEEE1588 support and two Synchronous Audio Interface (SAI) modules.

•  Safety and Security

   –  Cryptographic Services Engine (CSEc) implements a comprehensive set of cryptographic functions as described in the

      SHE (Secure Hardware Extension) Functional Specification. Note: CSEc (Security) or EEPROM writes/erase will

      trigger error flags in HSRUN mode (112 MHz) because this use case is not allowed to execute simultaneously. The

      device will need to switch to RUN mode (80 MHz) to execute CSEc (Security) or EEPROM writes/erase.

   –  128-bit Unique Identification (ID) number

   –  Error-Correcting Code (ECC) on flash and SRAM memories

   –  System Memory Protection Unit (System MPU)

   –  Cyclic Redundancy Check (CRC) module

   –  Internal watchdog (WDOG)

   –  External Watchdog monitor (EWM) module

•  Timing and control

   –  Up to eight independent 16-bit FlexTimers (FTM) modules, offering up to 64 standard channels (IC/OC/PWM)

   –  One 16-bit Low Power Timer (LPTMR) with flexible wake up control

   –  Two Programmable Delay Blocks (PDB) with flexible trigger system

   –  One 32-bit Low Power Interrupt Timer (LPIT) with 4 channels

   –  32-bit Real Time Counter (RTC)

•  Package

   –  32-pin QFN, 48-pin LQFP, 64-pin LQFP, 100-pin LQFP, 100-pin MAPBGA, 144-pin LQFP, 176-pin LQFP package

      options

•  16 channel DMA with up to 63 request sources using DMAMUX

                                      S32K1xx Data Sheet, Rev. 7, 04/2018

2                                                                          NXP Semiconductors
                        Table of                                                                             Contents

1  Block diagram.................................................................................... 4                6.2.5  SPLL electrical specifications .....................................31

2  Feature comparison............................................................................ 5              6.3  Memory and memory interfaces................................................31

3  Ordering information......................................................................... 7                    6.3.1  Flash memory module (FTFC) electrical

   3.1  Selecting orderable part number ...............................................7                                     specifications................................................................31

   3.2  Ordering information ................................................................ 8                              6.3.1.1  Flash timing specifications —

4  General............................................................................................... 9                           commands................................................ 31

   4.1  Absolute maximum ratings........................................................9                                    6.3.1.2  Reliability specifications..........................36

   4.2  Voltage and current operating requirements..............................10                                    6.3.2  QuadSPI AC specifications..........................................37

   4.3  Thermal operating characteristics..............................................11                        6.4  Analog modules......................................................................... 41

   4.4  Power and ground pins.............................................................. 12                        6.4.1  ADC electrical specifications...................................... 41

   4.5  LVR, LVD and POR operating requirements............................14                                                6.4.1.1  12-bit ADC operating conditions............. 41

   4.6  Power mode transition operating behaviors.............................. 15                                           6.4.1.2  12-bit ADC electrical characteristics....... 43

   4.7  Power consumption................................................................... 16                       6.4.2  CMP with 8-bit DAC electrical specifications............ 45

   4.8  ESD handling ratings.................................................................20                  6.5  Communication modules........................................................... 49

   4.9  EMC radiated emissions operating behaviors........................... 20                                      6.5.1  LPUART electrical specifications............................... 49

5  I/O parameters....................................................................................21               6.5.2  LPSPI electrical specifications.................................... 49

   5.1  AC electrical characteristics...................................................... 21                        6.5.3  LPI2C electrical specifications.................................... 55

   5.2  General AC specifications......................................................... 21                         6.5.4  FlexCAN electical specifications.................................56

   5.3  DC electrical specifications at 3.3 V Range.............................. 22                                  6.5.5  SAI electrical specifications........................................ 56

   5.4  DC electrical specifications at 5.0 V Range.............................. 23                                  6.5.6  Ethernet AC specifications.......................................... 58

   5.5  AC electrical specifications at 3.3 V range .............................. 24                                 6.5.7  Clockout frequency......................................................61

   5.6  AC electrical specifications at 5 V range ................................. 24                           6.6  Debug modules.......................................................................... 61

   5.7  Standard input pin capacitance.................................................. 25                           6.6.1  SWD electrical specofications .................................... 61

   5.8  Device clock specifications....................................................... 25                         6.6.2  Trace electrical specifications......................................63

6  Peripheral operating requirements and behaviors.............................. 26                                   6.6.3  JTAG electrical specifications..................................... 64

   6.1  System modules......................................................................... 26           7   Thermal attributes.............................................................................. 67

   6.2  Clock interface modules............................................................ 26                   7.1  Description.................................................................................67

        6.2.1  External System Oscillator electrical specifications....26                                        7.2  Thermal characteristics..............................................................67

        6.2.2  External System Oscillator frequency specifications . 28                                          7.3  General notes for specifications at maximum junction

        6.2.3  System Clock Generation (SCG) specifications.......... 30                                              temperature................................................................................ 72

               6.2.3.1  Fast internal RC Oscillator (FIRC)                                                   8   Dimensions.........................................................................................73

                        electrical specifications............................ 30                                 8.1  Obtaining package dimensions ................................................. 73

               6.2.3.2  Slow internal RC oscillator (SIRC)                                                   9   Pinouts................................................................................................74

                        electrical specifications ........................... 30                                 9.1  Package pinouts and signal descriptions....................................74

        6.2.4  Low Power Oscillator (LPO) electrical specifications                                          10  Revision History.................................................................................74

               ......................................................................................31

                        S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                                                                                                                                          3
Block diagram

1  Block diagram

Following figures show superset high level architecture block diagrams of S32K14x

series and S32K11x series respectively. Other devices within the family have a subset                                                                                             of

the features. See Feature comparison for chip specific values.

                      MCM                           Arm Cortex M4F
                                                                 Core
        Async         TPIU
        Trace
        port                        PPB                                     NVIC     AWIC

        JTAG &        SWJ-DP        AHB-AP                                  ITM
   Serial Wire
                                                                 FPU        FPB
                                                                                                                                     Clock        generation

                                                                 DSP        DWT              DMA

                                                    DCODE        ICODE       System          MUX                            LPO      SIRC         FIRC             SOSC

                                                                                                                            128 kHz  8 MHz        48 MHz      4-40 MHz  8-40 MHz

                                                                 Mux                         eDMA                                                                       SPLL

                                                                                                                 TCD
                                                                                                                 512B
                              LMEM
                                                    System MPU1
        Main SRAM2

        Upper region  EIM        LMEM

                                 controller

        Lower region                                             Code Cache

                                                                                                                 ENET

                                                                        M0   M1              M2                  M3

                      S1                                              S2     Crossbar  switch (AXBS-Lite)                   S3                          S0

                      System MPU1                                Mux                                                   System MPU1                System MPU1

                                                                                       GPIO                                 QuadSPI               Flash memory

                                                                                                                                                    controller

                                                    Peripheral bus controller

                                                                                                                                                        FlexRAM/

                                                                                                      Low Power                                           SRAM

   ERM                WDOG       12-bit ADC                      LPI2C               FlexIO              Timer              LPIT

                      CMP                                                                                                                   Code flash            Data flash
                                                                                                                                            memory                 memory
        EWM           8-bit DAC     LPUART                                  FlexCAN        FlexTimer                  QSPI

        CRC           TRGMUX                        LPSPI                   PDB              RLPTICT                   SAI                                  CSEc3

   1: On this device, NXP’s system MPU implements the safety mechanisms to prevent masters from

   accessing restricted memory regions. This system MPU provides memory protection at the                                                           Device architectural IP
                                                                                                                                                        on all S32K devices
   level of the Crossbar Switch. Each Crossbar master (Core, DMA, Ethernet) can be assigned

   different access rights to each protected memory region. The Arm M4 core version in this family                                          Key:        Peripherals present

   does not integrate the Arm Core MPU, which would concurrently monitor only core-initiated memory

   accesses. In this document, the term MPU refers to NXP’s system MPU.                                                                                 on all S32K devices

   2: For the device-specific sizes, see the "On-chip SRAM sizes" table in the "Memories and Memory Interfaces"                                     Peripherals present

   chapter of the S32K1xx Series Reference Manual.                                                                                                  on selected S32K devices

   3: CSEc (Security) or EEPROM writes/erase will trigger error flags in HSRUN mode (112 MHz) because this                                        (see the "Feature Comparison"
                                                                                                                                                        section)
   use case is not allowed to execute simultaneously. The device need to switch to RUN mode (80 MHz) to

   execute CSEc (Security) or EEPROM writes/erase.

                Figure 1. High-level architecture diagram                                                              for      the  S32K14x family

                                                                 S32K1xx Data Sheet, Rev. 7, 04/2018

4                                                                                                                                                           NXP Semiconductors
                                                                                                                                                                            Feature  comparison

                                                                                                                         IO PORT

                            Arm Cortex M0+

                                                              IO PORT                                                                       Clock  generation

Serial Wire  SW-DP                                                                                                       LPO              SIRC     FIRC           SOSC

                            AHB-AP                            NVIC                  AWIC                                 128 kHz          8 MHz    48 MHz         4-40 MHz

                                                              PPB                                             DMA

                                                 Unified Bus                                                  MUX

                                                              BPU

                                                              MTB+DWT                                         eDMA

                                                 AHBLite                                                      AHBLite

                                M0                                                                            M2

                                                                          Crossbar  switch (AXBS-Lite)

                                                 S0                                               S1                                      S2

                    System MPU1                                                                   System MPU1

                                                                                                  EIM

                    Flash memory

                            controller                                                            SRAM2

                                FlexRAM/

                                SRAM2

                    Code flash                                Data flash                                                       Peripheral bus controller

                    memory                                    memory

                                                                                    ERM           WDOG                   12-bit ADC       LPI2C           FlexIO      Low Power      LPIT

                                                                                                                                                                        Timer

                                CSEc

                                                                                        CMU                   CMP        LPUART             FlexCAN        FlexTimer           GPIO

                                                                                                              8-bit DAC

                                                                                                  CRC                  TRGMUX        LPSPI           PDB          RLTPCIT

1: On this device, NXP’s system MPU implements the safety mechanisms to prevent masters from                                                                                Device architectural IP
                                                                                                                                                                               on all S32K devices
accessing restricted memory regions. This system MPU provides memory protection at the

level of the Crossbar Switch. Crossbar master (Core, DMA) can be assigned                                                                                                      Peripherals present

different access rights to each protected memory region. The Arm M0+ core version in this family                                                                  Key:

does not integrate the Arm Core MPU, which would concurrently monitor only core-initiated memory                                                                               on all S32K devices

accesses. In this document, the term MPU refers to NXP’s system MPU.                                                                                                           Peripherals present

2: For the device-specific sizes, see the "On-chip SRAM sizes" table in the "Memories and Memory Interfaces"                                                                on selected S32K devices

chapter of the S32K1xx Series Reference Manual.                                                                                                                             (see the "Feature Comparison"

                                                                                                                                                                                 section)

             Figure 2. High-level architecture                                                                diagram                for  the    S32K11x          family

2  Feature comparison

The following figure summarizes the memory, peripherals and packaging options for the

S32K1xx devices. All devices which share a common package are pin-to-pin compatible.

                                                                          S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                                                                                                                         5
Feature           comparison

                                                                                                    S32K11x                                                 S32K14x

                                         Parameter                                     K116                       K118         K142                   K144                 K146               K148

                  Core                                                                              Arm® Cortex™-M0+                                            Arm® Cortex™-M4F

                  Frequency                                                                         48 MHz                         80 MHz (RUN mode) or 112 MHz (HSRUN                mode)1

                  IEEE-754 FPU

                  Cryptographic Services Engine (CSEc)1

                  CRC module                                                                        1x                                                            1x

                  ISO 26262                                                                capable up to ASIL-B                                       capable up to ASIL-B

                  Peripheral speed                                                                 up to 48 MHz                                       up to 112 MHz (HSRUN)

                  Crossbar

   System         DMA

                  External Watchdog Monitor (EWM)

                  Memory Protection Unit (MPU)

                  FIRC CMU

                  Watchdog                                                                          1x                                                            1x

                  Low power modes

                  HSRUN mode1

                  Number of I/Os                                                       up to 43                   up to 58             up to 89                         up to 128     up to 156

                  Single supply voltage                                                             2.7 - 5.5 V                                               2.7 - 5.5 V

                  Ambient Operation Temperature (Ta)                                   -40oC to +85oC / +105oC / +125oC                      -40oC to +85oC / +105oC / +125oC

                  Flash                                                                128 KB                     256 KB       256 KB                 512 KB               1 MB       2 MB2

                  Error Correcting Code (ECC)

                  System RAM (including FlexRAM and MTB)                               17 KB                      25 KB        32 KB                  48/64 KB          96/128 KB     192/256 KB

   Memory         FlexRAM (also available as system RAM)                                            2 KB                                                          4 KB

                  Cache                                                                                                                                           4 KB

                  EEPROM emulated by FlexRAM1                                          2 KB (up to 32 KB D-Flash)                      4 KB (up to 64 KB D-Flash)                     See footnote   3

                  External memory interface                                                                                                                                           QuadSPI incl.

                                                                                                                                                                                      HyperBus™

                  Low Power Interrupt Timer (LPIT)                                                  1x                                                            1x

   Timer          FlexTimer (16-bit counter) 8 channels                                             2x (16)                                  4x (32)                       6x (48)    8x (64)

                  Low Power Timer (LPTMR)                                                           1x                                                            1x

                  Real Time Counter (RTC)                                                           1x                                                            1x

                  Programmable Delay Block (PDB)                                                    1x                                                            2x

   Analog         Trigger mux (TRGMUX)                                                 1x (43)                    1x (45)                    1x (64)                       1x (73)    1x (81)

                  12-bit SAR ADC (1 Msps each)                                         1x (13)                    1x (16)                    2x (16)                       2x (24)    2x (32)

                  Comparator with 8-bit DAC                                                         1x                                                            1x

                  10/100 Mbps IEEE-1588 Ethernet MAC                                                                                                                                          1x

   Communication  Serial Audio Interface (AC97, TDM, I2S)                                                                                                                                     2x

                  Low Power UART/LIN (LPUART)                                                       2x                         2x                                          3x

                  (Supports LIN protocol versions 1.3, 2.0, 2.1, 2.2A, and SAE J2602)

                  Low Power SPI (LPSPI)                                                1x                         2x           2x                                          3x

                  Low Power I2C (LPI2C)                                                             1x                                                1x                                      2x

                  FlexCAN                                                                           1x                         2x                     3x                   3x                 3x

                  (CAN-FD ISO/CD 11898-1)                                                           (1x with FD)               (1x with FD)  (1x with FD)               (2x with FD)  (3x with FD)

                  FlexIO (8 pins configurable as UART, SPI, I2C, I2S)                               1x                                                        1x

                  Debug & trace                                                        SWD, MTB (1 KB), JTAG4                         SWD, JTAG (ITM, SWV, SWO)                       SWD, JTAG

   IDEs                                                                                                                                                                               (ITM, SWV,

                                                                                                                                                                                      SWO), ETM

                  Ecosystem                                                            NXP S32 Design Studio (GCC) + SDK,                    NXP S32 Design Studio (GCC) + SDK,

                  (IDE, compiler, debugger)                                            IAR, GHS, Arm®, Lauterbach, iSystems                  IAR, GHS, Arm®, Lauterbach, iSystems

   Other                                                                                                                                     64-pin LQFP                64-pin LQFP   100-pin MAPBGA

                  Packages5                                                            32-pin QFN                 48-pin LQFP  64-pin LQFP   100-pin LQFP         100-pin MAPBGA      144-pin LQFP

                                                                                       48-pin LQFP                64-pin LQFP  100-pin LQFP  100-pin MAPBGA             100-pin LQFP  176-pin LQFP

                                                                                                                                                                      144-pin LQFP

                  LEGEND:

                            Not implemented

                            Available on the device

                         1  No write or erase access to Flash module, including Security (CSEc) and EEPROM commands, are allowed when

                            device is running at HSRUN mode (112MHz) or VLPR mode.

                         2  Available when EEEPROM, CSEc and Data Flash are not used. Else only up to 1,984 KB is available for Program Flash.

                         3  4 KB (up to 512 KB D-Flash as a part of 2 MB Flash). Up to 64 KB of flash is used as EEPROM backup and the remaining 448 KB

                            of the last 512 KB block can be used as Data flash or Program flash. See chapter FTFC for details.

                         4  Only for Boundary Scan Register

                         5  See Dimensions section for package drawings

                                                    Figure 3. S32K1xx product series comparison

                                                                       S32K1xx Data Sheet, Rev. 7, 04/2018

6                                                                                                                                                                           NXP Semiconductors
                                                                    Ordering information

3    Ordering information

3.1  Selecting orderable part number

Not all part number combinations are available. See the attachment

S32K1xx_Orderable_Part_Number_ List.xlsx attached with the Datasheet for a list of

standard orderable part numbers.

                    S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                  7
Ordering information

3.2         Ordering information

                                                           F/P          S32     K  1  0  0  X       Y  T0   M  LH           R

                                     Product status

                             Product type/brand

                                     Product line

                                     Series/Family

                               (including generation)

                                     Core platform/

                                     Performance

                                     Memory size

                  Ordering option 1: Letter

                  Ordering option 2: Letter

                                     Wafer Fab and

                                     revision

                                     Temperature

                                     Package

                               Tape and Reel

   Product status                                          Ordering option                                                     Temperature

   P: Prototype                                            X: Speed                                                            V: -40C to 105C

   F: Qualified                                            B: 48 MHz without DMA (S32K11x only)                                M: -40C to 125C

                                                           L: 48 MHz with DMA (S32K11x only)                                   W: -40C to 150C2

   Product type/brand                                      H: 80 MHz

   S32: Automotive 32-bit MCU                              U1: 112 MHz (Not valid with M temperature/125C)

                                                           Y: Optional feature                                                 Package

   Product line                                            R: Max. RAM                                                         Pins    LQFP  QFN  BGA

   K: Arm Cortex MCUs                                      F: CAN FD, FlexIO, max. RAM

                                                           A1: CAN FD, FlexIO, Security, max. RAM                              32      -     FM   -

   Series/Family                                           E: Ethernet, Audio, max. RAM (S32K148 only)                         48      LF    -    -

   1: 1st product series                                   J1: CAN FD, FlexIO, Security, Ethernet,                             64      LH    -    -

   2: 2nd product series                                   Audio, max. RAM (S32K148 only)

                                                                                                                               100     LL    -    MH

   Core platform/Performance                               Wafer, Fab and revision                                             144     LQ    -    -

   1: Arm Cortex M0+                                       Fx: ATMC2                                                           176     LU    -    -

   4: Arm Cortex M4F                                       Tx: GF

                                                           XX: Flex #2                                                         Tape and Reel

   Memory size                                                                                                                 T: Trays/Tubes

                                                           x0: 1st revision                                                    R: Tape and Reel

            2     4      6     8

   S32K11x               128K  256K

   S32K14x  256K  512K   1M    2M

   1. CSEc (Security) or EEPROM writes/erase will trigger error flags in HSRUN mode (112 MHz) because this use case is not allowed to

   execute simultaneously. The device will need to switch to RUN mode (80 MHz) to execute CSEc (Security) or EEPROM writes/erase.

   2. Not supported yet

   3. Part numbers no longer offered as standard include:

   Ordering Option X (M:64MHz); Ordering Option Y (N: no optional features; S: Security, max. RAM); Temperature (C: -40C to 85C)

                                                                             NOTE

                               Not all part number combinations are available. See S32K1xx_Orderable_Part_Number_List.xlsx

                                     attached with the Datasheet for list of standard orderable parts.

                                                       Figure 4. Ordering information

                                                       S32K1xx Data Sheet, Rev. 7, 04/2018

8                                                                                                                                    NXP Semiconductors
                                                                                                                            General

4    General

4.1  Absolute maximum ratings

                                                               NOTE

                     •  Functional operating conditions appear in the DC electrical

                        characteristics. Absolute maximum ratings are stress

                        ratings only, and functional operation at the maximum

                        values is not guaranteed. See footnotes in the following

                        table for specific conditions.

                     •  Stress beyond the listed maximum values may affect device

                        reliability or cause permanent damage to the device.

                     •  All the limits defined in the datasheet specification must be

                        honored together and any violation to any one or more will

                        not guarantee desired operation.

                     •  Unless otherwise specified, all maximum and minimum

                        values in the datasheet are across process, voltage, and

                        temperature.

                             Table 1.         Absolute maximum ratings

     Symbol             Parameter                                     Conditions1  Min                            Max       Unit

     VDD2               2.7 V - 5. 5V input supply voltage            —            -0.3                           5.8 3     V

     VREFH              3.3 V / 5.0 V ADC high reference voltage      —            -0.3                           5.8 3     V

    IINJPAD_DC_ABS4     Continuous DC input current (positive /       —            -3                             +3        mA

                        negative) that can be injected into an I/O

                        pin

     VIN_DC             Continuous DC Voltage on any I/O pin          —            -0.8                           5.85      V

                        with respect to VSS

     IINJSUM_DC_ABS     Sum of absolute value of injected currents    —            —                              30        mA

                        on all the pins (Continuous DC limit)

     Tramp6             ECU supply ramp rate                          —            0.5 V/min                      500 V/ms  —

     Tramp_MCU7         MCU supply ramp rate                          —            0.5 V/min                      100 V/ms  —

     TA8                Ambient temperature                           —            -40                            125       °C

     TSTG               Storage temperature                           —            -55                            165       °C

     VIN_TRANSIENT      Transient overshoot voltage allowed on        —            —                              6.8 9     V

                        I/O pin beyond VIN_DC limit

1.  All voltages are referred to VSS unless otherwise specified.

2.  As VDD varies between the minimum value and the absolute maximum value the analog characteristics of the I/O and the

    ADC will both change. See section I/O parameters and ADC electrical specifications respectively for details.

3.  60 s lifetime – No restrictions i.e. The part can switch.

    10 hours lifetime – Device in reset i.e. The part cannot switch.

                                      S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                                              9
General

4.  When input pad voltage levels are close to VDD or VSS, practically no current injection is possible.

5.  While respecting the maximum current injection limit

6.  This is the Electronic Control Unit (ECU) supply ramp rate and not directly the MCU ramp rate. Limit applies to both

    maximum absolute maximum ramp rate and typical operating conditions.

7.  This is the MCU supply ramp rate and the ramp rate assumes that the S32K1xx HW design guidelines in AN5426 are

    followed. Limit applies to both maximum absolute maximum ramp rate and typical operating conditions.

8.  TJ (Junction temperature)=135 °C. Assumes TA=125 °C for RUN mode

    TJ (Junction temperature)=125 °C. Assumes TA=105 °C for HSRUN mode

     •    Assumes maximum θJA for 2s2p board. See Thermal characteristics

9.  60 seconds lifetime; device in reset (no outputs enabled/toggling)

4.2       Voltage and current operating requirements

                                                             NOTE

                    Device functionality is guaranteed up to the LVR assert level,

                    however electrical performance of 12-bit ADC, CMP with 8-bit

                    DAC, IO electrical characteristics, and communication modules

                    electrical characteristics would be degraded when voltage drops

                    below 2.7 V

Table 2.     Voltage and current operating requirements 1

     Symbol         Description                                         Min.             Max.                     Unit    Notes

     VDD2           Supply voltage                                      2.73             5.5                      V        4

     VDD_OFF        Voltage allowed to be developed on VDD              0                0.1                      V

                    pin when it is not powered from any

                    external power supply source.

     VDDA           Analog supply voltage                               2.7              5.5                      V        4

    VDD – VDDA      VDD-to-VDDA differential voltage                    – 0.1            0.1                      V        4

     VREFH          ADC reference voltage high                          2.7              VDDA + 0.1               V        5

     VREFL          ADC reference voltage low                           -0.1             0.1                      V

     VODPU          Open drain pullup voltage level                     VDD              VDD                      V        6

    IINJPAD_DC_OP7  Continuous DC input current (positive /             -3               +3                       mA

                    negative) that can be injected into an I/O

                    pin

    IINJSUM_DC_OP   Continuous total DC input current that can          —                30                       mA

                    be injected across all I/O pins such that

                    there's no degradation in accuracy of

                    analog modules: ADC and ACMP (See

                    section Analog Modules)

1.  Typical conditions assumes VDD = VDDA = VREFH = 5 V, temperature = 25 °C and typical silicon process unless otherwise

    stated.

2.  As VDD varies between the minimum value and the absolute maximum value the analog characteristics of the I/O and the

    ADC will both change. See section I/O parameters and ADC electrical specifications respectively for details.

3.  S32K148 will operate from 2.7 V when executing from internal FIRC. When the PLL is engaged S32K148 is guaranteed to

    operate from 2.97 V. All other S32K family devices operate from 2.7 V in all modes.

4.  VDD and VDDA must be shorted to a common source on PCB. The differential voltage between VDD and VDDA is for RF-AC

    only. Appropriate decoupling capacitors to be used to filter noise on the supplies. See application note AN5032 for

    reference supply design for SAR ADC.

                                          S32K1xx Data Sheet, Rev. 7, 04/2018

10                                                                                                        NXP Semiconductors
                                                                                                                General

5.  VREFH should always be equal to or less than VDDA + 0.1 V and VDD + 0.1 V

6.  Open drain outputs must be pulled to VDD.

7.  When input pad voltage levels are close to VDD or VSS, practically no current injection is possible.

4.3       Thermal operating characteristics

Table 3.  Thermal operating characteristics for 64 LQFP,                       100  LQFP,  and            100 MAP-BGA

          packages.

     Symbol          Parameter                                                      Value                       Unit

                                                               Min.                 Typ.                  Max.

    TA C-Grade Part  Ambient temperature under bias            −40                  —                     851   ℃

    TJ C-Grade Part  Junction temperature under bias           −40                  —                     1051  ℃

    TA V-Grade Part  Ambient temperature under bias            −40                  —                     1051  ℃

    TJ V-Grade Part  Junction temperature under bias           −40                  —                     1251  ℃

    TA M-Grade Part  Ambient temperature under bias            −40                  —                     1252  ℃

    TJ M-Grade Part  Junction temperature under bias           −40                  —                     1352  ℃

1.  Values mentioned are measured at ≤ 112 MHz in HSRUN mode.

2.  Values mentioned are measured at ≤ 80 MHz in RUN mode.

                     S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                                     11
General

4.4        Power and ground                                pins

                                                                                                   VDD

           CREF  VREFH/VDDA/VDD       32 QFN               VDD  CDEC              CDEC                             48 LQFP                                 VDD       CDEC

                                 Package                   VSS                               CREF  VREFH/VDDA           Package                            VSS

                 VREFL/VSSA/VSS

                                                                                                   VREFL/VSSA/VSS

                                                                                                                             CDEC

                                                                                                                             VDD       VSS

                 VDD                                                                               VDD

CDEC CDEC                                                  VDD                                     VDDA

                 VDDA                 64 LQFP                   CDEC                                               100 LQFP                                VDD       CDEC

                                      Package                          CDEC       CDEC       CREF  VREFH

                 VREFH                                     VSS                                                     Package                                 VSS

           CREF                                                                                    VREFL

                 VREFL/VSSA/VSS

                                                                                                   VSSA/VSS

                                                                                                                        VDD       VSS

                                                                                                                        CDEC

                                           CDEC                                                                    CDEC                CDEC

                                       VDD  VSS                                                                    VDD       VSS       VDD       VSS

CDEC             VDD                                                              CDEC             VDD

                 VSS                                                                               VSS                                                     VDD       CDEC

                 VDDA                                                                              VDDA

    DEC    CREF  VREFH           144 LQFP                  VDD   CDEC                   DEC        VREFH                176 LQFP                                VSS

C                VREFL                Package              VSS                    C          CREF  VREFL                Package                            VDD       CDEC

                 VSSA/VSS                                                                          VSSA/VSS                                                     VSS

CDEC             VDD                                                              CDEC             VDD

                 VSS             VDD  VSS        VDD  VSS                                          VSS             VDD       VSS            VDD       VSS

                                 CDEC            CDEC                                                                   CDEC                CDEC

      NOTE:      VDD and VDDA must be shorted to a common              source on  PCB

                                                       Figure 5.       Pinout     decoupling

                                                      S32K1xx Data Sheet,         Rev. 7, 04/2018

12                                                                                                                                          NXP       Semiconductors
                                                                                                                            General

Table 4.  Supplies decoupling capacitors 1, 2

    Symbol          Description                                Min. 3                             Typ.          Max.        Unit

    CREF, 4, 5      ADC reference high decoupling capacitance  70                                 100           —           nF

    CDEC5, 6, 7     Recommended decoupling capacitance         70                                 100           —           nF

1.  VDD and VDDA must be shorted to a common source on PCB. The differential voltage between VDD and VDDA is for RF-AC

    only. Appropriate decoupling capacitors to be used to filter noise on the supplies. See application note AN5032 for

2.  reference supply design for SAR ADC. All VSS pins should be connected to common ground at the PCB level.
    All decoupling capacitors must be low ESR ceramic capacitors (for example X7R type).

3.  Minimum recommendation is after considering component aging and tolerance.

4.  For improved performance, it is recommended to use 10 μF, 0.1 μF and 1 nF capacitors in parallel.

5.  All decoupling capacitors should be placed as close as possible to the corresponding supply and ground pins.

6.  Contact your local Field Applications Engineer for details on best analog routing practices.

7.  The filtering used for decoupling the device supplies must comply with the following best practices rules:

    •     The protection/decoupling capacitors must be on the path of the trace connected to that component.

    •     No trace exceeding 1 mm from the protection to the trace or to the ground.

    •     The protection/decoupling capacitors must be as close as possible to the input pin of the device (maximum 2 mm).

    •     The ground of the protection is connected as short as possible to the ground plane under the integrated circuit.

                    S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                                                13
General

         VDD                                                       VDDA  VSSA  VREFH  VREFL

               VOSC = 3.3 V nominal

                                            SOSC       FIRC              ADC                 CMP

                                                       SIRC

                                                       SPLL

               VCORE = 1.2 V/1.4 V nominal

               VFlash = 3.6 V nominal

         PMC

                                                       System RAM                                  Pads

                                       Flash           TCD RAM                 LV     SOG                GPIO

                                                       I/D Cache

                                                       EEE RAM

         VSS

     *Note: VSSA and VSS are shorted at package level

                                            Figure 6. Power diagram

4.5      LVR, LVD and POR operating requirements

               Table 5.  VDD supply LVR, LVD and POR operating requirements

     Symbol    Description                                         Min.               Typ.   Max.  Unit  Notes

     VPOR      Rising and falling VDD POR detect voltage           1.1                1.6    2.0   V

     VLVR      LVR falling threshold (RUN, HSRUN, and              2.50               2.58   2.7   V

               STOP modes)

    VLVR_HYST  LVR hysteresis                                      —                  45     —     mV    1

    VLVR_LP    LVR falling threshold (VLPS/VLPR modes)             1.97               2.22   2.44  V

     VLVD      Falling low-voltage detect threshold                2.8                2.875  3     V

    VLVD_HYST  LVD hysteresis                                      —                  50     —     mV    1

                                            Table continues on the next page...

                                       S32K1xx Data Sheet, Rev. 7, 04/2018

14                                                                                                 NXP Semiconductors
                                                                                                                 General

       Table 5.     VDD supply LVR, LVD and POR operating requirements                              (continued)

       Symbol    Description                                          Min.          Typ.  Max.      Unit         Notes

       VLVW      Falling low-voltage warning threshold                4.19       4.305         4.5     V

    VLVW_HYST    LVW hysteresis                                       —             75          —   mV           1

       VBG       Bandgap voltage reference                            0.97          1.00  1.03         V

1.  Rising threshold is the sum of falling threshold and hysteresis voltage.

4.6          Power mode transition operating behaviors

All specifications in the following table assume this clock configuration:

    •  RUN Mode:

             • Clock source: FIRC

             • SYS_CLK/CORE_CLK = 48 MHz

             • BUS_CLK = 48 MHz

             • FLASH_CLK = 24 MHz

    •  HSRUN Mode:

             • Clock source: SPLL

             • SYS_CLK/CORE_CLK = 112 MHz

             • BUS_CLK = 56 MHz

             • FLASH_CLK = 28 MHz

    •  VLPR Mode:

             • Clock source: SIRC

             • SYS_CLK/CORE_CLK = 4 MHz

             • BUS_CLK = 4 MHz

             • FLASH_CLK = 1 MHz

    •  STOP1/STOP2 Mode:

             • Clock source: FIRC

             • SYS_CLK/CORE_CLK = 48 MHz

             • BUS_CLK = 48 MHz

             • FLASH_CLK = 24 MHz
       VLPS Mode: All clock sources disabled 1
    •

                    Table 6.     Power mode transition operating behaviors

    Symbol      Description                                                   Min.        Typ.      Max.         Unit

       tPOR     After a POR event, amount of time from the point VDD          —           325       —            μs

                reaches 2.7 V to execution of the first instruction

                across the operating temperature range of the chip.

                                            Table continues on the next page...

       1.    •  For S32K11x – FIRC/SOSC/FIRC/LPO

             •  For S32K14x – FIRC/SOSC/FIRC/LPO/SPLL

                                   S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                                      15
General

            Table 6.     Power mode transition  operating behaviors (continued)

    Symbol  Description                            Min.                      Typ.   Max.   Unit

            VLPS → RUN                             8                         —      17     μs

            STOP1 → RUN                            0.07                      0.075  0.08   μs

            STOP2 → RUN                            0.07                      0.075  0.08   μs

            VLPR → RUN                             19                        —      26     μs

            VLPR → VLPS                            5.1                       5.7    6.5    μs

            VLPS → VLPR                            18.8                      23     27.75  μs

            RUN → Compute operation                0.72                      0.75   0.77   μs

            HSRUN → Compute operation              0.3                       0.31   0.35   μs

            RUN → STOP1                            0.35                      0.38   0.4    μs

            RUN → STOP2                            0.2                       0.23   0.25   μs

            RUN → VLPS                             0.3                       0.35   0.4    μs

            RUN → VLPR                             3.5                       3.8    5      μs

            VLPS → Asynchronous DMA Wakeup         105                       110    125    μs

            STOP1 → Asynchronous DMA Wakeup        1                         1.1    1.3    μs

            STOP2 → Asynchronous DMA Wakeup        1                         1.1    1.3    μs

            Pin reset → Code execution             —                         214    —      μs

                                             NOTE

            HSRUN should only be used when frequencies in excess of 80

            MHz are required. When using 80 MHz and below, RUN mode

            is the recommended operating mode.

4.7      Power consumption

The following table shows the power consumption targets for the device in various mode

of operations. Attached S32K1xx_Power_Modes _Configuration.xlsx details the modes

used in gathering the power consumption data stated in the following table Table 7. For

full functionality refer to table: Module operation in available low power modes of the

Reference Manual.

                                        S32K1xx Data Sheet, Rev. 7, 04/2018

16                                                                                  NXP Semiconductors
NXP Semiconductors                                                                              Table 7.  Power consumption (Typicals unless stated otherwise) 1

                                                                                                                                  VLPS (μA)2, 3              VLPR (mA)                                  STOP1  STOP2                                  RUN@48               RUN@64 MHz                                 RUN@80 MHz                                 HSRUN@112
                                                                                                                                                                                                                                                                                                                                                                 MHz (mA) 4
                                                                                                                                                                                                        (mA)   (mA)             MHz (mA)                                                         (mA)                                       (mA)

                                                         Chip/Device  Ambient Temperature (°C)            Peripherals disabled 6        Peripherals enabled  Peripherals disabled  Peripherals enabled                          Peripherals disabled  Peripherals enabled  Peripherals disabled  Peripherals enabled  Peripherals disabled  Peripherals enabled  Peripherals disabled  Peripherals enabled  IDD/MHz (μA/MHz)5

                    S32K1xx Data Sheet, Rev. 7, 04/2018  S32K116                                25  Typ                           26    38                   1.9                   2.5                  7      12               TBD                   TBD                                                                                   NA                                                              TBD

                                                                      105                           Typ                           TBD   TBD                  TBD                   TBD                  TBD    TBD              TBD                   TBD                                                                                                                                                   TBD

                                                                                                    Max                           TBD   TBD                  TBD                   TBD                  TBD    TBD              TBD                   TBD                                                                                                                                                   TBD

                                                                      125                           Max                           TBD   TBD                  TBD                   TBD                  TBD    TBD              TBD                   40                                                                                                                                                    TBD

                                                         S32K118                                25  Typ                           26    38                   1.9                   2.5                  7      12               TBD                   TBD                                                                                   NA                                                              TBD

                                                                      105                           Typ                           TBD   TBD                  TBD                   TBD                  TBD    TBD              TBD                   TBD                                                                                                                                                   TBD

                                                                                                    Max                           TBD   TBD                  TBD                   TBD                  TBD    TBD              TBD                   TBD                                                                                                                                                   TBD

                                                                      125                           Max                           TBD   TBD                  TBD                   TBD                  TBD    TBD              TBD                   42                                                                                                                                                    TBD

                                                         S32K142                                25  Typ                           29    35                   1.17                  1.21                 6.4    7.4              17.3                  24.6                 24.5                  31.3                 28.8                      37.5             40.5                      52.2             360

                                                                                                85  Typ                           128   137                  1.48                  1.51                 7      8                17.6                  24.9                 25                    31.6                 29.1                      37.7             41.1                      52.5             364

                                                                                                    Max                           335   360                  1.87                  1.89                 8.6    9.4              22                    28.2                 26.9                  33.5                 32                          40             44                        55.6             400

                                                                      105                           Typ                           240   257                  1.58                  1.61                 7.6    8.3              18.3                  25.7                 25.5                  31.9                 29.8                        38             41.5                      53.1             373

                                                                                                    Max                           740   791                  2.32                  2.34                 9.9    10.9             23.1                  30.2                 27.8                  35.3                 33.8                      40.7             44.9                      57.4             423

                                                                      125                           Max                           1637  1694                 3.1                   3.21                 12.7   13.7             25                    32.9                 30.7                  38.8                 36                        43.8                                   NA                   450

                                                         S32K144                                25  Typ                           29.8  39.1                 1.48                  1.50                 7      7.7              19.7                  26.9                 25.1                  33.3                 30.2                      39.6             43.3                      55.6             378

                                                                                                85  Typ                           150   159                  1.72                  1.85                 7.2    8.1              20.4                  27.1                 26.1                  33.5                 30.5                        40             43.9                      56.1             381

                                                                                                    Max                           359   384                  2.60                  2.65                 9.2    9.9              23.2                  29.6                 29.3                  36.2                 34.8                      42.1             46.3                      59.7             435

                                                                                                                                                                                                        Table continues on the  next page...                                                                                                                                                                                   General

17
18                                                                                              Table 7.  Power consumption (Typicals unless stated otherwise) 1 (continued)                                                                                                                                                                                                                                         General

                                                                                                                                  VLPS (μA)2, 3              VLPR (mA)                                  STOP1  STOP2                        RUN@48               RUN@64 MHz                                 RUN@80 MHz                                 HSRUN@112
                                                                                                                                                                                                                                                                                                                                                       MHz (mA) 4
                                                                                                                                                                                                        (mA)   (mA)   MHz (mA)                                                         (mA)                                       (mA)

                                                         Chip/Device  Ambient Temperature (°C)            Peripherals disabled 6        Peripherals enabled  Peripherals disabled  Peripherals enabled                Peripherals disabled  Peripherals enabled  Peripherals disabled  Peripherals enabled  Peripherals disabled  Peripherals enabled  Peripherals disabled  Peripherals enabled  IDD/MHz (μA/MHz)5

                    S32K1xx Data Sheet, Rev. 7, 04/2018               105                           Typ                           256   273                  1.80                  2.10                 7.8    8.5    20.6                  27.4                 26.6                  33.8                 31.2                  40.5                 44.8                      57.1             390

                                                                                                    Max                           850   900                  2.65                  2.70                 10.3   11.1   23.9                  30.6                 30.3                  37.3                 35.6                  43.5                 47.9                      61.3             445

                                                                      125                           Max                           1960  1998                 3.18                  3.25                 12.9   13.8   26.9                  33.6                 35                    40.3                 38.7                  46.8                                       NA                   484

                                                             S32K146                            25  Typ                           37    47                   1.57                  1.61                 8      9.2    23.4                  31.4                 30.5                  40.2                 36.2                  47.6                 52                        68.3             452

                                                                                                85  Typ                           207   209                  1.79                  1.83                 8.9    10.1   24.4                  32.4                 31.5                  41.3                 37.2                  48.7                 53.3                      69.8             465

                                                                                                    Max                           974   981                  3.32                  3.38                 12.7   13.9   29.3                  37.9                 36.7                        47             42.4                  54.4                 60.3                      78               530

                                                                      105                           Typ                           419   422                  1.99                  2.04                 9.8    11     25.3                  33.4                 32.5                  42.2                 38.1                  49.6                 54.4                      70.8             477

                                                                                                    Max                           2004  2017                 4.06                  4.13                 17.1   18.3   34.1                  42.6                 41.3                  51.4                 46.9                  58.8                 65.7                      82.8             587

                                                                      125                           Max                           3358  3380                 5.28                  5.38                 22.6   23.7   40.2                  48.8                 47.3                  57.4                 52.8                  64.8                                       NA                   660

                                                         S32K1487                               25  Typ                           38    54                   2.17                  2.20                 8.5    9.6    27.6                  34.9                 35.5                  45.3                 42.1                  57.7                 60.3                      83.3             526

                                                                                                85  Typ                           336   357                  2.30                  2.35                 10.1   11.1   29.1                  37.0                 36.8                  46.6                 43.4                  59.9                 62.9                      88.7             543

                                                                                                    Max                           1660  1736                 3.48                  3.55                 14.5   15.6   34.8                  43.6                 41.9                  53.9                 48.7                  65.1                 70.4                      96.1             609

                                                                      105                           Typ                           560   577                  2.49                  2.54                 10.9   11.9   29.8                  37.8                 37.6                  47.5                 45.2                  61.5                 63.8                      89.1             565

NXP Semiconductors                                                                                  Max                           2945  2970                 4.40                  4.47                 18.0   19.0   38.4                  46.8                 44.9                  55.3                 51.6                  66.8                 73.6                      97.4             645

                                                                      125                           Max                           3990  4166                 6.00                  6.08                 23.4   24.5   44.3                  52.5                 50.9                  61.3                 57.5                  71.6                                       NA                   719

                                                         1.           Typical current numbers are indicative for typical silicon process and may vary based on the silicon distribution and user configuration. Typical conditions assumes

                                                                      VDD = VDDA = VREFH = 5 V, temperature = 25 °C and typical silicon process unless otherwise stated. All output pins are floating and On-chip pulldown is enabled for
                                                                      all unused input pins.
NXP Semiconductors                                       2.  This is an average based on the use case described in the Comparator section, whereby the analog sampling is taking place periodically, with a mechanism to only

                                                             enable the DAC as required. The numbers quoted assumes that only a single ANLCMP is active and the others are disabled

                                                         3.  Current numbers are for reduced configuration and may vary based on user configuration and silicon process variation.

                                                         4.  HSRUN mode must not be used at 125°C. Max ambient temperature for HSRUN mode is 105°C.

                                                         5.  Values mentioned are measured at RUN@80 MHz with peripherals disabled.

                                                         6.  With PMC_REGSC[CLKBIASDIS] set to 1. See Reference Manual for details.

                                                         7.  The S32K148 data points assume that ENET/QuadSPI/SAI etc. are inactive.

                    S32K1xx Data Sheet, Rev. 7, 04/2018

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General

The following table shows the power consumption targets for S32K148 in various mode

of operations measure at 3.3 V.

                               Table 8.           Power consumption at 3.3 V

    Chip/Device   Ambient                         RUN@80              MHz (mA)               HSRUN@112 MHz (mA)1

                  Temperature                     Peripherals         Peripherals           Peripherals        Peripherals

                  (°C)                            enabled +           enabled +              enabled +         enabled +

                                                  QSPI                ENET + SAI             QSPI              ENET + SAI

S32K148           25                         Typ  67.3                           79.1        89.8              105.5

                  85                         Typ  67.4                           79.2        95.6              105.9

                                 Max              82.5                           88.2        109.7             117.4

                  105                        Typ  68.0                           79.8        96.6              106.7

                                 Max              80.3                           89.1        109.0             119.0

                  125            Max              83.5                           94.7                      NA

1.  HSRUN mode must not be used at 125°C. Max ambient temperature for HSRUN mode is 105°C.

4.8       ESD handling ratings

    Symbol       Description                                          Min.             Max.         Unit       Notes

    VHBM    Electrostatic discharge voltage, human body model         − 4000           4000             V      1

    VCDM    Electrostatic discharge voltage, charged-device model                                              2

            All pins except the corner pins                           − 500            500              V

            Corner pins only                                          − 750            750              V

    ILAT    Latch-up current at ambient temperature of 125 °C         − 100            100          mA         3

1.  Determined according to JEDEC Standard JESD22-A114, Electrostatic Discharge (ESD) Sensitivity Testing Human Body

    Model (HBM).

2.  Determined according to JEDEC Standard JESD22-C101, Field-Induced Charged-Device Model Test Method for

    Electrostatic-Discharge-Withstand Thresholds of Microelectronic Components.

3.  Determined according to JEDEC Standard JESD78, IC Latch-Up Test.

4.9       EMC radiated emissions operating behaviors

EMC measurements to IC-level IEC standards are available from NXP on request.

                               S32K1xx Data Sheet, Rev. 7, 04/2018

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                                                                                                              I/O parameters

5    I/O parameters

5.1  AC electrical characteristics

Unless otherwise specified, propagation delays are measured from the 50% to the 50%

point, and rise and fall times are measured at the 20% and 80% points, as shown in the

following figure.

                             Figure 7. Input signal measurement reference

5.2  General AC specifications

These general purpose specifications apply to all signals configured                               for GPIO,  UART,

and timers.

                             Table 9.           General switching specifications

    Symbol      Description                                                   Min.           Max.  Unit                    Notes

                GPIO pin interrupt pulse width (digital glitch filter         1.5            —     Bus clock                  1, 2

                disabled) — Synchronous path                                                       cycles

                GPIO pin interrupt pulse width (digital glitch filter         50             —     ns                             3

                disabled, passive filter disabled) — Asynchronous path

    WFRST       RESET input filtered pulse                                    —              10    ns                             4

    WNFRST      RESET input not filtered pulse                                Maximum of     —     ns                             5

                                                                              (100 ns, bus

                                                                              clock period)

1.  This is the minimum pulse width that is guaranteed to pass through the pin synchronization circuitry. Shorter pulses may or

    may not be recognized. In Stop and VLPS modes, the synchronizer is bypassed so shorter pulses can be recognized in

    that case.

2.  The greater of synchronous and asynchronous timing must be met.

3.  These pins do not have a passive filter on the inputs. This is the shortest pulse width that is guaranteed to be recognized.

4.  Maximum length of RESET pulse which will be filtered by internal filter.

5.  Minimum length of RESET pulse, guaranteed not to be filtered by the internal filter. This number depends on bus clock

    period also. For example, in VLPR mode bus clock is 4 MHz, which make clock period of 250 ns. In this case, minimum

    pulse width which will cause reset is 250 ns. For faster bus clock frequencies which have clock period less than 100 ns,

    the minimum pulse width not filtered will be 100 ns.

                                            S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                                                   21
I/O parameters

5.3  DC           electrical specifications at 3.3 V Range

                                                             NOTE

                  For details on the pad types defined in Table 10 and Table 11,

                  see Reference Manual section IO Signal Table and IO Signal

                  Description Input Multiplexing sheet(s) attached with

                  Reference Manual.

                        Table 10.            DC electrical specifications at 3.3 V Range

    Symbol                         Parameter                                     Value                    Unit              Notes

                                                             Min.                Typ.          Max.

     VDD          I/O Supply Voltage                         2.7                 3.3           4          V                 1

     Vih          Input Buffer High Voltage                  0.7 × VDD           —             VDD + 0.3  V                 2

     Vil          Input Buffer Low Voltage                   VSS − 0.3           —             0.3 × VDD  V                 3

     Vhys         Input Buffer Hysteresis                    0.06 × VDD          —             —          V

Ioh_Standard      I/O current source capability measured     3.5                 —             —          mA

                  when pad Voh = (VDD − 0.8 V)

    Iol_Standard  I/O current sink capability measured when        3             —             —          mA

                  pad Vol = 0.8 V

    Ioh_Strong    I/O current source capability measured     14                  —             —          mA                4

                  when pad Voh = (VDD − 0.8 V)

    Iol_Strong    I/O current sink capability measured when  12                  —             —          mA                5

                  pad Vol = 0.8 V

     IOHT         Output high current total for all ports    —                   —             100        mA

     IIN          Input leakage current (per pin) for full temperature range at  VDD = 3.3  V                               6

                  All pins other than high drive port pins                       0.005         0.5        μA

                  High drive port pins 7                                         0.010         0.5        μA

     RPU          Internal pullup resistors                  20                                60         kΩ                8

     RPD          Internal pulldown resistors                20                                60         kΩ                9

1.  S32K148 will operate from 2.7 V when executing from internal FIRC. When the PLL is engaged S32K148 is guaranteed to

    operate from 2.97 V. All other S32K family devices operate from 2.7 V in all modes.

2.  For reset pads, same Vih levels are applicable

3.  For reset pads, same Vil levels are applicable

4.  The value given is measured at high drive strength mode. For value at low drive strength mode see the Ioh_Standard

    value given above.

5.  The value given is measured at high drive strength mode. For value at low drive strength mode see the Iol_Standard value

    given above.

6.  Several I/O have both high drive and normal drive capability selected by the associated Portx_PCRn[DSE] control bit. All

    other GPIOs are normal drive only. For details see IO Signal Description Input Multiplexing sheet(s) attached with the

    Reference Manual.

7.  When using ENET and SAI on S32K148, the overall device limits associated with high drive pin configurations must be

    respected i.e. On 144-pin LQFP the general purpose pins: PTA10, PTD0, and PTE4 must be set to low drive.

8.  Measured at input V = VSS

9.  Measured at input V = VDD

                                             S32K1xx Data Sheet, Rev. 7, 04/2018

22                                                                                                        NXP Semiconductors
                                                                                                            I/O parameters

5.4       DC      electrical specifications at 5.0 V Range

                        Table 11.            DC electrical specifications at 5.0 V Range

    Symbol                     Parameter                                 Value                        Unit              Notes

                                                            Min.         Typ.             Max.

     VDD          I/O Supply Voltage                        4            —                5.5         V

     Vih          Input Buffer High Voltage                 0.65 x VDD   —                VDD + 0.3   V                 1

     Vil          Input Buffer Low Voltage                  VSS − 0.3    —                0.35 x VDD  V                 2

     Vhys         Input Buffer Hysteresis                   0.06 x VDD   —                —           V

Ioh_Standard      I/O current source capability             5            —                —           mA

                  measured when pad Voh= (VDD - 0.8
                  V)

Iol_Standard      I/O current sink capability measured      5            —                —           mA

                  when pad Vol= 0.8 V

    Ioh_Strong    I/O current source capability             20           —                —           mA                3, 4

                  measured when pad Voh = VDD - 0.8
                  V

    Iol_Strong    I/O current sink capability measured      20           —                —           mA                4, 5

                  when pad Vol = 0.8 V

    IOHT          Output high current total for all ports   —            —                100         mA

     IIN          Input leakage current (per pin) for full  temperature  range at VDD  =  5.5 V                         6

                  All pins other than high drive port                    0.005            0.5         μA

                  pins

                  High drive port pins                                   0.010            0.5         μA

     RPU          Internal pullup resistors                 20                            50          kΩ                7

     RPD          Internal pulldown resistors               20                            50          kΩ                8

1.  For reset pads, same Vih levels are applicable

2.  For reset pads, same Vil levels are applicable

3.  The value given is measured at high drive strength mode. For value at low drive strength mode see the Ioh_Standard

    value given above.

4.  The strong pad I/O pin is capable of switching a 50 pF load at up to 40 MHz.

5.  The value given is measured at high drive strength mode. For value at low drive strength mode see the Iol_Standard value

    given above.

6.  Several I/O have both high drive and normal drive capability selected by the associated Portx_PCRn[DSE] control bit. All

    other GPIOs are normal drive only. For details refer to SK3K144_IO_Signal_Description_Input_Multiplexing.xlsx attached

    with the Reference Manual.

7.  Measured at input V = VSS

8.  Measured at input V = VDD

                                               S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                                             23
I/O parameters

5.5  AC         electrical specifications at 3.3 V range

                   Table 12.    AC electrical specifications at 3.3 V Range

    Symbol      DSE             Rise  time  (nS) 1          Fall  time   (nS) 1                          Capacitance     (pF)  2

                     Min.                   Max.       Min.              Max.

    Standard    NA            3.2           14.5       3.4               15.7                                       25

                              5.7           23.7       6.0               26.2                                       50

                     20.0                   80.0       20.8              88.4                                       200

    Strong      0             3.2           14.5       3.4               15.7                                       25

                              5.7           23.7       6.0               26.2                                       50

                     20.0                   80.0       20.8              88.4                                       200

                1             1.5           5.8        1.7                       6.1                                25

                              2.4           8.0        2.6                       8.3                                50

                              6.3           22.0       6.0               23.8                                       200

1.  For reference only. Run simulations with the IBIS model and your custom board for accurate results.

2.  Maximum capacitances supported on Standard IOs. However interface or protocol specific specifications might be

    different, for example for ENET, QSPI etc. . For protocol specific AC specifications, see respective sections.

5.6  AC         electrical specifications at 5 V range

                     Table 13.      AC electrical specifications at 5 V Range

    Symbol      DSE             Rise  time  (nS)1      Fall  time        (nS) 1                          Capacitance (pF)  2

                              Min.          Max     .  Min.              Max.

    Standard    NA            2.8           9.4        2.9               10.7                                       25

                              5.0           15.7       5.1               17.4                                       50

                     17.3                   54.8       17.6              59.7                                       200

    Strong      0             2.8           9.4        2.9               10.7                                       25

                              5.0           15.7       5.1               17.4                                       50

                     17.3                   54.8       17.6              59.7                                       200

                1             1.1           4.6        1.1               5.0                                        25

                              2.0           5.7        2.0               5.8                                        50

                              5.4           16.0       5.0               16.0                                       200

1.  For reference only. Run simulations with the IBIS model and your custom board for accurate results.

2.  Maximum capacitances supported on Standard IOs. However interface or protocol specific specifications might be

    different, for example for ENET, QSPI etc. . For protocol specific AC specifications, see respective sections.

                                    S32K1xx Data Sheet, Rev. 7, 04/2018

24                                                                                                       NXP Semiconductors
                                                                                                            I/O  parameters

5.7  Standard input pin capacitance

                                Table 14.     Standard input pin capacitance

    Symbol         Description                                                    Min.               Max.        Unit

    CIN_D    Input capacitance: digital pins                                      —                  7           pF

                                              NOTE

                   Please refer to External System Oscillator electrical

                   specifications for EXTAL/XTAL pins.

5.8  Device clock specifications

Table 15.    Device clock specifications 1

     Symbol        Description                                                    Min.               Max.        Unit

                                              High Speed run mode2

     fSYS          System and core clock                                          —                  112         MHz

     fBUS          Bus clock                                                      —                  56          MHz

     fFLASH        Flash clock                                                    —                  28          MHz

                                              Normal run mode (S32K11x series)

     fSYS          System and core clock                                          —                  48          MHz

     fBUS          Bus clock                                                      —                  48          MHz

     fFLASH        Flash clock                                                    —                  24          MHz

                                              Normal run mode (S32K14x series) 3

     fSYS          System and core clock                                          —                  80          MHz

     fBUS          Bus clock                                                      —                  404         MHz

     fFLASH        Flash clock                                                    —                  26.67       MHz

                                              VLPR mode5

     fSYS          System and core clock                                          —                  4           MHz

     fBUS          Bus clock                                                      —                  4           MHz

     fFLASH        Flash clock                                                    —                  1           MHz

     fERCLK        External reference clock                                       —                  16          MHz

1.  Refer to the section Feature comparison for the availability of modes and other specifications.

2.  Only available on some devices. See section Feature comparison.

3.  With SPLL as system clock source.

4.  48 MHz when fSYS is 48 MHz

5.  The frequency limitations in VLPR mode here override any frequency specification listed in the   timing specification for any

    other module.

                                          S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                                                 25
Peripheral operating requirements and behaviors

6    Peripheral operating requirements and behaviors

6.1    System modules

There are no electrical specifications necessary for the device's system modules.

6.2    Clock interface modules

6.2.1  External System Oscillator electrical specifications

                       S32K1xx Data Sheet, Rev. 7, 04/2018

26                                                           NXP Semiconductors
                                                                                          Clock interface modules

                                Single input comparator

                                (EXTAL WAVE)                                                    Mux       ref_clk

                                Differential input comparator

                                (HG/LP mode)

Peak detector

     LP mode

                                             Driver

                                             (HG/LP mode)

Pull down resistor (OFF)

              ESD PAD                                                    ESD PAD

              280 ohms                                                   40 ohms

                           EXTAL pin                                     XTAL pin

                                1M ohms Feedback Resistor                Series resistor  for current

                                                                         limitation

                     C1         Crystal or resonator                 C2

                           Figure 8. Oscillator connections scheme

              Table 16.    External System Oscillator electrical specifications

Symbol  Description                                            Min.      Typ.             Max.         Unit  Notes

gmXOSC  Crystal oscillator transconductance

        4-8 MHz                                                2.2       —                13.7   mA/V

        8-40 MHz                                               16        —                47     mA/V

VIL     Input low voltage — EXTAL pin in external clock mode   VSS       —           0.35 * VDD        V

VIH     Input high voltage — EXTAL pin in external clock      0.7 * VDD  —                VDD          V

        mode

C1      EXTAL load capacitance                                 —         —                —                        1

C2      XTAL load capacitance                                  —         —                —                        1

RF      Feedback resistor                                                                                          2

        Low-gain mode (HGO=0)                                  —         —                —            MΩ

                                Table continues on the next page...

                                S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                                    27
Clock interface modules

            Table 16.        External System Oscillator electrical                    specifications

                             (continued)

    Symbol  Description                                                     Min.            Typ.     Max.              Unit  Notes

            High-gain mode (HGO=1)                                          —               1            —             MΩ

    RS      Series resistor

            Low-gain mode (HGO=0)                                           —               0            —             kΩ

            High-gain mode (HGO=1)                                          —               0            —             kΩ

    Vpp     Peak-to-peak amplitude of  oscillation  (oscillator  mode)                                                       3

            Low-gain mode (HGO=0)                                           —               1.0          —             V

            High-gain mode (HGO=1)                                          —               3.3          —             V

1.  Crystal oscillator circuit provides stable oscillations when gmXOSC > 5 * gm_crit. The  gm_crit  is  defined  as:

    gm_crit = 4 * ESR * (2πF)2 * (C0 + CL)2

    where:

    •    gmXOSC is the transconductance of the internal oscillator circuit

    •    ESR is the equivalent series resistance of the external crystal

    •    F is the external crystal oscillation frequency

    •    C0 is the shunt capacitance of the external crystal

    •    CL is the external crystal total load capacitance. CL = Cs+ [C1*C2/(C1+C2)]

    •    Cs is stray or parasitic capacitance on the pin due to any PCB traces

    •    C1, C2 external load capacitances on EXTAL and XTAL pins

    See manufacture datasheet for external crystal component values

2.  •    When low-gain is selected, internal RF will be selected and external RF should not be attached.

    •    When high-gain is selected, external RF (1 M Ohm) needs to be connected for proper operation of the crystal.        For

         external resistor, up to 5% tolerance is allowed.

3.  The EXTAL and XTAL pins should only be connected to required oscillator components and must not be connected             to any

    other devices.

6.2.2       External System Oscillator frequency specifications

                                             S32K1xx Data Sheet, Rev. 7, 04/2018

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NXP Semiconductors                                                                             Table 17.        External  System Oscillator frequency specifications

                                                             Symbol     Description                                       Min.                       Typ.                    Max.           Unit  Notes

                                                                                                                S32K14x         S32K11x     S32K14x        S32K11x  S32K14x        S32K11x

                                                             fosc_hi    Oscillator crystal or resonator                   4                          —                       40             MHz

                                                                        frequency

                                                             fec_extal  Input clock frequency (external clock             —                          —              50             48       MHz   1

                                                                        mode)

                                                             tdc_extal  Input clock duty cycle (external clock            48                         50                      52             %     1

                                                                        mode)

                                                             tcst       Crystal Start-up Time

                                                                        8 MHz low-gain mode (HGO=0)                       —                          1.5                     —              ms    2

                    S32K1xx Data Sheet, Rev. 7, 04/2018                 8 MHz high-gain mode (HGO=1)                      —                          2.5                     —

                                                                        40 MHz low-gain mode (HGO=0)                      —                          2                       —

                                                                        40 MHz high-gain mode (HGO=1)                     —                          2                       —

                                                         1.  Frequencies below 40 MHz can be used for degraded duty cycle upto 40-60%

                                                         2.  Proper PC board layout procedures must be followed to achieve specifications.

29                                                                                                                                                                                                       Clock interface modules
System Clock Generation (SCG) specifications

6.2.3         System Clock Generation (SCG) specifications

6.2.3.1           Fast internal RC Oscillator (FIRC) electrical specifications
                  Table 18.              Fast internal RC Oscillator electrical specifications

    Symbol                               Parameter1                              Value                         Unit

                                                                    Min.         Typ.                    Max.

    FFIRC         FIRC target frequency                                       —  48                      —     MHz

    ΔF            Frequency deviation across process, voltage, and            —  ±0.5                    ±1    %FFIRC

                  temperature < 105°C

    ΔF125         Frequency deviation across process, voltage, and            —  ±0.5                    ±1.1  %FFIRC

                  temperature < 125°C

    TStartup      Startup time                                                   3.4                     5     µs2

    TJIT, 3       Cycle-to-Cycle jitter                                       —  250                     500   ps

    TJIT3         Long term jitter over 1000 cycles                           —  0.04                    0.1   %FFIRC

1.  With FIRC regulator enable

2.  Startup time is defined as the time between clock enablement and clock availability for system use.

3.  FIRC as system clock

                                                     NOTE

                  Fast internal RC Oscillator is compliant with CAN and LIN

                  standards.

6.2.3.2           Slow internal RC oscillator (SIRC) electrical specifications
                  Table 19.     Slow internal RC oscillator (SIRC) electrical specifications

       Symbol                            Parameter                               Value                         Unit

                                                                    Min.         Typ.                    Max.

           FSIRC  SIRC target frequency                             —            8                       —     MHz

              ΔF  Frequency deviation across process, voltage, and  —            —                       ±3    %FSIRC

                  temperature < 105°C

        ΔF125     Frequency deviation across process, voltage, and  —            —                       ±3.3  %FSIRC

                  temperature < 125°C

        TStartup  Startup time                                      —            9                       12.5  µs1

1.  Startup time is defined as the time between clock enablement and clock availability for system use.

                                         S32K1xx Data Sheet, Rev. 7, 04/2018

30                                                                                                       NXP Semiconductors
                                                                                       Memory and memory interfaces

6.2.4         Low Power Oscillator (LPO) electrical specifications

                  Table 20.        Low Power Oscillator (LPO) electrical specifications

    Symbol                         Parameter               Min.                  Typ.         Max.                       Unit

    FLPO          Internal low power oscillator frequency  113                   128          139                        kHz

    Tstartup      Startup Time                             —                     —            20                         µs

6.2.5         SPLL electrical specifications

                                   Table 21.     SPLL electrical specifications

    Symbol                         Parameter               Min.                  Typ.         Max.                           Unit

    FSPLL_REF1    PLL Reference Frequency Range               8                  —            16                             MHz

    FSPLL_Input2  PLL Input Frequency                         8                  —            40                             MHz

    FVCO_CLK      VCO output frequency                     180                   —            320                            MHz

    FSPLL_CLK     PLL output frequency                        90                 —            160                            MHz

    JCYC_SPLL     PLL Period Jitter (RMS)3

                  at FVCO_CLK 180 MHz                         —                  120          —                              ps

                  at FVCO_CLK 320 MHz                         —                  75           —                              ps

    JACC_SPLL     PLL accumulated jitter over 1µs (RMS)3

                  at FVCO_CLK 180 MHz                         —                  1350         —                              ps

                  at FVCO_CLK 320 MHz                         —                  600          —                              ps

    DUNL          Lock exit frequency tolerance            ± 4.47                —            ± 5.97                         %

    TSPLL_LOCK    Lock detector detection time4               —                  —            150 × 10-6 +                   s

                                                                                              1075(1/FSPLL_REF)

1.  FSPLL_REF is PLL reference frequency range after the PREDIV. For PREDIV and MULT settings refer SCG_SPLLCFG

    register of Reference Manual.

2.  FSPLL_Input is PLL input frequency range before the PREDIV must be limited to the range 8 MHz to 40 MHz. This input

    source could be derived from a crystal oscillator or some other external square wave clock source using OSC bypass

    mode. For external clock source settings refer SCG_SOSCCFG register of Reference Manual.

3.  This specification was obtained using a NXP developed PCB. PLL jitter is dependent on the noise characteristics of each

    PCB and results will vary

4.  Lock detector detection time is defined as the time between PLL enablement and clock availability for system use.

6.3       Memory and memory interfaces

6.3.1         Flash memory module (FTFC) electrical specifications

This section describes the electrical characteristics of the flash memory module.

                                            S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                                                 31
Memory and  memory interfaces

6.3.1.1     Flash timing specifications — commands

                  Table 22.      Flash command timing specifications for                         S32K14x

    Symbol           Description1               S32K142          S32K144             S32K146         S32K148

                                               Typ     Max     Typ      Max         Typ     Max     Typ     Max  Unit  Notes

trd1blk     Read 1 Block      32 KB flash   —       —       —       —            —       —       —       —       ms

            execution time    64 KB flash   —       0.5     —       0.5          —       0.5     —       —

                              128 KB flash  —       —       —       —            —       —       —       —

                              256 KB flash  —       2       —       —            —       —       —       —

                              512 KB flash  —       —       —       1.8          —       2       —       2

trd1sec     Read 1 Section    2 KB flash    —       75      —       75           —       75      —       75      µs

            execution time    4 KB flash    —       100     —       100          —       100     —       100

tpgmchk     Program Check     —             —       95      —       95           —       95      —       100     µs

            execution time

tpgm8       Program Phrase    —             90      225     90      225          90      225     90      225     µs

            execution time

tersblk     Erase Flash       32 KB flash   —       —       —       —            —       —       —       —       ms    2

            Block execution   64 KB flash   30      550     30      550          30      550     —       —

            time              128 KB flash  —       —       —       —            —       —       —       —

                              256 KB flash  250     2125    —       —            —       —       —       —

                              512 KB flash  —       —       250     4250         250     4250    250     4250

tersscr     Erase Flash       —             12      130     12      130          12      130     12      130     ms    2

            Sector execution

            time

tpgmsec1k   Program Section   —             5       —       5       —            5       —       5       —       ms

            execution time

            (1KB flash)

trd1all     Read 1s All       —             —       2.8     —       2.3          —       5.2     —       8.2     ms

            Block execution

            time

trdonce     Read Once         —             —       30      —       30           —       30      —       30      µs

            execution time

tpgmonce    Program Once      —             90      —       90      —            90      —       90      —       µs

            execution time

tersall     Erase All Blocks  —             250     2800    400     4900         700     10000   1400    17000   ms    2

            execution time

tvfykey     Verify Backdoor   —             —       35      —       35           —       35      —       35      µs

            Access Key

            execution time

tersallu    Erase All Blocks  —             250     2800    400     4900         700     10000   1400    17000   ms    2

            Unsecure

            execution time

tpgmpart    Program           32 KB         70      —       70      —            70      —       —       —       ms    3

            Partition for     EEPROM

            EEPROM            backup

            execution time    64 KB         71      —       71      —            71      —       150     —

                              EEPROM

                              backup

                                            Table continues on the next page...

                                      S32K1xx Data Sheet, Rev. 7, 04/2018

32                                                                                                          NXP  Semiconductors
                                                                                                 Memory and memory interfaces

             Table 22.        Flash command timing specifications for S32K14x (continued)

Symbol                 Description1              S32K142         S32K144              S32K146         S32K148

                                                 Typ  Max      Typ     Max            Typ  Max   Typ   Max     Unit  Notes

tsetram      Set FlexRAM        Control       0.08    —     0.08    —              0.08    —     0.08  —       ms    3

             Function           Code 0xFF

             execution time     32 KB         0.8     1.2   0.8     1.2            0.8     1.2   —     —

                                EEPROM

                                backup

                                48 KB         1       1.5   1       1.5            1       1.5   —     —

                                EEPROM

                                backup

                                64 KB         1.3     1.9   1.3     1.9            1.3     1.9   1.3   1.9

                                EEPROM

                                backup

teewr8b      Byte write to      32 KB         385     1700  385     1700           385     1700  —     —       µs    3,4

             FlexRAM            EEPROM

             execution time     backup

                                48 KB         430     1850  430     1850           430     1850  —     —

                                EEPROM

                                backup

                                64 KB         475     2000  475     2000           475     2000  475   4000

                                EEPROM

                                backup

teewr16b     16-bit write to    32 KB         385     1700  385     1700           385     1700  —     —       µs    3,4

             FlexRAM            EEPROM

             execution time     backup

                                48 KB         430     1850  430     1850           430     1850  —     —

                                EEPROM

                                backup

                                64 KB         475     2000  475     2000           475     2000  475   4000

                                EEPROM

                                backup

teewr32bers  32-bit write to    —             360     2000  360     2000           360     2000  360   2000    µs

             erased FlexRAM

             location

             execution time

teewr32b     32-bit write to    32 KB         630     2000  630     2000           630     2000  —     —       µs    3,4

             FlexRAM            EEPROM

             execution time     backup

                                48 KB         720     2125  720     2125           720     2125  —     —

                                EEPROM

                                backup

                                64 KB         810     2250  810     2250           810     2250  810   4500

                                EEPROM

                                backup

tquickwr     32-bit Quick       1st 32-bit    200     550   200     550            200     550   200   1100    µs    4,5,6

             Write execution    write

             time: Time from    2nd through   150     550   150     550            150     550   150   550

             CCIF clearing      Next to Last

             (start the write)  (Nth-1) 32-

             until CCIF         bit write

                                              Table continues on the next page...

                                            S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                                          33
Memory and memory interfaces

               Table 22.      Flash command timing specifications for S32K14x (continued)

    Symbol              Description1                S32K142              S32K144            S32K146            S32K148

                                                 Typ        Max         Typ  Max         Typ     Max          Typ    Max        Unit  Notes

               setting (32-bit   Last (Nth)      200       550      200      550         200     550      200      550

               write complete,   32-bit write

               ready for next    (time for

               32-bit write)     write only,

                                 not cleanup)

tquickwrClnup  Quick Write       —               —         (# of    —        (# of       —       (# of    —        (# of        ms    7

               Cleanup                                     Quick             Quick               Quick             Quick

               execution time                              Writes            Writes )            Writes            Writes

                                                           ) * 2.0           * 2.0               ) * 2.0           ) * 2.0

1.  All command times assumes 25 MHz or greater flash clock frequency (for synchronization time between internal/external

    clocks).

2.  Maximum times for erase parameters based on expectations at cycling end-of-life.

3.  For all EEPROM Emulation terms, the specified timing shown assumes previous record cleanup has occurred. This may

    be verified by executing FCCOB Command 0x77, and checking FCCOB number 5 contents show 0x00 - No EEPROM

    issues detected.

4.  1st time EERAM writes after a Reset or SETRAM may incur additional overhead for EEE cleanup, resulting in up to 2× the

    times shown.

5.  Only after the Nth write completes will any data be valid. Emulated EEPROM record scheme cleanup overhead may occur

    after this point even after a brownout or reset. If power on reset occurs before the Nth write completes, the last valid record

    set will still be valid and the new records will be discarded.

6.  Quick Write times may take up to 550 µs, as additional cleanup may occur when crossing sector boundaries.

7.  Time for emulated EEPROM record scheme overhead cleanup. Automatically done after last (Nth) write completes,

    assuming still powered. Or via SETRAM cleanup execution command is requested at a later point.

                      Table 23.     Flash command timing specifications for S32K11x

    Symbol                      Description1                             S32K116                      S32K118

                                                                        Typ         Max         Typ             Max         Unit      Notes

trd1blk        Read 1 Block execution         32 KB flash           —        0.36           —             0.36              ms

               time                           64 KB flash           —        —              —             —

                                              128 KB flash          —        1.2            —             —

                                              256 KB flash          —        —              —             2

                                              512 KB flash          —        —              —             —

trd1sec        Read 1 Section                 2 KB flash            —        75             —             75                µs

               execution time                 4 KB flash            —        100            —             100

tpgmchk        Program Check                  —                     —        100            —             100               µs

               execution time

tpgm8          Program Phrase                 —                     90       225            90            225               µs

               execution time

tersblk        Erase Flash Block              32 KB flash           15       300            15            300               ms        2

               execution time                 64 KB flash           —        —              —             —

                                              128 KB flash          120      1100           —             —

                                              256 KB flash          —        —              250           2125

                                              512 KB flash          —        —              —             —

                                                 Table continues on the next page...

                                              S32K1xx Data Sheet, Rev. 7, 04/2018

34                                                                                                                   NXP Semiconductors
                                                                                            Memory and memory interfaces

             Table 23.  Flash command timing specifications for S32K11x (continued)

Symbol                         Description1               S32K116                           S32K118

                                                         Typ       Max                 Typ        Max  Unit  Notes

tersscr      Erase Flash Sector       —             12        130                 12        130        ms    2

             execution time

tpgmsec1k    Program Section          —             5         —                   5         —          ms

             execution time (1 KB

             flash)

trd1all      Read 1s All Block        —             —         1.7                 —         2.8        ms

             execution time

trdonce      Read Once execution      —             —         30                  —         30         µs

             time

tpgmonce     Program Once execution   —             90        —                   90        —          µs

             time

tersall      Erase All Blocks         —             150       1500                230       2500       ms    2

             execution time

tvfykey      Verify Backdoor Access   —             —         35                  —         35         µs

             Key execution time

tersallu     Erase All Blocks         —             150       1500                230       2500       ms    2

             Unsecure execution time

tpgmpart     Program Partition for    32 KB EEPROM  71        —                   71        —          ms    3

             EEPROM execution time    backup

                                      64 KB EEPROM  —         —                   —         —

                                      backup

tsetram      Set FlexRAM Function     Control Code  0.08      —                   0.08      —          ms    3

             execution time           0xFF

                                      32 KB EEPROM  0.8       1.2                 0.8       1.2

                                      backup

                                      48 KB EEPROM  —         —                   —         —

                                      backup

                                      64 KB EEPROM  —         —                   —         —

                                      backup

teewr8b      Byte write to FlexRAM    32 KB EEPROM  385       1700                385       1700       µs    3,4

             execution time           backup

                                      48 KB EEPROM  —         —                   —         —

                                      backup

                                      64 KB EEPROM  —         —                   —         —

                                      backup

teewr16b     16-bit write to FlexRAM  32 KB EEPROM  385       1700                385       1700       µs    3,4

             execution time           backup

                                      48 KB EEPROM  —         —                   —         —

                                      backup

                                      64 KB EEPROM  —         —                   —         —

                                      backup

teewr32bers  32-bit write to erased   —             360       2000                360       2000       µs

             FlexRAM location

             execution time

                                             Table continues on the next page...

                                      S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                                35
Memory and memory interfaces

                Table 23.    Flash command timing                   specifications      for S32K11x (continued)

    Symbol                      Description1                             S32K116                S32K118

                                                                       Typ        Max      Typ        Max       Unit      Notes

teewr32b        32-bit write to FlexRAM    32 KB EEPROM             630     2000        630     2000            µs        3,4

                execution time             backup

                                           48 KB EEPROM             —       —           —       —

                                           backup

                                           64 KB EEPROM             —       —           —       —

                                           backup

tquickwr        32-bit Quick Write         1st 32-bit write         200     550         200     550             µs        4,5,6

                execution time: Time       2nd through Next         150     550         150     550

                from CCIF clearing (start  to Last (Nth-1)

                the write) until CCIF      32-bit write

                setting (32-bit write      Last (Nth) 32-bit        200     550         200     550

                complete, ready for next   write (time for

                32-bit write)              write only, not

                                           cleanup)

tquickwrClnup   Quick Write Cleanup        —                        —       (# of       —       (# of Quick     ms        7

                execution time                                              Quick               Writes ) * 2.0

                                                                            Writes ) *

                                                                            2.0

1.  All command times assume 25 MHz or greater flash clock frequency (for synchronization time between internal/external

    clocks).

2.  Maximum times for erase parameters based on expectations at cycling end-of-life.

3.  For all EEPROM Emulation terms, the specified timing shown assumes previous record cleanup has occurred. This may

    be verified by executing FCCOB Command 0x77, and checking FCCOB number 5 contents show 0x00 - No EEPROM

    issues detected.

4.  1st time EERAM writes after a Reset or SETRAM may incur additional overhead for EEE cleanup, resulting in up to 2x the

    times shown.

5.  Only after the Nth write completes will any data be valid. Emulated EEPROM record scheme cleanup overhead may occur

    after this point even after a brownout or reset. If power on reset occurs before the Nth write completes, the last valid record

    set will still be valid and the new records will be discarded.

6.  Quick Write times may take up to 550 µs, as additional cleanup may occur when crossing sector boundaries.

7.  Time for emulated EEPROM record scheme overhead cleanup. Automatically done after last (Nth) write completes,

    assuming still powered. Or via SETRAM cleanup execution command is requested at a later point.

                                                              NOTE

                  Under certain circumstances FlexMEM maximum times may be

                  exceeded. In this case the user or application may wait, or assert

                  reset to the FTFC macro to stop the operation.

6.3.1.2         Reliability specifications

                                       Table 24.       NVM reliability specifications

    Symbol      Description                                                 Min.        Typ.    Max.            Unit      Notes

                                           When using as Program and Data Flash

    tnvmretp1k  Data retention after up to 1 K cycles                       20          —          —         years           1

    nnvmcycp    Cycling endurance                                           1K          —          —         cycles       2, 3

                                              Table continues on the next page...

                                           S32K1xx Data Sheet, Rev. 7, 04/2018

36                                                                                                           NXP Semiconductors
                                                                                                      Memory and memory interfaces

                            Table 24.  NVM reliability specifications (continued)

    Symbol     Description                              Min.                Typ.                      Max.        Unit  Notes

                                When using FlexMemory feature : FlexRAM as Emulated EEPROM

    tnvmretee  Data retention                           5                   —                         —      years            4

nnvmwree16     Write endurance                          100 K               —                         —      writes     5, 6, 7

               •  EEPROM backup to FlexRAM ratio = 16

nnvmwree256    •  EEPROM backup to FlexRAM ratio = 256  1.6 M               —                         —      writes

1.  Data retention period per block begins upon initial user factory programming or after each subsequent erase.

2.  Program and Erase for PFlash and DFlash are supported across product temperature specification in Normal Mode (not

    supported in HSRUN mode).

3.  Cycling endurance is per DFlash or PFlash Sector.

4.  Data retention period per block begins upon initial user factory programming or after each subsequent erase. Background

    maintenance operations during normal FlexRAM usage extend effective data retention life beyond 5 years.

5.  FlexMemory write endurance specified for 16-bit and/or 32-bit writes to FlexRAM and is supported across product

    temperature specification in Normal Mode (not supported in HSRUN mode). Greater write endurance may be achieved

    with larger ratios of EEPROM backup to FlexRAM.

6.  For usage of any EEE driver other than the FlexMemory feature, the endurance spec will fall back to the specified

    endurance value of the D-Flash specification (1K).

7.  FlexMemory calculator tool is available at NXP web site for help in estimation of the maximum write endurance achievable

    at specific EEPROM/FlexRAM ratios. The “In Spec” portions of the online calculator refer to the NVM reliability

    specifications section of data sheet. This calculator is only applies to the FlexMemory feature.

6.3.2          QuadSPI AC specifications

The following table describes the QuadSPI electrical characteristics.

    •  Measurements are with maximum output load of 25 pF, input transition of 1 ns and

       pad configured with fastest slew settings (DSE = 1'b1).

    •  I/O operating voltage ranges from 2.97 V to 3.6 V

    •  While doing the mode transition (RUN -> HSRUN or HSRUN -> RUN ), the

       interface should be OFF.

    •  Add 50 ohm series termination on board in QuadSPI SCK for Flash A to avoid loop

       back reflection when using in Internal DQS (PAD Loopback) mode.

    •  QuadSPI trace length should be 3 inches.

    •  For non-Quad mode of operation if external device doesn’t have pull-up feature,

       external pull-up needs to be added at board level for non-used pads.

    •  With external pull-up, performance of the interface may degrade based on load

       associated with external pull-up.

                                       S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                                               37
38                                                                                                         Table 25.            QuadSPI electrical specifications                                                                                       Memory

                                                         FLASH PORT           Sym   Unit                                                             FLASH A                                                                       FLASH B

                                                                                                                          RUN1                                                        HSRUN1                                      RUN/HSRUN2            and

                                                         QuadSPI Mode                                                     SDR                                                            SDR                                SDR             DDR3        memory

                                                                                                  Internal                   Internal  DQS                       Internal                   Internal  DQS                Internal       External DQS

                                                                                          Sampling                                                       Sampling                                                        Sampling

                                                                                                     N1                   PAD               Internal                N1                   PAD                Internal           N1       External DQS    interfaces

                                                                                                               Loopback                Loopback                                       Loopback        Loopback

                                                                                          Min            Max   Min           Max       Min         Max   Min            Max   Min              Max    Min          Max   Min       Max  Min        Max

                                                                                                                                       Register Settings

                                                         MCR[DDR_EN]                -                0                    0                    0                    0                    0                     0               0               1

                    S32K1xx Data Sheet, Rev. 7, 04/2018  MCR[DQS_EN]                -                0                    1                    1                    0                    1                     1               0               1

                                                         MCR[SCLKCFG[0]]            -                -                    1                    0                    -                    1                     0               -               -

                                                         MCR[SCLKCFG[1]]            -                -                    1                    0                    -                    1                     0               -               -

                                                         MCR[SCLKCFG[2]]            -                -                    -                    -                    -                    -                     -               -               0

                                                         MCR[SCLKCFG[3]]            -                -                    -                    -                    -                    -                     -               -               0

                                                         MCR[SCLKCFG[5]]            -                0                    0                    0                    0                    0                     0               0               1

                                                         SMPR[FSPHS]                -                0                    1                    0                    0                    1                     0               0               0

                                                         SMPR[FSDLY]                -                0                    0                    0                    0                    0                     0               0               0

                                                         SOCCR                                       -                    0                    23                   -                    0                     30              -               -

                                                         [SOCCFG[7:0]]

                                                         SOCCR[SOCCFG[15:8]]        -                -                    -                    -                    -                    -                     -               -               30

                                                         FLSHCR[TDH]                -                0x00                 0x00                 0x00                 0x00                 0x00                  0x00         0x00            0x01

                                                                                                                                       Timing Parameters

                                                         SCK Clock Frequency  fSCK  MHz           -        38          -        64          -        48          -        40          -        80           -        50  -         20   -          204

                                                         SCK Clock Period     tSCK  ns    1/fSCK           -   1/fSCK           -   1/fSCK           -   1/fSCK           -   1/fSCK           -    1/fSCK           -   50.0      -    50.04      -

NXP Semiconductors                                                                                                           Table continues on the next page...
NXP Semiconductors                                                                                              Table 25.           QuadSPI electrical specifications (continued)

                                                             FLASH PORT               Sym   Unit                                                                                                     FLASH A                                                                                                                                      FLASH B

                                                                                                                                                     RUN1                                                                                                 HSRUN1                                                                        RUN/HSRUN2

                                                             QuadSPI Mode                                                                            SDR                                                                                                      SDR                                                                   SDR                                DDR3

                                                                                                                Internal                             Internal DQS                                                     Internal                                Internal DQS                                                       Internal            External DQS

                                                                                                  Sampling                                                                                              Sampling                                                                                                   Sampling

                                                                                                                   N1                                PAD                            Internal                             N1                                   PAD                              Internal                             N1               External DQS

                                                                                                                                    Loopback                          Loopback                                                                            Loopback               Loopback

                                                                                                  Min                  Max          Min                  Max          Min                  Max          Min                  Max          Min                      Max           Min                  Max          Min                  Max          Min                   Max

                                                             SCK Duty Cycle           tSDC  ns

                    S32K1xx Data Sheet, Rev. 7, 04/2018                                           tSCK/2 - 1.5     tSCK/2 + 1.5     tSCK/2 - 1.5     tSCK/2 + 1.5     tSCK/2 - 1.5     tSCK/2 + 1.5     tSCK/2 - 1.5     tSCK/2 + 1.5     tSCK/2 - 0.750      tSCK/2 - 0.750     tSCK/2 - 1.5     tSCK/2 + 1.5     tSCK/2 - 2.5     tSCK/2 + 2.5     tSCK/2 - 2.5      tSCK/2 + 2.5

                                                             Data Input Setup Time    tIS   ns    15                             -  2.5                            -  10                             -  14                             -  1.6                                 -                9                -  25                             -                2                 -

                                                             Data Input Hold Time     tIH   ns                  0                -                1                -                1                -                0                -                  1                   -                1                -                0                -                20                -

                                                         Data Output Valid Time       tOV   ns                  -      4.5                        -      4.5                        -      4.5                        -                4                  -                   4                -                4                -       10                        -                 10

                                                             Data Output In-Valid     tIV   ns                  5                -                5                -                5                -                5                -                  35                  -                5                -                5                -                5                 -

                                                             Time

                                                             CS to SCK Time 6       tCSSCK  ns                  5                -                5                -                5                -                5                -                  5                   -                5                -  10                             -                10                -

                                                             SCK to CS Time 7       tSCKCS  ns                  5                -                5                -                5                -                5                -                  5                   -                5                -                5                -                5                 -

                                                             Output Load                    pf                     25                                25                                25                                25                                   25                                  25                                25                                 25

                                                         1.  See Reference Manual for details on mode settings

                                                         2.  See Reference Manual for details on mode settings                                                                                                                                                                                                                                                                           Memory

                                                         3.  Valid for HyperRAM only

                                                         4.  RWDS(External DQS CLK) frequency

                                                         5.  For operating frequency ≤ 64 Mhz,Output invalid time is 5 ns.                                                                                                                                                                                                                                                               and

                                                         6.  Program register value QuadSPI_FLSHCR[TCSS] = 4`h2

                                                         7.  Program register value QuadSPI_FLSHCR[TCSH] = 4`h1                                                                                                                                                                                                                                                                          memory

39                                                                                                                                                                                                                                                                                                                                                                                       interfaces
Memory    and  memory  interfaces

                          1                                            2                                           3

Clock                                                       tSCK

SCK                                         tSDC                       tSDC

CS

                                                     tIS    tIH

Data in

                       Figure           9.  QuadSPI input   timing     (SDR           mode)  diagram

                          1                                                  2                                         3

Clock

                                                            tSCK

SCK                                         tSDC                       tSDC

                                tCSSCK                                                       tSCKCS

CS

                                                       tIV

                                                                  tOV

Data out

                       Figure      10. QuadSPI output timing (SDR                     mode)  diagram

                                                  TIS                           TIS

                                                            TIH                       TIH

          D1           invalid          D2  invalid         D3               invalid  D4             invalid       D5

         TIS– Setup Time

         TIH – Hold Time

               Figure 11. QuadSPI input timing (HyperRAM mode) diagram

                                            S32K1xx Data Sheet, Rev. 7, 04/2018

40                                                                                                            NXP  Semiconductors
                                                                                                     Analog  modules

SCK

                                 tIV

                                      tOV

         Output Invalid Data

         Figure 12. QuadSPI output timing (HyperRAM mode)                              diagram

6.4    Analog modules

6.4.1    ADC electrical specifications

6.4.1.1  12-bit ADC operating conditions
                          Table 26.        12-bit ADC operating conditions

Symbol   Description                  Conditions     Min.                       Typ.1  Max.          Unit    Notes

VREFH    ADC reference voltage high                  See Voltage                VDDA   See Voltage   V       2

                                                     and current                       and current

                                                     operating                         operating

                                                     requirements                      requirements

                                                     for values                        for values

VREFL    ADC reference voltage low                   See Voltage                0      See Voltage   mV      2

                                                     and current                       and current

                                                     operating                         operating

                                                     requirements                      requirements

                                                     for values                        for values

VADIN    Input voltage                               VREFL                      —      VREFH         V

RS       Source impedendance          fADCK < 4 MHz  —                          —      5             kΩ

RSW1     Channel Selection Switch                    —                          0.75   1.2           kΩ

         Impedance

RAD      Sampling Switch Impedance                   —                          2      5             kΩ

CP1      Pin Capacitance                             —                          10     —             pF

CP2      Analog Bus Capacitance                      —                          —      4             pF

CS       Sampling capacitance                        —                          4      5             pF

                                           Table continues on the next page...

                                      S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                              41
ADC electrical specifications

                         Table 26.      12-bit ADC operating     conditions         (continued)

Symbol        Description               Conditions                            Min.  Typ.1  Max.             Unit                 Notes

    fADCK     ADC conversion clock      Normal usage                          2     40           50         MHz                  3, 4

              frequency

    fCONV     ADC conversion frequency  No ADC hardware                       46.4  928    1160             Ksps                 6, 7

                                        averaging.5 Continuous

                                        conversions enabled,

                                        subsequent conversion

                                        time

                                        ADC hardware averaging                1.45  29     36.25            Ksps                 6, 7

                                        set to 32. 5 Continuous

                                        conversions enabled,

                                        subsequent conversion

                                        time

1.  Typical values assume VDDA = 5 V, Temp = 25 °C, fADCK = 40 MHz, RAS=20 Ω, and CAS=10 nF unless otherwise stated.

    Typical values are for reference only, and are not tested in production.

2.  For packages without dedicated VREFH and VREFL pins, VREFH is internally tied to VDDA, and VREFL is internally tied to VSS.

    To get maximum performance, reference supply quality should be better than SAR ADC. See application note AN5032 for

    details.

3.  Clock and compare cycle need to be set according to the guidelines mentioned in the Reference Manual .

4.  ADC conversion will become less reliable above maximum frequency.

5.  When using ADC hardware averaging, see the Reference Manual to determine the most appropriate setting for AVGS.

6.  Numbers based on the minimum sampling time of 275 ns.

7.  For guidelines and examples of conversion rate calculation, see the Reference Manual or download the ADC calculator

    tool.

                           Figure 13. ADC input impedance equivalency diagram

                                        S32K1xx Data Sheet, Rev. 7, 04/2018

42                                                                                                          NXP Semiconductors
                                                                                                     ADC electrical specifications

6.4.1.2        12-bit ADC electrical characteristics

                                                           NOTE

                    •  ADC performance specifications are documented using a

                       single ADC. For parallel/simultaneous operation of both

                       ADCs, either for sampling the same channel by both ADCs

                       or for sampling different channels by each ADC, some

                       amount of decrease in performance can be expected. Care

                       must be taken to stagger the two ADC conversions, in

                       particular the sample phase, to minimize the impact of

                       simultaneous conversions.

                    •  On reduced pin packages where ADC reference pins are

                       shared with supply pins, ADC analog performance

                       characteristics may be impacted. The amount of variation

                       will be directly impacted by the external PCB layout and

                       hence care must be taken with PCB routing. See AN5426

                       for details

    Table     27.  12-bit ADC characteristics           (2.7  V to   3          V)  (VREFH  =  VDDA, VREFL = VSS)

    Symbol     Description                Conditions 1        Min.                  Typ.2      Max.       Unit          Notes

    VDDA      Supply voltage                                    2.7                 —          3          V

    IDDA_ADC  Supply current per ADC                            —                   0.6        —          mA               3

SMPLTS        Sample Time                                     275                   —          Refer to   ns

                                                                                               the

                                                                                               Reference

                                                                                               Manual

    TUE4      Total unadjusted error                            —                   ±4         ±8         LSB5     6, 7, 8, 9

    DNL       Differential non-linearity                        —                   ±1.0       —          LSB5     6, 7, 8, 9

    INL       Integral non-linearity                            —                   ±2.0       —          LSB5     6, 7, 8, 9

1.  All accuracy numbers assume the ADC is calibrated with VREFH=VDDA=VDD, with the calibration frequency set to half the

    ADC clock frequency.

2.  Typical values assume VDDA = 3 V, Temp = 25 °C, fADCK = 40 MHz, RAS=20 Ω, and CAS=10 nF.

3.  The ADC supply current depends on the ADC conversion rate.

4.  Represents total static error, which includes offset and full scale error.

5.  1 LSB = (VREFH - VREFL)/2N

6.  The specifications are with averaging and in standalone mode only. Performance may degrade depending upon device

    use case scenario. When using ADC averaging, refer to the Reference Manual to determine the most appropriate settings

    for AVGS.

7.  For ADC signals adjacent to VDD/VSS or XTAL/EXTAL or high frequency switching pins, some degradation in the ADC

    performance may be observed.

8.  All values guarantee the performance of the ADC for multiple ADC input channel pins. When using ADC to monitor the

    internal analog parameters, assume minor degradation.

9.  All the parameters in the table are given assuming system clock as the clocking source for ADC.

                                          S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                                             43
ADC electrical specifications

    Table 28.  12-bit ADC characteristics                  (3  V to 5.5         V)(VREFH  =  VDDA, VREFL = VSS)

    Symbol     Description                Conditions 1         Min.             Typ.2        Max.       Unit            Notes

    VDDA      Supply voltage                                    3               —            5.5        V

    IDDA_ADC  Supply current per ADC                            —               1            —          mA                 3

SMPLTS        Sample Time                                      275              —            Refer to   ns

                                                                                             the

                                                                                             Reference

                                                                                             Manual

    TUE4      Total unadjusted error                            —               ±4           ±8         LSB5     6, 7, 8, 9

    DNL       Differential non-linearity                        —               ±0.7         —          LSB5     6, 7, 8, 9

    INL       Integral non-linearity                            —               ±1.0         —          LSB5     6, 7, 8, 9

1.  All accuracy numbers assume the ADC is calibrated with VREFH=VDDA=VDD, with the calibration frequency set to half the

    ADC clock frequency.

2.  Typical values assume VDDA = 5.0 V, Temp = 25 °C, fADCK = 40 MHz, RAS=20 Ω, and CAS=10 nF unless otherwise stated.

3.  The ADC supply current depends on the ADC conversion rate.

4.  Represents total static error, which includes offset and full scale error.

5.  1 LSB = (VREFH - VREFL)/2N

6.  The specifications are with averaging and in standalone mode only. Performance may degrade depending upon device

    use case scenario. When using ADC averaging, refer to the Reference Manual to determine the most appropriate settings

    for AVGS.

7.  For ADC signals adjacent to VDD/VSS or XTAL/EXTAL or high frequency switching pins, some degradation in the ADC

    performance may be observed.

8.  All values guarantee the performance of the ADC for multiple ADC input channel pins. When using ADC to monitor the

    internal analog parameters, assume minor degradation.

9.  All the parameters in the table are given assuming system clock as the clocking source for ADC.

                                                           NOTE

               •  Due to triple bonding in lower pin packages like 32-QFN,

                  48-LQFP, and 64-LQFP degradation might be seen in ADC

                  parameters.

               •  When using high speed interfaces such as the QuadSPI,

                  SAI0, SAI1 or ENET there may be some ADC degradation

                  on the adjacent analog input paths. See following table for

                  details.

                  Pin name                                                             TGATE purpose

                          PTE8                                                            CMP0_IN3

                          PTC3                                                  ADC0_SE11/CMP0_IN4

                          PTC2                                                  ADC0_SE10/CMP0_IN5

                          PTD7                                                            CMP0_IN6

                          PTD6                                                            CMP0_IN7

                  PTD28                                                                   ADC1_SE22

                  PTD27                                                                   ADC1_SE21

                                          S32K1xx Data Sheet, Rev. 7, 04/2018

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                                                                                        ADC electrical  specifications

6.4.2   CMP with 8-bit DAC electrical specifications

        Table 30.    Comparator with 8-bit DAC electrical specifications

Symbol  Description                                                 Min.        Typ.    Max.            Unit

IDDHS   Supply current, High-speed mode1                                                                μA

        -40 - 125 ℃                                                 —           230     300

IDDLS   Supply current, Low-speed mode1                                                                 μA

        -40 - 105 ℃                                                 —           6       11

        -40 - 125 ℃                                                             6       13

VAIN    Analog input voltage                                        0        0  - VDDA  VDDA            V

VAIO    Analog input offset voltage, High-speed mode                                                    mV

        -40 - 125 ℃                                                 -25         ±1      25

VAIO    Analog input offset voltage, Low-speed mode                                                     mV

        -40 - 125 ℃                                                 -40         ±4      40

tDHSB   Propagation delay, High-speed mode2                                                             ns

        -40 - 105 ℃                                                 —           35      200

        -40 - 125 ℃                                                             35      300

tDLSB   Propagation delay, Low-speed mode2                                                              µs

        -40 - 105 ℃                                                 —           0.5     2

        -40 - 125 ℃                                                 —           0.5     3

tDHSS   Propagation delay, High-speed mode3                                                             ns

        -40 - 105 ℃                                                 —           70      400

        -40 - 125 ℃                                                 —           70      500

tDLSS   Propagation delay, Low-speed mode3                                                              µs

        -40 - 105 ℃                                                 —           1       5

        -40 - 125 ℃                                                 —           1       5

tIDHS   Initialization delay, High-speed mode4                                                          μs

        -40 - 125 ℃                                                 —           1.5     3

tIDLS   Initialization delay, Low-speed mode4                                                           μs

        -40 - 125 ℃                                                 —           10      30

VHYST0  Analog comparator hysteresis, Hyst0 (VAIO)                                                      mV

        -40 - 125 ℃                                                 —           0       —

VHYST1  Analog comparator hysteresis, Hyst1, High-speed                                                 mV

        mode

        -40 - 125 ℃                                                 —           19      66

        Analog comparator hysteresis, Hyst1, Low-speed

        mode

        -40 - 125 ℃                                                 —           15      40

VHYST2  Analog comparator hysteresis, Hyst2, High-speed                                                 mV

        mode

        -40 - 125 ℃                                                 —           34      133

                              Table continues on         the  next  page...

                              S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                            45
ADC electrical specifications

            Table 30.       Comparator with 8-bit DAC        electrical specifications    (continued)

    Symbol  Description                                                      Min.   Typ.  Max.         Unit

            Analog comparator hysteresis, Hyst2, Low-speed

            mode

            -40 - 125 ℃                                                      —      23    80

    VHYST3  Analog comparator hysteresis, Hyst3, High-speed                                            mV

            mode

            -40 - 125 ℃                                                      —      46    200

            Analog comparator hysteresis, Hyst3, Low-speed

            mode

            -40 - 125 ℃                                                      —      32    120

    IDAC8b  8-bit DAC current adder (enabled)

            3.3V Reference Voltage                                           —      6     9            μA

            5V Reference Voltage                                             —      10    16           μA

    INL5    8-bit DAC integral non-linearity                                 –0.75  —     0.75         LSB6

    DNL     8-bit DAC differential non-linearity                             –0.5   —     0.5          LSB6

    tDDAC   Initialization and switching settling time                       —      —     30           μs

1.  Difference at input > 200mV

2.  Applied ± (100 mV + VHYST0/1/2/3+ max. of VAIO) around switch point.

3.  Applied ± (30 mV + 2 × VHYST0/1/2/3+ max. of VAIO) around switch point.

4.  Applied ± (100 mV + VHYST0/1/2/3).

5.  Calculation method used: Linear Regression Least Square Method

6.  1 LSB = Vreference/256

                                                        NOTE

            For comparator IN signals adjacent to VDD/VSS or XTAL/
            EXTAL or switching pins cross coupling may happen and

            hence hysteresis settings can be used to obtain the desired

            comparator performance. Additionally, an external capacitor

            (1nF) should be used to filter noise on input signal. Also, source

            drive should not be weak (Signal with < 50 K pull up/down is

            recommended).

                                        S32K1xx Data Sheet, Rev. 7, 04/2018

46                                                                                        NXP Semiconductors
                                                                                 ADC electrical specifications

     Figure          14.  Typical  hysteresis vs. Vin level (VDDA =     3.3  V,  PMODE = 0)

     Figure          15.  Typical  hysteresis vs. Vin level (VDDA =     3.3  V,  PMODE = 1)

                                   S32K1xx Data Sheet, Rev. 7, 04/2018

NXP  Semiconductors                                                                          47
ADC  electrical specifications

     Figure 16. Typical         hysteresis vs. Vin level (VDDA       =  5  V,  PMODE = 0)

     Figure 17. Typical         hysteresis vs. Vin level (VDDA       =  5  V,  PMODE = 1)

                                S32K1xx Data Sheet, Rev. 7, 04/2018

48                                                                             NXP Semiconductors
                                                                           Communication modules

6.5    Communication modules

6.5.1    LPUART electrical specifications

Refer to General AC specifications for LPUART specifications.

6.5.1.1  Supported baud rate

Baud rate = Baud clock / ((OSR+1) * SBR).

For details, see section: 'Baud rate generation' of the Reference Manual.

6.5.2    LPSPI electrical specifications

The Low Power Serial Peripheral Interface (LPSPI) provides a synchronous serial bus

with master and slave operations. Many of the transfer attributes are programmable. The

following tables provide timing characteristics for classic LPSPI timing modes.

• All timing is shown with respect to 20% VDD and 80% VDD thresholds.
• All measurements are with maximum output load of 50 pF, input transition of 1 ns

     and pad configured with fastest slew setting ( DSE = 1 ).

                    S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                       49
50                                                                           Table 31.     LPSPI electrical specifications1                                                                                                                                                                                                                                       Communication modules

                                                         Num  Symbol         Description   Conditions                                         Run   Mode2                                                                       HSRUN  Mode2                                                                     VLPR  Mode                                 Unit

                                                                                                                                      5.0  V  IO                              3.3  V  IO                                5.0  V  IO                               3.3  V  IO                              5.0  V  IO                           3.3  V  IO

                                                                                                            Min.                              Max.  Min.                              Max.    Min.                              Max.   Min.                              Max.  Min.                              Max.  Min.                           Max.

                                                              fperiph, 3, 4  Peripheral    Slave                                   -          40                           -          40                             -          56                            -          56                           -          4                            -       4     MHz

                                                                             Frequency     Master                                  -          40                           -          40                             -          56                            -          56                           -          4                            -       4

                                                                                           Master                                  -          40                           -          48                             -          48                            -          48                           -          4                            -       4

                                                                                           Loopback5

                                                                                           Master                                  -          48                           -          48                             -          48                            -          48                           -          4                            -       4

                                                                                           Loopback(slow)6

                                                         1    fop            Frequency of  Slave                                   -          10                           -          10                             -          14                            -          14 7                         -          2                            -       2     MHz

                    S32K1xx Data Sheet, Rev. 7, 04/2018                      operation     Master                                  -          10                           -          10                             -          14                            -          14 7                         -          2                            -       2

                                                                                           Master                                  -          20                           -          12                             -          24                            -          12                           -          2                            -       2

                                                                                           Loopback5

                                                                                           Master                                  -          12                           -          12                             -          12                            -          12                           -          2                            -       2

                                                                                           Loopback(slow)6

                                                         2    tSPSCK         SPSCK         Slave            100                               -     100                               -       72                                -                             72         -     500                               -     500                            -     ns

                                                                             period        Master           100                               -     100                               -       72                                -                             72         -     500                               -     500                            -

                                                                                           Master           50                                -                            83         -       42                                -                             83         -     500                               -     500                            -

                                                                                           Loopback5

                                                                                           Master           83                                -                            83         -       83                                -                             83         -     500                               -     500                            -

                                                                                           Loopback(slow)6

                                                         3    tLead8         Enable lead   Slave                                   -          -                            -          -                              -          -                             -          -                            -          -                            -       -     ns

                                                                             time (PCS to  Master                                             -                                       -                                         -                                        -                                       -                                    -

                                                                             SPSCK delay)  Master

                                                                                           Loopback5        (PCSSCK+1)*tperiph-25                   (PCSSCK+1)*tperiph-25                     (PCSSCK+1)*tperiph-25                    (PCSSCK+1)*tperiph-25                   (PCSSCK+1)*tperiph-50                   (PCSSCK+1)*tperiph-50

                                                                                           Master

                                                                                           Loopback(slow)6

NXP Semiconductors                                                                                                                            Table continues                         on the  next page...
NXP Semiconductors                                                       Table 31.      LPSPI electrical specifications1 (continued)

                                                         Num  Symbol     Description    Conditions                                           Run Mode2                                                                           HSRUN       Mode2                                                                       VLPR        Mode                                        Unit

                                                                                                                                 5.0 V IO                                   3.3 V IO                                     5.0  V  IO                                  3.3  V  IO                                  5.0  V  IO                               3.3  V  IO

                                                                                                         Min.                    Max.               Min.                     Max.                Min.                            Max.        Min.                            Max.        Min.                            Max.        Min.                         Max.

                                                         4    tLag9      Enable lag     Slave                                 -              -                           -               -                            -                   -                       -                   -                       -                   -                       -                   -  ns

                                                                         time (After    Master                                               -                                           -                                                -                                           -                                           -                                           -

                                                                         SPSCK delay)   Master

                                                                                        Loopback5        25                                         25                                           25                                          25                                          50                                          50

                                                                                        Master           (SCKPCS+1)*tperiph-                        (SCKPCS+1)*tperiph-                          (SCKPCS+1)*tperiph-                         (SCKPCS+1)*tperiph-                         (SCKPCS+1)*tperiph-                         (SCKPCS+1)*tperiph-

                                                                                        Loopback(slow)6

                    S32K1xx Data Sheet, Rev. 7, 04/2018  5    tWSPSCK10  Clock(SPSCK    Slave                                                                                                                                                                                                                                                                                    ns

                                                                         ) high or low  Master           tSPSCK/2-3              tSPSCK/2+3         tSPSCK/2-3               tSPSCK/2+3          tSPSCK/2-3                   tSPSCK/2+3     tSPSCK/2-3                   tSPSCK/2+3     tSPSCK/2-5                   tSPSCK/2+5     tSPSCK/2-5                   tSPSCK/2+5

                                                                         time (SPSCK    Master

                                                                         duty cycle)    Loopback5

                                                                                        Master

                                                                                        Loopback(slow)6

                                                         6    tSU        Data setup     Slave                                 3              -                           5               -                            3                   -                       5                   -  18                                       -                       18                  -  ns

                                                                         time(inputs)   Master           29                                  -                           38              -           26                                   -  3711                                     -  72                                       -                       78                  -

                                                                                                                                                                                                                                             32 12

                                                                                        Master                                7              -                           8               -                            5                   -                       7                   -  20                                       -                       20                  -

                                                                                        Loopback5

                                                                                        Master                                8              -                           10              -                            7                   -                       9                   -  20                                       -                       20                  -

                                                                                        Loopback(slow)6

                                                         7    tHI        Data hold      Slave                                 3              -                           3               -                            3                   -                       3                   -  14                                       -                       14                  -  ns    Communication modules

                                                                         time(inputs)   Master                                0              -                           0               -                            0                   -                       0                   -                       0                   -                       0                   -

                                                                                        Master                                3              -                           3               -                            2                   -                       3                   -  11                                       -                       11                  -

                                                                                        Loopback5

                                                                                        Master                                3              -                           3               -                            3                   -                       3                   -  12                                       -                       12                  -

                                                                                        Loopback(slow)6

                                                                                                                                             Table  continues                on             the  next page...

51
52                                                                    Table 31.       LPSPI electrical specifications1 (continued)                                                                                    Communication modules

                                                         Num  Symbol  Description     Conditions                  Run   Mode2                          HSRUN  Mode2                        VLPR  Mode           Unit

                                                                                                          5.0  V  IO       3.3  V  IO       5.0  V     IO        3.3  V  IO        5.0  V  IO    3.3   V  IO

                                                                                                       Min.       Max.  Min.       Max.  Min.          Max.   Min.       Max.   Min.       Max.  Min.     Max.

                                                         8    ta      Slave access    Slave            -          50    -          50    -             50     -          50     -          100   -        100   ns

                                                                      time

                                                         9    tdis    Slave MISO      Slave            -          50    -          50    -             50     -          50     -          100   -        100   ns

                                                                      (SOUT)

                                                                      disable time

                                                         10   tv      Data valid      Slave            -          30    -          39    -             26     -          36 11  -          92    -        96    ns

                                                                      (after SPSCK                                                                                       31 12

                                                                      edge)

                    S32K1xx Data Sheet, Rev. 7, 04/2018                               Master           -          12    -          16    -             11     -          15     -          47    -        48

                                                                                      Master           -          12    -          16    -             11     -          15     -          47    -        48

                                                                                      Loopback5

                                                                                      Master           -          8     -          10    -             7      -          9      -          44    -        44

                                                                                      Loopback(slow)6

                                                         11   tHO     Data hold       Slave            4          -     4          -     4             -      4          -      4          -     4        -     ns

                                                                      time(outputs)   Master           -15        -     -22        -     -15           -      -23        -      -22        -     -29      -

                                                                                      Master           -10        -     -14        -     -10           -      -14        -      -14        -     -19      -

                                                                                      Loopback5

                                                                                      Master           -15        -     -22        -     -15           -      -22        -      -21        -     -27      -

                                                                                      Loopback(slow)6

                                                         12   tRI/FI  Rise/Fall time  Slave            -          1     -          1     -             1      -          1      -          1     -        1     ns

                                                                      input           Master           -                -                -                    -                 -                -

                                                                                      Master           -                -                -                    -                 -                -

                                                                                      Loopback5

                                                                                      Master           -                -                -                    -                 -                -

                                                                                      Loopback(slow)6

                                                         13   tRO/FO  Rise/Fall time  Slave            -          25    -          25    -             25     -          25     -          25    -        25    ns

NXP Semiconductors                                                    output          Master           -                -                -                    -                 -                -

                                                                                      Master           -                -                -                    -                 -                -

                                                                                      Loopback 5

                                                                                                                  Table continues on the next page...
NXP Semiconductors                                                        Table 31.             LPSPI electrical specifications1 (continued)

                                                             Num  Symbol           Description     Conditions            Run Mode2                          HSRUN Mode2                           VLPR Mode                 Unit

                                                                                                                      5.0 V IO            3.3 V IO          5.0 V IO     3.3 V IO     5.0 V IO                 3.3 V IO

                                                                                                                   Min.  Max.   Min.      Max.      Min.    Max.      Min.  Max.   Min.           Max.         Min.   Max.

                                                                                                Master             -            -                        -            -            -                           -

                                                                                                Loopback(slow)

                                                                                                6

                                                         1.   Trace length should not exceed 11 inches for SCK pad when used in Master loopback mode.

                                                         2.   While transitioning from HSRUN mode to RUN mode, LPSPI output clock should not be more than 14 MHz.

                                                         3.   fperiph = LPSPI peripheral clock

                                                         4.   tperiph = 1/fperiph

                    S32K1xx Data Sheet, Rev. 7, 04/2018  5.   Master Loopback mode - In this mode LPSPI_SCK clock is delayed for sampling the input data which is enabled by setting LPSPI_CFGR1[SAMPLE] bit as 1.

                                                              Clock pads used are PTD15 and PTE0. Applicable only for LPSPI0.

                                                         6.   Master Loopback (slow) - In this mode LPSPI_SCK clock is delayed for sampling the input data which is enabled by setting LPSPI_CFGR1[SAMPLE] bit as 1.

                                                              Clock pad used is PTB2. Applicable only for LPSPI0.

                                                         7.   This is the maximum operating frequency (fop) for LPSPI0 with medium PAD type only. Otherwise, the maximum operating frequency (fop) is 12 Mhz.

                                                         8.   Set the PCSSCK configuration bit as 0, for a minimum of 1 delay cycle of LPSPI baud rate clock, where PCSSCK ranges from 0 to 255.

                                                         9.   Set the SCKPCS configuration bit as 0, for a minimum of 1 delay cycle of LPSPI baud rate clock, where SCKPCS ranges from 0 to 255.

                                                         10.  While selecting odd dividers, ensure Duty Cycle is meeting this parameter.

                                                         11.  Maximum operating frequency (fop ) is 12 MHz irrespective of PAD type and LPSPI instance.

                                                         12.  Applicable for LPSPI0 only with medium PAD type, with maximum operating frequency (fop) as 14 MHz.

53                                                                                                                                                                                                                                Communication modules
Communication modules

    SS1

    (OUTPUT)

                               3                       2                                 12             13                 4

    SPSCK                                                 5

    (CPOL=0)

    (OUTPUT)                                    5

    SPSCK                                                                                12             13

    (CPOL=1)

    (OUTPUT)

                                  6          7

    MISO                            MSB IN2                     BIT       6  .  .  .  1         LSB IN

    (INPUT)

                                                                10                                                     11

    MOSI                             MSB OUT2                   BIT 6 . . . 1                   LSB OUT

    (OUTPUT)

    1. If configured as an output.

    2. LSBF = 0. For LSBF = 1, bit order is LSB, bit 1, ..., bit 6, MSB.

                                    Figure 18. LPSPI master mode                                timing (CPHA    =  0)

    SS1

    (OUTPUT)

                                             2

                                     3                          12                              13              4

    SPSCK

    (CPOL=0)

    (OUTPUT)

    SPSCK                               5           5           12                              13

    (CPOL=1)

    (OUTPUT)

                                        6           7

    MISO                                   MSB IN2                        BIT 6    ...   1              LSB IN

    (INPUT)

              10                                                    11

    MOSI      PORT DATA              MASTER MSB           OUT2            BIT      6.    ..  1  MASTER LSB OUT             PORT DATA

    (OUTPUT)

    1.If configured as output

    2. LSBF = 0. For LSBF = 1, bit order is LSB, bit 1, ..., bit 6, MSB.

                                    Figure 19. LPSPI master mode                                timing (CPHA = 1)

                                                   S32K1xx Data Sheet, Rev. 7, 04/2018

54                                                                                                                            NXP Semiconductors
                                                                                                            Communication  modules

       SS
(INPUT)

                                                   2                      12                  13  4

SPSCK

(CPOL=0)

(INPUT)

SPSCK                    3                  5           5                 12                  13

(CPOL=1)

(INPUT)                                                                                                         9

           8                                               10                     11          11

MISO                See              SLAVE     MSB         BIT 6 . . . 1          SLAVE LSB OUT         See

(OUTPUT)            note1                                                                               note 1

                            6            7

MOSI                           MSB   IN                    BIT 6 . . . 1              LSB IN

(INPUT)

Notes:

1. Undefined

                               Figure 20. LPSPI slave mode                        timing (CPHA       =  0)

       SS
(INPUT)

                                         2                                                4

                               3                               12                     13

SPSCK

(CPOL=0)

(INPUT)

                                  5                5           12                     13

SPSCK

(CPOL=1)

(INPUT)

                                     10                        11                                            9

MISO                See        SLAVE           MSB OUT             BIT 6 . . . 1      SLAVE LSB OUT

(OUTPUT)            note 1

                    8             6             7

MOSI

(INPUT)                              MSB    IN                     BIT 6 . . . 1          LSB IN

Notes:

1. Undefined

                               Figure 21. LPSPI slave mode                        timing (CPHA =        1)

6.5.3    LPI2C electrical specifications

See General AC specifications for LPI2C specifications.

For supported baud rate see section 'Chip-specific LPI2C information' of the Reference

Manual.

                                                S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                                         55
Communication modules

6.5.4  FlexCAN electical specifications

For supported baud rate, see section 'Protocol timing' of the Reference Manual.

6.5.5  SAI electrical specifications

The following table describes the SAI electrical characteristics.

    •  Measurements are with maximum output load of 50 pF, input transition      of 1 ns and

       pad configured with fastest slew settings (DSE = 1'b1).

    •  I/O operating voltage ranges from 2.97 V to 3.6 V

    •  While doing the mode transition (RUN -> HSRUN or HSRUN -> RUN             ), the

       interface should be OFF.

                              Table 32.   Master mode  timing  specifications

       Symbol                   Description            Min.           Max.       Unit

       —               Operating voltage               2.97           3.6                V

       S1              SAI_MCLK cycle time             40             —          ns

       S2              SAI_MCLK pulse width high/low   45%            55%        MCLK period

       S3              SAI_BCLK cycle time             80             —          ns

       S4              SAI_BCLK pulse width high/low   45%            55%        BCLK period

       S5              SAI_RXD input setup before      28             —          ns

                       SAI_BCLK

       S6              SAI_RXD input hold after        0              —          ns

                       SAI_BCLK

       S7              SAI_BCLK to SAI_TXD output      —              8          ns

                       valid

       S8              SAI_BCLK to SAI_TXD output      -2             —          ns

                       invalid

       S9              SAI_FS input setup before       28             —          ns

                       SAI_BCLK

       S10             SAI_FS input hold after         0              —          ns

                       SAI_BCLK

       S11             SAI_BCLK to SAI_FS output       —              8          ns

                       valid

       S12             SAI_BCLK to SAI_FS output       -2             —          ns

                       invalid

                                 S32K1xx Data Sheet, Rev. 7, 04/2018

56                                                                             NXP Semiconductors
                                                                                               Communication modules

                                      S1      S2          S2

SAI_MCLK (output)

                                          S3

SAI_BCLK (output)                                     S4

                              S4

                    S11                                                                            S12

SAI_FS (output)

                                  S9                                                               S10

SAI_FS (input)                                                    S7

                    S7                                        S8                                        S8

SAI_TXD

                                  S5              S6

SAI_RXD

                             Figure 22. SAI Timing — Master modes

                             Table 33.    Slave mode          timing specifications

         Symbol               Description                     Min.             Max.                Unit

         —          Operating voltage                         2.97             3.6                 V

         S13        SAI_BCLK cycle time (input)               80               —                   ns

         S141       SAI_BCLK pulse width high/low             45%              55%                 BCLK period

                    (input)

         S15        SAI_RXD input setup before                    8            —                   ns

                    SAI_BCLK

         S16        SAI_RXD input hold after                      2            —                   ns

                    SAI_BCLK

         S17        SAI_BCLK to SAI_TXD output                —                28                  ns

                    valid

         S18        SAI_BCLK to SAI_TXD output                    0            —                   ns

                    invalid

         S19        SAI_FS input setup before                     8            —                   ns

                    SAI_BCLK

         S20        SAI_FS input hold after SAI_BCLK              2            —                   ns

         S21        SAI_BCLK to SAI_FS output valid           —                28                  ns

         S22        SAI_BCLK to SAI_FS output                     0            —                   ns

                    invalid

1.  The slave mode parameters (S15 - S22) assume 50% duty cycle on SAI_BCLK input. Any change  in  SAI_BCLK duty cycle

    input must be taken care during the board design or by the master timing.

                                      S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                              57
Communication     modules

                                              S13

                                                         S14

SAI_BCLK (input)                   S14

                           S21                                                                     S22

SAI_FS (output)

                                        S19                                                   S20

SAI_FS (input)                                                        S17

                           S17                                S18                                  S18

SAI_TXD

                                         S15       S16

SAI_RXD

                                   Figure 23.      SAI Timing      —  Slave      modes

6.5.6        Ethernet AC specifications

The following timing specs are defined at the chip I/O pin and must be translated

appropriately to arrive at timing specs/constraints for the physical interface.

The following table describes the MII electrical characteristics.

    •  Measurements are with maximum output load of 25 pF, input transition of 1 ns and

       pad configured with fastest slew settings (DSE = 1'b1).

    •  I/O operating voltage ranges from 2.97 V to 3.6 V

    •  While doing the mode transition (RUN -> HSRUN or HSRUN -> RUN ), the

       interface should be OFF.

                                Table 34.     MII signal switching specifications

    Symbol        Description                                              Min.         Max.       Unit

       —          RXCLK frequency                                          —            25         MHz

       MII1       RXCLK pulse width high                                   35%          65%        RXCLK period

       MII2       RXCLK pulse width low                                    35%          65%        RXCLK period

       MII3       RXD[3:0], RXDV, RXER to RXCLK setup                      5            —          ns

       MII4       RXCLK to RXD[3:0], RXDV, RXER hold                       5            —          ns

       —          TXCLK frequency                                          —            25         MHz

       MII5       TXCLK pulse width high                                   35%          65%        TXCLK period

       MII6       TXCLK pulse width low                                    35%          65%        TXCLK period

       MII7       TXCLK to TXD[3:0], TXEN, TXER invalid                    2            —          ns

       MII8       TXCLK to TXD[3:0], TXEN, TXER valid                      —            25         ns

                                              S32K1xx Data Sheet, Rev. 7, 04/2018

58                                                                                            NXP Semiconductors
                                                                                    Communication modules

                                                      MII2              MII1

                    RXCLK (input)

                                                      MII3              MII4

                    RXD[n:0]                               Valid  data

                    RXDV                                   Valid  data

                    RXER                                   Valid  data

                                        Figure  24.   MII  receive diagram

                                                           MII6         MII5

                    TXCLK (input)

                                                MII8                    MII7

                    TXD[n:0]                                Valid data

                    TXEN                                    Valid data

                    TXER                                    Valid data

                              Figure 25. MII transmit signal diagram

The following table describes the RMII electrical characteristics.

•  Measurements are with maximum output load of 25 pF, input transition                   of 1 ns and

   pad configured with fastest slew settings (DSE = 1'b1).

•  I/O operating voltage ranges from 2.97 V to 3.6 V

•  While doing the mode transition (RUN -> HSRUN or HSRUN -> RUN                          ), the

   interface should be OFF.

                           Table 35.     RMII signal switching specifications

Symbol        Description                                                     Min.  Max.          Unit

   —          RMII input clock RMII_CLK Frequency                             —     50            MHz

RMII1, RMII5  RMII_CLK pulse width high                                       35%   65%   RMII_CLK

                                                                                                  period

RMII2, RMII6  RMII_CLK pulse width low                                        35%   65%   RMII_CLK

                                                                                                  period

   RMII3      RXD[1:0], CRS_DV, RXER to RMII_CLK setup                        4     —             ns

   RMII4      RMII_CLK to RXD[1:0], CRS_DV, RXER hold                         2     —             ns

                                         Table continues on the next page...

                                        S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                        59
Communication modules

               Table 35.         RMII signal switching                     specifications

                                 (continued)

    Symbol     Description                                                                Min.        Max.          Unit

       RMII7   RMII_CLK to TXD[1:0], TXEN invalid                                         2           —             ns

       RMII8   RMII_CLK to TXD[1:0], TXEN valid                                           —           15            ns

                                                      RMII2         RMII1

               RMII_CLK(input)

                                                      RMII3         RMII4

               RXD[n:0]                                      Valid  data

               CRS_DV                                        Valid  data

               RXER                                          Valid  data

                                 Figure          26.  RMII   receive            diagram

                                                                    RMII6       RMII5

                       RMII_CLK  (input)

                                                      RMII8                     RMII7

                       TXD[n:0]                                     Valid data

                       TXEN                                         Valid data

                                 Figure 27. RMII transmit diagram

The    following table describes the MDIO electrical characteristics.

    •  Measurements are with maximum output load of 25 pF, input transition                                 of 1 ns and

       pad configured with fastest slew settings (DSE = 1'b1).

    •  I/O operating voltage ranges from 2.97 V to 3.6 V

    •  While doing the mode transition (RUN -> HSRUN or HSRUN -> RUN                                        ), the

       interface should be OFF.

    •  MDIO pin must have external Pull-up.

                                 Table 36.         MDIO timing specifications

       Symbol                    Description                                    Min.            Max.                Unit

       —       MDC Clock Frequency                                                     —        2.5         MHz

                                          Table continues on the next page...

                                 S32K1xx Data Sheet, Rev. 7, 04/2018

60                                                                                                        NXP Semiconductors
                                                                                                Debug modules

                     Table 36.            MDIO timing specifications           (continued)

     Symbol                     Description                              Min.          Max.     Unit

     MDC1           MDC pulse width high                                 40%           60%      MDC period

     MDC2           MDC pulse width low                                  40%           60%      MDC period

     MDC3           MDIO (input) to MDC rising edge setup                25            —        ns

     MDC4           MDIO (input) to MDC rising edge hold                 0             —        ns

     MDC5           MDC falling edge to MDIO output valid                —             25       ns

                    (maximum propagation delay)

     MDC6           MDC falling edge to MDIO output invalid              -10           —        ns

                    (minimum propagation delay)

                                                             MDC1  MDC2

                          MDC (output)

                                                                   MDC6

                          MDIO (output)

                                                                   MDC5

                          MDIO (input)

                                                 MDC3      MDC4

             Figure  28.  MII/RMII serial        management channel            timing  diagram

6.5.7  Clockout frequency

Maximum supported clock out frequency for this device is 20 MHz

6.6    Debug modules

6.6.1  SWD electrical specofications

                                S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                          61
62                                                                                                                Table 37.                 SWD       electrical specifications                                                                                                                  Debug modules

                                                         Symbol              Description                                       Run Mode                                          HSRUN Mode                                                         VLPR       Mode                        Unit

                                                                                                             5.0  V IO                         3.3 V  IO                         5.0 V IO                   3.3  V  IO                      5.0  V  IO                   3.3  V  IO

                                                                                                          Min.              Max.            Min.      Max.          Min.         Max.          Min.                 Max.       Min.                 Max.       Min.              Max.

                                                         S1      SWD_CLK frequency of                     -                 25              -                   25            -            25            -                 25            -                 10            -       10        MHz

                                                                 operation

                                                         S2      SWD_CLK cycle period           1/S1                        -               1/S1                -   1/S1                   -   1/S1                        -   1/S1                        -   1/S1                     -  ns

                                                         S3      SWD_CLK clock pulse width      S2/2 - 5          S2/2 + 5        S2/2 - 5            S2/2 + 5      S2/2 - 5     S2/2 + 5      S2/2 - 5          S2/2 + 5      S2/2 - 5          S2/2 + 5      S2/2 - 5       S2/2 + 5     ns

                    S32K1xx Data Sheet, Rev. 7, 04/2018  S4      SWD_CLK rise and fall times              -                 1               -                   1             -            1             -                 1             -                 1             -              1  ns

                                                         S9      SWD_DIO input data setup time            4                 -               4                   -             4            -             4                 -             16                -   16                       -  ns

                                                                 to SWD_CLK rise

                                                         S10     SWD_DIO input data hold time             3                 -               3                   -             3            -             3                 -             10                -   10                       -  ns

                                                                 after SWD_CLK rise

                                                         S11     SWD_CLK high to SWD_DIO                  -                 28              -                   38            -            28            -                 38            -                 70            -       77        ns

                                                                 data valid

                                                         S12     SWD_CLK high to SWD_DIO                  -                 28              -                   38            -            28            -                 38            -                 70            -       77        ns

                                                                 high-Z

                                                         S13     SWD_CLK high to SWD_DIO                  0                 -               0                   -             0            -             0                 -             0                 -             0              -  ns

                                                                 data invalid

NXP Semiconductors
                                                                                                  Debug modules

                                                                S2

                                                      S3                   S3

       SWD_CLK (input)

                                           S4                   S4

                        Figure        29. Serial  wire clock  input timing

       SWD_CLK

                                                                    S9          S10

       SWD_DIO                                                             Input data valid

                                      S11

                                      S13

       SWD_DIO                                                             Output data valid

                                      S12

       SWD_DIO

                             Figure 30. Serial wire data timing

6.6.2  Trace electrical specifications

The following table describes the Trace electrical characteristics.

   • Measurements are with maximum output load of 50 pF, input transition                         of 1 ns  and

   pad configured with fastest slew settings (DSE = 1'b1).

   • While doing the mode transition (RUN -> HSRUN or HSRUN -> RUN                                ), the

   interface should be OFF.

                             Table 38.         Trace specifications

       Symbol           Description                   RUN Mode             HSRUN Mode             VLPR     Unit

                                                                                                  Mode

—      Fsys         System frequency              80      48        40     112                80  4        MHz

                                      Table continues on the next page...

                             S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                               63
Debug               modules

                                  Table 38.            Trace specifications  (continued)

                    Symbol        Description                     RUN Mode       HSRUN    Mode   VLPR  Unit

                                                                                                 Mode

                          fTRACE  Max Trace frequency      80     48         40  74.667   80     4     MHz

Trace on fast pads  tDVO          Data Output Valid    4          4          4   4        4      20    ns

                    tDIV          Data Output Invalid  -2         -2         -2  -2       -2     -10   ns

                          fTRACE  Max Trace frequency      22.86  24         20  22.4     22.86  4     MHz

Trace on slow pads  tDVO          Data Output Valid    8          8          8   8        8      20    ns

                    tDIV          Data Output Invalid  -4         -4         -4  -4       -4     -10   ns

                                  Figure 31. TRACE CLKOUT specifications

6.6.3               JTAG          electrical specifications

                                  S32K1xx Data Sheet, Rev. 7, 04/2018

64                                                                                               NXP Semiconductors
NXP Semiconductors                                                                                                       Table 39.           JTAG          electrical specifications

                                                         Symbol           Description                                    Run Mode                                          HSRUN Mode                                                               VLPR  Mode                            Unit

                                                                                                           5.0  V    IO                 3.3  V IO                       5.0 V IO                      3.3 V IO                       5.0  V  IO                        3.3  V  IO

                                                                                                 Min.                Max.            Min.    Max.                    Min.  Max.                    Min.  Max.                    Min.        Max.         Min.                 Max.

                                                         JI      TCLK frequency of operation                                                                                                                                                                                              MHz

                                                                 Boundary Scan                -                      20              -                 20            -               20            -               20            -                  10              -                 10

                                                                 JTAG                         -                      20              -                 20            -               20            -               20            -                  10              -                 10

                                                         J2      TCLK cycle period               1/JI                -               1/JI              -             1/JI            -             1/JI            -             1/JI               -               1/JI              -   ns

                                                         J3      TCLK clock pulse width                                                                                                                                                                                                   ns

                                                                 Boundary Scan                J2/2 - 5     J2/2 + 5        J2/2 - 5          J2/2 + 5      J2/2 - 5        J2/2 + 5      J2/2 - 5        J2/2 + 5      J2/2 - 5           J2/2 + 5        J2/2 - 5          J2/2 + 5

                    S32K1xx Data Sheet, Rev. 7, 04/2018          JTAG

                                                         J4      TCLK rise and fall times               -            1               -                 1             -               1             -               1             -                  1               -                 1   ns

                                                         J5      Boundary scan input data               5            -               5                 -             5               -             5               -             15                 -               15                -   ns

                                                                 setup time to TCLK rise

                                                         J6      Boundary scan input data               5            -               5                 -             5               -             5               -             8                  -               8                 -   ns

                                                                 hold time after TCLK rise

                                                         J7      TCLK low to boundary scan              -            28              -                 32            -               28            -               32            -                  80              -                 80  ns

                                                                 output data valid

                                                         J8      TCLK low to boundary scan              0            -               0                 -             0               -             0               -             0                  -               0                 -

                                                                 output data invalid

                                                         J9      TCLK low to boundary scan              -            28              -                 32            -               28            -               32            -                  80              -                 80  ns

                                                                 output high-Z

                                                         J10     TMS, TDI input data setup              3            -               3                 -             3               -             3               -             15                 -               15                -   ns

                                                                 time to TCLK rise

                                                         J11     TMS, TDI input data hold               2            -               2                 -             2               -             2               -             8                  -               8                 -   ns

                                                                 time after TCLK rise

                                                         J12     TCLK low to TDO data valid             -            28              -                 32            -               28            -               32            -                  80              -                 80  ns

                                                         J13     TCLK low to TDO data                   0            -               0                 -             0               -             0               -             0                  -               0                 -   ns

                                                                 invalid

                                                         J14     TCLK low to TDO high-Z                 -            28              -                 32            -               28            -               32            -                  80              -                 80  ns    Debug modules

65
Debug modules

                                           J2

                               J3                 J3

    TCLK (input)

                          J4               J4

                  Figure  32.  Test clock  input  timing

    TCLK

                                                  J5      J6

    Data inputs                                   Input data valid

                                   J7

                                   J8

    Data outputs                                  Output data valid

                                   J9

    Data outputs

                  Figure 33. Boundary scan (JTAG) timing

                  S32K1xx Data Sheet, Rev. 7, 04/2018

66                                                                   NXP Semiconductors
                                                                                   Thermal attributes

     TCLK

                                    J10                       J11

     TDI/TMS                        Input data valid

                              J12

                              J13

     TDO                            Output data valid

                              J14

     TDO

                    Figure 34. Test Access Port timing

7    Thermal attributes

7.1  Description

The  tables in the following sections describe the thermal characteristics of the  device.

                              NOTE

     Junction temperature is a function of die size, on-chip power

     dissipation, package thermal resistance, mounting side (board)

     temperature, ambient temperature, air flow, power dissipation

     or other components on the board, and board thermal resistance.

7.2  Thermal characteristics

                         S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                          67
68                                                       Table 40.                 Thermal        characteristics for 32-pin QFN and 48/64/100/144/176-pin LQFP                 package                 Thermal

                                                         Rating                                   Conditions    Symbol  Package                                   Values                          Unit

                                                                                                                                 S32K116             S32K118  S32K142  S32K144  S32K146  S32K148        attributes

                                                         Thermal resistance, Junction to Ambient  Single layer  RθJA    32       93                  NA       NA          NA    NA       NA       °C/W

                                                         (Natural Convection)1, 2                 board (1s)            48       79                  71       NA          NA    NA       NA

                                                                                                                        64       NA                  62       61          61    59       NA

                                                                                                                        100      NA                  NA       53          52    51       NA

                                                                                                                        144      NA                  NA       NA          NA    51       44

                                                                                                                        176      NA                  NA       NA          NA    NA       42

                                                         Thermal resistance, Junction to Ambient  Two layer     RθJA    32       50                  NA       NA          NA    NA       NA

                    S32K1xx Data Sheet, Rev. 7, 04/2018  (Natural Convection)1                    board (1s1p)          48       58                  50       NA          NA    NA       NA

                                                                                                                        64       NA                  46       45          45    44       NA

                                                                                                                        100      NA                  NA       42          42    40       NA

                                                                                                                        144      NA                  NA       NA          NA    44       37

                                                                                                                        176      NA                  NA       NA          NA    NA       36

                                                         Thermal resistance, Junction to Ambient  Four layer    RθJA    32       32                  NA       NA          NA    NA       NA

                                                         (Natural Convection)1, 2                 board (2s2p)          48       55                  47       NA          NA    NA       NA

                                                                                                                        64       NA                  44       43          43    41       NA

                                                                                                                        100      NA                  NA       40          40    39       NA

                                                                                                                        144      NA                  NA       NA          NA    42       36

                                                                                                                        176      NA                  NA       NA          NA    NA       35

                                                         Thermal resistance, Junction to Ambient  Single layer  RθJMA   32       77                  NA       NA          NA    NA       NA

                                                         (@200 ft/min)1, 3                        board (1s)            48       66                  58       NA          NA    NA       NA

                                                                                                                        64       NA                  50       49          49    48       NA

                                                                                                                        100      NA                  NA       43          42    41       NA

                                                                                                                        144      NA                  NA       NA          NA    42       36

NXP Semiconductors                                                                                                      176      NA                  NA       NA          NA    NA       34

                                                         Thermal resistance, Junction to Ambient  Two layer     RθJMA   32       43                  NA       NA          NA    NA       NA

                                                         (@200 ft/min)1                           board (1s1p)          48       51                  43       NA          NA    NA       NA

                                                                                                                        64       NA                  39       38          38    37       NA

                                                                                                                        100      NA                  NA       35          35    34       NA

                                                                                                                Table continues on the next page...
NXP Semiconductors                                       Table 40.          Thermal characteristics for 32-pin QFN and 48/64/100/144/176-pin LQFP                               package

                                                                            (continued)

                                                         Rating                                   Conditions    Symbol      Package                               Values                          Unit

                                                                                                                                     S32K116         S32K118  S32K142  S32K144  S32K146  S32K148

                                                                                                                            144      NA              NA       NA          NA    37       31

                                                                                                                            176      NA              NA       NA          NA    NA       30

                                                         Thermal resistance, Junction to Ambient  Four layer    RθJMA       32       26              NA       NA          NA    NA       NA

                                                         (@200 ft/min)1, 3                        board (2s2p)              48       48              41       NA          NA    NA       NA

                                                                                                                            64       NA              37       36          36    35       NA

                                                                                                                            100      NA              NA       34          34    33       NA

                    S32K1xx Data Sheet, Rev. 7, 04/2018                                                                     144      NA              NA       NA          NA    36       30

                                                                                                                            176      NA              NA       NA          NA    NA       29

                                                         Thermal resistance, Junction to Board4   —             RθJB        32       11              NA       NA          NA    NA       NA

                                                                                                                            48       33              24       NA          NA    NA       NA

                                                                                                                            64       NA              26       25          25    23       NA

                                                                                                                            100      NA              NA       25          25    24       NA

                                                                                                                            144      NA              NA       NA          NA    30       24

                                                                                                                            176      NA              NA       NA          NA    NA       24

                                                         Thermal resistance, Junction to Case 5   —             RθJC        32       NA              NA       NA          NA    NA       NA

                                                                                                                            48       23              19       NA          NA    NA       NA

                                                                                                                            64       NA              14       13          12    11       NA

                                                                                                                            100      NA              NA       13          12    11       NA

                                                                                                                            144      NA              NA       NA          NA    12       9

                                                                                                                            176      NA              NA       NA          NA    NA       9

                                                         Thermal resistance, Junction to Case     —             RθJCBottom  32       1                                    NA

                                                         (Bottom) 6                                                         48                                    NA

                                                                                                                            64

                                                                                                                            100                                                                         Thermal attributes

                                                                                                                            144

                                                                                                                            176

                                                                                                                Table continues on the next page...

69
70                                                                     Table 40.           Thermal characteristics for  32-pin QFN and 48/64/100/144/176-pin LQFP                                 package                              Thermal

                                                                                           (continued)

                                                                       Rating                       Conditions  Symbol  Package                                                       Values                                     Unit  attributes

                                                                                                                                                      S32K116  S32K118  S32K142       S32K144     S32K146        S32K148

                                                         Thermal  resistance, Junction to  Package  Natural     ψJT     32                            1        NA       NA                    NA  NA             NA

                                                                       Top7                         Convection          48                            4        2        NA                    NA  NA             NA

                                                                                                                        64                            NA       2                   2          2   2              NA

                                                                                                                        100                           NA       NA                  2          2   2              NA

                                                                                                                        144                           NA       NA       NA                    NA  2              1

                                                                                                                        176                           NA       NA       NA                    NA  NA             1

                    S32K1xx Data Sheet, Rev. 7, 04/2018  1.  Junction temperature is a function of die size, on-chip power dissipation, package thermal resistance, mounting site (board) temperature, ambient temperature, air

                                                             flow, power dissipation of other components on the board, and board thermal resistance.

                                                         2.  Per JEDEC JESD51-2 with natural convection for horizontally oriented board. Board meets JESD51-9 specification for 1s or 2s2p board, respectively.

                                                         3.  Per JEDEC JESD51-6 with forced convection for horizontally oriented board. Board meets JESD51-9 specification for 1s or 2s2p board, respectively.

                                                         4.  Thermal resistance between the die and the printed circuit board per JEDEC JESD51-8. Board temperature is measured on the top surface of the board near the

                                                             package.

                                                         5.  Thermal resistance between the die and the case top surface as measured by the cold plate method (MIL SPEC-883 Method 1012.1).

                                                         6.  Thermal resistance between the die and the solder pad on the bottom of the package. Interface resistance is ignored.

                                                         7.  Thermal characterization parameter indicating the temperature difference between package top and the junction temperature per JEDEC JESD51-2. When Greek

                                                             letters are not available, the thermal characterization parameter is written as Psi-JT.

NXP Semiconductors
NXP Semiconductors                                                                          Table 41.         Thermal characteristics                 for the 100  MAPBGA package

                                                                              Rating                                           Conditions             Symbol                Values                                               Unit

                                                                                                                                                                   S32K146  S32K144          S32K148

                                                         Thermal resistance,  Junction  to  Ambient (Natural                Single layer board  (1s)  RθJA         57.2     61.0             52.5                         °C/W

                                                         Convection) 1, 2

                                                         Thermal resistance,  Junction  to  Ambient (Natural                Four layer board          RθJA         32.1     35.6             27.5                         °C/W

                                                         Convection) 1, 2, 3                                                (2s2p)

                                                         Thermal resistance,  Junction  to  Ambient (@200 ft/min) 1, 2,  3  Single layer board  (1s)  RθJMA        44.1     46.6             39.0                         °C/W

                                                         Thermal resistance,  Junction  to  Ambient (@200 ft/min)1, 3       Two layer board           RθJMA        27.2     30.9             22.8                         °C/W

                                                                                                                            (2s2p)

                                                         Thermal resistance,  Junction  to  Board4                          —                         RθJB         15.3     18.9             11.2                         °C/W

                    S32K1xx Data Sheet, Rev. 7, 04/2018  Thermal resistance,  Junction  to  Case 5                          —                         RθJC         10.2     14.2             7.5                          °C/W

                                                         Thermal resistance,  Junction  to  Package Top outside             —                         ψJT          0.2      0.4              0.2                          °C/W

                                                         center6

                                                         Thermal resistance,  Junction  to  Package Bottom outside          —                         ψJB          12.2     15.9             18.3                         °C/W

                                                         center7

                                                         1.  Junction temperature is a function of die size, on-chip power dissipation, package thermal resistance, mounting site (board) temperature, ambient temperature, air

                                                             flow, power dissipation of other components on the board, and board thermal resistance.

                                                         2.  Per SEMI G38-87 and JEDEC JESD51-2 with the single layer board horizontal.

                                                         3.  Per JEDEC JESD51-6 with the board horizontal.

                                                         4.  Thermal resistance between the die and the printed circuit board per JEDEC JESD51-8. Board temperature is measured on the top surface of the board near the

                                                             package.

                                                         5.  Thermal resistance between the die and the case top surface as measured by the cold plate method (MIL SPEC-883 Method 1012.1).

                                                         6.  Thermal characterization parameter indicating the temperature difference between package top and the junction temperature per JEDEC JESD51-2. When Greek

                                                             letters are not available, the thermal characterization parameter is written as Psi-JT.

                                                         7.  Thermal characterization parameter indicating the temperature difference between package bottom center and the junction temperature per JEDEC JESD51-12.

                                                             When Greek letters are not available, the thermal characterization parameter is written as Psi-JB.

71                                                                                                                                                                                                                                     Thermal attributes
Thermal attributes

7.3     General notes for specifications at maximum junction
        temperature

An estimation of the chip junction temperature, TJ, can be obtained from this equation:

where:

    • TA = ambient temperature for the package (°C)
    • RθJA = junction to ambient thermal resistance (°C/W)
    • PD = power dissipation in the package (W)

The junction to ambient thermal resistance is an industry standard value that provides a

quick and easy estimation of thermal performance. Unfortunately, there are two values in

common usage: the value determined on a single layer board and the value obtained on a

board with two planes. For packages such as the PBGA, these values can be different by

a factor of two. Which value is closer to the application depends on the power dissipated

by other components on the board. The value obtained on a single layer board is

appropriate for the tightly packed printed circuit board. The value obtained on the board

with the internal planes is usually appropriate if the board has low power dissipation and

the components are well separated.

When a heat sink is used, the thermal resistance is expressed in the following equation as

the sum of a junction-to-case thermal resistance and a case-to-ambient thermal resistance:

where:

    • RθJA = junction to ambient thermal resistance (°C/W)
    • RθJC = junction to case thermal resistance (°C/W)
    • RθCA = case to ambient thermal resistance (°C/W)

RθJC is device related and cannot be influenced by the user. The user controls the thermal
environment to change the case to ambient thermal resistance, RθCA. For instance, the
user can change the size of the heat sink, the air flow around the device, the interface

material, the mounting arrangement on printed circuit board, or change the thermal

dissipation on the printed circuit board surrounding the device.

                     S32K1xx Data Sheet, Rev. 7, 04/2018

72                                                                NXP Semiconductors
                                                                                          Dimensions

To determine the junction temperature of the device in the application when heat sinks

are not used, the Thermal Characterization Parameter (ΨJT) can be used to determine the
junction temperature with a measurement of the temperature at the top center of the

package case using this equation:

where:

    • TT = thermocouple temperature on top of the package (°C)
    • ΨJT = thermal characterization parameter (°C/W)
    • PD = power dissipation in the package (W)

The thermal characterization parameter is measured per JESD51-2 specification using a

40 gauge type T thermocouple epoxied to the top center of the package case. The

thermocouple should be positioned so that the thermocouple junction rests on the

package. A small amount of epoxy is placed over the thermocouple junction and over

about 1 mm of wire extending from the junction. The thermocouple wire is placed flat

against the package case to avoid measurement errors caused by cooling effects of the

thermocouple wire.

8    Dimensions

8.1     Obtaining package dimensions

Package dimensions are provided in the package drawings.

To find a package drawing, go to http://www.nxp.com and perform a keyword                 search  for

the drawing’s document number:

                    Package option                                       Document Number

                    32-pin QFN                                           SOT617-3 1

                    48-pin LQFP                                          98ASH00962A

                    64-pin LQFP                                          98ASS23234W

                    100-pin LQFP                                         98ASS23308W

                    100-pin MAPBGA                                       98ASA00802D

                    144-pin LQFP                                         98ASS23177W

                    176-pin LQFP                                         98ASS23479W

1.  5x5 mm package

                                    S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                73
Pinouts

9    Pinouts

9.1      Package pinouts and signal descriptions

For package pinouts and signal descriptions, refer to the Reference Manual.

10       Revision History

The  following table provides a revision history for this document.

                              Table 42.        Revision History

     Rev. No.  Date                              Substantial Changes

         1     12 Aug 2016    Initial release

         2     03 March 2017  •  Updated descpition of QSPI and Clock interfaces in Key Features section

                              •  Updated figure: High-level architecture diagram for the S32K1xx family

                              •  Updated figure: S32K1xx product series comparison

                              •  Added note in section Selecting orderable part number

                              •  Updated figure: Ordering information

                              •  In table: Absolute maximum ratings :

                                 •  Added footnote to IINJPAD_DC

                                 •  Updated min and max value of IINJPAD_DC

                                 •  Updated description, max and min values for IINJSUM

                                 •  Updated VIN_TRANSIENT

                              •  In table: Voltage and current operating requirements :

                                 •  Renamed VSUP_OFF

                                 •  Updated max value of VDD_OFF

                                 •  Removed VINA and VIN

                                 •  Added VREFH and VREFL

                                 •  Updated footnote "Typical conditions assumes VDD = VDDA = VREFH =      5

                                    V ...

                                 •  Removed INJSUM_AF

                              •  Updated footnotes in table Table 4

                              •  Updated section Power mode transition operating behaviors

                              •  In table: Power consumption

                                 •  Added footnote "With PMC_REGSC[CLKBIASDIS] ... "

                                 •  Updated conditions for VLPR

                                 •  Removed Idd/MHz for S32K144

                                 •  Updated numbers for S32K142 and S32K148

                                 •  Removed use case footnotes

                              •  In section Modes configuration :

                                 •  Replaced table "Modes configuration" with spreadsheet attachment:

                                    'S32K1xx_Power_Modes _Master_configuration_sheet'

                              •  In table: DC electrical specifications at 3.3 V Range :

                                 •  Added footnotes to Vih Input Buffer High Voltage and Vih Input Buffer

                                    Low Voltage

                                 •  Added footnote to High drive port pins

                              •  In table: DC electrical specifications at 5.0 V Range :

                              Table continues on the next page...

                              S32K1xx Data Sheet, Rev. 7, 04/2018

74                                                                                        NXP Semiconductors
                                                                                              Revision History

                          Table 42.  Revision History

Rev. No.            Date                          Substantial Changes

                             •  Added footnotes Vih Input Buffer High Voltage and Vih Input Buffer Low

                                Voltage

                          •  Updated table: AC electrical specifications at 3.3 V range

                          •  Updated table: AC electrical specifications at 5 V range

                          •  In table: Standard input pin capacitance

                             •  Added footnote to Normal run mode (S32K14x series)

                          •  Removed note from 1M ohms Feedback Resistor in figure Oscillator

                             connections scheme

                          •  In table: External System Oscillator electrical specifications

                             •  Updated typical of IDDOSC Supply current — low-gain mode (low-power

                                mode) (HGO=0) 1 for 4 and 8 MHz

                             •  Removed rows for Ilk_ext EXTAL/XTAL impedence High-frequency, low-

                                gain mode (low-power mode) and high-frequency, high-gain mode and

                             •  VEXTAL
                                Updated Typ. of RS low-gain mode
                             •  Updated description of RF, RS, and VPP

                             •  Removed footnote from RF Feedback resistor

                             •  Updated footnote for C1 C2 and RF

                          •  In table: Table 17

                             •  Removed mention of high-frequency

                             •  Added HGO 0, 1 information

                          •  In table: Fast internal RC Oscillator electrical specifications

                             •  Updated FFIRC

                             •  Updated description of ΔF

                             •  Updated typ and max values of TJIT cycle-to-cycle jitter and TJIT Long

                                term jitter over 1000 cycles

                             •  Added footnotes to TJIT cycle-to-cycle jitter and TJIT Long term jitter

                                over 1000 cycles

                             •  Updated naming convention of IDDFIRC Supply current

                             •  Added footnote to IDDFIRC Supply current

                             •  Added footnote to column Parameter

                          •  In table: Slow internal RC oscillator (SIRC) electrical specifications

                             •  Removed VDD Supply current in 2 MHz Mode

                             •  Removed footnote and updated description of ΔF

                             •  Updated footnote to FSIRC and IDDSIRC

                          •  In table: SPLL electrical specifications

                             •  Added row for FSPLL_REF PLL Reference

                             •  Updated naming convention throughout the table

                             •  Updated the max value of TSPLL_LOCK Lock detector detection time

                          •  In table: Flash timing specifications — commands

                             •  Added footnotes:

                                     •  All command times assumes ...

                                     •  For all EEPROM Emulation terms ...

                                     •  'First time' EERAM writes after a POR ...

                             •  Removed footnote 'Assumes 25 MHz or ...'

                             •  Updated Max of teewr32bers

                             •  Added parameters tquickwr and tquickwrClnup

                          •  In table: Reliability specifications

                             •  Removed Typ. values for all parameters

                             •  Removed footnote 'Typical values represent ... '

                             •  Added footnote 'Any other EEE driver usage ... '

                          •  Updated QuadSPI AC specifications

                          •  Removed topic: Reliability, Safety and Security modules

                          •  In table: 12-bit ADC operating conditions

                             •  Updated VDDA

                          Table continues on the next page...

                          S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                       75
Revision History

                        Table    42.  Revision History (continued)

    Rev. No.      Date                                         Substantial Changes

                                      •      Updated values for VREFH and VREFL to add refernce to the section

                                             "voltage and current operating requirments" for Min and Max valaues

                                      •      Updated footnote to Typ.

                                      •      Removed footnote from RAS Analog source resistance

                                      •      Updated figure: ADC input impedance equivalency diagram

                                 •    In table: 12-bit ADC characteristics (2.7 V to 3 V) (VREFH = VDDA, VREFL =

                                      VSS)
                                      •      Removed rows for VTEMP_S and VTEMP25

                                      •      Updated footnote to Typ.

                                 •    In table: 12-bit ADC characteristics (3 V to 5.5 V)(VREFH = VDDA, VREFL =

                                      VSS)
                                      •      Removed rows for VTEMP_S and VTEMP25

                                      •      Removed number for TUE

                                      •      Updated footnote to Typ.

                                 •    In table: Comparator with 8-bit DAC electrical specifications

                                      •      Updated Typ. of IDDLS Supply current, Low-speed mode

                                      •      Updated Typ. of tDLSB Propagation delay, Low-speed mode

                                      •      Updated Typ. of tDHSS Propagation delay, High-speed mode

                                      •      Updated tDLSS Propagation delay

                                      •      Added row for tDDAC Initialization and switching settling time

                                      •      Updated footnote

                                 •    Updated section LPSPI electrical specifications

                                 •    Added section: SAI electrical specifications

                                 •    Updated section: Ethernet AC specifications

                                 •    Added section: Clockout frequency

                                 •    Added section: Trace electrical specifications

                                 •    Updated table: Table 40 : Updated numbers for S32K142 and S32K148

                                 •    Updated table: Table 41 : Updated numbers for S32K148

                                 •    Updated Document number for 32-pin QFN in topic Obtaining package

                                      dimensions

    3             14 March 2017  •    In Table 2

                                      •      Updated min. value of VDD_OFF

                                      •      Added parameter IINJSUM_AF

                                 •    Updated Power mode transition operating behaviors

                                 •    Updated Power consumption

                                 •    Updated footnote to TSPLL_LOCK in SPLL electrical specifications

                                 •    In 12-bit ADC electrical characteristics

                                      •      Updated table: 12-bit ADC characteristics (2.7 V to 3 V) (VREFH =

                                             VDDA, VREFL = VSS)

                                                  •  Added typ. value to IDDA_ADC, TUE, DNL, and INL

                                                  •  Added min. value to SMPLTS

                                                  •  Removed footnote 'All the parameters in this table ... '

                                      •      Updated table: 12-bit ADC characteristics (3 V to 5.5 V) (VREFH =

                                             VDDA, VREFL = VSS)

                                                  •  Added typ. value to IDDA_ADC

                                                  •  Removed footnote 'All the parameters in this table ... '

                                 •    In Flash timing specifications — commands updated Max. value of tvfykey     to

                                      33 μs

    4             02 June 2017   •    In section: Block diagram, added block diagram for S32K11x series.

                                 •    Updated figure: S32K1xx product series comparison.

                                 •    In section: Selecting orderable part number , added reference to attachement

                                      S32K_Part_Numbers.xlsx.

                                 •    In section: Ordering information

                                      •      Updated figure: Ordering information.

                                 •    In Table 1,

                                 Table continues on the next page...

                                 S32K1xx Data Sheet, Rev. 7, 04/2018

76                                                                                           NXP Semiconductors
                                                                                                          Revision History

                              Table  42.  Revision History (continued)

Rev. No.                Date                                        Substantial Changes

                                          •  Updated note 'All the limits defined ... '

                                          •  Updated parameter 'IINJPAD_DC_ABS', 'VIN_DC', IINJSUM_DC_ABS.

                                     •    In Table 2,

                                          •  Updated parameter IINJPAD_DC_OP and IINJSUM_DC_OP.

                                     •    In Table 5, updated TBDs for VLVR_HYST, VLVD_HYST, and VLVW_HYST

                                     •    In Power mode transition operating behaviors,

                                          •  Added VLPR → VLPS

                                          •  Added VLPS → VLPR

                                          •  Updated TBDs for VLPS → Asynchronous DMA Wakeup, STOP1 →

                                             Asynchronous DMA Wakeup, and STOP2 → Asynchronous DMA

                                             Wakeup

                                     •    In Table 7, updated the specifications for S32K144.

                                     •    Updated the attachment S32K1xx_Power_Modes _Configuration.xlsx.

                                     •    In Table 14, removed CIN_A.

                                     •    In Table 16,

                                          •  Updated specificatins for gmXOSC.

                                          •  Removed IDDOSC

                                     •    In Table 18,

                                          •  Added parameter ΔF125.

                                          •  Removed IDDFIRC

                                     •    In Table 19,

                                          •  Added parameter ΔF125.

                                          •  Removed IDDSIRC

                                     •    In Table 20, removed ILPO

                                     •    Updated section: Flash memory module (FTFC) electrical specifications

                                     •    In section: 12-bit ADC operating conditions,

                                          •  Updated TBDs for IDDA_ADC and TUE in Table 27

                                          •  Updated TBDs for IDDA_ADC and TUE in Table 28

                                     •    In section: QuadSPI AC specifications, updated figure 'QuadSPI output

                                          timing (HyperRAM mode) diagram'.

                                     •    In section: 12-bit ADC operating conditions, updated Table 26.

                                     •    In section: CMP with 8-bit DAC electrical specifications, added note 'For

                                          comparator IN signals adjacent ... '

                                     •    In table: Table 31, minor update in footnote 6.

                                     •    In table: Table 40, updated specifications for S32K146.

5                   06  Dec 2017     •    Removed S32K148 from 'Caution'

                                     •    Updated figure: S32K1xx product series comparison for

                                          •  'EEPROM emulated by FlexRAM' of S32K148 (Added content to

                                             footnote)

                                          •  Added support for LIN protocol version 2.2 A

                                     •    In Absolute maximum ratings :

                                          •  Added note 'Unless otherwise ... '

                                          •  Added parameter 'Added note 'Tramp_MCU'

                                          •  Updated footnote for 'Tramp'

                                     •    In Voltage and current operating requirements :

                                          •  Added footnote 'VDD and VDDA must be shorted ... ' against parameter

                                          •  'VDD– VDDA'
                                             Updated footnote 'VDD and VDDA must be shorted ...'
                                     •    In Power and ground pins

                                          •  Added diagrams for 32-QFN and 48-LQFP and footnote below the

                                             diagrams.

                                          •  Updated footnote 'VDD and VDDA must be shorted ...'

                                     •    In Power mode transition operating behaviors :

                                     Table continues on the next page...

                                  S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                                   77
Revision History

                        Table 42.  Revision History

    Rev. No.      Date                             Substantial Changes

                           •  Added footnote 'For S32K11x – FIRC/SOSC/FIRC/LPO; For S32K14x

                              – FIRC/SOSC/FIRC/LPO/SPLL' to 'VLPS Mode: All clock sources

                              disabled'

                           •  Updated numbers for:

                                   •  VLPR → VLPS

                                   •  VLPS → VLPR

                                   •  'RUN → Compute operation'

                                   •  RUN → VLPS

                                   •  RUN → VLPR

                        •  In Power consumption :

                           •  Updated specs for S32K142, S32K144, and S32K148

                           •  Updated footnote 'Typical current numbers are indicative ...'

                           •  Updated footnote 'The S32K148 data ...'

                           •  Removed footnote 'Above S32K148 data is preliminary targets only'

                           •  Added new table 'Power consumption at 3.3 V'

                        •  In General AC specifications :

                           •  Updated max value and footnote of WFRST

                           •  Updated symbol for not filtered pulse to 'WNFRST', updated min value,

                              removed max. value, and added footnote

                        •  Fixed naming conventions to align with DS in DC electrical specifications at

                           3.3 V Range and DC electrical specifications at 5.0 V Range

                        •  Updated specs for AC electrical specifications at 3.3 V range and AC

                           electrical specifications at 5 V range

                        •  In Device clock specifications :

                           •  Updated fBUS to 48 for 11x

                           •  Added footnote to fBUS for 14x

                        •  In External System Oscillator frequency specifications :

                           •  Added specs for S32K11x

                           •  Updated 'tdc_extal' for S32K14x

                           •  Added footnote 'Frequecies below ... ' to 'fec_extal' and 'tdc_extal'

                        •  Splitted Flash timing specifications — commands for S32K14x and S32K11x

                        •  Updated Flash timing specifications — commands for S32K14x

                        •  In Reliability specifications :

                           •  Added footnote 'Data retention period ... ' for 'tnvmretp1k' and

                              'tnvmretee'

                           •  Minor update in footnote for 'nnvmwree16' 'nnvmwree256'

                        •  In QuadSPI AC specifications :

                           •  Updated 'MCR[SCLKCFG[5]]' value to 0

                           •  Updated 'Data Input Setup Time' HSRUN Internal DQS PAD Loopback

                              value to 1.6

                           •  Updated 'Data Input Setup Time' DDR External DQS min. value to 2

                           •  Updated 'Data Input Hold Time' DDR External DQS min. value to 20

                           •  Upadted figure 'QuadSPI output timing (SDR mode) diagram' and

                              'QuadSPI input timing (HyperRAM mode) diagram'

                        •  In 12-bit ADC electrical characteristics :

                           •  Added note 'On reduced pin packages where ... '

                           •  Removed max. value of 'IDDA_ADC'

                           •  Added note 'Due to triple ... '

                        •  In 12-bit ADC operating conditions, removed parameter 'ΔVDDA'

                        •  In CMP with 8-bit DAC electrical specifications :

                           •  Updated Typ. and Max. values of 'IDDLS'

                           •  Upadted Typ. value of 'tDHSB'

                           •  Updated Typ. value of 'VHYST1' , 'VHYST2', and 'VHYST3'

                        •  In LPSPI electrical specifications :

                           •  Updated 'fperiph' and 'fop', and 'tSPSCK'

                        Table continues on the next page...

                        S32K1xx Data Sheet, Rev. 7, 04/2018

78                                                                                   NXP Semiconductors
                                                                                                     Revision History

                          Table    42.  Revision History (continued)

Rev. No.            Date                                           Substantial Changes

                                        •  Updated 3.3 V numbers and added footnote against fop, tSU, ans tV in

                                           HSRUN Mode

                                        •  Added footnote to 'tWSPSCK'

                                   •    Updated Thermal characteristics for S32K11x

6                   31 Jan 2018    •    Changed the representation of ARM trademark throughout.

                                   •    Removed S32K142 from 'Caution'

                                   •    In 'Key features', added the following note under 'Power management',

                                        'Memory and memory interfaces', and 'Reliability, safety and security':

                                        •  No write or erase access to ...

                                   •    In High-level architecture diagram for the S32K14x family, added the

                                        following footnote:

                                        •  No write or erase access to ...

                                   •    In High-level architecture diagram for the S32K11x family :

                                        •  Minor editorial update: Fixed the placement of SRAM, under 'Flash

                                           memory controller' block

                                   •    Updated figure: S32K1xx product series comparison :

                                        •  Updated footnote 1, and added against 'HSRUN' in addition to 'HW

                                           security module (CSEc)' and 'EEPROM emulated by FlexRAM'.

                                        •  Updated 'System RAM (including FlexRAM and MTB)' row for

                                           S32K144, S32K146, and S32K148.

                                        •  Updated channel count for S32K116 in row '12-bit SAR ADC (1 MSPS

                                           each)'.

                                   •    Updated Ordering information

                                   •    Updated Flash timing specifications — commands for S32K148, S32K142,

                                        S32K146, S32K116, and S32K118.

7                   19 April 2018  •    Changed Caution to Notes

                                        •  Updated the wordings of Notes and removed S32K146

                                        •  Added 'Following two are the available ...'

                                   •    In 'Key features' :

                                        •  Editorial updates

                                        •  Updated the note under Power management, Memory and memory

                                           interfaces, and Safety and security.

                                        •  Updated FlexIO under Communications interfaces

                                        •  Added ENET and SAI under Communications interfaces

                                        •  Updated Cryptographic Services Engine (CSEc) under 'Safety and

                                           security'

                                   •    In High-level architecture diagram for the S32K14x family :

                                        •  Minor editorial updates

                                        •  Updated note 3

                                   •    In High-level architecture diagram for the S32K11x family :

                                        •  Minor editorial updates

                                   •    In figure: S32K1xx product series comparison :

                                        •  Editorial updates

                                        •  Updated Frequency for S32K14x

                                        •  Updated footnote 4

                                        •  Added footnote 5

                                   •    In Ordering information :

                                        •  Renamed section, updated the starting paragraph

                                        •  Updated the figure

                                   •    In Voltage and current operating requirements, updated the note

                                   •    In Power consumption :

                                        •  Updated specs for S32K146

                                        •  Removed section 'Modes configuration', amd moved its content under

                                           the fisrt paragraph.

                                   •    In 12-bit ADC operating conditions :

                                   S32K1xx Data Sheet, Rev. 7, 04/2018

NXP Semiconductors                                                                                               79
Revision History

                        Table 42.  Revision History

    Rev. No.      Date                                Substantial Changes

                               •  Fixed the typo in RSW1

                        •  In  LPSPI electrical specifications :

                               •  Updated tLead and tLag

                               •  Added footnote in Figure: LPSPI slave mode timing   (CPHA = 0) and

                                  Figure: LPSPI slave mode timing (CPHA = 1)

                        •  In  Thermal characteristics :

                               •  Updated the name of table: Thermal characteristics  for 32-pin QFN

                                  and 48/64/100/144/176-pin LQFP package

                               •  Deleted specs for RθJC for 32 QFN package

                               •  Added 'RθJCBottom'

                        S32K1xx Data Sheet, Rev. 7, 04/2018

80                                                                                    NXP Semiconductors
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                  MIGLO, NTAG, ROADLINK, SMARTLX, SMARTMX, STARPLUG, TOPFET,

                  TRENCHMOS, UCODE, Freescale, the Freescale logo, AltiVec, C-5, CodeTest,

                  CodeWarrior, ColdFire, ColdFire+, C-Ware, the Energy Efficient Solutions logo,

                  Kinetis, Layerscape, MagniV, mobileGT, PEG, PowerQUICC, Processor Expert,

                  QorIQ, QorIQ Qonverge, Ready Play, SafeAssure, the SafeAssure logo,

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                                                                                    Revision 7, 04/2018
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FS32K146HRT0CLLT  FS32K146HAT0MLQT        FS32K146HAT0MLHT  FS32K146UAT0VLLT  FS32K144MRT0VLHT

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FS32K148URT0VLUR  FS32K148URT0VLUT        FS32K144HNT0CLLR  FS32K142HAT0VLHT  FS32K144HAT0MLLR

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