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FM25C020

器件型号:FM25C020
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厂商名称:FAIRCHILD [Fairchild Semiconductor]
厂商官网:http://www.fairchildsemi.com/
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器件描述

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FM25C020器件文档内容

                                                                                                         February 2002                  FM25C020U 2K-Bit SPI Interface Serial CMOS EEPROM

FM25C020U
2K-Bit SPITM Interface
Serial CMOS EEPROM

General Description                                                      Functions

The FM25C020U is a 2K (2,048) bit serial interface CMOS                  I SPI MODE 0 interface
EEPROM (Electrically Erasable Programmable Read-Only                     I 2,048 bits organized as 256 x 8
Memory). This device fully conforms to the SPI 4-wire protocol           I Extended 2.7V to 5.5V operating voltage
which uses Chip Select (/CS), Clock (SCK), Data-in (SI) and Data-        I 2.1 MHz operation @ 4.5V - 5.5V
out (SO) pins to synchronously control data transfer between the         I Self-timed programming cycle
SPI microcontroller and the EEPROM. In addition, the serial              I "Programming complete" indicated by STATUS REGISTER
interface allows a minimal pin count, packaging designed to
simplify PC board layout requirements and offers the designer a             polling
variety of low voltage and low power options.                            I /WP pin and BLOCK WRITE protection

This SPI EEPROM family is designed to work with the 68HC11 or            Features
any other SPI-compatible, high-speed microcontroller and offers
both hardware (/WP pin) and software ("block write") data protec-        I Sequential read of entire array
tion. For example, entering a 2-bit code into the STATUS REGIS-          I 4 byte "Page write" mode to minimize total write time per
TER prevents programming in a selected block of memory and all
programming can be inhibited by connecting the /WP pin to VSS;              byte
allowing the user to protect the entire array or a selected section.     I /WP pin and BLOCK WRITE protection to prevent inadvert-
In addition, SPI devices feature a /HOLD pin, which allows a
temporary interruption of the datastream into the EEPROM.                   ent programming as well as programming ENABLE and
                                                                            DISABLE opcodes.
Fairchild EEPROMs are designed and tested for applications               I /HOLD pin to suspend data transfer
requiring high endurance, high reliability, and low power con-           I Typical 1A standby current (ISB) for "L" devices and 0.1A
sumption for a continuously reliable non-volatile solution for all          standby current for "LZ" devices.
markets.                                                                 I Endurance: Up to 1,000,000 data changes
                                                                         I Data retention greater than 40 years

Block Diagram

                                              /CS                     Instruction                   VCC

                  /HOLD                                                  Decoder                    VSS

                                              SCK                     Control Logic

                                                   Instruction         and Clock                    /WP
                                                    Register          Generators
                                              SI

                                                   Address               Program      High Voltage
                                                   Counter/              Enable        Generator
                                                   Register
                                                                             VPP           and
                                                                                        Program

                                                                                         Timer

                                                   Decoder      EEPROM Array

                                                                Read/Write Amps

                                                                Data In/Out Register  Data Out      SO
                                                                       8 Bits          Buffer

                                                                 Non-Volatile
                                                                Status Register

SPITM is a trademark of Motorola Corporation

2002 Fairchild Semiconductor Corporation                            1                                  www.fairchildsemi.com

FM25C020U Rev. B
Connection Diagram                                                                                      FM25C020U 2K-Bit SPI Interface Serial CMOS EEPROM

                    Dual-In-Line Package (N), SO Package (M8),
                                and TSSOP Package (MT8)

                      /CS 1                8          VCC

                      SO 2                 7 /HOLD

                                FM25C020U

                      /WP 3                6 SCK

                      VSS    4             5 SI

                                                       Top View
                  See Package Number N08E (N), M08A (M8), and MTC08 (MT8)

Pin Names

                        /CS     Chip Select Input
                        SO      Serial Data Output
                       /WP      Write Protect
                        VSS     Ground
                         SI     Serial Data Input
                       SCK      Serial Clock Input
                      /HOLD     Suspends Serial Data
                        VCC     Power Supply

Ordering Information  LZ E XX                              Letter Description
FM 25 C XX U

                                           Package         N      8-pin DIP
                                                           M8     8-pin SO
                                                           MT8    8-pin TSSOP

                                   Temp. Range             None   0 to 70C
                                                           V      -40 to +125C
                                                           E      -40 to +85C

                             Voltage Operating Range       Blank  4.5V to 5.5V
                                                           L      2.7V to 5.5V
                                                           LZ     2.7V to 5.5V and
                                                                  <1A Standby Current

                                                           Ultralite CS100UL Process

                                   Density/Mode            020    2K, mode 0
                                          Interface
                                                           C      CMOS technology

                                                           25     SPI

                                                           FM     Fairchild Nonvolatile

                                                                  Memory Prefix

                                2                                                www.fairchildsemi.com

FM25C020U Rev. B
Standard Voltage 4.5  VCC  5.5V Specifications                                                                                                                                     FM25C020U 2K-Bit SPI Interface Serial CMOS EEPROM

Absolute Maximum Ratings (Note 1)                                    Operating Conditions

Ambient Storage Temperature                   -65C to +150C        Ambient Operating Temperature           0C to +70C
All Input or Output Voltage with                                           FM25C020U                      -40C to +85C
                                                +6.5V to -0.3V             FM25C020UE                    -40C to +125C
      Respect to Ground                                  +300C            FM25C020UV
Lead Temp. (Soldering, 10 sec.)                            2000V                                              4.5V to 5.5V
ESD Rating                                                           Power Supply (VCC)

DC and AC Electrical Characteristics 4.5V  VCC  5.5V (unless otherwise specified)

Symbol                            Parameter                          Conditions          Min             Max Units

ICC              Operating Current                               /CS = VIL              -1                   3     mA
ICCSB             Standby Current                                 /CS = VCC              -1                  50      A
                  Input Leakage                                   VIN = 0 to VCC        -0.3                 +1      A
  IIL             Output Leakage                                  VOUT = GND to VCC  0.7 * VCC               +1      A
IOL              CMOS Input Low Voltage                                                                 VCC * 0.3    V
VIL              CMOS Input High Voltage                         IOL = 1.6 mA       VCC - 0.8           VCC + 0.3    V
VIH              Output Low Voltage                              IOH = -0.8 mA                              0.4      V
VOL               Output High Voltage                                                   190                  2.1      V
VOH               SCK Frequency                                   (Note 2)              190                  2.0    MHz
fOP              Input Rise Time                                 (Note 2)              240                  2.0     s
tRI              Input Fall Time                                 (Note 3)              240                          s
  tFI             Clock High Time                                                       100                 240      ns
tCLH              Clock Low Time                                  CL = 200 pF            90                 100      ns
tCLL             Min /CS High Time                                                     240                 240      ns
tCSH              /CS Setup Time                                  CL = 200 pF           100                 100      ns
tCSS              Data Setup Time                                 116 Bytes             90                  10      ns
tDIS             /HOLD Setup Time                                                                                   ns
tHDS              /CS Hold Time                                                           0                          ns
tCSN              Data Hold Time                                                                                     ns
tDIN             /HOLD Hold Time                                                                                    ns
tHDN              Output Delay                                                                                       ns
tPD              Output Hold Time                                                                                   ns
tDH              /HOLD to Output Low Z                                                                              ns
tLZ              Output Disable Time                                                                                ns
tDF              /HOLD to Output High Z                                                                             ns
tHZ              Write Cycle Time                                                                                   ms
tWP

Capacitance TA = 25C, f = 2.1/1 MHz (Note 4)                        AC Test Conditions

Symbol            Test                Typ Max Units                  Output Load                                    CL = 200 pF
                                                                     Input Pulse Levels                  0.1 * VCC 0.9 * VCC
COUT              Output Capacitance       3  8 pF                   Timing Measurement Reference Level  0.3 * VCC - 0.7 * VCC
CIN
                  Input Capacitance        2  6 pF

Note 1: Stress above those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. This is a stress rating only, and functional operation of the
device at these or any other conditions above those indicated in the operational sections of the specification is not implied. Exposure to absolute maximum rating conditions for
extended periods may affect device reliability.

Note 2: The fOP frequency specification specifies a minimum clock period of 1/fOP. Therefore, for every fOP clock cycle, tCLH + tCLL must be equal to or greater than 1/fOP. For
example, for a fOP of 2.1MHz, the period equals 476ns. In this case if t CLH = is set to 190ns, then tCLL must be set to a minimum of 286ns.

Note 3: /CS must be brought high for a minimum of tCSH between consecutive instruction cycles.

Note 4: This parameter is periodically sampled and not 100% tested.

                                                                  3                                      www.fairchildsemi.com

FM25C020U Rev. B
Low Voltage 2.7V  VCC  4.5V Specifications                                                                                                                                           FM25C020U 2K-Bit SPI Interface Serial CMOS EEPROM

Absolute Maximum Ratings (Note 5)                                Operating Conditions

Ambient Storage Temperature                -65C to +150C       Ambient Operating Temperature                 0C to +70C
All Input or Output Voltage with                                       FM25C020UL/LZ                        -40C to +85C
                                             +6.5V to -0.3V            FM25C020ULE/LZE                     -40C to +125C
      Respect to Ground                               +300C           FM25C020ULV
Lead Temp. (Soldering, 10 sec.)

ESD Rating                                      2000V            Power Supply (VCC)                                   2.7V4.5V

DC and AC Electrical Characteristics 2.7V  VCC  4.5V (unless otherwise specified)

                                                                   25C020UL/LE                  25C020ULV
                                                                   25C020ULZ/ZE

Symbol               Parameter          Part       Conditions      Min.                Max.       Min        Max      Units

   ICC            Operating Current          L  /CS = VIL                                 3         -1          3       mA
   ICCSB          Standby Current           LZ  /CS = VCC                                10         -1         10       A
                                                                                          1        -0.3       N/A       A
IIL               Input Leakage                 VIN = 0 to VCC     -1                     1     VCC * 0.7       1       A
                                                                                          1                     1       A
IOL               Output Leakage                VOUT = GND to VCC  -1                VCC * 0.3  VCC - 0.8  VCC * 0.3     V
                                                                                     VCC + 0.3             VCC + 0.3     V
VIL               Input Low Voltage                                -0.3                  0.4       410         0.4       V
                                                                                                   410                   V
VIH               Input High Voltage                               VCC * 0.7             1.0       500         1.0     MHz
                                                                   VCC - 0.8             2.0       500         2.0       s
VOL               Output Low Voltage            IOL = 0.8 mA                             2.0       100         2.0       s
                                                IOH = 0.8 mA                                      240                   ns
VOH               Output High Voltage                                                   500        500        500        ns
                                                                                                   100                   ns
fOP               SCK Frequency                                                         240        240        240        ns
                                                                                        500                   500        ns
tRI               Input Rise Time                                                       240          0        240        ns
                                                                                         15                    15        ns
tFI               Input Fall Time                                                                                        ns
                                                                                                                         ns
tCLH              Clock High Time               (Note 6)           410                                                   ns
                                                                                                                         ns
tCLL              Clock Low Time                (Note 6)           410                                                   ns
                                                                                                                         ns
tCSH              Min. /CS High Time            (Note 7)           500                                                   ns
                                                                                                                        ms
tCSS              /CS Setup Time                                   500

tDIS              Data Setup Time                                  100

tHDS              /HOLD Setup Time                                 240

tCSN              /CS Hold Time                                    500

tDIN              Data Hold Time                                   100

tHDN              /HOLD Hold Time                                  240

tPD               Output Delay                  CL = 200 pF
                                                                                  0
tDH               Output Hold Time

tLZ               /HOLD Output Low Z

tDF               Output Disable Time           CL = 200 pF
                                                1-16 Bytes
tHZ               /HOLD to Output Hi Z

tWP               Write Cycle Time

Capacitance TA = 25C, f = 2.1/1 MHz (Note 8)                    AC Test Conditions

Symbol            Test                  Typ Max Units            Output Load                                          CL = 200pF
                                                                 Input Pulse Levels                        0.1 * VCC - 0.9 * VCC
     COUT         Output Capacitance    3       8 pF             Timing Measurement Reference Level        0.3 * VCC - 0.7 * VCC
      CIN
                  Input Capacitance     2       6 pF

Note 5: Stress above those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. This is a stress rating only, and functional operation of the device
at these or any other conditions above those indicated in the operational sections of the specification is not implied. Exposure to absolute maximum rating conditions for extended
periods may affect device reliability.

Note 6: The fOP frequency specification specifies a minimum clock period of 1/fOP. Therefore, for every fOP clock cycle, tCLH + tCLL must be equal to or greater than 1/fOP. For
example, for a fOP of 1MHz, the period equals 1000ns. In this case if tCLH = is set to 410ns, then tCLL must be set to a minimum of 590ns.

Note 7: /CS must be brought high for a minimum of tCSH between consecutive instruction cycles.

Note 8: This parameter is periodically sampled and not 100% tested.

                                                              4                                            www.fairchildsemi.com

FM25C020U Rev. B
FIGURE 1. Synchronous Data Timing Diagram                                                                                                                                 FM25C020U 2K-Bit SPI Interface Serial CMOS EEPROM

                  /CS             tCSS          tCLH               tCLL                                        tCSH             tCSI
                          Mode 3
                                          tDIS tDIH                                                                         Mode 3
                  SCK                     Valid Input                                                                       Mode 0
                          Mode 0
                                                       tPD                             tDH                                 tDF
                  SI                                                                                                                       High Z
                                                                         Valid Output
                  SO

FIGURE 2. SPI Protocol                                                                                                                             Mode 3

                  /CS
                      Mode 3

                  SCK

    SI            Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0                                              Don't Care

    SO                            High Z                                 Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0

FIGURE 3. HOLD Timing                                                     Low state ( /CS = 0)                             tHDS tHDH
                                                       tHDS tHDH
          CS
                                                                                                   Don't Care
          SCK

/HOLD

SO                Output (n+2)    Output (n+1)               tHZ                    High Z                                 tLZ
                                                       Output (n)        Don't Care                                                       Output (n)

SI                Input (n+2)     Input (n+1)          Input (n)                                                            tDIS
                                                                                                                                         Input (n)

                                                                   5                                                                               www.fairchildsemi.com

FM25C020U Rev. B
Pin Description                                                              Functional Description                                                FM25C020U 2K-Bit SPI Interface Serial CMOS EEPROM

Chip Select (/CS)                                                            The Serial Peripheral Interface (SPI) of FM25C020U consists of
                                                                             an 8-bit Instruction register to decode a specific instruction to be
This is an active low input pin to the EEPROM and is generated by            executed. Six different instructions (Opcodes) are incorporated
a master that is controlling the EEPROM. A low level on this pin             on FM25C020U for various operations. Table2 lists the instruc-
selects the EEPROM and a high level deselects the EEPROM. All                tions set and the format for proper operation. All Opcodes, Array
serial communications with the EEPROM is enabled only when                   addresses and Data are transferred in "MSB first-LSB last"
this pin is held low.                                                        fashion. Detailed information is provided under individual instruc-
                                                                             tion descriptions.
Serial Clock (SCK)
                                                                             TABLE 2. Instruction Set
This is an input pin to the EEPROM and is generated by the master
that is controlling the EEPROM. This is a clock signal that                  Instruction Instruction   Operation
synchronizes the communication between a master and the                         Name Opcode
EEPROM. All input information (SI) to the EEPROM is latched on
the rising edge of this clock input, while output data (SO) from the         WREN        00000110 Write Enabled
EEPROM is driven after the falling edge of this clock input.
                                                                                WRDI     00000100 Write Disabled
Serial Input (SI)
                                                                             RDSR        00000101 Read Status Register
This is an input pin to the EEPROM and is generated by the master
that is controlling the EEPROM. The master transfers Input                   WRSR        00000001 Write Status Register
information (Instruction Opcodes, Array addresses and Data)
serially via this pin into the EEPROM. This Input information is             READ        00000011     Read Data from Memory
latched on the rising edge of the SCK.                                                                Array

Serial Output (SO)                                                           WRITE       00000010 Write Data to Memory Array

This is an output pin from the EEPROM and is used to transfer                In addition to the Instruction register, FM25C020U also contains
Output data via this pin to the controlling master. Output data is           an 8-bit Status register that can be accessed by RDSR and WRSR
serially shifted out on this pin after the falling edge of the SCK.          instructions. Only the least significant (LSB) 4 bits are defined at
                                                                             present and the most significant (MSB) 4 bits are undefined (don't
Hold (/HOLD)                                                                 care). The LSB 4 bits define Block Write Protection levels (BP1and
                                                                             BP0), Write-enable status (WEN) and Busy/Rdy status (/RDY) of
This is an active low input pin to the EEPROM and is generated by            the EEPROM. Table 3 illustrates the format:
the master that is controlling the EEPROM. When driven low, this
pin suspends any current communication with the EEPROM. The                  TABLE 3. Status Register Format
suspended communication can be resumed by driving this pin
high. This feature eliminates the need to re-transmit the entire             Bit Bit Bit Bit Bit Bit Bit Bit
sequence by allowing the master to resume the communication
from where it was left off. This pin should be tied high if this feature     7        65    43         210
is not used. Refer Hold Function description for additional
details.                                                                     X        X  X  X BP1 BP0 WEN RDY

Write Protect (/WP)                                                          Refer RDSR and WRSR instruction descriptions for additional
                                                                             information on Status register operations.
This is an active low input pin to the EEPROM. This pin allows
enabling and disabling of writes to memory array and status
register of the EEPROM. When this pin is held low, writes to the
memory array and status register are disabled. When this pin is
held high, writes to the memory array and status register are
enabled. Status of this pin does not affect operations other than
array write and status register write. /WP signal going low at any
time will inhibit programming, except when an internal write has
already begun. If an internal write cycle has already begun, /WP
signal going low will have no effect on the write. Refer Table1 for
Write Protection matrix.

Table1. Write Protection Matrix

/WP Pin           WEN Bit  Status Register                                      Protected Blocks       Unprotected Blocks
                                                                                  (by BP1-BP0)
    Low                 X     Write Protected                                                                 Write Protected
   High                 0     Write Protected                                       Write Protected           Write Protected
   High                 1      Write Allowed                                        Write Protected            Write Allowed
                                                                                     Write Protected

                                                                          6                                      www.fairchildsemi.com

FM25C020U Rev. B
Functional Description (Continued)                                         SPI Modes 0 and 3 (00 and 11)                                           FM25C020U 2K-Bit SPI Interface Serial CMOS EEPROM

SPI communication                                                          FM25C020U supports both Mode 0 and Mode 3 of operations.
                                                                           The difference between Mode 0 and Mode 3 is determined by the
As mentioned before, serial communication with the EEPROM is               state of the SCK clock signal when a SPI cycle starts (when /CS
enabled when the /CS pin is held low and the /HOLD pin is held             is driven low) as well as when the SPI cycle ends (when /CS is
high. Input data (Instruction Opcodes, Array addresses and Data)           driven high). Under Mode 0 of operation, the SCK signal is held low
on the SI pin is latched in on the rising edges of SCK clock signal,       both at the start and at the end of a SPI cycle. Under Mode 1 of
starting from the first rising edge after the /CS pin goes low. During     operation, the SCK signal is held high both at the start and at the
the time the SI data is input into the EEPROM, the SO pin remains          end of a SPI cycle. However in both of these two modes, the input
in high impedance state. If the intended instruction is of read            data (SI) is sampled (latched in) at the rising edge of the SCK clock
nature (Array read and Status register read), then data from the           signal and the output data (SO) is driven after the falling edge of
EEPROM is driven out actively on the SO pin from every falling             the SCK clock signal. See Figure 1 and Figure 2.
edge of the SCK after the last input data (SI) is latched in. During
the time the SO data is output from the EEPROM, the data on the            READ SEQUENCE (READ)
SI pin is ignored. Figure 2 illustrates the above. Refer Figure 1 for
timing information.                                                        Reading the memory via the serial SPI link requires the following
                                                                           sequence. The /CS pin is pulled low to select the EEPROM. The
HOLD function                                                              READ opcode is transmitted on the SI pin followed by the byte
                                                                           address (A7A0) to be read. After this is done, data on the SI pin
An active communication with the EEPROM can be temporarily                 becomes don't care. The data (D7D0) at the address specified is
suspended by bringing the /HOLD pin low when a EEPROM is                   then shifted out on the SO pin. If only one byte is to be read, the
selected (/CS pin should be low) and a serial sequence with the            /CS pin can be pulled back to the high level. It is possible to
EEPROM is currently underway. To suspend the communication,                continue the READ sequence as the byte address is automatically
/HOLD pin must be driven low while SCK is low, otherwise the Hold          incremented and data will continue to be shifted out as clock
function will not be invoked until the next SCK high to low                pulses are continuously applied. When the end of memory array
transition. The EEPROM must remain selected during this se-                is reached (last byte location), the address counter rolls over to the
quence. Transitions on the SCK and SI pins are ignored during the          start of memory array (first byte location) allowing the entire
time the part is suspended and the SO pin will be in high                  memory to be read in one continuous READ cycle. See Figure 5.
impedance state. Releasing the /HOLD pin back to high state will
allow the operation to resume from the point it was suspended.             FIGURE 5. Read Sequence
/HOLD pin must be driven high while the SCK pin is low, otherwise
serial communication will not resume until the next SCK high to            /CS
low transition. Asserting a low on the /HOLD pin at any time will tri-
state the SO pin. Figure 3 illustrates Hold timing.                        SI         Read      Byte
                                                                                     Opcode     Addr
System Configuration
                                                                           SO                         Data  Data  Data
When multiple SPI peripherals (for e.g. EEPROMs) are present on                                        (1)   (2)   (n)
the bus, the SI, SO and the SCK signals can be tied together.
Figure 4 illustrates a typical system configuration with respect to        READ STATUS REGISTER (RDSR):
/CS, SCK, SI and SO pins.
                                                                           The Read Status Register (RDSR) instruction provides read
FIGURE 4. System Configuration                                             access to the status register. As mentioned before, of the 8bits of
                                                                           data, only the LSB 4bits are valid and they indicate Block Protec-
     MASTER MCU         FM25Cxxx                                           tion information (BP1 and BP0), Write Enable status (WEN) and
                                                                           Busy/Ready status (/RDY) of the EEPROM. MSB 4bits of are
     DATA OUT (MOSI)   SI                                                  invalid (Don't cares) Following is the format of RDSR data:
                       SO
      DATA IN (MISO)   SCK                                                 TABLE 3. Status Register Format
                       /CS
SERIAL CLOCK (SPICK)                                                           Bit Bit Bit Bit Bit Bit Bit Bit
                       SI
                  SS0  SO                                                      7  65                  43          210
                       SCK
SPI               SS1  /CS                                                     X  X          X        X BP1 BP0 WEN RDY

CHIP              SS2  SI
                       SO
SELECTION SS3          SCK                                                 Bit3 (BP1) and Bit2 (BP0) together indicate Block write protection
                       /CS                                                 previously set on the EEPROM. Refer Table 2.

                       SI                                                  Bit1 (WEN) indicates the Write enable status of the EEPROM.
                       SO                                                  This bit is a read-only bit and is read by executing RDSR
                       SCK                                                 instruction. If this bit is "1" then the EEPROM is write enabled. If
                       /CS                                                 this bit is "0" then the EEPROM is write disabled.

                                                                           Bit0 (/RDY) indicates the Busy/Ready status of the EEPROM.
                                                                           This bit is a read-only bit and is read by executing RDSR
                                                                           instruction. If this bit is "1" then the EEPROM is busy doing a
                                                                           program cycle. If this bit is "0" then the EEPROM is ready.

                                                                           Note that if a RDSR instruction is executed when an internal
                                                                           programming cycle is in progress, only the /RDY bit is valid.
                                                                           All other bits are don't cares.

                                                                        7                                         www.fairchildsemi.com

FM25C020U Rev. B
The RDSR command requires the following sequence. The /CS                  TABLE 4. Block Write Protection Levels                                    FM25C020U 2K-Bit SPI Interface Serial CMOS EEPROM
pin is pulled low to select the EEPROM and then the RDSR
opcode is transmitted on the SI pin. After this is done, data on the       Level      Status Register Bits       Array
SI pin becomes don't care. The data from the Status Register is               0                               Address
then shifted out on the SO pin starting with D7 bit first and D0 last.                BP1               BP0   Protected
See Figure 6.                                                                           0                 0
                                                                                                                  None
FIGURE 6. Read Status Register
                                                                           1          0                 1     C0-FF
/CS
                                                                           2          1                 0     80-FF

                                                                           3          1                 1     00-FF

SI                  RDSR
                  OP-CODE
                                                                           A WRITE command requires the following sequence. The /CS pin
SO                         RDSR DATA                                       is pulled low to select the EEPROM, then the WRITE opcode is
                                                                           transmitted on the SI pin followed by the byte address (A7-A0) and
WRITE ENABLE (WREN):                                                       followed by the data (D7-D0) to be written. See Figure 9.

When VCC is applied to the EEPROM, it "powers up" in a write-              FIGURE 9. Byte Write
disabled state. Therefore, all programming modes (Write to memory
array and Status register), must be preceded by a WRITE EN-                                  /CS
ABLE (WREN) instruction. See Figure 7.
                                                                                  SI  Write  Byte       Data
FIGURE 7. Write Enable
                                                                                      Op-Code Addr

/CS

    SI                     WREN Op-Code                                                                                High Z

  SO                                                                                         SO

WRITE DISABLE (WRDI):                                                      Internally, the programming will start after the /CS pin is brought
                                                                           back to a high level. Note that the LOW to HIGH transition of the
Executing this instruction disables all programming modes (Write           /CS pin must occur during the SCK low time immediately after
to memory array and Status register), preventing the EEPROM                clocking in the D0 data bit. See Figure 10.
from accidental writes. Once WRDI instruction is executed,
WREN instruction should be executed to re-enable all program-              FIGURE 10. Start of Programming
ming modes. See Figure 8.
                                                                            /CS                               Start of internal
FIGURE 8. Write Disable                                                    SCK                                programming

/CS                                                                        SI D2      D1            D0

                                                                           SO                High Z

SI                         WRDI Op-Code                                    Programming status (Busy/Ready) of the EEPROM can be deter-
                                                                           mined by executing a READ STATUS REGISTER (RDSR) in-
SO                                                                        struction after a write command. Upon executing the RDSR
                                                                           instruction, if Bit 0 of the RDSR data is "1", it indicates the WRITE
WRITE SEQUENCE (WRITE):                                                    cycle is still in progress. If it is "0" then the WRITE cycle has ended.
                                                                           Note that while the internal programming is still in progress (Bit 0
Write to the array is enabled only when /WP pin is held high and           = 1), only the RDSR instruction is enabled. It is recommended that
the EEPROM is write enabled previously (via WREN instruction).             no other instruction be issued till the internal programming is
Also, the address of the memory location(s) to be programmed               complete.
must be outside the protected address field selected by the Block
Write Protection Level. See Table 4.

                                                                        8                                     www.fairchildsemi.com

FM25C020U Rev. B
The FM25C020U is also capable of a 4 byte PAGE WRITE                      FIGURE 12. Write Status Register                                      FM25C020U 2K-Bit SPI Interface Serial CMOS EEPROM
operation. Page write is performed similar to byte write operation
described above. During a Page write operation, after the first byte         /CS
of data, additional bytes (up to 3 bytes) can be input, before
bringing the /CS pin high to start the programming. After receipt of      SI             WRSR  SR Data
each byte of data, the EEPROM internally increments the two low
order address bits (A1-A0) by one. The high order address bits                           Op-Code xxxxBP1BP0xx
(A7-A2) will remain constant. If the master should transmit more
than 4 bytes of data, the address counter (A1-A0) will "roll over"           SO
and the previously loaded data will be reloaded. See Figure 11.
                                                                          Programming will start after the /CS pin is forced back to a high
FIGURE 11. Page Write                                                     level. As in the WRITE instruction the LOW to HIGH transition of
                                                                          the /CS pin must occur during the SCK low time immediately after
    /CS                                                                   clocking in the last don't care bit. See Figure 13.

SI                Write     Byte  Data  Data  Data  Data                  FIGURE 13. Start WRSR Condition

    Op-Code Addr                  (1)   (2)   (3)   (4)

SO                                                                             /CS
                                                                              SCK
At the completion of a write cycle the EEPROM is automatically
returned to the write disabled state. Note that if the EEPROM is not          SI    BP0
write enabled (WEN=0) before issuing the WRITE instruction, the
EEPROM will ignore the WRITE instruction and return to the
standby state when /CS is brought high.

WRITE STATUS REGISTER (WRSR):

The Write Status Register (WRSR) instruction provides write                          SO
access to the status register. This instruction is used to set Block
Write protection to a portion of the array as defined under Table         At the completion of this instruction the EEPROM is automatically
4. During a WRSR instruction only Bit3 (BP1) and Bit2 (BP0) can           returned to write disabled state.
be written with valid information while other bits are ignored.
Following is the format of WRSR data:                                     INVALID OPCODE

Status Register Write Data                                                If an invalid code is received, then no data is shifted into the
                                                                          EEPROM, and the SO data output pin remains high impedance
Bit Bit Bit Bit Bit Bit Bit Bit                                           state until a new /CS falling edge reinitializes the serial communi-
                                                                          cation. See Figure 14.
7   65                            43          210
                                                                          FIGURE 14. Invalid Op-Code
X   X                    X        X BP1 BP0 X             X
                                                                              /CS
X = Don't Care
                                                                          SI             INVALID CODE
Note that the first four bits are don't care bits followed by BP1 and
BP0 and two more don't care bits.                                         SO

WRSR instruction is enabled only when /WP pin is held high and
the EEPROM is write enabled previously (via WREN instruction).
WRSR command requires the following sequence. The /CS pin is
pulled low to select the EEPROM and then the WRSR opcode is
transmitted on the SI pin followed by the data to be programmed.
See Figure 12.

                                                                       9                                    www.fairchildsemi.com

FM25C020U Rev. B
Physical Dimensions inches (millimeters) unless otherwise noted                                                                                                                                  FM25C020U 2K-Bit SPI Interface Serial CMOS EEPROM

                                                                                                                                         0.189 - 0.197
                                                                                                                                        (4.800 - 5.004)

                                                                                                                    87 65

                                                                                                                     0.228 - 0.244
                                                                                                                     (5.791 - 6.198)

                                                                                                         12 34

                                                                                              Lead #1
                                                                                              IDENT

0.010 - 0.020 x 45    0.150 - 0.157                                         0.053 - 0.069
(0.254 - 0.508)        (3.810 - 3.988)                                       (1.346 - 1.753)

                                        8 Max, Typ.                                                                                                     0.004 - 0.010
                                          All leads                                                                                                      (0.102 - 0.254)

0.0075 - 0.0098           0.004         0.016 - 0.050                              0.014                                                                            Seating
(0.190 - 0.249)          (0.102)        (0.406 - 1.270)                            (0.356)                                                                           Plane
Typ. All Leads         All lead tips    Typ. All Leads
                                                                                              0.050                                                      0.014 - 0.020 Typ.
                                                                                             (1.270)                                                     (0.356 - 0.508)

                                                                                               Typ

                                        Molded Small Out-Line Package (M8)
                                                 Package Number M08A

                                                                0.373 - 0.400
                                                                (9.474 - 10.16)

                                           0.092 DIA                       0.090   0.250 - 0.005         0.032 0.005                                     87
                                           (2.337)                        (2.286)  (6.35 0.127)        (0.813 0.127)
                                      Pin #1 IDENT                                                                                                         1
                                                                8765                 0.039                           RAD
                                                                                    (0.991)                                                              Option 2
                                                                   +                                               Pin #1
                                                                                                                  IDENT

                                                      Option 1

                                                                1234

                         0.280 MIN                          0.040 Typ.                                                                                   0.145 - 0.200
                        (7.112)         0.030 MAX (1.016)                                                                                                (3.683 - 5.080)
                                        (0.762) 20 1
                       0.300 - 0.320
                       (7.62 - 8.128)

                                                                                              0.130 0.005
                                                                                              (3.302 0.127)

             95 5                                 0.065                                   0.125 - 0.140
                                                      (1.651)                                 (3.175 - 3.556)
0.009 - 0.015
(0.229 - 0.381)                         0.125                                    90 4                      0.020
                                                                                   Typ                         (0.508)
                                        (3.175)
                              +0.040      DIA                                            0.018 0.003           Min
                       0.325 -0.015      NOM                                            (0.457 0.076)
                                                                                 0.100 0.010
                              +1.016                                             (2.540 0.254)
                       8.255 -0.381

                                        0.045 0.015                              0.060
                                        (1.143 0.381)                            (1.524)

                                                                0.050
                                                                (1.270)

                                        Molded Dual-In-Line Package (N)
                                               Package Number N08E

                                                                         10                                                                                               www.fairchildsemi.com

FM25C020U Rev. B
Physical Dimensions inches (millimeters) unless otherwise noted                                                                                             FM25C020U 2K-Bit SPI Interface Serial CMOS EEPROM

                                  0.114 - 0.122
                                  (2.90 - 3.10)

                       8                         5

                                                                                                                    (4.16) Typ (7.72) Typ

0.246 - 0.256                                            0.169 - 0.177         (1.78) Typ
(6.25 - 6.5)                                             (4.30 - 4.50)
                                                                               (0.42) Typ
              0.123 - 0.128                      4
              (3.13 - 3.30)                                                                                         (0.65) Typ

                               1                                               Land pattern recommendation

                                  Pin #1 IDENT

0.0433            Max
(1.1)

                                                                               See detail A                                         0.0035 - 0.0079

                                                    0.002 - 0.006
                                                    (0.05 - 0.15)

0.0256 (0.65)                                       0.0075 - 0.0118                                                          Gage
      Typ.                                            (0.19 - 0.30)                                                          plane

                                                                               0-8

                                                                         DETAIL A                                   Seating     0.0075 - 0.0098
                                                                     Typ. Scale: 40X                                  plane       (0.19 - 0.25)

Note: Metal mask option for 16-byte page size.                                                      0.020 - 0.028
                                                                                                     (0.50 - 0.70)

Notes: Unless otherwise specified
1. Reference JEDEC registration MO153. Variation AA. Dated 7/93

                                       8-Pin Molded TSSOP, JEDEC (MT8)
                                               Package Number MTC08

Life Support Policy

Fairchild's products are not authorized for use as critical components in life support devices or systems without the express written
approval of the President of Fairchild Semiconductor Corporation. As used herein:

1. Life support devices or systems are devices or systems which,               2. A critical component is any component of a life support device
   (a) are intended for surgical implant into the body, or (b) support            or system whose failure to perform can be reasonably ex-
   or sustain life, and whose failure to perform, when properly                   pected to cause the failure of the life support device or system,
   used in accordance with instructions for use provided in the                   or to affect its safety or effectiveness.
   labeling, can be reasonably expected to result in a significant
   injury to the user.

Fairchild Semiconductor           Fairchild Semiconductor                      Fairchild Semiconductor                          Fairchild Semiconductor
Americas                          Europe                                       Hong Kong                                        Japan Ltd.
Customer Response Center                                                       8/F, Room 808, Empire Centre                     4F, Natsume Bldg.
Tel. 1-888-522-5372                              Fax: +44 (0) 1793-856858      68 Mody Road, Tsimshatsui East                   2-18-6, Yushima, Bunkyo-ku
                                  Deutsch Tel: +49 (0) 8141-6102-0             Kowloon. Hong Kong                               Tokyo, 113-0034 Japan
                                  English Tel: +44 (0) 1793-856856             Tel; +852-2722-8338                              Tel: 81-3-3818-8840
                                  Franais Tel: +33 (0) 1-6930-3696            Fax: +852-2722-8383                              Fax: 81-3-3818-8841
                                  Italiano Tel: +39 (0) 2-249111-1

                                                                           11                                                       www.fairchildsemi.com

FM25C020U Rev. B
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