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FLEX10K

器件型号:FLEX10K
厂商名称:Altera [Intel]
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FLEX10K器件文档内容

                                                                   FLEX 10K

                                                       Embedded Programmable

                                                                   Logic Family

May 1998, ver. 3.10                                                           Data Sheet

Features...          s The industrys first embedded programmable logic device (PLD)
                           family, providing system integration in a single device
                            Embedded array for implementing megafunctions, such as
                                 efficient memory and specialized logic functions
                            Logic array for general logic functions

                     s High density
                            10,000 to 250,000 typical gates (see Tables 1 and 2)
                            Up to 40,960 RAM bits; 2,048 bits per embedded array block
                                 (EAB), all of which can be used without reducing logic capacity

                     s System-level features
                            MultiVolt I/O interface support
                            5.0-V tolerant input pins in FLEX 10KA devices
                            Low power consumption (typical specification less than 0.5 mA
                                 in standby mode for most devices)
                            FLEX 10K and FLEX 10KA devices support peripheral
                                 component interconnect Special Interest Groups (PCI-SIG) PCI
                                 Local Bus Specification, Revision 2.1
                            FLEX 10KA devices include pull-up clamping diode, selectable
                                 on a pin-by-pin basis for 3.3-V PCI compliance
                            Built-in JTAG boundary-scan test (BST) circuitry compliant with
                                 IEEE Std. 1149.1-1990, available without consuming any device
                                 logic

Table 1. FLEX 10K Device Features

               Feature          EPF10K10     EPF10K20   EPF10K30   EPF10K40   EPF10K50
                                EPF10K10A       20,000  EPF10K30A     40,000  EPF10K50V
Typical gates (logic and RAM),
Note (1)                           10,000                  30,000                50,000
Usable gates
                                   7,000 to  15,000 to  22,000 to  29,000 to   36,000 to
Logic elements (LEs)               31,000     63,000     69,000     93,000      116,000
Logic array blocks (LABs)                      1,152      1,728      2,304
Embedded array blocks (EABs)         576        144        216        288         2,880
Total RAM bits                        72          6          6          8          360
Maximum user I/O pins                  3      12,288     12,288     16,384          10
                                    6,144       189        246        189        20,480
                                     134                                           310

Altera Corporation                                                                        1

A-DS-F10K-03.10
FLEX 10K Embedded Programmable Logic Family Data Sheet

   Table 2. FLEX 10K Device Features

   Feature                EPF10K70    EPF10K100             EPF10K130V           EPF10K250A
                                       EPF10K100A

Typical gates (logic and  70,000      100,000               130,000               250,000
RAM), Note (1)
Usable gates              46,000 to 118,000 62,000 to 158,000 82,000 to 211,000  149,000 to
                                                                                  310,000
LEs                       3,744                     4,992   6,656                  12,160
LABs                        468                       624     832                   1,520
EABs                                                  12      16                      20
Total RAM bits               9                      24,576  32,768                 40,960
Maximum user I/O pins     18,432                      406     470                    470

                            358

Note to tables:
(1) For designs that require JTAG boundary-scan testing, the built-in JTAG circuitry contributes up to 31,250 additional

       gates.

...and More                Devices are fabricated on advanced processes and operate with
Features                        a 3.3- or 5.0-V supply voltage (see Table 3)

                           In-circuit reconfigurability (ICR) via external Configuration
                                EPROM, intelligent controller, or JTAG port

                           ClockLock and ClockBoost options for reduced clock
                                delay/skew and clock multiplication

                           Built-in low-skew clock distribution trees
                           100% functional testing of all devices; test vectors or scan chains

                                are not required

                          Table 3. Supply Voltages          FLEX 10K Devices  FLEX 10KA Devices
                                       Feature                                   EPF10K10A
                                                                   EPF10K10      EPF10K30A
                          Supply voltage (VCCINT)                  EPF10K20      EPF10K50V
                                                                   EPF10K30       EPF10K100A
                                                                   EPF10K40       EPF10K130V
                                                                   EPF10K50       EPF10K250A
                                                                   EPF10K70
                                                                   EPF10K100           3.3 V

                                                                    5.0 V

2                                                                                Altera Corporation
                                         FLEX 10K Embedded Programmable Logic Family Data Sheet

                    s Flexible interconnect
                           FastTrack Interconnect continuous routing structure for fast,
                                predictable interconnect delays
                           Dedicated carry chain that implements arithmetic functions such
                                as fast adders, counters, and comparators (automatically used by
                                software tools and megafunctions)
                           Dedicated cascade chain that implements high-speed, high-fan-
                                in logic functions (automatically used by software tools and
                                megafunctions)
                           Tri-state emulation that implements internal tri-state buses
                           Up to six global clock signals and four global clear signals

                    s Powerful I/O pins
                           Individual tri-state output enable control for each pin
                           Open-drain option on each I/O pin
                           Programmable output slew-rate control to reduce switching
                                noise

                    s Peripheral register for fast setup and clock-to-output delay
                    s Flexible package options

                           Available in a variety of packages with 84 to 600 pins (see
                                Table 4)

                           Pin-compatibility with other FLEX 10K devices in the same
                                package

                    s Software design support and automatic place-and-route provided by
                          Alteras MAX+PLUS II development system for 486- and Pentium-
                          based PCs and Sun SPARCstation, HP 9000 Series 700/800, and IBM
                          RISC System/6000 workstations

                    s Additional design entry and simulation support provided by EDIF
                          2 0 0 and 3 0 0 netlist files, library of parameterized modules (LPM),
                          DesignWare components, Verilog HDL, VHDL, and other interfaces
                          to popular EDA tools from manufacturers such as Cadence,
                          Exemplar Logic, Mentor Graphics, OrCAD, Synopsys, Synplicity,
                          VeriBest, and Viewlogic

Altera Corporation  3
FLEX 10K Embedded Programmable Logic Family Data Sheet

   Table 4. FLEX 10K Package Options & I/O Pin Count Notes (1), (2)

   Device   84-Pin 144-Pin 208-Pin 240-Pin 256-Pin 356-Pin 403-Pin 503-Pin 599-Pin 600-Pin
            PLCC TQFP PQFP PQFP BGA BGA PGA PGA PGA BGA

                                    RQFP RQFP

EPF10K10     59  102  134

EPF10K10A        102  134

EPF10K20         102  147  189

EPF10K30              147  189                          246

EPF10K30A        102  147  189  189

EPF10K40              147  189

EPF10K50                   189                          274          310

EPF10K50V                  189                          274

EPF10K70                   189                                            358

EPF10K100                                                                 406

EPF10K100A                 189                          274                         406

EPF10K130V                                                                     470  470

EPF10K250A                                                                     470  470

Notes:
(1) Contact Altera Customer Marketing for up-to-date information on package availability.
(2) FLEX 10K device package types include plastic J-lead chip carrier (PLCC), thin quad flat pack (TQFP), plastic quad

       flat pack (PQFP), power quad flat pack (RQFP), ball-grid array (BGA), and pin-grid array (PGA) packages.

General          Alteras FLEX 10K devices are the industrys first embedded PLDs. Based
Description      on reconfigurable CMOS SRAM elements, the Flexible Logic Element
                 MatriX (FLEX) architecture incorporates all features necessary to
                 implement common gate array megafunctions. With up to 250,000 gates,
                 the FLEX 10K family provides the density, speed, and features to integrate
                 entire systems, including multiple 32-bit buses, into a single device.

                 FLEX 10K devices are configurable, and they are 100% tested prior to
                 shipment. As a result, the designer is not required to generate test vectors
                 for fault coverage purposes. Instead, the designer can focus on simulation
                 and design verification. In addition, the designer does not need to manage
                 inventories of different gate array designs; FLEX 10K devices can be
                 configured on the board for the specific functionality required.

                 Table 5 shows FLEX 10K performance for some common designs. All
                 performance values shown were obtained with Synopsys DesignWare or
                 LPM functions. No special design technique is required to implement the
                 applications; the designer simply infers or instantiates a function in a
                 Verilog HDL, VHDL, Altera Hardware Description Language (AHDL), or
                 schematic design file.

4                                                                              Altera Corporation
                                  FLEX 10K Embedded Programmable Logic Family Data Sheet

Table 5. FLEX 10K Performance

Application            Resources            Performance                                                Units
                          Used

                       LEs EABs -1 Speed Grade -2 Speed Grade -3 Speed Grade -4 Speed Grade

16-bit loadable        16 0       204  166               125                                      95   MHz
                                                                                                       MHz
counter, Note (1)
                                                                                                        ns
16-bit accumulator, 16 0          204  166               125                                      95   MHz
                                                                                                       MHz
Note (1)

16-to-1 multiplexer, 10 0         4.5  5.8               6.0                                      7.0

Note (2)

256 8 RAM read       01         185  118               103                                      84

cycle speed, Note (3)

256 8 RAM write      01         106  86                77                                       63

cycle speed, Note (3)

Notes:
(1) The speed grade of this application is limited because of clock high and low specifications.
(2) This application uses combinatorial inputs and outputs.
(3) This application uses registered inputs and outputs.

                       The FLEX 10K architecture is similar to that of embedded gate arrays, the
                       fastest-growing segment of the gate array market. As with standard gate
                       arrays, embedded gate arrays implement general logic in a conventional
                       sea-of-gates architecture. In addition, embedded gate arrays have
                       dedicated die areas for implementing large, specialized functions. By
                       embedding functions in silicon, embedded gate arrays provide reduced
                       die area and increased speed compared to standard gate arrays. However,
                       embedded megafunctions typically cannot be customized, limiting the
                       designers options. In contrast, FLEX 10K devices are programmable,
                       providing the designer with full control over embedded megafunctions
                       and general logic while facilitating iterative design changes during
                       debugging.

                       Each FLEX 10K device contains an embedded array and a logic array. The
                       embedded array is used to implement a variety of memory functions or
                       complex logic functions, such as digital signal processing (DSP),
                       microcontroller, wide-data-path manipulation, and data-transformation
                       functions. The logic array performs the same function as the sea-of-gates
                       in the gate array: it is used to implement general logic, such as counters,
                       adders, state machines, and multiplexers. The combination of embedded
                       and logic arrays provides the high performance and high density of
                       embedded gate arrays, enabling designers to implement an entire system
                       on a single device.

Altera Corporation                                                                                     5
FLEX 10K Embedded Programmable Logic Family Data Sheet

      FLEX 10K devices are configured at system power-up with data stored in
      an Altera serial Configuration EPROM device or provided by a system
      controller. Altera offers the EPC1 and EPC1441 Configuration EPROMs,
      which configure FLEX 10K devices via a serial data stream. Configuration
      data can also be downloaded from system RAM or from Alteras
      BitBlaster serial download cable, ByteBlaster parallel port download
      cable, or ByteBlasterMV parallel port download cable. After a FLEX 10K
      device has been configured, it can be reconfigured in-circuit by resetting
      the device and loading new data. Because reconfiguration requires less
      than 320 ms, real-time changes can be made during system operation.

      FLEX 10K devices contain an optimized interface that permits
      microprocessors to configure FLEX 10K devices serially or in parallel, and
      synchronously or asynchronously. The interface also enables
      microprocessors to treat a FLEX 10K device as memory and configure the
      device by writing to a virtual memory location, making it very easy for the
      designer to reconfigure the device.

   f  Go to the Configuration EPROMs for FLEX Devices Data Sheet, BitBlaster
      Serial Download Cable Data Sheet, ByteBlaster Parallel Port Download Cable
      Data Sheet, ByteBlasterMV Parallel Port Download Cable Data Sheet, and
      AN 59 (Configuring FLEX 10K Devices) for more information.

   f  FLEX 10K devices are supported by Alteras MAX+PLUS II development
      system, a single, integrated package that offers schematic, textincluding
      AHDLand waveform design entry; compilation and logic synthesis; full
      simulation and worst-case timing analysis; and device configuration. The
      MAX+PLUS II software provides EDIF 2 0 0 and 3 0 0, LPM, VHDL,
      Verilog HDL, and other interfaces for additional design entry and
      simulation support from other industry-standard PC- and UNIX
      workstation-based EDA tools.

      The MAX+PLUS II software interfaces easily with common gate array
      EDA tools for synthesis and simulation. For example, the MAX+PLUS II
      software can generate Verilog HDL files for simulation with tools such as
      Cadence Verilog-XL. Additionally, the MAX+PLUS II software contains
      EDA libraries that use device-specific features such as carry chains, which
      are used for fast counter and arithmetic functions. For instance, the
      Synopsys Design Compiler library supplied with the MAX+PLUS II
      development system includes DesignWare functions that are optimized
      for the FLEX 10K architecture.

      The MAX+PLUS II software runs on 486- and Pentium-based PCs, and
      Sun SPARCstation, HP 9000 Series 700/800, and IBM RISC System/6000
      workstations.

      Go to the MAX+PLUS II Programmable Logic Development System &
      Software Data Sheet in this data book for more information.

6                                                       Altera Corporation
Functional                               FLEX 10K Embedded Programmable Logic Family Data Sheet
Description
                    Each FLEX 10K device contains an embedded array to implement
                    memory and specialized logic functions, and a logic array to implement
                    general logic.

                    The embedded array consists of a series of EABs. When implementing
                    memory functions, each EAB provides 2,048 bits, which can be used to
                    create RAM, ROM, dual-port RAM, or first-in first-out (FIFO) functions.
                    When implementing logic, each EAB can contribute 100 to 600 gates
                    towards complex logic functions, such as multipliers, microcontrollers,
                    state machines, and DSP functions. EABs can be used independently, or
                    multiple EABs can be combined to implement larger functions.

                    The logic array consists of logic array blocks (LABs). Each LAB contains
                    eight LEs and a local interconnect. An LE consists of a 4-input look-up
                    table (LUT), a programmable flipflop, and dedicated signal paths for carry
                    and cascade functions. The eight LEs can be used to create medium-sized
                    blocks of logicsuch as 8-bit counters, address decoders, or state
                    machinesor combined across LABs to create larger logic blocks. Each
                    LAB represents about 96 usable gates of logic.

                    Signal interconnections within FLEX 10K devices and to and from device
                    pins are provided by the FastTrack Interconnect, a series of fast,
                    continuous row and column channels that run the entire length and width
                    of the device.

                    Each I/O pin is fed by an I/O element (IOE) located at the end of each row
                    and column of the FastTrack Interconnect. Each IOE contains a
                    bidirectional I/O buffer and a flipflop that can be used as either an output
                    or input register to feed input, output, or bidirectional signals. When used
                    with a dedicated clock pin, these registers provide exceptional
                    performance. As inputs, they provide setup times of as low as 3.7 ns and
                    hold times of 0 ns; as outputs, these registers provide clock-to-output
                    times as low as 5.3 ns. IOEs provide a variety of features, such as JTAG
                    BST support, slew-rate control, tri-state buffers, and open-drain outputs.

                    Figure 1 shows a block diagram of the FLEX 10K architecture. Each group
                    of LEs is combined into an LAB; LABs are arranged into rows and
                    columns. Each row also contains a single EAB. The LABs and EABs are
                    interconnected by the FastTrack Interconnect. IOEs are located at the end
                    of each row and column of the FastTrack Interconnect.

Altera Corporation  7
FLEX 10K Embedded Programmable Logic Family Data Sheet

Figure 1. FLEX 10K Device Block Diagram

                                         Embedded Array Block (EAB)

   I/O Element   IOE IOE IOE IOE IOE IOE IOE IOE IOE IOE
   (IOE)

   IOE                                                                IOE
                                                                      IOE
   IOE
                                                                     Logic Array
   Column                                                            Logic Array
                                                                     Block (LAB)
   Interconnect                          EAB
                                                                      IOE
   IOE                                                                IOE
   IOE
                                                                     Logic Element (LE)
   Row
                                                                     Local Interconnect
   Interconnect                          EAB

   Logic
   Array

                 IOE IOE IOE IOE IOE IOE IOE IOE IOE IOE

                                                                  Embedded Array

                        FLEX 10K devices provide six dedicated inputs that drive the control
                        inputs of the flipflops to ensure the efficient distribution of high-speed,
                        low-skew (less than 1.5 ns) control signals. These signals use dedicated
                        routing channels that provide shorter delays and lower skews than the
                        FastTrack Interconnect. Four of the dedicated inputs drive four global
                        signals. These four global signals can also be driven by internal logic,
                        providing an ideal solution for a clock divider or an internally generated
                        asynchronous clear signal that clears many registers in the device.

                      Embedded Array Block

                        The EAB is a flexible block of RAM with registers on the input and output
                        ports, and is used to implement common gate array megafunctions. The
                        EAB is also suitable for functions such as multipliers, vector scalars, and
                        error correction circuits, because it is large and flexible. These functions
                        can be combined in applications such as digital filters and
                        microcontrollers.

8                                                                    Altera Corporation
                                         FLEX 10K Embedded Programmable Logic Family Data Sheet

                    Logic functions are implemented by programming the EAB with a read-
                    only pattern during configuration, creating a large LUT. With LUTs,
                    combinatorial functions are implemented by looking up the results, rather
                    than by computing them. This implementation of combinatorial functions
                    can be faster than using algorithms implemented in general logic, a
                    performance advantage that is further enhanced by the fast access times
                    of EABs. The large capacity of EABs enables designers to implement
                    complex functions in one logic level without the routing delays associated
                    with linked LEs or field-programmable gate array (FPGA) RAM blocks.
                    For example, a single EAB can implement a 4 4 multiplier with eight
                    inputs and eight outputs. Parameterized functions such as LPM functions
                    can automatically take advantage of the EAB.

                    The EAB provides advantages over FPGAs, which implement on-board
                    RAM as arrays of small, distributed RAM blocks. These FPGA RAM
                    blocks contain delays that are less predictable as the size of the RAM
                    increases. In addition, FPGA RAM blocks are prone to routing problems
                    because small blocks of RAM must be connected together to make larger
                    blocks. In contrast, EABs can be used to implement large, dedicated
                    blocks of RAM that eliminate these timing and routing concerns.

                    EABs can be used to implement synchronous RAM, which is easier to use
                    than asynchronous RAM. A circuit using asynchronous RAM must
                    generate the RAM write enable (WE) signal, while ensuring that its data
                    and address signals meet setup and hold time specifications relative to the
                    WE signal. In contrast, the EABs synchronous RAM generates its own WE
                    signal and is self-timed with respect to the global clock. A circuit using the
                    EABs self-timed RAM need only meet the setup and hold time
                    specifications of the global clock.

                    When used as RAM, each EAB can be configured in any of the following
                    sizes: 256 8, 512 4, 1,024 2, or 2,048 1. See Figure 2.

                    Figure 2. EAB Memory Configurations

                    256 8  512 4  1,024 2  2,048 1

Altera Corporation                                        9
FLEX 10K Embedded Programmable Logic Family Data Sheet

                                   Larger blocks of RAM are created by combining multiple EABs. For
                                   example, two 256 8 RAM blocks can be combined to form a
                                   256 16 RAM block; two 512 4 blocks of RAM can be combined to form
                                   a 512 8 RAM block. See Figure 3.

    Figure 3. Examples of Combining EABs                               512 8
                                                    512 4
                                          256 16

                    256 8

                    256 8

                                                                                              512 4

    If necessary, all EABs in a device can be cascaded to form a single RAM
    block. EABs can be cascaded to form RAM blocks of up to 2,048 words
    without impacting timing. Alteras MAX+PLUS II software automatically
    combines EABs to meet a designers RAM specifications.

    EABs provide flexible options for driving and controlling clock signals.
    Different clocks can be used for the EAB inputs and outputs. Registers can
    be independently inserted on the data input, EAB output, or the address
    and WE signals. The global signals and the EAB local interconnect can
    drive the WE signal. The global signals, dedicated clock pins, and EAB
    local interconnect can drive the EAB clock signals. Because the LEs drive
    the EAB local interconnect, the LEs can control the WE signal or the EAB
    clock signals.

    Each EAB is fed by a row interconnect and can drive out to row and
    column interconnects. Each EAB output can drive up to two row channels
    and up to two column channels; the unused row channel can be driven by
    other LEs. This feature increases the routing resources available for EAB
    outputs. See Figure 4.

10                                                  Altera Corporation
                                           FLEX 10K Embedded Programmable Logic Family Data Sheet

Figure 4. FLEX 10K Embedded Array Block

Dedicated Inputs & Chip-Wide

Global Signals                  Reset            Row Interconnect

Note (1)                                                               2, 4, 8, 16

              6

                                           Data  Data              DQ               24

                                       DQ  In    Out

                    8, 4, 2, 1

                                       DQ  Address                               2, 4, 8, 16

                 8, 9, 10, 11                RAM/ROM                   Column
                                                                       Interconnect
                                                 256 8
                                                 512 4
                                               1,024 2
                                               2,048 1
                                           WE

                                       DQ

                       EAB Local Interconnect, Note (1)

Note:
(1) EPF10K10, EPF10K10A, EPF10K20, EPF10K30, EPF10K30A, EPF10K40, EPF10K50, and EPF10K50V devices have

       22 EAB local interconnect channels; EPF10K70, EPF10K100, EPF10K100A, EPF10K130V, and EPF10K250A devices
       have 26.

Altera Corporation                                                                            11
FLEX 10K Embedded Programmable Logic Family Data Sheet

                             Logic Array Block

                                   The LAB consists of eight LEs, their associated carry and cascade chains,
                                   LAB control signals, and the LAB local interconnect. The LAB provides
                                   the coarse-grained structure to the FLEX 10K architecture, facilitating
                                   efficient routing with optimum device utilization and high performance.
                                   See Figure 5.

12  Altera Corporation
                                  FLEX 10K Embedded Programmable Logic Family Data Sheet

Figure 5. FLEX 10K LAB

                                  Dedicated Inputs &  Row Interconnect
                                     Global Signals

LAB Local               Note (1)   6                        16           4      See Figure 11
Interconnect                   4                                                for details.
Note (2)                                       Carry-In &   8 24
                               4               Cascade-In                       Column-to-Row
LAB Control                    4                                                Interconnect
Signals                        4                         2
                               4  4                                             Column
                               4                                                Interconnect
                               4                     LE1
                               4                     LE2             8      16
                               4                     LE3
                                                     LE4
                                                     LE5
                                                     LE6
                                                     LE7
                                                     LE8

                        8                             2 Carry-Out &

                                                            Cascade-Out

Notes:
(1) EPF10K10, EPF10K10A, EPF10K20, EPF10K30, EPF10K30A, EPF10K40, EPF10K50, and EPF10K50V devices have

       22 inputs to the LAB local interconnect channel from the row; EPF10K70, EPF10K100, EPF10K100A, EPF10K130V,
       and EPF10K250A devices have 26.
(2) EPF10K10, EPF10K10A, EPF10K20, EPF10K30, EPF10K30A, EPF10K40, EPF10K50, EPF10K50, and EPF10K50V
       devices have 30 LAB local interconnect channels; EPF10K70, EPF10K100, EPF10K100A, EPF10K130V, and
       EPF10K250A devices have 34.

Altera Corporation                                                              13
FLEX 10K Embedded Programmable Logic Family Data Sheet

                                   Each LAB provides four control signals with programmable inversion
                                   that can be used in all eight LEs. Two of these signals can be used as
                                   clocks; the other two can be used for clear/preset control. The LAB clocks
                                   can be driven by the dedicated clock input pins, global signals, I/O
                                   signals, or internal signals via the LAB local interconnect. The LAB preset
                                   and clear control signals can be driven by the global signals, I/O signals,
                                   or internal signals via the LAB local interconnect. The global control
                                   signals are typically used for global clock, clear, or preset signals because
                                   they provide asynchronous control with very low skew across the device.
                                   If logic is required on a control signal, it can be generated in one or more
                                   LEs in any LAB and driven into the local interconnect of the target LAB.
                                   In addition, the global control signals can be generated from LE outputs.

                             Logic Element

                                   The LE, the smallest unit of logic in the FLEX 10K architecture, has a
                                   compact size that provides efficient logic utilization. Each LE contains a
                                   four-input LUT, which is a function generator that can quickly compute
                                   any function of four variables. In addition, each LE contains a
                                   programmable flipflop with a synchronous enable, a carry chain, and a
                                   cascade chain. Each LE drives both the local and the FastTrack
                                   Interconnect. See Figure 6.

Figure 6. FLEX 10K Logic Element

                                  Carry-In Cascade-In  Register Bypass  Programmable
                                                                        Register

      DATA1   Look-Up             Carry  Cascade          PRN           to FastTrack
      DATA2     Table             Chain    Chain       DQ               Interconnect
      DATA3    (LUT)
      DATA4                                            ENA              to LAB Local
                                                         CLRN           Interconnect
LABCTRL1
LABCTRL2      Clear/
Chip-Wide    Preset
              Logic
       Reset
               Clock
LABCTRL3      Select
LABCTRL4
                               Carry-Out Cascade-Out

14                                                                      Altera Corporation
                                         FLEX 10K Embedded Programmable Logic Family Data Sheet

                    The programmable flipflop in the LE can be configured for D, T, JK, or SR
                    operation. The clock, clear, and preset control signals on the flipflop can
                    be driven by global signals, general-purpose I/O pins, or any internal
                    logic. For combinatorial functions, the flipflop is bypassed and the output
                    of the LUT drives the output of the LE.

                    The LE has two outputs that drive the interconnect; one drives the local
                    interconnect and the other drives either the row or column FastTrack
                    Interconnect. The two outputs can be controlled independently; for
                    example, the LUT can drive one output while the register drives the other
                    output. This feature, called register packing, can improve LE utilization
                    because the register and the LUT can be used for unrelated functions.

                    The FLEX 10K architecture provides two types of dedicated high-speed
                    data paths that connect adjacent LEs without using local interconnect
                    paths: carry chains and cascade chains. The carry chain supports high-
                    speed counters and adders; the cascade chain implements wide-input
                    functions with minimum delay. Carry and cascade chains connect all LEs
                    in an LAB and all LABs in the same row. Intensive use of carry and
                    cascade chains can reduce routing flexibility. Therefore, the use of these
                    chains should be limited to speed-critical portions of a design.

                    Carry Chain

                    The carry chain provides a very fast (as low as 0.2 ns) carry-forward
                    function between LEs. The carry-in signal from a lower-order bit drives
                    forward into the higher-order bit via the carry chain, and feeds into both
                    the LUT and the next portion of the carry chain. This feature allows the
                    FLEX 10K architecture to implement high-speed counters, adders, and
                    comparators of arbitrary width efficiently. Carry chain logic can be
                    created automatically by the MAX+PLUS II Compiler during design
                    processing, or manually by the designer during design entry.
                    Parameterized functions such as LPM and DesignWare functions
                    automatically take advantage of carry chains.

                    Carry chains longer than eight LEs are automatically implemented by
                    linking LABs together. For enhanced fitting, a long carry chain skips
                    alternate LABs in a row. A carry chain longer than one LAB skips either
                    from even-numbered LAB to even-numbered LAB, or from odd-
                    numbered LAB to odd-numbered LAB. For example, the last LE of the
                    first LAB in a row carries to the first LE of the third LAB in the row. The
                    carry chain does not cross the EAB at the middle of the row. For instance,
                    in the EPF10K50 device, the carry chain stops at the eighteenth LAB and a
                    new one begins at the nineteenth LAB.

Altera Corporation  15
FLEX 10K Embedded Programmable Logic Family Data Sheet

                                   Figure 7 shows how an n-bit full adder can be implemented in n + 1 LEs
                                   with the carry chain. One portion of the LUT generates the sum of two bits
                                   using the input signals and the carry-in signal; the sum is routed to the
                                   output of the LE. The register can be bypassed for simple adders, but can
                                   be used for an accumulator function. Another portion of the LUT and the
                                   carry chain logic generate the carry-out signal, which is routed directly to
                                   the carry-in signal of the next-higher-order bit. The final carry-out signal
                                   is routed to an LE, where it can be used as a general-purpose signal.

                                  Figure 7. Carry Chain Operation (n-bit Full Adder)

                                                                         Carry-In

    a1  LUT          Register                                         s1

    b1

        Carry Chain
                                                                 LE1

    a2  LUT          Register                                         s2

    b2

        Carry Chain
                                                                 LE2

    an  LUT          Register                                         sn

    bn

        Carry Chain
                                                                LEn

             LUT     Register                                         Carry-Out
        Carry Chain

                     LEn + 1

16                             Altera Corporation
                                         FLEX 10K Embedded Programmable Logic Family Data Sheet

                    Cascade Chain

                    With the cascade chain, the FLEX 10K architecture can implement
                    functions that have a very wide fan-in. Adjacent LUTs can be used to
                    compute portions of the function in parallel; the cascade chain serially
                    connects the intermediate values. The cascade chain can use a logical AND
                    or logical OR (via De Morgans inversion) to connect the outputs of
                    adjacent LEs. Each additional LE provides four more inputs to the
                    effective width of a function, with a delay as low as 0.7 ns per LE. Cascade
                    chain logic can be created automatically by the MAX+PLUS II Compiler
                    during design processing, or manually by the designer during design
                    entry.

                    Cascade chains longer than eight bits are automatically implemented by
                    linking several LABs together. For easier routing, a long cascade chain
                    skips every other LAB in a row. A cascade chain longer than one LAB
                    skips either from even-numbered LAB to even-numbered LAB, or from
                    odd-numbered LAB to odd-numbered LAB (e.g., the last LE of the first
                    LAB in a row cascades to the first LE of the third LAB.) The cascade chain
                    does not cross the center of the row (e.g., in the EPF10K50 device, the
                    cascade chain stops at the eighteenth LAB and a new one begins at the
                    nineteenth LAB). This break is due to the EABs placement in the middle
                    of the row.

                    Figure 8 shows how the cascade function can connect adjacent LEs to form
                    functions with a wide fan-in. These examples show functions of 4n
                    variables implemented with n LEs. The LE delay is as low as 1.9 ns; the
                    cascade chain delay is as low as 0.7 ns. With the cascade chain,
                    approximately 4.2 ns is needed to decode a 16-bit address.

Altera Corporation  17
FLEX 10K Embedded Programmable Logic Family Data Sheet

Figure 8. Cascade Chain Operation       OR Cascade Chain

      AND Cascade Chain

    d[3..0]            LUT                              d[3..0]  LUT

                                   LE1                                LE1

    d[7..4]            LUT                              d[7..4]  LUT

                                   LE2                                LE2

    d[(4n-1)..(4n-4)]  LUT              d[(4n-1)..(4n-4)]        LUT

                                   LEn                                LEn

                       LE Operating Modes

                       The FLEX 10K LE can operate in the following four modes:

                       s Normal mode
                       s Arithmetic mode
                       s Up/down counter mode
                       s Clearable counter mode

                       Each of these modes uses LE resources differently. In each mode, seven
                       available inputs to the LEthe four data inputs from the LAB local
                       interconnect, the feedback from the programmable register, and the carry-
                       in and cascade-in from the previous LEare directed to different
                       destinations to implement the desired logic function. Three inputs to the
                       LE provide clock, clear, and preset control for the register. The
                       MAX+PLUS II software, in conjunction with parameterized functions
                       such as LPM and DesignWare functions, automatically chooses the
                       appropriate mode for common functions such as counters, adders, and
                       multipliers. If required, the designer can also create special-purpose
                       functions to use an LE operating mode for optimal performance.

                       The architecture provides a synchronous clock enable to the register in all
                       four modes. The MAX+PLUS II software can set DATA1 to enable the
                       register synchronously, providing easy implementation of fully
                       synchronous designs.

18                                                                    Altera Corporation
                                                FLEX 10K Embedded Programmable Logic Family Data Sheet
                           Figure 9 shows the LE operating modes.

Figure 9. FLEX 10K LE Operating Modes                                  Cascade-In

                 Normal Mode

                                                    Carry-In

                    DATA1              4-Input                                                           PRN        LE-Out to FastTrack
                    DATA2               LUT                                                           DQ            Interconnect
                                                                                                                    LE-Out to Local
                    DATA3                                                                             ENA           Interconnect
                                                                                                        CLRN
                                                                                                                    LE-Out
                 DATA4                                                      Cascade-Out
                                                                          Cascade-In                                LE-Out
Arithmetic Mode

                             Carry-In

                 DATA1                 3-Input                                                                 PRN
                 DATA2                  LUT                                                                 DQ

Up/Down Counter Mode                   3-Input                                                              ENA
                                        LUT                                                                   CLRN
                            Carry-In
                                                     Carry-Out                           Cascade-Out

                                                                          Cascade-In

   DATA1 (ena)                                                3-Input                                 PRN
   DATA2 (u/d)                                                 LUT
  DATA3 (data)                                                         1                              DQ
                                                              3-Input
DATA4 (nload)                                                  LUT     0

                                                                                                      ENA
                                                                                                        CLRN

                                                                          Carry-Out      Cascade-Out

Clearable Counter Mode

                             Carry-In

  DATA1 (ena)                                                 3-Input                                 PRN
  DATA2 (nclr)                                                 LUT
DATA3 (data)                                                          1                              DQ            LE-Out
                                                              3-Input
DATA4 (nload)                                                  LUT     0

                                                                                                      ENA
                                                                                                        CLRN

                                                                          Carry-Out      Cascade-Out

Altera Corporation                                                                                                          19
FLEX 10K Embedded Programmable Logic Family Data Sheet

                                   Normal Mode

                                   The normal mode is suitable for general logic applications and wide
                                   decoding functions that can take advantage of a cascade chain. In normal
                                   mode, four data inputs from the LAB local interconnect and the carry-in
                                   are inputs to a 4-input LUT. The MAX+PLUS II Compiler automatically
                                   selects the carry-in or the DATA3 signal as one of the inputs to the LUT. The
                                   LUT output can be combined with the cascade-in signal to form a cascade
                                   chain through the cascade-out signal. Either the register or the LUT can be
                                   used to drive both the local interconnect and the FastTrack Interconnect at
                                   the same time.

                                   The LUT and the register in the LE can be used independently; this feature
                                   is known as register packing. To support register packing, the LE has two
                                   outputs; one drives the local interconnect and the other drives the
                                   FastTrack Interconnect. The DATA4 signal can drive the register directly,
                                   allowing the LUT to compute a function that is independent of the
                                   registered signal; a 3-input function can be computed in the LUT, and a
                                   fourth independent signal can be registered. Alternatively, a 4-input
                                   function can be generated, and one of the inputs to this function can be
                                   used to drive the register. The register in a packed LE can still use the
                                   clock enable, clear, and preset signals in the LE. In a packed LE, the
                                   register can drive the FastTrack Interconnect while the LUT drives the
                                   local interconnect, or vice versa.

                                   Arithmetic Mode

                                   The arithmetic mode offers two 3-input LUTs that are ideal for
                                   implementing adders, accumulators, and comparators. One LUT
                                   computes a 3-input function; the other generates a carry output. As shown
                                   in Figure 9 on page 19, the first LUT uses the carry-in signal and two data
                                   inputs from the LAB local interconnect to generate a combinatorial or
                                   registered output. For example, in an adder, this output is the sum of three
                                   signals: a, b, and carry-in. The second LUT uses the same three signals to
                                   generate a carry-out signal, thereby creating a carry chain. The arithmetic
                                   mode also supports simultaneous use of the cascade chain.

                                   Up/Down Counter Mode

                                   The up/down counter mode offers counter enable, clock enable,
                                   synchronous up/down control, and data loading options. These control
                                   signals are generated by the data inputs from the LAB local interconnect,
                                   the carry-in signal, and output feedback from the programmable register.
                                   Two 3-input LUTs are used: one generates the counter data, and the other
                                   generates the fast carry bit. A 2-to-1 multiplexer provides synchronous
                                   loading. Data can also be loaded asynchronously with the clear and preset
                                   register control signals, without using the LUT resources.

20  Altera Corporation
Altera Corporation                       FLEX 10K Embedded Programmable Logic Family Data Sheet

                    Clearable Counter Mode

                    The clearable counter mode is similar to the up/down counter mode, but
                    supports a synchronous clear instead of the up/down control. The clear
                    function is substituted for the cascade-in signal in the up/down counter
                    mode. Two 3-input LUTs are used: one generates the counter data, the
                    other generates the fast carry bit. Synchronous loading is provided by a
                    2-to-1 multiplexer. The output of this multiplexer is ANDed with a
                    synchronous clear signal.

                    Internal Tri-State Emulation

                    Internal tri-state emulation provides internal tri-stating without the
                    limitations of a physical tri-state bus. In a physical tri-state bus, the tri-
                    state buffers output enable (OE) signals select which signal drives the bus.
                    However, if multiple OE signals are active, contending signals can be
                    driven onto the bus. Conversely, if no OE signals are active, the bus will
                    float. Internal tri-state emulation resolves contending tri-state buffers to a
                    low value and floating buses to a high value, thereby eliminating these
                    problems. The MAX+PLUS II software automatically implements tri-state
                    bus functionality with a multiplexer.

                    Clear & Preset Logic Control

                    Logic for the programmable registers clear and preset functions is
                    controlled by the DATA3, LABCTRL1, and LABCTRL2 inputs to the LE. The
                    clear and preset control structure of the LE asynchronously loads signals
                    into a register. Either LABCTRL1 or LABCTRL2 can control the
                    asynchronous clear. Alternatively, the register can be set up so that
                    LABCTRL1 implements an asynchronous load. The data to be loaded is
                    driven to DATA3; when LABCTRL1 is asserted, DATA3 is loaded into the
                    register.

                    During compilation, the MAX+PLUS II Compiler automatically selects
                    the best control signal implementation. Because the clear and preset
                    functions are active-low, the Compiler automatically assigns a logic high
                    to an unused clear or preset.

                    The clear and preset logic is implemented in one of the following six
                    modes chosen during design entry:

                    s Asynchronous clear
                    s Asynchronous preset
                    s Asynchronous clear and preset
                    s Asynchronous load with clear
                    s Asynchronous load with preset
                    s Asynchronous load without clear or preset

                                                                                                                              21
FLEX 10K Embedded Programmable Logic Family Data Sheet

                                   In addition to the six clear and preset modes, FLEX 10K devices provide a
                                   chip-wide reset pin that can reset all registers in the device. Use of this
                                   feature is set during design entry. In any of the clear and preset modes, the
                                   chip-wide reset overrides all other signals. Registers with asynchronous
                                   presets may be preset when the chip-wide reset is asserted. Inversion can
                                   be used to implement the asynchronous preset. Figure 10 shows examples
                                   of how to enter a design section for the desired functionality.

Figure 10. LE Clear & Preset Modes                               Asynchronous Preset                          Asynchronous Preset & Clear

               Asynchronous Clear                                Chip-Wide Reset                              LABCTRL1
                                                                     LABCTRL1 or
                                                            VCC         LABCTRL 2                                                              PRN
                                                                                                                                            DQ
                                                            PRN
                                                         DQ

                                                                                            PRN                                CLRN
                                                                                          DQ

       LABCTRL1 or         CLRN
           LABCTRL2
                                                                                                    CLRN             LABCTRL2
    Chip-Wide Reset                                                                       VCC                 Chip-Wide Reset

    Asynchronous Load with Clear                                                          Asynchronous Load without Clear or Preset

                           NOT                                                                                NOT

        LABCTRL1                                                                    PRN       LABCTRL1                           PRN
    (Asynchronous                                                                 DQ      (Asynchronous                        DQ

                Load)                                                               CLRN               Load)

              DATA3                                                                                 DATA3
               (Data)                                                                                (Data)

                           NOT                                                                                                       CLRN

           LABCTRL2                                                                                           NOT
                  (Clear)

    Chip-Wide Reset

                                                                                                              Chip-Wide Reset

    Asynchronous Load with Preset

                           NOT

        LABCTRL1                                                                            PRN
    (Asynchronous                                                                         DQ

                 Load)                                                                      CLRN

       LABCTRL2
            (Preset)

    DATA3
     (Data)

                           NOT

                                                                 Chip-Wide Reset

22                                                                                                                 Altera Corporation
                                         FLEX 10K Embedded Programmable Logic Family Data Sheet

                    Asynchronous Clear

                    The flipflop can be cleared by either LABCTRL1 or LABCTRL2. In this mode,
                    the preset signal is tied to VCC to deactivate it.

                    Asynchronous Preset

                    An asynchronous preset is implemented as either an asynchronous load,
                    or with an asynchronous clear. If DATA3 is tied to VCC, asserting LABCTRL1
                    asynchronously loads a one into the register. Alternatively, the
                    MAX+PLUS II software can provide preset control by using the clear and
                    inverting the input and output of the register. Inversion control is
                    available for the inputs to both LEs and IOEs. Therefore, if a register is
                    preset by only one of the two LABCTRL signals, the DATA3 input is not
                    needed and can be used for one of the LE operating modes.

                    Asynchronous Preset & Clear

                    When implementing asynchronous clear and preset, LABCTRL1 controls
                    the preset and LABCTRL2 controls the clear. DATA3 is tied to VCC, therefore,
                    asserting LABCTRL1 asynchronously loads a one into the register,
                    effectively presetting the register. Asserting LABCTRL2 clears the register.

                    Asynchronous Load with Clear

                    When implementing an asynchronous load in conjunction with the clear,
                    LABCTRL1 implements the asynchronous load of DATA3 by controlling the
                    register preset and clear. LABCTRL2 implements the clear by controlling
                    the register clear; LABCTRL2 does not have to feed the preset circuits.

                    Asynchronous Load with Preset

                    When implementing an asynchronous load in conjunction with preset, the
                    MAX+PLUS II software provides preset control by using the clear and
                    inverting the input and output of the register. Asserting LABCTRL2 presets
                    the register, while asserting LABCTRL1 loads the register. The
                    MAX+PLUS II software inverts the signal that drives DATA3 to account for
                    the inversion of the registers output.

                    Asynchronous Load without Preset or Clear

                    When implementing an asynchronous load without preset or clear,
                    LABCTRL1 implements the asynchronous load of DATA3 by controlling the
                    register preset and clear.

Altera Corporation  23
FLEX 10K Embedded Programmable Logic Family Data Sheet

                             FastTrack Interconnect

                                   In the FLEX 10K architecture, connections between LEs and device I/O
                                   pins are provided by the FastTrack Interconnect, which is a series of
                                   continuous horizontal and vertical routing channels that traverse the
                                   device. This global routing structure provides predictable performance,
                                   even in complex designs. In contrast, the segmented routing in FPGAs
                                   requires switch matrices to connect a variable number of routing paths,
                                   increasing the delays between logic resources and reducing performance.

                                   The FastTrack Interconnect consists of row and column interconnect
                                   channels that span the entire device. Each row of LABs is served by a
                                   dedicated row interconnect. The row interconnect can drive I/O pins and
                                   feed other LABs in the device. The column interconnect routes signals
                                   between rows and can drive I/O pins.

                                   A row channel can be driven by an LE or by one of three column channels.
                                   These four signals feed dual 4-to-1 multiplexers that connect to two
                                   specific row channels. These multiplexers, which are connected to each
                                   LE, allow column channels to drive row channels even when all eight LEs
                                   in an LAB drive the row interconnect.

                                   Each column of LABs is served by a dedicated column interconnect. The
                                   column interconnect can then drive I/O pins or another rows
                                   interconnect to route the signals to other LABs in the device. A signal from
                                   the column interconnect, which can be either the output of an LE or an
                                   input from an I/O pin, must be routed to the row interconnect before it
                                   can enter an LAB or EAB. Each row channel that is driven by an IOE or
                                   EAB can drive one specific column channel.

                                   Access to row and column channels can be switched between LEs in
                                   adjacent pairs of LABs. For example, an LE in one LAB can drive the row
                                   and column channels normally driven by a particular LE in the adjacent
                                   LAB in the same row, and vice versa. This routing flexibility enables
                                   routing resources to be used more efficiently. See Figure 11.

24  Altera Corporation
                          FLEX 10K Embedded Programmable Logic Family Data Sheet

Figure 11. LAB Connections to Row & Column Interconnect

                                                                                 Column
                                                                                 Channels

Row Channels                                                                                    to Other
                                                                                                Columns

                                    At each intersection,
                                    four row channels can
                                    drive column channels.

              Each LE can drive two
              row channels.

                                                                                                from Adjacent LAB
                                                                                                to Adjacent LAB

                    LE 1                                    Each LE can switch
                    LE 2                                    interconnect access
                    LE 8                                    with an LE in the
                                                            adjacent LAB.

                          to LAB Local                                           to Other Rows
                          Interconnect

Altera Corporation                                                                                        25
FLEX 10K Embedded Programmable Logic Family Data Sheet

                                   For improved routability, the row interconnect is comprised of a
                                   combination of full-length and half-length channels. The full-length
                                   channels connect to all LABs in a row; the half-length channels connect to
                                   the LABs in half of the row. The EAB can be driven by the half-length
                                   channels in the left half of the row and by the full-length channels. The
                                   EAB drives out to the full-length channels. In addition to providing a
                                   predictable, row-wide interconnect, this architecture provides increased
                                   routing resources. Two neighboring LABs can be connected using a half-
                                   row channel, thereby saving the other half of the channel for the other half
                                   of the row.

                                   Table 6 summarizes the FastTrack Interconnect resources available in
                                   each FLEX 10K device.

    Table 6. FLEX 10K FastTrack Interconnect Resources

    Device      Rows  Channels per  Columns             Channels per
                           Row          24                 Column
    EPF10K10    3                                              24
                            144
                                                               24
    EPF10K10A                                                  24

    EPF10K20    6     144           24                         24
                                                               24
    EPF10K30    6     216           36
                                                               24
    EPF10K30A                                                  24

    EPF10K30E                                                  32
                                                               40
    EPF10K40    8     216           36

    EPF10K50    10    216           36

    EPF10K50V

    EPF10K70    9     312           52

    EPF10K100   12    312           52

    EPF10K100A

    EPF10K130V  16    312           52

    EPF10K250A  20    456           76

    In addition to general-purpose I/O pins, FLEX 10K devices have six
    dedicated input pins that provide low-skew signal distribution across the
    device. These six inputs can be used for global clock, clear, preset, and
    peripheral output enable and clock enable control signals. These signals
    are available as control signals for all LABs and IOEs in the device.

    The dedicated inputs can also be used as general-purpose data inputs
    because they can feed the local interconnect of each LAB in the device.
    However, the use of dedicated inputs as data inputs can introduce
    additional delay into the control signal network.

26                                                      Altera Corporation
                                         FLEX 10K Embedded Programmable Logic Family Data Sheet

                    Figure 12 shows the interconnection of adjacent LABs and EABs, with
                    row, column, and local interconnects, as well as the associated cascade
                    and carry chains. Each LAB is labeled according to its location: a letter
                    represents the row and a number represents the column. For example,
                    LAB B3 is in row B, column 3.

Figure 12. Interconnect Resources

                                                               See Figure 15
                                                                for details.

I/O Element (IOE)        IOE IOE        IOE IOE       IOE IOE

IOE                                                                           IOE
IOE                                                                           IOE

Row                 LAB            LAB           LAB                          See Figure 14
                     A1             A2           A3                            for details.
Interconnect
                                                                                   IOE
Column                                                         to LAB A5           IOE
Interconnect                                                   to LAB A4

IOE

IOE

                    LAB            LAB           LAB           Cascade &
                                                               Carry Chains
                    B1             B2            B3
                                                                to LAB B5
                                                                to LAB B4

                         IOE IOE        IOE IOE       IOE IOE

Altera Corporation                                                                 27
FLEX 10K Embedded Programmable Logic Family Data Sheet

                             I/O Element

                                   An I/O element (IOE) contains a bidirectional I/O buffer and a register
                                   that can be used either as an input register for external data that requires
                                   a fast setup time, or as an output register for data that requires fast clock-
                                   to-output performance. In some cases, using an LE register for an input
                                   register will result in a faster setup time than using an IOE register. IOEs
                                   can be used as input, output, or bidirectional pins. The MAX+PLUS II
                                   Compiler uses the programmable inversion option to invert signals from
                                   the row and column interconnect automatically where appropriate.
                                   Figure 13 shows the IOE block diagram.

Figure 13. I/O Element

                        2 Dedicated
                        Clock Inputs

                              Peripheral Control                      Chip-Wide
                              Bus                                Output Enable

        from One Row or                                     VCC
         Column Channel            OE[7..0]
       to Row or Column
                                  12
               Interconnect  2 VCC

    from Row or Column                                           DQ              Open-Drain Slew-Rate
               Interconnect
                                                                 ENA             Output  Control
        from One Row or                                           CLRN
         Column Channel      CLK[1..0]
                             CLK[3..2]          VCC

                             ENA[5..0]

                                           VCC
                             CLRn[1..0]

                                                Chip-Wide
                                                   Reset

28                                                                               Altera Corporation
                                         FLEX 10K Embedded Programmable Logic Family Data Sheet

                    Each IOE selects the clock, clear, clock enable, and output enable controls
                    from a network of I/O control signals called the peripheral control bus.
                    The peripheral control bus uses high-speed drivers to minimize signal
                    skew across devices; it provides up to 12 peripheral control signals that
                    can be allocated as follows:

                    s Up to eight output enable signals
                    s Up to six clock enable signals
                    s Up to two clock signals
                    s Up to two clear signals

                    If more than six clock enable or eight output enable signals are required,
                    each IOE on the device can be controlled by clock enable and output
                    enable signals driven by specific LEs. In addition to the two clock signals
                    available on the peripheral control bus, each IOE can use one of two
                    dedicated clock pins. Each peripheral control signal can be driven by any
                    of the dedicated input pins or the first LE of each LAB in a particular row.
                    In addition, an LE in a different row can drive a column interconnect,
                    which causes a row interconnect to drive the peripheral control signal.
                    The chip-wide reset signal will reset all IOE registers, overriding any
                    other control signals.

                    Tables 7 and 8 list the sources for each peripheral control signal, and the
                    tables show how the output enable, clock enable, clock, and clear signals
                    share 12 peripheral control signals, and shows the rows that can drive
                    global signals.

Altera Corporation  29
FLEX 10K Embedded Programmable Logic Family Data Sheet

Table 7. Peripheral Bus Sources

      Peripheral                 EPF10K10 EPF10K20      EPF10K30   EPF10K40  EPF10K50
    Control Signal               EPF10K10A              EPF10K30A            EPF10K50
                                                        EPF10K30B     Row A  EPF10K50B
OE0                              Row A       Row A                    Row C
OE1                              Row A       Row B         Row A      Row D     Row A
OE2                              Row B       Row C         Row B      Row E     Row B
OE3                              Row B       Row D         Row C      Row F     Row D
OE4                              Row C       Row E         Row D      Row G     Row F
OE5                              Row C       Row F         Row E      Row B     Row H
CLKENA0/CLK0/GLOBAL0             Row A       Row A         Row F      Row C     Row J
CLKENA1/OE6/GLOBAL1              Row A       Row B         Row A      Row D     Row A
CLKENA2/CLR0                     Row B       Row C         Row B      Row E     Row C
CLKENA3/OE7/GLOBAL2              Row B       Row D         Row C      Row F     Row E
CLKENA4/CLR1                     Row C       Row E         Row D      Row H     Row G
CLKENA5/CLK1/GLOBAL3             Row C       Row F         Row E                 Row I
                                                           Row F                Row J

Table 8. More Peripheral Bus Sources

      Peripheral                 EPF10K70    EPF10K100   EPF10K130V          EPF10K250A
    Control Signal                           EPF10K100A  EPF10K130B          EPF10K250B
                                             EPF10K100B
OE0                                   Row A                  Row C               Row E
OE1                                   Row B      Row A       Row E               Row G
OE2                                   Row D      Row C       Row G               Row I
OE3                                   Row I      Row E       Row N               Row P
OE4                                   Row G      Row L       Row K               Row M
OE5                                   Row H      Row I       Row M               Row O
CLKENA0/CLK0/GLOBAL0                  Row E      Row K       Row H               Row J
CLKENA1/OE6/GLOBAL1                   Row C      Row F       Row F               Row H
CLKENA2/CLR0                          Row B      Row D       Row D               Row F
CLKENA3/OE7/GLOBAL2                   Row F      Row B       Row J               Row L
CLKENA4/CLR1                          Row H      Row H       Row L               Row N
CLKENA5/CLK1/GLOBAL3                  Row E      Row J       Row I               Row K
                                                 Row G

30                                                                   Altera Corporation
                                         FLEX 10K Embedded Programmable Logic Family Data Sheet

                    Signals on the peripheral control bus can also drive the four global signals,
                    referred to as GLOBAL0 through GLOBAL3 in Tables 7 and 8. The internally
                    generated signal can drive the global signal, providing the same
                    low-skew, low-delay characteristics for an internally generated signal as
                    for a signal driven by an input. This feature is ideal for internally
                    generated clear or clock signals with high fan-out.

                    The chip-wide output enable pin is an active-low pin that can be used to
                    tri-state all pins on the device. This option can be set in the design file.
                    Additionally, the registers in the IOE can be reset by the chip-wide reset
                    pin.

                    Row-to-IOE Connections

                    When an IOE is used as an input signal, it can drive two separate row
                    channels. The signal is accessible by all LEs within that row. When an IOE
                    is used as an output, the signal is driven by a multiplexer that selects a
                    signal from the row channels. Up to eight IOEs connect to each side of
                    each row channel. See Figure 14.

                    Figure 14. FLEX 10K Row-to-IOE Connections

                       The values for m and n are provided in Table 9.

                                                                                                                                     IOE1
                                                                                   m

                    Row FastTrack       n
                    Interconnect        n

                                     n      m

                                               IOE8

                                                                    Each IOE is driven by an
                                                                    m-to-1 multiplexer.

                                        Each IOE can drive up to two
                                        row channels.

Altera Corporation                                                                            31
FLEX 10K Embedded Programmable Logic Family Data Sheet
                                   Table 9 lists the FLEX 10K row-to-IOE interconnect resources.

    Table 9. FLEX 10K Row-to-IOE Interconnect Resources

        Device  Channels per Row (n)  Row Channels per Pin (m)

    EPF10K10                144                       18
    EPF10K10A
    EPF10K20    144                                      18
    EPF10K30
    EPF10K30A   216                                      27
    EPF10K40
    EPF10K50    216                                      27
    EPF10K50V
    EPF10K70    216                                      27
    EPF10K100
    EPF10K100A  312                                      39
    EPF10K130V
    EPF10K250A  312                                      39

                312                                      39

                456                                      57

    Column-to-IOE Connections

    When an IOE is used as an input, it can drive up to two separate column
    channels. When an IOE is used as an output, the signal is driven by a
    multiplexer that selects a signal from the column channels. Two IOEs
    connect to each side of the column channels. Each IOE can be driven by
    column channels via a multiplexer. The set of column channels that each
    IOE can access is different for each IOE. See Figure 15.

32                                                       Altera Corporation
                    FLEX 10K Embedded Programmable Logic Family Data Sheet

                    Figure 15. FLEX 10K Column-to-IOE Connections

                    The values for m and n are provided in Table 10.

                                                                      Each IOE is driven by
                                                                      a 16-to-1 multiplexer.

                                                        m                                     IOE1

                                Column               n

                                Interconnect

                                              n

                                                     n

                                                        m                                     IOE1

                                                        Each IOE can drive up to
                                                        two column channels.

                    Table 10 lists the FLEX 10K column-to-IOE interconnect resources.

                    Table 10. FLEX 10K Column-to-IOE Interconnect Resources

                        Device  Channels per Column (n) Column Channel per Pin (m)

                    EPF10K10                     24                               16
                    EPF10K10A
                    EPF10K20                     24                               16
                    EPF10K30
                    EPF10K30A                    24                               16
                    EPF10K40
                    EPF10K50                     24                               16
                    EPF10K50V
                    EPF10K70                     24                               16
                    EPF10K100
                    EPF10K100A                   24                               16
                    EPF10K130V
                    EPF10K250A                   24                               16

                                                 32                               24

                                                 40                               32

Altera Corporation                                                                                  33
FLEX 10K Embedded Programmable Logic Family Data Sheet

ClockLock &  To support high-speed designs, selected FLEX 10K devices offer optional
ClockBoost   ClockLock and ClockBoost circuitry containing a phase-locked loop (PLL)
Features     that is used to increase design speed and reduce resource usage. The
             ClockLock circuitry uses a synchronizing PLL that reduces the clock delay
             and skew within a device. This reduction minimizes clock-to-output and
             setup times while maintaining zero hold times. The ClockBoost circuitry,
             which provides a clock multiplier, allows the designer to enhance device
             area efficiency by resource sharing within the device. ClockBoost allows
             the designer to distribute a low-speed clock and multiply that clock on-
             device. Combined, the ClockLock and ClockBoost features provide
             significant improvements in system performance and bandwidth.

             The ClockLock and ClockBoost features in FLEX 10K devices are enabled
             through the MAX+PLUS II software. External devices are not required to
             use these features. The output of the ClockLock and ClockBoost circuits is
             not available at any of the device pins.

             The ClockLock and ClockBoost circuitry locks onto the rising edge of the
             incoming clock. The circuit output can only drive the clock inputs of
             registers; the generated clock cannot be gated or inverted.

             The dedicated clock pin (GCLK1) supplies the clock to the ClockLock and
             ClockBoost circuitry. When the dedicated clock pin is driving the
             ClockLock or ClockBoost circuitry, it cannot drive elsewhere in the
             device.

             In designs that require both a multiplied and non-multiplied clock, the
             clock trace on the board can be connected to GCLK1. With the
             MAX+PLUS II software, GCLK1 can feed both the ClockLock and
             ClockBoost circuitry in the FLEX 10K device. However, when both
             circuits are used, the other clock pin (GCLK0) cannot be used. Figure 16
             shows a block diagram of how to enable both the ClockLock and
             ClockBoost circuits in the MAX+PLUS II software. The example shown is
             a schematic, but a similar approach applies for designs created in AHDL,
             VHDL, and Verilog HDL. When the ClockLock and ClockBoost circuits
             are used simultaneously, the input frequency parameter must be the same
             for both circuits. In Figure 16, the input frequency must meet the
             requirements specified when the ClockBoost multiplication factor is two.

34                                                      Altera Corporation
                    FLEX 10K Embedded Programmable Logic Family Data Sheet

                    Figure 16. Enabling ClockLock & ClockBoost in the Same Design

                           CLOCKBOOST=1
                           INPUT_FREQUENCY=50

                           CLKLOCK                        DQ                       aout
                                                       a

                    GCLK1

                           CLOCKBOOST=2
                           INPUT_FREQUENCY=50

                           CLKLOCK                        DQ                       bout
                                                       b

                    To use both the ClockLock and ClockBoost circuits in the same design,
                    designers must use Revision C EPF10K100GC503-3DX devices and the
                    MAX+PLUS II software, version 7.2 or higher. The revision is identified
                    by the first digit of the date code stamped on top of the device (e.g., date
                    code C9715 identifies a Revision C device).

f                   For more information on using the ClockLock and ClockBoost features,
                    see the Clock Management with ClockLock and ClockBoost Features White
                    Paper, which is available from Altera Literature Services.

Output              This section discusses PCI clamping diodes, slew-rate control, open-drain
Configuration       output option, and MultiVolt I/O interface for the FLEX 10K devices.

                    PCI Clamping Diodes

                    FLEX 10KE (including EPF10K100B) devices have a pull-up clamping
                    diode on every I/O, dedicated input, and dedicated clock pin. PCI
                    clamping diodes clamp the signal to the VCCIO value and are required for
                    3.3-V PCI compliance. Clamping diodes can also be used to limit
                    overshoot in other systems.

                    Clamping diodes are controlled on a pin-by-pin basis via a logic option in

                    the MAX+PLUS II software. When VCCIO is 3.3 V, a pin which has the
                    clamping diode turned on can be driven by a 2.5-V or 3.3-V signal, but not

                    a 5.0-V signal. When VCCIO is 2.5 V, a pin which has the clamping diode
                    turned on can be driven by a 2.5-V signal, but not a 3.3-V or 5.0-V signal.

                    However, a clamping diode can be turned on for a subset of pins, which

                    would allow a device to bridge between a 3.3-V PCI bus and a 5.0-V

                    device.

Altera Corporation                                                                 35
FLEX 10K Embedded Programmable Logic Family Data Sheet

                             Slew-Rate Control

                                   The output buffer in each IOE has an adjustable output slew rate that can
                                   be configured for low-noise or high-speed performance. A slower slew
                                   rate reduces system noise and adds a maximum delay of approximately
                                   2.9 ns. The fast slew rate should be used for speed-critical outputs in
                                   systems that are adequately protected against noise. Designers can specify
                                   the slew rate on a pin-by-pin basis during design entry or assign a default
                                   slew rate to all pins on a device-wide basis. The slow slew rate setting
                                   affects only the falling edge of the output. Each pin can also be specified
                                   as open-drain on a pin-by-pin basis. Additionally, the MAX+PLUS II
                                   software can automatically convert tri-state buffers with grounded data
                                   inputs to open-drain pins.

                             Open-Drain Output Option

                                   FLEX 10K devices provide an optional open-drain (electrically equivalent
                                   to open-collector) output for each I/O pin. This open-drain output
                                   enables the device to provide system-level control signals (e.g., interrupt
                                   and write enable signals) that can be asserted by any of several devices. It
                                   can also provide an additional wired-OR plane.

                                   Open-drain output pins on FLEX10K devices (with a pull-up resistor to
                                   the 5.0-V supply) can drive 5.0-V CMOS input pins that require a VIH of
                                   3.5 V. When the open-drain pin is active, it will drive low. When the pin
                                   is inactive, the trace will be pulled up to 5.0 V by the resistor. The open-
                                   drain pin will only drive low or tri-state, never high. Therefore, a
                                   connection will not exist between the 3.3-V and 5.0-V power supplies. The
                                   rise time is dependent on the value of the pull-up resistor and load
                                   impedance. The IOL current specification should be considered when
                                   selecting a pull-up resistor.

                             MultiVolt I/O Interface

                                   The FLEX 10K device architecture supports the MultiVolt I/O interface
                                   feature, which allows FLEX 10K, and FLEX 10KA, and FLEX 10KE devices
                                   to interface with systems of differing supply voltages. These devices have
                                   one set of VCC pins for internal operation and input buffers (VCCINT), and
                                   another set for I/O output drivers (VCCIO).

                                   Table 11 describes the FLEX 10K device supply voltages and MultiVolt
                                   I/O support levels.

36  Altera Corporation
                                      FLEX 10K Embedded Programmable Logic Family Data Sheet

Table 11. Supply Voltages & MultiVolt I/O Support Levels

     Device Family    Supply Voltage (V)                  MultiVolt I/O Support Levels (V)

FLEX 10K              VCCINT          VCCIO               Input             Output
                        5.0            5.0
EPF10K50V               5.0            3.3                3.3 or 5.0        5.0
EPF10K130V              3.3            3.3                3.3 or 5.0        3.3 or 5.0
FLEX 10KA               3.3            3.3                3.3 or 5.0        3.3 or 5.0
                        3.3            3.3                3.3 or 5.0        3.3 or 5.0
FLEX 10KE (including    3.3            2.5                2.5, 3.3, or 5.0  3.3 or 5.0
the EPF10K100B          2.5            3.3                2.5, 3.3, or 5.0  2.5
device)                 2.5            2.5                2.5, 3.3, or 5.0  3.3 or 5.0
                                                          2.5, 3.3, or 5.0  2.5

IEEE 1149.1           All FLEX 10K devices provide JTAG BST circuitry that comply with the
(JTAG)                IEEE Std. 1149.1-1990 specification. All FLEX 10K devices can also be
Boundary-Scan         configured using the JTAG pins through the BitBlaster serial download
Support               cable, ByteBlaster parallel port download cable, ByteBlasterMV parallel
                      port download cable, or via hardware that uses the Jam programming
                      and test language. JTAG BST can be performed before or after
                      configuration, but not during configuration. FLEX 10K devices support
                      the JTAG instructions shown in Table 12.

Table 12. FLEX 10K JTAG Instructions

   JTAG Instruction                                               Description
SAMPLE/PRELOAD
EXTEST                Allows a snapshot of signals at the device pins to be captured and examined during
BYPASS                normal device operation, and permits an initial data pattern output at the device pins.
                      Allows the external circuitry and board-level interconnections to be tested by forcing a
UESCODE               test pattern at the output pins and capturing test results at the input pins.
IDCODE                Places the 1-bit bypass register between the TDI and TDO pins, which allows the BST
ICR Instructions      data to pass synchronously through a selected device to adjacent devices during normal
                      device operation.
                      Selects the user electronic signature (UESCODE) register and places it between the TDI
                      and TDO pins, allowing the UESCODE to be serially shifted out of TDO.
                      Selects the IDCODE register and places it between TDI and TDO, allowing the IDCODE
                      to be serially shifted out of TDO.
                      These instructions are used when configuring a FLEX 10K device via JTAG ports with a
                      BitBlaster, ByteBlaster, or ByteBlasterMV download cable, or using a Jam File (.jam) via
                      an embedded processor.

Altera Corporation                                                                          37
FLEX 10K Embedded Programmable Logic Family Data Sheet

    f  For more information on JTAG operation, see Application Note 39 (JTAG
       Boundary-Scan Testing in Altera Devices). For more information on the
       BitBlaster, ByteBlaster, or ByteBlasterMV download cables, go to the
       BitBlaster Serial Download Cable Data Sheet, ByteBlaster Parallel Port
       Download Cable Data Sheet, and ByteBlasterMV Parallel Port Download Cable
       Data Sheet in this data book. For information on the Jam language, refer to
       the Jam Programming and Test Language Specification.

       Figure 17 shows the timing requirements for the JTAG signals.

       Figure 17. JTAG Waveforms

                      TMS

              TDI        tJCP

             TCK   tJCH           tJCL                  tJPSU  tJPH
                                                                                tJPXZ
             TDO   tJPZX                         tJPCO
           Signal          tJSSU        tJSH                   tJSXZ
            to Be
       Captured    tJSZX                         tJSCO
           Signal

            to Be
          Driven

38                                                             Altera Corporation
                                         FLEX 10K Embedded Programmable Logic Family Data Sheet
                    Table 13 shows the timing parameters and values for FLEX 10K devices.

                    Table 13. JTAG Timing Parameters & Values

                    Symbol  Parameter                                             Min Max Unit

                    tJCP    TCK clock period                                      100  ns
                    tJCH    TCK clock high time
                    tJCL    TCK clock low time                                    50   ns
                    tJPSU   JTAG port setup time
                    tJPH    JTAG port hold time                                   50   ns
                    tJPCO   JTAG port clock to output
                    tJPZX   JTAG port high impedance to valid output              20   ns
                    tJPXZ   JTAG port valid output to high impedance
                    tJSSU   Capture register setup time                           45   ns
                    tJSH    Capture register hold time
                    tJSCO   Update register clock to output                            25 ns
                    tJSZX   Update register high-impedance to valid output
                    tJSXZ   Update register valid output to high impedance             25 ns

                                                                                       25 ns

                                                                                  20   ns

                                                                                  45   ns

                                                                                       35 ns

                                                                                       35 ns

                                                                                       35 ns

Generic Testing     Each FLEX 10K device is functionally tested. Complete testing of each
                    configurable SRAM bit and all logic functionality ensures 100% yield.
                    AC test measurements for FLEX 10K devices are made under conditions
                    equivalent to those shown in Figure 18. Multiple test patterns can be used
                    to configure devices during all stages of the production flow.

                    Figure 18. FLEX 10K AC Test Conditions

                    Power supply transients can affect AC                  464                         VCC
                    measurements. Simultaneous transitions of             (703 )
                    multiple outputs should be avoided for                [521 ]                   to Test
                    accurate measurement. Threshold tests must                                     System
                    not be performed under AC conditions.          Device
                    Large-amplitude, fast-ground-current           Output              C1 (includes
                    transients normally occur as the device                            JIG capacitance)
                    outputs discharge the load capacitances.               250
                    When these transients flow through the             (8.06 k)
                    parasitic inductance between the device
                    ground pin and the test system ground,               [481 ]
                    significant reductions in observable noise
                    immunity can result. Numbers in parentheses    Device input
                    are for 3.3-V devices or outputs. Numbers      rise and fall
                    in brackets are for 2.5-V devices or outputs.  times < 3 ns

Altera Corporation                                                                     39
FLEX 10K Embedded Programmable Logic Family Data Sheet

Operating                     The following tables provide information on absolute maximum ratings,
Conditions                    recommended operating conditions, DC operating conditions, and
                              capacitance for 5.0-V and 3.3-V FLEX 10K devices.

FLEX 10K 5.0-V Device Absolute Maximum Ratings Note (1)

Symbol      Parameter                                         Conditions          Min   Max      Unit

V CC     Supply voltage                      With respect to ground               2.0   7.0      V
VI       DC input voltage                    Note (2)                             2.0   7.0      V
I OUT    DC output current, per pin                                               25    25      mA
T STG    Storage temperature                 No bias                              65   150      C
T AMB    Ambient temperature                 Under bias                           65   135      C
TJ       Junction temperature                Ceramic packages, under bias               150      C
                                             PQFP, TQFP, RQFP, and BGA packages,        135      C
                                             under bias

FLEX 10K 5.0-V Device Recommended Operating Conditions

Symbol      Parameter                                          Conditions         Min   Max Unit

V CCINT  Supply voltage for internal logic and Notes (3), (4)                     4.75 (4.50) 5.25 (5.50) V
V CCIO   input buffers

VI       Supply voltage for output buffers,  Notes (3), (4)                       4.75 (4.50) 5.25 (5.50) V
VO       5.0-V operation
TA
TJ       Supply voltage for output buffers,  Notes (3), (4)                       3.00 (3.00) 3.60 (3.60) V
tR       3.3-V operation
tF
         Input voltage                                                            0     V CCINT  V

         Output voltage                                                           0     V CCIO   V

         Ambient temperature                 For commercial use                   0     70       C

                                             For industrial use                   40   85       C

         Operating temperature               For commercial use                   0     85       C

                                             For industrial use                   40   100      C

         Input rise time                                                                40       ns

         Input fall time                                                                40       ns

40                                                                                      Altera Corporation
                                            FLEX 10K Embedded Programmable Logic Family Data Sheet

FLEX 10K 5.0-V Device DC Operating Conditions Notes (5), (6)

Symbol  Parameter                           Conditions                      Min Typ            Max Unit

V IH    High-level input voltage                                            2.0                VCCINT + 0.3 V
V IL
V OH    Low-level input voltage                                             0.3               0.8   V

V OL    5.0-V high-level TTL IOH = 4 mA DC, VCCIO = 4.75 V, Note (7)       2.4                      V

II      output voltage
I OZ
I CC0   3.3-V high-level TTL IOH = 4 mA DC, VCCIO = 3.00 V, Note (7)       2.4                      V

        output voltage

        3.3-V high-level CMOS IOH = 0.1 mA DC, VCCIO = 3.00 V, Note (7) VCCIO 0.2                 V
        output voltage

        5.0-V low-level TTL       IOL = 12 mA DC, VCCIO = 4.75 V, Note (8)                     0.45  V
        output voltage

        3.3-V low-level TTL       IOL = 12 mA DC, VCCIO = 3.00 V, Note (8)                     0.45  V
        output voltage

        3.3-V low-level CMOS IOL = 0.1 mA DC, VCCIO = 3.00 V, Note (8)                         0.2   V
        output voltage

        Input pin leakage         VI = VCC or ground                        10                10    A

        current

        Tri-stated I/O pin        VO = VCC or ground                        40                40    A

        leakage current

        VCC supply current        VI = ground, no load                                0.5      10    mA

        (standby)

5.0-V Device Capacitance of EPF10K10, EPF10K20 & EPF10K30 Devices Note (9)

Symbol  Parameter        Conditions   84-Pin 144-Pin 208-Pin 208-Pin 240-Pin 356-Pin Unit

                                      PLCC              TQFP  PQFP RQFP RQFP                   BGA

                                      EPF10K10 EPF10K10 EPF10K10 EPF10K20 EPF10K20 EPF10K30

                                            EPF10K20                        EPF10K30 EPF10K30

                                      Min Max Min Max Min Max Min Max Min Max Min Max

CIN     Input            VIN = 0 V,   8                 8     8                   8        8         8 pF
CINCLK  capacitance      f = 1.0 MHz
                         VIN = 0 V,   12                12    12            12             12        12 pF
COUT    Input            f = 1.0 MHz
        capacitance                   8                 8     8                   8        8         8 pF
        on dedicated     VOUT = 0 V,
        clock pin        f = 1.0 MHz

        Output
        capacitance

Altera Corporation                                                                                   41
FLEX 10K Embedded Programmable Logic Family Data Sheet

5.0-V Device Capacitance of EPF10K40, EPF10K50, EPF10K70 & EPF10K100 Devices Note (9)

Symbol Parameter   Conditions    208-Pin  240-Pin RQFP 356-Pin BGA 403-Pin PGA 503-Pin PGA Unit
                                  RQFP
                                EPF10K40  EPF10K40 EPF10K50 EPF10K50 EPF10K70

                                          EPF10K50              EPF10K100

                                          EPF10K70

                                Min Max Min Max Min Max Min Max Min Max

CIN  Input         VIN = 0 V,   10        10            10  10                         10 pF

     capacitance f = 1.0 MHz

CINCLK Input       VIN = 0 V,   15        15            15  15                         15 pF

     capacitance f = 1.0 MHz

     on dedicated

     clock pin

COUT Output        VOUT = 0 V,  10        10            10  10                         10 pF

     capacitance f = 1.0 MHz

Notes to tables:

(1) See Operating Requirements for Altera Devices Data Sheet in this data book.

(2) Minimum DC input is 0.3 V. During transitions, the inputs may undershoot to 2.0 V or overshoot to 7.0 V for

       periods shorter than 20 ns under no-load conditions.

(3) Numbers in parentheses are for industrial-temperature-range devices.

(4) Maximum VCC rise time is 100 ms. VCC must rise monotonically.
(5) Typical values are for TA = 25 C and VCC = 5.0 V.
(6) These values are specified under FLEX 10K 5.0-V Device Recommended Operating Conditions on page 40.

(7) The IOH parameter refers to high-level TTL or CMOS output current.
(8) The IOL parameter refers to low-level TTL or CMOS output current. This parameter applies to open-drain pins as

       well as output pins.

(9) Capacitance is sample-tested only.

                   Figure 19 shows the typical output drive characteristics of FLEX 10K

                   devices with 5.0-V and 3.3-V VCCIO. The output driver is compatible with
                   the PCI Local Bus Specification, Revision 2.1 (with 5.0-V VCCIO.)

42                                                              Altera Corporation
                                                  FLEX 10K Embedded Programmable Logic Family Data Sheet

Figure 19. Output Drive Characteristics of FLEX 10K Devices

         5.0-V                                                     3.3-V

         150                    IOL                                                                             150        IOL

         IO Output Current (mA) Typ.120                                                                         120
                                                                                   IO Output Current (mA) Typ.
                                VCCINT = 5.0 V                                                                             VCCINT = 5.0 V

                90              VCCIO = 5.0 V                                                                   90         VCCIO = 3.3 V

                                Room Temperature                                                                           Room Temperature

                60                                                                                              60

                                          IOH                                                                   45         IOH

                30                                                                                              30

                        1  2         3         4  5                                                                  1  2       3 3.3 4        5

                           VO Output Voltage (V)                                                                        VO Output Voltage (V)

EPF10K50V & EPF10K130V Device Absolute Maximum Ratings Note (1)

Symbol              Parameter                                   Conditions                                                 Min   Max Unit

V CC     Supply voltage                        With respect to ground                                                      0.5          4.6      V
VI       DC input voltage                      Note (2)
I OUT    DC output current, per pin                                                                                        2.0          5.7      V
T STG    Storage temperature                   No bias
T AMB    Ambient temperature                   Under bias                                                                  25           25       mA
TJ       Junction temperature                  Ceramic packages, under bias
                                               RQFP and BGA packages, under bias                                           65           150      C

                                                                                                                           65           135      C

                                                                                                                                         150      C

                                                                                                                                         135      C

EPF10K50V & EPF10K130V Device Recommended Operating Conditions

Symbol              Parameter                                  Conditions                                                  Min   Max Unit

V CCINT  Supply voltage for internal logic and Notes (3), (4)                                                           3.00 (3.00) 3.60 (3.60) V
         input buffers
V CCIO
VI       Supply voltage for output buffers Notes (3), (4)                                                               3.00 (3.00) 3.60 (3.60) V
VO
TA       Input voltage                         Note (5)                                                                    0             5.3      V

TJ       Output voltage                                                                                                    0     V CCIO           V

tR       Ambient temperature                   For commercial use                                                          0             70       C
tF
                                               For industrial use                                                          40           85       C

         Operating temperature                 For commercial use                                                          0             85       C

                                               For industrial use                                                          40   100              C

         Input rise time                                                                                                                 40       ns

         Input fall time                                                                                                                 40       ns

Altera Corporation                                                                                                                                43
FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K50V & EPF10K130V Device DC Operating Conditions Notes (6), (7)

Symbol  Parameter                                   Conditions                      Min     Typ            Max Unit

V IH    High-level input voltage                                                     2.0                   5.3   V
V IL                                                                                0.3
V OH    Low-level input voltage                                                      2.4                   0.8   V
                                                                                VCCIO 0.2
        3.3-V high-level TTL output voltage IOH = 4 mA DC, Note (8)                                             V

        3.3-V high-level CMOS output                IOH = 0.1 mA DC, Note (8)                                   V
        voltage

V OL    3.3-V low-level TTL output voltage IOL = 4 mA DC, Note (9)                                         0.45  V

        3.3-V low-level CMOS output                 IOL = 0.1 mA DC, Note (9)                              0.2   V
        voltage

II      Input pin leakage current                   VI = VCC or ground              10                    10    A
I OZ    Tri-stated I/O pin leakage current          VO = VCC or ground              10
I CC0   VCC supply current (standby)                VI = ground, no load                                   10    A
                                                    Note (10)                                         0.3
                                                                                                      10         mA

                                                                                                                 mA

EPF10K50V & EPF10K130V Device Capacitance Note (11)

Symbol Parameter                  Conditions 240-Pin 356-Pin BGA 599-Pin PGA 600-Pin PGA Unit
                                                   EPF10K50V EPF10K50V EPF10K130V EPF10K130V

                                                    Min Max Min Max Min Max Min Max

CIN     Input capacitance        VIN = 0 V,         10                          10          10             10 pF
CINCLK                           f = 1.0 MHz
COUT
        Input capacitance on VIN = 0 V,             15                          15          15             15 pF
        dedicated clock pin f = 1.0 MHz

        Output capacitance VOUT = 0 V,              10                          10          10                  10 pF
                                       f = 1.0 MHz

Notes to tables:

(1) See Operating Requirements for Altera Devices Data Sheet in this data book.

(2) Minimum DC input is 0.3 V. During transitions, the inputs may undershoot to -2.0 V or overshoot to 5.7 V for

       periods shorter than 20 ns under no-load conditions.

(3) Numbers in parentheses are for industrial-temperature-range devices.

(4) Maximum VCC rise time is 100 ms. VCC must rise monotonically.
(5) Inputs of EPF10K50V and EPF10K130V devices may be driven before VCCINT is powered.
(6) Typical values are for TA = 25 C and VCC = 3.3 V.
(7) These values are specified under FLEX 10K 3.3-V Device Recommended Operating Conditions on page 45.

(8) The IOH parameter refers to high-level TTL or CMOS output current.
(9) The IOL parameter refers to low-level TTL or CMOS output current. This parameter applies to open-drain pins as

       well as output pins.

(10) This parameter applies to -1 speed grade EPF10K50V devices.

(11) Capacitance is sample-tested only.

                           Figure 20 shows the typical output drive characteristics of EPF10K50V
                           and EPF10K130V devices.

44                                                                                                         Altera Corporation
                                                             FLEX 10K Embedded Programmable Logic Family Data Sheet

Figure 20. Output Drive Characteristics of EPF10K50V & EPF10K130V Devices

                                IO Output Current (mA) Typ.  60                         Vcc = 3.3 V
                                                                                        Room Temperature
                                                                         IOL
                                                                                                        IOH
                                                             40
                                                             20

                                                                              1                   2          3

                                                                              VO Output Voltage (V)

FLEX 10KA 3.3-V Device Absolute Maximum Ratings Note (1)

Symbol   Parameter                                                             Conditions                       Min   Max Unit

V CC     Supply voltage                                      With respect to ground,                            0.5  4.6     V
VI       DC input voltage                                    Note (2)
I OUT    DC output current, per pin                                                                             2.0  5.7     V
T STG    Storage temperature                                 No bias
T AMB    Ambient temperature                                 Under bias                                         25   25      mA
TJ       Junction temperature                                Ceramic packages, under bias
                                                             PQFP, TQFP, RQFP, and BGA packages,                65   150     C
                                                             under bias
                                                                                                                65   135     C

                                                                                                                      150     C

                                                                                                                      135     C

FLEX 10KA 3.3-V Device Recommended Operating Conditions

Symbol                    Parameter                                                     Conditions              Min   Max Unit

V CCINT  Supply voltage for internal logic and input Notes (3), (4)                                             3.00 (3.00) 3.60 (3.60) V
V CCIO   buffers

VI       Supply voltage for output buffers, 3.3-V Notes (3), (4)                                                3.00 (3.00) 3.60 (3.60) V
VO       operation
TA
TJ       Supply voltage for output buffers, 2.5-V Notes (3), (4)                                                2.30 (2.30) 2.70 (2.70) V
tR       operation
tF
         Input voltage                                                        Note (5)                          0     5.3     V

         Output voltage                                                                                         0     V CCIO  V

         Ambient temperature                                                  For commercial use                0     70      C

                                                                              For industrial use                40   85      C

         Operating temperature                                                For commercial use                0     85      C

                                                                              For industrial use                40   100     C

         Input rise time                                                                                              40      ns

         Input fall time                                                                                              40      ns

Altera Corporation                                                                                                                         45
FLEX 10K Embedded Programmable Logic Family Data Sheet

FLEX 10KA 3.3-V Device DC Operating Conditions Notes (6), (7)

Symbol  Parameter                           Conditions                           Min                   Typ Max Unit

V IH    High-level input voltage                                                 1.7 or 0.5 VCCINT,       5.3   V
V IL                                                                             whichever is lower
V OH
        Low-level input voltage                                                      0.5                   0.3 VCCINT V
V OL                                                                                  2.4                                         V
        3.3-V high-level TTL output         IOH = 4 mA DC,
II      voltage                             VCCIO = 3.00 V, Note (8)             VCCIO 0.2                                      V
I OZ                                                                             0.9 VCCIO
I CC0   3.3-V high-level CMOS output        IOH = 0.1 mA DC,                                                                     V
        voltage                             VCCIO = 3.00 V, Note (8)

        3.3-V high-level PCI output voltage IOH = 0.5 mA DC,
                                                        VCCIO = 3.00 to 3.60 V,
                                                       Note (8)

        2.5-V high-level output voltage IOH = 0.1 mA DC,                        2.1                              V

                                            VCCIO = 2.30 V, Note (8)

                                            IOH = 1 mA DC,                      2.0                              V

                                            VCCIO = 2.30 V, Note (8)

                                            IOH = 2 mA DC,                      1.7                              V

                                            VCCIO = 2.30 V, Note (8)

        3.3-V low-level TTL output voltage IOL = 4 mA DC, VCCIO = 3.00                                      0.45  V
                                                       V, Note (9)

        3.3-V low-level CMOS output         IOL = 0.1 mA DC,                                                0.2   V
        voltage                             VCCIO = 3.00 V, Note (9)
        3.3-V low-level PCI output voltage                                                                  0.1 VCCIO V
                                            IOL = 1.5 mA DC,
                                            VCCIO = 3.00 to 3.60 V,
                                            Note (9)

        2.5-V low-level output voltage      IOL = 0.1 mA DC,                                                0.2   V
                                            VCCIO = 2.30 V, Note (9)
        Input pin leakage current           IOL = 1 mA DC,                                                  0.4   V
        Tri-stated I/O pin leakage current  VCCIO = 2.30 V, Note (9)
        VCC supply current (standby)        IOL = 2 mA DC,                                                  0.7   V
                                            VCCIO = 2.30 V, Note (9)
                                            VI = VCC or ground                   10                        10    A
                                            VO = VCC or ground
                                            VI = ground, no load                 10                        10    A
                                            Note (10)
                                                                                                       0.3        mA

                                                                                                       10         mA

46                                                                                                          Altera Corporation
                               FLEX 10K Embedded Programmable Logic Family Data Sheet

3.3-V Device Capacitance of EPF10K10A & EPF10K30A Devices Note (11), (12)

Symbol             Parameter   Conditions          144-Pin 208-Pin 240-Pin 356-Pin Unit

                                                   TQFP                  RQFP     RQFP          BGA

                                                   EPF10K10A EPF10K10A EPF10K30A EPF10K30A

                                                   EPF10K30A EPF10K30A

                                                   Min Max Min Max Min Max Min Max

CIN     Input capacitance      VIN = 0 V,                8                     8            8        8 pF
CINCLK                         f = 1.0 MHz
COUT
        Input capacitance on dedicated VIN = 0 V,  12                    12                 12       12 pF

        clock pin              f = 1.0 MHz

        Output capacitance     VOUT = 0 V,               8                     8            8        8 pF
                               f = 1.0 MHz

3.3-V Device Capacitance of EPF10K100A Devices Note (11), (12)

Symbol              Parameter                      Conditions            240-Pin RQFP       356-Pin BGA Unit
                                                                         EPF10K100A         EPF10K100A

                                                                         Min Max            Min Max

CIN     Input capacitance      VIN = 0 V, f = 1.0 MHz                             10            10   pF

CINCLK Input capacitance on dedicated clock pin VIN = 0 V, f = 1.0 MHz            15            15   pF

COUT Output capacitance        VOUT = 0 V, f = 1.0 MHz                            10            10   pF

3.3-V Device Capacitance of EPF10K250A Devices Note (11), (12)

Symbol              Parameter                      Conditions            599-Pin PGA        600-Pin BGA Unit
                                                                         EPF10K250A         EPF10K250A

                                                                         Min Max            Min Max

CIN     Input capacitance      VIN = 0 V, f = 1.0 MHz                                   10      10   pF
CINCLK                                                                                  15
COUT    Input capacitance on dedicated clock pin VIN = 0 V, f = 1.0 MHz                 10      15   pF

        Output capacitance     VOUT = 0 V, f = 1.0 MHz                                          10   pF

Altera Corporation                                                                                   47
FLEX 10K Embedded Programmable Logic Family Data Sheet

Notes to tables:
(1) See Operating Requirements for Altera Devices Data Sheet in this data book.
(2) Minimum DC input is 0.3 V. During transitions, the inputs may undershoot to 2.0 V or overshoot to 5.7 V for

       periods shorter than 20 ns under no-load conditions.
(3) Numbers in parentheses are for industrial-temperature-range devices.
(4) Maximum VCC rise time is 100 ms, and VCC must rise monotonically.
(5) Inputs of FLEX 10KA devices may be driven before VCCINT and VCCIO are powered.
(6) Typical values are for TA = 25 C and VCC = 3.3 V.
(7) These values are specified under FLEX 10K 3.3-V Device Recommended Operating Conditions on page 45.
(8) The IOH parameter refers to high-level TTL, PCI, or CMOS output current.
(9) The IOL parameter refers to low-level TTL, PCI, or CMOS output current. This parameter applies to open-drain pins

       as well as output pins.
(10) This parameter applies to EPF10K100A devices.
(11) Capacitance is sample-tested only.
(12) The information in this table is preliminary. For the most up-to-date information, contact Altera Applications.

                                   Figure 21 shows the typical output drive characteristics of FLEX 10K
                                   devices with 3.3-V and 2.5-V VCCIO. The output driver is compatible with
                                   the 3.3-V PCI Local Bus Specification, Revision 2.1 (with 3.3-V VCCIO.)

Figure 21. Output Drive Characteristics for FLEX 10KA Devices

    3.3-V                                          2.5-V

           60                                                                                              60

                                           IOL                                                                                             IOL

           50                                                                                              50

    IO Output Current (mA) Typ.40VCCINT = 3.3 V                                                            40        VCCINT = 3.3 V
                                                                              IO Output Current (mA) Typ.
                     VCCIO = 3.3 V                                                                                   VCCIO = 2.5 V

           30        Room Temperature                                                                      30        Room Temperature

           20                                                                                              20

           10           IOH                                                                                10        IOH

               1  2  3                          4                                                              1  2  3                          4

                  VO Output Voltage (V)                                                                           VO Output Voltage (V)

48                                                                                                                   Altera Corporation
Timing Model                             FLEX 10K Embedded Programmable Logic Family Data Sheet

                    The continuous, high-performance FastTrack Interconnect routing
                    resources ensure predictable performance and accurate simulation and
                    timing analysis. This predictable performance contrasts with that of
                    FPGAs, which use a segmented connection scheme and therefore have
                    unpredictable performance.

                    Device performance can be estimated by following the signal path from a
                    source, through the interconnect, to the destination. For example, the
                    registered performance between two LEs on the same row can be
                    calculated by adding the following parameters:

                    s LE register clock-to-output delay (tCO)
                    s Interconnect delay (tSAMEROW)
                    s LE look-up table delay (tLUT)
                    s LE register setup time (tSU)

                    The routing delay depends on the placement of the source and destination
                    LEs. A more complex registered path may involve multiple combinatorial
                    LEs between the source and destination LEs.

                    Timing simulation and delay prediction are available with the
                    MAX+PLUS II Simulator and Timing Analyzer, or with industry-
                    standard EDA tools. The Simulator offers both pre-synthesis functional
                    simulation to evaluate logic design accuracy and post-synthesis timing
                    simulation with 0.1-ns resolution. The Timing Analyzer provides point-
                    to-point timing delay information, setup and hold time analysis, and
                    device-wide performance analysis.

                    Figure 22 shows the overall timing model, which maps the possible paths
                    to and from the various elements of the FLEX 10K device.

Figure 22. FLEX 10K Device Timing Model           Interconnect                  I/O Element

                 Dedicated
                 Clock/Input

                                          Logic                 Embedded Array
                                         Element                       Block

Altera Corporation                                                              49
FLEX 10K Embedded Programmable Logic Family Data Sheet

                                   Figures 23 through 25 show the delays that correspond to various paths
                                   and functions within the LE, IOE, and EAB timing models.

Figure 23. FLEX 10K Device LE Timing Model                             Cascade-In

                                                             Carry-In

      Data-In                                                              LUT Delay                                      Register  Data-Out
    Control-In                                                             tLUT                                            Delays
                                                                           tRLUT                                           tCO
                                                                           tCLUT                                           tCOMB
                                                                                                                           tSU
                                                                       Packed Register                                     tH
                                                                              Delay                                        tPRE
                                                                                                                           tCLR
                                                                           tPACKED
                                                                                                        tCASC
                                                                       Register Control
                                                                              Delay                   tLABCASC

                                                                           tC                       Cascade-Out
                                                                           tEN

                                                                          Carry Chain
                                                                              Delay

                                                                           tCGENR
                                                                           tCGEN
                                                                           tCICO

                                                                                        tLABCARRY

                                                                                         Carry-Out

50                                                                                                                                  Altera Corporation
                                                 FLEX 10K Embedded Programmable Logic Family Data Sheet

Figure 24. FLEX 10K Device IOE Timing Model

                    Data-In         Output Data           I/O Register             Output
                                        Delay                Delays                Delays
                                                            tIOCO
                                         tIOD               tIOCOMB                 tOD1
                                                            tIOSU                   tOD2
  Clock Enable                        I/O Element           tIOH                    tOD3
             Clear                   Contol Delay           tIOCLR                  tXZ
            Clock                                                                   tZX1
                                           tIOC              tINREG                 tZX2
Output Enable                                      Input Register Delay            tZX3
                                      I/O Register
Data Feedback                       Feedback Delay
into FastTrack
Interconnect                               tIOFD

                                       Input Delay
                                         tINCOMB

Figure 25. FLEX 10K Device EAB Timing Model

           Data-In  EAB Data Input  Input Register   RAM/ROM      Output Register  EAB Output  Data-Out
          Address        Delays         Delays      Block Delays        Delays         Delay

                WE     tEABDATA1      tEABCO            tAA          tEABCO         tEABOUT
                       tEABDATA2      tEABBYPASS        tDD          tEABBYPASS
  Input Register                      tEABSU            tWP          tEABSU
             Clock   Write Enable     tEABH             tWDSU        tEABH
                     Input Delays     tEABCH            tWDH         tEABCH
Output Register                       tEABCL            tWASU        tEABCL
             Clock     tEABWE1                          tWAH
                       tEABWE2                          tWO

                       EAB Clock
                          Delay

                       tEABCLK

                             Tables 14 through 18 describe the FLEX 10K device internal timing
                             parameters. These internal timing parameters are expressed as worst-case
                             values. Using hand calculations, these parameters can be used to estimate
                             design performance. However, before committing designs to silicon,
                             actual worst-case performance should be modeled using timing
                             simulation and analysis. Tables 19 and 20 describe FLEX 10K external
                             timing parameters.

Altera Corporation                                                                             51
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Table 14. LE Timing Microparameters Note (1)

    Symbol                                        Parameter                              Conditions

tLUT        LUT delay for data-in
tCLUT       LUT delay for carry-in
tRLUT       LUT delay for LE register feedback
tPACKED     Data-in to packed register delay
tEN         LE register enable delay
tCICO       Carry-in to carry-out delay
tCGEN       Data-in to carry-out delay
tCGENR      LE register feedback to carry-out delay
tCASC       Cascade-in to cascade-out delay
tC          LE register control signal delay
tCO         LE register clock-to-output delay
tCOMB       Combinatorial delay
tSU         LE register setup time before clock; LE register recovery time after
            asynchronous clear, preset, or load
tH          LE register hold time after clock
tPRE        LE register preset delay
tCLR        LE register clear delay
tCH         Minimum clock high time from clock pin
tCL         Minimum clock low time from clock pin

Table 15. IOE Timing Microparameters (Part 1 of 2) Note (1)

    Symbol                                        Parameter                                 Conditions
tIOD        IOE data delay
tIOC        IOE register control signal delay                                            C1 = 35 pF,
tIOCO       IOE register clock-to-output delay                                           Note (2)
tIOCOMB     IOE combinatorial delay                                                      C1 = 35 pF,
tIOSU       IOE register data setup time before clock; IOE register recovery time after  Note (3)
            asynchronous clear                                                           C1 = 35 pF,
tIOH        IOE register data hold time after clock                                      Note (4)
tIOCLR      IOE register clear time
tOD1        Output buffer and pad delay, slow slew rate = off, VCCIO = VCCINT

tOD2        Output buffer and pad delay, slow slew rate = off, VCCIO = low voltage

tOD3        Output buffer and pad delay, slow slew rate = on

52                                                                                       Altera Corporation
                    FLEX 10K Embedded Programmable Logic Family Data Sheet

Table 15. IOE Timing Microparameters (Part 2 of 2) Note (1)

    Symbol                                        Parameter                               Conditions
            IOE output buffer disable delay
tXZ         IOE output buffer enable delay, slow slew rate = off, VCCIO = VCCINT       C1 = 35 pF,
tZX1                                                                                   Note (2)
                                                                                       C1 = 35 pF,
tZX2        IOE output buffer enable delay, slow slew rate = off, VCCIO = low voltage  Note (3)
                                                                                       C1 = 35 pF,
tZX3        IOE output buffer enable delay, slow slew rate = on                        Note (4)

tINREG      IOE input pad and buffer to IOE register delay
tIOFD       IOE register feedback delay
tINCOMB     IOE input pad and buffer to FastTrack Interconnect delay

Table 16. EAB Timing Microparameters Note (1)

    Symbol                                        Parameter                               Conditions

tEABDATA1   Data or address delay to EAB for combinatorial input                       Note (5)
tEABDATA2   Data or address delay to EAB for registered input                          Note (5)
tEABWE1     Write enable delay to EAB for combinatorial input                          Note (5)
tEABWE2     Write enable delay to EAB for registered input                             Note (5)
tEABCLK     EAB register clock delay
tEABCO      EAB register clock-to-output delay
tEABBYPASS  Bypass register delay
tEABSU      EAB register setup time before clock
tEABH       EAB register hold time after clock
tEABCH      Clock high time
tEABCL      Clock low time
tAA         Address access delay
tWP         Write pulse width
tWDSU       Data setup time before falling edge of write pulse
tWDH        Data hold time after falling edge of write pulse
tWASU       Address setup time before rising edge of write pulse
tWAH        Address hold time after falling edge of write pulse
tWO         Write enable to data output valid delay
tDD         Data-in to data-out valid delay
tEABOUT     Data-out delay

Altera Corporation                                                                                    53
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Table 17. EAB Timing Macroparameters Notes (1), (6)

    Symbol                                        Parameter                               Conditions
tEABAA
tEABRCCOMB  EAB address access delay
tEABRCREG   EAB asynchronous read cycle time
tEABWP      EAB synchronous read cycle time
tEABWCCOMB  EAB write pulse width
tEABWCREG   EAB asynchronous write cycle time
tEABDD      EAB synchronous write cycle time
tEABDATACO  EAB data-in to data-out valid delay
tEABDATASU  EAB clock-to-output delay when using output registers
tEABDATAH   EAB data/address setup time before clock when using input register
tEABWESU    EAB data/address hold time after clock when using input register
tEABWESH    EAB WE setup time before clock when using input register
tEABWDSU    EAB WE hold time after clock when using input register
            EAB data setup time before falling edge of write pulse when not using input
tEABWDH     registers
            EAB data hold time after falling edge of write pulse when not using input
tEABWASU    registers
            EAB address setup time before rising edge of write pulse when not using
tEABWAH     input registers
            EAB address hold time after falling edge of write pulse when not using input
tEABWO      registers
            EAB write enable to data output valid delay

54                                                      Altera Corporation
                          FLEX 10K Embedded Programmable Logic Family Data Sheet

Table 18. Interconnect Timing Microparameters Note (1)

Symbol                    Parameter                                                            Conditions

tSAMELAB     Routing delay for an LE driving another LE in the same LAB
tSAMEROW
             Routing delay for a row IOE, LE, or EAB driving a row IOE, LE, or EAB in the Note (7)
tSAMECOLUMN  same row
tDIFFROW
             Routing delay for an LE driving an IOE in the same column                         Note (7)
tTWOROWS
tLEPERIPH    Routing delay for a column IOE, LE, or EAB driving an LE or EAB in a different Note (7)

tLABCARRY    row

tLABCASC     Routing delay for a row IOE or EAB driving an LE or EAB in a different row Note (7)

tDIN2IOE     Routing delay for an LE driving a control signal of an IOE via the peripheral Note (7)
tDIN2LE
tDCLK2IOE    control bus
tDCLK2LE
tDIN2DATA    Routing delay for the carry-out signal of an LE driving the carry-in signal of a
             different LE in a different LAB

             Routing delay for the cascade-out signal of an LE driving the cascade-in

             signal of a different LE in a different LAB

             Delay from dedicated input pin to IOE control input                               Note (7)

             Delay from dedicated input pin to LE or EAB control input                         Note (7)

             Delay from dedicated clock pin to IOE clock                                       Note (7)

             Delay from dedicated clock pin to LE or EAB clock                                 Note (7)

             Delay from dedicated input or clock to LE or EAB data                             Note (7)

Table 19. External Reference Timing Parameters Note (8)

    Symbol                Parameter                                                            Conditions
tDRR
             Register-to-register delay via four LEs, three row interconnects, and four local Note (9)
             interconnects

Table 20. External Timing Parameters Note (10)

    Symbol                                         Parameter                                      Conditions
             Setup time with global clock at IOE register
tINSU        Hold time with global clock at IOE register                                       C1 = 35 pF,
tINH         Clock-to-output delay with global clock at IOE register                           Note (11)
tOUTCO       Output data hold time after clock
tODH

Altera Corporation                                                                                            55
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Notes to tables:
(1) Microparameters are timing delays contributed by individual architectural elements. These parameters cannot be

       measured explicitly.
(2) Operating conditions: VCCIO = 5.0 V 5% for commercial use in FLEX 10K devices.

                                      VCCIO = 5.0 V 10% for industrial use in FLEX 10K devices.
                                      VCCIO = 3.3 V 10% for commercial or industrial use in FLEX 10KA devices.
(3) Operating conditions: VCCIO = 3.3 V 10% for commercial or industrial use in FLEX 10K devices.
                                      VCCIO = 2.5 V 0.2 V for commercial or industrial use in FLEX 10KA devices.
(4) Operating conditions: VCCIO = 2.5 V, 3.3 V, or 5.0 V.
(5) Because the RAM in the EAB is self-timed, this parameter can be ignored when the WE signal is registered.
(6) EAB macroparameters are internal parameters that can simplify predicting the behavior of an EAB at its boundary;
       these parameters are calculated by summing selected microparameters.
(7) These parameters are worst-case values for typical applications. Post-compilation timing simulation and timing
       analysis are required to determine actual worst-case performance.
(8) External reference timing parameters are factory-tested, worst-case values specified by Altera. A representative
       subset of signal paths is tested to approximate typical device applications.
(9) Contact Altera Applications for test circuit specifications and test conditions.
(10) These timing parameters are sample-tested only.
(11) This parameter is a guideline that is sample-tested only and based on extensive device characterization. This
       parameter applies for both global and non-global clocking and for LE, EAB, and IOE registers.

                                   Figures 26 and 27 show the asynchronous and synchronous timing
                                   waveforms, respectively, for the EAB macroparameters in Table 16.

Figure 26. EAB Asynchronous Timing Waveforms

  EAB Asynchronous Read
              WE

     Address    a0                             a1                             a2                       a3
    Data-Out                                                               tEABRCCOMB                       d3
                                       tEABAA
                                                                                            d2  a2
                        d0                                     d1                                 dout2

EAB Asynchronous Write
           WE

                                                     tEABWP                         tEABWDH
                                                     tEABWDSU
     Data-In                     din0                              din1
    Address a0          tEABWASU               tEABWCCOMB
                                                   a1                      tEABWAH

                                                       din0        tEABDD

    Data-Out                                                               din1

56                                                                                              Altera Corporation
                                       FLEX 10K Embedded Programmable Logic Family Data Sheet

Figure 27. EAB Synchronous Timing Waveforms

      EAB Synchronous Read
              WE

Address    a0                          a1                                         a2                          a3
    CLK   tEABDATASU                     tEABDATAH                                      tEABRCREG                  d2

                                                          tEABDATACO                                d1

Data-Out

EAB Synchronous Write

WE

Data-In                din1                         din2                    din3

Address a0                a1                       a2                      a3                          a2
      CLK             tEABWESU                                              tEABWEH
                                       tEABDATASU         tEABDATAH
Data-Out
                                dout0  dout1              tEABWCREG         tEABDATACO                  din3  din2
                                                                      din1         din2

Altera Corporation                                                                                                     57
FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K10 & EPF10K20 Device Internal & External Timing Parameters

EPF10K10 & EPF10K20 Device LE Timing Microparameters Note (1)

    Symbol   -3 Speed Grade                                       -4 Speed Grade          Unit

             Min  Max                                   Min                          Max

    tLUT          1.4                                                                1.7  ns
    tCLUT
    tRLUT         0.6                                                                0.7  ns
    tPACKED
    tEN           1.5                                                                1.9  ns
    tCICO
    tCGEN         0.6                                                                0.9  ns
    tCGENR
    tCASC         1.0                                                                1.2  ns
    tC
    tCO           0.2                                                                0.3  ns
    tCOMB
    tSU           0.9                                                                1.2  ns
    tH
    tPRE          0.9                                                                1.2  ns
    tCLR
    tCH           0.8                                                                0.9  ns
    tCL
                  1.3                                                                1.5  ns

                  0.9                                                                1.1  ns

                  0.5                                                                0.6  ns

             1.3                                        2.5                               ns

             1.4                                        1.6                               ns

                  1.0                                                                1.2  ns

                  1.0                                                                1.2  ns

             4.0                                        4.0                               ns

             4.0                                        4.0                               ns

Note:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.

58                                                                                        Altera Corporation
                         FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K10 & EPF10K20 Device IOE Timing Microparameters Note (1)

Symbol              -3 Speed Grade  -4 Speed Grade                                         Unit

                    Min  Max        Min                                              Max

tIOD                     1.3                                                         1.6   ns

tIOC                     0.5                                                         0.7   ns

tIOCO                    0.2                                                         0.2   ns

tIOCOMB                  0.0                                                         0.0   ns

tIOSU               2.8             3.2                                                    ns

tIOH                1.0             1.2                                                    ns

tIOCLR                   1.0                                                         1.2   ns

tOD1                     2.6                                                         3.5   ns
tOD2
tOD3                     4.9                                                         6.4   ns
tXZ
tZX1                     6.3                                                         8.2   ns
tZX2
tZX3                     4.5                                                         5.4   ns
tINREG
tIOFD                    4.5                                                         5.4   ns
tINCOMB
                         6.8                                                         8.3   ns

                         8.2                                                         10.1  ns

                         6.0                                                         7.5   ns

                         3.1                                                         3.5   ns

                         3.1                                                         3.5   ns

Note:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.

Altera Corporation                                                                               59
FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K10 & EPF10K20 Device EAB Internal Microparameters Note (1)

    Symbol      -3 Speed Grade                          -4 Speed Grade                     Unit

                Min  Max                                Min                          Max

    tEABDATA1        1.5                                                             1.9   ns
    tEABDATA2
    tEABWE1          4.8                                                             6.0   ns
    tEABWE2
    tEABCLK          1.0                                                             1.2   ns
    tEABCO
    tEABBYPASS       5.0                                                             6.2   ns
    tEABSU
    tEABH            1.0                                                             2.2   ns
    tAA
    tWP              0.5                                                             0.6   ns
    tWDSU
    tWDH             1.5                                                             1.9   ns
    tWASU
    tWAH        1.5                                     1.8                                ns
    tWO
    tDD         2.0                                     2.5                                ns
    tEABOUT
    tEABCH           8.7                                                             10.7  ns
    tEABCL
                5.8                                     7.2                                ns

                1.6                                     2.0                                ns

                0.3                                     0.4                                ns

                0.5                                     0.6                                ns

                1.0                                     1.2                                ns

                     5.0                                                             6.2   ns

                     5.0                                                             6.2   ns

                     0.5                                                             0.6   ns

                4.0                                     4.0                                ns

                5.8                                     7.2                                ns

Note:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.

60                                                                                         Altera Corporation
                          FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K10 & EPF10K20 Device EAB Internal Timing Macroparameters Note (1)

Symbol              -3 Speed Grade  -4 Speed Grade                                         Unit

                    Min   Max       Min                                              Max

tEABAA                    13.7                                                       17.0  ns
tEABRCCOMB
                    13.7            17.0                                                   ns

tEABRCREG           9.7             11.9                                                   ns

tEABWP              5.8             7.2                                                    ns

tEABWCCOMB          7.3             9.0                                                    ns

tEABWCREG           13.0            16.0                                                   ns

tEABDD                    10.0                                                       12.5  ns

tEABDATACO                2.0                                                        3.4   ns
tEABDATASU
tEABDATAH           5.3             5.6                                                    ns
tEABWESU
tEABWEH             0.0             0.0                                                    ns
tEABWDSU
tEABWDH             5.5             5.8                                                    ns
tEABWASU
tEABWAH             0.0             0.0                                                    ns
tEABWO
                    5.5             5.8                                                    ns

                    0.0             0.0                                                    ns

                    2.1             2.7                                                    ns

                    0.0             0.0                                                    ns

                          9.5                                                        11.8  ns

Note:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.

Altera Corporation                                                                               61
FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K10 Device Interconnect Timing Microparameters Note (1)

       Symbol    -3 Speed Grade                               -4 Speed Grade              Unit

    tDIN2IOE     Min  Max                               Min                          Max
    tDIN2LE
    tDIN2DATA         4.8                                                            6.2  ns
    tDCLK2IOE
    tDCLK2LE          2.6                                                            3.8  ns
    tSAMELAB
    tSAMEROW          4.3                                                            5.2  ns
    tSAMECOLUMN
    tDIFFROW          3.4                                                            4.0  ns
    tTWOROWS
    tLEPERIPH         2.6                                                            3.8  ns
    tLABCARRY
    tLABCASC          0.6                                                            0.6  ns

                      3.6                                                            3.8  ns

                      0.9                                                            1.1  ns

                      4.5                                                            4.9  ns

                      8.1                                                            8.7  ns

                      3.3                                                            3.9  ns

                      0.5                                                            0.8  ns

                      2.7                                                            3.0  ns

EPF10K20 Device Interconnect Timing Microparameters Note (1)

    Symbol       -3 Speed Grade                               -4 Speed Grade              Unit

                 Min  Max                               Min                          Max

    tDIN2IOE          5.2                                                            6.6  ns
    tDIN2LE
    tDIN2DATA         2.6                                                            3.8  ns
    tDCLK2IOE
    tDCLK2LE          4.3                                                            5.2  ns
    tSAMELAB
    tSAMEROW          4.3                                                            4.0  ns
    tSAMECOLUMN
    tDIFFROW          2.6                                                            3.8  ns
    tTWOROWS
    tLEPERIPH         0.6                                                            0.6  ns
    tLABCARRY
    tLABCASC          3.7                                                            3.9  ns

                      1.4                                                            1.6  ns

                      5.1                                                            5.5  ns

                      8.8                                                            9.4  ns

                      4.7                                                            5.6  ns

                      0.5                                                            0.8  ns

                      2.7                                                            3.0  ns

Note to tables:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.

62                                                                                        Altera Corporation
                                       FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K10 & EPF10K20 Device External Timing Parameters Note (1)

Symbol                      -3 Speed Grade                   -4 Speed Grade                           Unit

                            Min              Max             Min                          Max

tDRR                                         16.1                                         20.0        ns
tINSU, Notes (2), (3)
tINH, Note (3)              5.5                              6.0                                      ns
tOUTCO, Note (3)
tODH, Note (3)              0.0                              0.0                                      ns

                                             6.7                                          8.4         ns

                            2.0                              2.0                                      ns

Notes:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) Using an LE to register the signal may provide a lower setup time.
(3) This parameter is specified by characterization.

EPF10K10A Device External Timing Parameters

EPF10K10 Device External Timing Parameters (1), (2)

Symbol                 -1 Speed Grade        -2 Speed Grade                          -2 Speed Grade   Unit

                       Min  Max              Min     Max                             Min        Max

tDRR                        9.0                      10.4                                       12.2      ns

Notes:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) These timing parameters are preliminary. For the most up-to-date information, contact Altera Applications at

       (800) 800-EPLD.

Altera Corporation                                                                                                63
FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K30, EPF10K40 & EPF10K50 Device Internal & External Timing Parameters

EPF10K30, EPF10K40 & EPF10K50 Device LE Timing Microparameters Note (1)

    Symbol   -3 Speed Grade                             -4 Speed Grade                    Unit

             Min  Max                                   Min                          Max

    tLUT          1.3                                                                1.8  ns
    tCLUT
    tRLUT         0.6                                                                0.6  ns
    tPACKED
    tEN           1.5                                                                2.0  ns
    tCICO
    tCGEN         0.5                                                                0.8  ns
    tCGENR
    tCASC         0.9                                                                1.5  ns
    tC
    tCO           0.2                                                                0.4  ns
    tCOMB
    tSU           0.9                                                                1.4  ns
    tH
    tPRE          0.9                                                                1.4  ns
    tCLR
    tCH           1.0                                                                1.2  ns
    tCL
                  1.3                                                                1.6  ns

                  0.9                                                                1.2  ns

                  0.6                                                                0.6  ns

             1.4                                        1.4                               ns

             0.9                                        1.3                               ns

                  0.9                                                                1.2  ns

                  0.9                                                                1.2  ns

             4.0                                        4.0                               ns

             4.0                                        4.0                               ns

Note:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.

64                                                                                        Altera Corporation
                         FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K30, EPF10K40 & EPF10K50 Device IOE Timing Microparameters Note (1)

Symbol              -3 Speed Grade  -4 Speed Grade                                         Unit

                    Min  Max        Min                                              Max

tIOD                     0.4                                                         0.6   ns
tIOC
tIOCO                    0.5                                                         0.9   ns
tIOCOMB
                         0.4                                                         0.5   ns

                         0.0                                                         0.0   ns

tIOSU               3.1             3.5                                                    ns

tIOH                1.0             1.9                                                    ns

tIOCLR                   1.0                                                         1.2   ns

tOD1                     3.3                                                         3.6   ns

tOD2                     5.6                                                         6.5   ns

tOD3                     7.0                                                         8.3   ns
tXZ
tZX1                     5.2                                                         5.5   ns
tZX2
tZX3                     5.2                                                         5.5   ns
tINREG
tIOFD                    7.5                                                         8.4   ns
tINCOMB
                         8.9                                                         10.2  ns

                         7.7                                                         10.0  ns

                         3.3                                                         4.0   ns

                         3.3                                                         4.0   ns

Note:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.

Altera Corporation                                                                               65
FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K30, EPF10K40 & EPF10K50 Device EAB Internal Microparameters Note (1)

    Symbol      -3 Speed Grade                          -4 Speed Grade                     Unit

                Min  Max                                Min                          Max

    tEABDATA1        1.5                                                             1.9   ns
    tEABDATA2
    tEABWE1          4.8                                                             6.0   ns
    tEABWE2
    tEABCLK          1.0                                                             1.2   ns
    tEABCO
    tEABBYPASS       5.0                                                             6.2   ns
    tEABSU
    tEABH            1.0                                                             2.2   ns
    tAA
    tWP              0.5                                                             0.6   ns
    tWDSU
    tWDH             1.5                                                             1.9   ns
    tWASU
    tWAH        1.5                                     1.8                                ns
    tWO
    tDD         2.0                                     2.5                                ns
    tEABOUT
    tEABCH           8.7                                                             10.7  ns
    tEABCL
                5.8                                     7.2                                ns

                1.6                                     2.0                                ns

                0.3                                     0.4                                ns

                0.5                                     0.6                                ns

                1.0                                     1.2                                ns

                     5.0                                                             6.2   ns

                     5.0                                                             6.2   ns

                     0.5                                                             0.6   ns

                4.0                                     4.0                                ns

                5.8                                     7.2                                ns

Note:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.

66                                                                                         Altera Corporation
                          FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K30, EPF10K40 & EPF10K50 Device EAB Internal Timing Macroparameters Note (1)

Symbol              -3 Speed Grade  -4 Speed Grade                                         Unit

                    Min   Max       Min                                              Max

tEABAA                    13.7                                                       17.0  ns
tEABRCCOMB
                    13.7            17.0                                                   ns

tEABRCREG           9.7             11.9                                                   ns

tEABWP              5.8             7.2                                                    ns

tEABWCCOMB          7.3             9.0                                                    ns

tEABWCREG           13.0            16.0                                                   ns

tEABDD                    10.0                                                       12.5  ns

tEABDATACO                2.0                                                        3.4   ns
tEABDATASU
tEABDATAH           5.3             5.6                                                    ns
tEABWESU
tEABWEH             0.0             0.0                                                    ns
tEABWDSU
tEABWDH             5.5             5.8                                                    ns
tEABWASU
tEABWAH             0.0             0.0                                                    ns
tEABWO
                    5.5             5.8                                                    ns

                    0.0             0.0                                                    ns

                    2.1             2.7                                                    ns

                    0.0             0.0                                                    ns

                          9.5                                                        11.8  ns

Note:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.

Altera Corporation                                                                               67
FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K30 Device Interconnect Timing Microparameters Note (1)

       Symbol    -3 Speed Grade                               -4 Speed Grade               Unit

    tDIN2IOE     Min  Max                               Min                          Max
    tDIN2LE
    tDIN2DATA         6.9                                                            8.7   ns
    tDCLK2IOE
    tDCLK2LE          3.6                                                            4.8   ns
    tSAMELAB
    tSAMEROW          5.5                                                            7.2   ns
    tSAMECOLUMN
    tDIFFROW          4.6                                                            6.2   ns
    tTWOROWS
    tLEPERIPH         3.6                                                            4.8   ns
    tLABCARRY
    tLABCASC          0.3                                                            0.3   ns

                      3.3                                                            3.7   ns

                      2.5                                                            2.7   ns

                      5.8                                                            6.4   ns

                      9.1                                                            10.1  ns

                      6.2                                                            7.1   ns

                      0.4                                                            0.6   ns

                      2.4                                                            3.0   ns

EPF10K40 Device Interconnect Timing Microparameters Note (1)

    Symbol       -3 Speed Grade                               -4 Speed Grade               Unit

                 Min  Max                               Min                          Max

    tDIN2IOE          7.6                                                            9.4   ns
    tDIN2LE
    tDIN2DATA         3.6                                                            4.8   ns
    tDCLK2IOE
    tDCLK2LE          5.5                                                            7.2   ns
    tSAMELAB
    tSAMEROW          4.6                                                            6.2   ns
    tSAMECOLUMN
    tDIFFROW          3.6                                                            4.8   ns
    tTWOROWS
    tLEPERIPH         0.3                                                            0.3   ns
    tLABCARRY
    tLABCASC          3.3                                                            3.7   ns

                      3.1                                                            3.2   ns

                      6.4                                                            6.4   ns

                      9.7                                                            10.6  ns

                      6.4                                                            7.1   ns

                      0.4                                                            0.6   ns

                      2.4                                                            3.0   ns

Note to tables:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.

68                                                                                         Altera Corporation
                            FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K50 Device Interconnect Timing Microparameters Note (1)

   Symbol              -3 Speed Grade                         -4 Speed Grade               Unit

tDIN2IOE               Min  Max             Min                                      Max
tDIN2LE
tDIN2DATA                   8.4                                                      10.2  ns
tDCLK2IOE
tDCLK2LE                    3.6                                                      4.8   ns
tSAMELAB
tSAMEROW                    5.5                                                      7.2   ns
tSAMECOLUMN
tDIFFROW                    4.6                                                      6.2   ns
tTWOROWS
tLEPERIPH                   3.6                                                      4.8   ns
tLABCARRY
tLABCASC                    0.3                                                      0.3   ns

                            3.3                                                      3.7   ns

                            3.9                                                      4.1   ns

                            7.2                                                      7.8   ns

                            10.5                                                     11.5  ns

                            7.5                                                      8.2   ns

                            0.4                                                      0.6   ns

                            2.4                                                      3.0   ns

EPF10K30, EPF10K40 & EPF10K50 Device External Timing Parameters Note (1)

Symbol                 -3 Speed Grade                         -4 Speed Grade               Unit

                       Min  Max             Min                                      Max

tDRR                        17.2                                                     21.1  ns
tINSU, Notes (2), (3)
tINH, Note (3)         5.7                                    6.4                          ns
tOUTCO, Note (3)
tODH, Note (3)         0.0                                    0.0                          ns

                                       8.8                                           11.2  ns

                       2.0                                    2.0                          ns

Notes to tables:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) Using an LE to register the signal may provide a lower setup time.
(3) This parameter is specified by characterization.

Altera Corporation                                                                               69
FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K70 Device Internal & External Timing Parameters

EPF10K70 Device LE Timing Microparameters Note (1)

    Symbol   -2 Speed Grade, Note (2) -3 Speed Grade         -4 Speed Grade                              Unit

             Min  Max  Min                              Max  Min  Max

    tLUT          1.3                                   1.5       2.0                                    ns
    tCLUT
    tRLUT         0.4                                   0.4       0.5                                    ns
    tPACKED
    tEN           1.5                                   1.6       2.0                                    ns
    tCICO
    tCGEN         0.8                                   0.9       1.3                                    ns
    tCGENR
    tCASC         0.8                                   0.9       1.2                                    ns
    tC
    tCO           0.2                                   0.2       0.3                                    ns
    tCOMB
    tSU           1.0                                   1.1       1.4                                    ns
    tH
    tPRE          1.1                                   1.2       1.5                                    ns
    tCLR
    tCH           1.0                                   1.1       1.3                                    ns
    tCL
                  0.7                                   0.8       1.0                                    ns

                  0.9                                   1.0       1.4                                    ns

                  0.4                                   0.5       0.7                                    ns

             1.9       2.1                                   2.6                                         ns

             2.1       2.3                                   3.1                                         ns

                  0.9                                   1.0       1.4                                    ns

                  0.9                                   1.0       1.4                                    ns

             4.0       4.0                                   4.0                                         ns

             4.0       4.0                                   4.0                                         ns

Notes:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) These parameters are preliminary. For the most up-to-date information, contact Altera Applications.

70                                                                Altera Corporation
                         FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K70 Device IOE Timing Microparameters Note (1)

Symbol              -2 Speed Grade, Note (2)  -3 Speed Grade  -4 Speed Grade                             Unit

                    Min  Max                  Min    Max      Min  Max

tIOD                     0.0                         0.0           0.0                                   ns
tIOC
tIOCO                    0.4                         0.5           0.7                                   ns
tIOCOMB
                         0.4                         0.4           0.9                                   ns

                         0.0                         0.0           0.0                                   ns

tIOSU               4.5                       5.0             6.2                                        ns

tIOH                0.4                       0.5             0.7                                        ns

tIOCLR                   0.6                         0.7           1.6                                   ns

tOD1                     3.6                         4.0           5.0                                   ns

tOD2                     5.6                         6.3           7.3                                   ns

tOD3                     6.9                         7.7           8.7                                   ns
tXZ
tZX1                     5.5                         6.2           6.8                                   ns
tZX2
tZX3                     5.5                         6.2           6.8                                   ns
tINREG
tIOFD                    7.5                         8.5           9.1                                   ns
tINCOMB
                         8.8                         9.9           10.5                                  ns

                         8.0                         9.0           10.2                                  ns

                         7.2                         8.1           10.3                                  ns

                         7.2                         8.1           10.3                                  ns

Notes:
(1) All timing parameters are described in Table 14 through 20 in this data sheet.
(2) These parameters are preliminary. For the most up-to-date information, contact Altera Applications.

Altera Corporation                                                                                             71
FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K70 Device EAB Internal Microparameters Note (1)

    Symbol      -2 Speed Grade, Note (2) -3 Speed Grade      -4 Speed Grade                              Unit

                Min  Max  Min                           Max  Min  Max

    tEABDATA1        1.3                                1.5       1.9                                    ns
    tEABDATA2
    tEABWE1          4.3                                4.8       6.0                                    ns
    tEABWE2
    tEABCLK          0.9                                1.0       1.2                                    ns
    tEABCO
    tEABBYPASS       4.5                                5.0       6.2                                    ns
    tEABSU
    tEABH            0.9                                1.0       2.2                                    ns
    tAA
    tWP              0.4                                0.5       0.6                                    ns
    tWDSU
    tWDH             1.3                                1.5       1.9                                    ns
    tWASU
    tWAH        1.3       1.5                                1.8                                         ns
    tWO
    tDD         1.8       2.0                                2.5                                         ns
    tEABOUT
    tEABCH           7.8                                8.7       10.7                                   ns
    tEABCL
                5.2       5.8                                7.2                                         ns

                1.4       1.6                                2.0                                         ns

                0.3       0.3                                0.4                                         ns

                0.4       0.5                                0.6                                         ns

                0.9       1.0                                1.2                                         ns

                     4.5                                5.0       6.2                                    ns

                     4.5                                5.0       6.2                                    ns

                     0.4                                0.5       0.6                                    ns

                4.0       4.0                                4.0                                         ns

                4.0       4.0                                4.0                                         ns

Notes:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) These parameters are preliminary. For the most up-to-date information, contact Altera Applications.

72                                                                Altera Corporation
                          FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K70 Device EAB Internal Timing Macroparameters Note (1)

Symbol              -2 Speed Grade, Note (2) -3 Speed Grade   -4 Speed Grade                             Unit

                    Min   Max   Min   Max                     Min   Max

tEABAA                    12.1        13.7                          17.0                                 ns
tEABRCCOMB
                    12.1        13.7                          17.0                                       ns

tEABRCREG           8.6         9.7                           11.9                                       ns

tEABWP              5.2         5.8                           7.2                                        ns

tEABWCCOMB          6.5         7.3                           9.0                                        ns

tEABWCREG           11.6        13.0                          16.0                                       ns

tEABDD                    8.8         10.0                          12.5                                 ns

tEABDATACO                1.7         2.0                           3.4                                  ns
tEABDATASU
tEABDATAH           4.7         5.3                           5.6                                        ns
tEABWESU
tEABWEH             0.0         0.0                           0.0                                        ns
tEABWDSU
tEABWDH             4.9         5.5                           5.8                                        ns
tEABWASU
tEABWAH             0.0         0.0                           0.0                                        ns
tEABWO
                    1.8         2.1                           2.7                                        ns

                    0.0         0.0                           0.0                                        ns

                    4.1         4.7                           5.8                                        ns

                    0.0         0.0                           0.0                                        ns

                          8.4         9.5                           11.8                                 ns

Notes:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) These parameters are preliminary. For the most up-to-date information, contact Altera Applications.

Altera Corporation                                                                                             73
FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K70 Device Interconnect Timing Microparameters Note (1)

    Symbol             -2 Speed Grade, Note (2) -3 Speed Grade  -4 Speed Grade                           Unit

                       Min  Max   Min                   Max     Min  Max

    tDIN2IOE                6.6                         7.3          8.8                                 ns
    tDIN2LE
    tDIN2DATA               4.2                         4.8          6.0                                 ns
    tDCLK2IOE
    tDCLK2LE                6.5                         7.1          10.8                                ns
    tSAMELAB
    tSAMEROW                5.5                         6.2          7.7                                 ns
    tSAMECOLUMN
    tDIFFROW                4.2                         4.8          6.0                                 ns
    tTWOROWS
    tLEPERIPH               0.4                         0.4          0.5                                 ns
    tLABCARRY
    tLABCASC                4.8                         4.9          5.5                                 ns

                            3.3                         3.4          3.7                                 ns

                            8.1                         8.3          9.2                                 ns

                            12.9                        13.2         14.7                                ns

                            5.5                         5.7          6.5                                 ns

                            0.8                         0.9          1.1                                 ns

                            2.7                         3.0          3.2                                 ns

Notes:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) These parameters are preliminary. For the most up-to-date information, contact Altera Applications.

EPF10K70 Device External Timing Parameters Note (1)

    Symbol             -2 Speed Grade, Note (2) -3 Speed Grade  -4 Speed Grade                           Unit

                       Min  Max   Min                   Max     Min  Max

tDRR                        17.2                        19.1         24.2                                ns
tINSU, Notes (3), (4)
tINH, Note (4)         6.6        7.3                           8.0                                      ns
tOUTCO, Note (4)
tODH, Note (4)         0.0        0.0                           0.0                                      ns

                            9.9                         11.1         14.3                                ns

                       2.0        2.0                           2.0                                      ns

Notes:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) These parameters are preliminary. For the most up-to-date information, contact Altera Applications.
(3) Using an LE to register the signal may provide a lower setup time.
(4) This parameter is specified by characterization.

74                                                                   Altera Corporation
                              FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K100 Device Internal & External Timing Parameters

EPF10K100 Device LE Timing Microparameters Note (1)

Symbol              -3DX Speed Grade  -3 Speed Grade                                 -4 Speed Grade  Unit

                    Min  Max          Min               Max                          Min  Max

tLUT                     1.5                            1.5                               2.0        ns
tCLUT
tRLUT                    0.4                            0.4                               0.5        ns
tPACKED
tEN                      1.6                            1.6                               2.0        ns
tCICO
tCGEN                    0.9                            0.9                               1.3        ns
tCGENR
tCASC                    0.9                            0.9                               1.2        ns
tC
tCO                      0.2                            0.2                               0.3        ns
tCOMB
tSU                      1.1                            1.1                               1.4        ns
tH
tPRE                     1.2                            1.2                               1.5        ns
tCLR
tCH                      1.1                            1.1                               1.3        ns
tCL
                         0.8                            0.8                               1.0        ns

                         1.0                            1.0                               1.4        ns

                         0.5                            0.5                               0.7        ns

                    2.1               2.1                                            2.6             ns

                    2.3               2.3                                            3.1             ns

                         1.0                            1.0                               1.4        ns

                         1.0                            1.0                               1.4        ns

                    4.0               4.0                                            4.0             ns

                    4.0               4.0                                            4.0             ns

Note:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.

Altera Corporation                                                                                         75
FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K100 Device IOE Timing Microparameters Note (1)

         Symbol              -3DX Speed Grade  -3 Speed Grade                        -4 Speed Grade  Unit

                             Min  Max          Min      Max                          Min  Max

tIOD                              0.0                   0.0                               0.0        ns

tIOC                              0.5                   0.5                               0.7        ns

tIOCO                             0.4                   0.4                               0.9        ns

tIOCOMB                           0.0                   0.0                               0.0        ns

tIOSU                        5.5               5.5                                   6.7             ns

tIOH                         0.5               0.5                                   0.7             ns

tIOCLR                            0.7                   0.7                               1.6        ns

tOD1                              4.0                   4.0                               5.0        ns

tOD2                              6.3                   6.3                               7.3        ns

tOD3                              7.7                   7.7                               8.7        ns

tXZ                               6.2                   6.2                               6.8        ns

tZX1                              6.2                   6.2                               6.8        ns

tZX2                              8.5                   8.5                               9.1        ns

tZX3                              9.9                   9.9                               10.5       ns

tINREG without ClockLock or       9.0                   9.0                               10.5       ns

ClockBoost circuitry

tINREG with ClockLock or          3.0                                                              ns

ClockBoost circuitry

tIOFD                             8.1                   8.1                               10.3       ns
tINCOMB
                                  8.1                   8.1                               10.3       ns

Note:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.

76                                                                                        Altera Corporation
                         FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K100 Device EAB Internal Microparameters Note (1)

Symbol              -3DX Speed Grade  -3 Speed Grade                                 -4 Speed Grade  Unit

                    Min  Max          Min               Max                          Min  Max

tEABDATA1                1.5                            1.5                               1.9        ns
tEABDATA2
                         4.8                            4.8                               6.0        ns

tEABWE1                  1.0                            1.0                               1.2        ns

tEABWE2                  5.0                            5.0                               6.2        ns

tEABCLK                  1.0                            1.0                               2.2        ns

tEABCO                   0.5                            0.5                               0.6        ns

tEABBYPASS               1.5                            1.5                               1.9        ns

tEABSU              1.5               1.5                                            1.8             ns
tEABH
tAA                 2.0               2.0                                            2.5             ns
tWP
tWDSU                    8.7                            8.7                               10.7       ns
tWDH
tWASU               5.8               5.8                                            7.2             ns
tWAH
tWO                 1.6               1.6                                            2.0             ns
tDD
tEABOUT             0.3               0.3                                            0.4             ns
tEABCH
tEABCL              0.5               0.5                                            0.6             ns

                    1.0               1.0                                            1.2             ns

                         5.0                            5.0                               6.2        ns

                         5.0                            5.0                               6.2        ns

                         0.5                            0.5                               0.6        ns

                    4.0               4.0                                            4.0             ns

                    5.8               5.8                                            7.2             ns

Note:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.

Altera Corporation                                                                                         77
FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K100 Device EAB Internal Timing Macroparameters Note (1)

    Symbol      -3DX Speed Grade  -3 Speed Grade                                     -4 Speed Grade  Unit

                Min   Max         Min                   Max                          Min   Max

    tEABAA            13.7                              13.7                               17.0      ns
    tEABRCCOMB
    tEABRCREG   13.7              13.7                                               17.0            ns
    tEABWP
    tEABWCCOMB  9.7               9.7                                                11.9            ns
    tEABWCREG
    tEABDD      5.8               5.8                                                7.2             ns
    tEABDATACO
    tEABDATASU  7.3               7.3                                                9.0             ns
    tEABDATAH
    tEABWESU    13.0              13.0                                               16.0            ns
    tEABWEH
    tEABWDSU          10.0                              10.0                               12.5      ns
    tEABWDH
    tEABWASU          2.0                               2.0                                3.4       ns
    tEABWAH
    tEABWO      5.3               5.3                                                5.6             ns

                0.0               0.0                                                0.0             ns

                5.5               5.5                                                5.8             ns

                0.0               0.0                                                0.0             ns

                5.5               5.5                                                5.8             ns

                0.0               0.0                                                0.0             ns

                2.1               2.1                                                2.7             ns

                0.0               0.0                                                0.0             ns

                      9.5                               9.5                                11.8      ns

Note:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.

78                                                                                         Altera Corporation
                                        FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K100 Device Interconnect Timing Microparameters Note (1)

             Symbol                     -3 Speed Grade -4 Speed Grade -3 Speed Grade Unit

                                        Min  Max Min Max Min Max

tDIN2IOE                                     10.3              10.3                       12.2  ns
tDIN2LE
tDIN2DATA                                    4.8                                     4.8  6.0   ns
tDCLK2IOE without ClockLock or
ClockBoost circuitry                         7.3                                     7.3  11.0  ns

                                             6.2                                     6.2  7.7   ns

tDCLK2IOE with ClockLock or ClockBoost       2.3                                              ns

circuitry

tDCLK2LE without ClockLock or                4.8                                     4.8  6.0   ns
ClockBoost circuitry

tDCLK2LE with ClockLock or ClockBoost        2.3                                              ns
circuitry

tSAMELAB                                     0.4                                     0.4  0.5   ns
tSAMEROW
tSAMECOLUMN                                  4.9                                     4.9  5.5   ns
tDIFFROW
tTWOROWS                                     5.1                                     5.1  5.4   ns
tLEPERIPH
tLABCARRY                                    10.0              10.0                       10.9  ns
tLABCASC
                                             14.9              14.9                       16.4  ns

                                             6.9                                     6.9  8.1   ns

                                             0.9                                     0.9  1.1   ns

                                             3.0                                     3.0  3.2   ns

Note:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.

Altera Corporation                                                                                  79
FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K100 Device External Timing Parameters Note (1)

                Symbol                -3DX Speed Grade -3 Speed Grade -4 Speed Grade Unit

                                      Min  Max        Min Max Min Max

tDRR                                       19.1            19.1                           24.2  ns

tINSU, without ClockLock or           7.8             7.8                            8.5        ns
ClockBoost circuitry Notes (2), (3)

tINSU, with ClockLock or ClockBoost   6.2                                                       ns

circuitry Notes (2), (3)

tINH, Note (3)                        0.0             0.0                            0.0        ns

tOUTCO, without ClockLock or               11.1            11.1                           14.3  ns
ClockBoost circuitry Notes (3)

tOUTCO, with ClockLock or ClockBoost       6.7                                                  ns

circuitry Note (3)

tODH, Note (3)                        2.0             2.0                            2.0        ns

Notes:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) Using an LE to register the signal may provide a lower setup time.
(3) This parameter is specified by characterization.

80                                                                                        Altera Corporation
                                              FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K50V Device Internal & External Timing Parameters

EPF10K50V Device LE Timing Microparameters Note (1)

Symbol              -2 Speed Grade, Note (2)  -3 Speed Grade  -4 Speed Grade                             Unit

                    Min  Max                  Min       Max   Min  Max

tLUT                     1.0                            1.3        1.6                                   ns

tCLUT                    0.5                            0.6        0.6                                   ns

tRLUT                    0.8                            0.9        1.0                                   ns

tPACKED                  0.4                            0.5        0.7                                   ns

tEN                      0.9                            1.1        1.4                                   ns

tCICO                    0.2                            0.2        0.3                                   ns

tCGEN                    0.7                            0.8        1.2                                   ns

tCGENR                   0.3                            0.3        0.4                                   ns

tCASC                    0.7                            0.8        0.9                                   ns

tC                       1.0                            1.3        1.5                                   ns

tCO                      0.7                            0.9        1.0                                   ns

tCOMB                    0.4                            0.5        0.6                                   ns

tSU                 1.6                       2.2             2.5                                        ns

tH                  0.8                       1.0             1.4                                        ns

tPRE                     0.4                            0.5        0.5                                   ns

tCLR                     0.4                            0.5        0.5                                   ns

tCH                 4.0                       4.0             4.0                                        ns

tCL                 4.0                       4.0             4.0                                        ns

Notes:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) These parameters are preliminary. For the most up-to-date information, contact Altera Applications.

Altera Corporation                                                                                             81
FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K50V Device IOE Timing Microparameters Note (1)

    Symbol -2 Speed Grade, Note (2) -3 Speed Grade         -4 Speed Grade                                Unit

             Min  Max  Min                            Max  Min  Max

    tIOD          1.6                                 1.9       2.1                                      ns

    tIOC          0.4                                 0.5       0.5                                      ns

    tIOCO         0.3                                 0.4       0.4                                      ns

    tIOCOMB       0.0                                 0.0       0.0                                      ns

    tIOSU    2.8       3.4                                 3.9                                           ns

    tIOH     0.8       1.0                                 1.4                                           ns

    tIOCLR        0.6                                 0.7       0.7                                      ns

    tOD1          3.2                                 3.9       4.7                                      ns

    tOD2                                                                                              ns

    tOD3          6.9                                 7.6       8.4                                      ns

    tXZ           3.1                                 3.8       4.6                                      ns

    tZX1          3.1                                 3.8       4.6                                      ns

    tZX2                                                                                              ns

    tZX3          6.8                                 7.5       8.3                                      ns

    tINREG        5.7                                 7.0       9.0                                      ns

    tIOFD         1.9                                 2.3       2.7                                      ns

    tINCOMB       1.9                                 2.3       2.7                                      ns

Notes:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) These parameters are preliminary. For the most up-to-date information, contact Altera Applications.

82                                                              Altera Corporation
                                     FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K50V Device EAB Internal Microparameters Note (1)

Symbol              -2 Speed Grade,  -3 Speed Grade     -4 Speed Grade                                   Unit
                        Note (2)

                    Min  Max         Min  Max           Min  Max

tEABDATA1                2.8              3.4                4.6                                         ns
tEABDATA2
tEABWE1                  3.9              4.8                5.9                                         ns
tEABWE2
tEABCLK                  2.5              3.0                3.7                                         ns
tEABCO
tEABBYPASS               4.1              5.0                6.2                                         ns
tEABSU
tEABH                    0.8              1.0                1.2                                         ns
tAA
tWP                      0.2              0.3                0.4                                         ns
tWDSU
tWDH                     1.1              1.3                1.6                                         ns
tWASU
tWAH                1.5              1.8                2.2                                              ns
tWO
tDD                 1.6              2.0                2.5                                              ns
tEABOUT
tEABCH                   8.2              10.0               12.4                                        ns
tEABCL
                    4.9              6.0                7.4                                              ns

                    0.8              1.0                1.2                                              ns

                    0.2              0.3                0.4                                              ns

                    0.4              0.5                0.6                                              ns

                    0.8              1.0                1.2                                              ns

                         4.3              5.3                6.5                                         ns

                         4.3              5.3                6.5                                         ns

                         0.4              0.5                0.6                                         ns

                    4.0              4.0                4.0                                              ns

                    4.0              4.0                4.0                                              ns

Notes:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) These parameters are preliminary. For the most up-to-date information, contact Altera Applications.

Altera Corporation                                                                                             83
FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K50V Device EAB Internal Timing Macroparameters Note (1)

    Symbol  -2 Speed Grade,  -3 Speed Grade                    -4 Speed Grade                            Unit
                Note (2)

            Min   Max        Min   Max                         Min   Max

tEABAA            13.6             16.5                              20.8                                ns
tEABRCCOMB
            13.6             16.5                              20.8                                      ns

tEABRCREG   8.8              10.8                              13.4                                      ns

tEABWP      4.9              6.0                               7.4                                       ns

tEABWCCOMB  6.1              7.5                               9.2                                       ns

tEABWCREG   11.6             14.2                              17.4                                      ns

tEABDD            9.7              11.8                              14.9                                ns

tEABDATACO        1.4              1.8                               2.2                                 ns
tEABDATASU
tEABDATAH   4.6              5.6                               6.9                                       ns
tEABWESU
tEABWEH     0.0              0.0                               0.0                                       ns
tEABWDSU
tEABWDH     4.8              5.8                               7.2                                       ns
tEABWASU
tEABWAH     0.0              0.0                               0.0                                       ns
tEABWO
            1.1              1.4                               2.1                                       ns

            0.0              0.0                               0.0                                       ns

            4.6              5.6                               7.4                                       ns

            0.0              0.0                               0.0                                       ns

                  9.4              11.4                              14.0                                ns

Notes:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) These parameters are preliminary. For the most up-to-date information, contact Altera Applications.

84                                                                   Altera Corporation
                                        FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K50V Device Interconnect Timing Microparameters Note (1)

      Symbol           -2 Speed Grade,       -3 Speed Grade    -4 Speed Grade                                  Unit
                           Note (2)
tDIN2IOE
tDIN2LE                Min  Max         Min           Max      Min             Max
tDIN2DATA
tDCLK2IOE                   6.0                       7.2                      8.2                             ns
tDCLK2LE
tSAMELAB                    2.6                       3.1                      3.9                             ns
tSAMEROW
tSAMECOLUMN                 5.7                       6.6                      7.5                             ns
tDIFFROW
tTWOROWS                    3.9                       4.8                      5.5                             ns
tLEPERIPH
tLABCARRY                   2.6                       3.1                      3.9                             ns
tLABCASC
                            0.2                       0.3                      0.3                             ns

                            2.9                       4.3                      3.9                             ns

                            3.6                       3.4                      2.7                             ns

                            6.5                       7.7                      6.6                             ns

                            9.4                       12.0                     10.5                            ns

                            5.0                       5.7                      6.5                             ns

                            0.4                       0.5                      0.7                             ns

                            1.3                       1.6                      2.0                             ns

EPF10K50V Device External Timing Parameters Note (1)

Symbol                 -1 Speed Grade, -2 Speed Grade, -3 Speed Grade -4 Speed Grade Unit

                            Note (2)    Note (3)

                       Min Max Min Max Min Max Min Max

tDRR                        11.2             14.0                       17.2         21.1 ns
tINSU, Notes (3), (4)                                        5.2
tINH, Note (4)                          4.2                  0.0               6.9                                   ns
tOUTCO, Note (4)
tODH, Note (4)                          0.0                               9.5  0.0                                   ns
                                                             2.0
                                             7.8                                     11.1 ns

                                        2.0                                    2.0                                   ns

Notes:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) The -1 speed grade is under development. Contact your local Altera sales representative for availability.
(3) These parameters are preliminary. For the most up-to-date information, contact Altera Applications at

       (800) 800-EPLD.
(4) This parameter is specified by characterization.

Altera Corporation                                                                                                   85
FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K130V Device Internal & External Timing Parameters

EPF10K130V Device LE Timing Microparameters Notes (1), (2)

    Symbol   -2 Speed Grade  -3 Speed Grade                   -4 Speed Grade                             Unit

             Min  Max        Min                         Max  Min  Max

    tLUT          1.3                                    1.8       2.3                                   ns
    tCLUT
    tRLUT         0.5                                    0.7       0.9                                   ns
    tPACKED
    tEN           1.2                                    1.7       2.2                                   ns
    tCICO
    tCGEN         0.5                                    0.6       0.7                                   ns
    tCGENR
    tCASC         0.6                                    0.8       1.0                                   ns
    tC
    tCO           0.2                                    0.3       0.4                                   ns
    tCOMB
    tSU           0.3                                    0.4       0.5                                   ns
    tH
    tPRE          0.7                                    1.0       1.3                                   ns
    tCLR
    tCH           0.9                                    1.2       1.5                                   ns
    tCL
                  1.9                                    2.4       3.0                                   ns

                  0.6                                    0.9       1.1                                   ns

                  0.5                                    0.7       0.9                                   ns

             0.2             0.2                              0.3                                        ns

             0.0             0.0                              0.0                                        ns

                  2.4                                    3.1       3.9                                   ns

                  2.4                                    3.1       3.9                                   ns

             4.0             4.0                              4.0                                        ns

             4.0             4.0                              4.0                                        ns

Notes:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) These parameters are preliminary. For the most up-to-date information, contact Altera Applications.

86                                                                 Altera Corporation
                         FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K130V Device IOE Timing Microparameters Notes (1), (2)

Symbol              -2 Speed Grade  -3 Speed Grade                -4 Speed Grade                         Unit

                    Min  Max        Min  Max                      Min  Max

tIOD                     1.3                                 1.6       2.0                               ns

tIOC                     0.4                                 0.5       0.7                               ns

tIOCO                    0.3                                 0.4       0.5                               ns

tIOCOMB                  0.0                                 0.0       0.0                               ns

tIOSU               2.6             3.3                           3.8                                    ns

tIOH                0.0             0.0                           0.0                                    ns

tIOCLR                   1.7                                 2.2       2.7                               ns

tOD1                     3.5                                 4.4       5.0                               ns
tOD2
tOD3                                                                                                  ns
tXZ
tZX1                     8.2                                 8.1       9.7                               ns
tZX2
tZX3                     4.9                                 6.3       7.4                               ns
tINREG
tIOFD                    4.9                                 6.3       7.4                               ns
tINCOMB
                                                                                                      ns

                         9.6             10.0                          12.1                              ns

                         7.9             10.0                          12.6                              ns

                         6.2                                 7.9       9.9                               ns

                         6.2                                 7.9       9.9                               ns

Notes:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) These parameters are preliminary. For the most up-to-date information, contact Altera Applications.

Altera Corporation                                                                                             87
FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K130V Device EAB Internal Microparameters Note (1), (2)

    Symbol      -2 Speed Grade  -3 Speed Grade                -4 Speed Grade                             Unit

                Min  Max        Min                     Max   Min  Max

    tEABDATA1        1.9                                2.4        2.4                                   ns
    tEABDATA2
    tEABWE1          3.7                                4.7        4.7                                   ns
    tEABWE2
    tEABCLK          1.9                                2.4        2.4                                   ns
    tEABCO
    tEABBYPASS       3.7                                4.7        4.7                                   ns
    tEABSU
    tEABH            0.7                                0.9        0.9                                   ns
    tAA
    tWP              0.5                                0.6        0.6                                   ns
    tWDSU
    tWDH             0.6                                0.8        0.8                                   ns
    tWASU
    tWAH        1.4             1.8                           1.8                                        ns
    tWO
    tDD         0.0             0.0                           0.0                                        ns
    tEABOUT
    tEABCH           5.6                                7.1        7.1                                   ns
    tEABCL
                3.7             4.7                           4.7                                        ns

                4.6             5.9                           5.9                                        ns

                0.0             0.0                           0.0                                        ns

                3.9             5.0                           5.0                                        ns

                0.0             0.0                           0.0                                        ns

                     5.6                                7.1        7.1                                   ns

                     5.6                                7.1        7.1                                   ns

                     2.4                                3.1        3.1                                   ns

                4.0             4.0                           4.0                                        ns

                4.0             4.7                           4.7                                        ns

Notes:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) These parameters are preliminary. For the most up-to-date information, contact Altera Applications.

88                                                                 Altera Corporation
                          FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K130V Device EAB Internal Timing Macroparameters Notes (1), (2)

Symbol              -2 Speed Grade       -3 Speed Grade               -4 Speed Grade                     Unit

                    Min   Max            Min   Max                    Min  Max

tEABAA                    11.2                 14.2                        14.2                          ns
tEABRCCOMB
                    11.1                 14.2                 14.2                                       ns

tEABRCREG           8.5                  10.8                 10.8                                       ns

tEABWP              3.7                  4.7                          4.7                                ns

tEABWCCOMB          7.6                  9.7                          9.7                                ns

tEABWCREG           14.0                 17.8                 17.8                                       ns

tEABDD                    11.1                 14.2                        14.2                          ns

tEABDATACO                          3.6                  4.6               4.6                           ns
tEABDATASU          4.4                  5.6
tEABDATAH           0.0                  0.0                          5.6                                ns
tEABWESU            4.4                  5.6
tEABWEH             0.0                  0.0                          0.0                                ns
tEABWDSU            4.6                  5.9
tEABWDH             0.0                  0.0                          5.6                                ns
tEABWASU            3.9                  5.0
tEABWAH             0.0                  0.0                          0.0                                ns
tEABWO
                                  11.1                 14.2           5.9                                ns

                                                                      0.0                                ns

                                                                      5.0                                ns

                                                                      0.0                                ns

                                                                           14.2                          ns

Notes:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) These parameters are preliminary. For the most up-to-date information, contact Altera Applications.

Altera Corporation                                                                                             89
FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K130V Device Interconnect Timing Microparameters Notes (1), (2)

       Symbol          -2 Speed Grade  -3 Speed Grade                 -4 Speed Grade                     Unit

    tDIN2IOE           Min  Max        Min              Max           Min  Max
    tDIN2LE
    tDIN2DATA               8.0                         9.0                9.5                           ns
    tDCLK2IOE
    tDCLK2LE                2.4                         3.0                3.1                           ns
    tSAMELAB
    tSAMEROW                5.0                         6.3                7.4                           ns
    tSAMECOLUMN
    tDIFFROW                3.6                         4.6                5.1                           ns
    tTWOROWS
    tLEPERIPH               2.4                         3.0                3.1                           ns
    tLABCARRY
    tLABCASC                0.4                         0.6                0.8                           ns

                            4.5                         5.3                6.5                           ns

                            9.0                         9.5                9.7                           ns

                            13.5                        14.8               16.2                          ns

                            18.0                        20.1               22.7                          ns

                            8.1                         8.6                9.5                           ns

                            0.6                         0.8                1.0                           ns

                            0.8                         1.0                1.2                           ns

EPF10K130V Device External Timing Parameters Notes (1), (2)

    Symbol             -2 Speed Grade  -3 Speed Grade                 -4 Speed Grade                     Unit

                       Min  Max        Min              Max           Min  Max

tDRR                        15.0                        19.1               24.2                          ns
tINSU, Notes (3), (4)
tINH, Note (4)         6.9             8.6                    11.0                                       ns
tOUTCO, Note (4)
tODH, Note (4)         0.0             0.0                            0.0                                ns

                            7.8                         9.9                11.3                          ns

                       2.0             2.0                            2.0                                ns

Notes to tables:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) These parameters are preliminary. For the most up-to-date information, contact Altera Applications.
(3) Using an LE to register the signal may provide a lower setup time.
(4) This parameter is specified by characterization.

90                                                                         Altera Corporation
                                    FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K100A Device Internal & External Timing Parameters

EPF10K100A Device LE Timing Microparameters Notes (1), (2)

Symbol              -1 Speed Grade  -2 Speed Grade            -3 Speed Grade                             Unit

                    Min  Max        Min                  Max  Min  Max

tLUT                     1.0                             1.2       1.4                                   ns
tCLUT
tRLUT                    0.8                             0.9       1.1                                   ns
tPACKED
tEN                      1.4                             1.6       1.9                                   ns
tCICO
tCGEN                    0.4                             0.5       0.5                                   ns
tCGENR
tCASC                    0.6                             0.7       0.8                                   ns
tC
tCO                      0.2                             0.2       0.3                                   ns
tCOMB
tSU                      0.4                             0.4       0.6                                   ns
tH
tPRE                     0.6                             0.7       0.8                                   ns
tCLR
tCH                      0.7                             0.9       1.0                                   ns
tCL
                         0.9                             1.0       1.2                                   ns

                         0.2                             0.3       0.3                                   ns

                         0.6                             0.7       0.8                                   ns

                    0.8             1.0                       1.2                                        ns

                    0.3             0.5                       0.5                                        ns

                         0.3                             0.3       0.4                                   ns

                         0.3                             0.3       0.4                                   ns

                    2.5             3.5                       3.5                                        ns

                    2.5             3.5                       3.5                                        ns

Notes:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) These parameters are preliminary. For the most up-to-date information, contact Altera Applications.

Altera Corporation                                                                                           91
FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K100A Device IOE Timing Microparameters Notes (1), (2)

    Symbol   -1 Speed Grade  -2 Speed Grade                  -3 Speed Grade                              Unit

             Min  Max        Min                        Max  Min  Max

    tIOD          2.5                                   2.9       3.4                                    ns
    tIOC
    tIOCO         0.3                                   0.3       0.4                                    ns
    tIOCOMB
    tIOSU         0.2                                   0.2       0.3                                    ns
    tIOH
    tIOCLR        0.5                                   0.6       0.7                                    ns
    tOD1
    tOD2     1.3             1.7                             1.8                                         ns
    tOD3
    tXZ      0.2             0.2                             0.3                                         ns
    tZX1
    tZX2          1.0                                   1.2       1.4                                    ns
    tZX3
    tINREG        2.2                                   2.6       3.0                                    ns
    tIOFD
    tINCOMB       4.5                                   5.3       6.1                                    ns

                  6.8                                   7.9       9.3                                    ns

                  2.7                                   3.1       3.7                                    ns

                  2.7                                   3.1       3.7                                    ns

                  5.0                                   5.8       6.8                                    ns

                  7.3                                   8.4       10.0                                   ns

                  5.3                                   6.1       7.2                                    ns

                  4.7                                   5.5       6.4                                    ns

                  4.7                                   5.5       6.4                                    ns

Notes:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) These parameters are preliminary. For the most up-to-date information, contact Altera Applications.

92                                                                Altera Corporation
                                    FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K100A Device EAB Internal Microparameters Notes (1), (2)

Symbol              -1 Speed Grade  -2 Speed Grade             -3 Speed Grade                            Unit

                    Min  Max        Min  Max                   Min  Max

tEABDATA1                1.8             2.1                        2.4                                  ns
tEABDATA2
                         3.2             3.7                        4.4                                  ns

tEABWE1                  0.8             0.9                        1.1                                  ns

tEABWE2                  2.3             2.7                        3.1                                  ns

tEABCLK                  0.8             0.9                        1.1                                  ns

tEABCO                   1.0             1.1                        1.4                                  ns

tEABBYPASS               0.3             0.3                        0.4                                  ns

tEABSU              1.3             1.5                        1.8                                       ns
tEABH
tAA                 0.4             0.5                        0.5                                       ns
tWP
tWDSU                    4.1             4.8                        5.6                                  ns
tWDH
tWASU               3.2             3.7                        4.4                                       ns
tWAH
tWO                 2.4             2.8                        3.3                                       ns
tDD
tEABOUT             0.2             0.2                        0.3                                       ns
tEABCH
tEABCL              0.2             0.2                        0.3                                       ns

                    0.0             0.0                        0.0                                       ns

                         3.4             3.9                        4.6                                  ns

                         3.4             3.9                        4.6                                  ns

                         0.3             0.3                        0.4                                  ns

                    2.5             3.5                        4.0                                       ns

                    4.0             4.0                        4.0                                       ns

Notes:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) These parameters are preliminary. For the most up-to-date information, contact Altera Applications.

Altera Corporation                                                                                             93
FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K100A Device EAB Internal Timing Macroparameters Notes (1), (2)

    Symbol      -1 Speed Grade  -2 Speed Grade                        -3 Speed Grade                     Unit

                Min  Max        Min                     Max           Min  Max

    tEABAA           6.8                                7.8                9.2                           ns
    tEABRCCOMB
    tEABRCREG   6.8             7.8                                   9.2                                ns
    tEABWP
    tEABWCCOMB  5.4             6.2                                   7.4                                ns
    tEABWCREG
    tEABDD      3.2             3.7                                   4.4                                ns
    tEABDATACO
    tEABDATASU  3.4             3.9                                   4.7                                ns
    tEABDATAH
    tEABWESU    9.4             10.8                         12.8                                        ns
    tEABWEH
    tEABWDSU         6.1                                6.9                8.2                           ns
    tEABWDH
    tEABWASU         2.1                                2.3                2.9                           ns
    tEABWAH
    tEABWO      3.7             4.3                                   5.1                                ns

                0.0             0.0                                   0.0                                ns

                2.8             3.3                                   3.8                                ns

                0.0             0.0                                   0.0                                ns

                3.4             4.0                                   4.6                                ns

                0.0             0.0                                   0.0                                ns

                1.9             2.3                                   2.6                                ns

                0.0             0.0                                   0.0                                ns

                     5.1                                5.7                6.9                           ns

Notes:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) These parameters are preliminary. For the most up-to-date information, contact Altera Applications.

94                                                                         Altera Corporation
                            FLEX 10K Embedded Programmable Logic Family Data Sheet

EPF10K100A Device Interconnect Timing Microparameters Notes (1), (2)

   Symbol              -1 Speed Grade  -2 Speed Grade                 -3 Speed Grade                     Unit

tDIN2IOE               Min  Max        Min  Max                       Min  Max
tDIN2LE
tDIN2DATA                   4.8             5.4                            6.0                           ns
tDCLK2IOE
tDCLK2LE                    2.0             2.4                            2.7                           ns
tSAMELAB
tSAMEROW                    2.4             2.7                            2.9                           ns
tSAMECOLUMN
tDIFFROW                    2.6             3.0                            3.5                           ns
tTWOROWS
tLEPERIPH                   2.0             2.4                            2.7                           ns
tLABCARRY
tLABCASC                    0.1             0.1                            0.1                           ns

                            1.5             1.7                            1.9                           ns

                            5.5             6.5                            7.4                           ns

                            7.0             8.2                            9.3                           ns

                            8.5             9.9                            11.2                          ns

                            3.9             4.2                            4.5                           ns

                            0.2             0.2                            0.3                           ns

                            0.4             0.5                            0.6                           ns

EPF10K100A Device External Timing Parameters Notes (1), (2)

      Symbol           -1 Speed Grade  -2 Speed Grade                 -3 Speed Grade                     Unit

                       Min  Max        Min  Max                       Min  Max

tDRR                        12.5            14.5                           17.0                          ns

tINSU, Notes (3), (4)  3.7             4.5                            5.1                                ns

tINH, Note (4)         0.0             0.0                            0.0                                ns

tOUTCO, Note (4)            5.3             6.1                            7.2                           ns

tODH, Note (4)         2.0             2.0                            2.0                                ns

Notes to tables:
(1) All timing parameters are described in Tables 14 through 20 in this data sheet.
(2) These parameters are preliminary. For the most up-to-date information, contact Altera Applications.
(3) Using an LE to register the signal may provide a lower setup time.
(4) This parameter is specified by characterization.

Altera Corporation                                                                                             95
FLEX 10K Embedded Programmable Logic Family Data Sheet

External Reference Timing Parameters Note (1)

Symbol  Device      -1 Speed Grade             -2 Speed Grade       -3 Speed Grade             Unit

                    Min  Max                   Min             Max  Min             Max

tDRR    EPF10K10A        10.0                              12.0                     16.0                     ns
        EPF10K30A
        EPF10K100B       11.0                              14.0                     17.0                     ns
        EPF10K250A
                         10.5                              12.0                     13.5                     ns

                         14.5                              16.5                     19.0                     ns

Note:
(1) These timing parameters are preliminary. For the most up-to-date information, contact Altera Applications at

       (800) 800-EPLD.

ClockLock &         For the ClockLock and ClockBoost circuitry to function properly, the
ClockBoost          incoming clock must meet certain requirements. If these specifications are
Timing              not met, the circuitry may not lock onto the incoming clock, which
Parameters          generates an erroneous clock within the device. The clock generated by
                    the ClockLock and ClockBoost circuitry must also meet certain
                    specifications. If the incoming clock meets these requirements during
                    configuration, the ClockLock and ClockBoost circuitry will lock onto the
                    clock during configuration. The circuit will be ready for use immediately
                    after configuration. Figure 28 illustrates the incoming and generated clock
                    specifications.

                    Figure 28. Specifications for the Incoming & Generated Clocks

                    The tI parameter refers to the nominal input clock period; the tO parameter refers to the
                    nominal output clock period.

                                               tCLK1       tINDUTY                             tI fCLKDEV

                         Input
                         Clock

                                               tR tF       tI       tI tINCLKSTB
                                                 tOUTDUTY

                    ClockLock-
                    Generated
                    Clock

                                                           tO       tO + tJITTER tO tJITTER

                    Table 21 summarizes the ClockLock and ClockBoost parameters.

96                                                                                  Altera Corporation
                             FLEX 10K Embedded Programmable Logic Family Data Sheet

Table 21. ClockLock & ClockBoost Parameters (Part 1 of 2)

Symbol                       Parameter                                                Min Typ Max Unit

tR         Input rise time                                                                      2   ns
tF         Input fall time
t INDUTY   Input duty cycle                                                                     2   ns

                                                                                      45        55  %

f CLK1     Input clock frequency (ClockBoost clock multiplication factor equals 1)    30        80 MHz
t CLK1     Input clock period (ClockBoost clock multiplication factor equals 1)
fCLK2      Input clock frequency (ClockBoost clock multiplication factor equals 2)    12.5      33.3 ns
tCLK2      Input clock period (ClockBoost clock multiplication factor equals 2)
f CLKDEV1  Input deviation from user specification in MAX+PLUS II, (ClockBoost clock  16        50 MHz
           multiplication factor equals 1), Note (1)
                                                                                      20        62.5 ns

                                                                                                1 MHz

fCLKDEV2 Input deviation from user specification in MAX+PLUS II, (ClockBoost clock              0.5 MHz
              multiplication factor equals 2), Note (1)

tINCLKSTB Input clock stability (measured between adjacent clocks)                              100 ps

Table 21. ClockLock & ClockBoost Parameters (Part 2 of 2)

Symbol                       Parameter                                                Min Typ Max Unit

t LOCK     Time required for ClockLock or ClockBoost to acquire lock, Note (2)                  10  s

tJITTER Jitter on ClockLock or ClockBoost-generated clock, Note (3)                             1   ns

tOUTDUTY Duty cycle for ClockLock or ClockBoost-generated clock                       40    50  60  %

Notes:

(1) To implement the ClockLock and ClockBoost circuitry with the MAX+PLUS II software, designers must specify the
       input frequency. The MAX+PLUS II software tunes the PLL in the ClockLock and ClockBoost circuitry to this
       frequency. The fCLKDEV parameter specifies how much the incoming clock can differ from the specified frequency
       during device operation. Simulation does not reflect this parameter.

(2) During device configuration, the ClockLock and ClockBoost circuitry is configured before the rest of the device. If
       the incoming clock is supplied during configuration, the ClockLock and ClockBoost circuitry locks during
       configuration, because the tLOCK value is less than the time required for configuration.

(3) The tJITTER specification is measured under long-term observation.

Power                        The supply power (P) for FLEX 10K devices can be calculated with the
Consumption                  following equation:

                             P = PINT + PIO = (ICCSTANDBY + ICCACTIVE) VCC + PIO

                             Typical ICCSTANDBY values are shown as ICC0 in the FLEX 10K 5.0-V
                             Device DC Operating Conditions table on pages 41, 44, and 46 of this

                             data sheet. The ICCACTIVE value depends on the switching frequency and
                             the application logic. This value is calculated based on the amount of

                             current that each LE typically consumes. The PIO value, which depends
                             on the device output load characteristics and switching frequency, can be

                             calculated using the guidelines given in Application Note 74 (Evaluating

                             Power for Altera Devices) in this data book.

Altera Corporation                                                                                       97
FLEX 10K Embedded Programmable Logic Family Data Sheet

    1      Compared to the rest of the device, the embedded array
           consumes a negligible amount of power. Therefore, the
           embedded array can be ignored when calculating supply
           current.

    The ICCACTIVE value is calculated with the following equation:
    ICCACTIVE = K fMAX N togLC M------H-----z---A------L----E--
    The parameters in this equation are shown below:

    fMAX   = Maximum operating frequency in MHz
    N      = Total number of logic cells used in the device
    togLC  = Average percent of logic cells toggling at each clock

    K           (typically 12.5%)
           = Constant, shown in Table 22

    Table 22. K Constant Values

                      Device                              K Value

           EPF10K10                                     82
           EPF10K20                                     89
           EPF10K30                                     88
           EPF10K40                                     92
           EPF10K50                                     95
           EPF10K70                                     85
           EPF10K100                                    88
           EPF10K10A                                    25, Note (1)
           EPF10K30A                                    23, Note (1)
           EPF10K50V                                    45
           EPF10K130V                                   29
           EPF10K100A                                   29, Note (1)
           EPF10K100B                                   19, Note (1)
           EPF10K250A                                   42, Note (1)

    Note:
    (1) This value is preliminary. For the most up-to-date information, contact

           Altera Applications.

    This calculation provides an ICC estimate based on typical conditions
    with no output load. The actual ICC should be verified during
    operation because this measurement is sensitive to the actual pattern

    in the device and the environmental operating conditions.

98                                                      Altera Corporation
                                  FLEX 10K Embedded Programmable Logic Family Data Sheet

                    In order to better reflect actual designs, the power model (and the
                    constant K in the power calculation equations shown above) for
                    continuous interconnect FLEX devices assumes that logic cells drive
                    FastTrack Interconnect channels. In contrast, the power model of
                    segmented FPGAs assumes that all logic cells drive only one short
                    interconnect segment. This assumption may lead to inaccurate
                    results, compared to measured power consumption for an actual
                    design in a segmented interconnect FPGA.

                    Figure shows the relationship between the current and operating
                    frequency of FLEX 10K devices. For other FLEX 10KA devices,
                    contact Altera Applications.

Altera Corporation  99
FLEX 10K Embedded Programmable Logic Family Data Sheet

Figure 29. ICCACTIVE vs. Operating Frequency (Part 1 of 4)         Note (1)

EPF10K10                                                        EPF10K20

ICC Supply Current (mA)  500                                     ICC Supply Current (mA)  1,000
                         450                                                                900
                         400        15  30               45  60                             800
                         350                                                                700
                         300                                                                600
                         250                                                                500
                         200                                                                400
                         150                                                                300
                         100                                                                200
                                                                                            100
                          50
                                                                                                0
                              0

                                        Frequency (MHz)                                               15  30               45       60

                                                                                                          Frequency (MHz)

EPF10K30                                                         EPF10K30A

ICC Supply Current (mA)  1,600                                   I CC Supply Current (mA)  1,200
                         1,400                                                             1,000
                         1,200      15  30               45  60                                           50                   100
                         1,000                                                               800
                                                                                             600
                           800                                                               400
                           600                                                               200
                           400
                           200                                                                     0

                                 0

                                        Frequency (MHz)                                                   Frequency (MHz)

100                                                                                                           Altera Corporation
                                                                    FLEX 10K Embedded Programmable Logic Family Data Sheet

Figure 29. ICCACTIVE vs. Operating Frequency (Part 2 of 4) Note (1)

EPF10K40                                                                 EPF10K50

                         2,500                                                                                    3,000

ICC Supply Current (mA)  2,000                                           ICC Supply Current (mA)                  2,500
                         1,500                                                                                    2,000
                         1,000                                                                                    1,500
                                                                                                                  1,000

                         500                                                                                      500

                                0      15      30           45      60                  0                                15  30               45  60

                                           Frequency (MHz)               EPF10K70                                            Frequency (MHz)

EPF10K50V                                                                       3,500
                                                                                3,000
ICC Supply Current (mA)  1,600                                                  2,500    ICC Supply Current (mA)
                         1,400                                                  2,000
                         1,200                                                  1,500
                         1,000                                                  1,000

                           800                                                    500
                           600                                                          0
                           400
                           200

                                0  20      40      60           80  100

                                           Frequency (MHz)                                                               15  30               45  60

                                                                                                                             Frequency (MHz)

Altera Corporation                                                                                                                                101
FLEX 10K Embedded Programmable Logic Family Data Sheet

Figure 29. ICCACTIVE vs. Operating Frequency (Part 3 of 4) Note (1)

EPF10K100                                                           EPF10K100A

ICC Supply Current (mA)  4,500                                      ICC Supply Current (mA)  2,000
                         4,000                                                               1,500
                         3,500                                                               1000
                         3,000
                         2,500                                                                 500
                         2,000
                         1,500
                         1,000

                          500

                                0     15      30           45   60                                                    0      20      40      60       80      100

                                          Frequency (MHz)                                                                            Frequency (MHz)

EPF10K100B                                                          EPF10K130V

I CC Supply Current (mA)  2,500                                                              ICC Supply Current (mA)  2,000
                          2,000                                                                                       1,500
                          1,500                                                                                       1,000
                          1,000
                                                                                                                        500
                            500

                                   0                                                                                     0       20      40      60       80  100

                                          50               100                                                                       Frequency (MHz)

                                          Frequency (MHz)

102                                                                                                                                          Altera Corporation
                                  FLEX 10K Embedded Programmable Logic Family Data SheetI CC Supply Current (mA)

                    Figure 29. ICCACTIVE vs. Operating Frequency (Part 4 of 4) Note (1)

                     EPF10K250A
                             8,000
                             6,000
                             4,000
                             2,000

                                              0  50  100

                                                 Frequency (MHz)

                    Note:
                    (1) The information on EPF10K30A, EPF10K100B, and EPF10K250A devices are

                           preliminary. Contact Altera Applications at (800) 800-EPLD for the most
                           up-to-date information

Configuration &     The FLEX 10K architecture supports several configuration schemes.
Operation           This section summarizes the device operating modes and available
                    device configuration schemes.
               f
                    Go to AN 59 (Configuring FLEX 10K Devices) for detailed descriptions
                    of device configuration options; device configuration pins; and
                    information on configuring FLEX 10K devices, including sample
                    schematics, timing diagrams, and configuration parameters.

                    Operating Modes

                    The FLEX 10K architecture uses SRAM configuration elements that
                    require configuration data to be loaded every time the circuit powers
                    up. The process of physically loading the SRAM data into the device
                    is called configuration. During initialization, which occurs
                    immediately after configuration, the device resets registers, enables
                    I/O pins, and begins to operate as a logic device. The I/O pins are
                    tri-stated during power-up, and before and during configuration.
                    Together, the configuration and initialization processes are called
                    command mode; normal device operation is called user mode.

Altera Corporation                                                103
FLEX 10K Embedded Programmable Logic Family Data Sheet

                                          SRAM configuration elements allow FLEX 10K devices to be
                                          reconfigured in-circuit by loading new configuration data into the
                                          device. Real-time reconfiguration is performed by forcing the device
                                          into command mode with a device pin, loading different
                                          configuration data, reinitializing the device, and resuming user-
                                          mode operation. The entire reconfiguration process requires less
                                          than 320 ms and can be used to reconfigure an entire system
                                          dynamically. In-field upgrades can be performed by distributing
                                          new configuration files.

                                  Programming Files

                                          Despite being function- and pin- compatible, FLEX 10KA and
                                          FLEX 10KE devices are not programming- or configuration-file
                                          compatible with FLEX 10K devices. A design should be recompiled
                                          before it is transferred from a FLEX 10K device to an equivalent
                                          FLEX 10KA or FLEX 10KE device. This recompilation should be
                                          performed to create a new programming or configuration file and to
                                          check design timing on the faster FLEX 10KA or FLEX 10KE device.
                                          Although the programming or configuration files for the EPF10K50
                                          device can program or configure a EPF10K50V device, Altera
                                          recommends recompiling a design with the EPF10K50V device
                                          when transferring a design from the EPF10K50 device.

                                  Configuration Schemes

                                          The configuration data for a FLEX 10K device can be loaded with one
                                          of five configuration schemes (see Table 23), chosen on the basis of
                                          the target application. An EPC1 or EPC1441 Configuration EPROM,
                                          intelligent controller, or the JTAG port can be used to control the
                                          configuration of a FLEX 10K device, allowing automatic
                                          configuration on system power-up.

                                          Multiple FLEX 10K devices can be configured in any of the five
                                          configuration schemes by connecting the configuration enable (nCE)
                                          and configuration enable output (nCEO) pins on each device.

104  Altera Corporation
                                          FLEX 10K Embedded Programmable Logic Family Data Sheet

Table 23. Data Sources for Configuration

            Configuration Scheme                                         Data Source
Configuration EPROM
Passive serial (PS)                       EPC1 or EPC1441 Configuration EPROM
                                          BitBlaster, ByteBlaster, or ByteBlasterMV download cable, or
Passive parallel asynchronous (PPA)       serial data source
Passive parallel synchronous (PPS)        Parallel data source
JTAG                                      Parallel data source
                                          BitBlaster, ByteBlaster, or ByteBlasterMV download cable, or
                                          microprocessor with Jam File

Device Pin-Outs                  Tables 24 through 26 show the pin names and numbers for the
                                 dedicated pins in each FLEX 10K device package.

Table 24. FLEX 10K Device Pin-Outs (Part 1 of 3) Notes (1), (2)

     Pin Name       84-Pin PLCC    144-Pin    208-Pin    208-Pin     240-Pin 240-Pin
                     EPF10K10       TQFP       PQFP    PQFP/ RQFP  PQFP/RQFP PQFP/RQFP
MSEL0 (3)                        EPF10K10   EPF10K10   EPF10K20    EPF10K20 EPF10K30A
MSEL1 (3)                        EPF10K10A  EPF10K10A  EPF10K30    EPF10K30 EPF10K100A
nSTATUS (3)                      EPF10K20              EPF10K30A   EPF10K40
nCONFIG (3)                      EPF10K30A             EPF10K40    EPF10K50
DCLK (3)                                                           EPF10K50V
CONF_DONE (3)                                                      EPF10K70
INIT_DONE (4)
nCE (3)             31           77         108        108         124  124
nCEO (3)
nWS (5)             32           76         107        107         123  123
nRS (5)
nCS (5)             55           35         52         52          60   60
CS (5)
RDYnBSY (5)         34           74         105        105         121  121
CLKUSR (5)
DATA7 (5)           13           107        155        155         179  179
DATA6 (5)
                    76           2          2          2           2    2

                    69           14         19         19          26   26

                    14           106        154        154         178  178

                    75           3          3          3           3    3

                    80           142        206        206         238  238

                    81           141        204        204         236  236

                    78           144        208        208         240  240

                    79           143        207        207         239  239

                    70           11         16         16          23   23

                    73           7          10         10          11   11

                    5            116        166        166         190  190

                    6            114        164        164         188  188

Altera Corporation                                                                                      105
FLEX 10K Embedded Programmable Logic Family Data Sheet

Table 24. FLEX 10K Device Pin-Outs (Part 2 of 3) Notes (1), (2)

     Pin Name     84-Pin PLCC       144-Pin         208-Pin       208-Pin        240-Pin     240-Pin
                   EPF10K10          TQFP            PQFP       PQFP/ RQFP     PQFP/RQFP     PQFP/RQFP
DATA5 (5)                         EPF10K10        EPF10K10      EPF10K20       EPF10K20      EPF10K30A
DATA4 (5)                         EPF10K10A       EPF10K10A     EPF10K30       EPF10K30      EPF10K100A
DATA3 (5)                         EPF10K20                      EPF10K30A      EPF10K40
DATA2 (5)                         EPF10K30A                     EPF10K40       EPF10K50
DATA1 (5)                                                                      EPF10K50V
DATA0 (3), (6)                                                                 EPF10K70
TDI (3)
TDO (3)           7               113             162           162            186           186
TCK (3)           8               112             161           161            185           185
TMS (3)           9               111             159           159            183           183
TRST (3)          10              110             158           158            182           182
Dedicated Inputs  11              109             157           157            181           181
Dedicated Clock   12              108             156           156            180           180
Pins              15              105             153           153            177           177
DEV_CLRn (4)      74              4               4             4              4             4
DEV_OE (4)        77              1               1             1              1             1
VCCINT            57              34              50            50             58            58
                  56              Note (7)        51            51             59            59
VCCIO             2, 42, 44, 84   54, 56, 124,    78, 80, 182,  78, 80, 182,   90, 92, 210,  90, 92, 210,
                                  126             184           184            212           212
                  1, 43           55, 125         79, 183       79, 183        91, 211       91, 211

                  3               122             180           180            209           209

                  83              128             186           186            213           213

                  4, 20, 33, 40,  6, 25, 52, 53,  6, 23, 35, 43, 6, 23, 35, 43, 5, 16, 27, 37, 5, 27, 47, 89,
                  45, 63          75, 93, 123     76, 77, 106, 76, 77, 106, 47, 57, 77, 96, 122, 130,
                                                  109, 117, 109, 117, 89, 96, 112, 150, 170
                                                  137, 145, 181 137, 145, 181 122, 130,

                                                                                          140, 150,
                                                                                          160, 170,
                                                                                          189, 205, 224

                                 5, 24, 45, 61, 5, 22, 34, 42, 5, 22, 34, 42,              16, 37, 57,

                                  71, 94, 115, 66, 84, 98, 66, 84, 98,                       77, 112, 140,

                                  134             110, 118, 110, 118,                        160, 189,

                                                  138, 146, 138, 146,                        205, 224

                                                  165, 178, 194 165, 178, 194

106                                                                                 Altera Corporation
                                 FLEX 10K Embedded Programmable Logic Family Data Sheet

Table 24. FLEX 10K Device Pin-Outs (Part 3 of 3) Notes (1), (2)

Pin Name            84-Pin PLCC    144-Pin       208-Pin        208-Pin     240-Pin 240-Pin
                     EPF10K10       TQFP          PQFP        PQFP/ RQFP  PQFP/RQFP PQFP/RQFP
                                 EPF10K10      EPF10K10       EPF10K20    EPF10K20 EPF10K30A
                                 EPF10K10A     EPF10K10A      EPF10K30    EPF10K30 EPF10K100A
                                 EPF10K20                     EPF10K30A   EPF10K40
                                 EPF10K30A                    EPF10K40    EPF10K50
                                                                          EPF10K50V
                                                                          EPF10K70

GNDINT              26, 41, 46,  16, 57, 58,   21, 33, 49, 21, 33, 49, 10, 22, 32, 10, 22, 32,
                    68, 82       84, 103, 127
                                               81, 82, 123, 81, 82, 123, 42, 52, 69, 42, 52, 69,
                                 15, 40, 50,
                                 66, 85, 104,  129, 151, 185 129, 151, 185 85, 93, 104, 85, 93, 104,
                                 129, 139
                                                                         125, 135,  125, 135,

                                 102                                      145, 155,  145, 155,

                                                                          165, 176,  165, 176,

                                                                          197, 216, 232 197, 216, 232

GNDIO                                         20, 32, 48, 20, 32, 48,             

                                               59, 72, 91, 59, 72, 91,

                                               124, 130,      124, 130,

                                               152, 171,      152, 171,

                                               188, 201       188, 201

No Connect (N.C.)                             7, 8, 9, 14, 15,                   
(8)
                                               36, 37, 113,
Total User I/O Pins 59
(9)                                            114, 125,

                                               126, 139, 140

                                               134            147         189        189

Altera Corporation                                                                                107
FLEX 10K Embedded Programmable Logic Family Data Sheet

Table 25. FLEX 10K Pin-Outs (Part 1 of 3) Notes (1), (2)

     Pin Name     356-Pin BGA          356-Pin BGA             403-Pin PGA       503-Pin PGA
                   EPF10K30            EPF10K50                 EPF10K50          EPF10K70
                                       EPF10K50V
MSEL0 (3)         D4                   EPF10K100A         AN1               AT40
MSEL1 (3)         D3                                      AR1               AV40
nSTATUS (3)       D24              D4                     AU37              AY4
nCONFIG (3)       D2               D3                     AU1               AY40
DCLK (3)          AC5              D24                    E1                H40
CONF_DONE (3)     AC24             D2                     C37               F4
INIT_DONE (4)     T24              AC5                    R35               V6
nCE (3)           AC2              AC24                   G1                K40
nCEO (3)          AC22             T24                    E37               H4
nWS (5)           AE24             AC2                    E31               A3
nRS (5)           AE23             AC22                   A33               C5
nCS (5)           AD24             AE24                   A35               C1
CS (5)            AD23             AE23                   C33               C3
RDYnBSY (5)       U22              AD24                   N35               T6
CLKUSR (5)        AA24             AD23                   G35               H6
DATA7 (5)         AF4              U22                    C9                E29
DATA6 (5)         AD8              AA24                   A7                D30
DATA5 (5)         AE5              AF4                    E9                C31
DATA4 (5)         AD6              AD8                    C7                B32
DATA3 (5)         AF2              AE5                    A5                D32
DATA2 (5)         AD5              AD6                    E7                B34
DATA1 (5)         AD4              AF2                    C5                E33
DATA0 (3), (6)    AD3              AD5                    C1                F40
TDI (3)           AC3              AD4                    J1                M40
TDO (3)           AC23             AD3                    G37               K4
TCK (3)           AD25             AC3                    A37               D4
TMS (3)           D22              AC23                   AN37              AT4
TRST (3)          D23              AD25                   AR37              AV4
Dedicated Inputs  A13, B14, AF14,  D22                    A17, A21, AU17,   D20, D24, AY24,
                  AE13,            D23                    AU21              AY20
Dedicated Clock   A14, AF13        A13, B14, AF14,        A19, AU19         D22, AY22
Pins                               AE13
DEV_CLRn (4)      AD13             A14, AF13              C17               F22
DEV_OE (4)        AE14                                    C19               G21
                                   AD13
                                   AE14

108                                                                         Altera Corporation
                                            FLEX 10K Embedded Programmable Logic Family Data Sheet

Table 25. FLEX 10K Pin-Outs (Part 2 of 3) Notes (1), (2)

     Pin Name          356-Pin BGA          356-Pin BGA       403-Pin PGA            503-Pin PGA
VCCINT                  EPF10K30            EPF10K50           EPF10K50               EPF10K70
VCCIO                                       EPF10K50V
GNDINT                                      EPF10K100A

GNDIO               A1, A26, C14, C26,   A1, A26, C14, C26,   B2, D14, E25, F22,     C11, E39, G27, N5,
                    D5, F1, H22, J1,     D5, F1, H22, J1,     K36, T2, T32, V6,      N41, W39, AC3,
                    M26, N1, T26, U5,    M26, N1, T26, U5,    AD34, AE5, AL5,        AG7, AR3, AR41,
                    AA1, AD26, AF1,      AA1, AD26, AF1,      AM6, AM20, AN25,       AU37, AW5, AW25,
                    AF26                 AF26                 AN29, AP4, AT16,       AW41, BA17, BA19
                                                              AT36

                    A7, A23, B4, C15,    A7, A23, B4, C15,    B22, D34, E11, E27,    C9, C15, C25, C33,
                    D25, F4, H24, K5,    D25, F4, H24, K5,    F16, L5, L33, P4, T6,  C37, E19, E41, G7,
                    M23, P2, T25, V2,    M23, P2, T25, V2,    T36, V32, AB36,        L3, R41, U3, U37,
                    W22, AB1, AC25,      W22, AB1, AC25,      AG5, AG33, AH2,        W5, AC41, AE5,
                    AD18, AF3, AF7,      AD18, AF3, AF7,      AM18, AM32, AN11,      AJ41, AL39, AU3,
                    AF16                 AF16                 AN27, AP24, AT22       AU17, AW3, AW19,
                                                                                     BA9, BA27, BA29,
                                                                                     BA37

                    A2, A10, A20, B1,    A2, A10, A20, B1,    B16, B36, D4, E21,     C17, E3, E5, E25,
                    B13, B22, B25, B26,  B13, B22, B25, B26,  F18, F32, G33, P34,    G37, J3, J41, U7,
                    C2, C9, C13, C25,    C2, C9, C13, C25,    U5, Y32, AA33, AB2,    AA3, AE39, AL5,
                    H23, J26, K1, M1,    H23, J26, K1, M1,    AB6, AH36, AM16,       AL41, AU27, AW39,
                    N26, R1, R26, T1,    N26, R1, R26, T1,    AN17, AN21, AP14,      BA7, BA13, BA25
                    U26, W1, AD2,        U26, W1, AD2,        AT2
                    AD14, AD20, AE1,     AD14, AD20, AE1,
                    AE2, AE7, AE25,      AE2, AE7, AE25,
                    AE26, AF11, AF19,    AE26, AF11, AF19,
                    AF25                 AF25

                                                            B10, B28, D24, E5, C21, C23, C39, C41,

                                                              E19, E33, F6, F20, E13, E31, G3, G17,

                                                              K2, W5, W33, Y6, N3, N39, R3, W41,

                                                              AB32, AD4, AM22, W3, AA41, AG37,

                                                              AN5, AN19, AN33, AJ3, AN3, AN41,

                                                              AP34, AT10, AT28 AU7, AU41, AW13,

                                                                                     AW31, BA11, BA21,

                                                                                     BA23

Altera Corporation                                                                                109
FLEX 10K Embedded Programmable Logic Family Data Sheet

Table 25. FLEX 10K Pin-Outs (Part 3 of 3) Notes (1), (2)

     Pin Name            356-Pin BGA       356-Pin BGA         403-Pin PGA       503-Pin PGA
                          EPF10K30         EPF10K50             EPF10K50          EPF10K70
                                           EPF10K50V
                                           EPF10K100A                      A19, A21, A23, A31,
                                                                            A33, A35, A39, A41,
No Connect (N.C.)  C1, D1, D26, E1, E2,                                    B16, B18, B22, B24,
(10), (11)         G1, G5, G23, G26,                                        B30, B40, C29, C35,
                   H1, H25, H26, J25,                                       D18, D26, D28, D38,
                   K25, P24, R24, T23,                                      E27, E37, F18, F2,
                   U25, V1, V3, V4,                                         F26, F30, F32, G23,
                   V26, W2, W3, Y1,                                         G25, G29, G31, G33,
                   Y2, Y23, AC26                                            G35, K6, K42, L39,
                                                                            L43, M2, N7, P38,
Total User I/O Pins 246               274                 310               P4, P42, R37, T40,
                                                                            V42, AC5, AD2, AE3
                                                                            358

(9)

110                                                                         Altera Corporation
                                     FLEX 10K Embedded Programmable Logic Family Data Sheet

Table 26. FLEX 10K Pin-Outs (Part 1 of 3) Notes (1), (2)

Pin Name            503-Pin PGA           599-Pin PGA          600-Pin BGA       600-Pin BGA
                    EPF10K100             EPF10K130V           EPF10K100A        EPF10K130V
                                          EPF10K250A                             EPF10K250A
MSEL0 (3)           AT40                                  F5
MSEL1 (3)           AV40             F6                   C1                F5
nSTATUS (3)         AY4              C3                   D32               C1
nCONFIG (3)         AY40             E43                  D4                D32
DCLK (3)            H40              B4                   AP1               D4
CONF_DONE (3)       F4               BE5                  AM32              AP1
INIT_DONE (4)       V6               BC43                 AE32              AM32
nCE (3)             K40              AM40                 AN2               AE32
nCEO (3)            H4               BB6                  AP35              AN2
nWS (5)             A3               BF44                 AR29              AP35
nRS (5)             C5               BB40                 AM28              AR29
nCS (5)             C1               BA37                 AL29              AM28
CS (5)              C3               AY38                 AN29              AL29
RDYnBSY (5)         T6               BA39                 AG35              AN29
CLKUSR (5)          H6               AW47                 AM34              AG35
DATA7 (5)           E29              AY42                 AM13              AM34
DATA6 (5)           D30              BD14                 AR12              AM13
DATA5 (5)           C31              BA17                 AN12              AR12
DATA4 (5)           B32              BB16                 AP11              AN12
DATA3 (5)           D32              BF12                 AM11              AP11
DATA2 (5)           B34              BG11                 AR10              AM11
DATA1 (5)           E33              BG9                  AN10              AR10
DATA0 (3), (6)      F40              BF10                 AM4               AN10
TDI (3)             M40              BC5                  AN1               AM4
TDO (3)             K4               BF4                  AN34              AN1
TCK (3)             D4               BB42                 AL31              AN34
TMS (3)             AT4              BE43                 C35               AL31
TRST (3)            AV4              F42                  C34               C35
Dedicated Inputs    D20, D24, AY24,  B46                  C18, D18, AM18,   C34
                    AY20             B24, C25, BG25,      AN18              C18, D18, AM18,
Dedicated Clock     D22, AY22        BG23                 AL18, E18         AN18
Pins                                 BF24, A25                              AL18, E18
LOCK (12)           AV14                                 
GCLK1 (13)          AY22                                                  
DEV_CLRn (4)        F22                                  AR17              
                                     BE23                                   AR17

Altera Corporation                                                                            111
FLEX 10K Embedded Programmable Logic Family Data Sheet

Table 26. FLEX 10K Pin-Outs (Part 2 of 3) Notes (1), (2)

     Pin Name        503-Pin PGA        599-Pin PGA          600-Pin BGA          600-Pin BGA
DEV_OE (4)           EPF10K100          EPF10K130V           EPF10K100A           EPF10K130V
VCCINT                                  EPF10K250A                                EPF10K250A

VCCIO           G21                  BC25                 AR19                 AR19

VCC_CKLK (15)   C11, E39, G27, N5,   E5, A3, A45, C1,     AL3, AG5, AE4, AB5, AL3, AG5, AE4, AB5,
GNDINT          N41, W39, AC3,
                AG7, AR3, AR41,      C11, C19, C29, C37, Y2, U3, P5, M2, H1, Y2, U3, P5, M2, H1,
GNDIO           AU37, AW5, AW25,
                AW41, BA17, BA19     C47, G25, L3, L45, B1, A11, B18, D24, B1, A11, B18, D24,
VGND_CKLK (15)
                                     W3, W45, AJ3, AJ45, F31, F35, K32, N34, F31, F35, K32, N34,

                                     AU3, AU45, BE1, T35, V32, AA33,           T35, V32, AA33,

                                     BE11, BE19, BE29, AD35, AF32, AK35, AD35, AF32, AK35,

                                     BE37, BE47, BG3, AK31, AP24, AR18, AK31, AP24, AR18,

                                     BG45                 AR11, E2, A19        AR11, E2, A19

                C9, C15, C25, C33,   D24, E9, E15, E21,   C8, E12, C15, A20,   C8, E12, C15, A20,
                C37, E19, E41, G7,   E27, E33, E39, G7,   C23, A27, AM26,      C23, A27, AM26,
                L3, R41, U3, U37,    G41, J5, J43, R5,    AR23, AM19, AN15,    AR23, AM19, AN15,
                W5, AC41, AE5,       R43, AA5, AA43,      AL12, AN8, C2, C3,   AL12, AN8, C2, C3,
                AJ41, AL39, AU3,     AD4, AD44, AG5,      C4, D5, E5, C33,     C4, D5, E5, C33,
                AU17, AW3, AW19,     AG43, AN5, AN43,     C32, D31, E31, AL5,  C32, D31, E31, AL5,
                BA9, BA27, BA29,     AW5, AW43, BA7,      AM5, AN4, AN3,       AM5, AN4, AN3,
                BA37                 BA41, BC9, BC15,     AM31, AN32, AN33,    AM31, AN32, AN33,
                                     BC21, BC27, BC33,    AP34                 AP34
                                     BC39, BD24

                BA19                                                         

                C17, E3, E5, E25,    A47, B2, C13, C21,   A18, AN35, A1, A2,   A18, AN35, A1, A2,
                G37, J3, J41, U7,    C27, C35, C45, D4,   A3, A4, A5, B2, B3,  A3, A4, A5, B2, B3,
                AA3, AE39, AL5,      G23, N3, N45, AA3,   B4, B5, B6, C5, C6,  B4, B5, B6, C5, C6,
                AL41, AU27, AW39,    AA45, AG3, AG45,     D6, E6, A31, A32,    D6, E6, A31, A32,
                BA7, BA13, BA25      AR3, AR45, BD44,     A33, A34, A35, B31,  A33, A34, A35, B31,
                                     BE3, BE13, BE21,     B32, B33, B34, B35,  B32, B33, B34, B35,
                                     BE27, BE35, BE45,    C30, C31, D30        C30, C31, D30
                                     BG1, BG47

                C21, C23, C39, C41,  E7, E13, E19, E29,   E30, AL6, AM6, AN5, E30, AL6, AM6, AN5,
                E13, E31, G3, G17,   E35, E41, F24, G5,
                N3, N39, R3, W3,     G43, H40, N5, W5,    AN6, AP2, AP3, AP4, AN6, AP2, AP3, AP4,
                W41, AA41, AG37,     W43, AD6, AD42,
                AJ3, AN3, AN41,      AJ5, AJ43, AR5,      AP5, AP6, AR1, AR2, AP5, AP6, AR1, AR2,
                AU7, AU41, AW13,     AR43, AY8, AY40,
                AW31, BA11, BA23,    BA5, BA43, BB24,     AR3, AR4, AR5,       AR3, AR4, AR5,
                BA21                 BC7, BC13, BC19,
                                     BC29, BC35, BC41,    AL30, AM30, AN30, AL30, AM30, AN30,
                                     N43
                                                          AN31, AP30, AP31, AN31, AP30, AP31,

                                                          AP32, AP33, AR30, AP32, AP33, AR30,

                                                          AR31, AR32, AR33, AR31, AR32, AR33,

                                                          AR34, AR35           AR34, AR35

                BA25                                                         

112                                                                               Altera Corporation
                                         FLEX 10K Embedded Programmable Logic Family Data Sheet

Table 26. FLEX 10K Pin-Outs (Part 3 of 3) Notes (1), (2)

      Pin Name           503-Pin PGA       599-Pin PGA         600-Pin BGA          600-Pin BGA
                         EPF10K100         EPF10K130V          EPF10K100A           EPF10K130V
                                           EPF10K250A                               EPF10K250A

No Connect (N.C.)                                       AK5, AL4, AM3, AM2,

(14)                                                      AM1, AJ5, AL2, AK4,

                                                          AL1, AK3, AJ4, AH5,

                                                          AK2, AK1, AJ3, AJ2,
                                                          G1, G2, G3, F1, F2,

                                                          H5, G4, F3, E1, E3,
                                                          F4, G5, D1, D2, D3,

                                                          E4, E32, D33, D34,
                                                          D35, G31, F32, E33,

                                                          E34, E35, F33, G32,
                                                          H31, F34, G33, G34,

                                                          G35, AB34, AB33,
                                                          AB32, AB31, AC35,

                                                          AC34, AC33, AC32,
                                                          AC31, AD34, AD33,

                                                          AD32, AD31, AE35,
                                                          AE34, AE33

Total User I/O Pins 406               470                 406                  470

(9)

Notes to tables:
(1) All pins that are not listed are user I/O pins.
(2) Pin-out information on FLEX 10KA devices (except EPF10K50V, EPF10K130V, and EPF10K100A devices) and

       FLEX 10KB devices are preliminary. Contact Altera Applications for the latest pin-out information.
(3) This pin is a dedicated pin; it is not available as a user I/O pin.
(4) This pin can be used as a user I/O pin if it is not used for its device-wide or configuration function.
(5) This pin can be used as a user I/O pin after configuration.
(6) This pin is tri-stated in user mode.
(7) The optional JTAG pin TRST is not used in the 144-pin TQFP package.
(8) To maintain pin compatibility when transferring to the EPF10K10 device from any other device in the 208-pin PQFP

       package, do not use these pins as user I/O pins.
(9) The user I/O pin count includes dedicated input pins, dedicated clock pins, and all I/O pins.
(10) To maintain pin compatibility when transferring to the EPF10K30 device from any other device in the 356-pin BGA

       package, do not use these pins as user I/O pins.
(11) To maintain pin compatibility when transferring from the EPF10K100 to the EPF10K70 in the 503-pin PGA package,

       do not use these pins as user I/O pins.
(12) This pin shows the status of the ClockLock and ClockBoost circuitry. When the ClockLock and ClockBoost circuitry

       is locked to the incoming clock and generates an internal clock, LOCK is driven high. LOCK remains high if a periodic
       clock stops clocking. The LOCK function is optional; if the LOCK output is not used, this pin is a user I/O pin.
(13) This pin drives the ClockLock and ClockBoost circuitry.
(14) To maintain pin compatibility when transferring a to the EPF10K100A device from another device in the 600-pin
       BGA package, do not use these pin as user I/O pins.
(15) This pin is the power or ground for the ClockLock and ClockBoost circuitry. To ensure noise resistance, the power
       and ground supply to the ClockLock and ClockBoost circuitry should be isolated from the power and ground to the
       rest of the device.

Altera Corporation                                                                               113
FLEX 10K Embedded Programmable Logic Family Data Sheet

Revision History                                                                 The information contained in the FLEX 10K Programmable Logic
                                                                                 Family Data Sheet version 3.10 supersedes information published in
                                                                                 previous versions.

                                                                                 Version 3.10 Changes

                                                                                 The FLEX 10K Programmable Logic Family Data Sheet version 3.10
                                                                                 contains the following changes:

                                                                                 s All references to FLEX 10KB devices were deleted.
                                                                                 s Information on PCI clamping diode was added.
                                                                                 s Information on ByteBlasterMV parallel port download cable

                                                                                       was added.
                                                                                 s Timing information for EPF10K50V, EPF10K70, and

                                                                                       EPF10K100A devices was revised.
                                                                                 s K constant values in the Power Consumption section was

                                                                                       updated.
                                                                                 s ICCACTIVE vs. Operating Frequency graphs for EPF10K30A,

                                                                                       EPF10K100B, and EPF10K250A devices were added to
                                                                                       Figure 29.
                                                                                 s MultiVolt I/O interface section was updated.
                                                                                 s VCCINT and VCCIO pins of the 240-pin PQFO/RQFP package for
                                                                                       EPF10K30A and EPF10K100A devices were revised in Table 24.

                                                                                Altera, MAX, MAX+PLUS, MAX+PLUS II, AHDL, FLEX 10K, FLEX 10KA, FLEX 10KE, MultiVolt, BitBlaster,
                                                                                 ByteBlaster, ByteBlasterMV, EPF10K10, EPF10K20, EPF10K30, EPF10K30A, EPF10K40, EPF10K50,
2610 Orchard Parkway                                                             EPF10K50V, EPF10K70, EPF10K100, EPF10K100A, EPF10K130V, EPF10K250A, EPF10K100B, Clocklock,
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