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FAN5026MTC_Q

器件型号:FAN5026MTC_Q
器件类别:半导体    其他集成电路(IC)   
文件大小:6620.77KB,共14页
厂商名称:Fairchild
厂商官网:http://www.fairchildsemi.com/
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器件描述

电流型 pwm 控制器 pfc controller

参数
制造商: Fairchild Semiconductor
RoHS:
输出端数量: 2
占空因数(最大值): 10 % (Min)
输出电压: 0.9 V to 5.5 V
安装风格: SMD/SMT
封装 / 箱体: TSSOP-28
开关频率: 345 KHz
工作电源电压: 5 V
最大工作温度: + 85 C
封装: Tube
最小工作温度: - 40 C
同步管脚: No
拓扑结构: Buck

FAN5026MTC_Q器件文档内容

                                                                                   March 2008                           FAN5109 -- Dual Bootstrapped 12V MOSFET Driver

FAN5109
Dual Bootstrapped 12V MOSFET Driver

Features                                                    Description

Drives N-Channel High-Side and Low-Side MOSFETs            The FAN5109 is a dual high-frequency MOSFET driver,
                                                            specifically designed to drive N-Channel power
   in a Synchronous Buck Configuration                      MOSFETs in a synchronous-rectified buck converter.
                                                            These drivers, combined with a Fairchild multi-phase
Enhanced Upgrade to FAN5009                                pulse-width-modulated (PWM) controller and power
Direct Interface to FAN5019, FAN5182, and Other            MOSFETs, form a complete core voltage regulator
                                                            solution for advanced microprocessors.
   Compatible PWM Controllers
                                                            The FAN5109 drives the upper and lower MOSFET
12V High-Side and 12V Low-Side Drive                       gates of a synchronous buck regulator to 12VGS. The
Internal Adaptive Shoot-Through Protection                 upper gate drive includes an integrated boot diode and
Fast Rise and Fall Times                                   requires only an external bootstrap capacitor (CBOOT).
Switching Frequency Above 500kHz                           The output drivers have the capacity to efficiently switch
OD input for Output Disable Allows Synchronization       power MOSFETs at frequencies up to 500KHz. The
                                                            circuit's adaptive shoot-through protection prevents both
   with PWM Controller                                      MOSFETs from conducting simultaneously.

SOIC-8 Package                                             The FAN5109 is rated for operation from 0C to +85C
                                                            and is available in a low-cost SOIC-8 package.
Applications

Multi-Phase VRM/VRD Regulators for

   Microprocessor Power

High-Current, High-Frequency DC/DC Converters
High-Power Modular Supplies

Related Application Notes

Application Note AN-6003 -- "Shoot-through" in

   Synchronous Buck Converters

Application Note AN-6065 -- FAN5109 VCC Bypass

   Considerations to Reduce Voltage Spikes

Ordering Information

Part Number         Operating                            Package  Packing Method   Quantity Per Reel
             Temperature Range                                      Tape and Reel            2500

FAN5109MX                                   0C to 85C  SOIC-8

All packages are lead free per JEDEC: J-STD-020B standard.

2005 Fairchild Semiconductor Corporation                                         www.fairchildsemi.com
FAN5109 Rev. 1.2.0
Application Diagram                                                                                                                 FAN5109 -- Dual Bootstrapped 12V MOSFET Driver

                                                                                                   12V

                                                                4 VCC

                                                                                          D1       CVC C

PWM 2                                                              BOOT                   CBOOT
  OD 3
                                                                1
                                                                                      Q1

                                                                   HDRV

                                                                8

         Overlap                                                7 SW                           L1          VOU T
        Protection
                                            VCC                         Q2                         C
          Circuit                                                                                     OUT

                                                                5 LDRV

                                                                6 PGND

                                            Figure 1. Typical FAN5109 Application

Block Diagram

                                                                                          VCC           VCC

OD                                                                                                      BOOT

PWM                                                                                                                           HDRV

                                                        tFall                             VCC/3 1.2V

                                                         Delay                                                                SW

                                            tFall                                         1.2V

                                            Delay

2005 Fairchild Semiconductor Corporation  Figure 2. Functional Block Diagram            VCC
FAN5109 Rev. 1.2.0                                                                                          LDRV
                                                                         2 of 14                              GND

                                                                                                          www.fairchildsemi.com
Pin Configuration                                                                                        FAN5109 -- Dual Bootstrapped 12V MOSFET Driver

                                            BOOT   1           8  HDRV
                                             PWM                  SW
                                                   2 FAN 7        PGND
                                               OD  3 5009 6       LDRV
                                              VCC
                                                   4           5

                                            Figure 3. Pin Assignments

Pin Definitions

Pin #  Name                                                    Description

   1   BOOT  Bootstrap Supply Input. Provides voltage supply to the high-side MOSFET driver. Connect to
   2         the bootstrap capacitor (see the Applications section).
   3
   4   PWM PWM Signal Input. This pin accepts a logic-level PWM signal from the controller.
   5
   6   OD Output Disable. When LOW, this pin disables FET switching (HDRV and LDRV are held LOW).
   7
   8   VCC Power Input. +12V chip bias power. Bypass with a 1F ceramic capacitor.

       LDRV Low-Side Gate Drive Output. Connect to the gate of low-side power MOSFET(s).

       PGND Power ground. Connect directly to the source of the low-side MOSFET(s).

       SW    Switch Node Input. Connect as shown in Figure 1. SW provides return for the high-side
             bootstrapped driver and acts as a sense point for the adaptive shoot-through protection.

       HDRV High-Side Gate Drive Output. Connect to the gate of high-side power MOSFET(s).

2005 Fairchild Semiconductor Corporation                                                   www.fairchildsemi.com
FAN5109 Rev. 1.2.0
                                                      3 of 14
Absolute Maximum Ratings                                                                                                FAN5109 -- Dual Bootstrapped 12V MOSFET Driver

Stresses exceeding the absolute maximum ratings may damage the device. The device may not function or be
operable above the recommended operating conditions and stressing the parts to these levels is not recommended.
In addition, extended exposure to stresses above the recommended operating conditions may affect device
reliability. The absolute maximum ratings are stress ratings only. Absolute maximum ratings apply individually, not in
combination. Unless otherwise specified, voltages are referenced to PGND.

                                            Parameter                    Min.               Max.     Unit
                                                                                             15.0      V
VCC to GND         Continuous                                            -0.3                19.0      V
                                                                                              5.5      V
VCC to GND         Transient (t=4ns, f=500kHz)                           -0.3                  15      V
                                                                                               25      V
PWM and OD to GND                                                        -0.3                15.0      V
                                                                                             17.0
SW to GND          Continuous                                            -1                  30.0      V
                                                                                               38
                   Transient (t=100ns, f=500kHz)                         -5(1)            VBOOT+0.3
                                                                                              VCC
BOOT to SW         Continuous                                            -0.3              VCC+0.3
                                                                                           VCC+2.0
                   Transient (t<20ns, f=500kHz)                          -2.0

BOOT to GND        Continuous                                            -0.3

                   Transient (t=100ns, f=500kHz)

HDRV to GND        Continuous                                            VSW -1
LDRV to GND        Transient (t=200ns)                                    -0.5
                   Transient (t<20ns, f=500kHz)                          -2.0(1)
                                                                         -2.0(1)

Note:
1. For transient derating beyond the levels indicated, refer to Figure 17 and Figure 18.

Thermal Information

Symbol                                  Parameter                        Min.     Typ.    Max.       Unit
    TJ      Junction Temperature                                           0              +150        C
   TSTG     Storage Temperature                                           -65      40     +150        C
    TL      Lead Soldering Temperature, 10 seconds                                140     +300        C
   TVP      Vapor Phase, 60 seconds                                                       +215        C
    TLI     Infrared, 15 seconds                                                          +220        C
    PD      Power Dissipation, TA=25C                                                     715       mW
   JC       Thermal Resistance, Junction-to-Case                                                     C/W
    JA      Thermal Resistance, Junction-to-Ambient                                                  C/W

Recommended Operating Conditions

The Recommended Operating Conditions table defines the conditions for actual device operation. Recommended
operating conditions are specified to ensure optimal performance to the datasheet specifications. Fairchild does not
recommend exceeding them or designing to Absolute Maximum Ratings.

Symbol                  Parameter                            Conditions  Min.     Typ.    Max.       Unit
   VCC      Supply Voltage                             VCC to GND        10.0     12.0    13.5         V
    TA      Ambient Temperature                                                            +85        C
    TJ      Junction Temperature                                           0              +125        C
                                                                           0

2005 Fairchild Semiconductor Corporation                                                           www.fairchildsemi.com
FAN5109 Rev. 1.2.0
                                                       4 of 14
Electrical Characteristics                                                                                                FAN5109 -- Dual Bootstrapped 12V MOSFET Driver

VCC and VLDRV=12V, and TA=25C using the circuit in Figure 4 unless otherwise noted, each side. The "" denotes
specifications that apply over the full operating temperature range.

Symbol            Parameter                 Conditions                  Min. Typ. Max. Unit

Input Supply

VCC            VCC Voltage Range                                     6.4   12.0 13.5  V
                                                                     
ICC            VCC Current                  OD =0V                           2.5  4.0   mA

OD Input       Input High Voltage                                     2.0              V
   VIH (OD)    Input Low Voltage                                    
   VIL (OD)                                                                       0.8   V

VHYS(OD)       Input Hysteresis                                             550        mV
   IOD         Input Current                                          300
                                            OD =3.0V                              +300 nA
tpdl(OD)      Propagation Delay(3)         See Figure 5
tpdh(OD)                                                                     25   40    ns

                                                                             15   30    ns

PWM Input

VIH(PWM)       Input High Voltage                                     3.5              V
VIL(PWM)       Input Low Voltage
IIL(PWM)       Input Current                                                     0.8   V

                                                                       -1        +1    A

High-Side Driver

    RHUP       Output Resistance, Sourcing  VBOOT VSW=12V                  2.5  3.3   
ISOURCE(LDRV)  Source Current(3)            VDS=-10V
               Output Resistance, Sinking   VBOOT VSW=12V                  2.0        A
    RHDN       Sink Current(3)              VDS=10V
ISINK(HDRV)   Transition Times(3,5)        See Figure 4                     1.1  1.5   

   tR(HDRV)    Propagation Delay(3,4)       See Figure 6                     3.0        A
    t(HDRV)
  tpdh(HDRV)                                                                 25   40    ns
   tdl(HDRV)
                                                                             15   25    ns

                                                                             40   55    ns

                                                                             25   40    ns

Low-Side Driver

RLUP           Output Resistance, Sourcing                                   2.0  2.6   

ISOURCE(LDRV) Source Current(3)             VDS=-10V                         2.7        A

   RLDN        Output Resistance, Sinking   VDS=10V                          0.9  1.2   
ISINK(LDRV)    Sink Current(3)              See Figure 4
                                                                             3.5        A
                                            See Figure 6
tR(LDRV)       Transition Times(3,5)        See Adaptive Gate Drive          20   30    ns
tF(LDRV)                                    Circuit Description
                                                                             15   25    ns

tpdh(LDRV)                                                                   20   30    ns

tpdl(LDRV)     Propagation Delay(3,4)                                        15   25    ns

tpdh(LDF)                                                                    160        ns

Notes:
2. Limits at operating temperature extremes are guaranteed by design, characterization, and statistical quality control.
3. Specifications guaranteed by design and characterization (not production tested).
4. For propagation delays, tpdh refers to low-to-high signal transition. tpdl refers to high-to-low signal transition.
5. Transition times are defined for 10% and 90% of DC values.

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Test Diagrams                                                                             FAN5109 -- Dual Bootstrapped 12V MOSFET Driver

               12V                          HDRV 8                                3000pF
                                               SW 7
                                1 BOOT
                                2 PWM       PGND 6
                                3 OD        LDRV 5 3000pF
                                4 VCC
                         1F

                                            Figure 4. Test Circuit

                                            Figure 5. Output Disable Timing

                                            Figure 6. Adaptive Gate Drive Timing

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Typical Performance Characteristics                                                                   FAN5109 -- Dual Bootstrapped 12V MOSFET Driver

Figure 7. Gate Drive Rise and Fall Times (1)           Figure 8. Gate Drive Rise and Fall Times (2)

Figure 9. HDRV Rise and Fall Times vs. CLOAD           Figure 10. LDRV Rise and Fall Times vs. CLOAD

Figure 11. HDRV Normalized Impedance                   Figure 12. LDRV Normalized Impedance
                    vs. Temperature                                        vs. Temperature

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Typical Performance Characteristics (Continued)                                                  FAN5109 -- Dual Bootstrapped 12V MOSFET Driver

Figure 13. HDRV Pull-Up (Sourcing)                   Figure 14. LDRV Pull-Up (Sourcing)

Figure 15. HDRV Pull-Down (Sinking)                  Figure 16. LDRV Pull-Down (Sinking)

Figure 17. Negative SW Voltage Transient             Figure 18. Negative LDRV Voltage Transient

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Typical Performance Characteristics (Continued)                                           FAN5109 -- Dual Bootstrapped 12V MOSFET Driver

ICC{mA}=2 x VCC x (0.26 + 3.38 x fSW), where fSW is in MHz.

                                              Figure 19. Operating Current vs. Frequency

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Circuit Description                                         Adaptive Gate Drive Circuit                               FAN5109 -- Dual Bootstrapped 12V MOSFET Driver

The FAN5109 is optimized for driving N-channel              The FAN5109 advanced design ensures minimum
MOSFETs in a synchronous buck converter topology. A         MOSFET dead-time, while eliminating potential shoot-
single PWM input signal is all that is required to          through (cross-conduction) currents. It senses the state
properly drive the high-side and low-side MOSFETs.          of the MOSFETs and adjusts the gate drive adaptively
                                                            to ensure they do not conduct simultaneously. Refer to
For an illustration of the FAN5109 and its features, refer  the gate drive rise and fall time waveforms in Figure 7
to the Typical Application diagram in Figure 1 and          and Figure 8 for the relevant timing information.
Functional Block diagram in Figure 2.
                                                            To prevent overlap during the low-to-high switching
Low-Side Driver                                             transition (Q2 OFF to Q1 ON), the adaptive circuitry
                                                            monitors the voltage at the LDRV pin. When the PWM
The low-side driver (LDRV) is designed to drive ground-     signal goes HIGH, Q2 begins to turn OFF after a
referenced, low-RDS(on), N-channel MOSFETs. The bias        propagation delay, as defined by tpdl(LDRV) parameter.
for LDRV is internally connected between VCC and            Once the LDRV pin is discharged below ~1.3V, Q1
PGND. When the driver is enabled, the driver's output       begins to turn ON after adaptive delay tpdh(HDRV).
is 180 out of phase with the PWM input. When the
FAN5109 is disabled ( OD =0V), LDRV is held LOW.            To preclude overlap during the high-to-low transition
                                                            (Q1 OFF to Q2 ON), the adaptive circuitry monitors the
High-Side Driver                                            voltage at the SW pin. When the PWM signal goes
                                                            LOW, Q1 begins to turn OFF after a propagation delay
The high-side driver (HDRV) is designed to drive a          (tpdl(HDRV)). Once the SW pin falls below ~VCC/3, Q2
floating N-channel MOSFET. The bias voltage for the         begins to turn ON after adaptive delay tpdh(LDRV).
high-side driver is developed by a bootstrap supply
circuit, consisting of an external diode and bootstrap      Additionally, VGS of Q1 is monitored. When VGS(Q1) is
capacitor (CBOOT).                                          discharged below ~1.3V, a secondary adaptive delay is
                                                            initiated, which results in Q2 being driven ON after
During start-up, SW is held at PGND, allowing CBOOT to      tpdh(LDF), regardless of the SW state. This function is
charge to VCC through the diode. When the PWM input         implemented to ensure CBOOT is recharged after each
goes HIGH, HDRV begins to charge the high-side              switching cycle, particularly for cases where the power
MOSFET gate (Q1). During this transition, charge is         converter is sinking current and the SW voltage does
transferred from CBOOT to Q1's gate. As Q1 turns on,        not fall below the VCC/3 adaptive threshold. The
SW rises to VIN, forcing the BOOT pin to VIN + VC(BOOT),    secondary delay tpdh(LDF) is longer than tpdh(LDRV).
which provides sufficient VGS enhancement for Q1. To
complete the switching cycle, Q1 is turned off by pulling
HDRV to SW. CBOOT is recharged to VCC when SW falls
to PGND.

HDRV output is in phase with the PWM input. When the
driver is disabled, the high-side gate is held low.

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Application Information                                                                                                     FAN5109 -- Dual Bootstrapped 12V MOSFET Driver

Supply Capacitor Selection                                PH(R) and PH(F) are internal dissipations for the rising and
                                                          falling edges, respectively:
For the supply input (VCC), a local ceramic bypass
capacitor is recommended to reduce the noise and to       PH(R)  = PQ1              R HUP  + RG                      (6)
supply the peak current. Use at least a 1F, X7R or                            RHUP + RE
X5R capacitor. Keep this capacitor close to the VCC
and PGND pins.                                            PH(F)  = PQ1              R HDN  +  RG                     (7)
                                                                              RHDN + RE

                                                          PQ1    =  1     QG1    VGS(Q1)   fSW                     (8)
                                                                     2

Bootstrap Circuit                                         As described in Equations 6 and 7, the total power
                                                          consumed driving the gate is divided in proportion to the
The bootstrap circuit uses a charge storage capacitor     resistances in series with the MOSFET's internal gate
(CBOOT) and an external diode, as shown in Figure 1.      node, as shown below:
These components should be selected after the high-
side MOSFET has been chosen. The required                 BOOT
capacitance is determined using the following equation:                                                        Q1

CBOOT  =     QG                             (1)
          VBOOT
                                                                    RHUP
where QG is the total gate charge of the high-side                                             RE       RG
MOSFET and VBOOT is the voltage droop allowed on                        HDRV
the high-side MOSFET drive. For example, the QG of                                                   G
the FDD6696 MOSFET is about 35nC at 12VGS. For an
allowed droop of ~300mV, the required bootstrap                     RHDN                                           S
capacitance is 100nF. A good quality ceramic capacitor
must be used. The average diode forward current,                              SW
IF(AVG), can be estimated by:
                                                                        Figure 20. Driver Dissipation Model

IF(AVG) = QGATE fSW                       (2)           RG is the gate resistance internal to the FET. RE is the
                                                          external gate drive resistor implemented in many
where FSW is the switching frequency of the controller.   designs. Note that the introduction of RE can reduce
                                                          driver power dissipation, but excess RE may cause
The peak surge current rating of the diode should be      errors in the adaptive gate drive circuitry. For more
checked in-circuit, since this is dependent on the        information, please refer to Application Note AN-6003,
equivalent impedance of the entire bootstrap circuit,     "Shoot-through" in Synchronous Buck Converters.
including the PCB traces.

Thermal Considerations                                    PLDRV is dissipation of the lower FET driver:

Total device dissipation:                                 PLDRV = PL(R) + PL(F)                                       (9)

PD = PQ + PHDRV + PLDRV                     (3)           where PH(R) and PH(F) are internal dissipations for the
                                                          rising and falling edges, respectively:

PQ represents quiescent power dissipation:                                          RLUP
                                                                              RLUP + RE
PQ = VCC [4mA + 0.036 (fSW - 100)]        (4)           PL(R)  = PQ2                        + RG                   (10)
                                                                                                                      (11)
fSW is switching frequency (in kHz).                      PL(F)  = PQ2              RLDN      + RG
                                                                              RHDN + RE
QG1 is total gate charge of the upper FET (Q1) for its
applied VGS.                                              PQ2    =  1     Q  G2   VGS(Q2) fSW                     (12)
                                                                     2
PHDRV represents internal power dissipation of the upper
FET driver.

PHDRV = PH(R) + PH(F)                       (5)

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Layout Considerations                                      Figure 21. Recommended Layout for SOIC-8  FAN5109 -- Dual Bootstrapped 12V MOSFET Driver
                                                                                   (Not to Scale)
Use the following general guidelines when designing
printed circuit boards (see Figure 21):

Trace out the high-current paths and use short, wide

   (>25 mil) traces to make these connections.

Connect the PGND pin as close as possible to the

   source of the lower MOSFET.

The VCC bypass capacitor should be located as close

   as possible to the driver's VCC and PGND pins and
   connected to the top layer.

Use vias to other layers where possible to maximize

   thermal conduction away from the IC.

Note!

The further the VCC bypass capacitor is located away
from the driver, the less effective it is in limiting VCC
spikes. Locate the capacitor as close as possible to the
driver and connect it as shown in Figure 21.

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Physical Dimensions                                                                                                                 FAN5109 -- Dual Bootstrapped 12V MOSFET Driver

             5.00                                       A                          0.65
             4.80                                                                          5.60
                                                  5
              3.81
                                                                B
           8

6.20                                              4.00                       1.75
5.80                                              3.80

PIN ONE    1                                      4

INDICATOR                                   1.27

(0.33)                                                0.25 M C B A                             1.27

                                                                             LAND PATTERN RECOMMENDATION

           0.25                                                                              SEE DETAIL A
           0.10
                                                                                                 0.25
1.75 MAX                                          C                                              0.19

    R0.10                                   0.51          0.10 C              OPTION A - BEVEL EDGE
R0.10                                       0.33
8                                                                        OPTION B - NO BEVEL EDGE
0                                         0.50  x  45
0.90                                       0.25                    NOTES: UNLESS OTHERWISE SPECIFIED
0.406                                            GAGE PLANE          A) THIS PACKAGE CONFORMS TO JEDEC
                                                                          MS-012, VARIATION AA, ISSUE C,
                                                     0.36             B) ALL DIMENSIONS ARE IN MILLIMETERS.
                                                                      C) DIMENSIONS DO NOT INCLUDE MOLD
                           SEATING PLANE                                  FLASH OR BURRS.
                                                                      D) LANDPATTERN STANDARD: SOIC127P600X175-8M.
                (1.04)                                                E) DRAWING FILENAME: M08AREV13

           DETAIL A

              SCALE: 2:1

                                                Figure 22. 8-Lead SOIC Package, 0.150mm

Package drawings are provided as a service to customers considering Fairchild components. Drawings may change in any manner
without notice. Please note the revision and/or date on the drawing and contact a Fairchild Semiconductor representative to verify
or obtain the most recent revision. Package specifications do not expand the terms of Fairchild's worldwide terms and conditions,
specifically the warranty therein, which covers Fairchild products.

Always visit Fairchild Semiconductor's online packaging area for the most recent package drawings:
http://www.fairchildsemi.com/packaging/

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