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FAIXF972MPCA4

器件型号:FAIXF972MPCA4
器件类别:热门应用    无线_射频_通信   
厂商名称:Intel
厂商官网:http://www.intel.com/
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器件描述

DATACOM, ETHERNET TRANSCEIVER, PQFP48

数据通信, 以太网收发器, PQFP48

参数

FAIXF972MPCA4功能数量 1
FAIXF972MPCA4端子数量 48
FAIXF972MPCA4最大工作温度 70 Cel
FAIXF972MPCA4最小工作温度 0.0 Cel
FAIXF972MPCA4额定供电电压 3.3 V
FAIXF972MPCA4加工封装描述 ROHS COMPLIANT, LQFP-48
FAIXF972MPCA4状态 ACTIVE
FAIXF972MPCA4包装形状 SQUARE
FAIXF972MPCA4包装尺寸 FLATPACK, LOW PROFILE, FINE PITCH
FAIXF972MPCA4表面贴装 Yes
FAIXF972MPCA4端子形式 GULL WING
FAIXF972MPCA4端子间距 0.5000 mm
FAIXF972MPCA4端子位置 QUAD
FAIXF972MPCA4包装材料 PLASTIC/EPOXY
FAIXF972MPCA4温度等级 COMMERCIAL
FAIXF972MPCA4通信类型 ETHERNET TRANSCEIVER

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FAIXF972MPCA4器件文档内容

Intel LXT972M Single-Port 10/100 Mbps
PHY Transceiver

                                                                                                                             Datasheet

The Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver is an IEEE compliant Fast
Ethernet PHY Transceiver that directly supports both 100BASE-TX and 10BASE-T applications. It
provides a Media Independent Interface (MII) for easy attachment to 10/100 Media Access
Controllers (MACs). Both full and half-duplex operation at 10 Mbps and 100 Mbps is supported.
Operation mode can be set to auto-negotiation, parallel detection, or manual control. The device is
powered from a single 3.3V power supply.

Applications

Combination 10BASE-T/100BASE-TX                                              10/100 Personal Computer Memory Card
   Network Interface Cards (NICs)                                               International Association (PCMCIA) cards

Wireless access points                                                       Cable Modems and Set-Top Boxes
Network printers

Product Features

3.3V Operation                                                               Carrier Sense Multiple Access / Collision
IEEE 802.3-compliant 10BASE-T or                                               Detection (CSMA/CD) or full-duplex
                                                                                operation
   100BASE-TX with integrated filters
Auto-negotiation and parallel detection                                      JTAG boundary scan
MII interface with extended register                                         MDIO serial port or hardware pin

   capability                                                                   configurable
Robust baseline wander correction                                            Integrated, programmable LED drivers

                                                                              48-pin Low-profile Quad Flat Package

     RESET_L             Management /                                                                       Power Supply              VCC
    ADDR[1:0]                                                                                                                         GND
                         Mode Select    Register Set                            Clock                                                 REFCLK/XI
           MDIO              Logic                                           Generator                                                XO
            MDC
                                                            Manchester   10  OSP                +                                     TPOP
         TX_EN                                                Encoder                                                                 TPON
       TXD[3:0]                                                              Pulse        TP
                 TX PCS               Parallel/Serial       Scrambler 100    Shaper                                   TP Out         TDI
       TX_CLK                           Converter           & Encoder                     Driver -                    JTAG    5 TDO

LED/CFG[3:1]                                               Auto                                                                      TMS
                                                       Negotiation                                                                   TCK
            COL                                                                                                                      TRST_L
                            Register
       RX_CLK                  Set                                                                                                    TPIP
      RXD[3:0]                                                                                                                        TPIN
                 Collision                                Clock                   Media        OSP                 +
         RX_DV    Detect                               Generator                  Select                                              B3387-13
            CRS                                                                           Adaptive EQ with  100TX
                                                                             OSP          Baseline Wander
         RX_ER                                                                                                     -
                                                                             Slicer          Cancellation

                                        Serial-to-           Manchester                                               TP In
                                         Parallel      10 Decoder
                                        Converter
                 RX PCS  Carrier Sense                 100   Decoder &                                             +
                           Data Valid                       Descrambler
                          Error Detect                                                                      10BT

                                                                                                                   -

                                                                                                            Document Number: 302875-005
                                                                                                                 Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

INFORMATION IN THIS DOCUMENT IS PROVIDED IN CONNECTION WITH INTEL PRODUCTS. NO LICENSE, EXPRESS OR IMPLIED, BY
ESTOPPEL OR OTHERWISE, TO ANY INTELLECTUAL PROPERTY RIGHTS IS GRANTED BY THIS DOCUMENT. EXCEPT AS PROVIDED IN
INTEL'S TERMS AND CONDITIONS OF SALE FOR SUCH PRODUCTS, INTEL ASSUMES NO LIABILITY WHATSOEVER, AND INTEL DISCLAIMS
ANY EXPRESS OR IMPLIED WARRANTY, RELATING TO SALE AND/OR USE OF INTEL PRODUCTS INCLUDING LIABILITY OR WARRANTIES
RELATING TO FITNESS FOR A PARTICULAR PURPOSE, MERCHANTABILITY, OR INFRINGEMENT OF ANY PATENT, COPYRIGHT OR OTHER
INTELLECTUAL PROPERTY RIGHT. Intel products are not intended for use in medical, life saving, life sustaining, critical control or safety systems, or
in nuclear facility applications.

Intel may make changes to specifications and product descriptions at any time, without notice.

The Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver may contain design defects or errors known as errata which may cause the product to
deviate from published specifications. Current characterized errata are available on request.

Contact your local Intel sales office or your distributor to obtain the latest specifications and before placing your product order.

Copies of documents which have an ordering number and are referenced in this document, or other Intel literature may be obtained by calling
1-800-548-4725 or by visiting Intel's website at http://www.intel.com.

Intel and the Intel logo are trademarks or registered trademarks of Intel Corporation or its subsidiaries in the United States and other countries.

*Other names and brands may be claimed as the property of others.

Copyright 2005, Intel Corporation.

2                                                       Datasheet

                                                        Document Number: 302875-005
                                                             Revision Date: 27-Oct-2005
                             Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

Contents

1.0        Introduction to This Document ......................................................................................... 10

           1.1 Document Overview ............................................................................................10
           1.2 Related Documents............................................................................................. 10

2.0        Block Diagram for Intel LXT972M Transceiver............................................................... 11

3.0        Pin Assignments for Intel LXT972M Transceiver ...........................................................12

4.0        Signal Descriptions for Intel LXT972M Transceiver ....................................................... 15

5.0        Functional Description...................................................................................................... 21

           5.1 Device Overview .................................................................................................22
                      5.1.1 Comprehensive Functionality ................................................................. 22
                      5.1.2 Optimal Signal Processing Architecture ................................................. 22

           5.2 Network Media / Protocol Support.......................................................................23
                      5.2.1 10/100 Network Interface .......................................................................23
                      5.2.2 MII Data Interface ................................................................................... 25
                      5.2.3 Configuration Management Interface ..................................................... 25

           5.3 Operating Requirements .....................................................................................28
                      5.3.1 Power Requirements ..............................................................................28
                      5.3.2 Clock Requirements ............................................................................... 28

           5.4 Initialization.......................................................................................................... 29
                      5.4.1 MDIO Control Mode and Hardware Control Mode .................................31
                      5.4.2 Reduced-Power Modes .......................................................................... 31
                      5.4.3 Reset for Intel LXT972M Transceiver................................................... 31
                      5.4.4 Hardware Configuration Settings ...........................................................33

           5.5 Establishing Link .................................................................................................34
                      5.5.1 Auto-Negotiation.....................................................................................34
                      5.5.2 Parallel Detection ................................................................................... 35

           5.6 MII Operation....................................................................................................... 36
                      5.6.1 MII Clocks............................................................................................... 37
                      5.6.2 Transmit Enable .....................................................................................38
                      5.6.3 Receive Data Valid ................................................................................. 38
                      5.6.4 Carrier Sense ......................................................................................... 39
                      5.6.5 Error Signals........................................................................................... 39
                      5.6.6 Collision .................................................................................................. 39
                      5.6.7 Loopback................................................................................................ 40

           5.7 100 Mbps Operation ............................................................................................41
                      5.7.1 100BASE-X Network Operations ...........................................................41
                      5.7.2 Collision Indication ................................................................................. 44
                      5.7.3 100BASE-X Protocol Sublayer Operations ............................................ 45

           5.8 10 Mbps Operation.............................................................................................. 50
                      5.8.1 10BASE-T Preamble Handling ............................................................... 50
                      5.8.2 10BASE-T Carrier Sense .......................................................................50
                      5.8.3 10BASE-T Dribble Bits ........................................................................... 50
                      5.8.4 10BASE-T Link Integrity Test ................................................................. 51
                      5.8.5 Link Failure ............................................................................................. 51

Datasheet                    3

Document Number: 302875-005
Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

                 5.8.6 10BASE-T SQE (Heartbeat) .................................................................. 51
                 5.8.7 10BASE-T Jabber .................................................................................. 51
                 5.8.8 10BASE-T Polarity Correction................................................................ 51
      5.9 Monitoring Operations ......................................................................................... 52
                 5.9.1 Monitoring Auto-Negotiation................................................................... 52
                 5.9.2 Monitoring Next Page Exchange............................................................ 52
                 5.9.3 LED Functions........................................................................................ 53
                 5.9.4 LED Pulse Stretching ............................................................................. 54
      5.10 Boundary Scan (JTAG 1149.1) Functions .......................................................... 55
                 5.10.1 Boundary Scan Interface........................................................................ 55
                 5.10.2 State Machine ........................................................................................ 55
                 5.10.3 Instruction Register ................................................................................ 55
                 5.10.4 Boundary Scan Register ........................................................................ 56
                 5.10.5 Device ID Register ................................................................................. 56

6.0   Application Information..................................................................................................... 57

      6.1 Magnetics Information ......................................................................................... 57
      6.2 Typical Twisted-Pair Interface ............................................................................. 57

7.0   Electrical Specifications ................................................................................................... 61

      7.1 Electrical Parameters .......................................................................................... 61
      7.2 Timing Diagrams ................................................................................................. 65

8.0   Register Definitions - IEEE Base Registers ..................................................................... 75

9.0   Register Definitions - Product-Specific Registers ............................................................ 83

10.0  Intel LXT972M Transceiver Package Specifications...................................................... 90

      10.1 Top Label Markings............................................................................................. 91

11.0  Product Ordering Information ........................................................................................... 92

Figures                 Intel LXT972M Transceiver Block Diagram....................................................... 11
                        Pin Assignments for Intel LXT972M Transceiver 48-Pin LQFP Package ......... 12
                    1   Management Interface Read Frame Structure ................................................... 27
                    2   Management Interface Write Frame Structure ................................................... 27
                    3   Initialization Sequence for Intel LXT972M Transceiver ..................................... 30
                    4   Link Establishment Overview) ............................................................................. 34
                    5   Clocking for 10BASE-T ...................................................................................... 37
                    6   Clocking for 100BASE-X .................................................................................... 37
                    7   Clocking for Link Down Clock Transition ............................................................ 38
                    8   Intel LXT972M Transceiver Loopback Paths .................................................... 40
                    9   100BASE-X Frame Format ................................................................................ 41
                    10  100BASE-TX Data Path ..................................................................................... 42
                    11  100BASE-TX Reception with No Errors ............................................................. 43
                    12  100BASE-TX Reception with Invalid Symbol ..................................................... 43
                    13  100BASE-TX Transmission with No Errors ........................................................ 44
                    14
                    15

4                       Datasheet

                                                        Document Number: 302875-005
                                                             Revision Date: 27-Oct-2005
                                 Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

           16 100BASE-TX Transmission with Collision .......................................................... 44

           17                Intel LXT972M Protocol Sublayers.................................................................... 45

           18 LED Pulse Stretching ......................................................................................... 54

           19                Intel LXT972M Transceiver Typical Twisted-Pair Interface - Switch ................. 58

           20                Intel LXT972M Transceiver Typical Twisted-Pair Interface - NIC .....................59

           21                Intel LXT972M Transceiver Typical Media Independent Interface .................... 60

           22                Intel LXT972M Transceiver 100BASE-TX Receive Timing ............................... 65

           23                Intel LXT972M Transceiver 100BASE-TX Transmit Timing .............................. 66

           24                Intel LXT972M Transceiver 10BASE-T Receive Timing ................................... 67

           25                Intel LXT972M Transceiver 10BASE-T Transmit Timing .................................. 68

           26                Intel LXT972M Transceiver 10BASE-T Jabber and Unjabber Timing ............... 69

           27                Intel LXT972M Transceiver 10BASE-T SQE (Heartbeat) Timing...................... 70

           28                Intel LXT972M Transceiver Auto-Negotiation and Fast Link Pulse Timing .......71

           29                Intel LXT972M Transceiver Fast Link Pulse Timing .......................................... 71

           30                Intel LXT972M Transceiver MDIO Input Timing ................................................ 72

           31                Intel LXT972M Transceiver MDIO Output Timing .............................................72

           32                Intel LXT972M Transceiver Power-Up Timing .................................................. 73

           33                Intel LXT972M Transceiver RESET_L Pulse Width and Recovery Timing .......74

           34 PHY Identifier Bit Mapping ................................................................................. 78

           35                Intel LXT972M Transceiver LQFP Package Specifications............................... 90

           36                Sample LQFP Package - Intel LXT972M Transceiver ...................................... 91

           37                Sample Pb-Free (RoHS-Compliant) LQFP Package - Intel LX972M Transceiver

                             91

           38                Order Matrix for Intel LXT972M Transceiver ..................................................... 92

Tables                       Related Documents from Intel............................................................................. 10
                             Intel LXT972M Transceiver Signal Types ......................................................... 13
                    1        Intel LXT972M Transceiver LQFP Numeric Pin List.......................................... 13
                    2        Intel LXT972M Transceiver MII Data Interface Signal Descriptions.................. 16
                    3        Intel LXT972M Transceiver MII Controller Interface Signal Descriptions .......... 17
                    4        Intel LXT972M Transceiver Network Interface Signal Descriptions .................. 17
                    5        Intel LXT972M Transceiver Standard Bus and Interface Signal Descriptions... 17
                    6        Intel LXT972M Transceiver Configuration and LED Driver Signal Descriptions 18
                    7        Intel LXT972M Transceiver Power, Ground, No-Connect Signal Descriptions . 19
                    8        Intel LXT972M Transceiver JTAG Test Signal Descriptions ............................. 19
                    9        Intel LXT972M Transceiver Pin Types and Modes ........................................... 20
                    10       Intel LXT972M Transceiver - PHY Device Address Selections......................... 26
                    11       Hardware Configuration Settings for Intel LXT972M Transceiver .....................33
                    12
                    13       Carrier Sense, Loopback, and Collision Conditions ............................................ 39
                    14
                    15       4B/5B Coding ...................................................................................................... 46
                    16
                    17       Valid JTAG Instructions....................................................................................... 55
                    18
                    19       BSR Mode of Operation ...................................................................................... 56
                    20       Device ID Register for Intel LXT972M Transceiver ........................................... 56
                    21
                    22       Magnetics Requirements.....................................................................................57

                             I/O Pin Comparison of NIC and Switch RJ-45 Setups ........................................57
                             Absolute Maximum Ratings for Intel LXT972M Transceiver ............................. 61
                             Recommended Operating Conditions for Intel LXT972M Transceiver ..............61

Datasheet                        5

Document Number: 302875-005
Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

   23 Digital I/O Characteristics (Except for MII, XI/XO, and LED/CFG Pins) .............. 62

   24  Digital I/O Characteristics1 - MII Pins .................................................................. 62

   25 I/O Characteristics - REFCLK/XI and XO Pins.................................................... 63

   26 I/O Characteristics - LED/CFG Pins .................................................................... 63

   27 100BASE-TX Transceiver Characteristics .......................................................... 64

   28 10BASE-T Transceiver Characteristics............................................................... 64

   29 10BASE-T Link Integrity Timing Characteristics ................................................. 64

   30  Intel LXT972M Transceiver 100BASE-TX Receive Timing Parameters ........... 65

   31  Intel LXT972M Transceiver 100BASE-TX Transmit Timing Parameters ......... 66

   32  Intel LXT972M Transceiver 10BASE-T Receive Timing ................................... 67

   33  Intel LXT972M Transceiver 10BASE-T Transmit Timing .................................. 68

   34  Intel LXT972M Transceiver 10BASE-T Jabber and Unjabber Timing............... 69

   35  Intel LXT972M Transceiver 10BASE-T SQE (Heartbeat) Timing ..................... 70

   36  Intel LXT972M Transceiver Auto-Negotiation / Fast Link Pulse Timing ............ 71

   37  Intel LXT972M Transceiver MDIO Timing ......................................................... 72

   38  Intel LXT972M Transceiver Power-Up Timing .................................................. 73

   39  Intel LXT972M Transceiver RESET_L Pulse Width and Recovery Timing ....... 74

   40 Register Set for IEEE Base Registers................................................................. 75

   41 Control Register - Address 0, Hex 0 ................................................................... 76

   42 MII Status Register #1 - Address 1, Hex 1 .......................................................... 77

   43 PHY Identification Register 1 - Address 2, Hex 2 ............................................... 78

   44 PHY Identification Register 2 - Address 3, Hex 3 ............................................... 78

   45 Auto-Negotiation Advertisement Register - Address 4, Hex 4 ............................ 79

   46 Auto-Negotiation Link Partner Base Page Ability Register - Address 5, Hex 5... 80

   47 Auto-Negotiation Expansion - Address 6, Hex 6 ................................................. 81

   48 Auto-Negotiation Next Page Transmit Register - Address 7, Hex 7 ................... 82

   49 Auto-Negotiation Link Partner Next Page Receive Register - Address 8, Hex 8 82

   50 Register Set for Product-Specific Registers ........................................................ 83

   51 Configuration Register - Address 16, Hex 10...................................................... 84

   52 Status Register #2 - Address 17, Hex 11 ............................................................ 85

   53 Status Change Register - Address 19, Hex 13 ................................................... 86

   54 LED Configuration Register - Address 20, Hex 14.............................................. 87

   55 Digital Configuration Register - Address 26, Hex 1A .......................................... 88

   56 Transmit Control Register - Address 30, Hex 1E ................................................ 89

   57 Product Ordering Information .............................................................................. 92

6      Datasheet

                                                        Document Number: 302875-005
                                                             Revision Date: 27-Oct-2005
                             Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

           Revision History

           Page                                  Intel LXT972M Transceiver Datasheet Revision 005
                                                                   Revision Date: 27-Oct-2005
            91
            92                                                                         Description
            92
                             Added Figure 36 "Sample LQFP Package - Intel LXT972M Transceiver" and Figure 37 "Sample
                             Pb-Free (RoHS-Compliant) LQFP Package - Intel LX972M Transceiver" under Section 10.1, "Top
                             Label Markings".
                             Modified Table 57 "Product Ordering Information": added RoHS information
                             Modified Figure 38 "Order Matrix for Intel LXT972M Transceiver".

           Page                                  Intel LXT972M Transceiver Datasheet Revision 004
              -                                                Revision Date: February 18, 2005
            10
            92                                                                         Description

                             Removed "Preliminary" label from document.
                             Added Table 1 "Related Documents from Intel"
                             Change to product ordering information in Chapter 11.0, "Product Ordering Information".

           Page                                  Intel LXT972M Transceiver Datasheet Revision 003
             1                                                  Revision Date: October 21, 2004
             11
                                                                                       Description
            12
                             Block diagram changed.
            15
                             Chapter 2.0, "Block Diagram for Intel LXT972M Transceiver". Block diagram changed.
            33
            35               Chapter 3.0, "Pin Assignments for Intel LXT972M Transceiver".
            53               - Figure 2 "Pin Assignments for Intel LXT972M Transceiver 48-Pin LQFP Package" changed.
            61               - Figure 11 "Pin Assignments for Intel LXT972M Transceiver Pb-Free 48-Pin LQFP". Added new
            66               figure for lead-free package.
                             - Table 2 "Intel LXT972M Transceiver Signal Types". Changed old Table 2 to Table 1 and table
                             text changed.
                             - Table 3 "Intel LXT972M Transceiver LQFP Numeric Pin List" changed.

                             Chapter 4.0, "Signal Descriptions for Intel LXT972M Transceiver".
                             - Table 6 "Intel LXT972M Transceiver Network Interface Signal Descriptions" changed.
                             - Table 8 "Intel LXT972M Transceiver Configuration and LED Driver Signal Descriptions"
                             changed.

                             Section 5.4.4, "Hardware Configuration Settings".
                             - Text changed.
                             - Table 13 "Hardware Configuration Settings for Intel LXT972M Transceiver" changed.

                             Section 5.5.1.3, "Controlling Auto-Negotiation". Added text.

                             Section 5.9.3, "LED Functions". Text changed.

                             Chapter 7.0, "Electrical Specifications".
                             - Table 20 "Absolute Maximum Ratings for Intel LXT972M Transceiver" changed.
                             - Table 23 "Digital I/O Characteristics (Except for MII, XI/XO, and LED/CFG Pins)" changed.
                             - Table 27 "100BASE-TX Transceiver Characteristics" changed.

                             Section 7.2, "Timing Diagrams". Added timing diagrams.

Datasheet                                                                                                                   7

Document Number: 302875-005
Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

   Page                      Intel LXT972M Transceiver Datasheet Revision 003
    75                                      Revision Date: October 21, 2004
    83
    90                                                             Description

         Chapter 8.0, "Register Definitions - IEEE Base Registers"
         - Table 40 "Register Set for IEEE Base Registers" changed.
         - Table 41 "Control Register - Address 0, Hex 0" changed.
         Chapter 9.0, "Register Definitions - Product-Specific Registers".
         - Table 50 "Register Set for Product-Specific Registers" changed.
         - Table 54 "LED Configuration Register - Address 20, Hex 14" changed.
         - Table 56 "Transmit Control Register - Address 30, Hex 1E"
         Chapter 10.0, "Intel LXT972M Transceiver Package Specifications".
         - Figure 35 "Intel LXT972M Transceiver LQFP Package Specifications" changed.

   Page                      Intel LXT972M Transceiver Datasheet Revision 002
     1                                         Revision Date: July 14, 2004
    10
    21                                                             Description
    22
    23   Text changed.
    26   Figure 1 "Intel LXT972M Transceiver Block Diagram" - Deleted ECL Driver from figure.
         Section 5.1, "Introduction" - Text changed.
    30   Section 5.2.1.1, "Twisted-Pair Interface" - Added text on MDI crossover.
         Section 5.2.1.2, "Fault Detection and Reporting" - Text changed.
    33   Section 5.3.2.1, "External Crystal/Oscillator" - Text changed.
    36   Table 12 "Hardware Configuration Settings for Intel LXT972M Transceiver" - Bit value for 0.8
    37   changed.
    45   Section 5.5.2, "Parallel Detection" - Text changed.
    47   Section 5.6.2, "Transmit Enable" - Text changed.
    47   Section 5.6.4, "Carrier Sense" - Text changed.
    47   Section 5.7.3.1.1, "Preamble Handling" - Text changed.
    48   Section 5.7.3.2.1, "Link" - Added text.
    53   Section 5.7.3.2.2, "Link Failure Override" - Added text.
         Section 5.7.3.2.4, "Receive Data Valid" - Text changed.
    80   Section 5.7.3.3.2, "Polarity Correction" - Text changed.
         Section 5.9.4, "LED Pulse Stretching" - Text changed.
    80   Table 46 "Auto-Negotiation Next Page Transmit Register - Address 7, Hex 7" - Bits 7.10:0 and 7.13
         changed.
    85   Table 47 "Auto-Negotiation Link Partner Next Page Receive Register - Address 8, Hex 8" - Bits
         8.18 and 8.10:0 changed.
         Table 52 "LED Configuration Register - Address 20, Hex 14" - Bit 20.0 changed.

         Intel LXT972M Transceiver Datasheet Revision 001
                          Revision Date: July 2, 2004

   Page                                     Description
      -
         Initial release of this document.

8        Datasheet

                                                         Document Number: 302875-005
                                                              Revision Date: 27-Oct-2005
                             Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

Datasheet                    9

Document Number: 302875-005
Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

1.0  Introduction to This Document

     This document includes information on the Intel LXT972M Single-Port 10/100 Mbps PHY
     Transceiver (called hereafter the LXT972M Transceiver)

1.1  Document Overview

     This document includes the following subjects:

       Chapter 2.0, "Block Diagram for Intel LXT972M Transceiver"
       Chapter 3.0, "Pin Assignments for Intel LXT972M Transceiver"
       Chapter 4.0, "Signal Descriptions for Intel LXT972M Transceiver"
       Chapter 5.0, "Functional Description"
       Chapter 6.0, "Application Information"
       Chapter 7.0, "Electrical Specifications"
       Chapter 8.0, "Register Definitions - IEEE Base Registers"
       Chapter 9.0, "Register Definitions - Product-Specific Registers"
       Chapter 10.0, "Intel LXT972M Transceiver Package Specifications"
       Chapter 11.0, "Product Ordering Information"

1.2  Related Documents

    Table 1. Related Documents from Intel

                                          Document Title             Document
                                                                      Number
     Intel LXT971A , LXT972A , LXT972M Single-Port 10/100 Mbps PHY    249354
     Transceivers Specification Update
     Intel LXT971A, LXT972A, and LXT972M 3.3V PHY Transceivers        249016
     Design and Layout Guide - Application Note
                                                                       248991
     Magnetic Manufacturers for Networking Product Applications -
     Application Note

10                                                                             Datasheet

                                                                     Document Number: 302875-005
                                                                           Revision Date: 27-Oct-2005
                                                               Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

2.0                   Block Diagram for Intel LXT972M Transceiver

              Figure 1 is a block diagram of the LXT972M Transceiver. (This block diagram is the same as the
              block diagram on the first page of this document. This copy of the block diagram appears here as a
              convenience to the reader.)

Figure 1. Intel LXT972M Transceiver Block Diagram

          RESET_L             Management /                                                                           Power Supply              VCC
         ADDR[1:0]                                                                                                                             GND
                              Mode Select   Register Set                                 Clock                                                 REFCLK/XI
                MDIO              Logic                                               Generator                                                XO
                 MDC
                                                               Manchester         10  OSP                +                                     TPOP
              TX_EN                                              Encoder                                                                       TPON
            TXD[3:0]                                                                   Pulse       TP
                      TX PCS                Parallel/Serial    Scrambler 100          Shaper                                   TP Out         TDI
            TX_CLK                            Converter        & Encoder                           Driver -                    JTAG    5 TDO

     LED/CFG[3:1]                                                  Auto                                                                       TMS
                                                               Negotiation                                                                    TCK
                 COL                                                                                                                          TRST_L
                                 Register
            RX_CLK                  Set                                                                                                        TPIP
           RXD[3:0]                                                                                                                            TPIN
                      Collision                                   Clock                    Media        OSP                +
             RX_DV     Detect                                  Generator                   Select                                              B3387-13
                 CRS                                                                               Adaptive EQ with  100TX
                                                                                      OSP          Baseline Wander
             RX_ER                                                                                                          -
                                                                                      Slicer          Cancellation

                                                   Serial-to-         Manchester                                               TP In
                                                    Parallel   10 Decoder
                      RX PCS  Carrier Sense Converter                                                                      +
                                Data Valid                            Decoder &
                               Error Detect                    100 Descrambler                                       10BT

                                                                                                                            -

Datasheet                                                                                                                                                 11

Document Number: 302875-005
Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

3.0  Pin Assignments for Intel LXT972M Transceiver

                  Figure 2 shows the pin assignments for the LXT972M Transceiver LQFP package.
    Figure 2. Pin Assignments for Intel LXT972M Transceiver 48-Pin LQFP Package

                   36 NC
                       35 RXD1
                            34 RXD2
                                 33 RXD3
                                      32 MDC
                                          31 MDIO
                                               30 GND
                                                   29 VCCIO
                                                        28 LED/CFG1
                                                             27 LED/CFG2
                                                                 26 LED/CFG3
                                                                      25 GND

            NC 37  DJ972M A4                            Revision                24 GND
            NC 38  XXXXXXXX                             Number                  23 TRST_L
        VCCD 39                                                                 22 TCK
     RX_CLK 40     M C 'Y Y                              Part                   21 TMS
      RX_ER 41                                           Number                 20 TDO
     TX_CLK 42                                                                  19 TDI
       TX_EN 43                                            FPO                  18 TPIN
         TXD0 44                                           Number               17 TPIP
         TXD1 45                                                                16 VCCA
         TXD2 46                                          Year                  15 TPON
         TXD3 47                                                                14 TPOP
          COL 48                                                                13 GNDA

     Pin 1         CRS 1
                       REFCLK/X1 2
                                                                                                B3814-02
                            X0 3
                                 RESET_L 4

                                     GND 5
                                          VCCIO 6

                                               NC 7
                                                   NC 8
                                                        GND 9
                                                             ADDR0 10
                                                                 ADDR1 11
                                                                      RBIAS 12

12                                                                                              Datasheet

                                                                                Document Number: 302875-005
                                                                                      Revision Date: 27-Oct-2005
                                             Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

    Note: For the tables in this section and the following sections, the abbreviations listed in Table 2 are used
              for the "Type" column.

Table 2. Intel LXT972M Transceiver Signal Types

           Abbreviation                               Meaning
                  AI                 Analog Input
                  AO                 Analog Output
                   I                 Input
                  I/O                Input/Output
                   O                 Output
                  OD                 Open Drain

              Table 3 lists the LXT972M Transceiver LQFP pin numbers, symbols, and pin types.
Table 3. Intel LXT972M Transceiver LQFP Numeric Pin List (Sheet 1 of 2)

           Pin                       Symbol                    Type

           1                 CRS                                 O
                                                                 AI
           2                 REFCLK/XI                          AO
                                                                  I
           3                 XO                                 
                                                                 
           4                 RESET_L                             
                                                                 
           5                 GND                                 
                                                                  I
           6                 VCCIO                                I
                                                                 AI
           7                 NC                                 
                                                                AO
           8                 NC                                 AO
                                                                 
           9                 GND                                 AI
                                                                 AI
           10                ADDR0                                I
                                                                 O
           11                ADDR1                                I
                                                                  I
           12                RBIAS                                I
                                                                 
           13                GNDA                                

           14                TPOP

           15                TPON

           16                VCCA

           17                TPIP

           18                TPIN

           19                TDI

           20                TDO

           21                TMS

           22                TCK

           23                TRST_L

           24                GND

           25                GND

Datasheet                                                                                      13

Document Number: 302875-005
Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

    Table 3. Intel LXT972M Transceiver LQFP Numeric Pin List (Sheet 2 of 2)

    Pin          Symbol  Type

    26   LED/CFG3         I/O
                          I/O
    27   LED/CFG2         I/O
                           
    28   LED/CFG1         
                          I/O
    29   VCCIO
                            I
    30   GND               O
                           O
    31   MDIO              O
                           O
    32   MDC               O
                           
    33   RXD3              
                           O
    34   RXD2              O
                           O
    35   RXD1               I
                            I
    36   RXD0               I
                            I
    37   RX_DV              I
                           O
    38   GND

    39   VCCD

    40   RX_CLK

    41   RX_ER

    42   TX_CLK

    43   TX_EN

    44   TXD0

    45   TXD1

    46   TXD2

    47   TXD3

    48   COL

14                                                                            Datasheet

                                                        Document Number: 302875-005
                                                              Revision Date: 27-Oct-2005
                             Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

4.0        Signal Descriptions for Intel LXT972M Transceiver

               Intel recommends the following configurations for unused pins:

                Unused inputs. Configure all unused inputs and unused multi-function pins for inactive states.
                Unused outputs. Leave all unused outputs floating.
                No connects. Do not use pins designated as NC (no connect), and do not terminate them.

     Note: For the tables in this section, the abbreviations listed in Table 2, "Intel LXT972M Transceiver
               Signal Types" on page 13 are used for the "Type" column.

               Tables in this section include the following

                Table 4, "Intel LXT972M Transceiver MII Data Interface Signal Descriptions"
                Table 5, "Intel LXT972M Transceiver MII Controller Interface Signal Descriptions"
                Table 6, "Intel LXT972M Transceiver Network Interface Signal Descriptions"
                Table 7, "Intel LXT972M Transceiver Standard Bus and Interface Signal Descriptions"
                Table 8, "Intel LXT972M Transceiver Configuration and LED Driver Signal Descriptions"
                Table 9, "Intel LXT972M Transceiver Power, Ground, No-Connect Signal Descriptions"
                Table 10, "Intel LXT972M Transceiver JTAG Test Signal Descriptions"
                Table 11, "Intel LXT972M Transceiver Pin Types and Modes"

Datasheet                    15

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Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

                  Table 4 lists signal descriptions of the LXT972M Transceiver MII data interface pins.
    Table 4. Intel LXT972M Transceiver MII Data Interface Signal Descriptions

    LQFP  Symbol  Type                       Signal Description
    Pin#

    47 TXD3               Transmit Data.
    46 TXD2               TXD is a group of parallel data signals that are driven by the MAC.
    45 TXD1       I
    44 TXD0               TXD[3:0] transition synchronously with respect to TX_CLK.
                          TXD[0] is the least-significant bit.

    43 TX_EN              Transmit Enable.
                  I The MAC asserts this signal when it drives valid data on TXD.

                          This signal must be synchronized to TX_CLK.

    42 TX_CLK             Transmit Clock.

    33 RXD3               TX_CLK is sourced by the PHY in both 10 and 100 Mbps
    34 RXD2       O operations.
    35 RXD1
    36 RXD0               2.5 MHz for 10 Mbps operation

    37 RX_DV              25 MHz for 100 Mbps operation.

    41 RX_ER            Receive Data.

                  O     RXD is a group of parallel signals that transition synchronously with
                        respect to RX_CLK.

                        RXD[0] is the least-significant bit.

                        Receive Data Valid.

                  O     The LXT972M Transceiver asserts this signal when it drives valid
                        data on RXD.

                        This output is synchronous to RX_CLK.

                          Receive Error.
                  O Signals a receive error condition has occurred.

                          This output is synchronous to RX_CLK.

    40 RX_CLK             Receive Clock.

                          25 MHz for 100 Mbps operation.
                  O 2.5 MHz for 10 Mbps operation.

                          For details, see "Clock Requirements" on page 28 in Chapter 5.0,
                          "Functional Description".

    48 COL                Collision Detected.

    1 CRS                 The LXT972M Transceiver asserts this output when a collision is
                          detected.
                  O
                          This output remains High for the duration of the collision.

                          This signal is asynchronous and is inactive during full- duplex
                          operation.

                          Carrier Sense.

                          During half-duplex operation (Register bit 0.8 = 0), the LXT972M
                          Transceiver asserts this output when either transmitting or receiving
                          data packets.
                  O
                          During full-duplex operation (Register bit 0.8 = 1), CRS is asserted
                          only during receive.

                          CRS assertion is asynchronous with respect to RX_CLK. CRS is
                          de-asserted on loss of carrier, synchronous to RX_CLK.

16                                                                                                       Datasheet

                                                                     Document Number: 302875-005
                                                                           Revision Date: 27-Oct-2005
                                           Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

           Table 5 lists signal descriptions of the LXT972M Transceiver MII controller interface pins.

Table 5. Intel LXT972M Transceiver MII Controller Interface Signal Descriptions

           LQFP              Symbol  Type                            Signal Description
           Pin#

           32 MDC                             Management Data Clock.
                                      I Clock for the MDIO serial data channel.
           31 MDIO
                                              Maximum frequency is 8 MHz.

                                              Management Data Input/Output.
                                     I/O

                                              Bidirectional serial data channel for PHY/STA communication.

              Table 6 lists signal descriptions of the LXT972M Transceiver network interface pins.
Table 6. Intel LXT972M Transceiver Network Interface Signal Descriptions

           LQFP              Symbol  Type                            Signal Description
           Pin#

           14 TPOP                            Twisted-Pair Outputs, Positive and Negative.
           15 TPON                   AO During 100BASE-TX or 10BASE-T operation, TPOP/N pins drive

           17 TPIP                            IEEE 802.3 compliant pulses onto the line.
           18 TPIN
                                              Twisted-Pair Inputs, Positive and Negative.
                                     AI During 100BASE-TX or 10BASE-T operation, TPIP/N pins receive

                                              differential 100BASE-TX or 10BASE-T signals from the line.

              Table 7 lists signal descriptions of the LXT972M Transceiver standard bus and interface signals.
Table 7. Intel LXT972M Transceiver Standard Bus and Interface Signal Descriptions

           LQFP              Symbol  Type                            Signal Description
           Pin#                                 Address.
                             ADDR0
             10              ADDR1      I
             11                                 Set device address.

Datasheet                                                                                                   17

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Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

    Table 8 lists signal descriptions of the LXT972M Transceiver configuration and LED driver pins.

        Note: Pull-up/pull-down resistors of 10k Ohms can be implemented if LEDs are not used in the design.
    Table 8. Intel LXT972M Transceiver Configuration and LED Driver Signal Descriptions

    LQFP    Symbol   Type                               Signal Description
    Pin#
           RESET_L           Reset.
       4
             RBIAS   I       This active Low input is ORed with the control register Reset
      12
          REFCLK/XI          bit (Register bit 0.15). The LXT972M Transceiver reset cycle
       2       XO
       3                     is extended to 258 s (nominal) after reset is de-asserted.
          LED/CFG3
      26  LED/CFG2            Reference Current Bias.
      27  LEDCFG1
      28             AI This pin provides bias current for the internal circuitry. Must
                              be tied to ground through a 22.1 k, 1% resistor.

                     AI and  Reference Clock Input / Crystal Input and Crystal Output.
                       AO
                             A 25 MHz crystal oscillator circuit can be connected across XI
                             and XO. A clock can also be used at XI. Refer to Section
                             5.3.2, "Clock Requirements" on page 28 in the Functional
                             Description section.

                              LED Drivers 1-3.

                              These pins drive LED indicators. Each LED can display one
                              of several available status conditions as selected by the LED
                              Configuration Register. (For details, see Table 54, "LED
                     I/O Configuration Register - Address 20, Hex 14" on page 87.)
                              Configuration Inputs 1-3.

                              These pins also provide initial configuration settings. (For
                              details, see Table 13, "Hardware Configuration Settings for
                              Intel LXT972M Transceiver" on page 33.)

18                                                                          Datasheet

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                                                                                  Revision Date: 27-Oct-2005
                                             Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

              Table 9 lists signal descriptions of the LXT972M Transceiver power, ground, and no-connect pins.
Table 9. Intel LXT972M Transceiver Power, Ground, No-Connect Signal Descriptions

             LQFP              Symbol  Type                    Signal Description
              Pin#           GNDA
                             GND            Analog Ground.
           13
                                                 Ground Input/Output.
           5, 9, 24,                  
           25, 30,
           38                                    Ground return for digital I/O circuits (VCCIO).

                                             MII Power.

                                             Requires either a 3.3 V or a 2.5 V supply. Must be supplied

           6, 29             VCCIO          from the same source used to power the MAC on the other

                                             side of the MII.

                                             For the LXT972M Transceiver, VCCIO is 3.3 V.

           16                VCCA                Analog Power.
                                       

                                                 Requires a 3.3 V power supply.

           39                VCCD                Digital Power.
                                       

                                                 Requires a 3.3 V power supply.

           7, 8              NC                  No Connection.
                                       

                                                 These pins are not used and must not be terminated.

           Table 10 lists signal descriptions of LXT972M Transceiver Joint Test Action Group (JTAG) pins.

    Note: If a JTAG port is not used, these pins do not need to be terminated.
Table 10. Intel LXT972M Transceiver JTAG Test Signal Descriptions

           LQFP              Symbol    Type                            Signal Description
           Pin#                           I
                                         O   Test Data Input.
               19 TDI                     I  Test data sampled with respect to the rising edge of TCK.
                                          I  Test Data Output.
               20 TDO                     I  Test data driven with respect to the falling edge of TCK.
               21 TMS                        Test Mode Select.
               22 TCK                        Test Clock.
                                             Clock input for boundary scan.
               23 TRST_L                     Test Reset.
                                             This active-low test reset input is sourced by ATE.

Datasheet                                                                                                 19

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    Table 11 lists pin types and modes of the LXT972M Transceiver.

        Note:

                  DH = Driven High (Logic 1)
                  DL = Driven Low (Logic 0)
                  HZ = High Impedance
                  ID = Internal Pull-Down (Weak)

    Table 11. Intel LXT972M Transceiver Pin Types and Modes

    Modes    RXD3:0   RX_DV    Tx/Rx    RX_ER            COL CRS TXD3:0 TX_EN
                               CLKS     Output          Output Output Input Input
                               Output

    HWReset  DL       DL       DH       DL              DL          DL       ID  ID

    SFTPWRDN DL       DL       Active DL                DL          DL       ID  ID

    ISOLATE  HZ with  HZ with  HZ with  HZ with         HZ with     HZ with  ID  ID
             ID       ID       ID       ID              ID          ID

20                                                                               Datasheet

                                                                             Document Number: 302875-005
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5.0                                             Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

           Functional Description

           This chapter has the following sections:

             Section 5.1, "Device Overview"
             Section 5.2, "Network Media / Protocol Support"
             Section 5.3, "Operating Requirements"
             Section 5.4, "Initialization"
             Section 5.5, "Establishing Link"
             Section 5.6, "MII Operation"
             Section 5.7, "100 Mbps Operation"
             Section 5.8, "10 Mbps Operation"
             Section 5.9, "Monitoring Operations"
             Section 5.10, "Boundary Scan (JTAG 1149.1) Functions"

Datasheet                    21

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Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

5.1    Device Overview

5.1.1  The LXT972M Transceiver is a single-port Fast Ethernet 10/100 transceiver that supports 10 Mbps
       and 100 Mbps networks. It complies with applicable requirements of IEEE 802.3. It directly drives
5.1.2  either a 100BASE-TX line or a 10BASE-T line.

       Comprehensive Functionality

       The LXT972M Transceiver provides a standard Media Independent Interface (MII) for 10/100
       MACs. The LXT972M Transceiver performs all functions of the Physical Coding Sublayer (PCS)
       and Physical Media Attachment (PMA) sublayer as defined in the IEEE 802.3 100BASE-X
       standard. It also performs all functions of the Physical Media Dependent (PMD) sublayer for
       100BASE-TX connections.

       If the LXT972M Transceiver is not set for forced operation, it uses auto-negotiation/parallel
       detection to automatically determine line operating conditions. If the PHY device on the other side
       of the link supports auto-negotiation, the LXT972M Transceiver auto-negotiates with it using Fast
       Link Pulse (FLP) Bursts. If the PHY partner does not support auto-negotiation, the LXT972M
       Transceiver automatically detects the presence of either link pulses (10 Mbps PHY) or Idle
       symbols (100 Mbps PHY) and sets its operating conditions accordingly.

       The LXT972M Transceiver provides half-duplex and full-duplex operation at 100 Mbps and 10
       Mbps.

       Optimal Signal Processing Architecture

       The LXT972M Transceiver incorporates high-efficiency Optimal Signal Processing (OSP) design
       techniques, which combine optimal properties of digital and analog signal processing.

       The receiver utilizes decision feedback equalization to increase noise and cross-talk immunity by
       as much as 3 dB over an ideal all-analog equalizer. Using OSP mixed-signal processing techniques
       in the receive equalizer avoids the quantization noise and calculation truncation errors found in
       traditional DSP-based receivers (typically complex DSP engines with A/D converters). This results
       in improved receiver noise and cross-talk performance.

       The OSP signal processing scheme also requires substantially less computational logic than
       traditional DSP-based designs. This lowers power consumption and also reduces the logic
       switching noise generated by DSP engines. This logic switching noise can be a considerable source
       of EMI generated on the device's power supplies.

       The OSP-based LXT972M Transceiver provides improved data recovery, EMI performance, and
       low power consumption.

22                                                      Datasheet

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5.2        Network Media / Protocol Support

5.2.1      This section includes the following:

             Section 5.2.1, "10/100 Network Interface"
             Section 5.2.2, "MII Data Interface"
             Section 5.2.3, "Configuration Management Interface"

           The LXT972M Transceiver supports both 10BASE-T and 100BASE-TX Ethernet over twisted-
           pair.

           10/100 Network Interface

           The network interface port consists of two differential signal pairs. For specific pin assignments,
           see Chapter 4.0, "Signal Descriptions for Intel LXT972M Transceiver".

           The LXT972M Transceiver output drivers can generate one of the following outputs:

             100BASE-TX
             10BASE-T

           When not transmitting data, the LXT972M Transceiver generates IEEE 802.3-compliant link
           pulses or idle code. Depending on the mode selected, input signals are decoded as one of the
           following:

           When not transmitting data, the LXT972M Transceiver generates IEEE 802.3-compliant link
           pulses or idle code. Depending on the mode selected, input signals are decoded as one of the
           following:

             100BASE-TX
             10BASE-T

           Auto-negotiation/parallel detection or manual control is used to determine the speed of this
           interface.

Datasheet                    23

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Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

5.2.1.1  Twisted-Pair Interface

         The LXT972M Transceiver supports either 100BASE-TX or 10BASE-T connections over 100 ,
         Category 5, Unshielded Twisted Pair (UTP) cable. When operating at 100 Mbps, the LXT972M
         Transceiver continuously transmits and receives MLT3 symbols. When not transmitting data, the
         LXT972M Transceiver generates "IDLE" symbols.

         During 10 Mbps operation, Manchester-encoded data is exchanged. When no data is being
         exchanged, the line is left in an idle state. Link pulses are transmitted periodically to keep the link
         up.

         Only a transformer, RJ-45 connector, load resistor, and bypass capacitors are required to complete
         this interface. On the transmit side, the LXT972M Transceiver has an active internal termination
         and does not require external termination resistors. Intel's patented waveshaping technology shapes
         the outgoing signal to help reduce the need for external EMI filters. Four slew rate settings allow
         the designer to match the output waveform to the magnetic characteristics. On the receive side, the
         internal impedance is high enough that it has no practical effect on the external termination circuit.
         (For the slew rate settings, see Table 56, "Transmit Control Register - Address 30, Hex 1E" on
         page 89.)

    Note: On the LXT972M Transceiver, MDIX crossover (MDIX) is supported by board design.

5.2.1.2  Remote Fault Detection and Reporting

         The LXT972M Transceiver supports the remote fault detection and reporting mechanisms.
         "Remote Fault" refers to a MAC-to-MAC communication function that is transparent to PHY layer
         devices. It is used only during auto-negotiation, and is applicable only to twisted-pair links.

         Remote Fault Detection. Register bit 4.13 in the Auto-Negotiation Advertisement Register is
         reserved for Remote Fault indications. It is typically used when re-starting the auto-negotiation
         sequence to indicate to the link partner that the link is down because the advertising device
         detected a local fault.

         When the LXT972M Transceiver receives a Remote Fault indication from its partner during auto-
         negotiation, the following occurs:

          Register bit 5.13 in the Link Partner Base Page Ability Register is set.
          Remote Fault Register bit 1.4 in the MII Status Register is set to pass this information to the

              local controller.

24                                                      Datasheet

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5.2.2      MII Data Interface

5.2.3      The LXT972M Transceiver supports a standard Media Independent Interface (MII). The MII
           consists of a data interface and a management interface. The MII Data Interface passes data
5.2.3.1    between the LXT972M Transceiver and a Media Access Controller (MAC). Separate parallel buses
           are provided for transmit and receive. This interface operates at either 10 Mbps or 100 Mbps. The
           speed is set automatically, once the operating conditions of the network link have been determined.
           For details, see Section 5.6, "MII Operation" on page 36.

           Increased MII Drive Strength. A higher Media Independent Interface (MII) drive strength may
           be desired in some designs to drive signals over longer PCB trace lengths, or over high-capacitive
           loads, through multiple vias, or through a connector. The MII drive strength in the LXT972M
           Transceiver can be increased by setting Register bit 26.11 through software control. Setting
           Register bit 26.11 = 1 through the MDC/MDIO interface sets the MII pins (RXD[3:0], RX_DV,
           RX_CLK, RX_ER, COL, CRS, and TX_CLK) to a higher drive strength.

           Configuration Management Interface

           The LXT972M Transceiver provides both an MDIO interface and a reduced hardware control
           interface for device configuration and management.

           MDIO Management Interface

           MDIO management interface topics include the following:

             Section 5.2.3.1.1, "MDIO Addressing for Intel LXT972M Transceiver"
             Section 5.2.3.1.2, "MDIO Frame Structure"

           The LXT972M Transceiver supports the IEEE 802.3 MII Management Interface also known as the
           Management Data Input/Output (MDIO) Interface. This interface allows upper-layer devices to
           monitor and control the state of the LXT972M Transceiver. The MDIO interface consists of a
           physical connection, a specific protocol that runs across the connection, and an internal set of
           addressable registers.

           Some registers are required and their functions are defined by the IEEE 802.3 standard. The
           LXT972M Transceiver also supports additional registers for expanded functionality. The
           LXT972M Transceiver supports multiple internal registers, each of which is 16 bits wide. Specific
           register bits are referenced using an "X.Y" notation, where X is the register number (0-31) and Y is
           the bit number (0-15).

           5.2.3.1.1 MDIO Addressing for Intel LXT972M Transceiver

           The MDIO addressing protocol allows a controller to communicate with multiple LXT972M
           Transceivers.As listed in Table 12, pins ADDR[1:0] determine the PHY device address that is
           selected.

Datasheet                    25

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Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

    Table 12. Intel LXT972M Transceiver - PHY Device Address Selections

    ADDR1     ADDR0     PHY Device
    (Pin 11)  (Pin 10)    Address
                          Selected
        0         0
        0         1            0
        1         0
        1         1            1

                              28

                              29

26                                                                        Datasheet

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                                                                                Revision Date: 27-Oct-2005
                                                             Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

             5.2.3.1.2 MDIO Frame Structure

              The physical interface consists of a data line (MDIO) and clock line (MDC). The frame structure is
              shown in Figure 3 and Figure 4 (Read and Write).

              MDIO Interface timing is given in Chapter 7.0, "Electrical Specifications".
Figure 3. Management Interface Read Frame Structure

           MDC

           MDIO               32 "1"s  0      1  1  0        A4  A3                  A0  R4  R3                        R0     Z0      D15 D15D14 D14 D1 D1 D0
           (Read)            Preamble                                                                                                                    Data
                                          ST        Op Code             PHY Address          Register Address                   Turn                     Read  Idle
               High Z                                        Write                                                            Around
                                                                                                                                                                 B3489-01

Figure 4. Management Interface Write Frame Structure

           MDC

            MDIO              32 "1"s  0      1  0  1        A4  A3                  A0  R4  R3                    R0      1  0       D15  D14        D1  D0
           (Write)           Preamble
                                          ST        Op Code      PHY Address                     Register Address              Turn             Data           Idle
                       Idle                                                              Write                                Around                           B3490-01

5.2.3.2    Hardware Control Interface

           The LXT972M Transceiver provides a Hardware Control Interface for applications where the
           MDIO is not desired. The Hardware Control Interface uses the hardware configuration pins to set
           device configuration. For details, see Section 5.4.4, "Hardware Configuration Settings" on
           page 33.

Datasheet                                                                                                                                                                  27

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Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

5.3      Operating Requirements

5.3.1    Power Requirements

         The LXT972M Transceiver requires three power supply inputs:

          VCCA
          VCCD
          VCCIO

         The digital and analog circuits require 3.3 V supplies (VCCA and VCCD). These inputs may be
         supplied from a single source. Each supply input must be de-coupled to ground.

         An additional supply may be used for the MII (VCCIO). The supply may be either +2.5 V or
         +3.3 V. Also, the inputs on the MII interface are tolerant to 5 V signals from the controller on the
         other side of the MII interface. For MII I/O characteristics, see Table 24, "Digital I/O
         Characteristics1 - MII Pins" on page 62.

       Note: Bring up power supplies as close to the same time as possible.

       Note: As a matter of good practice, keep power supplies as clean as possible.

5.3.2    Clock Requirements

5.3.2.1  External Crystal/Oscillator

5.3.2.2  The LXT972M Transceiver requires a reference clock input that is used to generate transmit
         signals and recover receive signals. It may be provided by either of two methods: by connecting a
         crystal across the oscillator pins (XI and XO) with load capacitors, or by connecting an external
         clock source to pin XI.

         The connection of a clock source to the XI pin requires the XO pin to be left open. To minimize
         transmit jitter, Intel recommends a crystal-based clock instead of a derived clock (that is, a PLL-
         based clock).

         A crystal is typically used in NIC applications. An external 25 MHz clock source, rather than a
         crystal, is frequently used in switch applications. For clock timing requirements, see Table 25, "I/O
         Characteristics - REFCLK/XI and XO Pins" on page 63.

         MDIO Clock

         The MII management channel (MDIO) also requires an external clock. The managed data clock
         (MDC) speed is a maximum of 8 MHz. For details, see Table 37, "Intel LXT972M Transceiver
         MDIO Timing" on page 72.

28                                                                                    Datasheet

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5.4        Initialization

           This section includes the following topics:

             Section 5.4.1, "MDIO Control Mode and Hardware Control Mode"
             Section 5.4.2, "Reduced-Power Modes"
             Section 5.4.3, "Reset for Intel LXT972M Transceiver"
             Section 5.4.4, "Hardware Configuration Settings"

           When the LXT972M Transceiver is first powered on, reset, or encounters a link failure state, it
           checks the MDIO register configuration bits to determine the line speed and operating conditions
           to use for the network link.

Datasheet                    29

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Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

                    Figure 5 shows the initialization sequence for the LXT972M Transceiver. The configuration bits
                    may be set by the Hardware Control or MDIO interface.
     Figure 5. Initialization Sequence for Intel LXT972M Transceiver

                                                Power-up or Reset

                                                 Read H/W Control
                                                       Interface

                                            Initialize MDIO Registers

                                              Pass Control to MDIO
                                                       Interface

                                                       Software
                                                        Reset?

                                                                            Yes

                                            Reset MDIO Registers to
                                                values read at H/W

                                             Control Interface at last
                                                Hardware Reset or
                                                  Power-Up Reset

                                                                              B3502-02

30  Datasheet

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5.4.1      MDIO Control Mode and Hardware Control Mode

5.4.2      In the MDIO Control mode, the LXT972M Transceiver reads the Hardware Control Interface pins
           to set the initial (default) values of the MDIO registers. Once the initial values are set, bit control
5.4.2.1    reverts to the MDIO interface.

5.4.3      The following modes are available using MDIO Control.

             Force network link operation to:

                 -- 100BASE-TX, Full-Duplex
                 -- 100BASE-TX, Half-Duplex
                 -- 10BASE-T, Full-Duplex
                 -- 10BASE-T, Half-Duplex

             Allow auto-negotiation/parallel-detection

           On power-up or hardware reset, the LXT972M Transceiver reads the Hardware Control Interface
           pins and sets the MDIO registers accordingly.

           The following modes are available using the Hardware Control:

             Auto-negotiation-enabled advertising, either:

                 -- 10/100 BASE-T Full/Half Duplex
                 -- 10/100 BASE-T Half Duplex

             LXT972M Transceiver device ID enable
             Link Hold-off

           When the network link is forced to a specific configuration, the LXT972M Transceiver
           immediately begins operating the network interface as commanded. When auto-negotiation is
           enabled, the LXT972MTransceiver begins the auto-negotiation/parallel-detection operation.

           Reduced-Power Modes

           This section discusses the LXT972M Transceiver reduced-power modes.

           Software Power Down

           Software power-down control is provided by Register bit 0.11 in the Control Register. (See
           Table 41 on page 76.) During soft power-down, the following conditions are true:

             The network port is shut down.
             The MDIO registers remain accessible.

           Reset for Intel LXT972M Transceiver

           The LXT972M Transceiver provides both hardware and software resets, each of which manage
           differently the configuration control of auto-negotiation, speed, and duplex-mode selection.

           For a software reset, Register bit 0.15 = 1. For register bit definitions used for software reset, see
           Table 41, "Control Register - Address 0, Hex 0" on page 76.

Datasheet                    31

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                   During a software reset, bit settings in Table 45, "Auto-Negotiation Advertisement Register -

                         Address 4, Hex 4" on page 79 are not re-read from the LXT972M Transceiver configuration
                         pins. Instead, the bit settings revert to the values that were read in during the last hardware
                         reset. Therefore, any changes to pin values made since the last hardware reset are not detected
                         during a software reset.

                   During a software reset, registers are available for reading. To see when the LXT972M

                         Transceiver has completed reset, the reset bit can be polled (that is, Register bit 0.15 = 0).

                    For pin settings used during a hardware reset, see Section 5.4.4, "Hardware Configuration
                    Settings". During a hardware reset, configuration settings for auto-negotiation and speed are read
                    in from pins, and register information is unavailable for 1 ms after de-assertion of the reset.

32  Datasheet

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5.4.4      Hardware Configuration Settings

              The LXT972M Transceiver provides a hardware option to set the initial device configuration. As
              listed in Table 13, the hardware option uses the hardware configuration pins, the settings for which
              provide control bits.

Table 13. Hardware Configuration Settings for Intel LXT972M Transceiver

                                      LED/CFG                  Resulting Register Bit Values
                                          Pin
              Desired Mode                                             Auto-Negotiation Advertisement
                                      Settings1                                         Register
                                                    Control Register

                                                                       100       100          10   10

                                                 Auto-  Speed   Full-  BASE-TX   BASE  BASE-T      BASE-T
                                                 Neg.    0.13  Duplex     Full-   -TX    Full-
       Auto-     Speed       Duplex   1  2  3     0.12
       Neg.      (Mbps)                                           0.8   Duplex         Duplex

                                                                       4.8       4.7          4.6  4.5

                             Half     LLL               0      0

                 10                                                                      N/A
                                                                                 Auto-Negotiation
                             Full     LLH               0      1
                                                                                  Advertisement
       Disabled                                  0

                             Half     LHL               1      0

                 100

                             Full     LHH               1      1

                 100           Half H L L               1      0       0         1            0    0
                 Only        Full/Half H L H
                                                        1      1       1         1            0    0

       Enabled               Half Only H H L 1          1      0       0         1            0    1

                 10/100      Full or
                              Half
                                      HHH               1      1       1         1            1    1

       1. L = Low, and H = High. For LED/CFG pin assignments, see Chapter 3.0, "Pin Assignments for Intel LXT972M
          Transceiver".

Datasheet                                                                                                           33

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5.5      Establishing Link

                  Figure 6 shows an overview of link establishment for the LXT972M Transceiver.

        Note: When a link is established by parallel detection, the LXT972M Transceiver sets the duplex mode to
                  half-duplex, as defined by the IEEE 802.3 standard.

    Figure 6. Link Establishment Overview)

                                     Power-Up, Reset,
                                       or Link Failure

                                     Start

               Disable     0.12 = 0                    0.12 = 1                Enable
         Auto-Negotiation            Check Value                 Auto-Neg/Parallel Detection

                                          0.12

         Go To Forced                Attempt Auto-               Listen for 100TX  Listen for 10T
            Settings                  Negotiation                  Idle Symbols     Link Pulses

                                                        YES                        NO

         Done                                                    Link Up?

                                                                                              B3496-01

5.5.1    Auto-Negotiation

5.5.1.1  If not configured for forced operation, the LXT972M Transceiver attempts to auto-negotiate with
         its link partner by sending Fast Link Pulse (FLP) bursts. Each burst consists of up to 33 link pulses
         spaced 62.5 s apart. Odd link pulses (clock pulses) are always present. Even link pulses (data
         pulses) may be absent or present to indicate a `0' or a `1'. Each FLP burst exchanges 16 bits of
         data, which are referred to as a "link code word". All devices that support auto-negotiation must
         implement the "Base Page" defined by the IEEE 802.3 standard (Registers 4 and 5).

         The LXT972M Transceiver also supports the optional "Next Page" function as listed in Table 48,
         "Auto-Negotiation Next Page Transmit Register - Address 7, Hex 7" on page 82 and Table 49,
         "Auto-Negotiation Link Partner Next Page Receive Register - Address 8, Hex 8" on page 82.

         Base Page Exchange

         By exchanging Base Pages, the LXT972M Transceiver and its link partner communicate their
         capabilities to each other. Both sides must receive at least three consecutive identical base pages for
         negotiation to continue. Each side identifies the highest common capabilities that both sides
         support, and each side configures itself accordingly.

34                                                                                            Datasheet

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5.5.1.2    Manual Next Page Exchange
5.5.1.3
           "Next Page Exchange" information is additional information that exceeds the information required
5.5.2      by Base Page exchange and that is sent by "Next Pages". The LXT972M Transceiver fully
           supports the IEEE 802.3 standard method of negotiation through the Next Page exchange.

           The Next Page exchange uses Register 7 to send information and Register 8 to receive it. Next
           Page exchange occurs only if both ends of the link partners advertise their ability to exchange Next
           Pages. Register bit 6.1 is used to make manual next page exchange easier for software. This
           register bit is cleared when a new negotiation occurs, preventing the user from reading an old value
           in Register 6 and assuming there is valid information in Registers 5 and 8.

           Controlling Auto-Negotiation

           When auto-negotiation is controlled by software, Intel recommends the following steps:

            1. After power-up, power-down, or reset, the power-down recovery time (specified in Table 39,
                "Intel LXT972M Transceiver RESET_L Pulse Width and Recovery Timing" on page 74)
                must be exhausted before proceeding.

            2. Set the Auto-Negotiation Advertisement Register bits in Register 4 as desired.

            3. Enable auto-negotiation. (Set MDIO Register bit 0.12 = 1.)

            4. To ensure proper operation, enable or restart auto-negotiation as soon as possible after writing
                to Register 4.

           Parallel Detection

           In parallel with auto-negotiation, the LXT972M Transceiver also monitors for 10 Mbps Normal
           Link Pulses (NLP) or 100 Mbps Idle symbols. If either symbol is detected, the device
           automatically reverts to the corresponding speed in half-duplex mode. Parallel detection allows the
           LXT972M Transceiver to communicate with devices that do not support auto-negotiation.

           When parallel detection resolves a link, the link must be established in half-duplex mode.
           According to IEEE standards, the forced link partner cannot be configured to full-duplex. If the
           auto-negotiation link partner does not advertise half-duplex capability at the speed of the forced
           link partner, link is not established. The IEEE Standard prevents full-duplex-to-half-duplex link
           connections.

Datasheet                    35

Document Number: 302875-005
Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

5.6  MII Operation

     This section includes the following topics:

       Section 5.6.1, "MII Clocks"
       Section 5.6.2, "Transmit Enable"
       Section 5.6.3, "Receive Data Valid"
       Section 5.6.4, "Carrier Sense"
       Section 5.6.5, "Error Signals"
       Section 5.6.6, "Collision"
       Section 5.6.7, "Loopback"

     The LXT972M Transceiver implements the Media Independent Interface (MII) as defined by the
     IEEE 802.3 standard. Separate channels are provided for transmitting data from the MAC to the
     LXT972M Transceiver (TXD), and for passing data received from the line (RXD) to the MAC.
     Each channel has its own clock, data bus, and control signals.

     The following signals are used to pass received data to the MAC:

       COL
       CRS
       RX_CLK
       RX_DV
       RX_ER
       RXD[3:0]

     The following signals are used to transmit data from the MAC:

       TX_CLK
       TX_EN
       TXD[3:0]

     The LXT972M Transceiver supplies both clock signals as well as separate outputs for carrier sense
     and collision. Data transmission across the MII is normally implemented in 4-bit-wide nibbles.

36                                                      Datasheet

                                                        Document Number: 302875-005
                                                              Revision Date: 27-Oct-2005
                                  Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

5.6.1      MII Clocks

           The LXT972M Transceiver is the master clock source for data transmission, and it supplies both
           MII clocks (RX_CLK and TX_CLK). It automatically sets the clock speeds to match link
           conditions.

             When the link is operating at 100 Mbps, the clocks are set to 25 MHz.
             When the link is operating at 10 Mbps, the clocks are set to 2.5 MHz.

           Figure 7 through Figure 9 show the clock cycles for each mode.

    Note: The transmit data and control signals must always be synchronized to TX_CLK by the MAC. The
              LXT972M Transceiver samples these signals on the rising edge of TX_CLK.

Figure 7. Clocking for 10BASE-T

                                  2.5 MHz during auto-negotiation and 10BASE-T Data & Idle

           TX_CLK

                                  2.5 MHz during auto-negotiation and 10BASE-T Data & Idle

           RX_CLK

                                                                                       Constant 25 MHz

           XI

                                                                                                        B3390-01

Figure 8. Clocking for 100BASE-X

                             2.5 MHz during auto-negotiation                                            25 MHz once 100BASE-X
                                                                                                              Link Established
           TX_CLK
                                                                                                        25 MHz once 100BASE-X
                             2.5 MHz during auto-negotiation                                                  Link Established

           RX_CLK                                                                                                                  B3391-01

                                                                                      Constant 25 MHz

           XI

Datasheet                                                                                                                                    37

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Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

    Figure 9. Clocking for Link Down Clock Transition

                      Link-Down Condition/Auto-Negotiate Enabled

       RX_CLK
       TX_CLK

                Any                                     2.5 MHz
               Clock                                     Clock

               Clock transition time does not exceed
               2X the nominal clock period:
               10 Mbps = 2.5 MHz
               100 Mbps = 25 MHz

                                                                 B3503-01

5.6.2  Transmit Enable
5.6.3
       The MAC must assert TX_EN the same time as the first nibble of preamble and de-assert TX_EN
       after the last nibble of the packet.

       Receive Data Valid

       The LXT972M Transceiver asserts RX_DV when it receives a valid packet. Timing changes
       depend on line operating speed:

         For 100BASE-TX links, RX_DV is asserted from the first nibble of preamble to the last nibble

            of the data packet.

         For 10BASE-T links, the entire preamble is truncated. RX_DV is asserted with the first nibble

            of the Start of Frame Delimiter (SFD) "5D" and remains asserted until the end of the packet.

38                                                                         Datasheet

                                                                 Document Number: 302875-005
                                                                       Revision Date: 27-Oct-2005
                                        Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

5.6.4      Carrier Sense

           Carrier Sense (CRS) is an asynchronous output.

             CRS is always generated when the LXT972M Transceiver receives a packet from the line.

             CRS is also generated when the LXT972M Transceiver is in half-duplex mode when a packet

                is transmitted.

           Table 14 summarizes the conditions for assertion of carrier sense, data loopback, and collision
           signals. Carrier sense is not generated when a packet is transmitted and in full-duplex mode.

Table 14. Carrier Sense, Loopback, and Collision Conditions

           Speed Duplex Condition       Carrier Sense         Test     Operational        Collision
                                                             Loop-         Loop-
                                                             back1, 2     back1, 2

           100   Full-Duplex            Receive Only         Yes       No           None
           Mbps  Half-Duplex
                                        Transmit or Receive  No        No           Transmit and Receive

                 Full-Duplex            Receive Only         Yes       No           None

           10    Half-Duplex,           Transmit or Receive  Yes       Yes          Transmit and Receive
           Mbps  Register bit 16.8 = 0

                 Half-Duplex,           Transmit or Receive  No        No           Transmit and Receive
                 Register bit 16.8 = 1

           1. Test Loopback is enabled when Register bit 0.14 = 1.
           2. For descriptions of Test Loopback and Operational Loopback, see Section 5.6.7, "Loopback" on page 40.

5.6.5      Error Signals

           When the LXT972M Transceiver is in 100 Mbps mode and receives an invalid symbol from the
           network, it asserts RX_ER and drives "0101" on the RXD pins.

           The TX_ER function that forces `H' symbols out on the TPOP/TPON twisted pair is not
           implemented in the LXT972M Transceiver.

5.6.6      Collision

           The LXT972M Transceiver asserts its collision signal asynchronously to any clock whenever the
           line state is half-duplex and the transmitter and receiver are active at the same time. Table 14
           summarizes the conditions for assertion of carrier sense, data loopback, and collision signals.

Datasheet                                                                                                   39

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Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

5.6.7    Loopback

         The LXT972M Transceiver provides the following loopback functions:

          Section 5.6.7.1, "Operational Loopback"
          Section 5.6.7.2, "Internal Digital Loopback (Test Loopback)"

                  Figure 10 shows LXT972M Transceiver loopback paths.
    Figure 10. Intel LXT972M Transceiver Loopback Paths

         Intel LXT972M Transceiver

                   Operational           Test Loopback
                    Loopback

         MII           10T      Digital     100X                       Analog    TX
                   Loopback     Block    Loopback                      Block   Driver

                                                                               B3485-01

5.6.7.1  Operational Loopback

          Operational loopback is provided for 10 Mbps half-duplex links when Register bit 16.8 = 0.

              Data that the MAC (TXData) transmits loops back on the receive side of the MII (RXData).

          Operational loopback is not provided for 100 Mbps links, full-duplex links, or when Register

              16.8 = 1.

40                                                                             Datasheet

                                                                               Document Number: 302875-005
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                                               Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

5.6.7.2    Internal Digital Loopback (Test Loopback)

           A test loopback function is provided for diagnostic testing of the LXT972M Transceiver. During
           test loopback, twisted-pair and fiber interfaces are disabled. Data transmitted by the MAC is
           internally looped back by the LXT972M Transceiver and returned to the MAC.

           Test loopback is available for both 100BASE-TX and 10BASE-T operation, and is enabled by
           setting the following register bits:

             Register bit 0.14 = 1 (Setting to enable loopback mode)
             Register bit 0.8 = 1 (Setting for full-duplex mode)
             Register bit 0.12 = 0. (Disable auto-negotiation.)

5.7        100 Mbps Operation

5.7.1      100BASE-X Network Operations

           During 100BASE-X operation, the LXT972M Transceiver transmits and receives 5-bit symbols
           across the network link.

           Figure 11 shows the structure of a standard frame packet in 100BASE-X mode. When the MAC is
           not actively transmitting data, the LXT972M Transceiver sends out Idle symbols on the line.

           As Figure 11 shows, the MAC starts each transmission with a preamble pattern. As soon as the
           LXT972M Transceiver detects the start of preamble, it transmits a Start-of-Stream Delimiter (SSD,
           symbols J and K) to the network. It then encodes and transmits the rest of the packet, including the
           balance of the preamble, the SFD, packet data, and CRC.

           Once the packet ends, the LXT972M Transceiver transmits the End-of-Stream Delimiter (ESD,
           symbols T and R) and then returns to transmitting Idle symbols.

              For details on the symbols used, see 4B/5B coding listed in Table 15, "4B/5B Coding" on page 46.
Figure 11. 100BASE-X Frame Format

           64-Bit Preamble                     Destination and Source   Packet Length  Data Field  Frame Check Field InterFrame Gap / Idle Code
               (8 Octets)                      Address (6 Octets each)
                                                                        (2 Octets) (Pad to minimum packet size) (4 Octets)      (> 12 Octets)

           P0 P1 P6 SFD DA DA SA SA L1 L2 D0 D1 Dn CRC                                                                      I0  IFG

           Replaced by        Start-of-Frame                                                                   Replaced by
           /J/K/ code-groups  Delimiter (SFD)                                                              /T/R/ code-groups
           Start-of-Stream                                                                         End-of-Stream Delimiter (ESD)
           Delimiter (SSD)
                                                                                                         B3466-01

Datasheet                                                                                                                                        41

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Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

                  As shown in Figure 12, in 100BASE-TX mode, the LXT972M Transceiver scrambles and
                  transmits the data to the network using MLT-3 line code. MLT-3 signals received from the network
                  are de-scrambled, decoded, and sent across the MII to the MAC.

    Figure 12. 100BASE-TX Data Path

    Standard Data Flow

    D0  Parallel                                                               +1

        to                                                                  0      0         0

    D1  Serial                                              Scramble

                        D0 D1 D2 D3  4B/5B  S0 S1 S2 S3 S4     De-    MLT3                               -1
                                                            Scramble
    D2  Serial                                                                      Transition = 1.
                                                                                  No Transition = 0.
        to                                                                   All transitions must follow
                                                                            pattern: 0, +1, 0, -1, 0, +1...
    D3  Parallel

    Scrambler Bypass Data Flow

    S0

        Parallel                                                               +1

    S1  to                                                                  0      0         0

        Serial

    S2                                      S0 S1 S2 S3 S4            MLT3                               -1

    S3  Serial                                                                      Transition = 1.
                                                                                  No Transition = 0.
        to                                                                   All transitions must follow
                                                                            pattern: 0, +1, 0, -1, 0, +1...
        Parallel

    S4

                                                                                   B3467-01

42                                                                             Datasheet

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                                                                            Revision Date: 27-Oct-2005
                             Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

              Figure 13 shows normal reception with no errors.
Figure 13. 100BASE-TX Reception with No Errors

           RX_CLK

           RX_DV

           RXD<3:0>          preamble SFD SFD DA DA DA DA CRC   CRC  CRC  CRC

           RX_ER

                                                                               B3468-01

              As shown in Figure 14, when the LXT972M Transceiver receives invalid symbols from the line, it
              asserts RX_ER.

Figure 14. 100BASE-TX Reception with Invalid Symbol

             RX_CLK          preamble SFD SFD DA DA XX XX XX XX XX XX XX XX XX XX
               RX_DV
                                                                                                                                   B3469-01
           RXD<3:0>
               RX_ER

Datasheet                                                                                                                                    43

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5.7.2  Collision Indication

                  Figure 15 shows normal transmission.
    Figure 15. 100BASE-TX Transmission with No Errors

         TX_CLK    P R E A M B L E DA DA DA DA DA DA DA DA DA
           TX_EN                                                                                                                         B3470-01

       TXD<3:0>
              CRS
              COL

                  Upon detection of a collision, the COL output is asserted and remains asserted for the duration of
                  the collision as shown in Figure 16.

    Figure 16. 100BASE-TX Transmission with Collision

         TX_CLK    P R E A M B L E JAM JAM              JAM  JAM
          TX_EN

       TXD<3:0>
              CRS
              COL

                                                                  B3471-01

44                                                                Datasheet

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                             Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

5.7.3      100BASE-X Protocol Sublayer Operations

           With respect to the 7-layer communications model, the LXT972M Transceiver is a Physical Layer
           1 (PHY) device.

           The LXT972M Transceiver implements the following sublayers of the reference model defined by
           the IEEE 802.3 standard, and discussed from the reference model point of view:

             Section 5.7.3.1, "Physical Coding Sublayer"
             Section 5.7.3.2, "Physical Medium Attachment Sublayer"
             Section 5.7.3.3, "Twisted-Pair Physical Medium Dependent Sublayer"

              Figure 17 shows the LXT972M Transceiver protocol sublayers.
Figure 17. Intel LXT972M Protocol Sublayers

              PCS                                                   MII Interface
           Sublayer          Intel LXT972M

              PMA              Transceiver
           Sublayer
                                                          Encoder/Decoder
                                                       Serializer/De-serializer

                                                         Link/Carrier Detect

              PMD             Scrambler/
           Sublayer          De-scrambler

                                      100BASE-TX

                                                                                   B3514-01

Datasheet                                                                                    45

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Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

5.7.3.1  Physical Coding Sublayer

         The Physical Coding Sublayer (PCS) provides the MII interface, as well as the 4B/5B encoding/
         decoding function.

         For 100BASE-TX operation, the PCS layer provides IDLE symbols to the PMD-layer line driver
         as long as TX_EN is de-asserted.

         5.7.3.1.1 Preamble Handling

         When the MAC asserts TX_EN, the PCS substitutes a /J/K symbol pair, also known as the Start-of-
         Stream Delimiter (SSD), for the first two nibbles received across the MII. The PCS layer continues
         to encode the remaining MII data, following the 4B/5B coding in Table 15, until TX_EN is de-
         asserted. It then returns to supplying IDLE symbols to the line driver.

         In the receive direction, the PCS layer performs the opposite function, substituting two preamble
         nibbles for the SSD. In 100 Mbps operation, preamble is always passed through the PCS layer to
         the MII interface.

    Table 15. 4B/5B Coding (Sheet 1 of 2)

         Code Type  4B Code                Name  5B Code   Interpretation
                     3210                        43210

                    0000                   0     11110                                        Data 0

                    0001                   1     01001                                        Data 1

                    0010                   2     10100                                        Data 2

                    0011                   3     10101                                        Data 3

                    0100                   4     01010                                        Data 4

                    0101                   5     01011                                        Data 5

                    0110                   6     01110                                        Data 6

         DATA       0111                   7     01111                                        Data 7
                    1000                                                                      Data 8
                                           8     10010

                    1001                   9     10011                                        Data 9

                    1010                   A     10110                                        Data A

                    1011                   B     10111                                        Data B

                    1100                   C     11010                                        Data C

                    1101                   D     11011                                        Data D

                    1110                   E     11100                                        Data E

                    1111                   F     11101                           Data F
                                                 1 1 1 11  Used as inter-stream fill code
         IDLE       undefined              I1

         1. The /I/ (Idle) code group is sent continuously between frames.
         2. The /J/ and /K/ (SSD) code groups are always sent in pairs, and /K/ follows /J/.
         3. The /T/ and /R/ (ESD) code groups are always sent in pairs, and /R/ follows /T/.
         4. An /H/ (Error) code group is used to signal an error condition.

46                                                                                                    Datasheet

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                                        Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

Table 15. 4B/5B Coding (Sheet 2 of 2)

           Code Type         4B Code    Name     5B Code  Interpretation
                              3210               43210

                             0101       J2       11000    Start-of-Stream Delimiter (SSD),
                                                          part 1 of 2

                             0101       K2       10001    Start-of-Stream Delimiter (SSD),
                                                 01101    part 2 of 2
           CONTROL
                                                          End-of-Stream Delimiter (ESD),
                             Undefined  T3                part 1 of 2

                             Undefined  R3       00111    End-of-Stream Delimiter (ESD),
                                                          part 2 of 2

                             Undefined  H4       00100    Transmit Error. Used to force signaling
                                                          errors

                             Undefined  Invalid  00000                                          Invalid

                             Undefined  Invalid  00001                                          Invalid

                             Undefined  Invalid  00010                                          Invalid

           INVALID           Undefined  Invalid  00011                                          Invalid
                             Undefined  Invalid  00101                                          Invalid

                             Undefined  Invalid  00110                                          Invalid

                             Undefined  Invalid  01000                                          Invalid

                             Undefined  Invalid  01100                                          Invalid

                             Undefined  Invalid  10000                                          Invalid

                             Undefined  Invalid  11001                                          Invalid

           1. The /I/ (Idle) code group is sent continuously between frames.
           2. The /J/ and /K/ (SSD) code groups are always sent in pairs, and /K/ follows /J/.
           3. The /T/ and /R/ (ESD) code groups are always sent in pairs, and /R/ follows /T/.
           4. An /H/ (Error) code group is used to signal an error condition.

Datasheet                                                                                                47

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Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

5.7.3.2  Physical Medium Attachment Sublayer

         5.7.3.2.1 Link

         In 100 Mbps mode, link is established when the descrambler becomes locked and remains locked
         for approximately 50 ms. Link remains up unless the descrambler receives less than 16 consecutive
         idle symbols in any 2 ms period. This operation filters out small noise hits that may disrupt the link.

         In 100 Mbps mode, link is established when the descrambler becomes locked and remains locked
         for approximately 50 ms. Link remains up unless the descrambler receives less than 16 consecutive
         idle symbols in any 2 ms period. This operation filters out small noise hits that may disrupt the link.

         For short periods, MLT-3 idle waveforms meet all criteria for 10BASE-T start delimiters. A
         working 10BASE-T receive may temporarily indicate link to 100BASE-TX waveforms. However,
         the PHY does not bring up a permanent 10 Mbps link.

         The LXT972M Transceiver reports link failure through the MII status bits (Register bits 1.2 and
         17.10). Link failure causes the LXT972M Transceiver to re-negotiate if auto-negotiation is
         enabled.

         5.7.3.2.2 Link Failure Override

         The LXT972M Transceiver normally transmits data packets only if it detects the link is up. Setting
         Register bit 16.14 = 1 overrides this function, allowing the LXT972M Transceiver to transmit data
         packets even when the link is down. This feature is provided as a transmit diagnostic tool.

    Note: Auto-negotiation must be disabled to transmit data packets in the absence of link. If auto-
              negotiation is enabled, the LXT972M Transceiver automatically transmits FLP bursts if the link is
              down.

    Caution: During normal operation, Intel does not recommend setting Register bit 16.14 for 100 Mbps
                  receive functions because receive errors may be generated.

         5.7.3.2.3 Carrier Sense

         For 100BASE-TX links, a start-of-stream delimiter (SSD) or /J/K symbol pair causes assertion of
         carrier sense (CRS). An end-of-stream delimiter (ESD) or /T/R symbol pair causes de-assertion of
         CRS. The PMA layer also de-asserts CRS if IDLE symbols are received without /T/R. However, in
         this case RX_ER is asserted for one clock cycle when CRS is de-asserted.

         Intel does not recommend using CRS for Interframe Gap (IFG) timing for the following reasons:

          CRS de-assertion time is slightly longer than CRS assertion time. As a result, an IFG interval

              appears somewhat shorter to the MAC than it actually is on the wire.

          CRS de-assertion is not aligned with TX_EN de-assertion on transmit loopbacks in half-

              duplex mode.

         5.7.3.2.4 Receive Data Valid

         The LXT972M Transceiver asserts RX_DV to indicate that the received data maps to valid
         symbols. In 100 Mbps operation, RX_DV is active with the first nibble of preamble.

48                                                      Datasheet

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5.7.3.3    Twisted-Pair Physical Medium Dependent Sublayer

           The twisted-pair Physical Medium Dependent (PMD) layer provides signal scrambling and de-
           scrambling functions, line coding and decoding functions (MLT-3 for 100BASE-TX, Manchester
           for 10BASE-T), as well as receiving, polarity correction, and baseline wander correction functions.

           5.7.3.3.1 Scrambler/Descrambler

           The purpose of the scrambler/descrambler is to spread the signal power spectrum and further
           reduce EMI using an 11-bit, data-independent polynomial. The receiver automatically decodes the
           polynomial whenever IDLE symbols are received.

           Scrambler Seeding. Once the transmit data (or Idle symbols) are properly encoded, they are
           scrambled to further reduce EMI and to spread the power spectrum using an 11-bit scrambler seed.
           Five seed bits are determined by the PHY address, and the remaining bits are hard coded in the
           design.

           Scrambler Bypass. The scrambler/de-scrambler can be bypassed by setting Register bit 16.12 = 1.
           Scrambler bypass is provided for diagnostic and test support.

           5.7.3.3.2 Polarity Correction

           The 100 Mbps twisted pair signaling is not polarity sensitive. As a result, the polarity status is not a
           valid status indicator.

           5.7.3.3.3 Baseline Wander Correction

           The LXT972M Transceiver provides a baseline wander correction function for when the
           LXT972M Transceiver is under network operating conditions. The MLT3 coding scheme used in
           100BASE-TX is by definition "unbalanced". As a result, the average value of the signal voltage
           can "wander" significantly over short time intervals (tenths of seconds). This wander can cause
           receiver errors at long-line lengths (100 meters) in less robust designs. Exact characteristics of the
           wander are completely data dependent.

           The LXT972M Transceiver baseline wander correction characteristics allow the device to recover
           error-free data while receiving worst-case packets over all cable lengths.

           5.7.3.3.4 Programmable Slew Rate Control

           The LXT972M Transceiver device supports a programmable slew-rate mechanism whereby one of
           four pre-selected slew rates can be used. (For details, see Table 56, "Transmit Control Register -
           Address 30, Hex 1E" on page 89.) The slew-rate mechanism allows the designer to optimize the
           output waveform to match the characteristics of the magnetics.

Datasheet                    49

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5.8    10 Mbps Operation

                 The LXT972M Transceiver operates as a standard 10BASE-T transceiver and supports standard
                 10 Mbps functions. During 10BASE-T operation, the LXT972M Transceiver transmits and
                 receives Manchester-encoded data across the network link. When the MAC is not actively
                 transmitting data, the LXT972M Transceiver drives link pulses onto the line.

                 In 10BASE-T mode, the polynomial scrambler/de-scrambler is inactive. Manchester-encoded
                 signals received from the network are decoded by the LXT972M Transceiver and sent across the
                 MII to the MAC.

       Note:

5.8.1  10BASE-T Preamble Handling

       The LXT972M Transceiver offers two options for preamble handling, selected by Register bit 16.5.

         In 10BASE-T mode when Register bit 16.5 = 0, the LXT972M Transceiver strips the entire

            preamble off of received packets. CRS is asserted coincident with the start of the preamble.
            RX_DV is held Low for the duration of the preamble. When RX_DV is asserted, the very first
            two nibbles driven by the LXT972M Transceiver are the SFD "5D" hex followed by the body
            of the packet.

         In 10BASE-T mode when Register bit 16.5 = 1, the LXT972M Transceiver passes the

            preamble through the MII and asserts RX_DV and CRS simultaneously. (In 10BASE-T
            loopback, the LXT972M Transceiver loops back whatever the MAC transmits to it, including
            the preamble.)

5.8.2  10BASE-T Carrier Sense

       For 10BASE-T links, CRS assertion is based on reception of valid preamble, and CRS de-assertion
       is based on reception of an end-of-frame (EOF) marker. Register bit 16.7 allows CRS de-assertion
       to be synchronized with RX_DV de-assertion. For details, see Table 51, "Configuration Register -
       Address 16, Hex 10" on page 84.

5.8.3  10BASE-T Dribble Bits

       The LXT972M Transceiver handles dribble bits in all modes. If one to four dribble bits are
       received, the nibble is passed across the MII, padded with ones if necessary. If five to seven
       dribble bits are received, the second nibble is not sent to the MII bus.

50                                                      Datasheet

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                                                              Revision Date: 27-Oct-2005
                             Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

5.8.4      10BASE-T Link Integrity Test

5.8.5      In 10BASE-T mode, the LXT972M Transceiver always transmits link pulses.
5.8.6
5.8.7       If the Link Integrity Test function is enabled (the normal configuration), the LXT972M
5.8.8
                Transceiver monitors the connection for link pulses. Once link pulses are detected, data
                transmission is enabled and remains enabled as long as either the link pulses or data
                transmission continue. If the link pulses stop, the data transmission is disabled.

             If the Link Integrity Test function is disabled (which can be done by setting Configuration

                Register bit 16.14 to `1'), the LXT972M Transceiver transmits to the connection regardless of
                detected link pulses.

           Link Failure

           Link failure occurs if the Link Integrity Test is enabled and link pulses or packets stop being
           received. If this condition occurs, the LXT972M Transceiver returns to the auto-negotiation phase
           if auto-negotiation is enabled. If the Link Integrity Test function is disabled by setting
           Configuration Register bit 16.14 to `1', the LXT972M Transceiver transmits packets, regardless of
           link status.

           10BASE-T SQE (Heartbeat)

           By default, the Signal Quality Error (SQE) or heartbeat function is disabled on the LXT972M
           Transceiver. To enable this function, set Register bit 16.9 = 1. When this function is enabled, the
           LXT972M Transceiver asserts its COL output for 5 to 15 bit times (BT) after each packet.

           10BASE-T Jabber

           If a transmission exceeds the jabber timer, the LXT972M Transceiver disables the transmit and
           loopback functions. For jabber timing parameters, see Figure 26, "Intel LXT972M Transceiver
           10BASE-T Jabber and Unjabber Timing" on page 69.

           The LXT972M Transceiver automatically exits jabber mode after the unjabber time has expired.
           This function can be disabled by setting Register bit 16.10 = 1.

           10BASE-T Polarity Correction

           The LXT972M Transceiver automatically detects and corrects for the condition in which the
           receive signal (TPIP/N) is inverted. Reversed polarity is detected if eight inverted link pulses - or
           four inverted end-of-frame (EOF) markers - are received consecutively. If link pulses or data are
           not received by the maximum receive time-out period (96 to 128 ms), the polarity state is reset to a
           non-inverted state. When polarity reversal is detected in 10BASE-T operation, register 17.5 is set
           to 1. (For details, see bit 17.5 in Table 52, "Status Register #2 - Address 17, Hex 11" on page 85.)

Datasheet                    51

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5.9    Monitoring Operations

5.9.1  Monitoring Auto-Negotiation

       Auto-negotiation can be monitored as follows:

         Register bit 17.7 is set to `1' once the auto-negotiation process is completed.
         Register bits 1.2 and 17.10 are set to `1' once the link is established.
         Register bits 17.14 and 17.9 can be used to determine the link operating conditions (speed and

            duplex).

       Note: When the LXT972M Transceiver detects incorrect polarity for a 10BASE-T operation, Register bit
                 17.5 is set to `1'.

5.9.2  Monitoring Next Page Exchange

       The LXT972M Transceiver offers an Alternate Next Page mode to simplify the next page
       exchange process. Normally, Register bit 6.1 (Page Received) remains set until read. When
       Alternate Next Page mode is enabled, Register bit 6.1 is automatically cleared whenever a new
       negotiation process takes place. This action prevents the user from reading an old value in bit 6.1
       and assuming that Registers 5 and 8 (Partner Ability) contain valid information. Additionally, the
       LXT972M Transceiver uses Register bit 6.5 to indicate when the current received page is the base
       page. This information is useful for recognizing when next pages must be resent due to a new
       negotiation process starting. Register bits 6.1 and 6.5 are cleared when read.

52                                                      Datasheet

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5.9.3      LED Functions

           The LXT972M Transceiver has these direct LED driver pins: LED/CFG1, LED/CFG2, and LED/
           CFG3.

           On power-up, all the drivers are asserted for approximately 1 second after reset de-asserts. Each
           LED driver can be programmed using the LED Configuration Register (Table 54, "LED
           Configuration Register - Address 20, Hex 14" on page 87) to indicate one of the following
           conditions:

             Collision Condition
             Duplex Mode
             Link Status
             Operating Speed
             Receive Activity
             Transmit Activity

           The LED drivers can also be programmed to display various combined status conditions. For
           example, setting Register bits 20.15:12 to `1101' produces the following combination of Link and
           Activity indications:

             If Link is down, LED is off. If activity is detected from the MAC, the LED still blinks even if

                the link is down.

             If Link is up, LED is on.
             If Link is up and activity is detected, the LED blinks at the stretch interval selected by Register

                bits 20.3:2 and continues to blink as long as activity is present.

           For the LXT972M Transceiver, the LED driver pins also provide initial configuration settings. The
           LED pins are sensitive to polarity and automatically pull up or pull down to configure for either
           open drain or open collector circuits (10 mA Max current rating) as required by the hardware
           configuration. For details, see the discussion of "Hardware Configuration Settings" on page 33.

Datasheet                    53

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5.9.4  LED Pulse Stretching

       The LED Configuration Register also provides optional LED pulse stretching to 30, 60, or 100 ms.
       The pulse stretch time is extended further if the event occurs again during this pulse stretch period.

       When an event such as receiving a packet occurs, the event is edge detected and it starts the stretch
       timer. The LED driver remains asserted until the stretch timer expires. If another event occurs
       before the stretch timer expires, then the stretch timer is reset and the stretch time is extended.

       When a long event (such as duplex status) occurs, the event is edge detected and it starts the stretch
       timer. When the stretch timer expires, the edge detector is reset so that a long event causes another
       pulse to be generated from the edge detector, which resets the stretch timer and causes the LED
       driver to remain asserted.

                  Figure 18 shows how the stretch operation functions.
    Figure 18. LED Pulse Stretching

       Event

       LED

              str etch       stretch                                                 stretch

       Note: The direct drive LED outputs in this diagram are shown as active L ow.           B3475-01

54                                                                                            Datasheet

                                                                                              Document Number: 302875-005
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5.10       Boundary Scan (JTAG 1149.1) Functions

                The LXT972M Transceiver includes a IEEE 1149.1 boundary scan test port for board level testing.
                All digital input, output, and input/output pins are accessible.

      Note: For the related BSDL file, contact your local sales office or access the Intel website
                (www.intel.com).

5.10.1     Boundary Scan Interface

           The boundary scan interface consists of five pins (TMS, TDI, TDO, TRST_L, and TCK). It
           includes a state machine, data register array, and instruction register. The TMS and TDI pins are
           pulled up internally. TCK is pulled down internally. TDO does not have an internal pull-up or pull-
           down.

5.10.2     State Machine

           The TAP controller is a state machine, with 16 states driven by the TCK and TMS pins. Upon reset,
           the TEST_LOGIC_RESET state is entered. The state machine is also reset when TMS and TDI are
           high for five TCK periods.

5.10.3     Instruction Register

           After the state machine resets, the IDCODE instruction is always invoked. The decode logic
           ensures the correct data flow to the Data registers according to the current instruction.

           Table 16 lists valid JTAG instructions for the LXT972M Transceiver.

Table 16. Valid JTAG Instructions

                Name                  Code                Description            Mode     Data Register
           EXTEST            1111 1111 1110 1000  External Test            Test        BSR
           IDCODE            1111 1111 1111 1110  ID Code Inspection       Normal      ID REG
           SAMPLE            1111 1111 1111 1000  Sample Boundary          Normal      BSR
           HIGHZ             1111 1111 1100 1111  Force Float              Normal      Bypass
           CLAMP             1111 1111 1110 1111  Control Boundary to 1/0  Test        Bypass
           BYPASS            1111 1111 1111 1111  Bypass Scan              Normal      Bypass

Datasheet                                                                                                55

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5.10.4  Boundary Scan Register

        Each Boundary Scan Register (BSR) cell has two stages. A flip-flop and a latch are used for the
        serial shift stage and the parallel output stage. Table 17 lists the four BSR modes of operation.

    Table 17. BSR Mode of Operation

        Mode          Description
           1             Capture
           2                Shift
           3              Update
           4
                    System Function

5.10.5  Device ID Register

                  Table 18 lists the bits for the Device ID register. For the current version of the JEDEC continuation
                  characters, see the specification update for the LXT972M Transceiver.

    Table 18. Device ID Register for Intel LXT972M Transceiver

        Bits 31:28  Bits 27:12       Bits 11:8                      Bits 7:1   Bit 0

        Version     Part ID (Hex)    JEDEC Continuation Characters  JEDEC ID1  Reserved

        XXXX        03CB             0000                           111 1110                                    1

        1. The JEDEC ID is an 8-bit identifier. The MSB is for parity and is ignored. The Intel JEDEC ID is FE
           (1111 1110), which becomes 111 1110.

56                                                                             Datasheet

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6.0        Application Information

6.1        Magnetics Information

           The LXT972M Transceiver requires a 1:1 ratio for both the receive and transmit transformers. The
           transformer isolation voltage should be rated at 2 kV to protect the circuitry from static voltages
           across the connectors and cables. For transformer/magnetics requirements, see Table 19.

     Note: Before committing to a specific component, contact the manufacturer for current product
               specifications and validate the magnetics for the specific application.

Table 19. Magnetics Requirements

                             Parameter          Min                            Nom   Max  Units  Test Condition
                                                                               1:1                        
           Rx turns ratio                                                     1:1                      
                                                                                0.6                       
           Tx turns ratio                                                                              
                                                                                                         
           Insertion loss                       0.0                             1.5  1.1  dB
                                                                                                0.1 to 60 MHz
           Primary inductance                   350                                     H      60 to 100 MHz
                                                                                 
           Transformer isolation                                                       kV          30 MHz
                                                                                                      80 MHz
                                                                      40                 dB
           Differential to common mode rejection
                                                                                         dB
                                                                      35

                                                                     -16                 dB
           Return Loss
                                                                                         dB
                                                                     -10

6.2        Typical Twisted-Pair Interface

           Table 20 provides a comparison of the RJ-45 connections for NIC and Switch applications in a
           typical twisted-pair interface setting.

Table 20. I/O Pin Comparison of NIC and Switch RJ-45 Setups

                                                RJ-45

           Symbol                       Switch                            NIC

             TPIP                       1                                 3
            TPIN
            TPOP                        2                                 6
            TPON
                                        3                                 1

                                        6                                 2

Datasheet                                                                                                        57

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Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

                    Figure 19 shows the LXT972M Transceiver in a typical twisted-pair interface, with the RJ-45
                    connections crossed over for a Switch configuration.
     Figure 19. Intel LXT972M Transceiver Typical Twisted-Pair Interface - Switch

    TPIP                           270 pF 5%                                              RJ-45
                                         50 1%
                                                   1:1                                        1  To Twisted-Pair Network
                             TPIN         0.01 F              3     50   50                   2
                                         50 1%                      50   50                   3
                            TPOP   270 pF 5%       1:1                                        4
                                                                         50                   5
        Intel                      2             1                      50                   6
     LXT972M                       0.1F                       *                               7
    Transceiver                                                                               8

                            TPON

                                                                 *  * = 0.001 F / 2.0 kV  4

    VCCA                                          .01F

                  0.1F

      GND

                                                                              B3515-02

    1. Center tap current may be supplied from 3.3 V VCCA as shown. Additional power savings may be
       realized by supplying the center tap from a 2.5 V current source. A separate ferrite bead (rated at 50
       mA) should be used to supply center tap current.

    2. The 100  transmit load termination resistor typically required is integrated in the LXT972M
       Transceiver.

    3. Magnetics without a receive pair center-tap do not require a 2 kV termination.
    4. RJ-45 connections shown are for a standard switch application. For a standard NIC RJ-45 setup,

       see Figure 20 on page 59.

58                                                                                               Datasheet

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                                                                               Revision Date: 27-Oct-2005
                                           Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

              Figure 20 shows the LXT972M Transceiver in a typical twisted-pair interface, with the RJ-45
              connections configured for a NIC application.

Figure 20. Intel LXT972M Transceiver Typical Twisted-Pair Interface - NIC

                             TPIN          270 pF 5%                         50   50               RJ-45  To Twisted-Pair Network
                                                 50 1%                       50   50
                                                          1:1                                          8
                                                  0.01 F            3             50                   7
                                                 50 1%                            50                   6
                                           270 pF 5%      1:1                                          5
                                     TPIP                                                              4
                                             2                                                         3
                                   TPON     0.1F                                                       2
                                                                                                       1
               Intel
            LXT972M
           Transceiver

                             TPOP                                                                  4

                                                          1            *  *  * = 0.001 F / 2.0 kV

                                VCCA                      .01F

                                               0.1F

                                  GND

                             SD/TP_L

                                                                                  B3513-01

           1. Center tap current may be supplied from 3.3 V VCCA as shown. Additional power savings may be
              realized by supplying the center tap from a 2.5 V current source. A separate ferrite bead (rated at 50
              mA) should be used to supply center-tap current.

           2. The 100  transmit load termination resistor typically required is integrated in the LXT972M
              Transceiver.

           3. Magnetics without a receive pair center tap do not require a 2 kV termination.
           4. RJ-45 connections shown for standard NIC. TX/RX crossover may be required for repeater and

              switch applications.

Datasheet                                                                                                                          59

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Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

                  Figure 21 shows a typical media independent interface (MII) for the LXT972M Transceiver.
    Figure 21. Intel LXT972M Transceiver Typical Media Independent Interface

    MAC   TX_EN          Intel                         Trans-  RJ-45
          TXD[3:0]    LXT972M                           former
         TX_CLK      Transceiver

          RX_CLK

          RX_DV
          RX_ER
           RXD[3:0]

          CRS

          COL

                                                                B3480-02

60                                                              Datasheet

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                                                              Revision Date: 27-Oct-2005
                                                 Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

7.0        Electrical Specifications

           This chapter includes test specifications for the LXT972M Transceiver. These specifications are
           guaranteed by test except where noted "by design".

             Table 21 lists the absolute maximum ratings.

             Table 22 lists the recommended operating conditions.

             Table 23 through Table 39 list the minimum and maximum values that apply over the

                recommended operating conditions specified.

7.1        Electrical Parameters

           Table 21 lists absolute maximum ratings for the LXT972M Transceiver.

Caution:

            Exceeding the absolute maximum rating values may cause permanent damage.
            Functional operation under these conditions is not implied.
            Exposure to maximum rating conditions for extended periods may affect device reliability.

Table 21. Absolute Maximum Ratings for Intel LXT972M Transceiver

                                      Parameter  Sym    Min                            Max         Units
           Supply Voltage
           Storage Temperature                   VCC    -0.3                           4.0         V

                                                 TST    -65                            +150        C

           Table 22 lists the recommended operating conditions for the LXT972M Transceiver.

Table 22. Recommended Operating Conditions for Intel LXT972M Transceiver

                             Parameter           Sym    Min                      Typ1        Max Units

           Recommended operating temperature     TOPA   0                                   70                       C

           Recommended supply voltage2 - Analog and digital Vcca, Vccd 3.14      3.3         3.45                     V

           Recommended supply voltage2 - I/O     Vccio  2.35                                3.45                     V

           VCC current - 100 BASE-TX             ICC                            92          110                      mA

           VCC current - 10 BASE-T               ICC                            66          82                       mA

           Hard Power Down                       ICC                                       1                        mA

           Soft Power Down                       Icc                            51                                  mA

           Auto-Negotiation                      ICC                            90          110                      mA

           1. Typical values are at 25 C and are for design aid only, not guaranteed, and not subject to production
              testing.

           2. Voltages are with respect to ground unless otherwise specified.

Datasheet                                                                                                                 61

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Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

    Table 23 lists digital I/O characteristics for all pins except the MII, XI/XO, and LED/CFG pins.

    Table 23. Digital I/O Characteristics (Except for MII, XI/XO, and LED/CFG Pins)

    Parameter                 Sym       Min            Typ2           Max     Units  Test Conditions

    Input Low voltage         VIL                                   0.8      V     

    Input High voltage        VIH       2.0                                  V     

    Input current             II        -10                          10      A      0.0 < VI < VCC

    Output Low voltage        VOL                                   0.4      V     IOL = 4 mA

    Output High voltage       VOH       2.4                                  V     IOH = -4 mA

    1. Typical values are at 25 C and are for design aid only, not guaranteed, and not subject to production
       testing.

    Table 24 lists digital I/O characteristics for the MII pins.

    Table 24. Digital I/O Characteristics1 - MII Pins

    Parameter                      Sym     Min Typ2 Max Units                        Test Conditions

    Input Low voltage              VIL                     0.8           V

    Input High voltage             VIH     2.0                           V

    Input current                  II      -10                   10       A 0.0 < VI < VCCIO

    Output Low voltage             VOL                     0.4           V  IOL = 4 mA

                                   VOH     2.2                           V  IOH = -4 mA, VCCIO = 3.3 V

    Output High voltage            VOH     2.0                           V  IOH = -4 mA, VCCIO = 2.5 V

    Driver output resistance       RO3                100                 VCCIO = 2.5 V
    (Line driver output
    enabled)                       RO3                100                 VCCIO = 3.3 V

    1. MII digital I/O pins are tolerant to 5 V inputs.
    2. Typical values are at 25 C and are for design aid only, not guaranteed, and not subject to production

       testing.
    3. Parameter is guaranteed by design and not subject to production testing.

62                                                                                         Datasheet

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                                        Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

           Table 25 lists the I/O characteristics for the REFCLK/XI and XO pins.

Table 25. I/O Characteristics - REFCLK/XI and XO Pins

                             Parameter       Symbol Min Typ1 Max Units            Test Conditions

           Input Low Voltage                     VIL          0.8  V                       

           Input High Voltage                VIH      2.0          V                       

           Input Clock Frequency Tolerance2      f        100 ppm                        

           Input Clock Duty Cycle2           Tdc      35       65   %                       

           Input Capacitance                 CIN          3.0      pF                     

           1. Typical values are at 25 C and are for design aid only, not guaranteed, and not subject to production
              testing.

           2. Parameter is guaranteed by design and not subject to production testing.

           Table 26 lists the I/O characteristics for the LXT972M Transceiver LED/CFG pins.

Table 26. I/O Characteristics - LED/CFG Pins

                         Parameter           Symbol Min Typ     Max  Units        Test Conditions
           Input Low Voltage                                    0.8
           Input High Voltage                VIL                  V                       
           Input Current                                         10
           Output Low Voltage                VIH      2.0      0.4  V                       
           Output High Voltage                                    
                                             II       -10           A 0 < VI < VCCIO

                                             VOL                   V IOL = 10 mA

                                             VOH      2.0           V IOH = -10 mA

Datasheet                                                                                                             63

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Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

    Table 27 lists the 100BASE-TX characteristics.

    Table 27. 100BASE-TX Transceiver Characteristics

                Parameter                   Symbol Min Typ1 Max Units                     Test Conditions

    Peak differential output voltage            VP        0.95        1.05  V                 Note 2

    Signal amplitude symmetry                   Vss       98          102   %                 Note 2

    Signal rise/fall time                       TRF       3.0         5.0   ns                Note 2

    Rise/fall time symmetry                   TRFS                   0.5   ns                Note 2

    Duty cycle distortion                       DCD       35    50     65             Offset from 16 ns pulse
                                                                             % width at 50% of pulse

                                                                                      peak

    Overshoot/Undershoot                        VOS                  5     %                 

    Jitter (measured differentially)                                1.4   ns               

    1. Typical values are at 25 C and are for design aid only, not guaranteed, and not subject to production
       testing.

    2. Measured at the line side of the transformer, line replaced by 100 (+/-1%) resistor.

    Table 28 lists the 10BASE-T characteristics.

    Table 28. 10BASE-T Transceiver Characteristics

              Parameter               Symbol Min                Typ    Max Units          Test Conditions

                                                          Transmitter

    Peak differential output                                                         With transformer, line
    voltage
                                      VOP            2.2        2.5    2.8   V       replaced by 100

                                                                                     resistor

    Transition timing jitter added                                                   After line model

    by the MAU and PLS                              0          2      11    ns      specified by IEEE
                                                                                     802.3 for 10BASE-T
    sections
                                                                                     MAU

                                                          Receiver

    Receive Input Impedance                ZIN                       22    k                 

    Differential Squelch              VDS            300        420    585   mV               
    Threshold

    Table 29 lists the 10BASE-T link integrity timing characteristics.

    Table 29. 10BASE-T Link Integrity Timing Characteristics

    Parameter                       Symbol           Min        Typ    Max   Units        Test Conditions

    Time Link Loss Receive            TLL            50               150       ms               

    Link Pulse                        TLP            2                7     Link Pulses         

    Link Min Receive Timer          TLR MIN          2                7         ms               

    Link Max Receive Timer TLR MAX                   50               150       ms               

    Link Transmit Period              Tlt            8                24        ms               

    Link Pulse Width                  Tlpw           60               150       ns               

    1. Typical values are at 25 C and are for design aid only, not guaranteed, and not subject to production
       testing.

64                                                                                             Datasheet

                                                                                 Document Number: 302875-005
                                                                                       Revision Date: 27-Oct-2005
                                            Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

7.2        Timing Diagrams

Figure 22. Intel LXT972M Transceiver 100BASE-TX Receive Timing

                                      0 ns                                 250 ns

                                 TPI                t4                             t5
                                CRS                                    t3
                             RX_DV                                                   t1
                                                                                        t2
                             RXD[3:0]
                               RX_CLK                                              t7
                                                                                             B3492-03
                                                                 t6
                                     COL

                             Note: Timing diagram depicts 4B mode.

Table 30. Intel LXT972M Transceiver 100BASE-TX Receive Timing Parameters

                             Parameter              Sym Min Typ1 Max Units2 Test Conditions

           RXD[3:0], RX_DV, RX_ER3 setup to         t1               10              ns              
           RX_CLK High

           RXD[3:0], RX_DV, RX_ER hold              t2               10              ns              
           from RX_CLK High

           CRS asserted to RXD[3:0], RX_DV          t3               3            5   BT              

           Receive start of "J" to CRS asserted     t4               12           16  BT              

           Receive start of "T" to CRS de-asserted  t5               10           17  BT              

           Receive start of "J" to COL asserted     t6               16           22  BT              

           Receive start of "T" to COL de-asserted  t7               17           20  BT              

           1. Typical values are at 25 C and are for design aid only, not guaranteed, and not subject to production
              testing.

           2. BT (Bit Time) is the duration of one bit as transferred to and from the MAC and is the reciprocal of the bit
              rate. 100BASE-T bit time = 10-8 s or 10 ns.

           3. RX_ER is not shown in the figure.

Datasheet                                                                                                 65

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Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

    Figure 23. Intel LXT972M Transceiver 100BASE-TX Transmit Timing

               0ns                                         250ns

                                  t1
    TXCLK

    TX_EN

                                         t2

    TXD[3:0]

                                     t5

    TPO

                                     t3                    t4

    CRS

    Note: Timing diagram depicts 4B mode.                             B3454-03

                    Figure 23 does not show the TX_ER signal.

.

     Table 31. Intel LXT972M Transceiver 100BASE-TX Transmit Timing Parameters

    Parameter                            Symbol Min Typ1 Max Units2 Test Conditions

    TXD[3:0], TX_EN setup to TX_CLK          t1  12                 ns         
    High

    TXD[3:0], TX_EN hold from TX_CLK         t2  0                  ns         
    High

    TX_EN sampled to CRS asserted            t3  20           24     BT         

    TX_EN sampled to CRS de-asserted         t4  24           28     BT         

    TX_EN sampled to TPO out (Tx             t5  5.3          5.7    BT         
    latency)

    1. Typical values are at 25 C and are for design aid only, not guaranteed, and not subject to production
       testing.

    2. BT (Bit Time) is the duration of one bit as transferred to and from the MAC and is the reciprocal of the bit
       rate. 100BASE-T bit time = 10-8 s or 10 ns.

66                                                                               Datasheet

                                                                      Document Number: 302875-005
                                                                            Revision Date: 27-Oct-2005
                                            Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

Figure 24. Intel LXT972M Transceiver 10BASE-T Receive Timing

           RX_CLK

                                                                            t1 t2
                                              t3

           RXD,

           RX_DV,

           RX_ER                              t4                                                                      t5

           CRS

                                        t6                                              t7

            TPI
                                                                                                                  t9

                                            t8
           COL

                                                                                                                      B3457-01

Table 32. Intel LXT972M Transceiver 10BASE-T Receive Timing

                             Parameter        Sym Min Typ1 Max Units2 Test Conditions

           RXD, RX_DV. Setup to RX_CLK High. t1       10                              ns                                

           RXD, RX_DV, RX_ER Hold from            t2  10                              ns                                
           RX_CLK High

           TPIP/N in to RXD out (Rx latency)      t3  4.2                         6.6  BT                                

           CRS asserted to RXD, RX_DV,            t4  5                           32   BT                                
           RX_ER asserted

           RXD, RX_DV, RX_ER de-asserted to       t5  0.3                         0.5  BT                                
           CRS de-asserted

           TPI in to CRS asserted                 t6  2                           28   BT                                

           TPI quiet to CRS de-asserted           t7  6                           10   BT                                

           TPI in to COL asserted                 t8  1                           31   BT                                

           TPI quiet to COL de-asserted           t9  5                           10   BT                                

           1. Typical values are at 25 C and are for design aid only, not guaranteed, and not subject to production

              testing.

           2. BT (Bit Time) is the duration of one bit as transferred to and from the MAC and is the reciprocal of the bit
              rate. 10BASE-T bit time = 10-7 s or 100 ns.

Datasheet                                                                                                                       67

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Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

    Figure 25. Intel LXT972M Transceiver 10BASE-T Transmit Timing

    TX_CLK  t1                                          t2
      TXD,          t3                                                       t4
                               t5
    TX_EN

       CRS
       TPO

                                                                                     B3461-01

    Table 33. Intel LXT972M Transceiver 10BASE-T Transmit Timing

            Parameter                  Symbol Min Typ1 Max Units2 Test Conditions

    TXD, TX_EN, setup to TX_CLK High   t1  10                                  ns  

    TXD, TX_EN, hold from TX_CLK High  t2  0                                   ns  

    TX_EN sampled to CRS asserted      t3              2                       BT  

    TX_EN sampled to CRS de-asserted   t4              1                       BT  

    TX_EN sampled to TPO out           t5              72.5                    BT  
    (Tx latency)

    1. Typical values are at 25 C and are for design aid only, not guaranteed, and not subject to production
       testing.

    2. BT (Bit Time) is the duration of one bit as transferred to and from the MAC and is the reciprocal of the bit
       rate. 10BASE-T bit time = 10-7 s or 100 ns.

68                                                                                   Datasheet

                                                                                 Document Number: 302875-005
                                                                                       Revision Date: 27-Oct-2005
                                  Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

Figure 26. Intel LXT972M Transceiver 10BASE-T Jabber and Unjabber Timing

           TX_EN
                                                   t1

              TXD

                                                                                                      t2
           COL

                                                                                                          B3455-01

Table 34. Intel LXT972M Transceiver 10BASE-T Jabber and Unjabber Timing

           Parameter              Symbol Min                Typ1  Max  Units                              Test Conditions

           Maximum transmit time  t1                   20        150  ms                                 

           Unjabber time          t2                   250       750  ms                                 

           1. Typical values are at 25 C and are for design aid only, not guaranteed, and not subject to production
              testing.

Datasheet                                                                                                                  69

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Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

    Figure 27. Intel LXT972M Transceiver 10BASE-T SQE (Heartbeat) Timing
                               TX_CLK

    TX_EN                                     t1
       COL                                                     t2

                                                                           B3458-01

    Table 35. Intel LXT972M Transceiver 10BASE-T SQE (Heartbeat) Timing

    Parameter                 Symbol Min Typ1 Max Units                    Test Conditions

    COL (SQE) Delay after TX_EN off t1  0.65              1.6     us      

    COL (SQE) Pulse duration  t2        0.5               1.5     us      

    1. Typical values are at 25 C and are for design aid only, not guaranteed, and not subject to production
       testing.

70                                                                         Datasheet

                                                                       Document Number: 302875-005
                                                                             Revision Date: 27-Oct-2005
                                            Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

Figure 28. Intel LXT972M Transceiver Auto-Negotiation and Fast Link Pulse Timing

                                        Clock Pulse                Data Pulse            Clock Pulse

           TPOP

                                        t1                         t1

                                                     t2
                                                                               t3

                                                                                                     B3464-01

Figure 29. Intel LXT972M Transceiver Fast Link Pulse Timing

                                        FLP Burst                                        FLP Burst

           TPOP

                                        t4
                                                               t5

                                                                                                    B3465-01

Table 36. Intel LXT972M Transceiver Auto-Negotiation / Fast Link Pulse Timing

                             Parameter      Symbol Min             Typ1            Max   Units       Test Conditions

           Clock/Data pulse width                    t1           100                  ns                  

           Clock pulse to Data pulse                 t2  55.5                     63.8  s                    

           Clock pulse to Clock pulse                t3  123                      127   s                    

           FLP burst width                           t4           2                    ms                  

           FLP burst to FLP burst                    t5  8         12              24    ms                  

                                                                                         Each clock

           Clock/Data pulses per burst                  17                       33 pulse or data           

                                                                                         pulse

           1. Typical values are at 25 C and are for design aid only, not guaranteed, and not subject to production
              testing.

Datasheet                                                                                                             71

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Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

    Figure 30. Intel LXT972M Transceiver MDIO Input Timing

                MDC

                                                             t1               t2

                MDIO

    Figure 31. Intel LXT972M Transceiver MDIO Output Timing

                                                                     t4

                                     MDC
                                                             t3

                MDIO

    Table 37. Intel LXT972M Transceiver MDIO Timing

    Parameter                        Symbol Min         Typ1 Max Units                Test Conditions

    MDIO setup before MDC, sourced   t1  10                                     ns  
    by STA

    MDIO hold after MDC, sourced by  t2  5                                      ns  
    STA

    MDC to MDIO output delay,        t3                                150      ns  
    sourced by PHY

    MDC period                       t4  125                                    ns  MDC = 8 MHz

    1. Typical values are at 25 C and are for design aid only, not guaranteed, and not subject to production
       testing.

72                                                                                    Datasheet

                                                                                  Document Number: 302875-005
                                                                                        Revision Date: 27-Oct-2005
                                         Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

Figure 32. Intel LXT972M Transceiver Power-Up Timing

                                    VCC              v1
                                                                             t1
                             MDIO, and
                                so on

                                                                                 B3494-01

Table 38. Intel LXT972M Transceiver Power-Up Timing

           Parameter                     Symbol Min  Typ1  Max                   Units  Test Conditions

           Voltage threshold             v1         2.9                        V         

           Power Up delay2               t1              300                   s         

           1. Typical values are at 25 C and are for design aid only, not guaranteed, and not subject to production
              testing.

           2. Power-up delay is specified as a maximum value because it refers to the PHY guaranteed performance.
              The PHY comes out of reset after a delay of no more than 300 s. System designers should consider this
              value as a minimum value. After threshold v1 is reached, the MAC should delay no less than 300 s before
              accessing the MDIO port.

Datasheet                                                                                                73

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Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

    Figure 33. Intel LXT972M Transceiver RESET_L Pulse Width and Recovery Timing

     RESET_L                                               t1
                                                                        t2
    MDIO, and                                                            B3495-01
       so on

    Table 39. Intel LXT972M Transceiver RESET_L Pulse Width and Recovery Timing

    Parameter                Symbol Min  Typ1           Max  Units  Test Conditions

    RESET_L pulse width      t1  10                        ns                    

    RESET_L recovery delay2  t2                        300  s                     

    1. Typical values are at 25 C and are for design aid only, not guaranteed, and not subject to production
       testing.

    2. Reset Recovery Delay is specified as a maximum value because it refers to the PHY guaranteed
       performance. The PHY comes out of reset after a delay of no more than 300 s. System designers should
       consider this value as a minimum value. After de-asserting RESET_L, the MAC should delay no less than
       300 s before accessing the MDIO port.

74                                                                                 Datasheet

                                                                 Document Number: 302875-005
                                                                       Revision Date: 27-Oct-2005
                             Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

8.0        Register Definitions - IEEE Base Registers

           This chapter includes definitions for the IEEE base registers used by the LXT972M Transceiver.
           Chapter 9.0, "Register Definitions - Product-Specific Registers" includes definitions of additional
           product-specific LXT972M Transceiver registers, which are defined in accordance with the IEEE
           802.3 standard for adding unique device functions.

           The LXT972M Transceiver register set has multiple 16-bit registers.

             Table 40 is a register set listing of the IEEE base registers.

             Table 41 through Table 49 provide bit descriptions of the base registers (address 0 through 8),

                which are defined in accordance with the "Reconciliation Sublayer and Media Independent
                Interface" and "Physical Layer Link Signaling for 10/100 Mbps Auto-Negotiation" sections of
                the IEEE 802.3 standard.

Table 40. Register Set for IEEE Base Registers

           Address           Register Name                                                      Bit Assignments
                                                                                       See Table 41
               0             Control Register                                          See Table 42.
               1             Status Register #1                                        See Table 43.
               2             PHY Identification Register 1                             See Table 44.
               3             PHY Identification Register 2                             See Table 45
               4             Auto-Negotiation Advertisement Register                   See Table 46.
               5             Auto-Negotiation Link Partner Base Page Ability Register  See Table 47.
               6             Auto-Negotiation Expansion Register                       See Table 48.
               7             Auto-Negotiation Next Page Transmit Register              See Table 49.
               8             Auto-Negotiation Link Partner Next Page Receive Register  Not Implemented
               9             1000BASE-T/100BASE-T2 Control Register                    Not Implemented
              10             1000BASE-T/100BASE-T2 Status Register                     Not Implemented
           11 to 14          Reserved                                                  Not Implemented
              15             Extended Status Register

Datasheet                                                                                                        75

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Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

    Table 41 lists control register bits.

    Table 41. Control Register - Address 0, Hex 0

    Bit           Name                             Description          Type 1  Default

    0.15 Reset              0 = Normal operation                        R/W
                            1 = PHY reset                                                  0

                                                                        SC

    0.14 Loopback           0 = Disable loopback mode                   R/W     0
                            1 = Enable loopback mode

                            0.6 0.13                    Speed Selected

                            0              0 10 Mbps

    0.13 Speed Selection    0              1 100 Mbps                   R/W     Note 2

                            1              0 1000 Mbps (not supported)

                            1              1 Reserved

    0.12  Auto-Negotiation  0 = Disable auto-negotiation process        R/W     Note 2
          Enable            1 = Enable auto-negotiation process

    0.11 Power-Down         0 = Normal operation                        R/W     0
                            1 = Power-down

    0.10 Isolate            0 = Normal operation                        R/W     0
                            1 = Electrically isolate PHY from MII

    0.9   Restart Auto-     0 = Normal operation                        R/W
          Negotiation       1 = Restart auto-negotiation process                           0

                                                                        SC

    0.8 Duplex Mode         0 = Half-duplex                             R/W     Note 2
                            1 = Full-duplex

    0.7 Collision Test      0 = Disable COL signal test                 R/W     0
                            1 = Enable COL signal test

                            X - 0.6 0.13                Speed Selected

                            0              0 10 Mbps

    0.6 Speed Selection     0              1 100 Mbps                   R/W     0

                            1              0 1000 Mbps (not supported)

                            1              1 Reserved

    0.5:0 Reserved          Write as `0'. Ignore on Read.               R/W     00000

    1. R/W = Read/Write
       SC = Self Clearing

    2. Some bits have their default values determined at reset by hardware configuration pins. For default details
       for these bits, see Section 5.4.4, "Hardware Configuration Settings".

76                                                                              Datasheet

                                                                        Document Number: 302875-005
                                                                              Revision Date: 27-Oct-2005
                                           Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

           Table 42 lists MII status register bits.

Table 42. MII Status Register #1 - Address 1, Hex 1

           Bit               Name                             Description                      Type 1 Default

                     100BASE-T4            0 = PHY not able to perform 100BASE-T4              RO     0
           1.15                            1 = PHY able to perform 100BASE-T4

                     Not Supported

           1.14  100BASE-X Full-Duplex     0 = PHY not able to perform full-duplex 100BASE-X   RO     1
                                           1 = PHY able to perform full-duplex 100BASE-X

                                           0 = PHY not able to perform half-duplex

           1.13 100BASE-X Half-Duplex      100BASE-X                                           RO     1

                                           1 = PHY able to perform half-duplex 100BASE-X

                                           0 = PHY not able to operate at 10 Mbps full-duplex

           1.12 10 Mbps Full-Duplex              mode                                          RO     1
                                           1 = PHY able to operate at 10 Mbps in full-duplex

                                           mode

                                           0 = PHY not able to operate at 10 Mbps in half-

           1.11 10 Mbps Half-Duplex              duplex                                        RO     1
                                           1 = PHY able to operate at 10 Mbps in half-duplex

                                           mode

                 100BASE-T2 Full-          0 = PHY not able to perform full-duplex

           1.10 Duplex                     100BASE-T2                                          RO     0

                 Not Supported             1 = PHY able to perform full-duplex 100BASE-T2

                 100BASE-T2 Half-          0 = PHY not able to perform half-duplex

           1.9 Duplex                      100BASE-T2                                          RO     0

                 Not Supported             1 = PHY able to perform half-duplex 100BASE-T2

           1.8 Extended Status             0 = No extended status information in register 15   RO     0
                                           1 = Extended status information in register 15

           1.7 Reserved                    Ignore when read.                                   RO     0

                                           0 = PHY cannot accept management frames with

           1.6   MF Preamble                     preamble suppressed                           RO     0
                 Suppression               1 = PHY accepts management frames with

                                           preamble suppressed

           1.5   Auto-Negotiation          0 = Auto-negotiation not complete                   RO     0
                 complete                  1 = Auto-negotiation complete

           1.4 Remote Fault                0 = No remote fault condition detected              RO/LH  0
                                           1 = Remote fault condition detected

           1.3   Auto-Negotiation Ability  0 = PHY is not able to perform auto-negotiation     RO     1
                                           1 = PHY is able to perform auto-negotiation

           1.2 Link Status                 0 = Link is down                                    RO/LL  0
                                           1 = Link is up

           1.1 Jabber Detect               0 = Jabber condition not detected                   RO/LH  0
                                           1 = Jabber condition detected

           1.0 Extended Capability         0 = Basic register capabilities                     RO     1
                                           1 = Extended register capabilities

           1. RO = Read Only
              LL = Latching Low
              LH = Latching High

Datasheet                                                                                                77

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    For Table 43 and Table 44, see Figure 34.

    Table 43. PHY Identification Register 1 - Address 2, Hex 2

    Bit     Name                                   Description                              Type 1               Default
                                                                                              RO                0013 hex
    2.15:0  PHY ID Number    The PHY identifier is composed of bits 3 through 18
                             of the Organizationally Unique Identifier (OUI).

    1. RO = Read Only

    Table 44. PHY Identification Register 2 - Address 3, Hex 3

    Bit     Name                                   Description                    Type 1                   Default
                                                                                    RO
    3.15:10 PHY ID number    The PHY identifier is composed of bits 19              RO                     011110
                             through 24 of the OUI.
    3.9:4   Manufacturer's                                                          RO                     001110
            model number     6 bits containing manufacturer's part number.
                                                                                                         For current
    3.3:0   Manufacturer's   4 bits containing manufacturer's revision                                   revision ID
            revision number  number.                                                                    information,
                                                                                                      see the Specifi-
                                                                                                      cation Update.

    1. RO = Read Only

    Figure 34. PHY Identifier Bit Mapping

            a b c Organizationally Unique Identifier (QUI) r s        x

                     PHY ID Register #1 (Address 2) = 0013            PHY ID Register #2 (Address 3)
            15
                                                            0 15      10 9                  43        0

            000 0 0 0 0 000000 10 0 11 0 11 110 001 110 00 00

            00                                 20                 7B     5                  03        0

            Note: The Intel OUI is 00207B hex                               Manufacturer's      Revision
                                                                            Model Number        Number

                                                                                                      B3504-01

78                                                                                                    Datasheet

                                                                            Document Number: 302875-005
                                                                                  Revision Date: 27-Oct-2005
                                              Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

           Table 45 lists auto-negotiation advertisement bits.

Table 45. Auto-Negotiation Advertisement Register - Address 4, Hex 4

           Bit               Name                                Description                     Type 1  Default

           4.15 Next Page                     0 = Port has no ability to send multiple pages.    R/W     0
                                              1 = Port has ability to send multiple pages.

           4.14 Reserved                      Ignore when read.                                  RO      0

           4.13 Remote Fault                  0 = No remote fault.                               R/W     0
                                              1 = Remote fault.

           4.12 Reserved                      Write as `0'. Ignore on Read.                      R/W     0

           4.11              Asymmetric       Pause operation defined in IEEE 802.3 Standard,    R/W     0
                             Pause            Clause 40 and 27

           4.10 Pause                         0 = Pause operation disabled.                      R/W     0
                                              1 = Pause operation enabled for full-duplex links

                                              0 = 100BASE-T4 capability is not available.

                                              1 = 100BASE-T4 capability is available.

                                              NOTE: The LXT972M Transceiver does not

           4.9 100BASE-T4                     support 100BASE-T4 but allows this bit to          R/W     0

                                              be set to advertise in the auto-negotiation

                                              sequence for 100BASE-T4 operation. An
                                              external 100BASE-T4 transceiver can be

                                              switched in if this capability is desired.

           4.8               100BASE-TX       0 = Port is not 100BASE-TX full-duplex capable.    R/W     Note 2
                             full-duplex      1 = Port is 100BASE-TX full-duplex capable.

           4.7 100BASE-TX                     0 = Port is not 100BASE-TX capable.                R/W     Note 2
                                              1 = Port is 100BASE-TX capable.

           4.6               10BASE-T         0 = Port is not 10BASE-T full-duplex capable.      R/W     Note 2
                             full-duplex      1 = Port is 10BASE-T full-duplex capable.

           4.5 10BASE-T                       0 = Port is not 10BASE-T capable.                  R/W     Note 2
                                              1 = Port is 10BASE-T capable.

                                              <00001> = IEEE 802.3.

                                              <00010> = IEEE 802.9 ISLAN-16T.
                                              <00000> = Reserved for future auto-negotiation

           4.4:0             Selector Field,  development.                                       R/W     00001
                             S<4:0>           <11111> = Reserved for future auto-negotiation

                                              development.

                                              NOTE: Unspecified or reserved combinations must

                                              not be transmitted.

           1. R/W = Read/Write
              RO = Read Only

           2. Some bits have their default values determined at reset by hardware configuration pins. For default details
              for these bits, see Section 5.4.4, "Hardware Configuration Settings".

Datasheet                                                                                                         79

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Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

    Table 46 lists auto-negotiation link partner base page ability bits.

    Table 46. Auto-Negotiation Link Partner Base Page Ability Register - Address 5, Hex 5

    Bit    Name                                   Description                        Type 1 Default

    5.15 Next Page          0 = Link Partner has no ability to send multiple pages.  RO    0
                            1 = Link Partner has ability to send multiple pages.

                            0 = Link Partner has not received Link Code Word

    5.14 Acknowledge              from the LXT972M Transceiver.                      RO    0
                            1 = Link Partner has received Link Code Word from

                            the LXT972M Transceiver.

    5.13 Remote Fault       0 = No remote fault.                                     RO    0
                            1 = Remote fault.

    5.12 Reserved           Ignore when read.                                        RO    0

    5.11   Asymmetric       Pause operation defined in IEEE 802.3 Standard,          RO    0
           Pause            Clause 40 and 27.

                            0 = Link Partner is not Pause capable.
                            1 = Link Partner is Pause capable.

    5.10 Pause              0 = Link Partner is not Pause capable.                   RO    0
                            1 = Link Partner is Pause capable.

    5.9 100BASE-T4          0 = Link Partner is not 100BASE-T4 capable.              RO    0
                            1 = Link Partner is 100BASE-T4 capable.

    5.8    100BASE-TX       0 = Link Partner is not 100BASE-TX full-duplex           RO    0
           Full-Duplex            capable.

                            1 = Link Partner is 100BASE-TX full-duplex capable.

    5.7 100BASE-TX          0 = Link Partner is not 100BASE-TX capable.              RO    0
                            1 = Link Partner is 100BASE-TX capable.

               10BASE-T     0 = Link Partner is not 10BASE-T full-duplex capable.    RO    0
    5.6                     1 = Link Partner is 10BASE-T full-duplex capable.

               Full-Duplex

    5.5 10BASE-T            0 = Link Partner is not 10BASE-T capable.                RO    0
                            1 = Link Partner is 10BASE-T capable.

    5.4:0  Selector Field   <00001> = IEEE 802.3.                                    RO    0
           S<4:0>           <00010> = IEEE 802.9 ISLAN-16T.
                            <00000> = Reserved for future auto-negotiation
                            development.
                            <11111> = Reserved for future auto-negotiation
                            development.
                            Unspecified or reserved combinations must not be
                            transmitted.

    1. RO = Read Only

80                                                                                       Datasheet

                                                                              Document Number: 302875-005
                                                                                    Revision Date: 27-Oct-2005
                                             Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

           Table 47 lists auto-negotiation expansion bits.

Table 47. Auto-Negotiation Expansion - Address 6, Hex 6

           Bit                     Name                         Description                               Type 1  Default
                                                                                                            RO        0
           6.15:6 Reserved                   Ignore when read.                                                        0
                                                                                                          RO/LH
           6.5 Base Page                     This bit indicates the status of the auto-negotiation                    0
                                             variable base page. It flags synchronization with the        RO/LH       0
                                             auto-negotiation state diagram, allowing detection of          RO        1
                                             interrupted links. This bit is used only if Register bit       RO
                                             16.1 (that is, Alternate NP feature) is set.                             0
                                                                                                          RO/LH
                                             0 = Base page = False (base page not received)                           0
                                             1 = Base page = True (base page received)                      RO

           6.4               Parallel        0 = Parallel detection fault has not occurred.

                             Detection Fault 1 = Parallel detection fault has occurred.

           6.3               Link Partner    0 = Link partner is not next page able.

                             Next Page Able 1 = Link partner is next page able.

           6.2               Next Page Able  0 = Local device is not next page able.
                                             1 = Local device is next page able.

                                               This bit is cleared on Read. If Register bit 16.1 is set,
                                               the Page Received bit is also cleared when either
                                               mr_page_rx = false or transmit_disable = true.

           6.1 Page Received
                                               1 = Indicates a new page is received and the received
                                                      code word is loaded into Register 5 (Base Pages)
                                                      or Register 8 (Next Pages) as specified in Clause
                                                      28 of IEEE 802.3.

           6.0               Link Partner A/N 0 = Link partner is not auto-negotiation able.

                             Able            1 = Link partner is auto-negotiation able.

           1. RO = Read Only LH = Latching High

Datasheet                                                                                                         81

Document Number: 302875-005
Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

    Table 48 lists auto-negotiation next page transmit bits.

    Table 48. Auto-Negotiation Next Page Transmit Register - Address 7, Hex 7

    Bit     Name                                  Description                            Type 1 Default

    7.15    Next Page (NP)  0 = Last page                                                R/W  0
                            1 = Additional next pages follow

    7.14 Reserved           Ignore when read.                                            RO   0

    7.13    Message Page    0 = Register bits 7.10:0 are user defined.                   R/W  1
            (MP)            1 = Register bits 7.10.0 follow IEEE message page

                                  format.

    7.12    Acknowledge 2 0 = Cannot comply with message                                 R/W  0

            (ACK2)          1 = Complies with message

    7.11 Toggle (T)         0 = Previous value of the transmitted Link Code Word         R/W  0
                                  equalled logic one

                            1 = Previous value of the transmitted Link Code Word
                                  equalled logic zero

    7.10:0  Message/        If Register bits 7.13 = 0, Register bits 7.10:0 are user-    R/W  00000000
            Unformatted     defined.                                                              001
            Code Field
                            If Register bits 7.13 = 1, Register bits 7.10:0 follow
                            IEEE message page format.

    1. RO = Read Only. R/W = Read/Write

    Table 49 lists auto-negotiation link partner next page receive bits.

    Table 49. Auto-Negotiation Link Partner Next Page Receive Register - Address 8, Hex 8

    Bit             Name                          Description                            Type 1 Default

                                 0 = Link Partner has no additional next pages to

    8.15 Next Page (NP)                  send                                            RO      0

                                 1 = Link Partner has additional next pages to send

                                 0 = Link Partner has not received Link Code Word

    8.14    Acknowledge (ACK)          from LXT972M Transceiver.                         RO      0
                                 1 = Link Partner has received Link Code Word from

                                         LXT972M Transceiver.

                                 0 = Register bits 8.10:0 are user defined.

    8.13 Message Page (MP) 1 = Register bits 8.10:0 follow IEEE message page RO                  0

                                         format.

    8.12    Acknowledge 2        0 = Link Partner cannot comply with the message         RO      0
            (ACK2)               1 = Link Partner complies with the message

                                 0 = Previous value of transmitted Link Code Word

    8.11 Toggle (T)                    equal to logic one                                RO      0
                                 1 = Previous value of transmitted Link Code Word

                                         equal to logic zero

    8.10:0  Message/Unformatted  If Register bit 8.13 = 0, Register bits 18.10:0 are     RO   000000
            Code Field           user defined.                                                 0000

                                 If Register bit 8.13 = 1, Register bits 18.10:0 follow
                                 IEEE message page format.

    1. RO = Read Only.

82                                                                                            Datasheet

                                                                             Document Number: 302875-005
                                                                                   Revision Date: 27-Oct-2005
                             Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

9.0        Register Definitions - Product-Specific Registers

           This chapter includes definitions of product-specific LXT972M Transceiver registers that are
           defined in accordance with the IEEE 802.3 standard for adding unique device functions. (For
           definitions of the IEEE base registers used by the LXT972M Transceiver, see Chapter 8.0,
           "Register Definitions - IEEE Base Registers".)

             Table 50 lists the register set of the product-specific registers.

             Table 51 through Table 56 provide bit descriptions of the product-specific registers (address 17

                through 30).

Table 50. Register Set for Product-Specific Registers

           Address           Register Name                            Bit Assignments
                                                             See Table 51
             16              Port Configuration Register     See Table 52
             17              Status Register #2              See Table 53
             18              Reserved                        See Table 54
             19              Status Change Register
             20              LED Configuration Register      See Table 55
             21              Reserved
           22-25             Reserved                        See Table 56
             26              Digital Configuration Register
             27              Reserved
             28              Reserved
             29              Reserved
             30              Transmit Control Register
             31              Reserved

Datasheet                                                                              83

Document Number: 302875-005
Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

    Table 51 lists configuration bits.

    Table 51. Configuration Register - Address 16, Hex 10

    Bit    Name                                      Description                Type 1  Default
                                                                                 R/W        0
    16.15 Reserved           Write as `0'. Ignore on Read.                       R/W        0
                                                                                 R/W        0
    16.14 Force Link Pass    0 = Normal operation                                R/W        0
                             1 = Force Link pass                                 R/W        0
    16.13 Transmit Disable                                                       R/W        0
                             0 = Normal operation                                R/W        0
    16.12  Bypass Scrambler  1 = Disable Twisted Pair transmitter                R/W        0
    16.11  (100BASE-TX)                                                          R/W        1
    16.10                    0 = Normal operation                                R/W        0
    16.9   Reserved          1 = Bypass Scrambler and Descrambler
                                                                                 R/W        0
           Jabber            Write as `0'. Ignore on Read.
           (10BASE-T)                                                            R/W       00
                             0 = Normal operation                                R/W        0
           SQE               1 = Disable Jabber Correction
           (10BASE-T)                                                            R/W        0
                             0 = Disable Heart Beat
    16.8   TP Loopback       1 = Enable Heart Beat                               R/W        0
           (10BASE-T)
                             0 = Normal operation
    16.7   CRS Select        1 = Disable TP loopback during half-duplex
           (10BASE-T)
                                   operation
    16.6 Reserved
                             0 = Normal Operation
    16.5 PRE_EN              1 = CRS deassert extends to RX_DV deassert

    16.4:3 Reserved          Write as `0'. Ignore on Read.
     16.2 Reserved
                             Preamble Enable.
    16.1   Alternate NP      0 = Set RX_DV high coincident with SFD.
           feature           1 = Set RX_DV high and RXD = preamble when

                                   CRS is asserted.
                             NOTE: Preamble is always enabled in 100 Mbps

                                        operation.

                             Write as `0'. Ignore on Read.

                             Write as `0'. Ignore on Read.

                             0 = Disable alternate auto negotiate next page
                                   feature.

                             1 = Enable alternate auto negotiate next page
                                   feature.

                             This bit enables or disables the register bit 6.5
                             capability.

    16.0 Reserved            Write as `0'. Ignore on Read.
    1. R/W = Read /Write

84                                                                                      Datasheet

                                                            Document Number: 302875-005
                                                                  Revision Date: 27-Oct-2005
                                               Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

           Table 52 lists register #2 status bits.

Table 52. Status Register #2 - Address 17, Hex 11

           Bit               Name                         Description                                  Type 1  Default
                                                                                                         RO        0
           17.15 Reserved                      Always 0.                                                 RO        0

           17.14 10/100 Mode                   0 = LXT972M Transceiver is not operating                  RO        0
           17.13 Transmit Status                     100BASE-TX mode.
                                                                                                         RO        0
                                               1 = LXT972M Transceiver is operating in                   RO        0
                                                     100BASE-TX mode.                                    RO        0
                                                                                                         RO        0
                                               0 = LXT972M Transceiver is not transmitting a             RO        0
                                                     packet.
                                                                                                         RO        0
                                               1 = LXT972M Transceiver is transmitting a                 RO        0
                                                     packet.                                             RO        0

           17.12 Receive Status                0 = LXT972M Transceiver is not receiving a                 R        0
           17.11 Collision Status                    packet.
           17.10 Link                                                                                    RO        0
           17.9 Duplex Mode                    1 = LXT972M Transceiver is receiving a packet.
           17.8 Auto-Negotiation                                                                         RO        0
                                               0 = No collision.                                         RO        0
                                               1 = Collision is occurring.                               RO        0

                                               0 = Link is down.
                                               1 = Link is up.

                                               0 = Half-duplex.
                                               1 = Full-duplex.

                                               0 = LXT972M Transceiver is in manual mode.
                                               1 = LXT972M Transceiver is in auto-negotiation

                                                     mode.

           17.7              Auto-Negotiation  0 = Auto-negotiation process not completed.
                             Complete          1 = Auto-negotiation process completed.

                                               This bit is valid only when auto negotiate is
                                               enabled. The value is equivalent to the value of
                                               Register bit 1.5.

           17.6 Reserved                       Always 0.
           17.5 Polarity
           17.4 Pause                          0 = Polarity is not reversed.
                                               1 = Polarity is reversed.
                                               NOTE: Polarity is not a valid status in 100 Mbps

                                                          mode.

                                               0 = The LXT972M Transceiver is not Pause
                                                     capable.

                                               1 = The LXT972M Transceiver is Pause capable.

           17:3 Error                          0 = No error occurred
           17:2 Reserved                       1 = Error occurred (Remote Fault, jabber, parallel

                                                     detect fault)
                                               NOTE: The register bit is cleared when the

                                                          registers that generate the error condition
                                                          are read.

                                               Always 0.

           17:1 Reserved                       Always 0.
           17.0 Reserved                       Always 0.

           1. RO = Read Only. R/W = Read/Write

Datasheet                                                                                                      85

Document Number: 302875-005
Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

    Table 53 lists status change bits.

    Table 53. Status Change Register - Address 19, Hex 13

    Bit   Name                          Description                      Type 1  Default
                                                                           RO      N/A
    19.15:9 Reserved  Ignore on Read.                                      RO        0
                                                                          RO/      N/A
    19.8  Reserved    Ignore on Read.                                      SC
                                                                                     0
    19.7  ANDONE      Auto-negotiation Status                             RO/
                      0 = Auto-negotiation has not completed.              SC        0
                      1 = Auto-negotiation has completed.
                                                                          RO/        0
                      Speed Change Status                                  SC
                                                                                     0
                      0 = A Speed Change has not occurred since last      RO/        0
                                                                           SC        0
    19.6  SPEEDCHG                      reading this register.                       0
                                                                           RO
                      1 = A Speed Change has occurred since last           RO
                                                                           RO
                                        reading this register.             RO

                      Duplex Change Status

                      0 = A Duplex Change has not occurred since last

    19.5  DUPLEXCHG                     reading this register.

                      1 = A Duplex Change has occurred since last

                                        reading this register.

    19.4  LINKCHG     Link Status Change Status

                      0 = A Link Change has not occurred since last
                            reading this register.

                      1 = A Link Change has occurred since last reading
                            this register.

    19.3  Reserved    Ignore on Read.

    19.2  Reserved    Ignore on Read.

    19.1  Reserved    Ignore on Read.

    19.0  Reserved    Ignore on Read.

    1. R/W = Read/Write, RO = Read Only, SC = Self Clearing.

86                                                                               Datasheet

                                                                       Document Number: 302875-005
                                                                             Revision Date: 27-Oct-2005
                                         Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

           Table 54 lists LED configuration bits.

Table 54. LED Configuration Register - Address 20, Hex 14 (Sheet 1 of 2)

           Bit                     Name                 Description                               Type 1 Default

                                         0000 = Display Speed Status (Continuous, Default)

                                         0001 = Display Transmit Status (Stretched)

                                         0010 = Display Receive Status (Stretched)

                                         0011 = Display Collision Status (Stretched)

                                         0100 = Display Link Status (Continuous)

                                         0101 = Display Duplex Status (Continuous)

                                         0110 = Unused

                                         0111 = Display Receive or Transmit Activity (Stretched)

                             LED1        1000 = Test mode - turn LED on (Continuous)

           20.15:12 Programming 1001 = Test mode - turn LED off (Continuous)                      R/W  0000

                             bits        1010 = Test mode - blink LED fast (Continuous)

                                         1011 = Test mode - blink LED slow (Continuous)
                                         1100 = Display Link and Receive Status combined 2
                                         (Stretched)3
                                         1101 = Display Link and Activity Status combined 2
                                         (Stretched)3
                                         1110 = Display Duplex and Collision Status combined 4
                                         (Stretched)3

                                         1111 = Unused

                                         0000 = Display Speed Status

                                         0001 = Display Transmit Status

                                         0010 = Display Receive Status

                                         0011 = Display Collision Status

                                         0100 = Display Link Status (Default)

                                         0101 = Display Duplex Status

                                         0110 = Unused

                                         0111 = Display Receive or Transmit Activity

                             LED2        1000 = Test mode - turn LED on

           20.11:8 Programming 1001 = Test mode - turn LED off                                    R/W  0100

                             bits        1010 = Test mode - blink LED fast

                                         1011 = Test mode - blink LED slow
                                         1100 = Display Link and Receive Status combined 2
                                         (Stretched)3
                                         1101 = Display Link and Activity Status combined 2
                                         (Stretched)3
                                         1110 = Display Duplex and Collision Status combined 4
                                         (Stretched)3

                                         1111 = Unused

           1. R/W = Read /Write. RO = Read Only. LH = Latching High
           2. Link status is the primary LED driver. The LED is asserted (solid ON) when the link is up.

              The secondary LED driver (Receive or Activity) causes the LED to change state (blink).
              Activity causes the LED to blink, regardless of the link status.
           3. Combined event LED settings are not affected by Pulse Stretch Register bit 20.1. These display settings
              are stretched regardless of the value of 20.1.
           4. Duplex status is the primary LED driver. The LED is asserted (solid ON) when the link is full-duplex.
              Collision status is the secondary LED driver. The LED changes state (blinks) when a collision occurs.
           5. Values are approximations. Not guaranteed or production tested.

Datasheet                                                                                                              87

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Revision Date: 27-Oct-2005
Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

    Table 54. LED Configuration Register - Address 20, Hex 14 (Sheet 2 of 2)

    Bit              Name                     Description                             Type 1 Default

                               0000 = Display Speed Status

                               0001 = Display Transmit Status

                               0010 = Display Receive Status (Default)

                               0011 = Display Collision Status

                               0100 = Display Link Status

                               0101 = Display Duplex Status

                               0110 = Unused

                               0111 = Display Receive or Transmit Activity

               LED3            1000 = Test mode- turn LED on

    20.7:4 Programming 1001 = Test mode- turn LED off                                 R/W     0010

               bits            1010 = Test mode- blink LED fast

                               1011 = Test mode- blink LED slow
                               1100 = Display Link and Receive Status combined 2
                               (Stretched)3
                               1101 = Display Link and Activity Status combined 2
                               (Stretched)3
                               1110 = Display Duplex and Collision Status combined 4
                               (Stretched)3

                               1111 = Unused

    20.3:2     LEDFREQ5        00 = Stretch LED events to 30 ms.                      R/W     00
                               01 = Stretch LED events to 60 ms.
                               10 = Stretch LED events to 100 ms.
                               11 = Reserved.

    20.1       PULSE-          0 = Disable pulse stretching of all LEDs.              R/W     1
               STRETCH         1 = Enable pulse stretching of all LEDs.

    20.0       Reserved        Write as `0'. Ignore on Read.                          R/W     0

    1. R/W = Read /Write. RO = Read Only. LH = Latching High
    2. Link status is the primary LED driver. The LED is asserted (solid ON) when the link is up.

       The secondary LED driver (Receive or Activity) causes the LED to change state (blink).
       Activity causes the LED to blink, regardless of the link status.
    3. Combined event LED settings are not affected by Pulse Stretch Register bit 20.1. These display settings
       are stretched regardless of the value of 20.1.
    4. Duplex status is the primary LED driver. The LED is asserted (solid ON) when the link is full-duplex.
       Collision status is the secondary LED driver. The LED changes state (blinks) when a collision occurs.
    5. Values are approximations. Not guaranteed or production tested.

    Table 55 lists digital configuration bits for the LXT972M Transceiver.

    Table 55. Digital Configuration Register - Address 26, Hex 1A

          Bit                  Name                               Description         Type 1  Default
    26.15:12         Reserved                                                          R/W     0000
    26.11            MII Drive Strength      Write as `0'. Ignore on Read.
    26.10            Reserved                MII Drive Strength                       R/W     0
    26.9             Show Symbol Error       0 = Normal MII drive strength
                                             1 = Increase MII drive strength          R/W     0
                                             Write as `0'. Ignore on Read.
                                             Show Symbol Error                        R/W     0
                                             0 = Normal MII_RXER
                                             1 = 100BASE-X Error Signal to MII_RxER

    26.8:0           Reserved                Write as `0'. Ignore on Read.            RO      00000000
                                                                                                   0

    1. R/W = Read /Write, RO = Read Only

88                                                                                            Datasheet

                                                                                   Document Number: 302875-005
                                                                                         Revision Date: 27-Oct-2005
                                                 Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

           Table 56 lists transmit control bits.

Table 56. Transmit Control Register - Address 30, Hex 1E

           Bit               Name                                      Description                     Type2 Default

           30.15:13 Reserved                          Write as `0'. Ignore on Read.                    R/W  000

                                                      Transmit Low Power

           30.12             Transmit Low Power       0 = Normal transmission.                         R/W  0

                                                      1 = Forces the transmitter into low power mode.

                                                      Also forces a zero-differential transmission.

           30.11:10          Port Rise Time Control1  Port Rise Time Control                           R/W  00

                                                      00 = 3.0 ns (Default)
                                                      01 = 3.4 ns
                                                      10 = 3.9 ns
                                                      11 = 4.4 ns

           30.9:0 Reserved                            Ignore on Read.                                  R/W  0000000
                                                                                                               000

           1. Values are approximations and may vary outside indicated values based upon implementation loading
              conditions. Not guaranteed.

           2. R/W = Read/Write
           3. Latch State during Reset is based on the state of hardware configuration pins at RESET_L.

Datasheet                                                                                                        89

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Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

10.0 Intel LXT972M Transceiver Package Specifications

    Figure 35. Intel LXT972M Transceiver LQFP Package Specifications

                      48-Pin Low-Profile Quad Flat Pack

    Part Number LXT972M - Temperature Range (0C to +70C)
    NOTE: The package figure is generic and used only to demonstrate package dimensions.

                                      C0.55 (in MM) X 45                                    D      NOTE:
                                                                                                    The 5.500 REF measure is
                                                               Pin 1             D D1               from the center of first pin
                                                                             D1                     to the center of last pin.

                                                                                                    E1 E  5.500 REF
                                                                                                              (in MM )

                       3x C0.30 (in MM) X 45                                   5.500 REF                 E1 E
                                                                                  (in MM)
         Millimeters                                                                                                 B3813-01

    Dim  Min Max                                                                                    3
                                                                                                            
    A        1.60
                                                                                                      3
    A1   0.05 0.15                                                              e e/2

    A2   1.35 1.45

    B    0.17 0.27

    D    8.80 9.20

    D1   6.90 7.10

    E    8.80 9.20                                                       L1

    E1   6.90 7.10                        A                                                     A2

    e    0.50 BSC1

    L    0.45 0.75                    A1                                     B

    L1   1.00 REF                                                     L

    3    11o  13o

         0o   7o

    1. Basic Spacing between Centers

90                                                                                                        Datasheet

                                                                                                    Document Number: 302875-005
                                                                                                          Revision Date: 27-Oct-2005
                                    Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

10.1        Top Label Markings

            Figure 36 shows a sample LQFP package for the LXT972M Transceiver.

Note:       In contrast to the Pb-Free (RoHS-compliant) LQFP package, the non-RoHS-compliant package
            does not have the "e3" symbol in the last line of the package label.

Figure 36. Sample LQFP Package - Intel LXT972M Transceiver

                                    DJ972MA4                 Part Number
                                    XXXXXXXX                 FPO Number
                                                             Blank Line
                                    M C `YY
                                                             Year

                             Pin 1

                                                                                B5294-01

Figure 37.  Figure 37 shows a sample Pb-Free (RoHS-compliant) LQFP package for the
            LXT972M Transceiver.

            Sample Pb-Free (RoHS-Compliant) LQFP Package - Intel LX972M Transceiver

                                                 WJ972MA4    Part Number
                                                 XXXXXXXX    FPO Number
                                                             Blank Line
                                             M C `YY e3      Pb-Free Indication
                                                             Year
                             Pin 1
                                                                      B5295-01

Datasheet                                                                                             91

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Intel LXT972M Single-Port 10/100 Mbps PHY Transceiver

11.0 Product Ordering Information

    Table 57 lists product ordering information for the LXT972M Transceiver.

    Table 57. Product Ordering Information

              Number       Revision            Package  Pin Count     RoHS
                                                 Type              Compliant
    DJLXT972MLC.A4             A4                            48
    WJLXT972MLC.A4             A4                LQFP        48         No
                                                 LQFP                  Yes

                  Figure 38 shows an order matrix with sample information for ordering an LXT972M Transceiver.
    Figure 38. Order Matrix for Intel LXT972M Transceiver

    DJ                LXT  972M             L  C  A4

                                                                   Product Revision
                                                                   xn = 2 Alphanumeric characters

                                                                   Temperature Range
                                                                   A = Ambient (0 550 C)
                                                                   C = Commercial (0 700 C)
                                                                   E = Extended (-40 850 C)

                                                                   Internal Package Designator
                                                                   L = LQFP
                                                                   P = PLCC
                                                                   N = DIP
                                                                   Q = PQFP
                                                                   H = QFP
                                                                   T = TQFP
                                                                   B = BGA
                                                                   C = CBGA
                                                                   E = TBGA
                                                                   K = HSBGA (BGA with heat slug

                                                                   Product Code
                                                                   xxxxx = 3-5 Digit alphanumeric

                                                                   IXA Product Prefix
                                                                   LXT = PHY layer device
                                                                   IXE = Switching engine
                                                                   IXF = Formatting device (MAC/Framer)
                                                                   IXP = Network processor

                                                                   Intel Package Designator

                                                                              B4863-02

92                                                                                                       Datasheet

                                                                   Document Number: 302875-005
                                                                         Revision Date: 27-Oct-2005
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