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F49L160UA_08

器件型号:F49L160UA_08
厂商名称:ESMT [Elite Semiconductor Memory Technology Inc.]
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器件描述

16 Mbit (2M x 8/1M x 16) 3V Only CMOS Flash Memory

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F49L160UA_08器件文档内容

ESMT                                                           F49L160UA/F49L160BA

                                                                16 Mbit (2M x 8/1M x 16)
                                                        3V Only CMOS Flash Memory

1. FEATURES

z Single supply voltage 2.7V-3.6V                       z Ready/Busy (RY/ BY )
z Fast access time: 70/90 ns                               - RY/BY output pin for detection of program or erase
                                                             operation completion
z 2,097,152x8 / 1,048,576x16 switchable by BYTE pin
z Compatible with JEDEC standard                        z End of program or erase detection
                                                           - Data polling
  - Pin-out, packages and software commands                - Toggle bits
    compatible with single-power supply Flash
                                                        z Hardware reset
z Low power consumption
  - 7mA typical active current                             - Hardware pin(RESET ) resets the internal state machine
  - 25uA typical standby current                             to the read mode

z 100,000 program/erase cycles typically                z Sector Protection /Unprotection
z 20 Years Data Retention                                  - Hardware Protect/Unprotect any combination of sectors
z Command register architecture                              from a program or erase operation.

  - Byte Word Programming (9s/11s typical)              z Low VCC Write inhibit is equal to or less than 2.0V
                                                        z Boot Sector Architecture
  - Byte Mode : One 16KB, two 8KB, one 32KB, and
    thirty-one 64KB sectors.                               - U = Upper Boot Block
                                                           - B = Bottom Boot Block
  - Word Mode : one 8K word, two 4K word, one 16K       z Packages available:
    word, and thirty-one 32 K word sectors.                - 48-pin TSOPI
                                                           - All Pb-free products are RoHS-Compliant
z Auto Erase (chip & sector) and Auto Program           z CFI (Common Flash Interface) complaint
  - Any combination of sectors can be erased               - Provides device-specific information to the system,
    concurrently; Chip erase also provided.
  - Automatically program and verify data at specified       allowing host software to easily reconfigure to different
    address                                                  Flash devices.

z Erase Suspend/Erase Resume
  - Suspend or Resume erasing sectors to allow the
    read/program in another sector

2. ORDERING INFORMATION

Part No      Boot Speed Package Comments                Part No  Boot Speed Package Comments

F49L160UA-70TG Upper 70 ns TSOPI            Pb-free F49L160UA-90TG Upper 90 ns   TSOPI  Pb-free
F49L160BA-70TG Bottom 70 ns TSOPI           Pb-free F49L160BA-90TG Bottom 90 ns  TSOPI  Pb-free

3. GENERAL DESCRIPTION                                  The F49L160UA/F49L160BA features a sector erase
                                                        architecture. The device array is divided into one 16KB,
The F49L160UA/F49L160BA is a 16 Megabit, 3V only        two 8KB, one 32KB, and thirty-one 64KB for byte mode.
CMOS Flash memory device organized as 2M bytes of 8     The device memory array is divided into one 8K word, two
bits or 1M words of 16bits. This device is packaged in  4K word, one 16K word, and thirty-one 32K word sectors
standard 48-pin TSOP. It is designed to be programmed   for word mode. Sectors can be erased individually or in
and erased both in system and can in standard EPROM     groups without affecting the data in other sectors.
programmers.                                            Multiple-sector erase and whole chip erase capabilities
                                                        provide the flexibility to revise the data in the device.
With access times of 70 ns and 90 ns, the
F49L160UA/F49L160BA allows the operation of             The sector protect/unprotect feature disables both
high-speed microprocessors. The device has separate     program and erase operations in any combination of the
chip enable CE , write enable WE , and output enable    sectors of the memory. This can be achieved in-system or
OE controls. ESMT's memory devices reliably store       via programming equipment.
memory data even after 100,000 program and erase
cycles.                                                 A low VCC detector inhibits write operations on loss of
                                                        power. End of program or erase is detected by the
The F49L160UA/F49L160BA is entirely pin and command     Ready/Busy status pin, Data Polling of DQ7, or by the
set compatible with the JEDEC standard for 16 Megabit   Toggle Bit I feature on DQ6. Once the program or erase
Flash memory devices. Commands are written to the       cycle has been successfully completed, the device
command register using standard microprocessor write    internally resets to the Read mode.
timings.

Elite Semiconductor Memory Technology Inc.                       Publication Date : Jan. 2008

                                                                 Revision: 1.8          1/50
ESMT                                                          F49L160UA/F49L160BA

4. PIN CONFIGURATIONS
      4.1 48-pin TSOP

          A15     1                                                           48  A16

          A14     2                                                           47  BY TE

          A13     3                                                           46  GND

          A12     4                                                           45  DQ15/A -1

          A11     5                                                           44  DQ7

          A10     6                                                           43  D Q14

          A9      7                                                           42  DQ6

          A8      8                                                           41  D Q13

          A19     9                                                           40  DQ5

          NC      10                                                          39  D Q12

          WE      11                        F49L160U/BA                       38  DQ4

          RES ET  12                                                          37  VC C

          NC      13                                                          36  D Q11

          NC      14                                                          35  DQ3

          RY/ BY  15                                                          34  D Q10

          A18     16                                                          33  DQ2

          A17     17                                                          32  DQ9

          A7      18                                                          31  DQ1

          A6      19                                                          30  DQ8

          A5      20                                                          29  DQ0

          A4      21                                                          28  OE

          A3      22                                                          27  GND

          A2      23                                                          26  CE

          A1      24                                                          25  A0

4.2 Pin Description

Symbol                Pin Name                                                  Functions
                                            To provide memory addresses.
A0~A19    Address Input                     To output data when Read and receive data when Write.
                                            The outputs are in tri-state when OE or CE is high.
DQ0~DQ14 Data Input/Output                  To bi-direction date I/O when BYTE is High
                                            To input address when BYTE is Low
DQ15/A-1  Q15 (Word mode) /                 To activate the device when CE is low.
CE        LSB addr (Byte Mode)

          Chip Enable

OE        Output Enable                     To gate the data output buffers.
WE        Write Enable                      To control the Write operations.
RESET     Reset                             Hardware Reset Pin/Sector Protect Unprotect

BYTE      Word/Byte selection input To select word mode or byte mode

RY/ BY    Ready/Busy                        To check device operation status
VCC
GND       Power Supply                      To provide power
NC        Ground
          No connection

Elite Semiconductor Memory Technology Inc.                    Publication Date : Jan. 2008

                                                              Revision: 1.8                        2/50
ESMT                                                       F49L160UA/F49L160BA

5. SECTOR STRUCTURE

                     Table 1: F49L160UA Sector Address Table

Sector  Sector Size                         Address range                     Sector Address

SA0    Byte Mode Word Mode  Byte Mode(x8) Word Mode(x16) A19 A18 A17 A16 A15 A14 A13 A12
SA1
SA2    64Kbytes 32Kwords    000000-00FFFF  00000-07FFF                       0 0 0 0 0XXX
SA3
SA4    64Kbytes 32Kwords    010000-01FFFF  08000-0FFFF 0 0 0 0 1 X X X
SA5
SA6    64Kbytes 32Kwords    020000-02FFFF  10000-17FFF                       0 0 0 1 0XXX
SA7
SA8    64Kbytes 32Kwords    030000-03FFFF  18000-1FFFF 0 0 0 1 1 X X X
SA9
SA10   64Kbytes 32Kwords    040000-04FFFF  20000-27FFF                       0 0 1 0 0XXX
SA11
SA12   64Kbytes 32Kwords    050000-05FFFF  28000-2FFFF 0 0 1 0 1 X X X
SA13
SA14   64Kbytes 32Kwords    060000-06FFFF  30000-37FFF                       0 0 1 1 0XXX
SA15
SA16   64Kbytes 32Kwords    070000-07FFFF  38000-3FFFF 0 0 1 1 1 X X X
SA17
SA18   64Kbytes 32Kwords    080000-08FFFF  40000-47FFF                       0 1 0 0 0XXX
SA19
SA20   64Kbytes 32Kwords    090000-09FFFF  48000-4FFFF 0 1 0 0 1 X X X
SA21
SA22   64Kbytes 32Kwords    0A0000-0AFFFF 50000-57FFF 0 1 0 1 0 X X X
SA23
SA24   64Kbytes 32Kwords    0B0000-0BFFFF 58000-5FFFF 0 1 0 1 1 X X X
SA25
SA26   64Kbytes 32Kwords    0C0000-0CFFFF 60000-67FFF 0 1 1 0 0 X X X
SA27
SA28   64Kbytes 32Kwords    0D0000-0DFFFF 68000-6FFFF 0 1 1 0 1 X X X
SA29
SA30   64Kbytes 32Kwords    0E0000-0EFFFF 70000-77FFF 0 1 1 1 0 X X X
SA31
SA32   64Kbytes 32Kwords    0F0000-0FFFFF 78000-7FFFF 0 1 1 1 1 X X X
SA33
SA34   64Kbytes 32Kwords    100000-10FFFF  80000-87FFF                       1 0 0 0 0XXX

        64Kbytes 32Kwords    110000-11FFFF  88000-8FFFF 1 0 0 0 1 X X X

        64Kbytes 32Kwords    120000-12FFFF  90000-97FFF                       1 0 0 1 0XXX

        64Kbytes 32Kwords    130000-13FFFF  98000-9FFFF 1 0 0 1 1 X X X

        64Kbytes 32Kwords    140000-14FFFF A0000-A7FFF 1 0 1 0 0 X X X

        64Kbytes 32Kwords    150000-15FFFF A8000-AFFFF 1 0 1 0 1 X X X

        64Kbytes 32Kwords    160000-16FFFF B0000-B7FFF 1 0 1 1 0 X X X

        64Kbytes 32Kwords    170000-17FFFF  B8000-BFFF 1 0 1 1 1 X X X

        64Kbytes 32Kwords    180000-18FFFF C0000-C7FFF 1 1 0 0 0 X X X

        64Kbytes 32Kwords    190000-19FFFF C8000-CFFFF 1 1 0 0 1 X X X

        64Kbytes 32Kwords    1A0000-1AFFFF D0000-D7FFF 1 1 0 1 0 X X X

        64Kbytes 32Kwords    1B0000-1BFFFF D8000-DFFFF 1 1 0 1 1 X X X

        64Kbytes 32Kwords    1C0000-1CFFFF E0000-E7FFF 1 1 1 0 0 X X X

        64Kbytes 32Kwords    1D0000-1DFFFF E8000-EFFFF 1 1 1 0 1 X X X

        64Kbytes 32Kwords    1E0000-1EFFFF F0000-F7FFF 1 1 1 1 0 X X X

        32Kbytes 16Kwords    1F0000-1F7FFF F8000-FBFFF 1 1 1 1 1 0 X X

        8Kbytes   4Kwords    1F8000-1F9FFF FC000-FCFFF 1 1 1 1 1 1 0 0

        8Kbytes   4Kwords    1FA000-1FBFFF FD000-FDFFF 1 1 1 1 1 1 0 1

        16Kbytes  8Kwords    1FC000-1FFFFF FE000-FFFFF 1 1 1 1 1 1 1 X

Note: Byte Mode: address range A19 : A-1, Word mode : address range A19 : A0

Elite Semiconductor Memory Technology Inc.                                    Publication Date : Jan. 2008

                                                                              Revision: 1.8  3/50
ESMT                                                       F49L160UA/F49L160BA

                     Table 2: F49L160BA Sector Address Table

Sector  Sector Size                         Address range                     Sector Address

SA0    Byte Mode Word Mode  Byte Mode(x8) Word Mode(x16) A19 A18 A17 A16 A15 A14 A13 A12
SA1
SA2    16Kbytes  8Kwords    000000-003FFF  00000-01FFF 0 0 0 0 0 0 0 X
SA3
SA4    8Kbytes   4Kwords    004000-005FFF  02000-02FFF                       00000010
SA5
SA6    8Kbytes   4Kwords    006000-007FFF  03000-03FFF                       00000011
SA7
SA8    32Kbytes 16Kwords    008000-008FFF  04000-07FFF                       0 0 0 0 0 1XX
SA9
SA10   64Kbytes 32Kwords    010000-01FFFF  08000-0FFFF 0 0 0 0 1 X X X
SA11
SA12   64Kbytes 32Kwords    020000-02FFFF  10000-17FFF                       0 0 0 1 0XXX
SA13
SA14   64Kbytes 32Kwords    030000-03FFFF  18000-1FFFF 0 0 0 1 1 X X X
SA15
SA16   64Kbytes 32Kwords    040000-04FFFF  20000-27FFF                       0 0 1 0 0XXX
SA17
SA18   64Kbytes 32Kwords    050000-05FFFF  28000-2FFFF 0 0 1 0 1 X X X
SA19
SA20   64Kbytes 32Kwords    060000-06FFFF  30000-37FFF                       0 0 1 1 0XXX
SA21
SA22   64Kbytes 32Kwords    070000-07FFFF  38000-3FFFF 0 0 1 1 1 X X X
SA23
SA24   64Kbytes 32Kwords    080000-08FFFF  40000-47FFF                       0 1 0 0 0XXX
SA25
SA26   64Kbytes 32Kwords    090000-09FFFF  48000-4FFFF 0 1 0 0 1 X X X
SA27
SA28   64Kbytes 32Kwords    0A0000-0AFFFF 50000-57FFF 0 1 0 1 0 X X X
SA29
SA30   64Kbytes 32Kwords    0B0000-0BFFFF 58000-5FFFF 0 1 0 1 1 X X X
SA31
SA32   64Kbytes 32Kwords    0C0000-0CFFFF 60000-67FFF 0 1 1 0 0 X X X
SA33
SA34   64Kbytes 32Kwords    0D0000-0DFFFF 68000-6FFFF 0 1 1 0 1 X X X

        64Kbytes 32Kwords    0E0000-0EFFFF 70000-77FFF 0 1 1 1 0 X X X

        64Kbytes 32Kwords    0F0000-0FFFFF 78000-7FFFF 0 1 1 1 1 X X X

        64Kbytes 32Kwords    100000-10FFFF  80000-87FFF                       1 0 0 0 0XXX

        64Kbytes 32Kwords    110000-11FFFF  88000-8FFFF 1 0 0 0 1 X X X

        64Kbytes 32Kwords    120000-12FFFF  90000-97FFF                       1 0 0 1 0XXX

        64Kbytes 32Kwords    130000-13FFFF  98000-9FFFF 1 0 0 1 1 X X X

        64Kbytes 32Kwords    140000-14FFFF A0000-A7FFF 1 0 1 0 0 X X X

        64Kbytes 32Kwords    150000-15FFFF A8000-AFFFF 1 0 1 0 1 X X X

        64Kbytes 32Kwords    160000-16FFFF B0000-B7FFF 1 0 1 1 0 X X X

        64Kbytes 32Kwords    170000-17FFFF B8000-BFFFF 1 0 1 1 1 X X X

        64Kbytes 32Kwords    180000-18FFFF C0000-C7FFF 1 1 0 0 0 X X X

        64Kbytes 32Kwords    190000-19FFFF C8000-CFFFF 1 1 0 0 1 X X X

        64Kbytes 32Kwords    1A0000-1AFFFF D0000-D7FFF 1 1 0 1 0 X X X

        64Kbytes 32Kwords    1B0000-1BFFFF D8000-DFFFF 1 1 0 1 1 X X X

        64Kbytes 32Kwords    1C0000-1CFFFF E0000-E7FFF 1 1 1 0 0 X X X

        64Kbytes 32Kwords    1D0000-1DFFFF E8000-EFFFF 1 1 1 0 1 X X X

        64Kbytes 32Kwords    1E0000-1EFFFF F0000-F7FFF 1 1 1 1 0 X X X

        64Kbytes 32Kwords    1F0000-1FFFFF F8000-FFFFF 1 1 1 1 1 X X X

Note: Byte Mode: address range A19 : A-1, Word mode : address range A19 : A0

Elite Semiconductor Memory Technology Inc.                                    Publication Date : Jan. 2008

                                                                              Revision: 1.8  4/50
ESMT                                                                 F49L160UA/F49L160BA

6. FUNCTIONAL BLOCK DIAGRAM

  BYTE    CONTROL                           PROGRAM / ERASE                    WRITE
      CE     INPUT                            HIGH VOLTAGE                     STATE
      OE    LOGIC                                                            MACHING
      WE                                                                       (WSM)

RESET

          ADDRESS                           F49L400U/BA               ARRAY     STATE
            LATCH                                                    SOURCE  REGISTER
              AND                             FLASH
           BUFFER                             ARRAY                      HV  COMMAND
                                                                                DATA
A0~A19
                                                                             DECODER
                                            Y-PASS GATE

                                                                PGM           COMMAND
                                              SENSE DATA                     DATA LATCH
                                            AMPLIFIER HV

                                                           PROGRAM
                                                         DATA LATCH

          DQ0~DQ14                          I / O BUFFER
          DQ15 / A-1

Elite Semiconductor Memory Technology Inc.                                   Publication Date : Jan. 2008

                                                                             Revision: 1.8  5/50
ESMT                                                                    F49L160UA/F49L160BA

7. FUNCTIONAL DESCRIPTION                                             register serve as inputs to the internal state
                                                                      machine. The state machine outputs dictate the
   7.1 Device operation                                               function of the device. The F49L160UA
                                                                      /F49L160BA features various bus operations as
          This section describes the requirements and use             Table 3.
          of the device bus operations, which are initiated
          through the internal command register. The
          register is composed of latches that store the
          command, address and data information needed
          to execute the command. The contents of the

                            Table 3. F49L160UA/F49L160BA Operation Modes Selection

                                                                      ADDRESS                                DQ8~DQ15

       DESCRIPTION          CE    OE WE  RESET               A19 A11  A8       A5   DQ0~DQ7       BYTE             BYTE
                                                                                                  =VIH             =VIL
Reset(3)                                                     | | A9 | A6 | A1 A0
Read
Write                                                        A12 A10  A7       A2
Output Disable
Standby                     X     X  X   L, Vss                          X         High Z High Z High Z
Sector Protect(2)                        0.3V(3)
Sector Unprotect(2)
                            L LH            H                         AIN           Dout          Dout DQ8~DQ14=
Temporary sector unprotect                                                                                         High Z

Auto-select                 L HL            H                         AIN           DIN           DIN DQ15=A-1

                            L HH            H                             X         High Z High Z High Z

                            VCC  X  X      VCC                          X         High Z High Z High Z
                            0.3V            0.3V

                            L HL            VID SA X X X L X H L DIN                              X                X

                            L HL            VID SA X X X H X H L DIN                              X                X

                            X XX            VID                       AIN           DIN           DIN High Z

                                                                      See Table 4

Notes:
           1. L= Logic Low = VIL, H= Logic High = VIH, X= Don't Care, SA= Sector Address, VID=10V to 10.5V.
              AIN= Address In, DIN = Data In, Dout = Data Out.
           2. The sector protect and unprotect functions may also be implemented via programming equipment.
           3. See "Reset Mode" section.

Elite Semiconductor Memory Technology Inc.                                         Publication Date : Jan. 2008

                                                                                   Revision: 1.8             6/50
ESMT                                                     F49L160UA/F49L160BA

                   Table 4. F49L160UA/F49L160BA Auto-Select Mode (High Voltage Method)

                            A19 A11            A8        A5                                DQ8         DQ7
                                                                                             to          to
Description Mode CE OE WE to to A9 to A6 to A3 A2 A1 A0
                                                                                           DQ15        DQ0
                            A12 A10            A7        A4                                            8CH
                                                                                             X         7FH
Manufacturer ID:                                                         LL                            7FH
                                                                                            22H        7FH
ESMT               L  L  H  X               X  VID X  L  X               L  H  L  L          X
                                                                         H  L                          C4H
                                                                                            22H
                                                                         HH                  X         C4H
                                                                                             X
Device ID:   Word L L H                                                                      X         49H

F49L160UA                   X               X VID X L X X X L H                                        49H

(Upper Boot Byte L    L  H                                                                             01H
Block)                                                                                            (protected)

Device ID:   Word L L H                                                                                00H
                                                                                                 (unprotected)
F49L160BA                   X X VID X L X X X L H

(Bottom      Byte  L  L  H
Boot Block)

Sector Protection  L  L  H SA X VID X L X X X H L
Verification

L= Logic Low=VIL, H= Logic High=VIH, SA= Sector Address, X= Don't care.

Notes :
          1.Manufacturer and device codes may also be accessed via the software command sequence in Table 5.

Elite Semiconductor Memory Technology Inc.                                  Publication Date : Jan. 2008

                                                                            Revision: 1.8        7/50
ESMT                                                        F49L160UA/F49L160BA

Reset Mode :                                                See "Read Command" section for more information.
Hardware Reset                                              Refer to the AC Read Operations table 14 for timing
                                                            specifications and to Figure 5 for the timing diagram. ICC1
When the RESET pin is driven low for at least a             in the DC Characteristics table represents the active
period of tRP, the device immediately terminates any        current specification for reading array data.
operation in progress, tri-states all output pins, and
ignores all read/write commands for the duration of the     Write Mode
RESET pulse. The device also resets the internal state
machine to reading array data. The operation that was       To write a command or command sequence (which
interrupted should be reinitiated later once the device is  includes programming data to the device and erasing
ready to accept another command sequence, to ensure         sectors of memory), the system must drive WE and
the data integrity.                                         CE to VIL, and OE to VIH. The "Program Command"
                                                            section has details on programming data to the device
The current is reduced for the duration of the RESET        using standard command sequences.
pulse. When RESET is held at VSS0.3V, the device
draws CMOS standby current (ICC4). If RESET is held         An erase operation can erase one sector, multiple
at VIL but not within VSS0.3V, the standby current will    sectors, or the entire device. Tables 1 and 2 indicate the
be greater.                                                 address space that each sector occupies. A "sector
                                                            address" consists of the address bits required to uniquely
The RESET pin may be tied to system reset circuitry.        select a sector. The "Software Command Definitions"
A system reset would thus reset the Flash memory,           section has details on erasing a sector or the entire chip,
enabling the system to read the boot-up firm-ware from      or suspending/resuming the erase operation.
the Flash memory.
                                                            When the system writes the auto-select command
If RESET is asserted during a program or erase              sequence, the device enters the auto-select mode. The
embedded algorithm operation, the RY/BY pin remains         system can then read auto-select codes from the internal
a "0" (busy) until the internal reset operation is          register (which is separate from the memory array) on
complete, which requires a time of tREADY (during           DQ7DQ0. Standard read cycle timings apply in this
Embedded Algorithms). The system can thus monitor           mode. Refer to the Auto-select Mode and Auto-select
RY/ BY to determine whether the reset operation is          Command sections for more information. ICC2 in the DC
complete.                                                   Characteristics table represents the active current
                                                            specification for the write mode. The "AC Characteristics"
If RESET is asserted when a program or erase                section contains timing specification tables and timing
operation is not executing , i.e. the RY/BY is "1", the     diagrams for write operations.
reset operation is completed within a time of tREADY (not
during Embedded Algorithms). The system can read            Automatic Sleep Mode
data after tRH when the RESET pin returns to VIH.
Refer to the AC Characteristics tables 17 for Hardware      The automatic sleep mode minimizes Flash device
Reset section & Figure 23 for the timing diagram.           energy consumption. The device automatically enables
                                                            this mode when addresses remain unchanged for over
Read Mode                                                   250ns. The automatic sleep mode is independent of the
                                                            CE , WE , and OE control signals. Standard address
To read array data from the outputs, the system must        access timings provide new data when addresses are
drive the CE and OE pins to VIL. CE is the power            changed. While in sleep mode, output data is latched
control and selects the device. OE is the output            and always available to the system. ICC4 in the DC
control and gates array data to the output pins. WE         Characteristics table represents the automatic sleep
should remain at VIH. The internal state machine is set     mode current specification.
for reading array data upon device power-up, or after a
hardware reset. This ensures that no spurious               Word / Byte Mode
alteration of the memory content occurs during the
power transition.                                           This pin controls the I/O configuration of device. When

No command is necessary in this mode to obtain array        BYTE = VIH or Vcc 0.3V. The I/O configuration is x16
data. Standard microprocessor's read cycles that assert     and the pin of D15/A-1 is bi-direction Data I/O. However,
valid addresses on the device address inputs produce
valid data on the device data outputs. The device           BYTE = VIL or VSS 0.3V. The I/O configuration would
remains enabled for read access until the command           be x8 and The pin of DQ15/A-1 only address input pin.
register contents are altered.                              You must define the function of this pin before enable
                                                            this device.

Elite Semiconductor Memory Technology Inc.                  Publication Date : Jan. 2008

                                                            Revision: 1.8  8/50
ESMT                                                                      F49L160UA/F49L160BA

Temporary Sector Unprotect Mode                           un-protected and can be programmed or erased by
                                                          selecting the sector addresses. Once VID is removed from
This feature allows temporary unprotection of previously  the RESET pin, all the previously protected sectors are
protected sector to change data in-system. This mode is   protected again.
activated by setting the RESET pin to VID(10V-10.5V).
During this mode, all formerly protected sectors are

                  Start
      RESET = VID (Note 1)

       Perform Erase or
      Program Operation

      Operation Completed

                                             RESET = VIH

                                         Temporary Sector
                                      Unprotect Completed

                                                 (Note 2)

Notes:
           1. All protected sectors unprotected.
           2. All previously protected sectors are protected once again.

Elite Semiconductor Memory Technology Inc.                                Publication Date : Jan. 2008

                                                                          Revision: 1.8  9/50
ESMT                                                                 F49L160UA/F49L160BA

Output Disable Mode                                         Figure 16 shows the algorithms and Figure 15 shows
                                                             the timing diagram. This method uses standard
With the OE is at a logic high level (VIH), outputs from    microprocessor bus cycle timing. For sector unprotect,
  the devices are disabled. This will cause the output pins  all unprotected sectors must first be protected prior to
  in a high impedance state                                  the first sector unprotect write cycle.

Standby Mode                                                The alternate method intended only for programming
                                                             equipment requires VID on address pin A9, OE , and
  When CE and RESET are both held at VCC 0.3V,             RESET .
  the device enter CMOS Standby mode. If CE and
  RESET are held at VIH, but not within the range of         Auto-select Mode
  VCC 0.3V, the device will still be in the standby mode,
  but the standby current will be larger.                    The auto-select mode provides manufacturer and
                                                             device identification and sector protection verification,
  If the device is deselected during auto algorithm of       through outputs on DQ7DQ0. This mode is primarily
  erasure or programming, the device draws active            intended for programming equipment to automatically
  current ICC2 until the operation is completed. ICC3 in     match a device to be programmed with its
  the DC Characteristics table represents the standby        corresponding programming algorithm. However, the
  current specification.                                     auto-select codes can also be accessed in-system
                                                             through the command register.
  The device requires standard access time (tCE) for
  read access from either of these standby modes,            When using programming equipment, this mode
  before it is ready to read data.                           requires VID (10 V to 10.5 V) on address pin A9. While
                                                             address pins A3, A2, A1, and A0 must be as shown in
Sector Protect / Un-protect Mode                            Table 4.

  The hardware sector protect feature disables both          To verify sector protection, all necessary pins have to
  program and erase operations in any sector. The            be set as required in Table 4, the programming
  hardware sector unprotect feature re-enables both the      equipment may then read the corresponding identifier
  program and erase operations in previously protected       code on DQ7-DQ0.
  sectors. Sector protect/unprotect can be implemented
  via two methods.                                           To access the auto-select codes in-system, the host
  The primary method requires VID on the RESET pin           system can issue the auto-select command via the
  only, and can be implemented either in-system or via       command register, as shown in Table 5. This method
  programming equipment.                                     does not require VID. See " Software Command
                                                             Definitions" for details on using the auto-select mode.

7.2 Software Command Definitions                             All addresses are latched on the falling edge of WE
                                                             or CE , whichever happens later. All data is latched on
Writing specific address and data commands or
sequences into the command register initiates the            the rising edge of WE or CE , whichever happens
device operations. Table 5 defines the valid register        first. Refer to the corresponding timing diagrams in
command sequences. Writing incorrect address and             the AC Characteristics section.
data values or writing them in the improper sequence
resets the device to reading array data.

Elite Semiconductor Memory Technology Inc.                   Publication Date : Jan. 2008

                                                             Revision: 1.8  10/50
ESMT                                                         F49L160UA/F49L160BA

                     Table 5. F49L160UA/F49L160BA Software Command Definitions

                     Bus  1st Bus       2nd Bus     3rd Bus     4th Bus     5th Bus       6th Bus
                                          Cycle      Cycle       Cycle       Cycle         Cycle
Command              Cycles Cycle
                                      Addr Data  Addr Data   Addr Data   Addr Data     Addr Data
                     (1~3) Addr Data

Reset (4)            1 XXXH F0H -           -    -  -             -  -   -          -  -      -

Read (5)             1 RA RD -              -    -  -             -  -   -          -  -      -

              Word 4 555H AAH 2AAH 55H 555H A0H PA PD -                             -  -      -

Program

              Byte 4 AAAH AAH 555H 55H AAAH A0H PA PD -                             -  -      -

Chip Erase    Word 6 555H AAH 2AAH 55H 555H 80H 555H AAH 2AAH 55H 555H 10H
              Byte 6 AAAH AAH 555H 55H AAAH 80H AAAH AAH 555H 55H AAAH 10H

                     Word 6 555H AAH 2AAH 55H 555H 80H 555H AAH 2AAH 55H SA 30H
Sector Erase

                      Byte 6 AAAH AAH 555H 55H AAAH 80H AAAH AAH 555H 55H SA 30H

Sector Erase         1 XXXH B0H -           -    -  -             -  -   -          -  -      -
Suspend (6)

Sector Erase Resume  1    XXXH 30H    -     -    -  -             -  -   -          -  -      -
(7)

Auto-select                                         See Table 6.

X = don't care
RA = Address of memory location to be read.
RD = Data to be read at location RA.
PA = Address of memory location to be programmed.
PD = Data to be programmed at location PA.
SA = Address of the sector.

Notes:

            1. Except Read command and Auto-select command, all command bus cycles are write operations.
            2. The system should generate the following address patterns: 555H or 2AAH to address A10~A0 in word mode

                / AAAH or 555H to address A10~A-1 in byte mode.
            3. Address bits A19A11 are don't cares, unless SA or PA required.
            4. The Reset command is required to return to reading array data when device is in the auto-select mode, or if

                DQ5 goes high (while the device is providing status data).
            5. No command cycles required when reading array data.
            6. The system may read and program in non-erasing sectors, or enter the auto-select mode, when in the Erase

                Suspend mode. The Erase Suspend command is valid only during a sector erase operation.
            7. The Erase Resume command is valid only during the Erase Suspend mode.

Elite Semiconductor Memory Technology Inc.                           Publication Date : Jan. 2008

                                                                     Revision: 1.8     11/50
ESMT                                                            F49L160UA/F49L160BA

                                Table 6. F49L160UA/F49L160BA Auto-Select Command

                              Bus    1st Bus  2nd Bus        3rd Bus  4th Bus     5th Bus 6th Bus
                             Cycles   Cycle    Cycle          Cycle    Cycle
Command                                                                           Cycle    Cycle
                                                          Addr Data
                                     Addr Data Addr Data              Addr Data Addr Data Addr Data

                                      4 555H AAH 2AAH 55H 555H 90H X00H XX8CH
                                                                                                                                 --- -

                                      4 555H AAH 2AAH 55H 555H 90H X04H XX7FH
                        Word

                                      4 555H AAH 2AAH 55H 555H 90H X08H XX7FH
                                                                                                                                 --- -

                                      4 555H AAH 2AAH 55H 555H 90H X0CH XX7FH
Manufacturer ID

                                      4 AAAH AAH 555H 55H AAAH 90H X00H 8CH
                                                                                                                                 --- -

                                      4 AAAH AAH 555H 55H AAAH 90H X04H 7FH
                        Byte

                                      4 AAAH AAH 555H 55H AAAH 90H X08H 7FH
                                                                                                                                 --- -

                                      4 AAAH AAH 555H 55H AAAH 90H X0CH 7FH

Device ID,             Word 4 555H AAH 2AAH 55H 555H 90H X01H 22C4H - - - -
Upper boot
                       Byte  4 AAAH AAH 555H 55H AAAH 90H X02H C4H

Device ID,             Word 4 555H AAH 2AAH 55H 555H 90H X01H 2249H - - - -

Bottom boot            Byte  4 AAAH AAH 555H 55H AAAH 90H X02H 49H

                       Word  4       555H  AAH 2AAH  55H  555H  90H   (SA) XX00H
                                                                      x02H XX01H
                                                                                  --- -
Sector Protect Verify

                       Byte  4       AAAH AAH 555H 55H AAAH 90H       (SA)  00H
                                                                      x04H  01H

Notes :

          1. The fourth cycle of the auto-select command sequence is a read cycle.

          2. For Sector Protect Verify operation: If read out data is 01H, it means the sector has been protected. If read
              out data is 00H, it means the sector is still not being protected.

Elite Semiconductor Memory Technology Inc.                                  Publication Date : Jan. 2008

                                                                            Revision: 1.8  12/50
ESMT                                                      F49L160UA/F49L160BA

Reset Command                                             Program Command

Writing the reset command to the device resets the        The program command sequence programs one byte
device to reading array data. Address bits are all don't  into the device. Programming is a four-bus-cycle
cares for this command.                                   operation. The program command sequence is initiated
                                                          by writing two unlock write cycles, followed by the
The reset command may be written between the              program set-up command. The program address and
sequence cycles in an erase command sequence              data are written next, which in turn initiate the
before erasing begins. This resets the device to reading  Embedded Program algorithm. The system is not
array data. Once erasure begins, however, the device      required to provide further controls or timings. The
ignores reset commands until the operation is             device automatically provides internally generated
complete.                                                 program pulses and verifies the programmed cell
                                                          margin.
The reset command may be written between the
sequence cycles in a program command sequence             When the Embedded Program algorithm is complete,
before programming begins. This resets the device to      the device then returns to reading array data and
reading array data (also applies to programming in        addresses are no longer latched. The system can
Erase Suspend mode). Once programming begins,             determine the status of the program operation by using
however, the device ignores reset commands until the      DQ7, DQ6, or RY/BY . See "Write Operation Status"
operation is complete.                                    section for more information on these status bits.

The reset command may be written between the              Any commands written to the device during the
sequence cycles in an auto-select command sequence.       Embedded Program Algorithm are ignored. Note that a
Once in the auto-select mode, the reset command must      hardware reset immediately terminates the
be written to return to reading array data (also applies  programming operation. The Program command
to auto-select during Erase Suspend).                     sequence should be reinitiated once the device has
                                                          reset to reading array data, to ensure data integrity.
If DQ5 goes high(see "DQ5: Exceeded Timing Limits"
section) during a program or erase operation, writing     Programming is allowed in any sequence and across
the reset command returns the device to reading array     sector boundaries. A bit cannot be programmed from a
data (also applies during Erase Suspend).                 "0" back to a "1". Attempting to do so may halt the
                                                          operation and set DQ5 to "1", or cause the Data Polling
Read Command                                              algorithm to indicate the operation was successful.
                                                          However, a succeeding read will show that the data is
The device is automatically set to reading array data     still "0". Only erase operations can convert a "0" to a
after device power-up. No commands are required to        "1".
retrieve data. The device is also ready to read array
data after completing an Embedded Program or              Chip Erase Command
Embedded Erase algorithm.
                                                          Chip erase is a six-bus cycle operation. The chip erase
When the device accepts an Erase Suspend command,         command sequence is initiated by writing two unlock
the device enters the Erase Suspend mode. The             cycles, followed by a set-up command. Two additional
system can read array data using the standard read        unlock write cycles are then followed by the chip erase
timings, except that if it reads an address within        command, which in turn invokes the Embedded Erase
erase-suspended sectors, the device outputs status        algorithm.
data. After completing a programming operation in the
Erase Suspend mode, the system may once again read        The device does not require the system to preprogram
array data with the same exception. See "Erase            prior to erase. The Embedded Erase algorithm
Suspend/Erase Resume Commands" for more                   automatically preprograms and verifies the entire
information on this mode.                                 memory for an all zero data pattern prior to electrical
                                                          erase.
The system must issue the reset command to
re-enable the device for reading array data if DQ5 goes   Any commands written to the chip during the
high, or while in the auto-select mode. See the "Reset    Embedded Erase algorithm are ignored. Note that a
Command" section. See also the "Read Mode" in the         hardware reset during the chip erase operation
"Device Operations" section for more information. Refer   immediately terminates the operation. The Chip Erase
to Figure 5 for the timing diagram.                       command sequence should be reinitiated once the
                                                          device has returned to reading array data, to ensure
                                                          the data integrity.

Elite Semiconductor Memory Technology Inc.                Publication Date : Jan. 2008

                                                          Revision: 1.8  13/50
ESMT                                                      F49L160UA/F49L160BA

The system can determine the status of the erase           The system can monitor DQ3 to determine if the sector
operation by using DQ7, DQ6, DQ2, or RY/BY . See           erase timer has timed out. (See the "DQ3: Sector
"Write Operation Status" section for more information on   Erase Timer" section.) The time-out begins from the
these status bits.
                                                           rising edge of the final WE pulse in the command
When the Embedded Erase algorithm is complete, the         sequence.
device returns to reading array data and addresses are
no longer latched. See the Erase/Program Operations        Once the sector erase operation has begun, only the
tables in "AC Characteristics" for parameters.             Erase Suspend command is valid. All other commands
                                                           are ignored. Note that a hardware reset during the
Sector Erase Command                                       sector erase operation immediately terminates the
                                                           operation. The Sector Erase command sequence
Sector erase is a six-bus cycle operation. The sector      should be reinitiated once the device has returned to
erase command sequence is initiated by writing two         reading array data, to ensure the data integrity.
unlock cycles, followed by a set-up command. Two
additional unlock write cycles are then followed by the    When the Embedded Erase algorithm is complete, the
address of the sector to be erased, and the sector         device returns to reading array data and addresses are
erase command.                                             no longer latched. The system can determine the
                                                           status of the erase operation by using DQ7, DQ6,
The device does not require the system to preprogram       DQ2, or RY/ BY . (Refer to "Write Operation Status"
the memory prior to erase. The Embedded Erase              section for more information on these status bits.)
algorithm automatically programs and verifies the          Refer to the Erase/Program Operations tables in the
sector for an all zero data pattern prior to electrical    "AC Characteristics" section for parameters.
erase. The system is not required to provide any
controls or timings during these operations.               Sector Erase Suspend/Resume Command

After the command sequence is written, a sector erase      The Erase Suspend command allows the system to
time-out of 50 s begins. During the time-out period,      interrupt a sector erase operation and then read data
additional sector addresses and sector erase               from, or program data to, any sector not selected for
commands may be written. Loading the sector erase          erasure (The device "erase suspends" all sectors
buffer may be done in any sequence, and the number         selected for erasure.). This command is valid only
of sectors may be from one sector to all sectors. The      during the sector erase operation, including the 50 s
time between these additional cycles must be less than     time-out period during the sector erase command
50 s, otherwise the last address and command might         sequence. The Erase Suspend command is ignored if
not be accepted, and erasure may begin.                    written during the chip erase operation or Embedded
                                                           Program algorithm. Addresses are "don't-cares" when
It is recommended that processor interrupts be            writing the Erase Suspend command as shown in
disabledduring this time to ensure all commands are       Table 5.
accepted. The interrupts can be re-enabled after the
last Sector Erase command is written. If the time         When the Erase Suspend command is written during a
between additional sector erase commands can be           sector erase operation, the device requires a maximum
assumed to be less than 50 s, the system need not        of 20 s to suspend the erase operation. However,
monitor DQ3.                                              when the Erase Suspend command is written during
                                                           the sector erase time-out, the device immediately
Any command other than Sector Erase or Erase               terminates the time-out period and suspends the erase
Suspend during the time-out period resets the device to    operation.
reading array data. The system must rewrite the
command sequence and any additional sector                Reading at any address within erase-suspended
addresses and commands.                                   sectors produces status data on DQ7DQ0. The system
                                                          can use DQ7, or DQ6 and DQ2 together, to determine if
                                                          a sector is actively erasing or is erase-suspended. See
                                                          "Write Operation Status" section for more information on
                                                          these status bits.

Elite Semiconductor Memory Technology Inc.                Publication Date : Jan. 2008

                                                          Revision: 1.8  14/50
ESMT                                                                F49L160UA/F49L160BA

  After an erase-suspended program operation is             Auto-select Command
  complete, the system can once again read array data
  within non-suspended sectors. The system can              The auto-select command sequence allows the host
  determine the status of the program operation using the   system to access the manufacturer and devices
  DQ7 or DQ6 status bits, just as in the standard program   codes, and determine whether or not a sector is
  operation. See "Write Operation Status" for more          protected. Table 6 shows the address and data
  information.                                              requirements. This method is an alternative to that
                                                            shown in Table 4, which is intended for PROM
  The system may also write the auto-select command         programmers and requires VID on address bit A9.
  sequence when the device is in the Erase Suspend
  mode. The device allows reading auto-select codes         The auto-select command sequence is initiated by
  even at addresses within erasing sectors, since the       writing two unlock cycles, followed by the auto-select
  codes are not stored in the memory array. When the        command. The device then enters the auto-select
  device exits the auto-select mode, the device reverts to  mode, and the system may read at any address any
  the Erase Suspend mode, and is ready for another          number of times, without initiating another command
  valid operation.                                          sequence. The read cycles at address 04H, 08H, 0CH,
                                                            and 00H retrieves the ESMT manufacturer ID. A read
  The system must write the Erase Resume command            cycle at address 01H retrieves the device ID. A read
  (address bits are "don't care" as shown in Table 5) to    cycle containing a sector address (SA) and the address
  exit the erase suspend mode and continue the sector       02H returns 01H if that sector is protected, or 00H if it is
  erase operation. Further writes of the Resume             unprotected. Refer to Tables 1 and 2 for valid sector
  command are ignored. Another Erase Suspend                addresses.
  command can be written after the device has resumed
  erasing.                                                  The system must write the reset command to exit the
                                                            auto-select mode and return to reading array data.

7.3 Write Operation Status                                 RY/BY , DQ7, and DQ6 each offer a method for
                                                            determining whether a program or erase operation
The device provides several bits to determine the           is complete or in progress.
status of a write operation: RY/ BY , DQ7, DQ6,
DQ5, DQ3, DQ2, and. Table 7 and the following
subsections describe the functions of these bits.

                                         Table 7. Write Operation Status

             Status                                                       DQ7    DQ6       DQ5    DQ3   DQ2    RY/ BY
                                                                        (Note1)          (Note2)                   0
                                                                                                         No
             Embedded Program Algorithm                                 DQ7 Toggle 0 N/A               Toggle

             Embedded Erase Algorithm                                   0 Toggle 0                1 Toggle 0

In Progress                                    Reading Erase Suspended  1          No    0        N/A Toggle 1
                                               Sector                            Toggle

             Erase Suspended Mode Reading Non-Erase                     Data Data Data Data Data               1
                                               Suspended Sector

             Erase Suspend Program                                      DQ7 Toggle 0 N/A N/A                   0

             Embedded Program Algorithm                                 DQ7 Toggle       1        N/A    No    0
             Embedded Erase Algorithm                                                                  Toggle
Exceeded     Erase Suspend Program
Time Limits                                                             0 Toggle 1                1 Toggle 0

                                                                        DQ7 Toggle 1 N/A N/A                   0

Notes:

          1. DQ7 and DQ2 require a valid address when reading status information. Refer to the appropriate subsection for
              further details.

          2. DQ5 switches to `1' when an Embedded Program or Embedded Erase operation has exceeded the maximum
              timing limits. See "DQ5: Exceeded Timing Limits" for more information.

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                                                                                 Revision: 1.8         15/50
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RY/ BY :                                                     Output Enable (OE ) is asserted low. Refer to Figure
Ready/Busy                                                   21, Data Polling Timings (During Embedded
                                                              Algorithms), Figure 19 shows the Data Polling
The RY/BY is a dedicated, open-drain output pin that         algorithm.
indicates whether an Embedded Algorithm is in
progress or complete. The RY/BY status is valid after        DQ6:Toggle BIT I
the rising edge of the final WE pulse in the command
sequence. Since RY/ BY is an open-drain output,              Toggle Bit I on DQ6 indicates whether an Embedded
several RY/ BY pins can be tied together in parallel         Program or Erase algorithm is in progress or complete,
with a pull-up resistor to VCC.                              or whether the device has entered the Erase Suspend
                                                              mode. Toggle Bit I may be read at any address, and is
If the output is low (Busy), the device is actively erasing  valid after the rising edge of the final WE pulse in the
or programming. (This includes programming in the            command sequence (prior to the program or erase
Erase Suspend mode.) If the output is high (Ready),          operation), and during the sector erase time-out.
the device is ready to read array data (including during
the Erase Suspend mode), or is in the standby mode.          During an Embedded Program or Erase algorithm
Table 7 shows the outputs for RY/BY .                        operation, successive read cycles to any address
                                                              cause DQ6 to toggle. The system may use either OE
DQ7: Data Polling                                            or CE to control the read cycles. When the operation
                                                              is complete, DQ6 stops toggling.
The DQ7 indicates to the host system whether an
Embedded Algorithm is in progress or completed, or           When an erase command sequence is written, if all
whether the device is in Erase Suspend mode. The             sectors selected for erasing are protected, DQ6
Data Polling is valid after the rising edge of the final     toggles for approximately 100 s, then returns to
  WE pulse in the program or erase command                    reading array data. If not all selected sectors are
sequence.                                                    protected, the Embedded Erase algorithm erases the
                                                              unprotected sectors, and ignores the selected sectors
During the Embedded Program algorithm, the device            that are protected.
outputs on DQ7 the complement of the datum
programmed to DQ7. This DQ7 status also applies to           The system can use DQ6 and DQ2 together to
programming during Erase Suspend. When the                   determine whether a sector is actively erasing or is
Embedded Program algorithm is complete, the device           erase-suspended. When the device is actively erasing
outputs the true data on DQ7. The system must provide        (i.e. the Embedded Erase algorithm is in progress),
the program address to read valid status information on      DQ6 toggles. When the device enters the Erase
DQ7. If a program address falls within a protected           Suspend mode, DQ6 stops toggling. However, the
sector, Data Polling on DQ7 is active for approximately      system must also use DQ2 to determine which sectors
1 s, then the device returns to reading array data.         are erasing or erase-suspended. Alternatively, the
                                                              system can use DQ7.
During the Embedded Erase algorithm, Data Polling
produces a "0" on DQ7. When the Embedded Erase               If a program address falls within a protected sector,
algorithm is complete, or if the device enters the Erase     DQ6 toggles for approximately 2 s after the program
Suspend mode, Data Polling produces a "1" on DQ7.            command sequence is written, then returns to reading
The system must provide an address within any of the         array data.
sectors selected for erasure to read valid status
information on DQ7.                                          DQ6 also toggles during the erase-suspend-program
                                                              mode, and stops toggling once the Embedded
After an erase command sequence is written, if all           Program algorithm is complete. Table 7 shows the
sectors selected for erasing are protected, Data Polling     outputs for Toggle Bit I on DQ6. Figure 20 shows the
on DQ7 is active for approximately 100 s, then the          toggle bit algorithm. Figure 22 shows the toggle bit
device returns to reading array data. If not all selected    timing diagrams. Figure 25 shows the differences
sectors are protected, the Embedded Erase algorithm          between DQ2 and DQ6 in graphical form. Refer to the
erases the unprotected sectors, and ignores the              subsection on DQ2: Toggle Bit II.
selected sectors that are protected.
                                                              DQ2: Toggle Bit II
When the system detects DQ7 has changed from the
complement to true data, it can read valid data at DQ7~      The "Toggle Bit II" on DQ2, when used with DQ6,
DQ0 on the following read cycles. This is because DQ7        indicates whether a particular sector is actively erasing
may change asynchronously with DQ0DQ6 while                 (that is, the Embedded Erase algorithm is in progress),
                                                              or whether that sector is erase-suspended. Toggle Bit II

                                                              is valid after the rising edge of the final WE or CE ,
                                                              whichever happens first, in the command sequence.

Elite Semiconductor Memory Technology Inc.                    Publication Date : Jan. 2008

                                                              Revision: 1.8  16/50
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  DQ2 toggles when the system reads at addresses                exceeded the specified limits(internal pulse count).
  within those sectors that have been selected for              Under these conditions DQ5 will produce a "1". This
erasure. (The system may use either OE or CE to                time-out condition indicates that the program or erase
  control the read cycles.) But DQ2 cannot distinguish          cycle was not successfully completed. Data Polling and
  whether the sector is actively erasing or is                  Toggle Bit are the only operating functions of the
  erase-suspended.                                              device under this condition.
                                                                If this time-out condition occurs during sector erase
  DQ6, by comparison, indicates whether the device is           operation, it specifies that a particular sector is bad and
  actively erasing, or whether is in erase-suspended, but       it may not be reused. However, other sectors are still
  cannot distinguish which sectors are selected for             functional and may be used for the program or erase
  erasure. Thus, both status bits are required for sector       operation. The device must be reset to use other
  and mode information. Refer to Table 7 to compare             sectors. Write the Reset command sequence to the
  outputs for DQ2 and DQ6.                                      device, and then execute program or erase command
                                                                sequence. This allows the system to continue to use
  Figure 20 shows the toggle bit algorithm in flowchart         the other active sectors in the device.
  form. See also the DQ6: Toggle Bit I subsection. Figure
  22 shows the toggle bit timing diagram. Figure 25             If this time-out condition occurs during the chip erase
  shows the differences between DQ2 and DQ6 in                  operation, it specifies that the entire chip is bad or
  graphical form.                                               combination of sectors are bad.

Reading Toggle Bits DQ6/ DQ2                                   If this time-out condition occurs during the
                                                                programming operation, it specifies that the sector
  Refer to Figure 20 for the following discussion.              containing that byte is bad and this sector may not be
  Whenever the system initially begins reading toggle bit       reused, however other sectors are still functional and
  status, it must read DQ7DQ0 at least twice in a row to       can be reused.
  determine whether a toggle bit is toggling. Typically, the
  system would note and store the value of the toggle bit       The time-out condition will not appear if a user tries to
  after the first read. After the second read, the system       program a non blank location without erasing. Please
  would compare the new value of the toggle bit with the        note that this is not a device failure condition since the
  first. If the toggle bit is not toggling, the device has      device was incorrectly used.
  completed the program or erase operation. The system
  can read array data on DQ7DQ0 on the following read          DQ3:Sector Erase Timer
  cycle.
                                                                After writing a sector erase command sequence, the
  However, if after the initial two read cycles, the system     system may read DQ3 to determine whether or not an
  determines that the toggle bit is still toggling, the         erase operation has begun. (The sector erase timer
  system should note whether the value of DQ5 is high           does not apply to the chip erase command.) If
  (see the section on DQ5). If it is, the system should         additional sectors are selected for erasure, the entire
  then determine again whether the toggle bit is toggling,      timeout also applies after each additional sector erase
  since the toggle bit may have stopped toggling just as        command.
  DQ5 went high. If the toggle bit is no longer toggling,       When the time-out is complete, DQ3 switches from "0"
  the device has successfully completed the program or          to "1." If the time between additional sector erase
  erase operation. If it is still toggling, the device did not  commands from the system can be assumed to be less
  completed the operation successfully, and the system          than 50 s, the system need not monitor DQ3.
  must write the reset command to return to reading
  array data.                                                   When the sector erase command sequence is written,
                                                                the system should read the status on DQ7 (Data
  The remaining scenario is that the system initially           Polling) or DQ6 (Toggle Bit I) to ensure the device has
  determines that the toggle bit is toggling and DQ5 has        accepted the command sequence, and then read DQ3.
  not gone high. The system may continue to monitor the         If DQ3 is "1", the internally controlled erase cycle has
  toggle bit and DQ5 through successive read cycles,            begun; all further commands (except Erase Suspend)
  determining the status as described earlier.                  are ignored until the erase operation is complete.
  Alternatively, it may choose to perform other system
  tasks. In this case, the system must start at the             If DQ3 is "0", the device will accept additional sector
  beginning of the algorithm when it returns to determine       erase commands. To ensure the command has been
  the status of the operation.                                  accepted, the system software should check the status
                                                                of DQ3 prior to and following each subsequent sector
DQ5: Exceeded Timing Limits                                    erase command. If DQ3 is high on the second status
                                                                check, the last command might not have been
  DQ5 indicates whether the program or erase time has           accepted. Table 7 shows the outputs for DQ3.

Elite Semiconductor Memory Technology Inc.                      Publication Date : Jan. 2008

                                                                Revision: 1.8  17/50
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7.4 More Device Operations                                   Logical Inhibit
Hardware Data Protection                                     Write cycles are inhibited by holding any one of OE =

The command sequence requirement of unlock cycles for        VIL, CE = VIH or WE = VIH. To initiate a write cycle,
programming or erasing provides data protection against      CE and WE must be a logical zero while OE is a
inadvertent writes. In addition, the following hardware      logical one.
data protection measures prevent accidental erasure or
programming, which might otherwise be caused by              Power Supply Decoupling
spurious system level signals during VCC power-up and
power-down transitions, or from system noise.                In order to reduce power switching effect, each device
                                                             should have a 0.1uF ceramic capacitor connected
Low VCC Write Inhibit                                        between its VCC and GND.

When VCC is less than VLKO, the device does not accept       Power-Up Sequence
any write cycles. This protects data during VCC power-up
and power-down. The command register and all internal        The device powers up in the Read Mode. In addition, the
program/erase circuits are disabled, and the device          memory contents may only be altered after successful
resets. Subsequent writes are ignored until VCC is           completion of the predefined command sequences.
greater than VLKO. The system must provide the proper
signals to the control pins to prevent unintentional writes  Power-Up Write Inhibit
when VCC is greater than VLKO.
                                                             If WE = CE = VIL and OE = VIH during power up, the
Write Pulse "Glitch" Protection                              device does not accept commands on the rising edge of
                                                             WE . The internal state machine is automatically reset to
Noise pulses of less than 5 ns (typical) on CE or WE         reading array data on power-up.
do not initiate a write cycle.

Elite Semiconductor Memory Technology Inc.                   Publication Date : Jan. 2008

                                                             Revision: 1.8  18/50
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COMMON FLASH MEMORY INTERFACE (CFI)

The Common Flash Interface (CFI) specification outlines device and host system software interrogation handshake,
which allows specific vendor-specified software algorithms to be used for entire families of devices. Software support can
then be device-independent, JEDEC ID-independent, and forward- and backward- compatible for the specified flash
device families. Flash vendors can standardize their existing interfaces for long-term compatibility.

This device enters the CFI Query mode when the system writes the CFI Query command, 98h, to address 55h in word
mode (or address AAh in byte mode), any time the device is ready to array data. The system can read CFI information at
the address given in Tables 8-10 in word mode, the upper address bits (A7-MSB) must be all zeros. To terminate reading
CFI data, the system must write the reset command.

The system can also write the CFI query command when the device is in the autoselect mode. The device enters the CFI
query mode, and the system can read CFI data at the addresses given in Tables 8-10. The system must write the reset
command to return the device to the autoselect mode.

                         Table 8 CFI Query Identification String

Addresses Address       Data                                             Description
(Word Mode) (Byte Mode)         Query Unique ASCII string "QRY"
                         0051h  Primary OEM Command Set
10h   20h                0052h
                         0059h
11h   22h
                         0002h
12h   24h                0000h

13h   26h

14h   28h

15h   2Ah                0040h  Address for Primary Extended Table
16h   2Ch                0000h

17h   2Eh                0000h  Alternate OEM Command Set (00h = none exists)
18h   30h                0000h

19h   32h                0000h  Address for Alternate OEM Extended Table (00h = none exists)
1Ah   34h                0000h

                                Table 9 System Interface String

Addresses Address        Data                                            Description
(Word Mode) (Byte Mode)
                         0027h  VCC Min. (write/erase)
1Bh   36h                       D7~D4 : volt, D3~D0 : 100 millivolt
                         0036h  VCC Max. (write/erase)
1Ch   38h                0000h  D7~D4 : volt, D3~D0 : 100 millivolt
                         0000h  VPP Min. voltage (00h = no VPP pin present)
1Dh   3Ah                0004h
                         0000h  VPP Max. voltage (00h = no VPP pin present)
1Eh   3Ch                000Ah  Typical timeout per single byte/word write 2N s
                         0000h  Typical timeout for Min. size buffer write 2N s (00h = not supported)
1Fh   3Eh                0005h  Typical timeout per individual block erase 2N ms
                         0000h  Typical timeout for full chip erase 2N ms (00h = not supported)
20h   40h                0004h  Max. timeout for byte/word write 2N word times typical
                         0000h  Max. timeout for buffer write 2N word times typical
21h   42h                       Max. timeout per individual block erase 2N word times typical
                                Max. timeout per full chip erase 2N word times typical (00h = not supported)
22h   44h

23h   46h

24h   48h

25h   4Ah

26h   4Ch

Elite Semiconductor Memory Technology Inc.                          Publication Date : Jan. 2008

                                                                    Revision: 1.8             19/50
ESMT                                        F49L160UA/F49L160BA

                          Table 10 Device Geometry Definition

Addresses Address         Data                                            Description
(Word Mode) (Byte Mode)          Device Size = 2N byte
                          0015h  Flash Device Interface description (refer to CFI publication 100)
27h          4Eh                 Max. number of byte in multi-byte write = 2N
                          0002h  (00h = not supported)
28h          50h          0000h  Number of Erase Block Regions within device
                          0000h  Erase Block Region 1 Information
29h          52h          0000h  (refer to the CFI specification or CFI publication 100)

2Ah          54h          0004h  Erase Block Region 2 Information

2Bh          56h          0000h  Erase Block Region 3 Information
                          0000h
2Ch          58h          0004h  Erase Block Region 4 Information
                          0000h
2Dh          5Ah          0001h
                          0000h
2Eh          5Ch          0020h
                          0000h
2Fh          5Eh          0000h
                          0000h
30h          60h          0080h
                          0000h
31h          62h          001Eh
                          0000h
32h          64h          0000h
                          0001h
33h          66h

34h          68h

35h          6Ah

36h          6Ch

37h          6Eh

38h          70h

39h          72h

3Ah          74h

3Bh          76h

3Ch          78h

                  Table 11 Primary Vendor-Specific Extended Query

Addresses     Address    Data                                             Description
(Word Mode)  (Byte Mode)
                          0050h  Query-unique ASCII string "PRI"
      40h          80h    0052h
      41h          82h    0049h  Major version number, ASCII
      42h          84h    0031h
      43h          86h           Minor version number, ASCII
                          0030h  Address Sensitive Unlock
      44h          88h           0 = Required, 1 = Not Required
                                 Erase Suspend
45h          8Ah          0000h  0 = Not Supported, 1 = To Read Only, 2 = To Read & Write
                                 Erase Protect
46h          8Ch          0002h  0 = Not Supported, X = Number of sectors in per group
                                 Sector Temporary Unprotect
47h          8Eh          0001h  00 = Not Supported, 01 = Supported
                                 Sector Protect/Group Unprotect scheme
48h          90h          0001h  Simultaneous Operation
                                 00 = Not Supported, 01 = Supported
49h          92h          0004h  Burst Mode Type
                                 00 = Not Supported, 01 = Supported
4Ah          94h          0000h  Page Mode Type
                                 00 = Not Supported, 01 = 4 Word Page, 02 = 8 Word Page
4Bh          96h          0000h

4Ch          98h          0000h

Elite Semiconductor Memory Technology Inc.                     Publication Date : Jan. 2008

                                                               Revision: 1.8                        20/50
ESMT                                                                     F49L160UA/F49L160BA

8. ABSOLUTE MAXIMUM RATINGS                                      2. Minimum DC input voltage on pins A9, OE , and
                                                                     RESET is -0.5 V. During voltage transitions, A9, OE ,
Storage Temperature
Plastic Packages . . . . . . . . . . . . . . 65C to +150C         and RESET may overshoot VSS to 2.0 V for periods
Ambient Temperature                                                  of up to 20 ns. See Figure 1. Maximum DC input
with Power Applied. . . . . . . .. . . . . . 65C to +125C         voltage on pin A9 is +10.5 V which may overshoot to
Voltage with Respect to Ground                                       14.0 V for periods up to 20 ns.
VCC (Note 1) . . . . . . . . . . .0.5 V to +4.0 V               3. No more than one output may be shorted to ground at
A9, OE ,                                                             a time. Duration of the short circuit should not be
and RESET (Note 2) .... . . .. . . . . 0.5 V to +10.5 V             greater than one second.
All other pins (Note 1). . . . . . . . . . 0.5 V to VCC +0.5 V
Output Short Circuit Current (Note 3) .. . .. 200 mA             Stresses above those listed under "Absolute Maximum
                                                                 Ratings" may cause permanent damage to the device.
Notes:                                                           This is a stress rating only; functional operation of the
          1. Minimum DC voltage on input or I/O pins             device at these or any other conditions above those
              is 0.5 V. During voltage transitions, input or    indicated in the operational sections of this data sheet is
                                                                 not implied. Exposure of the device to absolute maximum
              I/O pins may overshoot VSS to 2.0 V for           rating conditions for extended periods may affect device
              periods of up to 20 ns. See Figure 1. Maximum      reliability.

              DC voltage on input or I/O pins is VCC +0.5 V.
              During voltage transitions, input or I/O pins

              may overshoot to VCC +2.0 V for periods up to
              20 ns. See Figure 2.

      Figure 1. Maximum Negative Overshoot Waveform

                                            20n s                        20n s

      +0.8V
      -0.5V
      -2.0V

                                                                 20n s

      Figure 2. Maximum Positive Overshoot Waveform

                                                                 20 n s

          Vc c
      +2.0V

          Vc c
      +0.5V

        2.0V

                                            20 n s                       20 n s

Elite Semiconductor Memory Technology Inc.                                       Publication Date : Jan. 2008

                                                                                 Revision: 1.8  21/50
ESMT                                                               F49L160UA/F49L160BA

OPERATING RANGES

Commercial (C) Devices Ambient Temperature (TA) . . . . . . . . . . . 0C to +70C

VCC Supply Voltages VCC for all devices . . . . . . . . . . . . . . . . . . . . .2.7 V to 3.6 V
Operating ranges define those limits between which the functionality of the device is guaranteed.

                                 Table 12. Capacitance TA = 25C , f = 1.0 MHz

Symbol         Description                  Conditions             Min.             Typ. Max. Unit
  CIN1  Input Capacitance                     VIN = 0V
  CIN2  Control Pin Capacitance               VIN = 0V                                             8          pF
  COUT  Output Capacitance                   VOUT = 0V
                                                                                                   12         pF

                                                                                                   12         pF

9. DC CHARACTERISTICS

        Table 13. DC Characteristics TA = 0C to 70C, VCC = 2.7V to 3.6V

Symbol  Description                         Conditions               Min.           Typ.           Max.       Unit
                                                                                                    1         uA
ILI     Input Leakage Current    VIN = VSS or VCC, VCC = VCC max.     -0.5            9             35         uA
                                                                   0.7x VCC           2             1         uA
ILIT A9 Input Leakage Current    VCC = VCC max; A9=10.5V                              9             25        mA
                                                                       10             2              5        mA
ILO     Output Leakage Current VOUT = VSS or VCC, VCC = VCC max    0.7x VCC          20             40        mA
                                                                   VCC -0.4          25              5        mA
                                 CE = VIL, OE = VIH     @5MHz                                       50        mA
                                                        @1MHz         2.3                          100         uA
                                 ( Byte Mode )          @5MHz                                                  uA
                                                        @1MHz                                                  uA
ICC1 VCC Active Read Current                                                                                   V
                                                                                                               V
                                 CE = VIL, OE = VIH
                                                                                                               V
                                 ( Word Mode )
                                                                                                               V
ICC2 VCC Active write Current    CE = VIL, OE = VIH
                                                                                                               V
ICC3    VCC Standby Current      CE ; RESET = VCC 0.3V

ICC4    VCC Standby Current      RESET = VSS 0.3V                                 25             100
            During Reset

ICC5    Automatic sleep mode VIH = VCC 0.3V; VIL = VSS 0.3V                     25             100

VIL Input Low Voltage(Note 1)                                                                      0.8

VIH     Input High Voltage                                                                         VCC + 0.3

        Voltage for Auto-Select

VID     and Temporary Sector                VCC =3.3V                                              10.5
                                 IOL = 4.0mA, VCC = VCC min
        Unprotect

VOL     Output Low Voltage                                                                         0.45

VOH1 Output High Voltage(TTL)    IOH = -2mA, VCC = VCC min

VOH2    Output High Voltage      IOH = -100uA, VCC min

VLKO Low VCC Lock-out Voltage                                                                      2.5

Notes :
            1. VIL min. = -1.0V for pulse width is equal to or less than 50 ns.
               VIL min. = -2.0V for pulse width is equal to or less than 20 ns.
            2. VIH max. = VCC + 1.5V for pulse width is equal to or less than 20 ns
                If VIH is over the specified maximum value, read operation cannot be guaranteed.
            3. Automatic sleep mode enable the low power mode when addresses remain stable for tACC + 30 ns

Elite Semiconductor Memory Technology Inc.                                          Publication Date : Jan. 2008

                                                                                    Revision: 1.8             22/50
ESMT                                                                F49L160UA/F49L160BA

10. AC CHARACTERISTICS                                    Figure 3. Test Setup
     TEST CONDITIONS
                                                                                                              2.7K
                                            DEVICE UNDER
                                                    TEST                                                            +3.3V

                                                          CL  6.2K               DIODES = IN3064
                                                                                 OR EQUIVALENT

       CL = 100pF Including jig capacitance
       CL = 30pF for Flash device

       Figure 4. Input Waveforms and Measurement Levels

3.0V   1.5V                                                         Test Points                                                    1.5V
   0V              In p u t                                                                                         Output

       AC TE S TING : Inputs a re d ri ven at 3.0 V fo r a lo gi c " 1 " a nd 0 V for a log i c " 0 "
       Inp ut p ul s e r i se a nd f al l ti m es a re < 5 ns .

Elite Semiconductor Memory Technology Inc.                                       Publication Date : Jan. 2008

                                                                                 Revision: 1.8                                           23/50
ESMT                                                            F49L160UA/F49L160BA

10.1 Read Operation
      TA = 0C to 70C, VCC = 2.7V~3.6V

                                            Table 14. Read Operations

Symbol           Description                Conditions           -70                    -90      Unit
                                            CE = OE = VIL  Min. Max.
                                                            70              Min. Max.
                                               OE = VIL
tRC          Read Cycle Time (Note 1)          CE = VIL                 70  90                   ns
                                               CE = VIL                 70
tACC         Address to Output Delay                                    30                   90  ns
                                            CE = OE = VIL
tCE          CE to Output Delay                                         16                   90  ns

tOE          OE to Output Delay                              0                               35  ns

tDF          OE High to Output Float                        10                               30  ns
                        (Note1)
                                                             0
        Output Enable   Read                                                0                    ns

tOEH         Hold Time  Toggle and                                          10                   ns

                        Data Polling

tOH          Address to Output hold                                         0                    ns

Notes :

            1. Not 100% tested.
            2. tDF is defined as the time at which the output achieves the open circuit condition and data is no longer

                driven.

Address                 Figure 5. Read Timing Waveform
        CE
                                                            tRC
                                                  Addresses Stable
                                                   tACC

                                                           tOE                          tDF

        OE                           tOEH   tCE                                                  High-Z
         WE                   High-Z                                               tOH
Outputs
                                                                 Output Valid

RESET

RY/BY        0V

Elite Semiconductor Memory Technology Inc.                                  Publication Date : Jan. 2008

                                                                            Revision: 1.8              24/50
ESMT                                                       F49L160UA/F49L160BA

10.2 Program/Erase Operation

Table 15. WE Controlled Program/Erase Operations(TA = 0C to 70C, VCC = 2.7V~3.6V)

Symbol            Description                     -70           -90
                                            Min. Max.                             Unit

                                                           Min. Max.

tWC     Write Cycle Time (Note 1)           70             90                           ns

tAS     Address Setup Time                  0              0                            ns

tAH     Address Hold Time                   45             45                           ns

tDS     Data Setup Time                     35             45                           ns

tDH     Data Hold Time                      0              0                            ns

tOES    Output Enable Setup Time            0              0                            ns

tGHWL   Read Recovery Time Before           0              0                            ns

        Write (OE High to WE low)

tCS     CE Setup Time                       0              0                            ns

tCH     CE Hold Time                        0              0                            ns

tWP     Write Pulse Width                   35             35                           ns

tWPH    Write Pulse Width High              30             30                           ns

        Programming Operation               Byte 9(typ.)   9(typ.)                      us

tWHWH1  (Note 2)                            Word 11(typ.)  11(typ.)

tWHWH2  Sector Erase Operation (Note 2)     0.7(typ.)      0.7(typ.)                    sec

tVCS    VCC Setup Time (Note 1)             50             50                           us

tRB     Recovery Time from RY/BY            0              0                            ns

tbusy   Program/Erase Valid to RY/BY Delay 90              90                           ns

Notes :
          1. Not 100% tested.
          2. See the "Erase and Programming Performance" section for more information.

Elite Semiconductor Memory Technology Inc.                 Publication Date : Jan. 2008

                                                           Revision: 1.8                     25/50
ESMT                                            F49L160UA/F49L160BA

Table 16. CE Controlled Program/Erase Operations(TA = 0C to 70C, VCC = 2.7V~3.6V)

Symbol  Description                               -70           -90
                                            Min. Max.      Min. Max. Unit
  tWC
   tAS  Write Cycle Time (Note 1)           70             90                             ns
   tAH
   tDS  Address Setup Time                  0              0                              ns
   tDH
  tOES  Address Hold Time                   45             45                             ns
tGHEL
   tWS  Data Setup Time                     35             45                             ns
  tWH
   tCP  Data Hold Time                      0              0                              ns
  tCPH
        Output Enable Setup Time            0              0                              ns
tWHWH1
        Read Recovery Time Before Write     0              0                              ns
tWHWH2
        WE Setup Time                       0              0                              ns

        WE Hold Time                        0              0                              ns

        CE Pulse Width                      35             35                             ns

        CE Pulse Width High                 30             30                             ns

        Programming                         Byte 9(typ.)   9(typ.)                        us

        Operation(note2)                    Word 11(typ.)  11(typ.)                       us

        Sector Erase Operation (note2)      0.7(typ.)      0.7(typ.)                      sec

Notes :
            1. Not 100% tested.
            2. See the "Erase and Programming Performance" section for more information.

Elite Semiconductor Memory Technology Inc.                 Publication Date : Jan. 2008

                                                           Revision: 1.8                      26/50
ESMT                                                                    F49L160UA/F49L160BA

                                Figure 6. Write Command Timing Waveform

VCC                   3V

                VIH                       ADD Valid
Address                                                      tAH

                VIL       tAS

                VIH       tOES       tWP                                tWPH
       WE VIL
                                                                  tCWC
        CE VIH
                 VIL            tCS                               tCH
                VIH
                                     tDS                          tDH
       OE VIL
                                          DIN
                VIH
    Data

                VIL

Elite Semiconductor Memory Technology Inc.                              Publication Date : Jan. 2008

                                                                        Revision: 1.8  27/50
ESMT                                                             F49L160UA/F49L160BA

                  Figure 7. Embedded Programming Timing Waveform

            Program Command Sequence (last two cycle)            Read Status Data (last two cycle)

Address                tWC                  tAS                  PA      PA
        CE             555h
        OE                                      PA
        WE                                                 tAH

     Data         tGHWL       tCH
  RY/BY
                         tWP                                     tWHWH1
     VCC
                  tCS                       tWPH

                             tDS tDH

                             A0h                  PD                     Status DO UT
                                                          tBUSY                                 tRB

            tVCS

Notes :
            1. PA = Program Address, PD = Program Data, DOUT is the true data the program address.

Elite Semiconductor Memory Technology Inc.                       Publication Date : Jan. 2008

                                                                 Revision: 1.8                       28/50
ESMT                                        F49L160UA/F49L160BA

      Figure 8. Embedded Programming Algorithm Flowchart

                                            Start

                                            Write Data AAH Address 555H

                                            Write Data 55H Address 2AAH

                                            Write Data A0H Address 555H

Increment                                   Write Program Data/Address
address
                                                          Data Poll
                                                        from system

                                            No
                                                     Verify Work OK?
                                                                    Yes

                                            No
                                                       Last address?
                                                                    Yes

                                            Embedded Program Completed

Elite Semiconductor Memory Technology Inc.         Publication Date : Jan. 2008

                                                   Revision: 1.8         29/50
ESMT                                               F49L160UA/F49L160BA

            Figure 9. CE Controlled Program Timing Waveform

Address     555 for program PA for program
        WE  2AA for erase SA for sector erase
        OE
        CE                                  555 for chip erase

     Data                                                   Data Polling
  RESET
                                                                                                PA

                 tWC         tAS
                  tWH                tAH

                 tGHEL

                 tCP

                                            tWHWH1 or 2

                 tWS         tCPH           tBUSY
                        tDS   tDH

                                                                         DQ7 DOUT

            tRH         A0 for p rog ramPD for program
                        55 for erase 30 for sector erase

                                                      10 for chip erase

              RY/BY

Notes :
            1. PA = Program Address, PD = Program Data, DOUT = Data Out , DQ7 = complement of data written to device
            2. Figure indicates the last two bus cycles of the command sequence..

Elite Semiconductor Memory Technology Inc.                               Publication Date : Jan. 2008

                                                                         Revision: 1.8              30/50
ESMT                                                            F49L160UA/F49L160BA

                   Figure 10. Embedded Chip Erase Timing Waveform

             Erase Command Sequence(last two cycle)              Read Status Data

Address            tWC                      tAS                  VA                            VA
         CE        2AAh
        OE                                     555h
        WE                                                 tAH

      Data                     tCH
  RY/BY
                   tGHWL
     VCC
                          tWP                                    tWHWH2

                   tCS                      tWPH

                          tDS tDH

                          55h                     10h                  In                      Complete
                                                          tBUSY  Progress

                                                                                               tRB

             tVCS

Notes :

            SA = Sector Address (for Sector Erase, VA = Valid Address for reading status data
                   (see "Write Operation Status")

Elite Semiconductor Memory Technology Inc.                       Publication Date : Jan. 2008

                                                                 Revision: 1.8                           31/50
ESMT                                               F49L160UA/F49L160BA

      Figure 11. Embedded Chip Erase Algorithm Flowchart

                                            Start

      Write Data AAH Address 555H

      Write Data 55H Address 2AAH

      Write Data 80H Address 555H

      Write Data AAH Address 555H

      Write Data 55H Address 2AAH

      Write Data 10H Address 555H

      Data Poll from System

         No
                      Data = FFh?

                                 Yes
      Embedded Chip Erease Completed

Elite Semiconductor Memory Technology Inc.         Publication Date : Jan. 2008

                                                   Revision: 1.8  32/50
ESMT                                                             F49L160UA/F49L160BA

                   Figure 12. Embedded Sector Erase Timing Waveform

             Erase Command Sequence(last two cycle)              Read Status Data

Address            tWC                      tAS                  VA                            VA
         CE        2AAh
        OE                                     SA
        WE                                                 tAH

      Data                     tCH
  RY/BY
                   tGHWL
     VCC
                          tWP                                    tWHWH2

                   tCS                      tWPH

                          tDS tDH

                          55h                     30h                  In                      Complete
                                                          tBUSY  Progress

                                                                                                   tRB

             tVCS

Notes :

            SA = Sector Address (for Sector Erase, VA = Valid Address for reading status data
                   (see "Write Operation Status")

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                                                                 Revision: 1.8                           33/50
ESMT                                               F49L160UA/F49L160BA

      Figure 13. Embedded Sector Erase Algorithm Flowchart

                                            Start

      Write Data AAH Address 555H

      Write Data 55H Address 2AAH

      Write Data 80H Address 555H

      Write Data AAH Address 555H

      Write Data 55H Address 2AAH

      Write Data 30H Address SA

                                           No
               Last Sector

                 to Erase
                         Yes

      Data Poll from System

                                           No
            Data = FFH?

      Embedded Sector Erease Completed

Elite Semiconductor Memory Technology Inc.         Publication Date : Jan. 2008

                                                   Revision: 1.8  34/50
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      Figure 14. Erase Suspend/Erase Resume Flowchart

      Start

      Write Data B0H

                                            No  ERASE SUSPEND

      Toggle Bit checking Q6
                not toggled

                 Yes

      Read Array or
          Program

           Reading or                       No
      Programming End

                   Ye s                         ERASE RESUME
      Write Data 30H

      Continue Erase

            Another                         No
      Erase Suspend?

      Yes

Elite Semiconductor Memory Technology Inc.      Publication Date : Jan. 2008

                                                Revision: 1.8  35/50
ESMT                                                  F49L160UA/F49L160BA

Figure 15. In-System Sector Protect/Unprotect Timing Waveform (RESET Control)

            VID            Valid*                                              Valid*         Valid*
            VIH                                                                                Status
RESET            Sector Protect Sector Unprotect                               Ver if y
                                                                                 40h
SA,A6                60h                   60h
A1,A0
                 1us                                  Sector Protect = 150us
    Data                                              Sector Unprotect = 15ms

      CE

     WE

     OE

Notes :

            When sector protect, A6=0, A1=1, A0=0.
            When sector unprotect, A6=1, A1=1, A0=0.

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                                                                               Revision: 1.8  36/50
ESMT                                                                     F49L160UA/F49L160BA

                  Figure 16. In-System Sector Protect/Unprotect Algorithm (RESET = VID)

                          Start                                           Protect all sector :                           Start
                     PLSCNT = 1                                          The indicated portion                      PLSCNT = 1
                     RESET = VID                                          of the sector protect                     RESET = VID

                     W ait 1 s?                                            algorithm must be                        W ait 1 s?
                                                                            performed for all
Temporary Sector No   First Write                                         unprotected sectors                        First Write         No Temporary Sector
Unprotect Mode      Cycle = 60h?                                         prior to issuing the                      Cycle = 60h?                   Unprotect Mode

                                 Yes                                             first sector                       Yes
                                                                           unprotect address
                     Set up sector                                                                              No  All sectors
                         address                                                                     Increment      protected?
                                                                                                      PLSCNT
                       Sector Protect :                                                                                            Yes
                     Write 60h to sector
                                                                                                                       Set up first
                         address with                                                                               sector address
                        A6 = 0, A1 = 1,

                               A0 = 0

                     Wait 150  s?                                                                                   Sector Unprotect :
                                                                                                                    Write 60h to sector

                                                                                                                        address with
                                                                                                                       A6 = 1, A1 = 1,

                                                                                                                              A0 = 0

Increment                Verify Sector                            Reset                                                 Wait 15 ms?
PLSCNT              Protect : Write 40h                     PLSCNT = 1
                     to sector address                                                                                 Verify Sector
                                                                                                                    Unprotect : Write
                          with A6 = 0,
                        A1 = 1, A0 = 0                                                                                40h to sector
                                                                                                                       address with
                            Read from                                                                                A6 = 1, A1 = 1,
                         sector address
                                                                                                                            A0 =0
                           with A6 = 0,
             No           A1 = 1, A0 = 0                                                                               Read from
PLSCNT = 25?                                                                                                        sector address
                  No
             Yes            Data = 01h?                                                                               with A6 = 1,
Device failed                                                                                                       A1 = 1, A0 =0
                                      Yes
                                                                                  No                            No                          Set up
                                                        Yes                                                                Data = 00h?   next sector
                         Protect another                                 PLSCNT
                                                                         = 1000?                                                           address
                               sector?
                                      No                                             Yes                                     Yes
                                                                         Device failed
                           Remove VID                                                                               Last sector No
                           from RESET                                                                                 verified?

                     Write reset
                     command

Sector Protect       Sector Protect                                      Sector Unprotect                                       Yes
    Algorithm           complete                                               Algorithm
                                                                                                                    Remove VID
                                                                                                                    from RESET

                                                                                                                    Write reset
                                                                                                                    command

                                                                                                                    Sector Protect
                                                                                                                       complete

Elite Semiconductor Memory Technology Inc.                                                                      Publication Date : Jan. 2008

                                                                                                                Revision: 1.8            37/50
ESMT                                        F49L160UA/F49L160BA

      Figure 17. Sector Protect Timing Waveform (A9, OE Control)

Elite Semiconductor Memory Technology Inc.  Publication Date : Jan. 2008

                                            Revision: 1.8         38/50
ESMT                                               F49L160UA/F49L160BA

      Figure 18. Sector Protection Algorithm (A9, OE Control)

                                            Start

                                            Set up sector address

           No                                          PLSCNT = 1

                                No          OE = VID, A9 = VID, CE = VIL
PLSCNT = 32?                                               A6 = VIL

             Ye s                                 Activate WE Pluse
   Device Failed
                                                   Time out 150us

                                            Set WE = VIH , CE = OE = VIL
                                                 A9 should remain VID
                                                   Read from Sector

                                            Address = SA, A0=1, A1 = 1

                                                      Data = 01H?

                                                                                   Ye s
                                                     Protect Another

                                                           Sector?

                                            Remove VID from A9
                                            Write reset command

                                              Sector Protection
                                                    Complete

Elite Semiconductor Memory Technology Inc.         Publication Date : Jan. 2008

                                                   Revision: 1.8                         39/50
ESMT                                 F49L160UA/F49L160BA

                WRITE OPERATION STATUS
                Figure 19. Data Polling Algorithm

                         Start
                Read DQ7~DQ0

                   Add. = VA(1)

                                             Ye s
                  DQ7 = Data?

                              No
      No

                          DQ5 = 1?

                              Yes
               Read DQ7~DQ0

                    Add. = VA

      DQ7 = Data?                                            Ye s

                                                  (2)

                                            No

                                            FAIL                   Pass

Notes :

         1. VA =Valid address for programming.
         2. DQ7 should be re-checked even DQ5 = "1" because

            DQ7 may change simultaneously with DQ5.

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                                                                   Revision: 1.8  40/50
ESMT                                F49L160UA/F49L160BA

            Figure 20. Toggle Bit Algorithm
                Start

      Read DQ7 ~ DQ0
      Read DQ7 ~ DQ0 (Note 1)

                 Toggle Bit = DQ6 N o
                         Toggle?
                              Yes

      No

                          DQ5 = 1?

                              Yes
              Read DQ7~DQ0 Twice (Note 1,2)

                                             No                                       Program / Erase
                                                                                    operation complete
                  Toggle bit DQ6
                      = Toggle?

                           Ye s

      Program / Erase operation
           Not complete, write
              reset command

Note :

          1. Read toggle bit twice to determine whether or not it is toggle.
          2. Recheck toggle bit because it may stop toggling as DQ5 change to "1".

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                                                                                    Revision: 1.8       41/50
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                Figure 21. Data Polling Timings (During Embedded Algorithms)

                           tRC

   Address                                       VA                VA
            CE
           OE              tACC
           WE                tCE

          DQ7   tCH
DQ0~DQ6
                           tOE
      RY/BY
                     tOEH                   tDF

                                           tOH   Complement True                               High-Z
                                                 Status Data True
                                  Complement                                  Vaild Data

                                  Status Data                                                  High-Z

                                                                              Vaild Data

                tBUSY

Notes :

          VA = Valid Address. Figure shows first status cycle after command sequence, last status read cycle, and array
          data read cycle.

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                                                     Revision: 1.8            42/50
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               Figure 22. Toggle Bit Timing Waveforms (During Embedded Algorithms)

  Ad dr es s                        tRC                    VA               VA                VA
           CE
           OE                        VA
          WE                     tACC

DQ6/DQ2                             tCE

               tCH
                                       tOE

               tOEH                         tDF

                     High-Z                        tOH     Vaild Status        Vaild Data     Vaild Data
               tBUSY                                       (sec ond read )  (stops toggling)
                                            Vaild Status
                                            (fi rst read)

RY/BY

Notes :

            VA = Valid Address; not required for DQ6. Figure shows first status cycle after command sequence, last status
                  read cycle, and array data read cycle.

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                                                                            Revision: 1.8         43/50
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10.3 Hardware Reset Operation

                               Table 17. AC CHARACTERISTICS

Symbol                            Description                        All Speed Options Unit
TREADY1
TREADY2  RESET Pin Low (During Embedded Algorithms)  Max             20                                                      us
         to Read or Write (See Note)
   TRP   RESET Pin Low (NOT During Embedded          Max             500                                                     ns
   TRH   Algorithms) to Read or Write (See Note)
   TRB   RESET Pulse Width (During Embedded          Min             500                                                     ns
         Algorithms)
         RESET High Time Before Read(See Note)       Min             50                                                      ns

         RY/BY Recovery Time(to CE , OE go low)      Min             0                                                       ns

Notes :
          Not 100% tested

                           Figure 23. RESET Timing Waveform

RY/BY

CE, OE                                                                              tRH
RESET
                                                          tRP
RY/BY                                                 tRead y2
CE, OE                     Reset Timing NOT during Automatic Algorithms

                                                                       tReady1

                                                                                                                        tRB

RESET

                                                          tRP
                           Reset Timing during Automatic Algorithms

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                                                                     Revision: 1.8                                               44/50
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10.4 TEMPORARY SECTOR UNPROTECT Operation

                           Table 18. Temporary Sector Unprotect

Symbol                     Description                                               All Speed Options Unit
TVIDR
TRSP     VID Rise and Fall Time (See Note)  Min                                              500         ns

          RESET Setup Time for Temporary Sector Min                                           4           us
          Unprotect

Notes:
          Not 100% tested

          Figure 24. Temporary Sector Unprotect Timing Diagram

                10V        tV IDR                                                                  0 or VCC
RE SE T 0 o r V C C                                                                                  tV IDR
                                          Pr ogr am or Er ase C om ma nd Se quen ce
      CE

      WE                   tRS P
RY/BY

          Figure 25. DQ6 vs DQ2 for Erase and Erase Suspend Operations

          Enter Embedded     Erase               Enter Erase                          Erase
                 Erasing   Su s pen d       Suspend Program                          Resume

  WE                                                                        Erase      Erase       Erase         Erase
DQ6                                                                      Suspend     Suspend                  Complete
                                                                         Program
                                                                                       Read

DQ2

Notes :
            The system can use OE or CE to toggle DQ2 / DQ6, DQ2 toggles only when read at an address within an
            erase-suspended.

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                                                                                     Revision: 1.8            45/50
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      Figure 26. Temporary Sector Unprotect Algorithm

                                 Start
                     RESET = VID (Note 1)
      Program Erase or Program Operation
                   Operation Completed

                                   RESET = VIH
      Temporary Sector Unprotect Completed (Note 2)

Notes :
           1. All protected status are temporary unprotect.
              VID = 10V~10.5V
            2. All previously protected sectors are protected again.

Elite Semiconductor Memory Technology Inc.                            Publication Date : Jan. 2008

                                                                      Revision: 1.8  46/50
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      Figure 27. ID Code Read Timing Waveform

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                                            Revision: 1.8  47/50
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11. ERASE AND PROGRAMMING PERFORMANCE

Table 19. Erase And Programming Performance (Note.1)

Parameter                                                               Limits

Sector Erase Time         Byte Mode         Typ.(2)                             Max.(3)         Unit
Chip Erase Time           Word Mode            0.7                                 15
Byte Programming Time                          15                                  30           Sec
Word Programming Time                           9                                 300           Sec
                                               11                                 360            Us
Chip Programming Time                          18                                  54            Us
                                               12                                  36           Sec
Erase/Program Cycles (1)                                                                        Sec
Data Retention                              100,000                                            Cycles
                                               20                                              Years

Notes:
          1.Not 100% Tested, Excludes external system level over head.
          2.Typical values measured at 25C, 3.3V.
          3.Maximum values measured at 85C, 2.7V.

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                                                                                Revision: 1.8  48/50
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12. PACKAGE DIMENSION

48-LEAD TSOP(I) ( 12x20 mm )

Symbol Dimension in mm       Dimension in inch     Symbol   Dimension in mm   Dimension in inch
             Min Norm Max    Min Norm Max                  Min Norm Max       Min Norm Max
                            ------- ------- 0.047      D
    A ------- ------- 1.20  0.006 ------- 0.002       D1        20.00 BSC          0.787 BSC
   A 1 0.05 ------- 0.15    0.037 0.039 0.041          E        18.40 BSC          0.724 BSC
   A 2 0.95 1.00 1.05       0.007 0.009 0.011          e        12.00 BSC          0.472 BSC
    b 0.17 0.22 0.27        0.007 0.008 0.009          L         0.50 BSC          0.020 BSC
   b1 0.17 0.20 0.23        0.004 ------- 0.008
    c 0.10 ------- 0.21     0.004 ------- 0.006            0.50 0.60 0.70    0.020 0.024 0.028
   c1 0.10 ------- 0.16                                     0O ------- 8O      0O ------- 8O

Elite Semiconductor Memory Technology Inc.                 Publication Date : Jan. 2008

                                                           Revision: 1.8     49/50
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failure. To minimize risks associated with customer's application,
adequate design and operating safeguards against injury, damage, or
loss from such failure, should be provided by the customer when
making application designs.

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as, but not limited to, life support devices or system, where failure or
abnormal operation may directly affect human lives or cause physical
injury or property damage. If products described here are to be used for
such kinds of application, purchaser must do its own quality
assurance testing appropriate to such applications.

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