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F25L32QA-100PAG

器件型号:F25L32QA-100PAG
厂商名称:ESMT [Elite Semiconductor Memory Technology Inc.]
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器件描述

3V Only 32 Mbit Serial Flash Memory with Dual and Quad

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F25L32QA-100PAG器件文档内容

ESMT                      (Preliminary)                                                      F25L32QA

Flash                                                                     3V Only 32 Mbit Serial Flash Memory
                                                                                                  with Dual and Quad

FEATURES                                                       y Erase
                                                                   - Chip erase time 25 sec (typical)
y Single supply voltage 2.7~3.6V                                   - Block erase time 1 sec (typical)
y Standard, Dual and Quad SPI                                      - Sector erase time 90 ms (typical)

y Speed                                                         y Page Programming
   - Read max frequency: 33MHz                                     - 256 byte per programmable page
   - Fast Read max frequency: 50MHz / 86MHz/ 100MHz
   - Fast Read Dual/Quad max frequency: 50MHz / 100MHz          y Auto Address Increment (AAI) WORD Programming
     (100MHz / 172MHz/ 200MHz equivalent Dual SPI;                 - Decrease total chip programming time over Byte Program
       200MHz / 344MHz/ 400MHz equivalent Quad SPI)                operations

y Low power consumption                                         y Lockable 2K bytes OTP security sector
   - Active current: 35 mA
   - Standby current: 30  A                                     y SPI Serial Interface
   - Deep Power Down current: 5  A                                 - SPI Compatible: Mode 0 and Mode 3

y Reliability                                                   y End of program or erase detection
    - 100,000 typical program/erase cycles
    - 20 years Data Retention                                   y Write Protect ( WP )

y Program                                                       y Hold Pin ( HOLD )
    - Byte programming time: 7  s (typical)
   - Page programming time: 1.5 ms (typical)                    y All Pb-free products are RoHS-Compliant

ORDERING INFORMATION

       Product ID  Speed  Package                               Comments
F25L32QA 50PAG
F25L32QA 86PAG    50MHz 8 lead SOIC 200mil                     Pb-free
F25L32QA 100PAG
F25L32QA 50PHG    86MHz 8 lead SOIC 200mil                     Pb-free
F25L32QA 86PHG
F25L32QA 100PHG   100MHz 8 lead SOIC 200mil                    Pb-free

                   50MHz 16 lead SOIC 300mil                    Pb-free

                   86MHz 16 lead SOIC 300mil                    Pb-free

                   100MHz 16 lead SOIC 300mil                   Pb-free

GENERAL DESCRIPTION                                            The device features sector erase architecture. The memory array
                                                                is divided into 1024 uniform sectors with 4K byte each; 64
The F25L32QA is a 32Megabit, 3V only CMOS Serial Flash          uniform blocks with 64K byte each. Sectors can be erased
memory device. The device supports the standard Serial          individually without affecting the data in other sectors. Blocks can
Peripheral Interface (SPI), and a Dual/Quad SPI. ESMT's         be erased individually without affecting the data in other blocks.
memory devices reliably store memory data even after 100,000    Whole chip erase capabilities provide the flexibility to revise the
programming and erase cycles.                                   data in the device. The device has Sector, Block or Chip Erase
                                                                but no page erase.
The memory array can be organized into 16,384 programmable
pages of 256 byte each. 1 to 256 byte can be programmed at a    The sector protect/unprotect feature disables both program and
time with the Page Program instruction. The device also can be  erase operations in any combination of the sectors of the
programmed to decrease total chip programming time with Auto    memory.
Address Increment (AAI) programming.
                                                                          Publication Date: Jan. 2009
Elite Semiconductor Memory Technology Inc.

                                                                          Revision: 0.2  1/42
ESMT                                           (Preliminary)                         F25L32QA

PIN CONFIGURATIONS
  8-PIN SOIC

                          CE                1                 8     VDD

             SO / SIO1                      2                 7     HOLD / SIO3

             WP / SIO2                      3                 6      SCK

                          VSS               4                 5      SI / SIO0

16-PIN SOIC

             HOLD / SIO3       1                                 16             SCK

             VDD               2                                 15             SI / SIO0

             NC                3                                 14             NC

             NC                4                                 13             NC

             NC                5                                 12             NC

             NC                6                                 11             NC

             CE                7                                 10             VSS

             SO / SIO1         8                                 9              WP / SIO2

Elite Semiconductor Memory Technology Inc.                           Publication Date: Jan. 2009

                                                                     Revision: 0.2         2/42
ESMT                                            (Preliminary)  F25L32QA

PIN DESCRIPTION

Symbol               Pin Name                                                               Functions
  SCK               Serial Clock
                                                To provide the timing for serial input and output operations
SI / SIO0       Serial Data Input /
           Serial Data Input Output 0           To transfer commands, addresses or data serially into the device. Data is
                                                latched on the rising edge of SCK (for Standard read mode). / Bidirectional IO
SO / SIO1      Serial Data Output /             pin to transfer commands, addresses or data serially into the device on the
           Serial Data Input Output 1           rising edge of SCK and read data or status from the device on the falling edge
                                                of SCK(for Dual/Quad mode).
    CE              Chip Enable                 To transfer data serially out of the device. Data is shifted out on the falling edge
WP / SIO2                                       of SCK (for Standard read mode). / Bidirectional IO pin to transfer commands,
                  Write Protect /               addresses or data serially into the device on the rising edge of SCK and read
           Serial Data Input Output 2           data or status from the device on the falling edge of SCK (for Dual/Quad
                                                mode).
                                     Hold /
HOLD / SIO3 Serial Data Input Output 3          To activate the device when CE is low.

VDD               Power Supply                  The Write Protect ( WP ) pin is used to enable/disable BPL bit in the status
                                                register. / Bidirectional IO pin to transfer commands, addresses or data serially
                                                into the device on the rising edge of SCK and read data or status from the
                                                device on the falling edge of SCK (for Quad mode).

                                                To temporality stop serial communication with SPI flash memory without
                                                resetting the device. / Bidirectional IO pin to transfer commands, addresses or
                                                data serially into the device on the rising edge of SCK and read data or status
                                                from the device on the falling edge of SCK (for Quad mode).

                                                To provide power.

VSS               Ground

FUNCTIONAL BLOCK DIAGRAM

                                Page Address      Memory
                               Latch / Counter      Array

           High Voltage                          Page Buffer
            Generator
                                                  Y-Decoder
                   Status
                  Register

                                 Byte Address
                                Latch / Counter

                  Command and Conrol Logic
                           Serial Interface

           CE SCK SI                            SO WP HOLD

                          (SIO0) (SIO1) (SIO2) (SIO3)

Elite Semiconductor Memory Technology Inc.                     Publication Date: Jan. 2009

                                                               Revision: 0.2  3/42
ESMT                                        (Preliminary)                  F25L32QA

SECTOR STRUCTURE

                  Table 1: F25L32QA Sector Address Table

Block  Sector     Sector Size                   Address range                   Block Address
  63                (Kbytes)                                   A21 A20 A19 A18 A17 A16
  62    1023                                3FF000H 3FFFFFH
  61       :           4KB                                :    1  1  1  1           1  1
  60                     :
  59    1008                                3F0000H 3F0FFFH  1  1  1  1           1  0
  58    1007           4KB                  3EF000H 3EFFFFH
  57                   4KB                                     1  1  1  1           0  1
  56       :                                              :
  55     992             :                  3E0000H 3E0FFFH  1  1  1  1           0  0
  54     991           4KB                  3DF000H 3DFFFFH
  53                   4KB                                     1  1  1  0           1  1
  52       :                                              :
  51     976             :                  3D0000H 3D0FFFH  1  1  1  0           1  0
         975           4KB                  3CF000H 3CFFFFH
                       4KB                                     1  1  1  0           0  1
           :                                              :
         960             :                  3C0000H 3C0FFFH  1  1  1  0           0  0
         959           4KB                  3BF000H 3BFFFFH
                       4KB                                     1  1  0  1           1  1
           :                                              :
         944             :                  3B0000H 3B0FFFH  1  1  0  1           1  0
         943           4KB                  3AF000H 3AFFFFH
                       4KB                                     1  1  0  1           0  1
           :                                              :
         928             :                  3A0000H 3A0FFFH  1  1  0  1           0  0
         927           4KB                  39F000H 39FFFFH
                       4KB                                     1  1  0  0           1  1
           :                                              :
         912             :                  390000H 390FFFH
         911           4KB                  38F000H 38FFFFH
                       4KB
           :                                              :
         896             :                  380000H 380FFFH
         895           4KB                  37F000H 37FFFFH
                       4KB
           :                                              :
         880             :                  370000H 370FFFH
         879           4KB                  36F000H 36FFFFH
                       4KB
           :                                              :
         864             :                  360000H 360FFFH
         863           4KB                  35F000H 35FFFFH
                       4KB
           :                                              :
         848             :                  350000H 350FFFH
         847           4KB                  34F000H 34FFFFH
                       4KB
           :                                              :
         830             :                  340000H 340FFFH
         831           4KB                  33F000H 33FFFFH
                       4KB
           :                                              :
         816             :                  330000H 330FFFH
                       4KB

Elite Semiconductor Memory Technology Inc.                           Publication Date: Jan. 2009

                                                                     Revision: 0.2     4/42
ESMT                                        (Preliminary)                  F25L32QA

       Table 1: F25L32QA Sector Address Table Continued I

Block  Sector  Sector Size                      Address range                   Block Address
  50             (Kbytes)                                      A21 A20 A19 A18 A17 A16
  49     815                                32F000H 32FFFFH
  48       :        4KB                                   :    1  1  0  0           1  0
  47                  :
  46     800                                320000H 320FFFH  1  1  0  0           0  1
  45     799        4KB                     31F000H 31FFFFH
  44                4KB                                        1  1  0  0           0  0
  43       :                                              :
  42     784          :                     310000H 310FFFH  1  0  1  1           1  1
  41     783        4KB                     30F000H 30FFFFH
  40                4KB                                        1  0  1  1           1  0
  39       :                                              :
  38     768          :                     300000H 300FFFH  1  0  1  1           0  1
         767        4KB                     2FF000H 2FFFFFH
                    4KB                                        1  0  1  1           0  0
           :                                              :
         752          :                     2F0000H 2F0FFFH  1  0  1  0           1  1
         751        4KB                     2EF000H 2EFFFFH
                    4KB                                        1  0  1  0           1  0
           :                                              :
         736          :                     2E0000H 2E0FFFH  1  0  1  0           0  1
         735        4KB                     2DF000H 2DFFFFH
                    4KB                                        1  0  1  0           0  0
           :                                              :
         720          :                     2D0000H 2D0FFFH  1  0  0  1           1  1
         719        4KB                     2CF000H 2CFFFFH
                    4KB                                        1  0  0  1           1  0
           :                                              :
         704          :                     2C0000H 2C0FFFH
         703        4KB                     2BF000H 2BFFFFH
                    4KB
           :                                              :
         688          :                     2B0000H 2B0FFFH
         687        4KB                     2AF000H 2AFFFFH
                    4KB
           :                                              :
         672          :                     2A0000H 2A0FFFH
         671        4KB                     29F000H 29FFFFH
                    4KB
           :                                              :
         656          :                     290000H 290FFFH
         655        4KB                     28F000H 28FFFFH
                    4KB
           :                                              :
         640          :                     280000H 280FFFH
         639        4KB                     27F000H 27FFFFH
                    4KB
           :                                              :
         624          :                     270000H 270FFFH
         623        4KB                     26F000H 26FFFFH
                    4KB
           :                                              :
         608          :                     260000H 260FFFH
                    4KB

Elite Semiconductor Memory Technology Inc.                           Publication Date: Jan. 2009

                                                                     Revision: 0.2     5/42
ESMT                                        (Preliminary)                   F25L32QA

       Table 1: F25L32QA Sector Address Table Continued II

Block  Sector  Sector Size                      Address range                    Block Address
  37             (Kbytes)                                       A21 A20 A19 A18 A17 A16
  36     607                                25F000H 25FFFFH
  35       :        4KB                                   :     1  0  0  1           0  1
  34                  :
  33     592                                250000H 250FFFH   1  0  0  1           0  0
  32     591        4KB                     24F000H 24FFFFH
  31                4KB                                         1  0  0  0           1  1
  30       :                                              :
  29     576          :                     240000H 240FFFH   1  0  0  0           1  0
  28     575        4KB                     23F000H 23FFFFH
  27                4KB                                         1  0  0  0           0  1
  26       :                                              :
  25     560          :                     230000H 230FFFH   1  0  0  0           0  0
         559        4KB                     22F000H 22FFFFH
                    4KB                                         0  1  1  1           1  1
           :                                              :
         544          :                     220000H 220FFFH   0  1  1  1           1  0
         543        4KB                     21F000H 21FFFFH
                    4KB                                         0  1  1  1           0  1
           :                                              :
         528          :                     210000H 210FFFH   0  1  1  1           0  0
         527        4KB                     20F000H 20FFFFH
                    4KB                                         0  1  1  0           1  1
           :                                              :
         512          :                     200000H 200FFFH   0  1  1  0           1  0
         511        4KB                      1FF000H 1FFFFFH
                    4KB                                         0  1  1  0           0  1
           :                                              :
         496          :                      1F0000H 1F0FFFH
         495        4KB                     1EF000H 1EFFFFH
                    4KB
           :                                              :
         480          :                      1E0000H 1E0FFFH
         479        4KB                     1DF000H 1DFFFFH
                    4KB
           :                                              :
         464          :                     1D0000H 1D0FFFH
         463        4KB                     1CF000H 1CFFFFH
                    4KB
           :                                              :
         448          :                     1C0000H 1C0FFFH
         447        4KB                     1BF000H 1BFFFFH
                    4KB
           :                                              :
         432          :                     1B0000H 1B0FFFH
         431        4KB                     1AF000H 1AFFFFH
                    4KB
           :                                              :
         416          :                     1A0000H 1A0FFFH
         415        4KB                     19F000H 19FFFFH
                    4KB
           :                                              :
         400          :                     190000H 190FFFH
                    4KB

Elite Semiconductor Memory Technology Inc.                            Publication Date: Jan. 2009

                                                                      Revision: 0.2     6/42
ESMT                                        (Preliminary)                  F25L32QA

       Table 1: F25L32QA Sector Address Table Continued III

Block  Sector  Sector Size                  Address range                       Block Address
  24             (Kbytes)                                      A21 A20 A19 A18 A17 A16
  23     399
  22       :        4KB                     18F000H 18FFFFH
  21                  :
  20     384                                :                  0  1  1  0           0  0
  19     383        4KB
  18                4KB                     180000H 180FFFH
  17       :
  16     368          :                     17F000H 17FFFFH
  15     367        4KB
  14                4KB                     :                  0  1  0  1           1  1
  13       :
  12     352          :                     170000H 170FFFH
         351        4KB
                    4KB                     16F000H 16FFFFH
           :
         336          :                     :                  0  1  0  1           1  0
         335        4KB
                    4KB                     160000H 160FFFH
           :
         320          :                     15F000H 15FFFFH
         319        4KB
                    4KB                     :                  0  1  0  1           0  1
           :
         304          :                     150000H 150FFFH
         303        4KB
                    4KB                     14F000H 14FFFFH
           :
         288          :                     :                  0  1  0  1           0  0
         287        4KB
                    4KB                     140000H 140FFFH
           :
         272          :                     13F000H 13FFFFH
         271        4KB
                    4KB                     :                  0  1  0  0           1  1
           :
         256          :                     130000H 130FFFH
         255        4KB
                    4KB                     12F000H 12FFFFH
           :
         240          :                     :                  0  1  0  0           1  0
         239        4KB
                    4KB                     120000H 120FFFH
           :
         224          :                     11F000H 11FFFFH
         223        4KB
                    4KB                     :                  0  1  0  0           0  1
           :
         208          :                     110000H 110FFFH
         207        4KB
                    4KB                     10F000H 10FFFFH
           :
         192          :                     :                  0  1  0  0           0  0
                    4KB
                                            100000H 100FFFH

                                            0FF000H 0FFFFFH

                                            :                  0  0  1  1           1  1

                                            0F0000H 0F0FFFH

                                            0EF000H 0EFFFFH

                                            :                  0  0  1  1           1  0

                                            0E0000H 0E0FFFH

                                            0DF000H 0DFFFFH

                                            :                  0  0  1  1           0  1

                                            0D0000H 0D0FFFH

                                            0CF000H 0CFFFFH

                                            :                  0  0  1  1           0  0

                                            0C0000H 0C0FFFH

Elite Semiconductor Memory Technology Inc.                           Publication Date: Jan. 2009

                                                                     Revision: 0.2     7/42
ESMT                                        (Preliminary)                  F25L32QA

       Table 1: F25L32QA Sector Address Table Continued IV

Block  Sector  Sector Size                  Address range                       Block Address
  11             (Kbytes)                                      A21 A20 A19 A18 A17 A16
  10     191
   9       :        4KB                     0BF000H 0BFFFFH
   8                  :
   7     176                                :                  0  0  1  0           1  1
   6     175        4KB
   5                4KB                     0B0000H 0B0FFFH
   4       :
   3     160          :                     0AF000H 0AFFFFH
   2     159        4KB
   1                4KB                     :                  0  0  1  0           1  0
   0       :
         144          :                     0A0000H 0A0FFFH
         143        4KB
                    4KB                     09F000H 09FFFFH
           :
         128          :                     :                  0  0  1  0           0  1
         127        4KB
                    4KB                     090000H 090FFFH
           :
         112          :                     08F000H 08FFFFH
         111        4KB
                    4KB                     :                  0  0  1  0           0  0
           :
          96          :                     080000H 080FFFH
          95        4KB
           :        4KB                     07F000H 07FFFFH
          80
          79          :                     :                  0  0  0  1           1  1
           :        4KB
          64        4KB                     070000H 070FFFH
          63
           :          :                     06F000H 06FFFFH
          48        4KB
          47        4KB                     :                  0  0  0  1           1  0
           :
          32          :                     060000H 060FFFH
          31        4KB
           :        4KB                     05F000H 05FFFFH
          16
          15          :                     :                  0  0  0  1           0  1
           :        4KB
          0         4KB                     050000H 050FFFH

                      :                     04F000H 04FFFFH
                    4KB
                    4KB                     :                  0  0  0  1           0  0

                      :                     040000H 040FFFH
                    4KB
                                            03F000H 03FFFFH

                                            :                  0  0  0  0           1  1

                                            030000H 030FFFH

                                            02F000H 02FFFFH

                                            :                  0  0  0  0           1  0

                                            020000H 020FFFH

                                            01F000H 01FFFFH

                                            :                  0  0  0  0           0  1

                                            010000H 010FFFH

                                            00F000H 00FFFFH

                                            :                  0  0  0  0           0  0

                                            000000H 000FFFH

Elite Semiconductor Memory Technology Inc.                           Publication Date: Jan. 2009

                                                                     Revision: 0.2     8/42
ESMT                                        (Preliminary)                                        F25L32QA

STATUS REGISTER

The software status register provides status on whether the flash        the status register may be read only to determine the completion
memory array is available for any Read or Write operation,               of an operation in progress. Table 2 describes the function of
whether the device is Write enabled, and the state of the memory         each bit in the software status register.
Write protection. During an internal Erase or Program operation,

                     Table 2: Software Status Register

Bit  Name                                   Function                                 Default at     Read/Write
                                                                                     Power-up
Status Register - 1                                                                                       R
                                                                                           0              R
0    BUSY            1 = Internal Write operation is in progress                                        R/W
                     0 = No internal Write operation is in progress                        0            R/W
                                                                                           1            R/W
1    WEL             1 = Device is memory Write enabled                                    1             N/A
                     0 = Device is not memory Write enabled                                1              R
                                                                                           0
2    BP0             Indicate current level of block write protection (See Table 3)                     R/W
                                                                                           0
3    BP1             Indicate current level of block write protection (See Table 3)                      N/A
                                                                                           0            R/W
4    BP2             Indicate current level of block write protection (See Table 3)                      N/A
                                                                                           0
5    RESERVED Reserved for future use                                                      0
                                                                                           0
                     Auto Address Increment Programming status

6     AAI            1 = AAI programming mode

                     0 = Page Program mode

7    BPL             1 = BP2,BP1,BP0 are read-only bits
                     0 = BP2,BP1,BP0 are read/writable

Status Register - 2

8    RESERVED Reserved for future use

9     QE             1 = Quad enabled
                     0 = Quad disabled

10~15 RESERVED Reserved for future use

Note:
       1. Only BP0, BP1, BP2, BPL and QE are writable.
       2. All register bits are volatility
       3. All area are protected at power-on (BP2=BP1=BP0=1)

WRITE ENABLE LATCH (WEL)                                                 BUSY

The Write-Enable-Latch bit indicates the status of the internal          The BUSY bit determines whether there is an internal Erase or
memory Write Enable Latch. If this bit is set to "1", it indicates the   Program operation in progress. A "1" for the BUSY bit indicates
device is Write enabled. If the bit is set to "0" (reset), it indicates  the device is busy with an operation in progress. A "0" indicates
the device is not Write enabled and does not accept any memory           the device is ready for the next valid operation.
Write (Program/ Erase) commands. This bit is automatically reset
under the following conditions:                                          Auto Address Increment (AAI)

Power-up                                                               The Auto-Address-Increment-Programming-Status bit provides
Write Disable (WRDI) instruction completion                            status on whether the device is in AAI Programming mode or
Page Program instruction completion                                    Page Program mode. The default at power up is Page Program
Auto Address Increment (AAI) Programming is completed and              mode.

   reached its highest unprotected memory address
Sector Erase instruction completion
Block Erase instruction completion
Chip Erase instruction completion
Write Status Register instructions

Elite Semiconductor Memory Technology Inc.                                           Publication Date: Jan. 2009

                                                                                     Revision: 0.2  9/42
ESMT                                           (Preliminary)                               F25L32QA

  TOP                              Table 3: F25L32QA Block Protection Table

            Protection Level     Status Register Bit                Protected Memory Area
                       0
                              BP2  BP1         BP0                  Block Range  Address Range
                Upper 1/64
                Upper 1/32    0             0         0             None         None
                Upper 1/16
                 Upper 1/8    0             0         1             Block 63     3F0000H 3FFFFFH
                 Upper 1/4
                 Upper 1/2    0             1         0             Block 62~63  3E0000H 3FFFFFH
                 All Blocks
                              0             1         1             Block 60~63  3C0000H 3FFFFFH

                              1             0         0             Block 56~63  380000H 3FFFFFH

                              1             0         1             Block 48~63  300000H 3FFFFFH

                              1             1         0             Block 32~63  200000H 3FFFFFH

                              1             1         1             Block 0~63   000000H 3FFFFFH

Block Protection (BP2, BP1, BP0)                                    Block Protection Lock-Down (BPL)

The Block-Protection (BP2, BP1, BP0) bits define the size of the    WP pin driven low (VIL), enables the Block-Protection-
memory area, as defined in Table 3, to be software protected        Lock-Down (BPL) bit. When BPL is set to 1, it prevents any
against any memory Write (Program or Erase) operations. The         further alteration of the BPL, BP2, BP1, and BP0 bits. When the
Write Status Register (WRSR) instruction is used to program the     WP pin is driven high (VIH), the BPL bit has no effect and its
                                                                    value is "Don't Care". After power-up, the BPL bit is reset to 0.
BP2, BP1, BP0 bits as long as WP is high or the Block-
Protection-Look (BPL) bit is 0. Chip Erase can only be executed if
Block-Protection bits are all 0. After power-up, BP2, BP1 and BP0
are set to1.

Quad Enable (QE)

When the Quad Enable bit is reset to "0" (factory default), WP
and HOLD pins are enabled. When QE pin is set to "1", Quad
SIO2 and SIO3 are enabled. (The QE should never be set to "1"
during standard and Dual SPI operation if the WP and HOLD
pins are tied directly to the VDD or VSS.)

Elite Semiconductor Memory Technology Inc.                                       Publication Date: Jan. 2009

                                                                                 Revision: 0.2     10/42
ESMT                                        (Preliminary)                                             F25L32QA

HOLD OPERATION                                                       Once the device enters Hold mode, SO will be in high impedance
                                                                      state while SI and SCK can be VIL or VIH.
HOLD pin is used to pause a serial sequence underway with the
SPI flash memory without resetting the clocking sequence. To          If CE is driven active high during a Hold condition, it resets the
activate the HOLD mode, CE must be in active low state. The           internal logic of the device. As long as HOLD signal is low, the
HOLD mode begins when the SCK active low state coincides              memory remains in the Hold condition. To resume
with the falling edge of the HOLD signal. The HOLD mode ends          communication with the device, HOLD must be driven active
when the HOLD signal's rising edge coincides with the SCK             high, and CE must be driven active low. See Figure 23 for Hold
active low state.                                                     timing.

If the falling edge of the HOLD signal does not coincide with the     The HOLD function is only available for Standard SPI and Dual
SCK active low state, then the device enters Hold mode when the       SPI operation, not during Quad SPI because this pin is used for
SCK next reaches the active low state.                                SIO3 when the QE bit of Status Register-2 is set for Quad I/O.

Similarly, if the rising edge of the HOLD signal does not
coincide with the SCK active low state, then the device exits in
Hold mode when the SCK next reaches the active low state. See
Figure 1 for Hold Condition waveform.

SCK

HOLD

      A ctive                               Ho ld                        A ctive  Ho ld               A ctive

Figure 1: HOLD Condition Waveform

WRITE PROTECTION                                                     Table 4: Conditions to Execute Write-Status- Register
                                                                                   (WRSR) Instruction
F25L32QA provides software Write Protection.
The Write-Protect pin ( WP ) enables or disables the lock-down        WP BPL Execute WRSR Instruction
function of the status register. The Block-Protection bits (BP2,
BP1, BP0, and BPL) in the status register provide Write               L  1               Not Allowed
protection to the memory array and the status register. When the
QE bit of Status Register-2 is set for Quad I/O, the WP pin           L  0               Allowed
function is not available since this pin is used for SIO2. See Table
4 for Block-Protection description.                                   H  X               Allowed

Write Protect Pin ( WP )

The Write-Protect ( WP ) pin enables the lock-down function of
the BPL bit (bit 7) in the status register. When WP is driven low,
the execution of the Write Status Register (WRSR) instruction is
determined by the value of the BPL bit (see Table 4). When WP
is high, the lock-down function of the BPL bit is disabled.

Elite Semiconductor Memory Technology Inc.                                        Publication Date: Jan. 2009

                                                                                  Revision: 0.2                11/42
ESMT                                              (Preliminary)                                                  F25L32QA

INSTRUCTIONS                                                           low before an instruction is entered and must be driven high after
                                                                       the last bit of the instruction has been shifted in (except for Read,
Instructions are used to Read, Write (Erase and Program), and          Read ID, Read Status Register, Read Electronic Signature
configure the F25L32QA. The instruction bus cycles are 8 bits
each for commands (Op Code), data, and addresses. Prior to             instructions). Any low to high transition on CE , before receiving
executing any Page Program, Auto Address Increment (AAI)               the last bit of an instruction bus cycle, will terminate the
Programming, Write Status Register, Sector Erase, Block Erase,         instruction in progress and return the device to the standby
or Chip Erase instructions, the Write Enable (WREN) instruction        mode.
must be executed first. The complete list of the instructions is
provided in Table 5. All instructions are synchronized off a high to   Instruction commands (Op Code), addresses, and data are all
                                                                       input from the most significant bit (MSB) first.
low transition of CE . Inputs will be accepted on the rising edge

of SCK starting with the most significant bit. CE must be driven

                                             Table 5: Device Operation Instruction

                            Max.                                                 Bus Cycle 1~3
                            Freq
Operation                                1                 2              3                4             5              6          N
                                   SIN SOUT                                                         SIN SOUT       SIN SOUT   SIN SOUT
                                                  SIN         SOUT     SIN SOUT SIN SOUT             X DOUT0        X DOUT1   X cont.
                                                                                                     XX             X DOUT0   X cont.
Read                        33 MHz 03H Hi-Z       A23-A16 Hi-Z         A15-A8 Hi-Z A7-A0 Hi-Z
                                                                                                         X          DOUT0~1     cont.
Fast Read                          0BH Hi-Z       A23-A16 Hi-Z         A15-A8 Hi-Z A7-A0 Hi-Z          cont.             -          -
Fast Read Dual Output12,13              3BH
Fast Read Dual I/O12, 14               BBH           A23-A16           A15-A8             A7-A0

                                                     A23-A8            A7-A0, M7-M0    DOUT0~1

Fast Read Quad                          6BH          A23-A16           A15-A8             A7-A0        X           DOUT0~3       cont.
Output12, 15
Fast Read Quad I/O12, 16               EBH         A23-A0, M7-M0       X, DOUT0~1      DOUT2~6         cont.          -          -
Sector Erase4 (4K Byte)            20H Hi-Z       A23-A16 Hi-Z
Block Erase4, (64K Byte)           D8H Hi-Z       A23-A16 Hi-Z         A15-A8 Hi-Z A7-A0 Hi-Z       -         -    -     -    -         -

                                                                       A15-A8 Hi-Z A7-A0 Hi-Z       -         -    -     -    -         -

Chip Erase                         60H /  Hi-Z    -           -        -         -     -         -  -         -    -     -    -         -
                                   C7H

Page Program (PP)                  02H Hi-Z A23-A16 Hi-Z A15-A8 Hi-Z A7-A0 Hi-Z                     DIN0 Hi-Z      DIN1 Hi-Z  Up to
                                                                                                       DIN0~3         DIN4~7   256 Hi-Z
Quad Page Program17                     32H          A23-A16           A15-A8             A7-A0                               bytes

                                                                                                                               Up to 256
                                                                                                                                  bytes

Auto Address Increment      50MHz  ADH    Hi-Z    A23-A16     Hi-Z     A15-A8 Hi-Z A7-A0 Hi-Z       DIN0 Hi-Z DIN1 Hi-Z -               -
word programming5 (AAI)

Mode Bit Reset18                   FFH Hi-Z FFH Hi-Z                   -         -     -         -  -         -    -     -    -         -

Deep Power Down (DP)               B9h Hi-Z -                 -        -         -     -         -  -         -    -     -    -         -
Read Status Register-1
(RDSR-1) 6                  ~                     X            DOUT    -         -     -         -  -         -    -     -    -         -
                                   05H Hi-Z                   (S7-S0)

Read Status Register-2                  35H Hi-Z  X         DOUT       -         -     -         -  -         -    -     -    -         -
(RDSR-2) 6                                                 (S15-S8)    -
Enable Write Status         100MHz
Register (EWSR) 7                       50H Hi-Z  -           -                  -     -         -  -         -    -     -    -         -

Write Status Register              01H    Hi-Z      DIN       Hi-Z        DIN    Hi-Z  -.        -  -         -    -     -    -         -
(WRSR) 7                                          (S7-S0)              (S15-S8)
Write Enable (WREN) 10
                                   06H Hi-Z -                 -        -         -     -         -  -         -    -     -    -         -

Write Disable (WRDI)/ Exit         04H Hi-Z -                 -        -         -     -         -  -         -    -     -    -         -
secured OTP mode

Enter secured OTP mode             B1H Hi-Z -                 -        -         - -. -             -         -    -     -    -         -
(ENSO)

Release from Deep Power            ABH Hi-Z -                 -        -         -     -         -  -         -    -     -    -         -
Down (RDP)

Read Electronic Signature          ABH Hi-Z X                 X        X         XXX                X 15H -              -    -         -
(RES) 8

RES in secured OTP mode            ABH Hi-Z X                 X        X         XXX                X 35H -              -    -         -
& not lock down

RES in secured OTP mode            ABH Hi-Z X                 X        X         XXX                X 75H -              -    -         -
& lock down

Elite Semiconductor Memory Technology Inc.                                                          Publication Date: Jan. 2009

                                                                                                    Revision: 0.2        12/42
ESMT                                          (Preliminary)                                               F25L32QA

                                   Table 5: Device Operation Instruction - Continued

                             Max.                                             Bus Cycle 1~3
                             Freq
Operation                                 1             2             3                4             5           6         N
                                    SIN SOUT                                                    SIN SOUT    SIN SOUT  SIN SOUT
Jedec Read ID                                 SIN          SOUT  SIN SOUT SIN SOUT
(JEDEC-ID) 9                       9FH Hi-Z
Read ID (RDID) 11                             X            8CH   X 40H X 16H                    -  -        -  -      -            -

                       50MHz 90H Hi-Z         00H Hi-Z           00H     Hi-Z    00H      Hi-Z  X 8CH       X 15H     -            -
                                                                                 01H      Hi-Z  X 15H       X 8CH
                                                                                                                      -            -

Enable SO to output          ~

RY/ Status during AAI              70H Hi-Z          -     -     -            -  -        -     -  -        -  -      -            -

(EBSY)                 100MHz

Disable SO to output

RY/ Status during AAI              80H Hi-Z          -     -     -            -  -        -     -  -        -  -      -            -

(DBSY)

Notes:       Operation: SIN = Serial In, SOUT = Serial Out, Bus Cycle 1 = Op Code
         1.  X = Dummy Input Cycles (VIL or VIH); - = Non-Applicable Cycles (Cycles are not necessary); cont. = continuous
         2.  One bus cycle is eight clock periods.
         3.  Sector Earse addresses: use AMS -A12, remaining addresses can be VIL or VIH
         4.  Block Earse addresses: use AMS -A16, remaining addresses can be VIL or VIH
             To continue programming to the next sequential address location, enter the 8-bit command, followed by the data to be
         5.  programmed.

6. The Read-Status-Register is continuous with ongoing clock cycles until terminated by a low to high transition on CE .

7. The Enable-Write-Status-Register (EWSR) instruction and the Write-Status-Register (WRSR) instruction must work in
      conjunction of each other. The WRSR instruction must be executed immediately (very next bus cycle) after the EWSR
      instruction to make both instructions effective.

8. The Read-Electronic-Signature is continuous with on going clock cycles until terminated by a low to high transition on CE .

9. The JEDEC-Read-ID is output first byte 8CH as manufacture ID; second byte 40H as top memory type; third byte 16H as
      memory capacity.

10. The Write-Enable (WREN) instruction and the Write-Status-Register (WRSR) instruction must work in conjunction of each
      other. The WRSR instruction must be executed immediately (very next bus cycle) after the WREN instruction to make both
      instructions effective. Both EWSR and WREN can enable WRSR, user just need to execute one of it. A successful WRSR
      can reset WREN.

11. The Manufacture ID and Device ID output will repeat continuously until CE terminates the instruction.

12. Dual and Quad commands use bidirectional IO pins. DOUT and cont. are serial data out; others are serial data in.
13. Dual output data:

       IO0 = (D6, D4, D2, D0), (D6, D4, D2, D0)
       IO1 = (D7, D5, D3, D1), (D7, D5, D3, D1)

                      DOUT0        DOUT1

14. M7-M0: Mode bits. Dual input address:
       IO0 = (A22, A20, A18, A16, A14, A12, A10, A8) (A6, A4, A2, A0, M6, M4, M2, M0)
       IO1 = (A23, A21, A19, A17, A15, A13, A11, A9) (A7, A5, A3, A1, M7, M5, M3, M1)

                             Bus Cycle-2                         Bus Cycle-3

15. Quad output data:
       IO0 = (D4, D0), (D4, D0), (D4, D0), (D4, D0)
       IO1 = (D5, D1), (D5, D1), (D5, D1), (D5, D1)
       IO2 = (D6, D2), (D6, D2), (D6, D2), (D6, D2)
       IO3 = (D7, D3), (D7, D3), (D7, D3), (D7, D3)

                DOUT0 DOUT1 DOUT2 DOUT3

Elite Semiconductor Memory Technology Inc.                                                   Publication Date: Jan. 2009

                                                                                             Revision: 0.2     13/42
ESMT                                        (Preliminary)                           F25L32QA

16. M7-M0: Mode bits. Quad input address:
       IO0 = (A20, A16, A12, A8, A4, A0, M4, M0)
       IO1 = (A21, A17, A13, A9, A5, A1, M5, M1)
       IO2 = (A22, A18, A14, A10, A6, A2, M6, M2)
       IO3 = (A23, A19, A15, A11, A7, A3, M7, M3)

                              Bus Cycle-2

Fast Read Quad I/O data:                    (D4, D0), (D4, D0), (D4, D0), (D4, D0)
IO0 = (X, X), (X, X), (D4, D0), (D4, D0)    (D5, D1), (D5, D1), (D5, D1), (D5, D1)
IO1 = (X, X), (X, X), (D5, D1), (D5, D1)    (D6, D2), (D6, D2), (D6, D2), (D6, D2)
IO2 = (X, X), (X, X), (D6, D2), (D6, D2)    (D7, D3), (D7, D3), (D7, D3), (D7, D3)
IO3 = (X, X), (X, X), (D7, D3), (D7, D3)

            DOUT0 DOUT1 DOUT2 DOUT3 DOUT4 DOUT5

            Bus Cycle-3                            Bus Cycle-4

17. The instruction is initiated by executing command code, followed by address bits into SI (SIO0) before DIN, and then input
      data to bidirectional IO pins (SIO0 ~ SIO3).
      Quad input data:
       IO0 = (D4, D0), (D4, D0), (D4, D0), (D4, D0)
       IO1 = (D5, D1), (D5, D1), (D5, D1), (D5, D1)
       IO2 = (D6, D2), (D6, D2), (D6, D2), (D6, D2)
       IO3 = (D7, D3), (D7, D3), (D7, D3), (D7, D3)

      DIN0  DIN1  DIN2   DIN3

18. This instruction is recommended when using the Dual or Quad Mode bit feature.

Elite Semiconductor Memory Technology Inc.                                          Publication Date: Jan. 2009

                                                                                    Revision: 0.2  14/42
ESMT                                                    (Preliminary)                                                F25L32QA

Read (33MHz)                                                                   the data from address location 3FFFFFH had been read, the next
                                                                               output will be from address location 00000H.
The Read instruction supports up to 33 MHz, it outputs the data
starting from the specified address location. The data output                  The Read instruction is initiated by executing an 8-bit command,
stream is continuous through all addresses until terminated by a               03H, followed by address bits [A23 -A0]. CE must remain active
                                                                               low for the duration of the Read cycle. See Figure 2 for the Read
low to high transition on CE . The internal address pointer will               sequence.
automatically increment until the highest memory address is
reached. Once the highest memory address is reached, the
address pointer will automatically increment to the beginning
(wrap-around) of the address space, i.e. for 32Mbit density, once

Figure 2: Read Sequence

Fast Read (50 MHz ~ 100 MHz)                                                   all addresses until terminated by a low to high transition on CE .

The Fast Read instruction supporting up to 100 MHz is initiated                The internal address pointer will automatically increment until the
by executing an 8-bit command, 0BH, followed by address bits                   highest memory address is reached. Once the highest memory
[A23 -A0] and a dummy byte. CE must remain active low for the                  address is reached, the address pointer will automatically
duration of the Fast Read cycle. See Figure 3 for the Fast Read                increment to the beginning (wrap-around) of the address space,
sequence.                                                                      i.e. for 32Mbit density, once the data from address location
                                                                               3FFFFFH has been read, the next output will be from address
Following a dummy byte (8 clocks input dummy cycle), the Fast                  location 000000H.
Read instruction outputs the data starting from the specified
address location. The data output stream is continuous through

CE

        MODE3  0 12 3 45 67 8        15 16 23 24                               31 32 39 40 47 48 55 56 63 64 71 72            80
SCK MODE0

SI                  0B         ADD.                     ADD.  A DD.            X

               MSB       MSB

                                        HIGH IMPENANCE                                     N     N+1   N+2   N+3      N+4
SO                                                                                       D OU T  DOUT  DOUT  D OU T   D OU T
                                                                                  MSB

                    Note : X = Dummy Byte : 8 Clocks Input Dummy (VIL or VIH)                          Publication Date: Jan. 2009

   Figure 3: Fast Read Sequence

Elite Semiconductor Memory Technology Inc.

                                                                                                       Revision: 0.2          15/42
ESMT                                        (Preliminary)                                                                                                      F25L32QA

Fast Read Dual Output (50 MHz ~ 100 MHz)                                 The Fast Read Dual Output instruction is initiated by executing
                                                                         an 8-bit command, 3BH, followed by address bits [A23 -A0] and a
The Fast Read Dual Output (3BH) instruction is similar to the
standard Fast Read (0BH) instruction except the data is output           dummy byte. CE must remain active low for the duration of the
on bidirectional I/O pins (SIO0 and SIO1). This allows data to be        Fast Read Dual Output cycle. See Figure 4 for the Fast Read
transferred from the device at twice the rate of standard SPI            Dual Output sequence.
devices. This instruction is for quickly downloading code from
Flash to RAM upon power-up or for applications that cache code-
segments to RAM for execution.

CE

        MODE3  0 12 34 56 78                15 16 23 24                  31 32 39 40        43 44                                         47 48         51 52         55 56
SCK MODE0

                                                                         Dummy              IO0 switches from In put to Ouput

SIO0                3B        ADD.          ADD.                   ADD.         6420 6420 6420 64206 4
SIO1
               MSB      MSB                                                           DOUT         DOUT                                          DOU T         DOU T         D OUT

                                                                                      N                                             N+ 1         N+ 2          N+3           N+4

                        HIGH IMPENANCE                                          75317531 7531 753175

                         Note: The input data durin g the dummy clocks is "don't care".
                                However , the IO0 pin should be high-impefance piror to th e falling edge of the first data clock.

Figure 4: Fast Read Dual Output Sequence

Elite Semiconductor Memory Technology Inc.                                                                                                Publication Date: Jan. 2009

                                                                                                                                          Revision: 0.2                      16/42
ESMT                                          (Preliminary)                                                                        F25L32QA

Fast Read Dual I/O (50 MHz ~ 100 MHz)                                     If [M7 M0] = "AxH", the next Fast Read Dual I/O instruction (after

The Fast Read Dual I/O (BBH) instruction is similar to the Fast           CE is raised and the lowered) doesn't need the command code
Read Dual Output (3BH) instruction, but with the capability to            (See Figure 6). This way let the instruction sequence reduce 8
input address bits [A23 -A0] two bits per clock.
                                                                          clocks and allows to enter address immediately after CE is
To set mode bits [M7 -M0] after the address bits [A23 -A0] can            asserted low. If [M7 M0] are the value other than "AxH", the next
further reduce instruction overhead (See Figure 5). The upper             instruction need the first byte command code, thus returning to
mode bits [M7 M4] controls the length of next Fast Read Dual I/O         normal operation. A Mode Bit Reset (FFH) also can be used to
instruction with/without the first byte command code (BBH). The           reset mode bits [M7 M0] before issuing normal instructions.
lower mode bits [M3 M0] are "don't care".

CE

         MODE3  0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24         27 28                        31 32        35 36        39 40
SCK MODE0

                                                                                         IO0 switches from Input to Ouput

SIO0                              BB  22 20 18 16 14 12 10 8 6 4 2 0 6 4         6 42 0 6 4 2 0 6 4 2 0 6 4 20 6 4
SIO1             MSB
                                                                                  DOUT                     DOU T             DOUT         DOUT         DOUT
                HIG H IMPENANCE
                                                                                      N                    N+1               N+2          N+ 3         N+ 4

                                      23 21 19 17 15 13 11 9 7 5 3 1 7 5         753175317531 7531 75

                                      A23- 16  A15-8               A7- 0  M7- 0

Note: The mode bits [M3 -M0] are "d on't care".
       However , the IO pins sh ould be high-impefance piror to the falling edge of the first data clock.

Figure 5: Fast Read Dual I/O Sequence ([M7 -M0] = 0xH or NOT AxH)

       CE

                MODE3                                                           IO0 switches from In put to Ouput
       SCK MODE0
       SIO0            22 20 18 16 14 12 10 8 6 4 2 0 6 4                 6420 6420 6420 64206 4

        SIO1                                                              DOUT   DOUT                      DOU T      DOUT         D OUT

                                                                          N      N+1                       N+ 2       N+3          N+4

                       23 21 19 17 15 13 11 9 7 5 3 1 7 5                 7531 7531 7531 753175

                       A23- 16        A15- 8   A7-0                M7-0

       Note: The mode bits [M3 -M0] are "don't care".
              However , the IO pins sh ould be high-impe fance piror to the fa ll ing edge of the fi rst data clock.

Figure 6: Fast Read Dual I/O Sequence ([M7 -M0] = AxH)

Elite Semiconductor Memory Technology Inc.                                                                 Publication Date: Jan. 2009

                                                                                                           Revision: 0.2                               17/42
ESMT                                        (Preliminary)                                                           F25L32QA

Fast Read Quad Output (50 MHz ~ 100 MHz)                           The Fast Read Quad Output instruction is initiated by executing
                                                                   an 8-bit command, 6BH, followed by address bits [A23 -A0] and a
The Fast Read Quad Output (6B) instruction is similar to the Fast
Read Dual Output (3BH) instruction except the data is output on    dummy byte. CE must remain active low for the duration of the
bidirectional I/O pins (SIO0, SIO1, SIO2 and SIO3). A Quad         Fast Read Dual Output cycle. See Figure 7 for the Fast Read
Enable (QE) bit of Status Register-2 must be set "1" to enable     Quad Output sequence.
Quad function. This allows data to be transferred from the device
at four times the rate of standard SPI devices.

      CE

                 MODE3  0 12 3 45 67 8                15 16 23 24               31 32 39 40 4142 43 44 45 46 47 48
      SCK MODE0

                                                                                Dummy  IO0 switches from Input to Ouput

      SIO0                             6B       ADD.               ADD.  A DD.         4 0 4 0 4040 4 0
                        MSB                 MSB

      SIO1                                 HIGH IMPENANCE                              51515151 51

      SIO2                                 HIGH IMPENANCE                                                         62

      SIO3                                 HIGH IMPENANCE                                                        73

                                                                                         N N+1 N+2 N+3 N+4
                                                                                       DOU T DOUT DOUT DOU T DOUT

      Note: The input data du ring the dummy clocks is "don't care".
             However , the IO pins should be high-impefance piror to the fal ling edge o f the first data clock.

Figure 7: Fast Read Quad Output Sequence

Elite Semiconductor Memory Technology Inc.                                             Publication Date: Jan. 2009

                                                                                       Revision: 0.2                  18/42
ESMT                                        (Preliminary)                                                                F25L32QA

Fast Read Quad I/O (50 MHz ~ 100 MHz)                            If [M7 M0] = "AxH", the next Fast Read Quad I/O instruction (after

The Fast Read Quad I/O (EBH) instruction is similar to the Fast  CE is raised and the lowered) doesn't need the command code
Read Quad Output (6BH) instruction, but with the capability to   (See Figure 9). This way let the instruction sequence reduce 8
input address bits [A23 -A0] four bits per clock. A Quad Enable
(QE) bit of Status Register-2 must be set "1" to enable Quad     clocks and allows to enter address immediately after CE is
function.                                                        asserted low. If [M7 M0] are the value other than "AxH", the next
                                                                 instruction need the first byte command code, thus returning to
To set mode bits [M7 -M0] after the address bits [A23 -A0] can   normal operation. A Mode Bit Reset (FFH) also can be used to
further reduce instruction overhead (See Figure 8). The upper    reset mode bits [M7 M0] before issuing normal instructions.
mode bits [M7 M4] controls the length of next Fast Read Quad
I/O instruction with/without the first byte command code (EBH).
The lower mode bits [M3 M0] are "don't care".

      CE

               MODE3        0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25
      SCK MODE0

                                                                        Dummy    IO0 switches from Input to Ouput

      SIO0                              EB  20 16 12 8 4 0 4 0                 4 0 40 4 0
      SIO1              MSB
                      HIGH IMPE NANCE       21 17 13 9 5 1 5 1                 5151 51

      SIO2            HIGH IMPENANCE        22 18 14 10 6 2 6 2                  6262 62

      SIO3            HIGH IMP ENANCE                                            7373 73

                                            23 19 15 11 7 3 7 3                   N N+1 N+2
                                                                                 DOUT DOUT DOUT
                                                        A 23-0   M7 -0

      Note: The mode bits [M3 -M0] are "don't care".
             However , the IO pins sh ould be high-impe fance piror to the fall ing edge of the fi rst data clock.

Figure 8: Fast Read Quad I/O Sequence ([M7 -M0] = 0xH or NOT AxH)

            CE

                     MODE3  0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
            SCK MODE0
                                                        Dummy           IO0 switches from Input to Oup ut
            SIO0
                            20 16 12 8 4 0 4 0                   404 0 40

            SIO1            21 1 7 13 9 5 1 5 1                  5151 51

            SIO2            22 18 14 10 6 2 6 2                  6262 62

            S IO3           23 19 15 11 7 3 7 3                  7373 73

                            A23-0           M7- 0                  N N+1 N+2
                                                                 DOUT DOUT DOUT

            Note: The mode bits [M3 -M0] are "don't care".
                   However , the IO pins sh ould be high-imp efance piror to the falling edge of the fi rst data clock.

Figure 9: Fast Read Quad I/O Sequence ([M7 -M0] = AxH)

Elite Semiconductor Memory Technology Inc.                                       Publication Date: Jan. 2009

                                                                                 Revision: 0.2                           19/42
ESMT                                        (Preliminary)              F25L32QA

Page Program (PP)                                                      latched data are discarded and the last 256 bytes Data are
                                                                       guaranteed to be programmed correctly within the same page. If
The Page Program instruction allows many bytes to be                   less than 256 bytes Data are sent to device, they are correctly
programmed in the memory. The bytes must be in the erased              programmed at the requested addresses without having any
state (FFH) when initiating a Program operation. A Page                effects on the other bytes of the same page.
Program instruction applied to a protected memory area will be
ignored.                                                               CE must be driven high before the instruction is executed. The
                                                                       user may poll the BUSY bit in the software status register or wait
Prior to any Write operation, the Write Enable (WREN) instruction      TPP for the completion of the internal self-timed Page Program
                                                                       operation. While the Page Program cycle is in progress, the Read
must be executed. CE must remain active low for the duration           Status Register instruction may still be accessed for checking the
of the Page Program instruction. The Page Program instruction is       status of the BUSY bit. It is recommended to wait for a duration of
initiated by executing an 8-bit command, 02H, followed by              TBP1 before reading the status register to check the BUSY bit.
address bits [A23-A0]. Following the address, at least one byte        The BUSY bit is a 1 during the Page Program cycle and becomes
Data is input (the maximum of input data can be up to 256 bytes).      a 0 when the cycle is finished and the device is ready to accept
If the 8 least significant address bits [A7-A0] are not all zero, all  other instructions again. After the Page Program cycle has
transmitted data that goes beyond the end of the current page          finished, the Write-Enable-Latch (WEL) bit in the Status Register
are programmed from the start address of the same page (from           is cleared to 0. See Figure 10 for the Page Program sequence.
the address whose 8 least significant bits [A7-A0] are all zero).

If more than 256 bytes Data are sent to the device, previously

Figure 10: Page Program Sequence

Elite Semiconductor Memory Technology Inc.                             Publication Date: Jan. 2009

                                                                       Revision: 0.2  20/42
ESMT                                        (Preliminary)                                                        F25L32QA

Quad Page Program                                                    the clock speed <20MHz.

The Quad Page Program instruction allows many bytes to be            Prior to Quad Page Program operation, the Write Enable (WREN)
programmed in the memory by using four I/O pins (SIO0, SIO1,         instruction must be executed and Quad Enable (QE) bit of Status
SIO2 and SIO3). The instruction can improve programmer               Register-2 must be set "1". The other function descriptions are as
performance and the effectiveness of application that have slow      same as standard Page Program. See Figure 11 for the Quad
clock speed <20MHz. For system with faster clock, this               Page Program sequence.
instruction can't provide more actual favors, because the required
internal page program time is far more than the time data flows in.
Therefore, we suggest that user can execute this command while

      CE

               MODE3  0 12 3 45 67 8                  15 1 6 23 24   31 32 33 34 35 36 37 3839
      SCK MODE0
                                                                                                    SS

      SIO0                           32         ADD.  ADD. A DD. 4 0 4 0 4 0 4 0 SS 4 0
      SIO1            MSB                   MSB                              5 1 5 1 5 1 5 1 SS 5 1

      SIO2                                                                                SS 6 2

                                 SIO3                                                     SS 7 3

Figure 11: Quad Page Program Sequence                                DIN0 DIN1 DIN2 DIN3                DIN2 55

Elite Semiconductor Memory Technology Inc.                           Publication Date: Jan. 2009

                                                                     Revision: 0.2                               21/42
ESMT                                        (Preliminary)                                                    F25L32QA

Auto Address Increment (AAI) WORD Program                             7) to LSB (bit 0). The first byte of data (D0) will be programmed
                                                                      into the initial address [A23 -A1] with A0 =0; the second byte of
The AAI program instruction allows multiple bytes of data to be       data (D1) will be programmed into the initial address [A23 -A1] with
programmed without re-issuing the next sequential address
location. This feature decreases total programming time when          A0 =1. CE must be driven high before the AAI WORD program
the multiple bytes or entire memory array is to be programmed.        instruction is executed. The user must check the busy status
An AAI program instruction pointing to a protected memory area        before entering the next valid command. Once the device
will be ignored. The selected address range must be in the            indicates it is no longer busy, data for next two sequential
erased state (FFH) when initiating an AAI program instruction.        addresses may be programmed and so on. When the last desired
While within AAI WORD programming sequence, the only valid            byte had been entered, check the busy status using the hardware
instructions are AAI WORD program operation, RDSR, WRDI.              method or the RDSR instruction and execute the WRDI
Users have three options to determine the completion of each          instruction, to terminate AAI. User must check busy status after
AAI WORD program cycle: hardware detection by reading the             WRDI to determine if the device is ready for any command.
SO; software detection by polling the BUSY in the software status     Please refer to Figure 14 and Figure 15.
register or wait TBP. Refer to End of Write Detection section for
details.                                                              There is no wrap mode during AAI programming; once the
                                                                      highest unprotected memory address is reached, the device will
Prior to any write operation, the Write Enable (WREN) instruction     exit AAI operation and reset the Write-Enable-Latch bit (WEL = 0)
must be executed. The AAI WORD program instruction is                 and the AAI bit (AAI=0).
initiated by executing an 8-bit command, ADH, followed by
address bits [A23 -A0]. Following the addresses, two bytes of data
is input sequentially. The data is input sequentially from MSB (bit

End of Write Detection                                                Software Status Register or wait TBP. The Hardware End of Write
                                                                      Detection method is described in the section below.
There are three methods to determine completion of a program
cycle during AAI WORD programming: hardware detection by
reading the SO, software detection by polling the BUSY bit in the

Hardware End of Write Detection                                       status on the SO pin. A "0"
                                                                      Indicates the device is busy; a "1" Indicates the device is ready
The Hardware End of Write Detection method eliminates the
overhead of polling the BUSY bit in the Software Status Register      for the next instruction. De-asserting CE will return the SO pin
during an AAI Word program operation. The 8-bit command, 70H,         to tri-state. The 8-bit command, 80H, disables the SO pin to
configures the SO pin to indicate Flash busy status during AAI        output busy status during AAI WORD program operation and
WORD programming (refer to Figure 12). The 8-bit command,             return SO pin to output Software Status Register data during AAI
70H, must be executed prior to executing an AAI WORD program          WORD programming (refer to Figure 13).
instruction. Once an internal programming operation begins,

asserting CE will immediately drive the status of the internal flash

Figure 12: Enable SO as Hardware                                     Figure 13: Disable SO as Hardware
                 during AAI Programming                                              during AAI Programming

Elite Semiconductor Memory Technology Inc.                            Publication Date: Jan. 2009

                                                                      Revision: 0.2                          22/42
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Figure 14: AAI Word Program Sequence with Hardware End of Write Detection

Figure 15: AAI Word Program Sequence with Software End of Write Detection

Elite Semiconductor Memory Technology Inc.                                 Publication Date: Jan. 2009

                                                                           Revision: 0.2  23/42
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Mode Bit Reset                                                      However, the device doesn't have a hardware reset pin, so if
                                                                    [M7 M0] = "AxH", the device will not recognize any standard SPI
Mode bits [M7 M0] are issued to further reduce instruction         instruction. After a system reset, it is recommended to issue a
overhead for Fast Read Dual/Quad I/O operation. If [M7 M0] =       Mode Bit Reset instruction first to release the status of [M7 M0] =
"AxH", the next Fast Read Dual/Quad I/O instruction doesn't         "AxH" and allow the device to recognize standard SPI instruction.
need the command code.                                              See Figure 16 for the Mode Bit Reset instruction.

If the system controller is reset during operation, it will send a
standard instruction (such as Read ID) to the Flash memory.

CE                                                  Mode bit Reset for Dual I/O
                Mode bit Reset for Quad I/O
        MODE3
SCK MODE0      0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

SIO0                                   FF                           FF

SIO 1

SIO2

SIO3

Note: To reset mode bits dur ing Quad I/O operation, only eight cl ocks are needed. The command code is "FFH".
        To reset mode bits durin g Dua l I/O operation, sixteen clocks are needed to shift in command code "FFFFH".

Figure 16: Mode Bit Reset Instruction

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                                                                        Revision: 0.2                                24/42
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64K Byte Block Erase                                                 -A0]. Address bits [AMS -A16] (AMS = Most Significant address) are
                                                                     used to determine the block address (BAX), remaining address
The 64K-byte Block Erase instruction clears all bits in the
selected block to FFH. A Block Erase instruction applied to a        bits can be VIL or VIH. CE must be driven high before the
protected memory area will be ignored. Prior to any Write            instruction is executed. The user may poll the BUSY bit in the
operation, the Write Enable (WREN) instruction must be               Software Status Register or wait TBE for the completion of the
                                                                     internal self-timed Block Erase cycle. See Figure 17 for the Block
executed. CE must remain active low for the duration of the any      Erase sequence.
command sequence. The Block Erase instruction is initiated by
executing an 8-bit command, D8H, followed by address bits [A23

Figure 17: 64K-byte Block Erase Sequence

4K Byte Sector Erase                                                 [AMS -A12] (AMS = Most Significant address) are used to determine
                                                                     the sector address (SAX), remaining address bits can be VIL or
The Sector Erase instruction clears all bits in the selected sector
to FFH. A Sector Erase instruction applied to a protected memory     VIH. CE must be driven high before the instruction is executed.
area will be ignored. Prior to any Write operation, the Write        The user may poll the BUSY bit in the Software Status Register
                                                                     or wait TSE for the completion of the internal self-timed Sector
Enable (WREN) instruction must be executed. CE must remain           Erase cycle. See Figure 18 for the Sector Erase sequence.
active low for the duration of the any command sequence. The
Sector Erase instruction is initiated by executing an 8-bit
command, 20H, followed by address bits [A23 -A0]. Address bits

      CE

              MODE3  012345678                                             15 16 23 24        31
      SCK MODE0

      SI                                    20                       ADD.  ADD.         ADD.

                     MSB                        MSB

                                                HIGH IMPENANCE
      SO

Figure 18: 4K-byte Sector Erase Sequence

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                                                                                              Revision: 0.2  25/42
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Chip Erase                                                           Erase instruction is initiated by executing an 8-bit command, 60H

The Chip Erase instruction clears all bits in the device to FFH. A   or C7H. CE must be driven high before the instruction is
Chip Erase instruction will be ignored if any of the memory area is  executed. The user may poll the BUSY bit in the Software Status
protected. Prior to any Write operation, the Write Enable (WREN)     Register or wait TCE for the completion of the internal self-timed
instruction must be executed. CE must remain active low for          Chip Erase cycle. See Figure 19 for the Chip Erase sequence.
the duration of the Chip-Erase instruction sequence. The Chip

                                CE

                                        MODE3          0 12 3 45 67
                                SCK MODE0

                                SI                                   60 or C7

                                                       MSB

                                SO                     HIGH IMPENANCE

Figure 19: Chip Erase Sequence

Read Status Register (RDSR)                                          and remain low until the status data is read. The RDSR-1
                                                                     instruction code is "05H" for Status Register-1 and RDSR-2
The Read Status Register (RDSR) instruction allows reading of        instruction code is "35H" for Status Register-2. Read Status
the status register. The status register may be read at any time     Register is continuous with ongoing clock cycles until it is
even during a Write (Program/Erase) operation. When a Write
operation is in progress, the BUSY bit may be checked before         terminated by a low to high transition of the CE . See Figure 20
sending any new commands to assure that the new commands             for the RDSR instruction sequence.
are properly received by the device.

CE must be driven low before the RDSR instruction is entered

      CE                        0 1 2 3 4 5 6 7 8 9 10 11 12 13 14

               MODE3
      SCK MODE0

      SI                        05 or 35

                      MSB

                                       HIGH IMPEDANCE                   Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0
      SO                                                             MSB

                                                                              Status Register -1 or -2 Data Out

Figure 20: Read Status Register (RDSR-1 or RDSR-2) Sequence

Elite Semiconductor Memory Technology Inc.                                     Publication Date: Jan. 2009

                                                                               Revision: 0.2                     26/42
ESMT                                                                       (Preliminary)       F25L32QA

Write Enable (WREN)                                                        (Program/Erase) operation. CE must be driven high before the
                                                                           WREN instruction is executed.
The Write Enable (WREN) instruction sets the Write-Enable-
Latch bit in the Software Status Register to 1 allowing Write
operations to occur.
The WREN instruction must be executed prior to any Write

      CE

              MODE3                                                        0 12 3 45 67
      SCK MODE0

                                                                    SI                     06
                                                                           MSB
                                                                   SO
                                                                              HIGH IMPENANCE
Figure 21: Write Enable (WREN) Sequence

Write Disable (WRDI)                                                       CE must be driven high before the WRDI instruction is
                                                                           executed.
The Write Disable (WRDI) instruction resets the Write-Enable-
Latch bit to 0 disabling any new Write operations from occurring.

      CE

              MODE3                                                        0 12 3 45 67
      SCK MODE0

                                                                       SI                  04
                                                                           MSB
                                                                      SO
                                                                              HIGH IMPENANCE
Figure 22: Write Disable (WRDI) Sequence

Enable Write Status Register (EWSR)                                        instruction. CE must be driven low before the EWSR instruction
                                                                           is entered and must be driven high before the EWSR instruction
The Enable Write Status Register (EWSR) instruction arms the               is executed.
Write Status Register (WRSR) instruction and opens the status
register for alteration. The Enable Write Status Register
instruction does not have any effect and will be wasted, if it is not
followed immediately by the Write Status Register (WRSR)

Elite Semiconductor Memory Technology Inc.                                                     Publication Date: Jan. 2009

                                                                                               Revision: 0.2  27/42
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Write-Status-Register (WRSR)

The Write Status Register instruction writes new values to the        status register, but cannot be reset from "1" to "0".
BP2, BP1, BP0, BPL (Status Register-1) and QE (Status
                                                                      When WP is high, the lock-down function of the BPL bit is
Register-2) bits of the status register. CE must be driven low        disabled and the BPL, BP0, BP1,and BP2 bits in the status
before the command sequence of the WRSR instruction is                register can all be changed. As long as BPL bit is set to 0 or WP
entered and driven high before the WRSR instruction is executed.      pin is driven high (VIH) prior to the low-to-high transition of the
                                                                      CE pin at the end of the WRSR instruction, the bits in the status
CE must be driven high after the eighth or sixteenth bit of data      register can all be altered by the WRSR instruction. In this case,
that is clocked in. If it is not done, the WRSR instruction will not  a single WRSR instruction can set the BPL bit to "1" to lock down
                                                                      the status register as well as altering the BP0; BP1 and BP2 bits
be issued. If CE is high after the eighth bits of data, the QE bit    at the same time. See Table 4 for a summary description of WP
will be cleared to 0. See Figure 23 for EWSR or WREN and              and BPL functions.
WRSR instruction sequences.

Executing the Write Status Register instruction will be ignored

when WP is low and BPL bit is set to "1". When the WP is
low, the BPL bit can only be set from "0" to "1" to lock down the

CE

        MODE3  0 12 34 56 7                                      0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 151617 1819 20 21 22 23
SCK MODE0

                                                                         Stauts Register - 1  Stauts Register - 2
                                                                                 Data In              Data In

SI                  50 or 06                                         01     7 6 5 4 3 2 1 0 15 1413 12 1110 9 8
                                              HIGH IMPENANCE
               MSB                                                       MSB

SO

Figure 23: Enable-Write-Status-Register (EWSR) or Write-Enable (WREN) and Write-Status-Register (WRSR)

Enter OTP Mode (ENSO)                                                 can follow the standard Read or Write procedure except for Block
                                                                      Erase and Chip Erase. The secured OTP data cannot be
The ENSO (B1H) instruction is for entering the additional 2K          updated again once it is lock down. In secured OTP mode,
bytes secured OTP mode. The additional 2K bytes secured OTP           WRSR command will ignore the input data and lock down the
sector is independent from main array, which may use to store         secured OTP sector (OTP_lock bit =1). To exit secured OTP
unique serial number for system identifier. User must unprotect       mode, user must execute WRDI command. RES can be used to
whole array (BP0=BP1=BP2=0), prior to any Write (Program/             verify the secured OTP status as shown in Table 6.
Erase) operation in OTP sector. After entering the secured OTP
mode, only the secured OTP sector can be accessed and user

   Figure 24: Enter OTP Mode (ENSO) Sequence                             Publication Date: Jan. 2009

Elite Semiconductor Memory Technology Inc.

                                                                         Revision: 0.2                                       28/42
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Deep Power Down (DP)                                               Once the device is in deep power down status, all instructions will
                                                                   be ignored except the Release from Deep Power Down
The Deep Power Down instruction is for minimizing power            instruction (RDP) and Read Electronic Signature instruction
consumption (the standby current is reduced from ISB1 to ISB2.).   (RES). The device always power-up in the normal operation with
                                                                   the standby current (ISB1). See Figure 25 for the Deep Power
This instruction is initiated by executing an 8-bit command, B9H,  Down instruction.
and then CE must be driven high. After CE is driven high, the
device will enter to deep power down within the duration of TDP.

      CE

          MODE3  0 1 2 3 45 6 7                                    T DP

      SCK MODE0

      SI                                    B9

                 MSB

                                                                   Standard Current  Deep Power Down Current
                                                                                                   ( ISB2)

Figure 25: Deep Power Down Instruction

Release from Deep Power Down (RDP) and Read Electronic-Signature (RES)

The Release form Deep Power Down and Read                          CE low and executing an 8-bit command, ABH, followed by 3
Electronic-Signature instruction is a multi-purpose instruction.   dummy bytes. The Electronic-Signature byte is then output from
                                                                   the device. The Electronic-Signature can be read continuously
The instruction can be used to release the device from the deep
power down status. This instruction is initiated by driving CE     until CE go high. See Figure 27 for RES sequence. After
low and executing an 8-bit command, ABH, and then drive CE
high. See Figure 26 for RDP instruction. Release from the deep     driving CE high, it must remain high during for the duration of
power down will take the duration of TRES1 before the device will  TRES2, and then the device will resume normal operation and
resume normal operation and other instructions are accepted.       other instructions are accepted.
CE must remain high during TRES1.
                                                                   The instruction is executed while an Erase, Program or WRSR
The instruction also can be used to read the 8-bit Electronic-     cycle is in progress is ignored and has no effect on the cycle in
Signature of the device on the SO pin. It is initiated by driving  progress. In OTP mode, user also can execute RES to confirm
                                                                   the status of OTP.

Elite Semiconductor Memory Technology Inc.                                           Publication Date: Jan. 2009

                                                                                     Revision: 0.2            29/42
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                CE                  0 1 2 3 45 6 7                                  T RES1

                         MODE3
                SCK MODE0

                SI                                     AB
                                     MSB                            HIGH IMPEDANCE

                SO

                                                                                                           Deep Power Down Current  Standby Current
                                                                                                                          ( ISB2)

Figure 26: Release from Deep Power Down (RDP) Instruction

CE

         MODE3  0 1 2 3 45 6 7 8 9                         30 31 32 3 3 34 35 36 37 38
SCK MODE0
                                                                                                                                                     TRES2
  SI
                                                       SS

                                                       3 Dummy Bytes

                                AB                     SS

                     MSB                               SS                           Electronic-Signature Data Out

                                       HIGH IMPEDANCE                 MSB
SO

                                                                                            Deep Power Down Current                                         Standby
                                                                                                          (ISB2)                                            C ur ren t

Figure 27: Read Electronic -Signature (RES) Sequence

                                                       Table 6: Electronic Signature Data

                Command                                  Mode                       Electronic Signature Data
                    RES                                                                            15H
                                                         Normal                                    35H
                                             In secured OTP mode &
                                          non lock down (OTP_lock =0)                              75H
                                             In secured OTP mode &
                                            lock down (OTP_lock =1)

Elite Semiconductor Memory Technology Inc.                                                                                          Publication Date: Jan. 2009

                                                                                                                                    Revision: 0.2           30/42
ESMT                                        (Preliminary)                                            F25L32QA

JEDEC Read-ID                                                          F25L32QA. The instruction sequence is shown in Figure 28.
                                                                       The JEDEC Read ID instruction is terminated by a low to high
The JEDEC Read-ID instruction identifies the device as
F25L32QA and the manufacturer as ESMT. The device                      transition on CE at any time during data output. If no other
information can be read from executing the 8-bit command, 9FH.         command is issued after executing the JEDEC Read-ID
Following the JEDEC Read-ID instruction, the 8-bit                     instruction, issue a 00H (NOP) command before going into
manufacturer's ID, 8CH, is output from the device. After that, a
16-bit device ID is shifted out on the SO pin. Byte1, 8CH,             Standby Mode ( CE =VIH).
identifies the manufacturer as ESMT. Byte2, 40H, identifies the
memory type as SPI Flash. Byte3, 16H, identifies the device as

      CE             0 1 2 3 4 5 6 7 8 9 10 11 12 13 1415 1617 1819 2021 22 23 24 25 2627 2829 3031

              MODE3
      SCK MODE0

      SI                           9F

                     MSB

      SO  HIGH IMPENANCE                         8C                         40         16

                                            MSB                        MSB        MSB

Figure 28: JEDEC Read-ID Sequence

                                            Table 7: JEDEC Read-ID Data

                     Manufacturer's ID                                 Device ID
                            (Byte 1)
                                                 Memory Type                Memory Capacity
                              8CH                    (Byte 2)                     (Byte 3)

                                                                  40H             16H

Elite Semiconductor Memory Technology Inc.                                             Publication Date: Jan. 2009

                                                                                       Revision: 0.2  31/42
ESMT                                        (Preliminary)                                                                              F25L32QA

Read-ID (RDID)                                                         instruction, the manufacturer's ID is located in address 00000H
                                                                       and the device ID is located in address 00001H.
The Read-ID instruction (RDID) identifies the devices as               Once the device is in Read-ID mode, the manufacturer's and
F25L32QA and manufacturer as ESMT. This command is                     device ID output data toggles between address 00000H and
backward compatible to all ESMT SPI devices and should be
used as default device identification when multiple versions of        00001H until terminated by a low to high transition on CE .
ESMT SPI devices are used in one design. The device
information can be read from executing an 8-bit command, 90H,
followed by address bits [A23 -A0]. Following the Read-ID

CE

    MODE3  0 12 34 56 78                    15 16 23 24                31 32      39 40      47 4 8      55 56                     63

SCK MODE0

SI                           90  00              00              ADD1

           MSB                                       MSB

                                 HIGH IMPENANCE                                                                                        HIGH

SO                                                                            8C         15          8C                    IMPENA NCE
                                                                                                                15

                                                                       MSB

    Note: The Manufacture's an d Device ID o utput stream i s continu ous until terminated by a low to high transition on CE.
           1. 00H will output the Manufacture's ID first a nd 01H will output Device ID first b efore toggling between the two. .

Figure 29: Read ID Sequence

                                                 Table 8: Product ID Data

                Address                                 Byte1                                   Byte2
                00000H                                   8CH                                      15H
                00001H                                                                        Device ID
                                                 Manufacturer's ID                       ESMT F25L32QA
                                                                                                 8CH
                                                          15H
                                                      Device ID                          Manufacturer's ID
                                                 ESMT F25L32QA

Elite Semiconductor Memory Technology Inc.                                                           Publication Date: Jan. 2009

                                                                                                     Revision: 0.2                           32/42
ESMT                                        (Preliminary)                                                       F25L32QA

ELECTRICAL SPECIFICATIONS

Absolute Maximum Stress Ratings
(Applied conditions are greater than those listed under "Absolute Maximum Stress Ratings" may cause permanent damage to the device.
This is a stress rating only and functional operation of the device at these conditions or conditions greater than those defined in the
operational sections of this datasheet is not implied. Exposure to absolute maximum stress rating conditions may affect device
reliability.)

Storage Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -65C to +150C
D. C. Voltage on Any Pin to Ground Potential . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.5V to VDD+0.5V
Transient Voltage (<20 ns) on Any Pin to Ground Potential . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -2.0V to VDD+2.0V
Package Power Dissipation Capability (TA = 25C) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1.0W
Surface Mount Lead Soldering Temperature (3 Seconds) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240C
Output Short Circuit Current (Note 1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50 mA

( Note 1: Output shorted for no more than one second. No more than one output shorted at a time. )

TABLE 9: AC CONDITIONS OF TEST

Input Rise/Fall Time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 ns
Output Load . . . . . . . . . . . . . . . . . . . . . . . . CL = 15 pF for 75MHz
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .CL = 30 pF for 50MHz
See Figures 34 and 35

TABLE 10: OPERATING RANGE                   Symbol                                             Value      Unit
                                               VDD
                Parameter                                                                      2.7 ~ 3.6  V
   Operating Supply Voltage          VDD (FCLK > 50MHz)
   Ambient Operating Temperature                TA                                             3.0 ~ 3.6  V

                                                                                               0 ~ 70     

TABLE 11: DC OPERATING CHARACTERISTICS

Symbol  Parameter                                Limits                                                                           Test Condition
IDDR1                                                                                         Unit
IDDR2                                      Min  Max
IDDR3                                                                                         mA CE =0.1 VDD/0.9 VDD, SO=open
IDDR4  Read Current       Standard                      15
IDDW   @ 33MHz            Dual                          18                                    mA CE =0.1 VDD/0.9 VDD, SO=open
                           Quad                          20
        Read Current       Standard                      20                                    mA CE =0.1 VDD/0.9 VDD, SO=open
        @ 50MHz            Dual                          23
                           Quad                          25                                    mA CE =0.1 VDD/0.9 VDD, SO=open
        Read Current       Standard                      23
        @ 86MHz            Dual                          25                                    mA CE =VDD
                           Quad                          28                                     A CE =VDD, VIN =VDD or VSS
        Read Current       Standard                      25                                     A CE =VDD, VIN =VDD or VSS
        @ 100MHz           Dual                          28                                     A VIN=GND to VDD, VDD=VDD Max
                           Quad                          30                                     A VOUT=GND to VDD, VDD=VDD Max
                                                                                                V VDD=VDD Min
        Program and Erase Current                        35                                     V VDD=VDD Max
                                                                                                V IOL=100 A, VDD=VDD Min
ISB1    Standby Current                                  30                                     V IOH=-100 A, VDD=VDD Min

ISB2    Deep Power Down Current                        5

ILI     Input Leakage Current                          1
                                                       1
ILO     Output Leakage Current                        0.8
                                     0.7 x VDD
VIL     Input Low Voltage                             0.2
                                      VDD-0.2
VIH     Input High Voltage

VOL     Output Low Voltage

VOH     Output High Voltage

Elite Semiconductor Memory Technology Inc.                                                                Publication Date: Jan. 2009

                                                                                                          Revision: 0.2                           33/42
ESMT                                        (Preliminary)                                      F25L32QA

TABLE 12: LATCH UP CHARACTERISTIC

Symbol      Parameter                       Minimum          Unit             Test Method

ILTH1       Latch Up                        100 + IDD        mA               JEDEC Standard 78

Note 1: This parameter is measured only for initial qualification and after a design or process change that could affect this parameter.

TABLE 13: RECOMMENDED SYSTEM POWER-UP TIMINGS

Symbol                                 Parameter                             Minimum            Unit
TPU-READ1
TPU-WRITE1  VDD Min to Read Operation                                         10                 s
            VDD Min to Write Operation
                                                                              10                 s

TABLE 14: CAPACITANCE (TA = 25C, f=1 MHz, other pins open)

Parameter                               Description                           Test Condition Maximum

COUT1       Output Pin Capacitance                                            VOUT = 0V          12 pF
CIN1        Input Capacitance                                                  VIN = 0V          6 pF

Note 1: This parameter is measured only for initial qualification and after a design or process change that could affect this parameter.

TABLE 15: AC OPERATING CHARACTERISTICS

Symbol                Parameter             Normal 33MHz     Fast 50 MHz      Fast 86 MHz      Fast 100 MHz      Unit
                                             Min Max         Min Max          Min Max          Min Max
                                                                                                                 MHz
FCLK        Serial Clock Frequency                       33               50               86               100   ns
TSCKH       Serial Clock High Time          13                9                7                 5                ns
TSCKL       Serial Clock Low Time           13                9                7                 5                ns
TCES1       CE Active Setup Time             5                5                5                 5                ns
TCEH1       CE Active Hold Time              5                5                5                 5                ns
TCHS1       CE Not Active Setup Time         5                5                5                 5                ns
TCHH1       CE Not Active Hold Time          5                5                5                 5                ns
TCPH        CE High Time                    100              100              100              100                ns
TCHZ        CE High to High-Z Output                                                                              ns
TCLZ        SCK Low to Low-Z Output                       9                9                9                9    ns
TDS         Data In Setup Time               0                0                0                 0                ns
TDH         Data In Hold Time                3                3                3                 3                ns
THLS        HOLD Low Setup Time              3                3                3                 3                ns
THHS        HOLD High Setup Time             5                5                5                 5                ns
THLH        HOLD Low Hold Time               5                5                5                 5                ns
THHH        HOLD High Hold Time              5                5                5                 5                ns
THZ         HOLD Low to High-Z Output        5                5                5                 5

                                                          9                9                9                9

Elite Semiconductor Memory Technology Inc.                                    Publication Date: Jan. 2009

                                                                              Revision: 0.2      34/42
ESMT                                             (Preliminary)                                       F25L32QA

TABLE 15: AC OPERATING CHARACTERISTICS - Continued

                                                 Normal 33MHz             Fast 50 MHz  Fast 86 MHz   Fast 100 MHz
                                                  Min Max                 Min Max                                             Unit
Symbol                    Parameter

                                                                                       Min Max Min Max

TLZ           HOLD High to Low-Z Output                  9                       9                9         9          ns

TOH           Output Hold from SCK Change        0                        0            0                 0             ns

TV            Output Valid from SCK                      12                      8                8         8          ns

TDP           CE High to Deep Power Down Mode            3                       3                3         3          us

TRES1         CE High to Standby Mode ( for DP)          3                       3                3         3          us

TRES2         CE High to Standby Mode (for RES)          1.8                     1.8      1.8               1.8        us

Note 1: Relative to SCK.

TABLE 16: ERASE AND PROGRAMMING PERFORMANCE

                                                                          Limit

                       Parameter                 Symbol  Typ2                    Max3      Unit

Sector Erase Time                                   TSE       90                 300        ms
Block Erase Time                                    TBE                                      s
Chip Erase Time                                     TCE       1                  2           s
Byte Programming Time                               TBP                                     us
Page Programming Time                               TPP       25                 50         ms
Chip Programming Time                                                                        s
Erase/Program Cycles1                                         7                  30       Cycles
Data Retention                                                                            Years
                                                             1.5                 5

                                                              50                 100

                                                         100,000                 -

                                                              20                 -

Notes:        Not 100% Tested, Excludes external system level over head.
          1.  Typical values measured at 25C, 3V.
          2.  Maximum values measured at 85C, 2.7V.
          3.

Elite Semiconductor Memory Technology Inc.                                                Publication Date: Jan. 2009

                                                                                          Revision: 0.2     35/42
ESMT                                        (Preliminary)  F25L32QA

Figure 30: Serial Input Timing Diagram

Figure 31: Serial Output Timing Diagram

Elite Semiconductor Memory Technology Inc.                 Publication Date: Jan. 2009

                                                           Revision: 0.2  36/42
ESMT                                                      (Preliminary)                                    F25L32QA

           CE
         SCK

           SO
            SI
       HOLD
Figure 32: HOLD Timing Diagram

                                     VCC

                    VCC (max)

                                          Program, Erase and Write command is ignored
                                               CE must track VCC

                                 VCC (min)                        TVSL Read command Device is fully
                                                                         is allowed
                                                   Reset                               accessible
                                                   State
                                        VWI

                                                                  TPUW

                                                                                                     Time

Figure 33: Power-Up Timing Diagram

Table 17: Power-Up Timing and VWI Threshold

                    Parameter                             Symbol  Min.   Max.          Unit
                                                                  200
VCC(min) to CE low                                        TVSL                         us
                                                                    1
Time Delay before Write instruction                       TPUW           10            ms

Write Inhibit Threshold Voltage                           VWI            2             V

Note: These parameters are characterized only.

Elite Semiconductor Memory Technology Inc.                                             Publication Date: Jan. 2009

                                                                                       Revision: 0.2       37/42
ESMT                                        (Preliminary)                       F25L32QA

                                Input timing reference level               Output timing reference level

      0.8VCC                                0. 7V CC                 AC         0. 5V CC
      0.2VCC                                0.3VCC            Measurement

                                                                   Level

                                Note : Input pulse rise and fall time are <5ns

Figure 34: AC Input/Output Reference Waveforms

Figure 35: A Test Load Example

Elite Semiconductor Memory Technology Inc.                                      Publication Date: Jan. 2009

                                                                                Revision: 0.2             38/42
ESMT                                        (Preliminary)                                              F25L32QA

PACKING DIMENSIONS                                                                              

8-LEAD SOIC 200 mil ( official name 209 mil )

         8                                  5

                                                        E1  E

         1                        4

               b          e

                       D

                                                    A2  A

                                                        A1              L
                                                                             L1
                                            SEATING PLANE
                                                                                     DETAIL "X"

                 Dimension in mm Dimension in inch                  Dimension in mm              Dimension in inch
Symbol
                                                            Symbol

    Min Norm Max Min Norm Max                                       Min Norm Max                 Min Norm Max

A   ---  --- 2.16 ---     --- 0.085 E                               7.70 7.90 8.10               0.303 0.311 0.319

A1  0.05 0.15 0.25 0.002 0.006 0.010 E1                             5.18 5.28 5.38               0.204 0.208 0.212

A2  1.70 1.80 1.91 0.067 0.071 0.075                           L    0.50 0.65 0.80               0.020 0.026 0.032

b   0.36 0.41 0.51 0.014 0.016 0.020 e                                  1.27 BSC                     0.050 BSC

c   0.19 0.20 0.25 0.007 0.008 0.010 L1                             1.27 1.37 1.47               0.050 0.054 0.058

D   5.13 5.23 5.33 0.202 0.206 0.210                                0  ---       8             0  ---        8

Controlling dimension : millimenter                                               Publication Date: Jan. 2009

Elite Semiconductor Memory Technology Inc.

                                                                                  Revision: 0.2                 39/42
ESMT                                        (Preliminary)                                                      F25L32QA

PACKING DIMENSIONS

16-LEAD SOIC ( 300 mil )

        16                                          9

                                                       A

                                                       E1  E                                      GAUGE PLANE  0.25

                                                                   0       L                                                  C
                                                                             DETAIL "X"
        1                            b      e       8
                                                                           "X"
                             D

                                                       A2  A

              SEATING PLANE                            A1

        Dimension in mm Dimension in inch                      Dimension in mm       Dimension in inch

Symbol                                                 Symbol

        Min Norm Max Min Norm Max                              Min Norm Max          Min Norm Max

A       ---   --- 2.65 ---              --- 0.104 E                   10.30 BSC          0.406 BSC

A1      0.1   ---  0.3 0.004 --- 0.012 E1                             7.50 BSC           0.295 BSC

A2      2.05  ---  --- 0.081 ---               ---         L   0.40 --- 1.27         0.016 --- 0.050

b       0.31 --- 0.51 0.012 --- 0.020 e                               1.27 BSC           0.050 BSC

c       0.20  ---  0.33 0.008 --- 0.013                        0     ---        8  0                        ---  8

D 10.10 10.30 10.50 0.400 0.406 0.413

Controlling dimension : millimenter

Elite Semiconductor Memory Technology Inc.                                       Publication Date: Jan. 2009

                                                                                 Revision: 0.2                      40/42
ESMT                                        (Preliminary)  F25L32QA

      Revision History          Date                                       Description
                            2008.07.02
                  Revision                                                    Original
                      0.1   2008.01.13
                                            1. Add 16-pin SOIC package
                      0.2                   2. Add the specification of 86MHz
                                            3. Modify the size of OTP security sector
                                            4. Modify typo error
                                            5. Modify headline and the specification of TCE
                                            6. Delete TBP1 and the rating of Temperature Under Bias

Elite Semiconductor Memory Technology Inc.                 Publication Date: Jan. 2009

                                                           Revision: 0.2                             41/42
ESMT                                        (Preliminary)     F25L32QA

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The information contained herein is presented only as a guide or
examples for the application of our products. No responsibility is
assumed by ESMT for any infringement of patents, copyrights, or other
intellectual property rights of third parties which may result from its use.
No license, either express, implied or otherwise, is granted under any
patents, copyrights or other intellectual property rights of ESMT or
others.

Any semiconductor devices may have inherently a certain rate of failure.
To minimize risks associated with customer's application, adequate
design and operating safeguards against injury, damage, or loss from
such failure, should be provided by the customer when making
application designs.

ESMT's products are not authorized for use in critical applications such
as, but not limited to, life support devices or system, where failure or
abnormal operation may directly affect human lives or cause physical
injury or property damage. If products described here are to be used for
such kinds of application, purchaser must do its own quality assurance
testing appropriate to such applications.

Elite Semiconductor Memory Technology Inc.                    Publication Date: Jan. 2009

                                                              Revision: 0.2  42/42
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