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F25L004A-100DG

器件型号:F25L004A-100DG
厂商名称:ESMT [Elite Semiconductor Memory Technology Inc.]
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器件描述

3V Only 4 Mbit Serial Flash Memory

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F25L004A-100DG器件文档内容

ESMT                                                                                       F25L004A

Flash                                                                       3V Only 4 Mbit Serial Flash Memory

FEATURES                                                             - Block erase time 1sec (typical)
                                                                      - Sector erase time 90ms(typical)
y Single supply voltage 2.7~3.6V
                                                                  y Auto Address Increment (AAI) WORD Programming
y Speed                                                               - Decrease total chip programming time over
    - Read max frequency : 33MHz                                        Byte-Program operations
    - Fast Read max frequency : 50MHz; 75MHz; 100MHz
                                                                  y SPI Serial Interface
y Low power consumption                                               - SPI Compatible : Mode 0 and Mode3
    - Active current : 40mA
    - Standby current : 75A                                       y End of program or erase detection

y Reliability                                                     y Write Protect ( WP )
    - 100,000 typical program/erase cycles
    - 20 years Data Retention                                     y Hold Pin ( HOLD )
                                                                  y All Pb-free products are RoHS-Compliant
y Program
    - Byte program time 7  s(typical)

y Erase
   - Chip erase time 4s(typical)

ORDERING INFORMATION

Part No.        Speed   Package             COMMENTS              Part No.  Speed          Package          COMMENTS

F25L004A -50PG  50MHz   8 lead  150 mil     Pb-free               F25L004A 100PAG 100MHz  8 lead  200 mil  Pb-free
                        SOIC                                                               SOIC

F25L004A -100PG 100MHz  8 lead  150 mil     Pb-free               F25L004A 50DG 50MHz     8 lead  300 mil  Pb-free
                        SOIC                                                               PDIP

F25L004A -50PAG 50MHz   8 lead  200 mil     Pb-free               F25L004A 100DG 100MHz   8 lead  300 mil  Pb-free
                        SOIC                                                               PDIP

GENERAL DESCRIPTION                                               Blocks can be erased individually without affecting the data in
                                                                  other blocks. Whole chip erase capabilities provide the flexibility
The F25L004A is a 4 Megabit 3V only CMOS Serial Flash             to revise the data in the device.
memory device. ESMT's memory devices reliably store memory
data even after 100,000 program and erase cycles.                 The sector protect/unprotect feature disables both program and
                                                                  erase operations in any combination of the sectors of the
The F25L004A features a sector erase architecture. The device     memory.
memory array is divided into 128 uniform sectors with 4K byte
each ; 8 uniform blocks with 64K byte each. Sectors can be
erased individually without affecting the data in other sectors.

Elite Semiconductor Memory Technology Inc.                                  Publication Date: Jan. 2009

                                                                            Revision: 1.6                   1/30
ESMT                                                 F25L004A

PIN CONFIGURATIONS
8-PIN SOIC

CE          1                               8  VDD

SO          2                               7  HOLD

WP          3                               6  SCK

VSS         4                               5  SI

8-PIN PDIP

CE          1                               8  VDD

SO          2                               7  HOLD

WP          3                               6  SCK

VSS         4                               5  SI

Elite Semiconductor Memory Technology Inc.           Publication Date: Jan. 2009

                                                     Revision: 1.6  2/30
ESMT                                                                        F25L004A

PIN Description

Symbol       Pin Name                             Functions
  SCK       Serial Clock
    SI   Serial Data Input    To provide the timing for serial input and
                              output operations
   SO   Serial Data Output
   CE       Chip Enable       To transfer commands, addresses or data
  WP       Write Protect      serially into the device.
                              Data is latched on the rising edge of SCK.
HOLD            Hold
  VDD      Power Supply       To transfer data serially out of the device.
  VSS                         Data is shifted out on the falling edge of
               Ground         SCK.

                              To activate the device when CE is low.

                              The Write Protect ( WP ) pin is used to
                              enable/disable BPL bit in the status
                              register.

                              To temporality stop serial communication
                              with SPI flash memory without resetting
                              the device.

                              To provide power.

SECTOR STRUCTURE
                                Table1 : F25L004A Sector Address Table

Block   Sector   Sector Size     Address range   Block Address
    7              (Kbytes)                      A18 A17 A16
    6     127         4KB     07F000H 07FFFFH
    5       :            :                 :      111
    4                 4KB                         110
    3     112         4KB     070000H 070FFFH   101
    2     111            :    06F000H 06FFFFH   100
    1                 4KB                         011
    0       :         4KB                  :      010
           96            :    060000H 060FFFH   001
           95         4KB     05F000H 05FFFFH   000
            :         4KB
           80            :                 :
           79         4KB     050000H 050FFFH
            :         4KB     04F000H 04FFFFH
           64            :
           63         4KB                  :
            :         4KB     040000H 040FFFH
           48            :    03F000H 03FFFFH
           47         4KB
            :         4KB                  :
           32            :    030000H 030FFFH
           31         4KB     02F000H 02FFFFH
            :         4KB
           16            :                 :
           15         4KB     020000H 020FFFH
            :                 01F000H 01FFFFH
           0
                                           :
                              010000H 010FFFH
                              00F000H 00FFFFH

                                           :
                              000000H 000FFFH

Elite Semiconductor Memory Technology Inc.                                  Publication Date: Jan. 2009

                                                                            Revision: 1.6  3/30
ESMT                                                                                      F25L004A

                  Table2 : F25L004A Block Protection Table

Protection Level     Status Register Bit                           Protected Memory Area

          0       BP2    BP1                BP0                    Block Range   Address Range
    Upper 1/8
    Upper 1/4     0      0                  0                      None          None
    Upper 1/2
    All Blocks    0      0                  1                      Block 7       70000H 7FFFFH
    All Blocks
    All Blocks    0      1                  0                      Block 6~7     60000H 7FFFFH
    All Blocks
                  0      1                  1                      Block 4~7     40000H 7FFFFH

                  1      0                  0                      Block 0~7     00000H 7FFFFH

                  1      0                  1                      Block 0~7     00000H 7FFFFH

                  1      1                  0                      Block 0~7     00000H 7FFFFH

                  1      1                  1                      Block 0~7     00000H 7FFFFH

Block Protection (BP2, BP1, BP0)                                   Block Protection Lock-Down (BPL)

The Block-Protection (BP2, BP1, BP0) bits define the size of the   WP pin driven low (VIL), enables the Block-Protection
memory area, as defined in Table2 to be software protected         -Lock-Down (BPL) bit. When BPL is set to 1, it prevents any
against any memory Write (Program or Erase) operations. The        further alteration of the BPL, BP2, BP1, and BP0 bits. When the
Write-Status-Register (WRSR) instruction is used to program the    WP pin is driven high (VIH), the BPL bit has no effect and its
                                                                   value is "Don't Care". After power-up, the BPL bit is reset to 0.
BP2, BP1, BP0 bits as long as WP is high or the
Block-Protection-Look (BPL) bit is 0. Chip-Erase can only be
executed if Block-Protection bits are all 0. After power-up, BP2,
BP1 and BP0 are set to1.

FUNTIONAL BLOCK DIAGRAM

      Address            X-Decoder                                     Flash
      Buffers
                                                                    Y-Decoder
         and
      Latches                                                       I/O Butters
                                                                         and
                       Control Logic
                                                                   Data Latches

                                   Serial Interface
                  CE SCK SI SO WP HOLD

Elite Semiconductor Memory Technology Inc.                                       Publication Date: Jan. 2009

                                                                                 Revision: 1.6    4/30
ESMT                                                                                                F25L004A

Hold Operation                                                      coincide with the SCK active low state, then the device exits in
                                                                    Hold mode when the SCK next reaches the active low state. See
HOLD pin is used to pause a serial sequence underway with the       Figure 1 for Hold Condition waveform.
SPI flash memory without resetting the clocking sequence. To
activate the HOLD mode, CE must be in active low state. The         Once the device enters Hold mode, SO will be in high impedance
HOLD mode begins when the SCK active low state coincides            state while SI and SCK can be VIL or VIH.
with the falling edge of the HOLD signal. The HOLD mode ends
when the HOLD signal's rising edge coincides with the SCK           If CE is driven active high during a Hold condition, it resets the
active low state.                                                   internal logic of the device. As long as HOLD signal is low, the
                                                                    memory remains in the Hold condition. To resume
If the falling edge of the HOLD signal does not coincide with the   communication with the device, HOLD must be driven active
SCK active low state, then the device enters Hold mode when the     high, and CE must be driven active low. See Figure 21 for Hold
SCK next reaches the active low state.                              timing.

Similarly, if the rising edge of the HOLD signal does not

SCK

HOLD

      A ctive                               Ho ld                      A ctive  Ho ld               A ctive

Figure 1 : HOLD CONDITION WAVEFORM

Write Protection                                                    TABLE3: CONDITIONS TO EXECUTE
                                                                    WRITE-STATUS- REGISTER (WRSR)
F25L004A provides software Write protection.                        INSTRUCTION
The Write Protect pin ( WP ) enables or disables the lockdown
function of the status register. The Block-Protection bits (BP1,    WP BPL Execute WRSR Instruction
BP0, and BPL) in the status register provide Write protection to
the memory array and the status register. See Table 2 for           L  1               Not Allowed
Block-Protection description.
                                                                    L  0               Allowed
Write Protect Pin ( WP )
                                                                    H  X               Allowed
The Write Protect ( WP ) pin enables the lock-down function of
the BPL bit (bit 7) in the status register. When WP is driven low,
the execution of the Write-Status-Register (WRSR) instruction is
determined by the value of the BPL bit (see Table 3). When WP
is high, the lock-down function of the BPL bit is disabled.

Elite Semiconductor Memory Technology Inc.                                      Publication Date: Jan. 2009

                                                                                       Revision: 1.6         5/30
ESMT                                                                                   F25L004A

Status Register                                                          the status register may be read only to determine the completion
                                                                         of an operation in progress.
The software status register provides status on whether the flash        Table 4 describes the function of each bit in the software status
memory array is available for any Read or Write operation,               register.
whether the device is Write enabled, and the state of the memory
Write protection. During an internal Erase or Program operation,

TABLE 4: SOFTWARE STATUS REGISTER

Bit  Name                                      Function                    Default at     Read/Write
                                                                           Power-up
0    BUSY  1 = Internal Write operation is in progress                                          R
           0 = No internal Write operation is in progress                        0
                                                                                                R
1    WEL   1 = Device is memory Write enabled                                    0            R/W
           0 = Device is not memory Write enabled                                1            R/W
                                                                                 1            R/W
2    BP0   Indicate current level of block write protection (See Table 2)        1             N/A
                                                                                 0
3    BP1   Indicate current level of block write protection (See Table 2)                       R
                                                                                 0
4    BP2   Indicate current level of block write protection (See Table 2)

5    RESERVED Reserved for future use

           Auto Address Increment Programming status

6     AAI  1 = AAI programming mode

           0 = Byte-Program mode

7    BPL   1 = BP2,BP1,BP0 are read-only bits                              0              R/W
           0 = BP2,BP1,BP0 are read/writable

Note1 : Only BP0,BP1,BP2 and BPL are writable

Note2 : All register bits are volatility

Note3 : All area are protected at power-on (BP2=BP1=BP0=1)

Busy

The Busy bit determines whether there is an internal Erase or
Program operation in progress. A "1" for the Busy bit indicates
the device is busy with an operation in progress. A "0" indicates
the device is ready for the next valid operation.

Write Enable Latch (WEL)

The Write-Enable-Latch bit indicates the status of the internal
memory Write Enable Latch. If the Write-Enable-Latch bit is set to
"1", it indicates the device is Write enabled. If the bit is set to "0"
(reset), it indicates the device is not Write enabled and does not
accept any memory Write (Program/ Erase) commands. The
Write-Enable-Latch bit is automatically reset under the following
conditions:

Power-up
Write-Disable (WRDI) instruction completion
Byte-Program instruction completion
Auto Address Increment (AAI) programming reached its

   highest memory address
Sector-Erase instruction completion
Block-Erase instruction completion
Chip-Erase instruction completion

Write-Status-Register instructions

Elite Semiconductor Memory Technology Inc.                                 Publication Date: Jan. 2009

                                                                           Revision: 1.6       6/30
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Instructions                                                             SCK starting with the most significant bit. CE must be driven
                                                                         low before an instruction is entered and must be driven high after
Instructions are used to Read, Write (Erase and Program), and            the last bit of the instruction has been shifted in (except for Read,
configure the F25L004A. The instruction bus cycles are 8 bits            Read-ID and Read-Status-Register instructions). Any low to high
each for commands (Op Code), data, and addresses. Prior to
executing any Byte-Program, Auto Address Increment (AAI)                 transition on CE , before receiving the last bit of an instruction
programming, Sector-Erase, Block-Erase, or Chip-Erase                    bus cycle, will terminate the instruction in progress and return the
instructions, the Write-Enable (WREN) instruction must be                device to the standby mode.
executed first. The complete list of the instructions is provided in     Instruction commands (Op Code), addresses, and data are all
Table 5. All instructions are synchronized off a high to low             input from the most significant bit (MSB) first

transition of CE . Inputs will be accepted on the rising edge of

TABLE 5: DEVICE OPERATION INSTRUCTIONS

           Cycle Type/         Max                                             Bus Cycle
           Operation1,2        Freq
                                              1           2                    3             4           5          6
Read                          33 MHz                                                                SIN SOUT   SIN SOUT
High-Speed-Read                       SIN        SOUT SIN             SOUT  SIN SOUT SIN SOUT        X DOUT
Sector-Erase4,5 (4K Byte)             03H        Hi-Z A23-A16         Hi-Z                           XX        X DOUT
Block-Erase5 (64K Byte)               0BH        Hi-Z A23-A16         Hi-Z  A15-A8 Hi-Z A7-A0 Hi-Z              --
                                                                                                     --         --
Chip-Erase5                                                                 A15-A8 Hi-Z A7-A0 Hi-Z   --
                                                                                                                --
Byte-Program5                         20H Hi-Z A23-A16 Hi-Z                 A15-A8 Hi-Z A7-A0 Hi-Z   --
Auto-Address-Increment-word                                                                                     --
programming (AAI)6                    D8H Hi-Z A23-A16 Hi-Z                 A15-A8 Hi-Z A7-A0 Hi-Z  DIN Hi-Z
Read-Status-Register
(RDSR)                                60H        Hi-Z  -              -     -     -       -     -
Enable-Write-Status-Register          C7H
(EWSR)8
Write-Status-Register                 02H Hi-Z A23-A16 Hi-Z                 A15-A8 Hi-Z A7-A0 Hi-Z
(WRSR)8
                                      ADH Hi-Z A23-A16 Hi-Z A15-A8 Hi-Z A7-A0 Hi-Z DIN0 Hi-Z DIN1 Hi-Z

                                      05H Hi-Z X DOUT - Note7 - Note7 - Note7 - -

                              50MHz

                                      50H Hi-Z -                      -     -     - - - - - --

                                      01H Hi-Z Data Hi-Z -                        - -. - - - - -

Write-Enable (WREN) 11                06H Hi-Z -                      -     -     - - - - - --

Write-Disable (WRDI)                  04H Hi-Z -                      -     -     - - - - - --

Read-Electronic-Signature9    100MHz                   X              12H   -     -       -     - - - --
(RES)                                     ABH Hi-Z

Jedec-Read-ID (JEDEC-ID) 10           9FH Hi-Z X 8CH X 20H X 13H - - - -

                                      90H                                                              8CH     12H

Read-ID (RDID)                        (A0=0)     Hi-Z A23-A16         Hi-Z A15-A8 Hi-Z A7-A0 Hi-Z   X          X
                                                                                                                    8CH
Enable SO to output RY/BY#            90H                                                              12H
Status during AAI (EBSY)
Disable SO to output RY/BY#           (A0=1)
Status during AAI (DBSY)
                                      70H Hi-Z -                      -     -     - - ---

                                      80H Hi-Z -                      -     -     - - ---

1. Operation: SIN = Serial In, SOUT = Serial Out
2. X = Dummy Input Cycles (VIL or VIH); - = Non-Applicable Cycles (Cycles are not necessary)
3. One bus cycle is eight clock periods.
4. Sector addresses: use AMS-A12, remaining addresses can be VIL or VIH
5. Prior to any Byte-Program, Sector-Erase, Block-Erase,or Chip-Erase operation, the Write-Enable (WREN) instruction must be

      executed.
6. To continue programming to the next sequential address location, enter the 8-bit command, ADH, followed by the data to be

      programmed.

7. The Read-Status-Register is continuous with ongoing clock cycles until terminated by a low to high transition on CE .
8. The Enable-Write-Status-Register (EWSR) instruction and the Write-Status-Register (WRSR) instruction must work in conjunction

      of each other. The WRSR instruction must be executed immediately (very next bus cycle) after the EWSR instruction to make both
      instructions effective.

9. The Read-Electronic-Signature is continuous with on going clock cycles until terminated by a low to high transition on CE .

Elite Semiconductor Memory Technology Inc.                                                      Publication Date: Jan. 2009

                                                                                                Revision: 1.6            7/30
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10. The Jedec-Read-ID is output first byte 8CH as manufacture ID; second byte 20H as top memory type; third byte 13H as memory
      capacity.

11. The Write-Enable (WREN) instruction and the Write-Status-Register (WRSR) instruction must work in conjunction of each other.
      The WRSR instruction must be executed immediately (very next bus cycle) after the WREN instruction to make both instructions
      effective. Both EWSR and WREN can enable WRSR, user just need to execute one of it. A successful WRSR can reset WREN.

Read (33 MHz)                                                           (wrap-around) of the address space, i.e. for 4Mbit density, once
                                                                        the data from address location 7FFFFH had been read, the next
The Read instruction supports up to 33 MHz, it outputs the data         output will be from address location 00000H.
starting from the specified address location. The data output           The Read instruction is initiated by executing an 8-bit command,
stream is continuous through all addresses until terminated by a
                                                                        03H, followed by address bits [A23-A0]. CE must remain active
low to high transition on CE . The internal address pointer will        low for the duration of the Read cycle. See Figure 2 for the Read
automatically increment until the highest memory address is             sequence.
reached. Once the highest memory address is reached, the
address pointer will automatically increment to the beginning

CE

    MODE3 1 2 3 4 5 6 7 8                 15 16   23 24                 31 32 39 40 47 48 55 56   63 64      70

SCK MODE1

SI              03  ADD.                    ADD.                  ADD.

           MSB      MSB

                          HIGH IMPENANCE                                   N    N+1   N+2   N+3      N+4
SO                                                                       DOU T  DOUT  DOUT  DOUT     D OU T
                                                                  MSB

   Figure 2 : READ SEQUENCE                                                           Publication Date: Jan. 2009

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                                                                                      Revision: 1.6              8/30
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Fast-Read (50 MHz ; 100 MHz)                                      through all addresses until terminated by a low to high transition

The High-Speed-Read instruction supporting up to 100 MHz is       on CE . The internal address pointer will automatically increment
initiated by executing an 8-bit command, 0BH, followed by         until the highest memory address is reached. Once the highest
                                                                  memory address is reached, the address pointer will
address bits [A23-A0] and a dummy byte. CE must remain active     automatically increment to the beginning (wrap-around) of the
low for the duration of the High-Speed-Read cycle. See Figure 3   address space, i.e. for 4Mbit density, once the data from address
for the High-Speed-Read sequence.                                 location 7FFFFH has been read, the next output will be from
Following a dummy byte (8 clocks input dummy cycle), the          address location 000000H.
High-Speed-Read instruction outputs the data starting from the
specified address location. The data output stream is continuous

CE

        MODE3  0 12 3 45 67 8               15 16 23 24           31 32 39 40 47 48 55 56 63 64 71 72                     80
SCK MODE0

SI                  0B         ADD.                     ADD.      A DD.  X

               MSB      MSB

                                        HIGH IMPENANCE                               N     N+1   N+2      N+3     N+4
SO                                                                                 D OU T  DOUT  DOUT     D OU T  D OU T
                                                                            MSB

    Note : X = Dummy Byte : 8 Clocks Input Dummy (VIL or VIH)

Figure 3 : HIGH-SPEED-READ SEQUENCE

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                                                                                           Revision: 1.6          9/30
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Byte-Program                                                       instruction is initiated by executing an 8-bit command, 02H,
                                                                   followed by address bits [A23-A0]. Following the address, the data
The Byte-Program instruction programs the bits in the selected
byte to the desired data. The selected byte must be in the erased  is input in order from MSB (bit 7) to LSB (bit 0). CE must be
state (FFH) when initiating a Program operation. A Byte-Program    driven high before the instruction is executed. The user may poll
instruction applied to a protected memory area will be ignored.    the Busy bit in the software status register or wait TBP for the
Prior to any Write operation, the Write-Enable (WREN)              completion of the internal self-timed Byte-Program operation.
                                                                   See Figure 4 for the Byte-Program sequence.
instruction must be executed. CE must remain active low for
the duration of the Byte-Program instruction. The Byte-Program

      CE

              MODE3  0 12 3 45 67 8                                15 16 23 24 31 32 39
      SCK MODE0

      SI                  02                ADD.                   ADD.  ADD.  DIN

                     MSB                    MSB                                MSB LSB

                                            HIGH IMPENANCE
      SO

Figure 4 : BYTE-PROGRAM SEQUENCE

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                                                                               Revision: 1.6  10/30
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Auto Address Increment (AAI) WORD Program

The AAI program instruction allows multiple bytes of data to be programmed without re-issuing the next sequential address location.
This feature decreases total programming time when the multiple bytes or entire memory array is to be programmed. An AAI program
instruction pointing to a protected memory area will be ignored. The selected address range must be in the erased state (FFH) when
initiating an AAI program instruction. While within AAI WORD programming sequence, the only valid instructions are AAI WORD
program operation, RDSR, WRDI. Users have three options to determine the completion of each AAI WORD program cycle: hardware
detection by reading the SO; software detection by polling the BUSY in the software status register or wait TBP. Refer to End-of-Write
Detection section for details.

Prior to any write operation, the Write-Enable (WREN) instruction must be executed. The AAI WORD program instruction is initiated by
executing an 8-bit command, ADH, followed by address bits [A23-A0]. Following the addresses, two bytes of data is input sequentially.
The data is input sequentially from MSB (bit 7) to LSB (bit 0). The first byte of data(DO) will be programmed into the initial address

[A23-A1] with A0 =0; The second byte of data(D1) will be programmed into the initial address [A23-A1] with A0 =1. CE must be driven
high before the AAI WORD program instruction is executed. The user must check the BUSY status before entering the next valid
command. Once the device indicates it is no longer busy, data for next two sequential addresses may be programmed and so on. When
the last desired byte had been entered, check the busy status using the hardware method or the RDSR instruction and execute the
WRDI instruction, to terminate AAI. User must check busy status after WRDI to determine if the device is ready for any command.
Please refer to Figures 7 and Figures 8.

There is no wrap mode during AAI programming; once the highest unprotected memory address is reached, the device will exit AAI
operation and reset the Write-Enable-Latch bit (WEL = 0) and the AAI bit (AAI=0).

End of Write Detection

There are three methods to determine completion of a program cycle during AAI WORD programming: hardware detection by reading
the SO, software detection by polling the BUSY bit in the Software Status Register or wait TBP. The hardware end of write detection
method is described in the section below.

Hardware End of Write Detection

The hardware end of write detection method eliminates the overhead of polling the BUSY bit in the software status register during an AAI
Word PROGRAM OPERATION. The 8bit command, 70H, configures the SO to indicate Flash Busy status during AAI WORD
programming (refer to figure5). The 8bit command, 70H, must be executed prior to executing an AAI WORD program instruction. Once

an internal programming operation begins, asserting CE will immediately drive the status of the internal flash status on the SO pin. A "0"

Indicates the device is busy ; a "1" Indicates the device is ready for the next instruction. De-asserting CE will return the SO pin to
tri-state. The 8bit command, 80H,disables the SO pin to output busy status during AAI WORD program operation and return SO pin to
output software register data during AAI WORD programming (refer to figure6).

FIGURE 5 : ENABLE SO AS HARDWARE RY / BY    FIGURE 6 : DISABLE SO AS HARDWARE RY / BY
                DURING AAI PROGRAMMING                      DURING AAI PROGRAMMING

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                                            Revision: 1.6                              11/30
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FIGURE 7 : AUTO ADDRESS INCREMENT (AAI) WORD-PROGRAM SEQUENCE WITH HARDWARE END-OF-WRITE DETETION

FIGURE 8 : AUTO ADDRESS INCREMENT (AAI) WORD-PROGRAM SEQUENCE WITH SOFTWARE END-OF-WRITE DETETION

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                                            Revision: 1.6  12/30
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64K-Byte Block-Erase                                             [A23-A0]. Address bits [AMS-A16] (AMS = Most Significant address)
                                                                 are used to determine the block address (BAX), remaining
The 64K Byte Block-Erase instruction clears all bits in the
selected block to FFH. A Block-Erase instruction applied to a    address bits can be VIL or VIH. CE must be driven high before
protected memory area will be ignored. Prior to any Write        the instruction is executed. The user may poll the Busy bit in the
operation, the Write-Enable (WREN) instruction must be           software status register or wait TBE for the completion of the
                                                                 internal self-timed Block-Erase cycle. See Figure 9 for the
executed. CE must remain active low for the duration of the any  Block-Erase sequence.
command sequence. The Block-Erase instruction is initiated by
executing an 8-bit command, D8H, followed by address bits

FIGURE 9 : 64-KBYTE BLOCK-ERASE SEQUENCE

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                                                                 Revision: 1.6  13/30
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4K-Byte-Sector-Erase                                                 [AMS-A12] (AMS = Most Significant address) are used to determine
                                                                     the sector address (SAX), remaining address bits can be VIL or
The Sector-Erase instruction clears all bits in the selected sector
to FFH. A Sector-Erase instruction applied to a protected            VIH. CE must be driven high before the instruction is executed.
memory area will be ignored. Prior to any Write operation, the       The user may poll the Busy bit in the software status register or
                                                                     wait TSE for the completion of the internal self-timed
Write-Enable (WREN) instruction must be executed. CE must            Sector-Erase cycle. See Figure 10 for the Sector-Erase
remain active low for the duration of the any command sequence.      sequence.
The Sector-Erase instruction is initiated by executing an 8-bit
command, 20H, followed by address bits [A23-A0]. Address bits

      CE

              MODE3                012345678                               15 16 23 24        31
      SCK MODE0

      SI                                    20                       ADD.  ADD.         ADD.

                     MSB                        MSB

                                                HIGH IMPENANCE
      SO

FIGURE 10 : SECTOR-ERASE SEQUENCE

Elite Semiconductor Memory Technology Inc.                                                        Publication Date: Jan. 2009

                                                                                                  Revision: 1.6  14/30
ESMT                                                                                                   F25L004A

Chip-Erase                                                             60H or C7H. CE must be driven high before the instruction is

The Chip-Erase instruction clears all bits in the device to FFH. A     executed. The user may poll the Busy bit in the software status
Chip-Erase instruction will be ignored if any of the memory area       register or wait TCE for the completion of the internal self-timed
is protected. Prior to any Write operation, the Write-Enable           Chip-Erase cycle.
(WREN) instruction must be executed. CE must remain active             See Figure 11 for the Chip-Erase sequence.
low for the duration of the Chip-Erase instruction sequence. The
Chip-Erase instruction is initiated by executing an 8-bit command,

                                                    CE

                                                            MODE3      0 12 3 45 67
                                                    SCK MODE0

                                                       SI                      60 or C7

                                                                       MSB

                                                    SO                 HIGH IMPENANCE

   FIGURE 11 : CHIP-ERASE SEQUENCE                                     and remain low until the status data is read.
                                                                       Read-Status-Register is continuous with ongoing clock cycles
Read-Status-Register (RDSR)
                                                                       until it is terminated by a low to high transition of the CE
The Read-Status-Register (RDSR) instruction allows reading of          See Figure 12 for the RDSR instruction sequence.
the status register. The status register may be read at any time
even during a Write (Program/Erase) operation.
When a Write operation is in progress, the Busy bit may be
checked before sending any new commands to assure that the
new commands are properly received by the device.
CE must be driven low before the RDSR instruction is entered

CE

    MODE3       0  1  2                   3      4  5      6        7       8  9 10 11 12 13 14

SCK MODE1

SI                                           05

           MSB

                          HIGH IMPENANCE                               Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0
SO

                                                                       MSB                  Status
                                                                                         Register Out

Figure12 : READ-STATUS-REGISTER (RDSR) SEQUENCE

Elite Semiconductor Memory Technology Inc.                                               Publication Date: Jan. 2009

                                                                                         Revision: 1.6          15/30
ESMT                                                                                                F25L004A

Write-Enable (WREN)

The Write-Enable (WREN) instruction sets the Write-
Enable-Latch bit to 1 allowing Write operations to occur.

The WREN instruction must be executed prior to any Write
(Program/Erase) operation. CE must be driven high before the
WREN instruction is executed.

CE

        MODE3                                                              0 12 3 45 67
SCK MODE0

SI                                                                              06

                                                                           MSB

SO                                                                         HIGH IMPENANCE

      FIGURE 13 : WRITE ENABLE (WREN) SEQUENCE

Write-Disable (WRDI)

The Write-Disable (WRDI) instruction resets the Write-Enable-Latch
bit and AAI bit to 0 disabling any new Write operations from occurring.
CE must be driven high before the WRDI instruction is executed.

    CE

            MODE3                                                               0 12 3 45 67
    SCK MODE0

                                                                       SI                       04
                                                                                MSB
                                                                      SO
                                                                                   HIGH IMPENANCE
Figure 14 : WRITE DISABLE (WRDI) SEQUENCE

Elite Semiconductor Memory Technology Inc.                                                          Publication Date: Jan. 2009

                                                                                                    Revision: 1.6  16/30
ESMT                                                                                  F25L004A

Enable-Write-Status-Register (EWSR)

The Enable-Write-Status-Register (EWSR) instruction arms the
Write-Status-Register (WRSR) instruction and opens the status
register for alteration. The Enable-Write-Status-Register
instruction does not have any effect and will be wasted, if it is not
followed immediately by the Write-Status-Register (WRSR)

instruction. CE must be driven low before the EWSR instruction
is entered and must be driven high before the EWSR instruction
is executed.

Write-Status-Register (WRSR)

The Write-Status-Register instruction writes new values to the         When WP is high, the lock-down function of the BPL bit is
                                                                       disabled and the BPL, BP0, BP1,and BP2 bits in the status
BP2, BP1, BP0, and BPL bits of the status register. CE must be
driven low before the command sequence of the WRSR                     register can all be changed. As long as BPL bit is set to 0 or WP
instruction is entered and driven high before the WRSR                 pin is driven high (VIH) prior to the low-to-high transition of the
instruction is executed. See Figure 15 for EWSR or WREN and
WRSR instruction sequences.                                            CE pin at the end of the WRSR instruction, the bits in the status
                                                                       register can all be altered by the WRSR instruction. In this case,
Executing the Write-Status-Register instruction will be ignored        a single WRSR instruction can set the BPL bit to "1" to lock down
                                                                       the status register as well as altering the BP0 ;BP1 and BP2 bits
when WP is low and BPL bit is set to "1". When the WP is
low, the BPL bit can only be set from "0" to "1" to lockdown the       at the same time. See Table 3 for a summary description of WP
status register, but cannot be reset from "1" to "0".                  and BPL functions.

Figure 15 : ENABLE-WRITE-STATUS-REGISTER (EWSR) or WRITE-ENABLE(WREN) and WRITE-STATUS-REGISTER (WRSR)

CE

        MODE3  0 12 3 45 67                                            0 1 2 3 4 5 6 7 8 9 1011 12 13 1415
SCK MODE0

SI                  50 or 06                                                      01         STATUS
                                                                       MSB                REGISTER IN

                                                                                      7654 32 10

               MSB

                                     HIGH IMPENANCE
SO

Elite Semiconductor Memory Technology Inc.                                            Publication Date: Jan. 2009

                                                                                      Revision: 1.6         17/30
ESMT                                                                                                   F25L004A

Read-Electronic-Signature (RES)

The RES instruction can be used to read the 8-bit Electronic Signature of the device on the SO pin. The RES instruction can provide
access to the Electronic Signature of the device (except while an Erase, Program or WRSR cycle is in progress), Any ERS instruction
executed while an Erase, Program or WRSR cycle is in progress is no decoded, and has no effect on the cycle in progress.

CE

    MODE3            0  1  2              3      4  5  6   7  8    9 10 11 12 13 14

SCK MODE1

SI                                           AB

                MSB

                          HIGH IMPENANCE                      Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0
SO

                                                              MSB         Status
                                                                       Register Out

Figure 16 : Read-Electronic-Signature (RES)

JEDEC Read-ID

The JEDEC Read-ID instruction identifies the device as F25L004A and the manufacturer as ESMT. The device information can be read
from executing the 8-bit command,.9FH. Following the JEDEC Read-ID instruction, the 8-bit manufacturer's ID, 8CH, is output from the
device. After that, a 16-bit device ID is shifted out on the SO pin. Byte1, 8CH, identifies the manufacturer as ESMT. Byte2, 20H,
identifies the memory type as SPI Flash. Byte3, 13H, identifies the device as F25L004A. The instruction sequence is shown in Figure17.
The JEDEC Read ID instruction is terminated by a low to high transition on CE at any time during data output. If no other command is
issued after executing the JEDEC Read-ID instruction, issue a 00H (NOP) command before going into Standby Mode ( CE =VIH).

CE

         MODE3          0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34
SCK MODE0

SI                         9F

SO              HIGH IMPENANCE                         8C          20                13

                                             M SB             MSB

Figure 17 : Jedec Read ID Sequence

Elite Semiconductor Memory Technology Inc.                                           Publication Date: Jan. 2009

                                                                                     Revision: 1.6                      18/30
ESMT                                                           F25L004A

Table 9 : JEDEC READ-ID DATA

Manufacturer's ID                      Device ID
        Byte1
                   Memory Type                Memory Capacity

                   Byte 2                         Byte 3

8CH                20H                            13H

Read-ID (RDID)

The Read-ID instruction (RDID) identifies the devices as F25L004A and manufacturer as ESMT. This command is backward compatible
to all ESMT SPI devices and should be used as default device identification when multiple versions of ESMT SPI devices are used in
one design. The device information can be read from executing an 8-bit command, 90H or ABH, followed by address bits [A23-A0].
Following the Read-ID instruction, the manufacturer's ID is located in address 00000H and the device ID is located in address 00001H.
Once the device is in Read-ID mode, the manufacturer's and device ID output data toggles between address 00000H and 00001H until
terminated by a low to high transition on CE .

Figure 18 : Read-Electronic-Signature

Table 10 : JEDEC READ-ID DATA

Manufacturer's ID  Address             Byte1      Byte2
                   00000H               8CH        12H
      Device ID
ESMT F25L004A     00001H               12H        8CH

Elite Semiconductor Memory Technology Inc.                     Publication Date: Jan. 2009

                                                               Revision: 1.6  19/30
ESMT                                                                                                                   F25L004A

ELECTRICAL SPECIFICATIONS

Absolute Maximum Stress Ratings
(Applied conditions greater than those listed under "Absolute Maximum Stress Ratings" may cause permanent damage to the device.
This is a stress rating only and functional operation of the device at these conditions or conditions greater than those defined in the
operational sections of this data sheet is not implied. Exposure to absolute maximum stress rating conditions may affect device
reliability.)

Storage Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -65C to +150C
D. C. Voltage on Any Pin to Ground Potential . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.5V to VDD+0.5V
Transient Voltage (<20 ns) on Any Pin to Ground Potential . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .. . . . . . . . . . . . . . -2.0V to VDD+2.0V
Package Power Dissipation Capability (Ta = 25C) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1.0W
Surface Mount Lead Soldering Temperature (3 Seconds) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240C
Output Short Circuit Current(Note1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50 mA

Note :

1. Output shorted for no more than one second. No more than one output shorted at a time.

AC CONDITIONS OF TEST

Input Rise/Fall Time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ..< 5 ns
Output Load . . . . . . . . . . . . . . . . . . . . . . . . CL = 15 pF for 75MHz
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .CL = 30 pF for 50MHz
See Figures 23 and 24

OPERATING RANGE                                  Symbol                                         Value   Unit
                                                                                                         V
                   Parameter         VDD (for FCLK  75MHz)                                     2.7~3.6   C
Operating Supply Voltage            VDD (for FCLK = 100MHz)                                   3.0~3.6
Ambient Operating Temperature       TA
                                                                                                0~70

TABLE 6: DC OPERATING CHARACTERISTICS

Symbol                    Parameter                  Limits                                    Units                           Test Conditions
IDDR       Read Current                    Min Max                                             mA
                                                                                                      CE =0.1 VDD/0.9 VDD@33 MHz, SO=open
                                                        15                                      mA
                                                                                                      CE =VDD
IDDW        Program and Erase Current              40                                           A
                                                                                                A    CE =VDD, VIN=VDD or VSS
ISB         Standby Current                           75                                        A    VIN=GND to VDD, VDD=VDD Max
                                                       1                                         V    VOUT=GND to VDD, VDD=VDD Max
ILI         Input Leakage Current                      1                                         V    VDD=VDD Min
                                                      0.8                                        V    VDD=VDD Max
ILO         Output Leakage Current      0.7 VDD                                                  V    IOL=100 A, VDD=VDD Min
                                                      0.2                                             IOH=-100 A, VDD=VDD Min
VIL         Input Low Voltage           VDD-0.2

VIH         Input High Voltage

VOL         Output Low Voltage

VOH         Output High Voltage

TABLE 7 : RECOMMENDED SYSTEM POWER-UP TIMINGS

Symbol                                 Parameter                                                             Minimum        Units
TPU-READ1                                                                                                         10           s
TPU-WRITE1  VDD Min to Read Operation                                                                             10           s
            VDD Min to Write Operation

1. This parameter is measured only for initial qualification and after a design or process change that could affect this parameter.

Elite Semiconductor Memory Technology Inc.                                                                    Publication Date: Jan. 2009

                                                                                                              Revision: 1.6                     20/30
ESMT                                                                                          F25L004A

TABLE 8: CAPACITANCE (TA = 25C, f=1 Mhz, other pins open)

Parameter                                    Description                              Test Condition  Maximum
COUT1                                                                                   VOUT = 0V       12 pF
CIN1      Output Pin Capacitance                                                          VIN = 0V      6 pF
           Input Capacitance

1. This parameter is measured only for initial qualification and after a design or process change that could affect this parameter.

TABLE 11: RELIABILITY CHARACTERISTICS

Symbol                         Parameter                  Minimum Specification       Units         Test Method
                                                                     100,000          Cycles  JEDEC Standard A117
NEND1                Endurance                                          10            Years   JEDEC Standard A103
                                                                   100 + IDD
TDR1                 Data Retention                                                     mA     JEDEC Standard 78

ILTH1                Latch Up

1. This parameter is measured only for initial qualification and after a design or process change that could affect this parameter.

TABLE 12 : AC OPERATING CHARACTERISTICS

Symbol                         Parameter        Normal 33MHz Fast 50 MHz Fast 100 MHz         Units
                                                 Min Max Min Max Min Max

FCLK                 Serial Clock Frequency               33       50                 100     MHz
TSCKH                                                                                          ns
TSCKL                Serial Clock High Time     13            9                  5             ns
TCES1                                                                                          ns
TCEH1                Serial Clock Low Time      13            9                  5             ns
TCHS1                                                                                          ns
TCHH1                CE Active Setup Time       5             5                  5             ns
TCPH                                                                                           ns
TCHZ                 CE Active Hold Time        5             5                  5             ns
TCLZ                                                                                           ns
TDS                  CE Not Active Setup Time   5             5                  5             ns
TDH                                                                                            ns
THLS                 CE Not Active Hold Time    5             5                  5             ns
THHS                                                                                           ns
THLH                 CE High Time               100           100                100           ns
THHH                                                                                           ns
THZ                  CE High to High-Z Output             9        9                  9        ns
TLZ                                                                                            ns
TOH                  SCK Low to Low-Z Output    0             0                  0             ns
TV                                                                                             ns
                     Data In Setup Time         3             3                  3

                     Data In Hold Time          3             3                  3

                     HOLD Low Setup Time        5             5                  5

                     HOLD High Setup Time       5             5                  5

                     HOLD Low Hold Time         5             5                  5

                     HOLD High Hold Time        5             5                  5

                     HOLD Low to High-Z Output            9        9                  9

                     HOLD High to Low-Z Output            9        9                  9

                     Output Hold from SCK Change 0            0                  0

                     Output Valid from SCK                12       8                  7

1. Relative to SCK.

Elite Semiconductor Memory Technology Inc.                                            Publication Date: Jan. 2009

                                                                                      Revision: 1.6   21/30
ESMT                                                                                     F25L004A

ERASE AND PROGRAMMING PERFORMANCE

                                                     Limits

                 Parameter  Symbol          Typ.(2)                     Max.(3)   Unit

Sector Erase Time              TSE          90                          200        ms
Block Erase Time               TBE                                                  s
Chip Erase Time                TCE          1                           2           s
Byte Programming Time          TBP                                                 us
Chip Programming Time                       4                           30          s
Erase/Program Cycles (1)                                                         Cycles
`Data Retention                             7                           30       Years

                                            12                          100

                                            100,000                     -

                                            20                          -

Notes:
          1.Not 100% Tested, Excludes external system level over head.
          2.Typical values measured at 25C, 3V.
          3.Maximum values measured at 85C, VDD(min).

Elite Semiconductor Memory Technology Inc.                                       Publication Date: Jan. 2009

                                                                                 Revision: 1.6  22/30
ESMT                                        F25L004A

FIGURE 19: SERIAL INPUT TIMING DIAGRAM

FIGURE 20: SERIAL OUTPUT TIMING DIAGRAM

Elite Semiconductor Memory Technology Inc.  Publication Date: Jan. 2009

                                            Revision: 1.6  23/30
ESMT                                        F25L004A

        CE
     SCK

       SO
         SI
   HOLD

FIGURE 21: HOLD TIMING DIAGRAM

FIGURE 22: POWER-UP TIMING DIAGRAM          Publication Date: Jan. 2009

Elite Semiconductor Memory Technology Inc.

                                            Revision: 1.6  24/30
ESMT                                                                                    F25L004A

        Input timing reference level                     Output timing reference level

0.8VCC  0. 7V CC                                   AC    0. 5V CC
0.2VCC  0.3VCC                              Measurement

                                                 Level

        Note : Input pulse rise and fall time are <5ns

FIGURE 23 : AC INPUT/OUTPUT REFERENCE WAVEFORMS

FIGURE 24: A TEST LOAD EXAMPLE                           Publication Date: Jan. 2009

Elite Semiconductor Memory Technology Inc.

                                                         Revision: 1.6                  25/30
ESMT                                                                                                      F25L004A

PACKAGING DIAGRAMS
8-LEAD SOIC ( 150 mil )

      8                                     5

                                                         E  H                                  GAUGE PLANE

                                                                    0   L                                 0.25
                                                                          DETAIL "X"
                                                                                                                          C
      1                                           4
                      b              e

                         D

                                                     A2  A

                                                     A1                      "X"                          L1

                                     SEATING PLANE

                 Dimension in mm Dimension in inch                  Dimension in mm   Dimension in inch
Symbol
                                                            Symbol

    Min Norm Max Min Norm Max                                       Min Norm Max      Min Norm Max

A   1.35 1.60 1.75 0.053 0.063 0.069 D                              4.80 4.90 5.00    0.189 0.193 0.197

A1  0.10 0.15 0.25 0.004 0.006 0.010                           E    3.80 3.90 4.00    0.150 0.154 0.157
                                                                    0.40 0.66 1.27
A2  1.25 1.45 1.55 0.049 0.057 0.061                           L                      0.016 0.026 0.050
                                                                            1.27 BSC
b   0.33 0.406 0.51 0.013 0.016 0.020 e                                                                   0.050 BSC

c   0.19 0.203 0.25 0.0075 0.008 0.010 L1                           1.00 1.05 1.10    0.039 0.041 0.043

H   5.80 6.00 6.20 0.228 0.236 0.244                                0  ---  8       0                  ---                8

Controlling dimension : millimenter

Elite Semiconductor Memory Technology Inc.                                   Publication Date: Jan. 2009

                                                                             Revision: 1.6                                   26/30
ESMT                                                                                                   F25L004A

PACKING DIMENSIONS                                                                              
8-LEAD SOIC 200 mil (official name - 209 mil)

         8                                  5

                                                        E1  E

         1                                      4

               b                        e

                                     D

                                                    A2  A

                                                        A1              L
                                                                             L1
                                            SEATING PLANE
                                                                                     DETAIL "X"

                 Dimension in mm Dimension in inch                  Dimension in mm              Dimension in inch
Symbol
                                                            Symbol

    Min Norm Max Min Norm Max                                       Min Norm Max                 Min Norm Max

A   ---  --- 2.16 ---                   --- 0.085 E                 7.70 7.90 8.10               0.303 0.311 0.319

A1  0.05 0.15 0.25 0.002 0.006 0.010 E1                             5.18 5.28 5.38               0.204 0.208 0.212

A2  1.70 1.80 1.91 0.067 0.071 0.075                           L    0.50 0.65 0.80               0.020 0.026 0.032

b   0.36 0.41 0.51 0.014 0.016 0.020 e                                  1.27 BSC                     0.050 BSC

c   0.19 0.20 0.25 0.007 0.008 0.010 L1                             1.27 1.37 1.47               0.050 0.054 0.058

D   5.13 5.23 5.33 0.202 0.206 0.210                                0  ---       8             0  ---        8

Controlling dimension : millimenter

Elite Semiconductor Memory Technology Inc.                                        Publication Date: Jan. 2009

                                                                                  Revision: 1.6                 27/30
ESMT                                                                                                      F25L004A

PACKAGING DIAGRAMS
8-LEAD SOIC ( 150 mil )

        8                                   5

                                                         E  H                                  GAUGE PLANE

                                                                    0   L                                 0.25
                                                                          DETAIL "X"
                                                                                                                          C
        1                                         4
                        b            e

                           D

                                                     A2  A

                                                     A1                      "X"                          L1

                                     SEATING PLANE

        Dimension in mm Dimension in inch                           Dimension in mm   Dimension in inch

Symbol                                                      Symbol

        Min Norm Max Min Norm Max                                   Min Norm Max      Min Norm Max

A       1.35 1.60 1.75 0.053 0.063 0.069 D                          4.80 4.90 5.00    0.189 0.193 0.197

A1      0.10 0.15 0.25 0.004 0.006 0.010                       E    3.80 3.90 4.00    0.150 0.154 0.157
                                                                    0.40 0.66 0.86
A2      1.25 1.45 1.55 0.049 0.057 0.061                       L                      0.016 0.026 0.034
                                                                            1.27 BSC
b       0.33 0.406 0.51 0.013 0.016 0.020 e                                                               0.050 BSC

c       0.19 0.203 0.25 0.0075 0.008 0.010 L1                       1.00 1.05 1.10    0.039 0.041 0.043

H       5.80 6.00 6.20 0.228 0.236 0.244                            0  ---  8       0                  ---                8

Controlling dimension : millimenter

Elite Semiconductor Memory Technology Inc.                                   Publication Date: Jan. 2009

                                                                             Revision: 1.6                                   28/30
ESMT                                        F25L004A

Revision History                Date                                     Description
                            2006.09.27
                  Revision  2006.11.28      Original
                       1.0  2007.03.06
                       1.1  2007.04.04      1. Add AAI function.
                       1.2                  2. Delete speed grade 75MHz.
                       1.3  2008.07.17      3. Modify ISB spec.
                                            Correct Ordering Information from F25L004A-50P to
                       1.4  2008.12.10      F25L004A-50D
                                            1. Correct Byte Program Time.
                       1.5  2009.01.12      2. Modify ordering information.
                                            1. Add "All Pb-free products are RoHS-Compliant" in the
                       1.6
                                               description of features
                                            2. Delete bottom block protection table
                                            3. Modify tSE timing
                                            4. Add Revision History
                                            1. Add operating range table
                                            2. Delete the rating of Temperature Under Bias
                                            3. Add the symbol for erase and byte programming time
                                            4. Correct typo error
                                            1. Correct the size of "L" in the packaging diagram of

                                               SOIC 150mil
                                            2.Modify headline

Elite Semiconductor Memory Technology Inc.  Publication Date: Jan. 2009

                                            Revision: 1.6                                            29/30
ESMT                                                          F25L004A

                                            Important Notice

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No license, either express , implied or otherwise, is granted under any
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Any semiconductor devices may have inherently a certain rate of failure.
To minimize risks associated with customer's application, adequate
design and operating safeguards against injury, damage, or loss from
such failure, should be provided by the customer when making
application designs.

ESMT 's products are not authorized for use in critical applications such
as, but not limited to, life support devices or system, where failure or
abnormal operation may directly affect human lives or cause physical
injury or property damage. If products described here are to be used for
such kinds of application, purchaser must do its own quality assurance
testing appropriate to such applications.

Elite Semiconductor Memory Technology Inc.                    Publication Date: Jan. 2009

                                                              Revision: 1.6  30/30
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