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F25D08QA_1

器件型号:F25D08QA_1
厂商名称:ESMT [Elite Semiconductor Memory Technology Inc.]
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器件描述

Fast Read for SPI mode

F25D08QA_1器件文档内容

ESMT                                                                                F25D08QA

Flash                                                                     8 Mbit Serial Flash Memory
                                                                                    with Dual and Quad
FEATURES
                                                         y Program/Erase Suspend
y Single supply voltage 1.65~2V                          y Erase
y Speed
                                                             - Chip Erase time 2 sec (typical)
   - Fast Read for SPI mode                                  - 64K bytes Block Erase time 130 ms (typical)
      - Read max frequency: 33MHz                            - 32K bytes Block Erase time 100 ms (typical)
      - Fast Read max frequency: 104MHz                      - 4K bytes Sector Erase time 30 ms (typical)
      - Fast Read Dual/Quad max frequency: 84MHz/104MHz  y Status and Security Register Feature
       (168MHz equivalent Dual SPI;                      y Command Reset
         416MHz equivalent Quad SPI)                     y Advanced Security Features
                                                             - Flexible Block Protection (BP0-BP3)
   - Fast Read for QPI mode                              y Lockable 512 bytes OTP security sector
      - Fast Read max frequency: 84MHz                   y SPI Serial Interface
      - Fast Read Quad max frequency: 104MHz                 - SPI Compatible: Mode 0 and Mode 3
       (416MHz equivalent Quad QPI)                      y Support Serial Flash Discoverable Parameters (SFDP) mode
                                                         y Write Protect ( WP )
   - 8/ 16/ 32/ 64 byte Wrap-Around Burst Read Mode      y Hold Pin ( HOLD )
                                                         y All Pb-free products are RoHS-Compliant
y Low power consumption
   - Active current: 15mA (typ.)
   - Standby current: 30  A (typ.)
   - Deep Power Down current: 5  A (typ.)

y Reliability
    - 100,000 typical program/erase cycles
    - 20 years Data Retention

y Program
    - Page programming time: 0.4 ms (typical)

y Page Programming
    - 256 byte per programmable page

ORDERING INFORMATION

         Product ID   Speed                 Package      Comments
F25D08QA 104PIG     104MHz
F25D08QA 104PAIG    104MHz   8-lead        150 mil      Pb-free
F25D08QA 104VIG     104MHz    SOIC         200 mil      Pb-free
F25D08QA 104HIG     104MHz                 150 mil      Pb-free
                              8-lead        6x5 mm       Pb-free
                               SOIC

                              8-lead
                              VSOP

                             8-contact
                              WSON

Elite Semiconductor Memory Technology Inc.                         Publication Date: Jul. 2013

                                                                   Revision: 1.1  1/69
ESMT                                                             F25D08QA

GENERAL DESCRIPTION                                             is divided into 256 uniform sectors with 4K byte each; 32 uniform
                                                                 blocks with 32K byte each; 16 uniform blocks with 64K byte each.
The F25D08QA is a 8 Megabit, 1.8V only CMOS Serial Flash         Sectors can be erased individually without affecting the data in
memory device. The device supports the standard Serial           other sectors. Blocks can be erased individually without affecting
Peripheral Interface (SPI), a Dual/Quad SPI and QPI. ESMT's      the data in other blocks. Whole chip erase capabilities provide
memory devices reliably store memory data even after 100,000     the flexibility to revise the data in the device. The device has
programming and erase cycles.                                    Sector, Block or Chip Erase but no page erase.

The memory array can be organized into 4,096 programmable        The sector protect/unprotect feature disables both program and
pages of 256 byte each. 1 to 256 byte can be programmed at a     erase operations in any combination of the sectors of the
time with the Page Program instruction.                          memory.

The device features sector erase architecture. The memory array

FUNCTIONAL BLOCK DIAGRAM

                           Page Address      Memory
                          Latch / Counter      Array

      High Voltage                          Page Buffer
       Generator
                                             Y-Decoder
       Status
      Register

                            Byte Address
                           Latch / Counter

      Command and Conrol Logic
               Serial Interface

      CE SCK SI                             SO WP HOLD

      (SIO0) (SIO1) (SIO2) (SIO3)

Elite Semiconductor Memory Technology Inc.                       Publication Date: Jul. 2013

                                                                 Revision: 1.1  2/69
ESMT                                                                                   F25D08QA

PIN CONFIGURATIONS

          8-Lead SOIC / 8-Lead VSOP
          (SOIC 8L, 150mil Body, 1.27mm Pin Pitch)
          (SOIC 8L, 208mil Body, 1.27mm Pin Pitch)
          (SOIC 8L, 150mil Body with thickness 0.88mm, 1.27mm Pin Pitch)

    CE                                      1     8                       VDD

SO / SIO1                                   2  7                          HOLD / SIO3

WP / SIO2                                   3  6                          SCK

    VSS                                     4  5                          SI / SIO0

8- Contact WSON
(WSON 8C, 6mmX5mm Body, 1.27mm Contact Pitch)

CE         1                                   8                          VDD
                                                                          HOLD / SIO3
SO / SIO1  2                                   7                          SCK
                                                                           SI / SIO0
WP / SIO2                                   3  6

VSS                                         4  5

Elite Semiconductor Memory Technology Inc.                                     Publication Date: Jul. 2013

                                                                               Revision: 1.1  3/69
ESMT                                         F25D08QA

PIN DESCRIPTION

Symbol               Pin Name                                                            Functions
  SCK               Serial Clock
                                             To provide the timing for serial input and output operations
SI / SIO0       Serial Data Input /
           Serial Data Input Output 0        To transfer commands, addresses or data serially into the device. Data is
                                             latched on the rising edge of SCK (for Standard read mode). / Bidirectional IO
SO / SIO1      Serial Data Output /          pin to transfer commands, addresses or data serially into the device on the
           Serial Data Input Output 1        rising edge of SCK and read data or status from the device on the falling edge
                                             of SCK(for Dual/Quad mode).
CE                Chip Enable                To transfer data serially out of the device. Data is shifted out on the falling edge
                                             of SCK (for Standard read mode). / Bidirectional IO pin to transfer commands,
WP / SIO2         Write Protect /            addresses or data serially into the device on the rising edge of SCK and read
           Serial Data Input Output 2        data or status from the device on the falling edge of SCK (for Dual/Quad
                                             mode).
                                     Hold /
HOLD / SIO3 Serial Data Input Output 3       To activate the device when CE is low.

VDD               Power Supply               The Write Protect ( WP ) pin is used to enable/disable BPL bit in the Status
                                             Register. / Bidirectional IO pin to transfer commands, addresses or data serially
                                             into the device on the rising edge of SCK and read data or status from the
                                             device on the falling edge of SCK (for Quad mode).

                                             To temporality stop serial communication with SPI flash memory without
                                             resetting the device. / Bidirectional IO pin to transfer commands, addresses or
                                             data serially into the device on the rising edge of SCK and read data or status
                                             from the device on the falling edge of SCK (for Quad mode).

                                             To provide power.

VSS               Ground

Elite Semiconductor Memory Technology Inc.   Publication Date: Jul. 2013

                                             Revision: 1.1  4/69
ESMT                                                                        F25D08QA

SECTOR STRUCTURE                                                           individual
                                                                            16 sectors
                       Table 1: Sector Address Table                         unit: 4KB

64KB         32KB      Sector               Sector Size     Address range   individual
Block        Block                            (Kbytes)                      16 sectors
                         255                     4KB     0FF000h 0FFFFFh   unit: 4KB
  15           31          :                       :                   :
                                                 4KB
               30        248                     4KB     0F8000h 0F8FFFh
                         247                       :     0F7000h 0F7FFFh
                   29                            4KB
14                         :                     4KB                   :
                         240                       :     0F0000h 0F0FFFh
                   28    239                     4KB     0EF000h 0EFFFFh
                                                 4KB
                   27      :                       :                   :
13                       232                     4KB     0E8000h 0E8FFFh
                         231                     4KB     0E7000h 0E7FFFh
                   26                              :
                           :                     4KB                   :
                         224                     4KB     0E0000h 0E0FFFh
                         223                       :     0DF000h 0DFFFFh
                                                 4KB
                           :                                           :
                         216                             0D8000h 0D8FFFh
                         215                             0D7000h 0D7FFFh

                           :                                           :
                         208                             0D0000h 0D0FFFh

individual
block unit:

   64KB

                       47                   4KB          02F000h 02FFFFh

                   5   :                    :            :
2
                       40                   4KB          028000h 028FFFh
                   4
                       39                   4KB          027000h 027FFFh
                   3
1                      :                    :            :

                   2   32                   4KB          020000h 020FFFh

                   1   31                   4KB          01F000h 01FFFFh
0
                       :                    :            :
                   0
                       24                   4KB          018000h 018FFFh

                       23                   4KB          017000h 017FFFh

                       :                    :            :

                       16                   4KB          010000h 010FFFh

                       15                   4KB          00F000h 00FFFFh

                       :                    :            :

                       8                    4KB          008000h 008FFFh

                       7                    4KB          007000h 007FFFh

                       :                    :            :

                       0                    4KB          000000h 000FFFh

Elite Semiconductor Memory Technology Inc.                  Publication Date: Jul. 2013

                                                            Revision: 1.1   5/69
ESMT                                                                                          F25D08QA

STATUS REGISTER

The Software Status Register provides status on whether the              the Status Register may be read only to determine the
flash memory array is available for any Read or Write operation,         completion of an operation in progress. Table 2 describes the
whether the device is Write enabled, and the state of the memory         function of each bit in the Software Status Register.
Write protection. During an internal Erase or Program operation,

                  Table 2: Software Status Register

Bit  Name                                           Function                      Default at  Read/Write
                                                                                  Power-up

Status Register

0    BUSY         1 = Internal Write operation is in progress                     0              R
                  0 = No internal Write operation is in progress

1    WEL          1 = Device is memory Write enabled                              0              R
                  0 = Device is not memory Write enabled

2    BP0          Indicate current level of block write protection (See Table 3)  0              R/W

3    BP1          Indicate current level of block write protection (See Table 3)  0              R/W

4    BP2          Indicate current level of block write protection (See Table 3)  0              R/W

5    BP3          Indicate current level of block write protection (See Table 3)  0              R/W

6     QE          1 = Quad enabled                                                0              R/W
                  0 = Quad disabled

7    BPL          1 = BP3, BP2,BP1,BP0 are read-only bits                         0              R/W
                  0 = BP3, BP2,BP1,BP0 are read/writable

Note:
       1. BUSY and WEL are read only.
       2. BP0~3, QE and BPL bits are non-volatile.

Write Enable Latch (WEL)                                                 BUSY

The Write-Enable-Latch bit indicates the status of the internal          The BUSY bit determines whether there is an internal Erase or
memory Write Enable Latch. If this bit is set to "1", it indicates the   Program operation in progress. A "1" for the BUSY bit indicates
device is Write enabled. If the bit is set to "0" (reset), it indicates  the device is busy with an operation in progress. A "0" indicates
the device is not Write enabled and does not accept any memory           the device is ready for the next valid operation.
Write (Program/ Erase) commands. This bit is automatically reset
under the following conditions:                                          Quad Enable (QE)

Power-up                                                               When the Quad Enable bit is reset to "0" (factory default), WP
Write Disable (WRDI) instruction completion                            and HOLD pins are enabled. When QE pin is set to "1", Quad
Page Program instruction completion                                    SIO2 and SIO3 are enabled. (The QE should never be set to "1"
Sector Erase instruction completion                                    during standard and Dual SPI operation if the WP and HOLD
Block Erase instruction completion                                     pins are tied directly to the VDD or VSS.). When in QPI mode, QE
Chip Erase instruction completion                                      bit is not required for setting.
Write Status Register instruction completion
Signal Block Lock (SBLK) instruction completion
Signal Block Unlock (SBULK) instruction completion
Gang Block Lock (GBLK) instruction completion
Gang Block Unlock (GBULK) instruction completion
Write Security Register (WRSCUR) instruction completion
Write Protect Selection (WPSEL) instruction completion

Elite Semiconductor Memory Technology Inc.                                        Publication Date: Jul. 2013

                                                                                  Revision: 1.1       6/69
ESMT                                      Table 3: Block Protection Table                       F25D08QA

                        Protection Level       Status Register Bit                   Protected Memory Area
                                                                                        64KB Block Range
                                   0      BP3  BP2                 BP1  BP0                       None
                            Upper 1/16                                                         Block 15
                             Upper 1/8    0    0                   0    0                    Block 14~15
                             Upper 1/4                                                      Block 12~15
                             Upper 1/2    0    0                   0    1                    Block 8~15
                             All Blocks                                                      Block 0~15
                             All Blocks   0    0                   1    0                    Block 0~15
                             All Blocks                                                      Block 0~15
                             All Blocks   0    0                   1    1                    Block 0~15
                             All Blocks                                                      Block 0~15
                             All Blocks   0    1                   0    0                    Block 0~15
                            Bottom 1/2                                                        Block 0~7
                            Bottom 3/4    0    1                   0    1                    Block 0~11
                            Bottom 7/8                                                       Block 0~13
                          Bottom 15/16    0    1                   1    0                    Block 0~14
                             All Blocks                                                      Block 0~15
                                          0    1                   1    1

                                          1    0                   0    0

                                          1    0                   0    1

                                          1    0                   1    0

                                          1    0                   1    1

                                          1    1                   0    0

                                          1    1                   0    1

                                          1    1                   1    0

                                          1    1                   1    1

Block Protection (BP3, BP2, BP1, BP0)                              Block Protection Lock-Down (BPL)

The Block-Protection (BP3, BP2, BP1, BP0) bits define the          WP pin driven low (VIL), enables the Block-Protection-
memory area, as defined in Table 3, to be software protected       Lock-Down (BPL) bit. When BPL is set to 1, it prevents any
against any memory Write (Program or Erase) operations. The        further alteration of the BPL, BP3, BP2, BP1 and BP0 bits. When
Write Status Register (WRSR) instruction is used to program the
                                                                   the WP pin is driven high (VIH), the BPL bit has no effect and its
BP3, BP2, BP1 and BP0 bits as long as WP is high or the            value is "Don't Care".
Block- Protection-Look (BPL) bit is 0. Chip Erase can only be
executed if BP3, BP2, BP1 and BP0 bits are all 0. The factory
default setting for Block Protection Bit (BP3 ~ BP0) is 0.

                                          Table 4: 512 bytes Secured OTP Definition

  Address range    Size                           Standard Factory Lock                   Customer Lock
XXX000 ~ XXX00F  16-byte                       ESN (electrical serial number)        Determined by customer
XXX010 ~ XXX1FF  496-byte
                                                                N/A

Additional 512K bytes secured OTP for unique identifier: to        - Customer may lock-down the customer lockable secured
provide 512K bytes one-time program area for setting device              OTP by writing WRSCUR (write security register) command
unique serial number - Which may be set by factory or system             to set customer lock-down bit1 as "1". Please refer to Table
customer.                                                                9 of "security register definition" for security register bit
- Security register bit 0 indicates whether the chip is locked by        definition and Table 4 of "512K bytes secured OTP
                                                                         definition" for address range definition.
      factory or not.
- To program the 512K bytes secured OTP by entering 512K           - Note: Once lock-down whatever by factory or customer, it
                                                                         cannot be changed any more. While in 512K bytes secured
      bytes secured OTP mode (with Enter Security OTP (ENSO)             OTP mode, array access is not allowed.
      command), and going through normal program procedure,
      and then exiting 512K bytes secured OTP mode by writing
      Exit Security OTP (EXSO) command.

Elite Semiconductor Memory Technology Inc.                                           Publication Date: Jul. 2013

                                                                                     Revision: 1.1           7/69
ESMT                                                                                                  F25D08QA

HOLD OPERATION                                                       Once the device enters Hold mode, SO will be in high impedance
                                                                      state while SI and SCK can be VIL or VIH.
HOLD pin is used to pause a serial sequence underway with the
SPI flash memory without resetting the clocking sequence. To          If CE is driven active high during a Hold condition, it resets the
activate the HOLD mode, CE must be in active low state. The           internal logic of the device. As long as HOLD signal is low, the
HOLD mode begins when the SCK active low state coincides              memory remains in the Hold condition. To resume
with the falling edge of the HOLD signal. The HOLD mode ends          communication with the device, HOLD must be driven active
when the HOLD signal's rising edge coincides with the SCK             high, and CE must be driven active low. See Figure 35 for Hold
active low state.                                                     timing.

If the falling edge of the HOLD signal does not coincide with the     The HOLD function is only available for Standard SPI and Dual
SCK active low state, then the device enters Hold mode when the       SPI operation, not during Quad SPI because this pin is used for
SCK next reaches the active low state.                                SIO3 when the QE bit of Status Register is set for Quad I/O or
                                                                      during QPI mode.
Similarly, if the rising edge of the HOLD signal does not
coincide with the SCK active low state, then the device exits in
Hold mode when the SCK next reaches the active low state. See
Figure 1 for Hold Condition waveform.

SCK

HOLD

      A ctive                               Ho ld                        A ctive  Ho ld               A ctive

Figure 1: HOLD Condition Waveform

WRITE PROTECTION                                                     Table 5: Conditions to Execute Write-Status- Register
                                                                                   (WRSR) Instruction
The device provides software Write Protection.
The Write-Protect pin ( WP ) enables or disables the lock-down        WP BPL Execute WRSR Instruction
function of the Status Register. The Block-Protection bits (BP3,
BP2, BP1, BP0 and BPL) in the Status Register provide Write           L  1               Not Allowed
protection to the memory array and the Status Register. When
the QE bit of Status Register is set for Quad I/O or the system       L  0               Allowed
enter QPI mode, the WP pin function is not available since this
pin is used for SIO2.                                                 H  X               Allowed

Write Protect Pin ( WP )

The Write-Protect ( WP ) pin enables the lock-down function of
the BPL bit (bit 7) in the Status Register. When WP is driven
low, the execution of the Write Status Register (WRSR)
instruction is determined by the value of the BPL bit (see Table 5).
When WP is high, the lock-down function of the BPL bit is
disabled.

Elite Semiconductor Memory Technology Inc.                                               Publication Date: Jul. 2013

                                                                                         Revision: 1.1         8/69
ESMT                                                                    F25D08QA

Quad Peripheral Interface (QPI) Read Mode

QPI protocol enables user to take full advantage of Quad I/O Serial Flash by providing the Quad I/O interface in command cycles,
address cycles and as well as data output cycles.

Enable QPI mode

By issuing 35H command, the QPI mode is enable.

      CE

               MODE3                                    0 12 3 45 67
      SCK MODE0

      SI                                                            35

                                                 MSB

      SO                                                HIGH IMPEDANCE

Quad Peripheral Interface (QPI) operation

To use QPI protocol, the host drives CE low then sends the Fast Read command, 0BH, followed by 6 address cycles and 4 dummy
cycles. Most significant bit (MSB) comes first (Please refer to Figure 8-2).

After the dummy cycle, the Quad Peripheral Interface (QPI) Flash Memory outputs data on the falling edge of the SCK signal starting
from the specified address location. The device continually streams data output through all addresses until terminated by a low-to-high
transition on CE . The internal address pointer automatically increases until the highest memory address is reached. When reached the
highest memory address, the address pointer returns to the beginning of the address space.

Reset QPI mode

By issuing F5H command, the device is reset to 1-I/O SPI mode.

      CE

                                                 MODE3          01

      SCK MODE0

      SIO3~ SIO0                                                F5

Fast Read Quad I/O mode (4READ)

To increase the code transmission speed, the device provides a "Fast Read Quad I/O Mode" (4READ). By issuing command code EBH,
the 4READ mode is enabled. The number of dummy cycle increase from 4 to 6 cycles. The read cycle frequency will increase from
84MHz to 104MHz. (Please refer to Figure 10-2)

Elite Semiconductor Memory Technology Inc.                              Publication Date: Jul. 2013

                                                                        Revision: 1.1  9/69
ESMT                                                                                                         F25D08QA

INSTRUCTIONS                                                         entered and must be driven high after the last bit of the instruction
                                                                      has been shifted in (except for Read, Read ID, Read Status
Instructions are used to Read, Write (Erase and Program), and         Register, Read Electronic Signature instructions). Any low to high
configure the F25D08QA. The instruction bus cycles are 8 bits
each for commands (Op Code), data, and addresses. Prior to            transition on CE , before receiving the last bit of an instruction
executing any Page Program, Write Status Register, Sector             bus cycle, will terminate the instruction in progress and return the
Erase, Block Erase, or Chip Erase instructions, the Write Enable      device to the standby mode.
(WREN) instruction must be executed first. The complete list of
the instructions is provided in Table 6. All instructions are         Instruction commands (Op Code), addresses, and data are all
                                                                      input from the most significant bit (MSB) first.
synchronized off a high to low transition of CE . Inputs will be
accepted on the rising edge of SCK starting with the most

significant bit. CE must be driven low before an instruction is

                                    Table 6-1: Device Operation Instruction (SPI)

                            Max.                                            SPI Bus Cycle 1~3
                            Freq
           Operation      33 MHz          1               2              3            4              5            6          N
                                    SIN SOUT                                                    SIN SOUT     SIN SOUT   SIN SOUT
Read                      104MHz    03H Hi-Z     SIN         SOUT     SIN SOUT SIN SOUT          X DOUT0      X DOUT1   X cont.
Fast Read                           0BH Hi-Z                                                     XX           X DOUT0   X cont.
Fast Read Dual Output12,                         A23-A16 Hi-Z         A15-A8 Hi-Z A7-A0 Hi-Z
                                        3BH                                                                   DOUT0~1     cont.
17                                               A23-A16 Hi-Z         A15-A8 Hi-Z A7-A0 Hi-Z

                                                    A23-A16           A15-A8          A7-A0        X

Fast Read Dual I/O12, 13  84MHz     BBH              A23-A8            A7-A0, X    DOUT0~1         cont.         -           -
(2READ)                                              A23-A16            A15-A8      A7-A0            X       DOUT0~3       cont.
                                                 A23-A0, M7-M0        X, DOUT 0~2   Cont.            -
Fast Read Quad Output12, 18 104MHz  6BH                                                                          -           -
Fast Read Quad I/O14

(4 dummy cycles)          84MHz     E7H

(W4READ)                                EBH      A23-A0, M7-M0        X, DOUT0~1   DOUT2~6       cont.          -              -
Fast Read Quad I/O12, 14            20H Hi-Z                                                    --
                                    52H Hi-Z     A23-A16 Hi-Z         A15-A8 Hi-Z A7-A0 Hi-Z    --           -     -    -         -
(4READ)                             D8H Hi-Z                                                    --
Sector Erase4 - 4KB (SE)                         A23-A16 Hi-Z         A15-A8 Hi-Z A7-A0 Hi-Z    --           -     -    -         -
Block Erase 32KB 5
                                                 A23-A16 Hi-Z         A15-A8 Hi-Z A7-A0 Hi-Z                 -     -    -         -
(BE32K)
Block Erase5 (BE)

Chip Erase (CE)                     60H /  Hi-Z  -                -   --           -         -               -     -    -         -
                                    C7H

Program / Erase Suspend             B0H Hi-Z     -                -   --           -         -    --         -     -    -         -
                                                                                                  --
Program / Erase Resume              30H Hi-Z     -                -   --           -         -  DIN0 Hi-Z    -     -    -         -

                                                                                                   DIN0~1               Up to
                                                                                                   DIN0~3
Page Program (PP)                   02H Hi-Z A23-A16 Hi-Z             A15-A8 Hi-Z A7-A0 Hi-Z      DIN 9~12   DIN1 Hi-Z  256 Hi-Z

                                                                                                                        bytes

Dual Input Fast Program   104MHz    A2H             A23-A16           A15-A8       A7-A0                      DIN2~3    Up to 256
                                                                      A15-A8       A7-A0                      DIN4~7
Quad Page Program                                                     DIN 1~4      DIN 5~8                   DIN 13~16     byte
(single address) 19
Quad Page Program                        32H        A23-A16                                                             Up to 256
(4PP)15
Mode Bit Reset16                                                                                                           byte

                                    38h          A23~A0, DIN 0                                                          Up to 256

                                                                                                                           byte

                                    FFH Hi-Z     -                -   --           -         ---             -     -    -         -

Read Status Register                05H Hi-Z     X            DOUT    -     -      -         ---             -     -    -         -
(RDSR) 7                                                     (S7-S0)

Write Status Register               01H    Hi-Z    DIN       Hi-Z     -     - -.             -  -         -  -     -    -         -
(WRSR) 10                                        (S7-S0)
Write Enable (WREN) 10
                                    06H Hi-Z -                    -   --           -         ---             -     -    -         -
Write Disable (WRDI)
                                    04H Hi-Z -                    -   --           -         ---             -     -    -         -

Elite Semiconductor Memory Technology Inc.                                                      Publication Date: Jul. 2013

                                                                                                Revision: 1.1           10/69
ESMT                                                                                             F25D08QA

                         Table 6-1: Device Operation Instruction (SPI) - Continued

                         Max.                                    SPI Bus Cycle 1~3
                         Freq
     Operation                          1         2           3         4                5            6          N
                                   SIN SOUT                                         SIN SOUT     SIN SOUT  SIN SOUT
                                             SIN     SOUT  SIN SOUT SIN SOUT
                                 ABH Hi-Z                                                         --
Read Electronic                              X       X     XX       X      X X 34H                         -      -
Signature (RES) 8
RES in secured OTP               ABH Hi-Z X          X     XX       X      X X 74H               ---              -
mode & not lock down
RES in secured OTP       104MHz  ABH Hi-Z X          X     XX       X      X X F4H               ---            -
mode & lock down          33MHz
Read ID (RDID) 9                 9FH Hi-Z X          8CH X 25H X 34H -                 -         ---            -
Read Electronic ID                                                                               X 34H -        -
(REMS)11                         90H Hi-Z 00H        Hi-Z 00H Hi-Z 00H Hi-Z X 8CH                X 8CH -        -
                                                                                 01H Hi-Z X 34H  X DOUT0 X    cont.
Read SFDP (RDSFDP)                                                                               ---            -
Deep Power Down (DP)             5AH Hi-Z A23-A16 Hi-Z A15-A8 Hi-Z A7-A0 Hi-Z X X
Release from Deep                                                                                ---            -
Power Down (RDP)                 B9H Hi-Z -          -     --       -      -        -  -
Enter secured OTP
mode (ENSO)                      ABH Hi-Z -          -     --       -      -        -  -
Exit OTP (EXSO)
Read Security Register           B1H Hi-Z -          -     --       -.     -        -  -         ---              -
(RDSCUR)
Write Security Register          C1H Hi-Z -          -     --       -      -        -  -         ---              -
(WRSCUR)
                                 2BH Hi-Z X          DOUT  -     -  -      -        -  -         ---              -

                                 2FH Hi-Z -          -     --       -      -        -  -         ---              -

Reset Enable (RSTEN)             66H Hi-Z -          -     --       -      -        -  -         -  -      -      -

Reset Memory (RST) 6             99H Hi-Z -          -     --       -      -        -  -         -  -      -      -

Signal Block Lock        104MHz 36H Hi-Z A23-A16 Hi-Z A15-A8 Hi-Z A7-A0 Hi-Z -         -         -  -      -      -
(SBLK)
Signal Block Unlock              39H Hi-Z A23-A16 Hi-Z A15-A8 Hi-Z A7-A0 Hi-Z -        -         -  -      -      -
(SBULK)
Block Protect Read               3CH Hi-Z A23-A16 Hi-Z A15-A8 Hi-Z A7-A0 Hi-Z -        -         -  -      -      -
(RDBLOCK)

Gang Block Lock (GBLK)           7EH Hi-Z -          -     --       -      -        -  -         -  -      -      -

Gang Block Unlock                98H Hi-Z -          -     --       -      -        -  -         -  -      -      -
(GBULK)                          68H Hi-Z -
                                                     -     --       -      -        -  -         -  -      -      -
Write Protect Selection
(WPSEL)

Set Burst Length (SBL)           C0H Hi-Z DIN Hi-Z -             -  -      -        -  -         -  -      -      -

Enable Quad I/O (EQIO)           35H Hi-Z -          -     --       -      -        -  -         -  -      -      -

NOP                              00H Hi-Z -          -     --       -      -        -  -         -  -      -      -

Elite Semiconductor Memory Technology Inc.                                          Publication Date: Jul. 2013

                                                                                    Revision: 1.1          11/69
ESMT                                                                                  F25D08QA

                             Table 6-2: Device Operation Instruction (QPI)

                              Max.                              QPI Bus Cycle 1~3
                              Freq
             Operation                1        2        3    4      5              6    7      8                              N
                             84MHz   SIO      SIO      SIO                             SIO    SIO                            SIO
Fast Read                           0BH     A23-A16  A15-A8  SIO    SIO     SIO       DOUT0  DOUT1                          cont.
Fast Read Quad I/O12, 14                                                                X    DOUT0
(4READ)                             EBH     A23-A16  A15-A8  A7-A0 M7-M0           X            -                           cont.
Sector Erase4 - 4KB (SE)                                                                 -      -
Block Erase 32KB 5 (BE32K)          20H     A23-A16  A15-A8  A7-A0 M7-M0           X     -      -                              -
Block Erase5 (BE)                   52H     A23-A16  A15-A8                              -      -                              -
                                    D8H     A23-A16  A15-A8  A7-A0  -              -     -      -                              -
Chip Erase (CE)                     60H /                                                -      -
                                    C7H         -       -    A7-A0  -              -     -                                     -
Program / Erase Suspend             B0H                                                       DIN3
Program / Erase Resume              30H         -       -    A7-A0  -              -   DIN2                                    -
                                                -       -                                       -                              -
Page Program (PP)                                            -      -              -     -      -                           Up to
                                                                                         -                                   256
Mode Bit Reset16                                             -      -              -            -                           bytes
Read Status Register                                                                     -      -                              -
(RDSR) 7                                                     -      -              -     -      -
Write Status Register                                                                    -      -                              -
(WRSR) 10                           02H A23-A16 A15-A8 A7-A0        DIN0    DIN1         -
Write Enable (WREN) 10                                                                          -                              -
Write Disable (WRDI)                FFH FFH FFH FFH                 -              -     -
Read Electronic Signature                                                                       -                              -
(RES) 8                             05H      DOUT    -       -      -              -     -      -                              -
RES in secured OTP mode &                   (S7-S0)                                      -      -
not lock down                                                                            -      -                              -
RES in secured OTP mode &           01H       DIN    -       -      -              -     -      -
lock down                                   (S7-S0)                                      -                                     -
Deep Power Down (DP)                                                                            -
Release from Deep Power             06H     -        -       -      -              -     -                                     -
Down (RDP)                                                                                      -
Exit OTP (EXSO)                     04H     -        -       -      -              -     -      -                              -
Enter secured OTP mode                                                                   -      -
(ENSO)                              ABH     X        X       X      34H            -     -      -                              -
Read Security Register                                                                   -      -
(RDSCUR)                            ABH     X        X       X      74H            -     -      -                              -
Write Security Register                                                                  -      -
(WRSCUR)                     104MHz ABH     X        X       X      F4H            -     -      -                              -
Reset Enable (RSTEN)                                                                     -      -
Reset Memory (RST) 6                B9H     -        -       -      -              -     -      -                              -
Signal Block Lock (SBLK)                                                                 -      -
Signal Block Unlock (SBULK)         ABH     -        -       -      -              -     -      -                              -
Block Protect Read                                                                       -      -
(RDBLOCK)                           C1H     -        -       -      -              -     -                                     -
Gang Block Lock (GBLK)                                                                                                         -
Gang Block Unlock (GBULK)           B1H     -        -       -      -              -                                           -
Write Protect Selection                                                                                                        -
(WPSEL)                             2BH     DOUT     -       -      -              -
Set Burst Length (SBL)                                                                                                         -
QPI ID Read (QPIID) 9               2FH     -        -       -      -              -
Reset Quad I/O (RSTQIQ)                                                                                                        -
NOP                                 66H     -        -       -      -              -                                           -

                                    99H     -        -       -      -              -                                           -

                                    36H A23-A16 A15-A8 A7-A0        -              -                                           -
                                                                                                                               -
                                    39H A23-A16 A15-A8 A7-A0        -              -                                           -
                                                                                                                               -
                                    3CH A23-A16 A15-A8 A7-A0        -              -

                                    7EH     -        -       -      -              -

                                    98H     -        -       -      -              -

                                    68H     -        -       -      -              -

                                    C0H     DIN      -       -      -              -

                                    AFH     8CH      25H     34H    -              -

                                    F5H     -        -       -      -              -

                                    00H     -        -       -      -              -

Notes:       Operation: SIN = Serial In, SOUT = Serial Out, SIO = Serial In/Out.
         1.  X = Dummy Input Cycles (VIL or VIH); - = Non-Applicable Cycles (Cycles are not necessary); cont. = continuous
         2.  One SPI bus cycle is eight clock periods; one QPI bus cycle is two clock periods.
         3.  4K byte Sector Earse addresses: use AMS -A12, remaining addresses can be VIL or VIH.
         4.

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5. 32K byte Block Earse addresses: use AMS -A15, remaining addresses can be VIL or VIH
      64K byte Block Earse addresses: use AMS -A16, remaining addresses can be VIL or VIH

6. RST command only executed if RSTEN command is executed first. Any intervening command will disable Reset.

7. The Read-Status-Register is continuous with ongoing clock cycles until terminated by a low to high transition on CE .

8. The Read-Electronic-Signature is continuous with on going clock cycles until terminated by a low to high transition on CE .
9. The Read ID is output first byte 8CH as manufacture ID; second byte 25H as memory type; third byte 34H as memory

      capacity.
10. The Write-Enable (WREN) instruction and the Write-Status-Register (WRSR) instruction must work in conjunction of each

      other. The WRSR instruction must be executed immediately (very next bus cycle) after the WREN instruction to make both
      instructions effective. A successful WRSR can reset WREN.

11. The Manufacture ID and Device ID output will repeat continuously until CE terminates the instruction.
12. Dual and Quad commands use bidirectional IO pins. DOUT and cont. are serial data out; others are serial data in.
13. M7-M0: Mode bits. Dual input address:

       IO0 = (A22, A20, A18, A16, A14, A12, A10, A8) (A6, A4, A2, A0, M6, M4, M2, M0)
       IO1 = (A23, A21, A19, A17, A15, A13, A11, A9) (A7, A5, A3, A1, M7, M5, M3, M1)

                       Bus Cycle-2                 Bus Cycle-3

14. M7-M0: Mode bits. Quad input address:
       IO0 = (A20, A16, A12, A8, A4, A0, M4, M0)
       IO1 = (A21, A17, A13, A9, A5, A1, M5, M1)
       IO2 = (A22, A18, A14, A10, A6, A2, M6, M2)
       IO3 = (A23, A19, A15, A11, A7, A3, M7, M3)

                              Bus Cycle-2

Fast Read Quad I/O data:                    (D4, D0), (D4, D0), (D4, D0), (D4, D0)
IO0 = (X, X), (X, X), (D4, D0), (D4, D0)    (D5, D1), (D5, D1), (D5, D1), (D5, D1)
IO1 = (X, X), (X, X), (D5, D1), (D5, D1)    (D6, D2), (D6, D2), (D6, D2), (D6, D2)
IO2 = (X, X), (X, X), (D6, D2), (D6, D2)    (D7, D3), (D7, D3), (D7, D3), (D7, D3)
IO3 = (X, X), (X, X), (D7, D3), (D7, D3)

                       DOUT0 DOUT1 DOUT2 DOUT3 DOUT4 DOUT5

                       Bus Cycle-3                 Bus Cycle-4

15. The instruction is initiated by executing command code, and then input data to bidirectional IO pins (SIO0 ~ SIO3).
      Quad input address and data:

IO0 = (A20, A16, A12, A8, A4, A0, D4, D0)
IO1 = (A21, A17, A13, A9, A5, A1, D5, D1)
IO2 = (A22, A18, A14, A10, A6, A2, D6, D2)
IO3 = (A23, A19, A15, A11, A7, A3, D7, D3)

                   SPI Bus Cycle

16. This instruction is recommended when using the Dual or Quad Mode bit feature.
17. Dual output data:

IO0 = (D6, D4, D2, D0), (D6, D4, D2, D0)
IO1 = (D7, D5, D3, D1), (D7, D5, D3, D1)

      DOUT0            DOUT1

18. Quad output data:

IO0 = (D4, D0), (D4, D0), (D4, D0), (D4, D0)
IO1 = (D5, D1), (D5, D1), (D5, D1), (D5, D1)
IO2 = (D6, D2), (D6, D2), (D6, D2), (D6, D2)
IO3 = (D7, D3), (D7, D3), (D7, D3), (D7, D3)

         DOUT0 DOUT1 DOUT2 DOUT3

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19. The instruction is initiated by executing command code, followed by address bits into SI (SIO0) before DIN, and then input
      data to bidirectional IO pins (SIO0 ~ SIO3).
      Quad input data:

IO0 = (D4, D0), (D4, D0), (D4, D0), (D4, D0)
IO1 = (D5, D1), (D5, D1), (D5, D1), (D5, D1)
IO2 = (D6, D2), (D6, D2), (D6, D2), (D6, D2)
IO3 = (D7, D3), (D7, D3), (D7, D3), (D7, D3)

      DIN0  DIN1  DIN2  DIN3

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(1) Write Enable (WREN)

The Write Enable (WREN) instruction is for setting Write Enable Latch (WEL) bit. For those instructions like PP, 4PP, SE, BE32K, BE, CE,
WRSR, SBLK, SBULK, GBLK, GBULK, WRSCUR and WPSEL, which are intended to change the device content WEL bit should be set
every time after the WREN instruction setting the WEL bit.

The sequence of issuing WREN instruction is: CE goes low  sending WREN instruction code  CE goes high.
(Please refer to Figure 2-1 and Figure 2-2)

(2) Write Disable (WRDI)

The Write Disable (WRDI) instruction is to reset Write Enable Latch (WEL) bit.

The sequence of issuing WRDI instruction is: CE goes low  sending WRDI instruction code  CE goes high.
(Please refer to Figure 3-1 and Figure 3-2)

The WEL bit is reset by following situations:

      - Power-up
      - Completion of Write Disable (WRDI) instruction
      - Completion of Write Status Register (WRSR) instruction
      - Completion of Page Program (PP) instruction
      - Completion of Quad Page Program (4PP) instruction
      - Completion of Quad Page Program (single address) instruction
      - Completion of Dual Input Fast Program instruction
      - Completion of Sector Erase (SE) instruction
      - Completion of Block Erase 32KB (BE32K) instruction
      - Completion of Block Erase (BE) instruction
      - Completion of Chip Erase (CE) instruction
      - Program/Erase Suspend
      - Signal Block Lock (SBLK) instruction
      - Signal Block Unlock (SBULK) instruction
      - Gang Block Lock (GBLK) instruction
      - Gang Block Unlock (GBULK) instruction
      - Write Security Register (WRSCUR) instruction
      - Write Protect Selection (WPSEL) instruction

(3) Read Identification (RDID)

The RDID instruction is to read the manufacturer ID of 1-byte and followed by Device ID of 2-byte. The ESMT Manufacturer ID is 8CH,
the memory type ID is 25H as the first-byte device ID, and the individual device ID of second-byte ID are listed as table of "ID Definitions".
(Please refer to Table 8)

The sequence of issuing RDID instruction is: CE goes low  sending RDID instruction code  24-bits ID data out on SO  to end
RDID operation can drive CE to high at any time during data out.

While Program/Erase operation is in progress, it will not decode the RDID instruction, therefore there's no effect on the cycle of
program/erase operation which is currently in progress. When CE goes high, the device is at standby stage. (Please refer Figure 4)

(4) Read Status Register (RDSR)

The RDSR instruction is for reading Status Register Bits. The Read Status Register can be read at any time (even in
Program/Erase/Write Status Register condition). It is recommended to check the BUSY bit before sending a new instruction when a
Program, Erase, or Write Status Register operation is in progress.

The sequence of issuing RDSR instruction is: CE goes low  sending RDSR instruction code  Status Register data out on SO.
(Please refer to Figure 5-1 and Figure 5-2)

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(5) Write Status Register (WRSR)

The WRSR instruction is for changing the values of Status Register Bits. Before sending WRSR instruction, the Write Enable (WREN)
instruction must be decoded and executed to set the Write Enable Latch (WEL) bit in advance. The WRSR instruction can change the
value of Block Protect (BP3, BP2, BP1, BP0) bits to define the protected area of memory (as shown in Table 3). The WRSR also can set
or reset the Quad enable (QE) bit and set or reset the Block Protection Lock-Down (BPL) bit in accordance with Write Protection
( WP /SIO2) pin signal, but has no effect on bit1(WEL) and bit0 (BUSY) of the Status Register. The WRSR instruction cannot be
executed once the Hardware Protected Mode (HPM) is entered.

The sequence of issuing WRSR instruction is: CE goes low sending WRSR instruction code Status Register data on SI CE
goes high. (Please refer to Figure 6-1 and Figure 6-2)

The CE must go high exactly at the byte boundary; otherwise, the instruction will be rejected and not executed. The self-timed Write
Status Register cycle time (tW) is initiated as soon as Chip Enable ( CE ) goes high. The BUSY bit still can be check out during the Write
Status Register cycle is in progress. The BUSY sets 1 during the tW timing, and sets 0 when Write Status Register Cycle is completed,
and the Write Enable Latch (WEL) bit is reset.

                                                              Table 7. Protection Modes

             Mode            Status register condition       WP and BPL bit status                  Memory

Software protection mode  Status Register can be written in    WP =1 and BPL bit=0,   The protected area cannot be
             (SPM)         (WEL bit is set to "1") and the   or WP =0 and BPL bit=0,         program or erase.
                              BPL, BP0-BP3 bits can be
Hardware protection mode                 changed               or WP =1 and BPL=1     The protected area cannot be
             (HPM)                                                                           program or erase.
                            The BPL, BP0-BP3 of Status           WP =0, BPL bit=1
                          Register bits cannot be changed

Note: As defined by the values in the Block Protect (BP3, BP2, BP1, BP0) bits of the Status Register, as shown in Table 3.

As the above table showing, the summary of the Software Protected Mode (SPM) and Hardware Protected Mode (HPM).

Software Protected Mode (SPM):
- When BPL bit=0, no matter WP /SIO2 is low or high, the WREN instruction may set the WEL bit and can change the values of BPL,

   BP3, BP2, BP1, BP0. The protected area, which is defined by BP3, BP2, BP1, BP0, is at software protected mode (SPM).
- When BPL bit=1 and WP /SIO2 is high, the WREN instruction may set the WEL bit can change the values of BPL, BP3, BP2, BP1,

   BP0. The protected area, which is defined by BP3, BP2, BP1, BP0, is at software protected mode (SPM).

Note:
      If BPL bit=1 but WP /SIO2 is low, it is impossible to write the Status Register even if the WEL bit has previously been set. It is
      rejected to write the Status Register and not be executed.

Hardware Protected Mode (HPM):

- When BPL bit=1, and then WP /SIO2 is low (or WP /SIO2 is low before BPL bit=1), it enters the hardware protected mode (HPM).
   The data of the protected area is protected by software protected mode by BP3, BP2, BP1, BP0 and hardware protected mode by the
   WP /SIO2 to against data modification.

Note:
      To exit the hardware protected mode requires WP /SIO2 driving high once the hardware protected mode is entered. If the
      WP /SIO2 pin is permanently connected to high, the hardware protected mode can never be entered; only can use software
      protected mode via BP3, BP2, BP1, BP0. If the system enter QPI or set QE=1, the feature of HPM will be disabled.

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(6) Read Data Bytes (READ)

The read instruction is for reading data out. The address is latched on rising edge of SCK, and data shifts out on the falling edge of SCK
at a maximum frequency FRSCLK. The first address byte can be at any location. The address is automatically increased to the next higher
address after each byte data is shifted out, so the whole memory can be read out at a single READ instruction. The address counter rolls
over to 0 when the highest address has been reached.

The sequence of issuing READ instruction is: CS goes low  sending READ instruction code  3-byte address on SI  data out
on SO  to end READ operation can use CS to high at any time during data out. (Please refer to Figure 7)

(7) Read Data Bytes at Higher Speed (FAST_READ)

The Fast Read instruction is for quickly reading data out. The address is latched on rising edge of SCK, and data of each bit shifts out on
the falling edge of SCK at a maximum frequency FSCLK. The first address byte can be at any location. The address is automatically
increased to the next higher address after each byte data is shifted out, so the whole memory can be read out at a single Fast Read
instruction. The address counter rolls over to 0 when the highest address has been reached.

SPI mode
The sequence of issuing Fast Read instruction is: CE goes low  sending Fast Read instruction code  3-byte address on SI
1-dummy byte (default) address on SI  data out on SO  to end Fast Read operation can use CE to high at any time during data
out. (Please refer to Figure 8-1)

QPI mode
The sequence of issuing Fast Read instruction is: CE goes low  sending Fast Read instruction code, 2 cycle  24-bit address on
SIO3~SIO0  4 dummy cycle  data out interleave on SIO3~SIO0  to end QPI Fast Read operation can use CE to high at any
time during data out. (Please refer to Figure 8-2)

In the performance-enhancing mode, M[7:4] must be toggling with M[3:0] ; likewise M[7:0]=A5h, 5Ah, F0h or 0Fh can make this mode
continue and reduce the next 4READ instruction. Once M[7:4] is no longer toggling with M[3:0]; likewise M[7:0]=FFh, 00h, AAh or 55h
and afterwards CE is raised and then lowered, the system then will escape from performance enhance mode and return to normal
operation.

While Program/Erase/Write Status Register cycle is in progress, Fast Read instruction is rejected without any impact on the
Program/Erase/Write Status Register current cycle.

(8) Fast Read Dual I/O (2READ)

The 2READ instruction enable double throughput of Serial Flash in read mode. The address is latched on rising edge of SCK, and data
of every two bits (interleave on 2 I/O pins) shift out on the falling edge of SCK at a maximum frequency FTSCLK1. The first address byte
can be at any location. The address is automatically increased to the next higher address after each byte data is shifted out, so the
whole memory can be read out at a single 2READ instruction. The address counter rolls over to 0 when the highest address has been
reached. Once writing 2READ instruction, the following address/dummy/data out will perform as 2-bit instead of previous 1-bit.

The sequence of issuing 2READ instruction is: CE goes low  sending 2READ instruction  24-bit address interleave on SIO1 &
SIO0  4 dummy cycles on SIO1 & SIO0  data out interleave on SIO1 & SIO0  to end 2READ operation can use CE to high at
any time during data out (Please refer to Figure 9).

While Program/Erase/Write Status Register cycle is in progress, 2READ instruction is rejected without any impact on the
Program/Erase/Write Status Register current cycle.

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(9) Fast Read Quad I/O (4READ)

The 4READ instruction enable quad throughput of Serial Flash in read mode. A Quad Enable (QE) bit of Status Register must be set to
"1" before sending the 4READ instruction. The address is latched on rising edge of SCK, and data of every four bits (interleave on 4 I/O
pins) shift out on the falling edge of SCK at a maximum frequency FTSCLK2. The first address byte can be at any location. The address is
automatically increased to the next higher address after each byte data is shifted out, so the whole memory can be read out at a single
4READ instruction. The address counter rolls over to 0 when the highest address has been reached. Once writing 4READ instruction,
the following address/dummy/data out will perform as 4-bit instead of previous 1-bit.

SPI mode
The sequence of issuing 4READ instruction is: CE goes low  sending 4READ instruction  24-bit address interleave on
SIO3,~SIO0  2+4 dummy cycles  data out interleave on SIO3, SIO2, SIO1 & SIO0  to end 4READ operation can use CE to
high at any time during data out. (Please refer to Figure 10-1)

W4READ instruction (E7) is also available is SPI mode for 4 I/O read. The sequence is similar to 4READ, but with only 4 dummy cycles.
The clock rate runs at 84MHz.

QPI mode
The sequence of issuing 4READ instruction is: CE goes low  sending 4READ instruction 24-bit address interleave on SIO3~SIO0
2+4 dummy cycles  data out interleave on SIO3~SIO0  to end 4READ operation can use CE to high at any time during data
out. (Please refer to Figure 10-2)

Another sequence of issuing 4 READ instruction especially useful in random access is : CE goes low  sending 4READ instruction
3-bytes address interleave on SIO3, SIO2, SIO1 & SIO0  performance enhance toggling bit M[7:0]  4 dummy cycles  data
out still CE goes high  CE goes low (reduce 4 Read instruction)  24-bit random access address (Please refer to Figure 22).

In the performance-enhancing mode, M[7:4] must be toggling with M[3:0] ; likewise M[7:0]=A5h, 5Ah, F0h or 0Fh can make this mode
continue and reduce the next 4READ instruction. Once M[7:4] is no longer toggling with M[3:0]; likewise M[7:0]=FFh, 00h, AAh or 55h
and afterwards CE is raised and then lowered, the system then will escape from performance enhance mode and return to normal
operation.

While Program/Erase/Write Status Register cycle is in progress, 4READ instruction is rejected without any impact on the
Program/Erase/Write Status Register current cycle.

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(10) Burst Read

The device supports Burst Read in both SPI and QPI mode. To set the Burst length, following command operation is required Issuing
command: "C0h" in the first Byte (8-clocks), following 4 clocks defining wrap around enable with "0h" and disable with"1h".

Next 4 clocks is to define wrap around depth. Definition as following table:

Data      Wrap Around     Wrap Depth        Data          Wrap Around  Wrap Depth
1xh              No              X          00h                  Yes       8-byte
1xh              No              X          01h                  Yes      16-byte
1xh              No              X          02h                  Yes      32-byte
1xh              No              X          03h                  Yes      64-byte

The wrap around unit is defined within the 256-byte page, with random initial address. It's defined as "wrap-around mode disable" for the
default state of the device. To exit wrap around, it is required to issue another "C0" command in which data=`1xh". Otherwise, wrap
around status will be retained until power down or reset command. To change wrap around depth, it is required to issue another "C0"
command in which data="0xh". QPI "0Bh" "EBh" and SPI "EBh" "E7h" support wrap around feature after wrap around enable. The device
id default without Burst read.

SPI Mode

          CE

                   MODE3  0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
          SCK MODE0

          SIO             1 1 0 0 0 0 0 0 HHHHL L L L

QPI Mode

                          CE

                                   MODE3    012 3
                          SCK MODE0

                       SIO3~ SIO0           C0 H0 L0
                                                 MSB LSB

                          MSB = Most Significant Bit
                          LSB = Least Significant Bit

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(11) Performance Enhance Mode

The device could waive the command cycle bits if the two cycle bits after address cycle toggles. (Please note Figure 11-1 and Figure
11-2)

Performance enhance mode is supported in both SPI and QPI mode. In QPI mode, "EBh" "0Bh" and SPI "EBh" "E7h" commands support
enhance mode. The performance enhance mode is not supported in dual I/O mode.

After entering enhance mode, following CE go high, the device will stay in the read mode and treat CE go low of the first clock as
address instead of command cycle.

To exit enhance mode, a new fast read command whose first two dummy cycles is not toggle then exit. Or issue "FFh" command to exit
enhance mode.

(12) Mode Bit Reset (FFh)

To conduct the Performance Enhance Mode Reset operation in SPI mode, FFh command code, 8 clocks, should be issued in Signal I/O
sequence. In QPI mode, FFFFFFFFh command code, 8 clocks, in 4 I/O should be issue (Please refer to Figure 23)

(13) Sector Erase (SE)

The Sector Erase (SE) instruction is for erasing the data of the chosen sector to be "1". The instruction is used for any 4K-byte sector. A
Write Enable (WREN) instruction must execute to set the Write Enable Latch (WEL) bit before sending the Sector Erase (SE). Any
address of the sector (see table of memory organization) is a valid address for Sector Erase (SE) instruction. The CE must go high
exactly at the byte boundary (the latest eighth of address byte been latched-in); otherwise, the instruction will be rejected and not
executed.

Address bits [AMS-A12] (AMS is the most significant address) select the sector address.

The sequence of issuing SE instruction is: CE goes low  sending SE instruction code  3-byte address on SI  CE goes high.
(Please refer to Figure 14-1 and Figure 14-2)

The self-timed Sector Erase Cycle time (TSE) is initiated as soon as CE goes high. The BUSY bit still can be check out during the
Sector Erase cycle is in progress. The BUSY sets 1 during the TSE timing, and sets 0 when Sector Erase Cycle is completed, and the
Write Enable Latch (WEL) bit is reset. If the sector is protected by BP3, BP2, BP1, BP0 bits, the Sector Erase (SE) instruction will not be
executed on the sector.

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(14) 32K Byte Block Erase (BE32K)

The 32K Byte Block Erase (BE32K) instruction is for erasing the data of the chosen block to be "1". The instruction is used for 32K-byte
block erase operation. A Write Enable (WREN) instruction must execute to set the Write Enable Latch (WEL) bit before sending the
Block Erase (BE32K). Any address of the block (see table of memory organization) is a valid address for Block Erase (BE32K)
instruction. The CE must go high exactly at the byte boundary (the latest eighth of address byte been latched-in); otherwise, the
instruction will be rejected and not executed.

The sequence of issuing BE32K instruction is: CE goes low  sending BE32K instruction code  3-byte address on SI  CE
goes high. (Please refer to Figure 15-1 and Figure 15-2)

The self-timed Block Erase Cycle time (TBE1) is initiated as soon as Chip Enable ( CE ) goes high. The BUSY bit still can be check out
during the Block Erase cycle is in progress. The BUSY sets 1 during the TBE1 timing, and sets 0 when Block Erase Cycle is completed,
and the Write Enable Latch (WEL) bit is reset. If the block is protected by BP3, BP2, BP1, BP0 bits, the Block Erase (BE32K) instruction
will not be executed on the block.

(15) 64K Byte Block Erase (BE)

The 64K Byte Block Erase (BE) instruction is for erasing the data of the chosen block to be "1". The instruction is used for 64K-byte block
erase operation. A Write Enable (WREN) instruction must execute to set the Write Enable Latch (WEL) bit before sending the Block
Erase (BE). Any address of the block (Please refer to table of memory organization) is a valid address for Block Erase (BE) instruction.
The CE must go high exactly at the byte boundary (the latest eighth of address byte been latched-in); otherwise, the instruction will be
rejected and not executed.

The sequence of issuing BE instruction is: CE goes low  sending BE instruction code  3-byte address on SI  CE goes high.
(Please refer to Figure 16-1 and Figure 16-2)

The self-timed Block Erase Cycle time (TBE2) is initiated as soon as CE goes high. The BUSY bit still can be check out during the
Block Erase cycle is in progress. The BUSY sets 1 during the TBE2 timing, and sets 0 when Block Erase Cycle is completed, and the
Write Enable Latch (WEL) bit is reset. If the block is protected by BP3, BP2, BP1, BP0 bits, the Block Erase (BE) instruction will not be
executed on the block.

(16) Chip Erase (CE)

The Chip Erase (CE) instruction is for erasing the data of the whole chip to be "1". A Write Enable (WREN) instruction must execute to
set the Write Enable Latch (WEL) bit before sending the Chip Erase (CE). The CE must go high exactly at the byte boundary,
otherwise the instruction will be rejected and not executed.

The sequence of issuing CE instruction is: CE goes low  sending CE instruction code  CE goes high.
(Please refer to Figure 17-1 and Figure 17-2)

The self-timed Chip Erase Cycle time (TCE) is initiated as soon as CE goes high. The BUSY bit still can be check out during the Chip
Erase cycle is in progress. The BUSY sets 1 during the TCE timing, and sets 0 when Chip Erase Cycle is completed, and the Write
Enable Latch (WEL) bit is reset. If the chip is protected by BP3, BP2, BP1, BP0 bits, the Chip Erase (CE) instruction will not be executed.
It will be only executed when BP3, BP2, BP1, BP0 all set to "0".

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(17) Page Program (PP)

The Page Program (PP) instruction is for programming the memory to be "0". A Write Enable (WREN) instruction must execute to set the
Write Enable Latch (WEL) bit before sending the Page Program (PP). The device programs only the last 256 data bytes sent to the
device. If the entire 256 data bytes are going to be programmed, A7-A0 (The eight least significant address bits) should be set to 0. If the
eight least significant address bits (A7-A0) are not all 0, all transmitted data going beyond the end of the current page are programmed
from the start address of the same page (from the address A7-A0 are all 0). If more than 256 bytes are sent to the device, the data of the
last 256-byte is programmed at the request page and previous data will be disregarded. If less than 256 bytes are sent to the device, the
data is programmed at the requested address of the page without effect on other address of the same page.

The sequence of issuing PP instruction is: CE goes low  sending PP instruction code  3-byte address on SI  at least 1-byte
on data on SI  CE goes high. (Please refer to Figure 12-1 and Figure 12-2)

The CE must be kept to low during the whole Page Program cycle; The CE must go high exactly at the byte boundary (the latest
eighth bit of data being latched in), otherwise the instruction will be rejected and will not be executed.

The self-timed Page Program Cycle time (TPP) is initiated as soon as CE goes high. The BUSY bit still can be check out during the
Page Program cycle is in progress. The BUSY sets 1 during the TPP timing, and sets 0 when Page Program Cycle is completed, and
the Write Enable Latch (WEL) bit is reset. If the page is protected by BP3, BP2, BP1, BP0 bits, the Page Program (PP) instruction will not
be executed.

(18) Quad Page Program (4PP)

The Quad Page Program (4PP) instruction is for programming the memory to be "0". A Write Enable (WREN) instruction must execute to
set the Write Enable Latch (WEL) bit and Quad Enable (QE) bit must be set to "1" before sending the Quad Page Program (4PP). The
Quad Page Programming takes four pins: SIO0, SIO1, SIO2, and SIO3 as address and data input, which can improve programmer
performance and the effectiveness of application of lower clock less than 33MHz. For system with faster clock, the Quad Page Program
cannot provide more actual favors, because the required internal page program time is far more than the time data flows in. Therefore,
we suggest that while executing this command (especially during sending data), user can slow the clock speed down to 33MHz below.
The other function descriptions are as same as standard page program.

The sequence of issuing 4PP instruction is: CE goes low  sending 4PP instruction code  3-byte address on SIO[3:0]  at least
1-byte on data on SIO[3:0]  CE goes high.

(19) Deep Power-down (DP)

The Deep Power-down (DP) instruction is for setting the device on the minimizing the power consumption (to entering the Deep
Power-down mode), the standby current is reduced from ISB1 to ISB2). The Deep Power-down mode requires the Deep Power-down (DP)
instruction to enter, during the Deep Power-down mode, the device is not active and all Write/Program/Erase instruction are ignored.
When CE goes high, it's only in deep power-down mode not standby mode. It's different from Standby mode.

The sequence of issuing DP instruction is: CE goes low  sending DP instruction code  CE goes high.
(Please refer to Figure 18-1 and Figure 18-2)

Once the DP instruction is set, all instruction will be ignored except the Release from Deep Power-down mode (RDP) and Read
Electronic Signature (RES) instruction and software reset command. (those instructions allow the ID being reading out). When
Power-down, or software reset command the deep power-down mode automatically stops, and when power-up, the device automatically
is in standby mode. For DP instruction, the CE must go high exactly at the byte boundary (the latest eighth bit of instruction code been
latched-in); otherwise, the instruction will not executed. As soon as CE goes high, a delay of TDP is required before entering the Deep
Power-down mode.

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(20) Release from Deep Power-down (RDP), Read Electronic Signature (RES)

The Release from Deep Power-down (RDP) instruction is terminated by driving CE High. When CE is driven High, the device is put
in the Stand-by Power mode. If the device was not previously in the Deep Power-down mode, the transition to the Stand-by Power mode
is immediate. If the device was previously in the Deep Power-down mode, though, the transition to the Stand-by Power mode is delayed
by TRES2, and CE must remain High for at least TRES2 (max), as specified in Table 15. AC Characteristics. Once in the Stand-by Power
mode, the device waits to be selected, so that it can receive, decode and execute instructions. The RDP instruction is only for releasing
from Deep Power Down Mode.

RES instruction is for reading out the old style of 8-bit Electronic Signature, whose values are shown as table of ID Definitions. This is
not the same as RDID instruction. It is not recommended to use for new design. For new design, please use RDID instruction.

The sequence is shown as Figure 19-1, Figure 19-2, Figure 20-1 and Figure 20-2. Even in Deep power-down mode, the RDP and RES
are also allowed to be executed, only except the device is in progress of program/erase/write cycle; there's no effect on the current
program/erase/write cycle in progress.

The RES instruction is ended by CE goes high after the ID has been read out at least once. The ID outputs repeatedly if continuously
send the additional clock cycles on SCK while CE is at low. If the device was not previously in Deep Power-down mode, the device
transition to standby mode is immediate. If the device was previously in Deep Power-down mode, there's a delay of TRES2 to transit to
standby mode, and CE must remain high at least TRES2 (max). Once in the standby mode, the device waits to be selected, so it can be
receive, decode, and execute instruction.

(21) Read Electronic Manufacturer ID & Device ID (REMS)

The REMS instruction is an alternative to the Release from Power-down/Device ID instruction that provides both the JEDEC assigned
manufacturer ID and the specific device ID.

The REMS instruction is very similar to the Release from Power-down/Device ID instruction. The instruction is initiated by driving the
CE pin low and shift the instruction code "90h" followed by two dummy bytes and one bytes address (A7~A0). After which, the
Manufacturer ID for ESMT (8Ch) and the Device ID are shifted out on the falling edge of SCK with most significant bit (MSB) first as
shown in Figure 21. The Device ID values are listed in Table 8 of ID Definitions. If the one-byte address is initially set to 01h, then the
device ID will be read first and then followed by the Manufacturer ID. The Manufacturer and Device IDs can be read continuously,
alternating from one to the other. The instruction is completed by driving CE high.

(22) QPI ID Read (QPIID)

The QPIID Read instruction identifies the devices as F25D08QA and manufacturer as ESMT. The sequence of issue QPIID instruction is
CE goes low  sending QPI ID instruction  Data out on SO  CE goes high. Most significant bit (MSB) first.

Immediately following the command cycle the device outputs data on the falling edge of the SCK signal. The data output stream is
continuous until terminated by a low-to-high transition of CE . The device outputs three bytes of data: manufacturer, device type, and
device ID.

                                                   Table 8. ID Definitions

Command Type     manufacturer ID                    F25D08QA            memory density
RDID (JEDEC ID)          8C
                                                   memory type                   34
        RES        electronic ID                          25       in secured OTP mode &
       REMS               34
                                            in secured OTP mode &           lock down
                 manufacturer ID                  non lock down                  F4
                         8C                               74
                                                     device ID
                                                          34

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(23) Enter Secured OTP (ENSO)

The ENSO instruction is for entering the additional 512 bytes secured OTP mode. The additional 512 bytes secured OTP is independent
from main array, which may use to store unique serial number for system identifier. After entering the Secured OTP mode, and then
follow standard read or program, procedure to read out the data or update data. The Secured OTP data cannot be updated again once it
is lock-down.

The sequence of issuing ENSO instruction is: CE goes low  sending ENSO instruction to enter Secured OTP mode  CE goes
high.

Please note that WRSR/WRSCUR commands are not acceptable during the access of secure OTP region, once security OTP is lock
down, only read related commands are valid.

(24) Exit Secured OTP (EXSO)

The EXSO instruction is for exiting the additional 512 bytes secured OTP mode.
The sequence of issuing EXSO instruction is: CE goes low sending EXSO instruction to exit Secured OTP mode CE goes high.

(25) Read Security Register (RDSCUR)

The RDSCUR instruction is for reading the value of Security Register bits. The Read Security Register can be read at any time (even in
Program/Erase/Write Status Register/Write Security Register condition) and continuously.

The sequence of issuing RDSCUR instruction is: CE goes low  sending RDSCUR instruction  Security Register data out on
SO CE goes high.

The definition of the Security Register bits is as below:

Secured OTP Indicator bit. The Secured OTP indicator bit shows the chip is locked by factory before ex- factory or not. When it is "0", it
indicates non-factory lock; "1" indicates factory-lock.

Lock-down Secured OTP (LDSO) bit. By writing WRSCUR instruction, the LDSO bit may be set to "1" for customer lock-down purpose.
However, once the bit is set to "1" (lock-down), the LDSO bit and the 512 bytes Secured OTP area cannot be update any more. While it
is in 512 bytes secured OTP mode, main array access is not allowed.

                                   Table 9. Security Register Definition

  bit7              bit6           bit5                    bit4      bit3           bit2               bit1             bit0
WPSEL             E_FAIL
                                   P_FAIL                  Reserved      Erase        Program         LDSO        Secured OTP
                                                                     Suspend bit    Suspend bit    (indicate if    indicator bit
                                                                                                   lock-down)

0 = normal         0 = normal       0 = normal            -          0 = Erase     0 = Program         0 = not   0 = non-factory
  WP mode         Erase succeed        Program                           is not         is not        lock-down          lock
1 = individual     1 = individual      succeed                                                     1 = lock-down
                                     1= indicate                     suspended      suspended                        1 = factory
     mode           Erase failed   Program failed                      1= Erase     1= Program         (cannot           lock
(default = 0)      (default = 0)    (default = 0)                    suspended      suspended      program/erase
                                                                     (default = 0)  (default = 0)
                                                                                                         OTP)

Non-volatile bit  Volatile bit     Volatile bit            Volatile  Volatile bit   Volatile bit   Non-volatile bit Non-volatile bit
     (OTP)                                                    bit
                                                                                                   (OTP)          (OTP)

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                                                                                                   Revision: 1.1  24/69
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(26) Write Security Register (WRSCUR)

The WRSCUR instruction is for setting the values of Security Register Bits. The WREN (Write Enable) instruction is required before
issuing WRSCUR instruction. The WRSCUR instruction may change the values of bit1 (LDSO bit) for customer to lock-down the 512
bytes Secured OTP area. Once the LDSO bit is set to "1", the Secured OTP area cannot be updated any more. The LDSO bit is an OTP
bit. Once the LDSO bit is set, the value of LDSO bit can not be altered any more.

The sequence of issuing WRSCUR instruction is: CE goes low  sending WRSCUR instruction  CE goes high.

The CE must go high exactly at the boundary; otherwise, the instruction will be rejected and not executed.

(27) Write Protection Selection (WPSEL)

When the system accepts and executes WPSEL instruction, the bit 7 in security register will be set. The WREN (Write Enable)
instruction is required before issuing WPSEL instruction. It will activate SBLK, SBULK, RDBLOCK, GBLK, GBULK etc instructions to
conduct block lock protection and replace the original Software Protect Mode (SPM) use (BP3~BP0) indicated block methods.

The sequence of issuing WPSEL instruction is: CE goes low  sending WPSEL instruction to enter the individual block protect mode
CE goes high.

Every time after the system is powered-on, and the Security Register bit 7 is checked to be WPSEL=1, all the blocks or sectors will be
write protected by default. User may only unlock the blocks or sectors via SBULK and GBULK instruction. Program or erase functions
can only be operated after the Unlock instruction is conducted.

Once WPSEL is set, it cannot be changed.

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WPSEL instruction function flow is as follows:

                                                WPSEL Flow

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(28) Single Block Lock/Unlock Protection (SBLK/SBULK)

These instructions are only effective after WPSEL was executed. The SBLK instruction is for write protection a specified block (or sector)
of memory, using AMS-A16 or (AMS-A12) address bits to assign a 64Kbyte block (or 4K bytes sector) to be protected as read only. The
SBULK instruction will cancel the block (or sector) write protection state. This feature allows user to stop protecting the entire block (or
sector) through the chip unprotect command (GBULK).

The WREN (Write Enable) instruction is required before issuing SBLK/SBULK instruction.
The sequence of issuing SBLK/SBULK instruction is: CE goes low  send SBLK/SBULK (36h/39h) instruction  send 3 address
bytes assign one block (or sector) to be protected on SI pin  CE goes high. The CE must go high exactly at the byte boundary,
otherwise the instruction will be rejected and not be executed.

SBLK/SBULK instruction function flow is as follows:

                                                                     Block Lock Flow

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                                            Block Unlock Flow

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(29) Read Block Lock Status (RDBLOCK)

This instruction is only effective after WPSEL was executed. The RDBLOCK instruction is for reading the status of protection lock of a
specified block (or sector), using AMS-A16 (or AMS-A12) address bits to assign a 64K bytes block (4K bytes sector) and read protection
lock status bit which the first byte of Read-out cycle. The status bit is"1" to indicate that this block has been protected, that user can
read only but cannot write/program /erase this block. The status bit is "0" to indicate that this block hasn't be protected, and user can
read and write this block.

The sequence of issuing RDBLOCK instruction is: CE goes low  send RDBLOCK (3Ch) instruction  send 3 address bytes to
assign one block on SI pin  read block's protection lock status bit on SO pin  CE goes high.

(30) Gang Block Lock/Unlock (GBLK/GBULK)

These instructions are only effective after WPSEL was executed. The GBLK/GBULK instruction is for enable/disable the lock
protection block of the whole chip.

The WREN (Write Enable) instruction is required before issuing GBLK/GBULK instruction.

The sequence of issuing GBLK/GBULK instruction is: CE goes low  send GBLK/GBULK (7Eh/98h) instruction  CE goes
high.

The CE must go high exactly at the byte boundary, otherwise, the instruction will be rejected and not be executed.

(31) Program/ Erase Suspend/ Resume

The device allow the interruption of Sector-Erase, Block-Erase or Page-Program operations and conduct other operations. Details as
follows.

To enter the suspend / resume mode: issuing B0h for suspend; 30h for resume (SPI/QPI all acceptable).
Read security register bit2 (PSB) and bit3 (ESB) (please refer to Table 9) to check suspend ready information.
Suspend to suspend ready timing: 20us.
Resume to another suspend timing: 1ms.

ESB bit (Erase Suspend Bit) indicates the status of Erase suspend operation. When issue a suspend command during erase operation
ESB=1, when erase operation resumes, ESB will be reset to "0".

(31-1) Erase Suspend

Erase suspend allow the interruption of all erase operations.

After erase suspend, WEL bit will be clear, only read related, resume and reset command can be accepted. (including: 03h, 0Bh, BBh,
EBh, E7h, 9Fh, 90h, 05h, 2Bh, B1h, C1h, 3Ch, 30h, 66h, 99h, C0h, 00h, ABh )

After issue erase suspend command, latency time 20us is needed before issue another command. For "Suspend to Read", "Resume
to Read", "Resume to Suspend" timing specification please note Figure 26-1, Figure 26-2 and Figure 26-3.

ESB bit (Erase Suspend Bit) indicates the status of Erase suspend operation. When issue a suspend command during program
operation ESB=1, when erase operation resumes, ESB will be reset to "0".

When ESB bit is issued, the Write Enable Latch (WEL) bit will be reset. See Figure 26-1 for Suspend to Read latency.

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(31-2) Program Suspend

Program suspend allows the interruption of all program operations.

After program suspend, WEL bit will be cleared, only read related, resume and reset command can be accepted. (including: 03h, 0Bh,
BBh, EBh, E7h, 9Fh, 90h, 05h, 2Bh, B1h, C1h,3Ch, 30h, 66h, 99h, C0h, 00h, ABh )

After issue program suspend command, latency time 20us is needed before issue another command.
For "Suspend to Read", "Resume to Read", "Resume to Suspend" timing specification please note Figure 26-1, Figure 26-2 and
Figure 26-3.

PSB bit (Program Suspend Bit) indicates the status of Program suspend operation. When issue a suspend command during program
operation PSB=1, when program operation resumes, PSB will be reset to "0".

(32) Write-Resume

The Write operation is being resumed when Write-Resume instruction issued. ESB or PSB (suspend status bit) in Status Register will
be changed back to "0"

The operation of Write-Resume is as follows: CE drives low  send write resume command cycle (30h)  drive CE high. By
polling Busy Bit in Status Register, the internal write operation status could be checked to be completed or not. The user may also wait
the time lag of TSE, TBE, TPP for Sector-erase, Block-erase or Page-programming. WREN (command "06" is not required to issue
before resume. Resume to another suspend operation requires latency time of 1ms.

When Erase Suspend is being resumed, the WEL bit need to be set again if user desire to conduct the program or erase operation.

Please note that, if "performance enhance mode" is executed during suspend operation, the device can not be resume. To restart the
write command, disable the "performance enhance mode" is required. After the "performance enhance mode" is disable, the
write-resume command is effective.

(33) No Operation (NOP)

The No Operation command only cancels a Reset Enable command. NOP has no impact on any other command.

(34) Software Reset (Reset-Enable (RSTEN) and Reset (RST))

The Reset operation is used as a system (software) reset that puts the device in normal operating Ready mode. This operation
consists of two commands: Reset-Enable (RSTEN) and Reset (RST).

To reset the F25D08QA the host drives CE low, sends the Reset-Enable command (66h), and drives CE high. Next, the host
drives CE low again, sends the Reset command (99h), and drives CE high.

The Reset operation requires the Reset-Enable command followed by the Reset command. Any command other than the Reset
command after the Reset-Enable command will disable the Reset-Enable.

A successful command execution will reset the device to SPI stand-by read mode, which are their respective default states, see Figure
27. A device reset during an active Program or Erase operation aborts the operation, which can cause the data of the targeted address
range to be corrupted or lost. Depending on the prior operation, the reset timing may vary. Recovery from a Write operation requires
more latency time than recovery from other operations.

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(35) Fast Read Dual Output

The Fast Read Dual Output instruction enable double data output in read mode. The address is latched on rising edge of SCK, and data
of every two bits (interleave on 2 I/O pins) shift out on the falling edge of SCK at a maximum frequency FTSCLK1. The first address byte
can be at any location. The address is automatically increased to the next higher address after each byte data is shifted out, so the
whole memory can be read out at a single Fast Read Dual Output instruction. The address counter rolls over to 0 when the highest
address has been reached. Once writing Fast Read Dual Output instruction, the following data out will perform as 2-bit instead of
previous 1-bit.

The sequence of issuing Fast Read Dual Output instruction is: CE goes low  sending Fast Read Dual Output instruction  24-bit
address interleave on SIO0  8 dummy cycles  data out interleave on SIO1 & SIO0  to end Fast Read Dual Output operation can
use CE to high at any time during data out (Please refer to Figure 28).

While Program/Erase/Write Status Register cycle is in progress, Fast Read Dual Output instruction is rejected without any impact on
the Program/Erase/Write Status Register current cycle.

(36) Fast Read Quad Output

The Fast Read Quad Output instruction enable quad data output in read mode. A Quad Enable (QE) bit of Status Register must be set to
"1" before sending the Fast Read Quad Output instruction. The address is latched on rising edge of SCK, and data of every four bits
(interleave on 4 I/O pins) shift out on the falling edge of SCK at a maximum frequency FTSCLK1. The first address byte can be at any
location. The address is automatically increased to the next higher address after each byte data is shifted out, so the whole memory can
be read out at a single Fast Read Quad Output instruction. The address counter rolls over to 0 when the highest address has been
reached. Once writing Fast Read Quad Output instruction, the following data out will perform as 4-bit instead of previous 1-bit.

The sequence of issuing Fast Read Quad Output instruction is: CE goes low  sending Fast Read Quad Output instruction 24-bit
address interleave on SIO0  8 dummy cycles  data out interleave on SIO3, SIO2, SIO1 & SIO0  to end Fast Read Quad Output
operation can use CE to high at any time during data out. (Please refer to Figure 29)

While Program/Erase/Write Status Register cycle is in progress, Fast Read Quad Output instruction is rejected without any impact on
the Program/Erase/Write Status Register current cycle.

(37) Quad Page Program (single address)

The Quad Page Program (single address) instruction is for programming the memory to be "0". A Write Enable (WREN) instruction must
execute to set the Write Enable Latch (WEL) bit and Quad Enable (QE) bit must be set to "1" before sending the Quad Page Program
(single address). The Quad Page Program (single address) takes four pins: SIO0, SIO1, SIO2, and SIO3 as data input, which can
improve programmer performance and the effectiveness of application of lower clock less than 33MHz. For system with faster clock, the
Quad Page Program (single address) cannot provide more actual favors, because the required internal page program time is far more
than the time data flows in. Therefore, we suggest that while executing this command (especially during sending data), user can slow the
clock speed down to 33MHz below. The other function descriptions are as same as standard page program.

The sequence of issuing Quad Page Program (single address) instruction is: CE goes low  sending Quad Page Program (single
address) instruction code  24-bit address interleave on SIO0  at least 1-byte on data on SIO[3:0]  CE goes high.

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(38) Daul Input Fast Program

The Dual Input Fast Program instruction is for programming the memory to be "0". A Write Enable (WREN) instruction must execute to
set the Write Enable Latch (WEL) bit must be set to "1" before sending the Dual Input Fast Program. The Dual Input Fast Program
takes two pins: SIO0, SIO1 as data input, which can improve programmer performance and the effectiveness of application of lower clock
less than 33MHz. For system with faster clock, the Dual Input Fast Program cannot provide more actual favors, because the required
internal page program time is far more than the time data flows in. Therefore, we suggest that while executing this command (especially
during sending data), user can slow the clock speed down to 33MHz below. The other function descriptions are as same as standard
page program.

The sequence of issuing Dual Input Fast Program instruction is: CE goes low  sending Dual Input Fast Program instruction code
24-bit address interleave on SIO0  at least 1-byte on data on SIO[1:0]  CE goes high.

(39) Read SFDP Mode (RDSFDP)

The Serial Flash Discoverable Parameter (SFDP) standard provides a consistent method of describing the functional and feature
capabilities of serial flash devices in a standard set of internal parameter tables. These parameter tables can be interrogated by host
system software to enable adjustments needed to accommodate divergent features from multiple vendors. The concept is similar to the
one found in the Introduction of JEDEC Standard, JESD68 on CFI.

SPI mode
The sequence of issuing RDSFDP instruction is same as FAST_READ: CE goes low  send RDSFDP instruction (5Ah)  send
3-byte address on SI pin  send 1 dummy byte on SI pin  read SFDP code on SO  to end RDSFDP operation can use CE to
high at any time during data out. (Please refer to Figure 32)

SFDP is a standard of JEDEC. JESD216. v1.0.

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Table 10: Signature and Parameter Identification Data Values

        Description             Comment                            Add    DW Add   Data1          Data (h)
                                                                  (Byte)    (Bit)  (h/b)             53h
SFDP Signature                  Fixed: 50444653h                            07:00   53h              46h
                                                                   00h      15:08   46h              44h
                                                                            23:16   44h              50h
                                                                   01h      31:24   50h              00h
                                                                            07:00   00h              01h
                                                                   02h      15:08   01h              01h
                                                                            23:16   01h             FFh
                                                                  03h       31:24   FFh              00h
                                                                                                     00h
SFDP Minor Revision Number      Start from 00h                    04h       07:00   00h              01h

SFDP Major Revision Number      Start from 01h                    05h       15:08   00h              09h
                                                                                                     30h
Number of Parameter Headers Start from 00h                        06h       23:16   01h              00h
                                                                                                     00h
Unused                          Contains 0xFFh and can never      07h       31:24   09h             FFh
ID number (JEDEC)               be changed                                  07:00   30h             8Ch
                                                                            15:08   00h              00h
                                00h: it indicates a JEDEC         08h       23:16   00h              01h
                                specified header.                           31:24   FFh
                                                                            07:00   8Ch              04h
Parameter Table Minor Revision  Start from 0x00h                  09h       15:08   00h              60h
Number                                                                                               00h
                                                                            23:16   01h              00h
Parameter Table Major Revision  Start from 0x01h                  0Ah                               FFh
Number                                                                      31:24   04h
                                                                            07:00   60h
Parameter Table Length          How many DWORDs in the            0Bh       15:08   00h
(in double word)                Parameter table                             23:16   00h
                                                                            31:24   FFh
                                                                  0Ch

Parameter Table Pointer (PTP)   First address of JEDEC Flash      0Dh
                                Parameter table

                                                                  0Eh

Unused                          Contains 0xFFh and can never      0Fh
                                be changed

ID number ( manufacturer ID)    it indicates manufacturer ID      10h

Parameter Table Minor Revision  Start from 0x00h                  11h
Number

Parameter Table Major Revision  Start from 0x01h                  12h
Number

Parameter Table Length          How many DWORDs in the            13h
(in double word)                Parameter table

                                                                  14h

Parameter Table Pointer (PTP)   First address of Flash Parameter  15h
                                table

                                                                  16h

Unused                          Contains 0xFFh and can never      17h
                                be changed

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                                                                                   Revision: 1.1  33/69
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Table 11: Parameter Table (0): JEDEC Flash Parameter Table

        Description             Comment                                Add                DW Add   Data1          Data (h)
                                                                      (Byte)                (Bit)  (h/b)            E5h
                                                                                            01:00   01b
Block/Sector Erase sizes        00: Reserved, 01: 4KB erase,
Write Granularity               10: Reserved,                                                 02     1b
                                11: not support 4KB erase
                                                                                              03     0b
                                0: 1Byte, 1: 64Byte or larger
                                                                                              04
Write Enable Instruction        0: Nonvolatile status bit
                                                                                            07:05
Requested for Writing to Volatile 1: Volatile status bit                                    15:08

Status Registers                (BP status register bit)              30h                     16
                                                                                            18:17
Write Enable Opcode Select for  0: use 50h opcode,                                                 0b
Writing to Volatile Status                                                                    19
Registers                       1: use 06h opcode                                             20
                                                                                              21
                                Note: If target flash status                                  22
                                register is nonvolatile, then bits 3                          23
                                and 4 must be set to 00b.                                   31:24
                                                                                            31:00
Unused                          Contains 111b and can never be                              04:00  111b
                                changed                                                     07:05
                                                                                            15:08
4KB Erase Opcode                                                                     31h    20:16  20h            20h
(1-1-2) Fast Read 2             0=not support, 1=support                                    23:21
                                                                                            31:24  0b

Address Bytes Number used in    00: 3Byte only, 01: 3 or 4Byte,                                    00b
addressing flash array          10: 4Byte only, 11: Reserved

Double Transfer Rate (DTR)      0=not support, 1=support                                           0b
Clocking                                                                                                             F0h

(1-2-2) Fast Read               0=not support, 1=support              32h                          1b

(1-4-4) Fast Read               0=not support, 1=support                                           1b

(1-1-4) Fast Read               0=not support, 1=support                                           1b

Unused                                                                                             1b

Unused                                                                33h                          FFh            FFh

Flash Memory Density                                                  37h:34h                          007FFFFFh
(1-4-4) Fast Read Number of                                             38h
Wait states 3                   0 0000b: Wait states (Dummy                                        0 0100b
(1-4-4) Fast Read Number of     Clocks) not support                                                                      44h
Mode Bits 4
                                000b: Mode Bits not support                                          010b

(1-4-4) Fast Read Opcode                                              39h                          EBh            EBh

(1-1-4) Fast Read Number of     0 0000b: Wait states (Dummy                                        0 1000b
                                                                                                                         48h
Wait states                     Clocks) not support                   3Ah
                                                                                                     010b
(1-1-4) Fast Read Number of     000b: Mode Bits not support
Mode Bits

(1-1-4) Fast Read Opcode                                              3Bh                          6Bh            6Bh

Elite Semiconductor Memory Technology Inc.                                                         Publication Date: Jul. 2013

                                                                                                   Revision: 1.1  34/69
ESMT                                                                                             F25D08QA

Table 11: Parameter Table (0): JEDEC Flash Parameter Table - Continued

        Description          Comment                               Add                  DW Add    Data1         Data (h)
                                                                  (Byte)                  (Bit)    (h/b)
                                                                                          04:00  0 1000b           48h
(1-1-2) Fast Read Number of  0 0000b: Wait states (Dummy
                                                                                          07:05    010b           3Bh
Wait states                  Clocks) not support                  3Ch                     15:08    3Bh
                                                                                          20:16  0 0100b           04h
(1-1-2) Fast Read Number of  000b: Mode Bits not support
Mode Bits                                                                                 23:21    000b           BBh
                                                                                          31:24    BBh
(1-1-2) Fast Read Opcode                                          3Dh                               0b            FEh
                                                                                            00     111b
(1-2-2) Fast Read Number of  0 0000b: Wait states(Dummy                                   03:01     1b           0xFFh
                                                                                                   111b          0xFFh
Wait states                  Clocks) not support                  3Eh                       04    0xFFh
                                                                                          07:05   0xFFh            00h
(1-2-2) Fast Read Number of  000b: Mode Bits not support                                  31:08  0 0000b
Mode Bits                                                                                 15:00                   FFh
                                                                                          20:16    000b          0xFFh
(1-2-2) Fast Read Opcode                                          3Fh                              FFh
                                                                                          23:21   0xFFh            44h
(2-2-2) Fast Read            0=not support, 1=support                                     31:24  0 0100b
                                                                                          15:00                   EBh
Unused                                                                             40h    20:16    010b           0Ch
(4-4-4) Fast Read            0=not support, 1=support                                              EBh             20h
                                                                                          23:21    0Ch             0Fh
Unused                                                                                    31:24    20h             52h
                                                                                          07:00    0Fh             10h
Unused                                                            43h:41h                 15:08    52h            D8h
                                                                                          23:16    10h             00h
Unused                                                            45h:44h                 31:24    D8h            FFh
                                                                                          07:00    00h
(2-2-2) Fast Read Number of  0 0000b: Wait states (Dummy                                  15:08    FFh
                                                                                          23:16
Wait states                  Clocks) not support                  46h                     31:24

(2-2-2) Fast Read Number of  000b: Mode Bits not support
Mode Bits

(2-2-2) Fast Read Opcode                                          47h

Unused                                                            49h:48h

(4-4-4) Fast Read Number of  0 0000b: Wait states (Dummy

Wait states                  Clocks) not support                  4Ah

(4-4-4) Fast Read Number of  000b: Mode Bits not support
Mode Bits

(4-4-4) Fast Read Opcode                                          4Bh
Sector Type 1 Size
                             Sector/block size = 2^N bytes 5      4Ch
                             0x00b: this sector type don't exist

Sector Type 1 erase Opcode                                        4Dh

Sector Type 2 Size           Sector/block size = 2^N bytes        4Eh
                             0x00b: this sector type don't exist

Sector Type 2 erase Opcode                                        4Fh

Sector Type 3 Size           Sector/block size = 2^N bytes        50h
                             0x00b: this sector type don't exist

Sector Type 3 erase Opcode                                        51h

Sector Type 4 Size           Sector/block size = 2^N bytes        52h
                             0x00b: this sector type don't exist

Sector Type 4 erase Opcode                                        53h

Elite Semiconductor Memory Technology Inc.                                                       Publication Date: Jul. 2013

                                                                                                 Revision: 1.1  35/69
ESMT                                                                                    F25D08QA

Table 12: Parameter Table (1): Flash Parameter Table

Description                         Comment                         Add    DW Add   Data1          Data (h)
                                                                   (Byte)    (Bit)  (h/b)
VCC Supply Maximum Voltage          2000h=2.000V                                                      00h
VCC Supply Minimum Voltage          2700h=2.700V                  61h:60h    07:00   00h              20h
                                    3600h=3.600V                             15:08   20h
                                                                                                      50h
                                    1650h=1.650V                  63h:62h  23:16     50h              16h
                                    2250h=2.250V                           31:24     16h
                                    2350h=2.350V
                                    2700h=2.700V

HW RESET pin                        0=not support, 1=support               00       1b

HW HOLD pin                         0=not support, 1=support      65h:64h    01           1b       F99Dh
Deep Power Down Mode                0=not support, 1=support         66h     02                     C0h
SW Reset                            0=not support, 1=support         67h     03           1b
                                    Should be issue Reset Enable                          1b
SW Reset Opcode                     (66h) before Reset cmd.       6Bh:68h  11:04    1001 1001b
                                    0=not support, 1=support                            (99h)
Program Suspend/Resume              0=not support, 1=support                 12           1b
Erase Suspend/Resume                                                         13           1b
Unused                              0=not support, 1=support                 14           1b
Wrap-Around Read mode                                                        15           1b
Wrap-Around Read mode               08h:support 8B wrap-around
Opcode                              read                                   23:16         C0h
                                    16h:8B&16B
Wrap-Around Read data length        32h:8B&16B&32B                         31:24    64h            64h
                                    64h:8B&16B&32B&64B
Individual block lock               0=not support, 1=support                 00           1b       C8D9h
Individual block lock bit           0=Volatile, 1=Nonvolatile                01                      FFh
(Volatile/Nonvolatile)                                                                    0b
                                    0=protect, 1=unprotect                 09:02
Individual block lock Opcode        0=not support, 1=support                        0011 0110b
                                    0=not support, 1=support                 10         (36h)
Individual block lock Volatile      0=not support, 1=support                 11
protect bit default protect status                                           12           0b
Secured OTP                                                                  13
Read Lock                                                                  15:14          1b
Permanent Lock                                                             31:16          0b
Unused                                                                                    0b
Unused                                                                                   11b
                                                                                         FFh

Notes:

1. h/b is hexadecimal or binary.
2. (x-y-z) means I/O mode nomenclature used to indicate the number of active pins used for the opcode (x), address (y), and data (z).

      At the present time, the only valid Read SFDP instruction modes are: (1-1-1), (2-2-2), and (4-4-4).
3. Wait States is required dummy clock cycles after the address bits or optional mode bits.
4. Mode Bits is optional control bits that follow the address bits. These bits are driven by the system controller if they are specified. (eg,

      read performance enhance toggling bits)
5. 4KB=2^0Ch,32KB=2^0Fh,64KB=2^10h
6. Memory within the SFDP address space that has not yet been defined or used, default to all 0xFFh.
7. The maximum clock rate=33MHz when reading SFDP area.

Elite Semiconductor Memory Technology Inc.                                          Publication Date: Jul. 2013

                                                                                    Revision: 1.1  36/69
ESMT                                        F25D08QA

POWER-ON STATE

The device is at below states when power-up:
      - Standby mode (please note it is not deep power-down mode)
      - Write Enable Latch (WEL) bit is reset

The device must not be selected during power-up and power-down stage unless the VDD achieves below correct level:
      - VDD minimum at power-up stage and then after a delay of TVSL
      - GND at power-down

Please note that a pull-up resistor on CE may ensure a safe and proper power-up/down level.

An internal power-on reset (POR) circuit may protect the device from data corruption and inadvertent data change during power up
state. When VDD is lower than VWI (POR threshold voltage value), the internal logic is reset and the flash device has no response to
any command.

For further protection on the device, after VDD reaching the VWI level, a TPUW time delay is required before the device is fully accessible
for commands like Write Enable (WREN), Page Program (PP), Quad Page Program (4PP), Quad Page Program (single address),
Dual Input Fast Program, Sector Erase (SE), Block Erase 32KB (BE32K), Block Erase (BE), Chip Erase (CE), WRSCUR and Write
Status Register (WRSR). If the VDD does not reach the VDD minimum level, the correct operation is not guaranteed. The write, erase,
and program command should be sent after the below time delay:

      - TPUW after VDD reached VWI level
      - TVSL after VDD reached VDD minimum level

The device can accept read command after VDD reached VDD minimum and a time delay of TVSL, even time of TPUW has not passed.
Please refer to the figure of "power-up timing".

Note:
      - To stabilize the VDD level, the VDD rail decoupled by a suitable capacitor close to package pins is recommended. (generally
         around 0.1uF)

- At power-down stage, the VDD drops below VWI level, all operations are disabled and device has no response to any command.

The data corruption might occur during the stage while a write, program, erase cycle is in progress.

Elite Semiconductor Memory Technology Inc.  Publication Date: Jul. 2013

                                            Revision: 1.1  37/69
ESMT                                                                  F25D08QA

      CE

              MODE3                                   0 12 3 45 67
      SCK MODE0

      SI                                                     06

                                                      MSB

      SO                                              HIGH IMPEDANCE

Figure 2-1: Write Enable (WREN) Sequence (SPI Mode)

                                            CE

                                                      MODE3      01

                                            SCK MODE0

      SIO3~ SIO0                                                 06

Figure 2-2: Write Enable (WREN) Sequence (QPI Mode)

      CE

              MODE3                                   0 12 3 45 67
      SCK MODE0

      SI                                                     04

                                                      MSB

      SO                                              HIGH IMPEDANCE

Figure 3-1: Write Disable (WRDI) Sequence (SPI Mode)

Elite Semiconductor Memory Technology Inc.                            Publication Date: Jul. 2013

                                                                      Revision: 1.1  38/69
ESMT                                                                                                      F25D08QA

                                            CE

                                                      MODE3   01

                                            SCK MODE0

                           SIO3~ SIO0                         04

Figure 3-2: Write Disable (WRDI) Sequence (QPI Mode)

      CE              0 1 2 3 4 5 6 7 8 9 10 11 12 13 1415 1617 1819 2021 22 23 24 25 2627 2829 3031

              MODE3
      SCK MODE0

      SI                   9F

                      MSB

                       HIGH IMPEDANCE                     8C       Memory type       Memory density
      SO

                                            MSB               MSB               MSB

Figure 4: Read Identification (RDID) Sequence (SPI Mode)

      CE              0 1 2 3 4 5 6 7 8 9 10 11 12 13 14

               MODE3
      SCK MODE0

      SI                                    05

                      MSB

                                      HIGH IMPEDANCE             Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0
      SO                                                      MSB

                                                                       Status Register Data Out

Figure 5-1: Read Status Register (RDSR) Sequence (SPI Mode)

Elite Semiconductor Memory Technology Inc.                                           Publication Date: Jul. 2013

                                                                                     Revision: 1.1        39/69
ESMT                                                                                                     F25D08QA

                         CE                 0 12 3

                                 MODE3
                         SCK MODE0

                     SIO3~SIO0              05 H0 L0

                                            MSB               LSB

                                            Status Register
                                            Data Out (Byte)

Figure 5-2: Read Status Register (RDSR) Sequence (QPI Mode)

CE

         MODE3  0 12 3 45 67                                  0 1 23 45 67 89
SCK MODE0

SI                   06                                                      01         Stauts Register
                                            HIGH IMPEDANCE                                    Data In
                MSB
                                                                                    76543210

                                                                                 MSB

SO

Figure 6-1: Write Enable (WREN) and Write Status Register (WRSR) Sequence (SPI Mode)

                         CE                 0 12 3

                                  MODE3
                         SCK MODE0

                         SIO0               C4, C0 4 0
                         SIO1
                         SIO2               C5, C1 5 1
                         SIO3               C6, C2 6 2
                                            C7, C3 7 3
                                             CMD Status Register
                                            (01H) Data In (Byte)

Figure 6-2: Write Status Register (WRSR) Sequence (QPI Mode)

Elite Semiconductor Memory Technology Inc.                                            Publication Date: Jul. 2013

                                                                                      Revision: 1.1      40/69
ESMT                                                                                                                                F25D08QA

CE

         MODE3      0 12 3 45 67 8                      15 1 6 23 24               31 32 3 9 40 47 48 55 56 63 64 70
SCK MODE0

    SI                       03       ADD.              ADD.                A DD.
                                   MSB
                MSB

                                 HIGH IMPEDANCE                                       N              N+1         N+2        N+ 3          N+4

SO                                                                                    D OU T         DOUT        DOUT       D OU T        D OU T

                                                                            MSB

Figure 7: Read Sequence

CE

        MODE3   0 12 3 45 67 8             15 16 23 24                      31 32 39 40 47 48 55 56 63 64 71 72                                   80
SCK MODE0

SI                       0B        ADD.                 ADD.  A DD.                X

               MSB                 MSB

                                        HIGH IMPEDANCE                                         N           N+1        N+2         N+3     N+4
SO                                                                                           D OU T        DOUT       DOUT        D OU T  D OU T
                                                                                      MSB

                 Note : X = Dummy Byte : 8 Clocks Input Dummy (VIL or VIH)

Figure 8-1: Fast Read Sequence (SPI Mode)

                    CE             0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

                            MODE3
                    SCK MODE0

                SIO3~SIO0          0B A5 A4 A3 A2 A1 A0 X X X X H0 L0 H1 L1 H2

                                                        24 bit address                                     MSB LSB MSB LSB MSB

                                                              Data In                                      Data Out 1 Data Out 2
                                                                                                                       (B yte)
                                                                                                           (B yt e)

Figure 8-2: Fast Read Sequence (QPI Mode)

Elite Semiconductor Memory Technology Inc.                                                                             Publication Date: Jul. 2013

                                                                                                                       Revision: 1.1                  41/69
ESMT                                                                                                                            F25D08QA

CE

         MODE3    0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24        27 28         31 32         35 36           39 40
SCK MODE0

                                                                                          IO0 switches from Input to Ouput

SIO0                              BB  22 20 18 16 14 12 10 8 6 4 2 0              6 42 0 64206 420 6420 64
SIO1             MSB
                                                                                    DOUT         DOU T          DOUT            DOUT         DOUT
                HIG H IMPEDANCE
                                                                                    N            N+1            N+2             N+ 3         N+ 4

                                      23 21 19 17 15 13 11 9 7 5 3 1              753175317 531 7531 75

                                             A23- 16  A15-8   A7- 0

Figure 9: Fast Read Dual I/O (2READ) Sequence

       CE

                MODE3  0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25
       SCK MODE0

                                                                           Dummy          IO0 switches from Input to Ouput

       SIO0                              EB           20 16 12 8 4 0 4 0          4 0 40 40
       SIO1              MSB
                       HIGH IMPE DANCE                21 17 13 9 5 1 5 1          5151 51

       SIO2            HIGH IMPEDANCE                 22 18 14 10 6 2 6 2         6262 62

       SIO3            HIGH IMP EDANCE                                            7373 73

                                                      23 19 15 11 7 3 7 3          N N+1 N+2
                                                                                  DOUT DOUT DOUT
                                                      A 23-0  M7 -0

Figure 10-1: Fast Read Quad I/O (4READ) Sequence (SPI Mode)

       CE              0 1 2 3 4 5 6 7 8 9 1 0 11 12 13 1 4 15 16 17

               MODE3
       SCK MODE0

       SIO3~SIO0       EB A5 A4 A3 A2 A1 A0 M7-4 M3-0 X X X X H0 L0 H1 L 1

                                             24 bit address                         4 dummy       MSB LSB MSB LSB
                                                    Data In
                                                                                                  Data Out 1 Data Out 2
                                                                                                                      ( Byte )
                                                                                                        (Byte)

Figure 10-2: Fast Read Quad I/O (4READ) Sequence (QPI Mode)

Elite Semiconductor Memory Technology Inc.                                                              Publication Date: Jul. 2013

                                                                                                        Revision: 1.1                              42/69
ESMT                                                                                                                               F25D08QA

                     CE

                         MODE3  0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
                SCK MODE0
                                                              Dummy         IO0 switches from Input to Ouput
                SIO0
                                20 16 1 2 8 4 0 4 0                  404 0 40

                     SIO1       21 1 7 13 9 5 1 5 1                  5151 51

                     SIO2       22 18 1 4 1 0 6 2 6 2                6262 62

                     S IO3      23 19 1 5 11 7 3 7 3                 7373 73

                                A23-0                  M7- 0           N N+1 N+2
                                                                     DOUT DOUT DOUT

                     Note: The mode b its [M3 -M0] are "don't care".
                            However , the IO pins sho uld be high-imped ance prior to the falling edg e of the first da ta clock.

Figure 11-1: Fast Read Quad I/O (4READ) enhance performance Sequence (SPI Mode)

      CE                    0 1 2 3 4 5 6 7 8 9 1 0 11 12 13 1 4 15

              MODE3
      SCK MODE0

SIO3~SIO0                A5 A4 A3 A2 A1 A0 M7-4 M3-0 X               XX       X H0 L0 H1 L1
                                      24 bit address                 4 dummy
                                             Data In                           MSB LSB MSB LSB

                                                                               Data O ut 1 Data Out 2
                                                                                                    (Byte)
                                                                                     (B yte)

Figure 11-2: Fast Read Quad I/O (4READ) enhance performance Sequence (QPI Mode)

CE                                                                                                          SS

         MODE3  0 12 3 45 67 8         15 16 23 24                   31 32 39                               SS
SCK MODE0                                                                                                   SS

SI                          02  ADD.                   ADD.          A DD.    DIN 0           DIN1                       DIN25 5

                MSB             MSB                                                                         SS

SO                              HIGH IMPEDANCE                                                                      MSB LSB

                                                                                                            SS

   Figure 12-1: Page Program (PP) Sequence (SPI Mode)                                               Publication Date: Jul. 2013

Elite Semiconductor Memory Technology Inc.

                                                                                                    Revision: 1.1                  43/69
ESMT                                                                                                              F25D08QA

        CE                                                                                                     SS
                MODE3
                       0 1 2 3 4 5 6 7 8 9 1 0 11 12 13 ...............................
        SCK MODE0
                                                                                                               SS
SIO3~SIO0
                                                             A1 A0 H0       L 0 H1  L1                   SS
                       02      A5   A4           A3  A2                                      H2    L2          H255 L255

                                                                                                         SS

                                             24 bit address          MSB LSB MSB LSB MSB LSB                 MSB LSB

                                                 Data In             Data In 1 Data In 2 Data In 3                Data In 256
                                                                                                                     (Byte)
                                                                     (Byte)        ( Byte )  (Byte)

Figure 12-2: Page Program (PP) Sequence (QPI Mode)

      CE

               MODE3           0 12 3 45 67 8                  15 1 6 17 18 19 20 21 22 23 2425
      SCK MODE0
                                                                                                     SS

                                                 MSB

      SIO0                            38             20 16 12 8 4 0 4 0 4 0 4 0 4 0 SS 4 0
                       MSB

      SIO1                                           2117 13 9 5 1 5 1 5 1 5 1 5 1 SS 5 1

      SIO2                                                                                         SS 6 2

                                SIO3                                                               SS 7 3

Figure 13: Quad Page Program (4PP) Sequence                  A2 3-0  DIN 0 DIN1 DIN2 DIN3                DIN25 5

      CE

                       MODE 3  01 23 45 67 8                         15 16         23 24           31

      SCK MODE0

      SI                                     20                ADD.          ADD.            ADD.

                               MSB                        MSB

      SO                                                     HIGH IMPEDANCE

Figure 14-1: Sector Erase (SE) Sequence (SPI Mode)

Elite Semiconductor Memory Technology Inc.                                                               Publication Date: Jul. 2013

                                                                                                         Revision: 1.1         44/69
ESMT                                                                                                   F25D08QA

                 CE                                 0 12 3 45 6 7

                         MODE3
                 SCK MODE0

                 SIO3~SIO0                          20 A5 A4 A3 A2 A1 A0

                                                              MSB

                                                                          24 bit address

                                                                                    Data In

Figure 14-2: Sector Erase (SE) Sequence (QPI Mode)

      CE

          MODE3  012345678                                     15 16        23 24                  31

      SCK MODE0

      SI                    52                           ADD.         ADD.                   ADD.

                 MSB                                MSB

      SO                                            HIGH IMPEDANCE

Figure 15-1: 32K-byte Block Erase (BE32K) Sequence (SPI Mode)

                 CE                         0 12 3 45 6 7

                         MODE3
                 SCK MODE0

          SIO3~SIO0                         52 A5 A4 A3 A2 A1 A0

                                                       MSB

                                                                  24 bit address

                                                                            Data In

Figure 15-2: 32K-byte Block Erase (BE32K) Sequence (QPI Mode)

Elite Semiconductor Memory Technology Inc.                                                             Publication Date: Jul. 2013

                                                                                                       Revision: 1.1  45/69
ESMT                                                                                               F25D08QA

      CE

          MODE3  012345678                                      15 16        23 24             31

      SCK MODE0

      SI                    D8                            ADD.         ADD.         ADD.

                 MSB                                 MSB

      SO                                             HIGH IMPEDANCE

Figure 16-1: 64K-byte Block Erase (BE) Sequence (SPI Mode)

                      CE                             0 12 3 45 6 7

                              MODE3
                      SCK MODE0

                 SIO3~SIO0                           D8 A5 A4 A3 A2 A1 A0

                                                               MSB

                                                                           24 bit address

                                                                                      Data In

Figure 16-2: 64K-byte Block Erase (BE) Sequence (QPI Mode)

                            CE

                               MODE3                      0 12 3 45 67
                      SCK MODE0

                            SI                              60 or C7

                                                     MSB

                            SO                       HIGH IMPEDANCE

   Figure 17-1: Chip Erase (CE) Sequence (SPI Mode)                                                Publication Date: Jul. 2013

Elite Semiconductor Memory Technology Inc.

                                                                                                   Revision: 1.1  46/69
ESMT                                                                                          F25D08QA

                             CE

                                                MODE3      01

                          SCK MODE0

                      SIO3~ SIO0                           60 or C7

Figure 17-2: Chip Erase (CE) Sequence (QPI Mode)

      CE

          MODE3  0 1 2 3 45 6 7                                           T DP

      SCK MODE0

      SI                                    B9

                 MSB

                                                                     Standby Current  Deep Power Down Current
                                                                                                    ( ISB 2)

Figure 18-1: Deep Power-down (DP) Instruction (SPI Mode)

                      CE                                             TDP

                             MODE3                     01

                      SCK MODE0

                 SIO3~ SIO0                            B9

                                                           Standby              Deep P ower
                                                           current              Down current

Figure 18-2: Deep Power-down (DP) Instruction (QPI Mode)

Elite Semiconductor Memory Technology Inc.                                                    Publication Date: Jul. 2013

                                                                                              Revision: 1.1    47/69
ESMT                                                                                                                                                 F25D08QA

CE

         MODE3  0 1 2 3 45 6 7 8 9                                          30 31 32 3 3 34 35 36 37 38
SCK MODE0
                                                                                                                                                     TRES2
  SI
                                                            SS

                                                            3 Dummy Bytes

                                AB                          SS

                     MSB                                    SS                      Electronic-Signature Data Out

                                       HIGH IMPEDANCE                       MSB
SO

                                                                                                                                    Deep Power Down Current  Standby
                                                                                                                                                  (ISB2)     C ur ren t

Figure 19-1: Read Electronic Signature (RES) Sequence (SPI Mode)

                CE                        0 1 2 3 4 5 6 78 9

                        MODE3
                SCK MODE0

                SIO3~SIO0                 AB A5 A4 A3 A2 A1 A0 H0 L0

                                                       MSB                       MSB LSB

                                                            24 bit address

                                                            Data In                 Data Out

                                                                            Deep Power Down Current Standby Current

Figure 19-2: Read Electronic Signature (RES) Sequence (QPI Mode)

                CE              0 1 2 3 45 6 7                                      T RES1

                         MODE3
                SCK MODE0

                SI                                     AB
                                     MSB                            HIGH IMPEDANCE

                SO

                                                                                                           Deep Power Down Current  Standby Current
                                                                                                                          ( ISB2)
                                                                                                                                    Publication Date: Jul. 2013
   Figure 20-1: Release from Deep Power Down (RDP) Instruction (SPI Mode)

Elite Semiconductor Memory Technology Inc.

                                                                                                                                    Revision: 1.1            48/69
ESMT                                                                                                                                     F25D08QA

                    CE                                            TRES1

                                            MODE3      01

                    SCK MODE0

                    SIO3~ SIO0                         AB

                                                                                                Deep Po wer         Standby
                                                                                               Down current          current

Figure 20-2: Release from Deep Power Down (RDP) Instruction (QPI Mode)

CE

    MODE3  0 12 34 56 78                    15 16 23 24           31 32                                      39 40   47 4 8       55 56  63

SCK MODE0

SI              90        00                       00       ADD1

           MSB                                         MSB

                    HIGH IMPEDANCE                                                                                                           HIGH

SO                                                                       8C                                  Device           8C  Device IMPEDA NCE
                                                                                                                ID                   ID

                                                                  MSB

    Note: The Manufacture's an d Device ID o utput stream i s continu ous until terminated by a low to high transition on CE.
           1. 00H will output the Manufacture's ID first a nd 01H will output Device ID first b efore toggling between the two.

Figure 21: Read Electronic Manufacture ID and Device ID (REMS) Sequence (SPI Mode)

Elite Semiconductor Memory Technology Inc.                                                                                    Publication Date: Jul. 2013

                                                                                                                              Revision: 1.1        49/69
ESMT                                                                                     F25D08QA

      CE

               MODE3  0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23
      SCK MODE0

                                                                  Dummy  IO0 switches from Input to Ouput

      SIO0                              E7      20 16 12 8 4 0           4 040 4 0
      SIO1              MSB
                      HIGH IMPE DANCE           21 17 13 9 5 1           5151 51

      SIO2            HIGH IMPEDANCE            22 18 14 10 6 2          6262 62

      SIO3            HIGH IMP EDANCE                                    7373 73

                                                23 19 15 11 7 3           N N+1 N+2
                                                                         DOUT DOUT DOUT
                                                          A 23-0

Figure 22: Fast Read Quad I/O (4 dummy cycles) Sequence (SPI Mode)

CE                  Mode bit Re set for Quad I/O
         MODE3
                    0 1 2 3 45 6 7
SCK MODE0
SIO0                              FF (SPI )
SIO 1                             FFFFFFFF (QPI)
                                  Don't Care (SPI)
SIO2                             FFFFFFFF (QPI )

SIO3                             Don't Care (SPI)
                                  FFFFFFFF (QPI)

                                   Don't Care (SPI)
                                   FFFFFFFF (QPI)

Figure 23: Mode Bit Reset Sequence (SPI and QPI Mode)

              CE            0 12 3 45 67               MODE3             01 23 45 67
                                                       MODE0
                     MODE3
            SCK MODE0

                SI                          66                                       99
                                                                    MSB
                            MSB

                SO                                     HIGH IMPEDANCE

   Figure 24-1: Reset Sequence (SPI Mode)                                                Publication Date: Jul. 2013

Elite Semiconductor Memory Technology Inc.

                                                                                         Revision: 1.1     50/69
ESMT                                                                                 F25D08QA

                                                            TC EH

          CE

                                        MODE3          01

          SCK MODE0

          SIO3~ SIO0                                   66                99

Figure 24-2: Reset Sequence (QPI Mode)

                                        CE

                                                MODE3      0 12 3 45 67
                                        SCK MODE0

                                        SI                  35

                                                       MSB

                                        SO             HIGH IMPEDANCE

Figure 25: Enable Quad I/O (EQIQ) Sequence

                                               Programe latency: 20us
                                               Erase latency: 20us

          Suspend Command                                              Read Command

      CE  [B0]

   Figure 26-1: Suspend to Read Latency                                              Publication Date: Jul. 2013

Elite Semiconductor Memory Technology Inc.

                                                                                     Revision: 1.1  51/69
ESMT                                                                                F25D08QA

                                              TSE / TBE / TPP

            Resume Command                                         Read Command

      CE                             [30]

Figure 26-2: Resume to Read Latency

                                              1ms

            Resume Command                                         Suspend Command
                                                                             [B0]
      CE                                [30]

Figure 26-3: Resume to Suspend Latency

                                                                                 Standy-by Mode

      CE                                66                     99  TRCR
                                                                   TRCP
                                                                   TRCE

      Mode

            TRCR: 20us (Recovery Time from Read)
            TRCP: 20us (Recovery Time from Progam)
            TRCE: 12ms (Recovery Time from Erase)

Figure 27: Software Reset Recovery

Elite Semiconductor Memory Technology Inc.                                       Publication Date: Jul. 2013

                                                                                 Revision: 1.1   52/69
ESMT                                                                                                                                                  F25D08QA

CE

        MODE3  0 12 34 56 78                      15 16 23 24        31 32 39 40         43 44                                   47 48         51 52         55 56
SCK MODE0

                                                                        Dummy            IO0 switches from In put to Ouput

SIO0                     3B                 ADD.  ADD.         ADD.            6420 6420 6420 64206 4
SIO1
               MSB                          MSB                                   DOUT          DOUT                                    DOU T         DOU T         D OUT

                                                                                      N         N+ 1                                    N+ 2          N+3           N+4

                             HIGH IMPEDANCE                                    75317531 7531 753175

                      Note: The input data durin g the dummy clocks is "don't care".
                              However , the IO0 pin should be high-impedance prior to the falling edge of the first data clock.

Figure 28: Fast Read Dual Output Sequence

       CE

                  MODE3  0 12 3 45 67 8                    15 16 23 24         31 32 39 40 4142 43 44 45 46 47 48
       SCK MODE0

                                                                               Dummy                                             IO0 switches from Input to Ouput

       SIO0                             6B           ADD.   ADD.        A DD.            4 0 4 0 4 0 40 4 0
                         MSB                     MSB

       SIO1                                 HIGH IMPEDANCE                               51515151 51

       SIO2                                 HIGH IMPEDANCE                                                                              62

       SIO3                                 HIGH IMPEDANCE                                                                              73

                                                                                           N N+1 N+2 N+3 N+4
                                                                                         DOU T DOUT DOUT DOU T DOUT

       Note: The input data du ring the dummy clocks is "don't care".
              However , the IO pins should be high-impeda nce pri or to the falling edge of the first data clock.

Figure 29: Fast Read Quad Output Sequence

Elite Semiconductor Memory Technology Inc.                                                                                              Publication Date: Jul. 2013

                                                                                                                                        Revision: 1.1                      53/69
ESMT                                                                                                             F25D08QA

      CE

               MODE3  0 12 3 45 67 8                   15 1 6 23 24  31 32 33 34 35 36 37 3839
      SCK MODE0
                                                                                                    SS

      SIO0                           32          ADD.   ADD. A DD. 4 0 4 0 4 0 4 0 SS 4 0
      SIO1            MSB                    MSB                               5 1 5 1 5 1 5 1 SS 5 1

      SIO2                                                                                SS 6 2

      SIO3                                                                                SS 7 3

                                                                     DIN0 DIN1 DIN2 DIN3                DIN2 55

Figure 30: Quad Page Program (single address) Sequence

CE

         MODE3        0 12 3 45 67 8                   15 1 6 23 24  31 32 33 34 35 36 37 3839
SCK MODE0
                                                                                                    SS

SIO0                  A2                     ADD.       ADD.         A DD. 6 4 2 0 6 4 2 0 SS 2 0
SIO1
                MSB                          MSB

                          HIGH IMPEDANCE                             7 5 3 1 7 5 3 1 SS 3 1

                                                                     DIN 0                D I N1                 DIN 255

Figure 31: Dual Input Fast Program Sequence

Elite Semiconductor Memory Technology Inc.                                                Publication Date: Jul. 2013

                                                                                                        Revision: 1.1     54/69
ESMT                                                                                             F25D08QA

CE

        MODE3  0 12 3 45 67 8        15 16 23 24               31 32 39 40 47 48 55 56 63 64 71 72              80
SCK MODE0

SI                  5A         ADD.                     ADD.  A DD.  X

               MSB      MSB

                                        HIGH IMPENANCE                           N   N+1   N+2   N+3      N+4
SO                                                                             DOUT  DOUT  DOUT  DOUT     DOUT
                                                                        MSB

    Note : X = Dummy Byte : 8 Clocks Input Dummy (VIL or VIH)

Figure 32: Read Serial Flash Discoverable Parameter (RDSFDP) Sequence

Elite Semiconductor Memory Technology Inc.                                                 Publication Date: Jul. 2013

                                                                                           Revision: 1.1            55/69
ESMT                                                                                                                     F25D08QA

ELECTRICAL SPECIFICATIONS

Absolute Maximum Stress Ratings

(Applied conditions are greater than those listed under "Absolute Maximum Stress Ratings" may cause permanent damage to the device.
This is a stress rating only and functional operation of the device at these conditions or conditions greater than those defined in the
operational sections of this datasheet is not implied. Exposure to absolute maximum stress rating conditions may affect device
reliability.)

Storage Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -65C to +150C
D. C. Voltage on Any Pin to Ground Potential . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.5V to VDD+0.5V
Transient Voltage (<20 ns) on Any Pin to Ground Potential . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.5V to VDD+1.0V

TABLE 13: AC CONDITIONS OF TEST

Input Rise/Fall Time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 ns
Output Load . . . . . . . . . . . . . . . . . . . . . . . . CL = 15 pF for 75MHz
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .CL = 30 pF for 50MHz
See Figures 38 and 39

TABLE 14: OPERATING RANGE               Symbol                                                 Value            Unit
                                           VDD
                Parameter                  TA                                                  1.65~2           V
   Operating Supply Voltage
   Ambient Operating Temperature                                                               -40 ~ +85        

TABLE 15: DC OPERATING CHARACTERISTICS

Symbol               Parameter                                    Limits                                                   Test Condition
                                                          Min                                                   CE =0.1 VDD/0.9 VDD, SO=open
IDDR1                                                         Typ.                            Max        Unit  CE =0.1 VDD/0.9 VDD, SO=open
        Read Current @ 84MHz                                                                              mA
IDDR2                                                         10                              15         mA

IDDW   Read Current @ 104MHz                                  15                              20

IDDE   Program and Write Status                               15                              20         mA CE =VDD
        Register Current
ISB1                                                          15                              20         mA CE =VDD
ISB2   Sector and Block Erase Current
ILI                                                           15                              20         mA CE =VDD
ILO    Chip Erase Current
VIL                                        25                 30                              50         A CE =VDD, VIN =VDD or VSS
VIH    Standby Current
VOL                                       -0.5                5                               15         A CE =VDD, VIN =VDD or VSS
VOH    Deep Power Down Current         0.8 x VDD
        Input Leakage Current            VDD-0.2                                               2         A VIN=GND to VDD, VDD=VDD Max
        Output Leakage Current
        Input Low Voltage                                                                      2         A VOUT=GND to VDD, VDD=VDD Max
        Input High Voltage
        Output Low Voltage                                                                     0.2 x VDD V
        Output High Voltage
                                                                                               VDD +0.4 V

                                                                                               0.2        V IOL=100uA

                                                                                                          V IOH=-100 A

Elite Semiconductor Memory Technology Inc.                                                                      Publication Date: Jul. 2013

                                                                                                                Revision: 1.1             56/69
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TABLE 16: LATCH UP CHARACTERISTIC

Symbol     Parameter                          Minimum                 Unit  Test Method

ILTH1      Latch Up                           100 + IDD               mA    JEDEC Standard 78

Note 1: This parameter is measured only for initial qualification and after a design or process change that could affect this parameter.

TABLE 17: CAPACITANCE (TA = 25C, f=1 MHz, other pins open)

Parameter                                  Description                      Test Condition Maximum

COUT1      Output Pin Capacitance                                           VOUT = 0V          8 pF
CIN1       Input Capacitance                                                 VIN = 0V          6 pF

Note 1: This parameter is measured only for initial qualification and after a design or process change that could affect this parameter.

TABLE 18: AC OPERATING CHARACTERISTICS

Symbol                             Parameter                          Min. Typ. Max. Unit

FSCLK      Serial Clock Frequency for FAST_READ, PP, SE, BE, CE, DP,          104 MHz
           RES, RDP, WREN, WRDI, RDID, RDSR, WRSR instruction
FRSCLK                                                                         33 MHz
FTSCLK1    Serial Clock Frequency for READ instruction                         84 MHz
FTSCLK25                                                                    84/ 104 MHz
           Serial Clock Frequency for 2READ instruction
TSCKH                                                                                    ns
           Serial Clock Frequency for 4READ instruction                                  ns
TSCKL                                                                                    ns
                                     Serial (FSCLK)                   4.5                ns
TCLCH2                                                                                  V/ns
TCHCL2     Serial Clock High Time                                                       V/ns
TCES1                                                                                    ns
TCEH1                                Normal Read (FRSCLK)             12                 ns
TCHS1                                                                                    ns
TCHH1                                Serial (FSCLK)                   4.5                ns
                                                                                         ns
TCPH       Serial Clock Low Time                                                         ns
                                                                                8 ns
TCHZ                                 Normal Read (FRSCLK)             12                 ns
TCLZ                                                                                     ns
TDS        Clock Rise Time (peak to peak)                             0.1                ns
TDH                                                                                      ns
THLS       Clock Fall Time (peak to peak)                             0.1                ns
THHS
           CE Active Setup Time                                       5

           CE Active Hold Time                                        5

           CE Not Active Setup Time                                   5

           CE Not Active Hold Time                                    5

                                     Read                             12

           CE High Time              Write / Erase / Program          30

           CE High to High-Z Output

           SCK Low to Low-Z Output                                    0

           Data In Setup Time                                         2

           Data In Hold Time                                          5

           HOLD Low Setup Time                                        5

           HOLD High Setup Time                                       5

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                                                                            Revision: 1.1            57/69
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TABLE 18: AC OPERATING CHARACTERISTICS - Continued

Symbol                          Parameter           Min. Typ. Max. Unit

THLH    HOLD Low Hold Time                          5  ns

THHH    HOLD High Hold Time                         5  ns
THZ3    HOLD Low to High-Z Output
TLZ3    HOLD High to Low-Z Output                      8 ns

                                                       8 ns

TOH     Output Hold from SCK Change                 0  ns

TV      Output Valid from SCK     Loading: 30pF         8 ns
                                  Loading: 15pF         6 ns
TWHSL4                                                 20 ns
TSHWL4  Write Protect Setup Time before CE Low         100 ns
TDP3                                                   10 us
TRES13  Write Protect Hold Time after CE High          10 us
TRES23                                                 10 us
TSUS3   CE High to Deep Power Down Mode                20 us

        CE High to Standby Mode ( for DP)

        CE High to Standby Mode (for RES)

        CE High to next Instruction after Suspend

TRCR    Recovery time to read                          20 us

TRCP    Recovery time to program                       20 us

TRCE    Recovery time to erase                         12 ms

Note:

1. Relative to SCK.
2. TSCKH + TSCKL must be less than or equal to 1/ FCLK.
3. Value guaranteed by characterization, not 100% tested in production.
4. Only applicable as a constraint for a Write Status Register instruction when Block- Protection-Look (BPL) bit is set at 1.
5. When dummy cycle = 4, clock rate = 84 MHz; when dummy cycle = 6, clock rate =104 MHz

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                                                       Revision: 1.1                                                           58/69
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TABLE 19: ERASE AND PROGRAMMING PERFORMANCE

                                                                          Limit

              Parameter     Symbol                Typ2                           Max3   Unit

Sector Erase Time (4KB)                     TSE   30                             200     ms
Block Erase Time (32KB)                                                                  ms
Block Erase Time (64KB)                     TBE1  100                            200     ms
Chip Erase Time                                                                           s
Write Status Register Time                  TBE2  130                            250     ms
Page Programming Time                                                                    ms
Erase/Program Cycles1                       TCE   2                              6     Cycles
Data Retention                                                                         Years
                                            TW                                   40

                                            TPP   0.4                            0.8

                                                  100,000                        -

                                                  20                             -

Notes:        Not 100% Tested, Excludes external system level over head.
          1.  Typical values measured at 25C, 1.8V.
          2.  Maximum values measured at 85C, 1.65V.
          3.

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                                                                                       Revision: 1.1  59/69
ESMT                                        F25D08QA

Figure 33: Serial Input Timing Diagram

Figure 34: Serial Output Timing Diagram

Elite Semiconductor Memory Technology Inc.  Publication Date: Jul. 2013

                                            Revision: 1.1  60/69
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                 CE
               SCK

                 SO
                  SI
             HOLD
   Figure 35: HOLD Timing Diagram

WP                                 TWHSL                                 TSHWL
CE
SCK

SI

               HIGH IMPEDANCE
SO

Figure 36: Write Protect setup and hold timing during WRSR when BPL = 1

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                                                                                Revision: 1.1  61/69
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                 VDD

      VDD (max)

                                                Program, Erase and Write command is ignored
                                                     CE must track VDD

      VDD (min)                                         TVSL Read command Device is fully
                                                              is allowed
                        Reset                                                                accessible
                        State
             VWI

                                                        TPUW

                                                                                                                                                                      Time

Figure 37: Power-Up Timing Diagram

Table 20: Power-Up Timing and VWI Threshold

      Parameter                                 Symbol  Min.  Max.                           Unit
                                                        300
  VDD(min) to CE low                            TVSL                                         us
  Time Delay before Write instruction           TPUW      1
  Write Inhibit Threshold Voltage                VWI      1   10                             ms
Note: These parameters are characterized only.
                                                              1.4                            V

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                                                                                                Revision: 1.1                                                               62/69
ESMT                                                                            F25D08QA

                                Input timing reference level               Output timing reference level

      0.8VDD                                0. 7V DD                 AC         0. 5V DD
      0.2VDD                                0.3VDD            Measurement

                                                                   Level

                                Note : Input pulse rise and fall time are <5ns

Figure 38: AC Input/Output Reference Waveforms

Figure 39: A Test Load Example

Elite Semiconductor Memory Technology Inc.                                      Publication Date: Jul. 2013

                                                                                Revision: 1.1             63/69
ESMT                                                                                                      F25D08QA

PACKING DIMENSIONS
8-LEAD SOIC ( 150 mil )

    8                                       5

                                                         E  H                                  GAUGE PLANE

                                                                    0   L                                 0.25
                                                                          DETAIL "X"
                                                                                                                          C
    1                                             4
                    b                e

                                  D

                                                     A2  A

                                                     A1                      "X"                          L1

                                     SEATING PLANE

                 Dimension in mm     Dimension in inch              Dimension in mm   Dimension in inch
Symbol
                                                            Symbol
               Min Norm Max
                                     Min Norm Max                   Min Norm Max      Min Norm Max

A   1.35 1.60 1.75 0.053 0.063 0.069 D                              4.80 4.90 5.00    0.189 0.193 0.197

A1  0.10 0.15 0.25 0.004 0.006 0.010                           E    3.80 3.90 4.00    0.150 0.154 0.157
                                                                    0.40 0.66 0.86
A2  1.25 1.45 1.55 0.049 0.057 0.061                           L                      0.016 0.026 0.034
                                                                            1.27 BSC
b   0.33 0.406 0.51 0.013 0.016 0.020 e                                                                   0.050 BSC

c   0.19 0.203 0.25 0.0075 0.008 0.010 L1                           1.00 1.05 1.10    0.039 0.041 0.043

H   5.80 6.00 6.20 0.228 0.236 0.244                                0  ---  8       0                  ---                8

Controlling dimension : millimenter

Elite Semiconductor Memory Technology Inc.                                            Publication Date: Jul. 2013

                                                                                      Revision: 1.1                              64/69
ESMT                                                                                                       F25D08QA

PACKING DIMENSIONS                                                                                   
8-LEAD SOIC 200 mil ( official name 208 mil )

         8                                   5

                                                            E1  E

         1                                           4

               b                             e

                                          D

                                                        A2  A

                                                            A1              L
                                                                                 L1
                                             SEATING PLANE
                                                                                         DETAIL "X"

                 Dimension in mm     Dimension in inch                  Dimension in mm              Dimension in inch
Symbol
                                                                Symbol
               Min Norm Max
                                     Min Norm Max                       Min Norm Max                 Min Norm Max

A   ---  --- 2.16                    ---     --- 0.085 E                7.70 7.90 8.10               0.303 0.311 0.319

A1  0.05 0.15 0.25                0.002 0.006 0.010 E1                  5.18 5.28 5.38               0.204 0.208 0.212
                                  0.067 0.071 0.075 L                   0.50 0.65 0.80
A2  1.70 1.80 1.91                                                                                   0.020 0.026 0.032

b   0.36 0.41 0.51                0.014 0.016 0.020 e                       1.27 BSC                     0.050 BSC

c   0.19 0.20 0.25                0.007 0.008 0.010 L1                  1.27 1.37 1.47               0.050 0.054 0.058
                                  0.202 0.206 0.210
D   5.13 5.23 5.33                                                      0  ---       8             0  ---        8

Controlling dimension : millimenter

Elite Semiconductor Memory Technology Inc.                                                Publication Date: Jul. 2013

                                                                                                     Revision: 1.1      65/69
ESMT                                                                            F25D08QA

PACKING DIMENSIONS                                  A2
8-LEAD VSOP (150 mil)                                                See Detail "A"

                                           D

                                                                                                       B

                                                                                                                              0

                                                          A1                                           B

                                              E1 E                                                     L

       Pin 1 identifier                                                                    Detail "A"

                                                                                           b

                                                                                           b1             c1

    e                          Y                                              A                                   Base metal
                                                                                        c                    with plating

                                                -C-                                        Detail "B"-"B"
                                              b Seating plane

Symbol                         Dimension in mm      Max        Min                         Dimension in inch                  Max
                         Min           Norm         0.88                                            Norm                      0.034
                                                    0.15         -                                                            0.006
A      -                                    -       0.75                                                 -                    0.030
                                                    0.48      0.002                                                           0.019
A1     0.05                             0.10        0.46      0.026                                 0.004                     0.018
                                                    0.16      0.014                                 0.028                     0.006
A2     0.65                               0.70      0.16      0.014                                 0.017                     0.006
                                          0.42      5.00      0.004                                                           0.197
b      0.35                                         6.20      0.004                                      -                    0.244
                                            -       4.00      0.189                                      -                    0.157
b1     0.35                                 -       1.27      0.228                                      -                    0.050
                                            -                 0.150
c      0.09                                         0.10      0.016                                 0.193                     0.004
                                        4.90        10                                             0.236                      10
c1     0.09                             6.00                     -                                  0.154
                                        3.90                                                        0.028
D      4.80                             0.71                    0                              0.050 BSC
                                     1.27 BSC
E      5.80                                                                                              -
                                            -
E1     3.80                                                                                              -
                                            -
L      0.40

e

Y      -

       0

(Revision date : Jan 03 2013)

Elite Semiconductor Memory Technology Inc.                                                 Publication Date: Jul. 2013

                                                                                           Revision: 1.1                         66/69
ESMT                                                                                                      F25D08QA

PACKING DIMENSIONS
8-CONTACT WSON ( 6x5 mm )

        PIN# 1                                D

        E2                                                        L
          E                                                   DETAIL : "B"

                                                                     e"A"
                                                                              AD2

                                                                                 A1
                                                                                                       b

                                                                  DETAIL : "A"
                                                       "B"

                PIN# 1

Symbol          Dimension in mm                               Dimension in inch
                                                                       Norm
    A   Min                         Norm         Max    Min            0.030                              Max
   A1                                            0.80  0.028           0.001                              0.031
    b   0.70                        0.75         0.05  0.000           0.016                              0.002
    D                                            0.45  0.014           0.236                              0.018
   D2   0.00                        0.02         6.10  0.232           0.134                              0.240
    E                                            3.50  0.130           0.197                              0.138
   E2   0.35                        0.40         5.10  0.193           0.157                              0.201
    e                                            4.10  0.154                                              0.161
    L   5.90                        6.00                          0.050 BSC
                                                 0.65  0.022           0.024                              0.026
        3.30                        3.40

        4.90                        5.00

        3.90                        4.00

                                    1.27 BSC

        0.55                        0.60

Controlling dimension : millimeter

Elite Semiconductor Memory Technology Inc.                    Publication Date: Jul. 2013

                                                              Revision: 1.1                                      67/69
ESMT                                        F25D08QA

      Revision History          Date                                       Description
                            2012.03.26
                  Revision  2012.06.05      Original
                      0.1
                      0.2   2012.07.27      1. Modify speed from 104MHz to 100MHz
                            2012.08.08      2. Correct WRSCUR command
                      0.3   2012.09.05      3. Correct D2(Min), D2(Max), E2(Min) and E2(Max) value
                      0.4   2012.09.27
                      0.5   2012.10.30           of WSON packing dimensions
                      0.6   2013.01.09
                      0.7   2013.03.11      1. Return speed to 104MHz
                      0.8                   2. Modify product ID and ambient operating temperature
                      1.0   2013.07.30      3. Add 8 lead SOIC (150 mil) package

                      1.1                   Modify data retention

                                            Add VVSOP package

                                            Modify the specification of TBE1 and TBE2

                                            1. Modify VVSOP to VSOP and the thickness
                                            2. Correct the description of Block Protection, Block

                                               Protection Lock-Down

                                            Modify Product ID of VSOP (150mil)

                                            Delete "Preliminary"

                                            1. Add typical value of current
                                            2. Modify the specification of ISB2, TSCKH and TSCKL
                                            3. Add SBLK, SBULK, GBLK, GBULK, WRSCUR and

                                               WPSEL into the description of WEL, WREN and WRDI
                                            4. Correct the command of 2READ for SPI mode and of

                                               Fast Read for QPI mode
                                            5. Correct features
                                            6. Correct the unit of TRCP
                                            7. Add secured OTP definition

Elite Semiconductor Memory Technology Inc.  Publication Date: Jul. 2013

                                            Revision: 1.1                                           68/69
ESMT                                                          F25D08QA

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Any semiconductor devices may have inherently a certain rate of failure.
To minimize risks associated with customer's application, adequate
design and operating safeguards against injury, damage, or loss from
such failure, should be provided by the customer when making
application designs.

ESMT's products are not authorized for use in critical applications such
as, but not limited to, life support devices or system, where failure or
abnormal operation may directly affect human lives or cause physical
injury or property damage. If products described here are to be used for
such kinds of application, purchaser must do its own quality assurance
testing appropriate to such applications.

Elite Semiconductor Memory Technology Inc.                    Publication Date: Jul. 2013

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