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EZX557AT4 S LKVZ

器件型号:EZX557AT4 S LKVZ
器件类别:热门应用    无线/射频/通信   
厂商名称:Intel
厂商官网:http://www.intel.com/
标准:
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器件描述

Ethernet ICs DEVICE CON

参数
产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Intel
产品种类:
Product Category:
Ethernet ICs
RoHS:YES
系列:
Series:
X557
产品:
Product:
Ethernet Controllers
数据速率:
Data Rate:
100 Mb/s, 1 Gb/s, 10 Gb/s
接口类型:
Interface Type:
SGMII, SPI
工作电源电压:
Operating Supply Voltage:
0.83 V, 1.2 V, 2.1 V, 2.5 V
最小工作温度:
Minimum Operating Temperature:
0 C
最大工作温度:
Maximum Operating Temperature:
+ 55 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
FCBGA-576
封装:
Packaging:
Tray
商标:
Brand:
Intel
产品类型:
Product Type:
Ethernet ICs
Standard:100BASE-T, 1000BASE-T, 10GBASE-T
工厂包装数量:
Factory Pack Quantity:
1
子类别:
Subcategory:
Communication & Networking ICs
零件号别名:
Part # Aliases:
941975

EZX557AT4 S LKVZ器件文档内容

Intel® X557-AT/AT2/AT4 10 GbE PHY
Datasheet

Networking Division (ND)

Features:

  10GBASE-T Performance — Ability to support worst case channels while reducing power and latency
   when channel characteristics permit:

      100 m on augmented CAT 6 (CAT 6A and CAT 7)
       55 m on CAT 6 and best-effort using CAT 5e
   

  Built-in thermal management capabilities — Enables deployment in thermally constrained
   environments

      On-die thermal sensor with alarm and warning thresholds

Note:  Details describing built-in thermal management capabilities will be made available in a

       future datasheet release.

  19 x 19 mm (single/dual port) or 25 x 25 mm (quad port) flip-chip BGA or package — Low cost,
   flexible heat-sinking, and compatible with volume PCB manufacturing:

      1 mm ball pitch
       Low thermal resistance (θjc)
   

  IEEE ® 802.3an-2008 compliant auto-negotiation — Interoperability with existing Ethernet
   infrastructure

  External SPI Flash interface

  High-Performance full KR (with auto-negotiation) / XFI / SGMII I/F with AC-JTAG- Ensures trouble-
   free operation over a range of interconnect scenarios

  Loopback Capability — Enables extensive system test and debug with remote loopback control

      Supports numerous loopbacks with pass-through capability

  Integrated MDI Filter and Advanced RFI Cancellation — Patented RFI technology provided improved
   performance in the presence of RF interference

      Eliminates external filter components

                                                          Order Num: ber: 334279-002

                                                                         Revision 2.2

                                                                         June 2017
LEGAL

No license (express or implied, by estoppel or otherwise) to any intellectual property rights is granted by this document.

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* Other names and brands may be claimed as the property of others.

© 2017 Intel Corporation.

2
Revision History — Intel® X557

Revision  History

Revision  Date                                                 Comments

2.2       June 2017             •  Update Bill Of Material (BOM) - added new Flash  components.

                                •  Corrected minor pin table information.

2.1       April 2016            •  Updated power and peak current information.

                                •  Updated BOM.

2.0       April 2015            First release (Intel Public).

                                                                                                 3
                                            Intel® X557 — Revision History

NOTE:  This page intentionally left blank.

4
Overview—Intel® X557

1.0  Overview

1.1  Introduction

The Intel® X557-AT/AT2/AT4 10 GbE PHY (X557) is a single (AT), dual (AT2), quad (AT4) port, 28 nm

CMOS 10GBASE-T / 1000BASE-T / 100BASE-TX triple-speed PHY that is designed to be a low-power

solution for all Network Interface Cards (NICs), switch, and LAN on Motherboard (LOM) applications

that require 10GBASE-T capability.

This section is intended to provide an overview of the X557 and its operating modes.

A block diagram of the X557 is shown in Figure 1-1. Each port uses a common analog front-end for all

three modes of operation as well as a common system interface (configurable as dual KR/XFI in 10

GbE,1000BASE-X for GbE and dual SGMII in 1 GbE / 100 Mb/s). In the 10 GbE mode transmit direction,

data from the system interface is equalized and received. This data is then mapped into a virtual

internal SGMII interface where blocks of two SGMII frames (32 bits of data + 4 bits of control) are

encoded into a single 65-byte block, using the 64-byte/65-byte encoding scheme specified in Clause

55. In 10 GbE mode, 50 of these65-byte blocks are aggregated together, along with a prepended

auxiliary bit, and an appended CRC-8to form the 3259-bit 10GBASE-T transmission frame payload. This

payload is encoded using a combination of LDPC encoding and coset partitioning, with the LDPC

encoding adding an additional 325systematic check bits to produce a 3584-bit 10GBASE-T transmission

frame. The coset partitioning effectively divides the frame up into 512 7-bit symbols, where the upper 3

bits are uncoded and describe the coset, while the lower 4 bits are coded and identify an element within

the coset. These 8cosets are then mapped onto a 128-DSQ constellation (a 16 x 16 checkerboard

pattern) that is physically encoded as two back-to-back PAM-16 symbols. These symbols are then THP

precoded, filtered, and sent out over the four twisted pairs in the cable.

                                                                                                          5
                                                                                                                                                                                                                                                                                 Intel® X557—Overview

                                                                                                                                                                                                                                                                                 LINE

                        P[1:0]_TX_LN0_P,N  SRDS0                                      KR/XFI                                                                     PDDPrPAeTrreTricCvHeTcHoecHPo/drPodPedererr              PHPrPyeTreTrbcHeTcHrociHPoddPodPedererr                [D:A]_P,N

            System I/F  P[1:0]_RX_LN0_P,N  10G                                        PCS 0                   10G PCS

                        P[1:0]_TX_LN1_P,N  SRDS1       SERDES

                        P[1:0]_RX_LN1_P,N  3G                                         KR/XFI                                                             DSP

                        P[1:0]_TX_LN2_P,N  SRDS2                                      PCS 1                   1G PCS

                        P[1:0]_RX_LN2_P,N  10G                                                                                                                   PPrPAeTreTr/cHeTDcHocHPodPodPedererr                     PVPFrPGeTrieTlrcAtHeTecHocPHor&dPodPedererr

                        P[1:0]_TX_LN3_P,N  SRDS3                                      SGMII           100M PCS

                        P[1:0]_RX_LN3_P,N  3G                                         PCS 0

                                                                                      SGMII                                                                      A/D                                                      VGA &                                                  CM_P,N

                                                                                      PCS 1                                                                                                                               Filter

                        MDIO

                        MDC

                        MDIO               MDIO                MDIO

                        INT_N              Management          Registers

   DebugBus             DebugBus_DAT

                        DebugBus_CLK                                                          Autonegotiation

                                           Controller                                 RAM                                                                                                                                                                                        LED

                                                                                                                                                                                                                          LED I/F                                                LED[2:0]

                        Config

             DC_MASTER_N

                        RST_OUT_N

                        TX_EN              Control             Serial                                                                                                                                                     COMMON

                        RST_N                                  FLASH                          Thermal         Band-         JTAG                         Timing            Power

                        ADDR[4:0]                                    I/F                      Diodes          gap                                                          Supply

                                                                                              TDIO_P  TDIO_N  RREF_BG  TDI  TDO  TCK  TMS  TRST_N  XTLI  XTLO    CLKO_50M  VDD_SENSE                          (AT4 Only)  VDD  VA12  VA22                              AVSS/VSS

                                                               SCLK  SIN  SOUT  CE_N

                                                               Flash                                                   JTAG                        50 MHz

                                                                                                                                                         Timing                                               Power

Figure 1-1  Intel® X557 10 GbE PHY Block Diagram

In the receive direction in 10 GbE mode, PAM-16 coded symbols enter the X557 from the line interface

and pass through the hybrid, which provides transmit / receive isolation. These symbols are then

filtered and amplified prior to being sampled by four high-speed, high-precision A/D converters. The

outputs of these A/D converters are then passed through an extensive set of adaptive equalizers that

provide both cross-talk and echo cancellation. After timing is recovered, the data from the four

channels is aligned and merged together to form the original, but noisy transmission frames. In 10 GbE

mode, the data is decoded using an LDPC decoder. However, in 10 GbE mode the data is further sliced

using knowledge of the coset partitioning and 128-DSQ mapping to produce the original 10GBASE-T

transmission frame payload. The CRC-8 over this payload is then checked to ensure integrity of the

uncoded bits. Finally, in all schemes, the auxiliary bit is stripped, the 65-byte blocks remapped into

XGMII blocks, and the received Ethernet data transmitted out the MAC interface.

When operating in 1 GbE or 100 Mb/s modes, receive data from the analog front-end is routed to either

the 1 GbE or 100 Mb/s PCS where timing is recovered and equalization performed. In 1 GbE mode,

Viterbi decoding is also done. From here, the data passes across a virtual GMII interface to the system

interface which is SGMII mode on logical Lane 0. In the transmit direction, 1 GbE or 100 Mb/s data is

received on the SGMII interface, passed through the 1 GbE or 100 Mb/s PCS and then transmitted by

the common analog front-end.

Figure 1-2 shows a typical system-level block diagram of a 10GBASE-T channel with an optional dual-

media interface built using the X557. On the line side of the X557, a robust interface providing good

common-mode rejection and electrical protection against cable discharge is implemented. On the MAC

side, the X557 provides a robust SerDes interface with configurable pre-emphasis and receive

equalization. For test coverage, this interface also incorporates AC JTAG.

6
Overview—Intel® X557

                           MAC I/F

                                                                   Li n e  XFMR  Line  RJ-45

                      MAC  MDIO & Control  PHY Slice

                                           Common

                                                           SPI

                                           Power   50 MHz  Serial

                                           Supply          FLASH

Figure 1-2  X557 10 GbE PHY Block Interconnect

On-chip, the X557 contains a 32-bit micro-controller that manages the state machines and operation of

the various elements within the chip. Consequently, there is a great deal of flexibility afforded to the

end user because of the presence of this micro-controller, and as such the X557 offers a high degree of

control and flexibility. The image for the micro-controller is stored in an optional external SPI Flash. This

interface also provides the user the capability of directly programming the Flash during manufacturing.

In addition to the Ethernet interfaces, the X557 provides three 20 mA LED outputs per port that are

configurable via software to respond to a variety of conditions such as link activity and connection

status. Clocking for the X557 is provided from a 50 MHz differential clock.

Power for the X557 is provided from three supply voltages, with configurable I/O voltage levels. In

order to assist the system designer in deploying the X557, a reference design (part numbers,

schematics, and layout) is provided that is optimized for performance, efficiency and cost.

1.2         Mechanical

The X557 is packaged in a 19 mm x 19 mm flip-chip, 324-pin BGA (single and dual port) or a 25 mm x

25 mm flip-chip 576 pin BGA (quad port) along with a thermal heat spreader. Consequently, the             jc  is

a low 0.42 °C/W. Meanwhile, the die is rated to operate up to 105 °C junction temperature, so

engineering an appropriate thermal solution for the target system is a straight-forward task.

1.2.1                 Power Supplies

The X557 uses these power supplies: a 0.83V digital supply (VDD), 1.2V and 2.1V analog supplies

(VA12 and VA21, respectively) and 2.5V digital I/O. From an operating perspective, no power supply

sequencing is required, but it is recommended that all supplies come up following the directions

provided in section within 20 ms from the first rail rising to the last rail reaching its 70% voltage level.

                                                                                                               7
                                                                                   Intel® X557—Overview

For I/O, the X557 offers a separate VDD_IO supply, which sets the logic thresholds for the I/O at 70% /

30% of its voltage. In addition to the VDD_IO supply voltage of 2.5V, a separate control pin

(MDIO_1P2_SELECT_N when pulled low) enables pins MDC, MDIO, TX_EN (single/dual port only) and

RST_N to operate at 1.2V logic levels, regardless of the voltage on VDD_IO.

AVSS, VSS, and VSS_SRDS must be tied to the same ground plane.

1.2.2  Clocks

The X557-AT uses a 50 MHz differential clock to synthesize all required clocks.

Note:  Either a 50 MHZ crystal or a 50 MHz oscillator can be implemented with the X557-AT (single

       port) device (crystal mode or oscillator mode, XTAL_SELECT_N = 0b or XTAL_SELECT_N =

       1b). However, a 50 MHZ oscillator must be implemented for use with the X557-AT2 (dual

       port) and X557-AT4 (quad port) devices (LVDS oscillator mode).

1.2.3  Flash

The X557 is capable of operating with a 512 KB (4 Mb) or larger SPI serial Flash.

For Flash I/O, the X557 offers a separate VDD_FLASH supply that is used to run the Flash interface.

VDD_FLASH requires 2.5V.

1.2.4  Power-on Default Values

The X557 has a fixed set of hardware default values that exist in the chip for all configurable registers.

However, the firmware is capable of storing in its boot image any change to these defaults for up to 48

PHYs within a single image, effectively enabling the user to configure the chip to come out of reset in

the desired operating state. This can be done by altering the boot image. Contact your Intel

representative for more details about updating boot images.

8
Overview—Intel® X557

1.2.5                 SerDes Configuration

The X557 is capable of routing any logical SerDes lane to any physical SerDes lane as well as

performing polarity inversions. On the line side, in addition to supporting MDI / MDI-X and automatic

polarity correction, the X557 supports lane swapping of the A, B, C, and D pairs to enable easy board

routing with different magnetics pinouts.

1.3            SerDes

The X557 is designed to be used in conjunction with a triple-speed MAC chip:

•  KR/XFI for 10 GbE

•  1000BASE-X for 1 GbE (SerDes logical lane 0)

•  SGMII for 100 Mb/s (SerDes logical lane 0)

Note:  The X557-AT2 10 GbE PHY internally has four SerDes per PHY, but only physical lane 2 is

       connected. Consequently, the register map contains information for lanes 0, 1 and 3, but

       these cannot be used in the X557-AT2. The X557 is capable of being configured so that the

       MAC interface can start in one of the following modes:

1. Start with the 10 GbE interface on KR/XFI.

2. Start with the 1000BASE-X interface on (SGMII without auto-negotiation).

3. Start with extended SGMII auto-negotiation enabled.

4. Start with all interfaces off.

Once a connection to a link partner has been established, the interface switches to the correct MAC

interface speed.

1.4            Power On

The X557 is designed to perform the following operations at boot:

1. Power-up calibration of the internal VCOs and variable power supplies (if variable supply operation

   is enabled).

2. Provision stored default values. X557 is capable of storing in its firmware image a list of registers

   whose default values should be overwritten with a user-specified value on power up. Contact your

   Intel representative for more details about enabling the PHY to be personalized for certain modes of

   operation.

3. Calibration of the analog front-end.

4. Auto-negotiation.

5. Perform training (as required).

6. Verify error-free operation.

                                                                                                          9
                                                                                                                                                                                           Intel® X557—Overview

7. Enter steady state.

1.5         Cable Diagnostics

The X557 implements a powerful cable diagnostic algorithm to accurately measure all of the TDR and

TDT (cross-channel impulse responses) sequences within the group of four channels. The algorithm

used transmits a pseudo-noise sequence with an amplitude of less than 300 mV for a brief period of

time, and from this converges the 10GBASE-T equalizers on all of the other channels. From the results

of this measurement, the length of each pair, the top impairment along the pair, and the impedance of

the cable are flagged. These measurements are reported to an accuracy to ±1m using a cable

propagation characteristics of 4.83 ns/m and are presented in the global MMD register map.

1.6         Debug Tools

The X557 supports a full suite of network and system loopbacks at all 10 Gb/s rates. As well the X557

supports a network loopback with pass through and destructive merge, which means that the looped-

back traffic is also passed through to the SerDes interface, as well looped back. In the transmit

direction, any traffic on the SerDes interface is destructively merged with the loopback traffic. For

example, the SerDes traffic takes priority over the looped-back traffic). This enables diagnosis of

remote equipment while maintaining a remote session connection during a loopback test. Loopback is

shown in Figure 1-3.

                                SRDS0                     KR/XFI                           PDDPrPAeTrreTricCvHeTcHoecHPo/drPodPedererr  PHPrPyeTreTrbcHeTcHrociHPoddPodPedererr      LINE

                        I/F     10G                       PCS 0   10G PCS

                        System  SRDS1  SERDES

                                3G                        KR/XFI  1G PCS              DSP

                                SRDS2                     PCS 1

                                10G                                                        PPrPAeTreTr/cHeTDcHocHPodPodPedererr         PVPFrPGeTrieTlrcAtHeTecHocPHor&dPodPedererr

                                SRDS3                     SGMII   100M PCS

                                3G                        PCS 0

                                                          SGMII                            A/D                                          VGA &

                                                          PCS 1                                                                         Filter

                        MDC

                        MDIO    MDIO           MDIO

                                Management     Registers

                                SERDES PCS System Loopback with optional passthrough

                        A-B / C-D Cable Loopback

Figure 1-3  X557 Loopback

In addition to the loopbacks, the X557 supports CRC-32 packet checking on both the receive and

transmit traffic at all rates, and maintains one second interval packet counters for both bad and good

packets.

Finally, the X557 is able to generate all of the IEEE test mode patterns, as well as CRPAT generation and

checking in both line and system directions.

On the KR interface, the X557 supports x9, x31, square wave, and pseudo-noise generation and

checking, as well as CRPAT generation and checking.

10
Overview—Intel® X557

1.7  Energy Efficient Ethernet (EEE)

The X557 provides support for EEE on 10GBASE-T and 1000BASE-T interfaces. It is also capable of

running in both normal operating mode, where the system controls entering and exiting from the EEE

state and autonomous operation on the line where the PHY controls entering and exiting EEE operation

via a provisioned no-traffic timer. If no traffic is seen within a certain period of time, the PHY goes to

sleep on the line if connected at either 10 GbE or 1 GbE rates. This mode of operation requires the

MACs to be in operation because rate pacing during startup is done via pause frames.

                                                                                                            11
                                            Intel® X557—Overview

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12
Hardware Interfaces (X557-AT and X557-AT2)—Intel® X557-AT/AT2/AT4 10 GbE PHY

Datasheet

2.0        Hardware Interfaces (X557-AT and

           X557-AT2)

Note:      Any signal name that ends with an asterisk (*) or pin name that ends with _N are active

           low.

2.1        Management Interface

The management interface on the X557 is a two wire interface with a unidirectional MDC clock and a

bidirectional MDIO data. The MDIO interface on the X557 is a robust implementation of this standard. It
is designed to operate up to 18 MHz1 and is capable of withstanding voltages up to double the operating

voltage (the theoretical worst-case maximum reflection on an unterminated bus). It uses a Schmitt-

trigger in conjunction with a de-bounce state machine to de-bounce the signals, and is capable of hot-

insertion. The MDIO data line is capable of pulling low a 280  load tied to 1.2V, and can be configured

to support either open-drain, or push-pull operation in the Global General Provisioning 2: Address

1E.C441 register. Push-pull is the default operating mode.

In order to provide flexibility to the implementation, the X557 uses a programmable I/O voltage. The

logic thresholds for the I/O are set at 70% and 30% for VIH/VOH and VIL/VOL, respectively for any
VDD_IO greater than 1.8V. For 1.2V MDIO operation (affects TX_EN, MDC, MDIO, RST_N) a separate

signal called MDIO_1P2_SELECT_N is provided that will force 1.2V operation on these signals,

regardless of the VDD_IO voltage.

The management interface enables communication between the Station Management (STA) and a PHY.

The STA is the external host controller which is the master of the management interface bus.

Consequently, it always sources the MDC clock. When the MDIO is sourced by the STA, the PHY samples

the MDIO at the rising edge of MDC. When the MDIO is sourced by the PHY during read operations, the

STA samples the MDIO at the rising edge.

1. This is a function of whether the output is set to push-pull or open-drain mode, and on the capacitance of the bus.

                                                                                                                        13
                        Intel® X557-AT/AT2/AT4 10 GbE  PHY Datasheet—Hardware Interfaces (X557-AT and X557-

                                                                                                                          AT2)

Table 2-1        X557-AT

    Signal Name  Pin Name(s)  Pin        Type

                              Number(s)

Interrupt*       P0_INT_N     K18        OD            The 2.5V tolerant open-drain interrupt signal from PHY 0 of the
                                                       X557. On reset this is set high. This input can be driven to

                                                       operate at 1.2V via the MDIO_1P2_SELECT_N pin, regardless
                                                       of the voltage on VDD_IO.

                                                       This open-drain 20 mA outputs are on the VDD_IO domain.

MDIO             ADDR0        K15        I             The logic inputs to set the MDIO PHY address of the X557.

Address          ADDR1        J15                      These inputs are on the VDD_IO domain and have pull-up
                                                       resistors associated with them.
                 ADDR2        J16

                 ADDR3        H16

                 ADDR4        G17

MDIO   Clock     MDC          J18        I/O           The MDIO clock input for the X557.

                                                       This tri-state 20 mA I/O is on the VDD_IO domain.

MDIO   Data      MDIO         L18        I/O           The MDIO data line (with Schmitt triggered logic levels) for PHY
                                                       0 of the X557. On reset, this is set to high-impedance.

                                                       This tri-state 20 mA I/O is on the VDD_IO domain.

Reset  Out*      RST_OUT_N    H3         OD            The open-drain reset output from the X557. This might be used
                                                       to drive the power-up reset signal for a board, as it outputs the
                                                       on-chip power-up reset signal from the X557.

                                                       This open-drain 20 mA output is on the VDD_IO domain.

Reset*           RST_N        J4         I             The hard reset input (with Schmitt triggered logic levels) for
                                                       the X557. This input can be driven to operate at 1.2V via the
                                                       MDIO_1P2_SELECT_N pin, regardless of the voltage on

                                                       VDD_IO.

                                                       This input is on the VDD_IO domain and has a pull-up resistor
                                                       associated with it.

Tx Enable        TX_EN        F5         I             When pulled low, this input disables the output line drivers on

                                                       the X557, and guarantees less than -53 dBm output power.
                                                       This input can be driven to operate at 1.2V via the

                                                       MDIO_1P2_SELECT_N pin, regardless of the voltage on
                                                       VDD_IO.

                                                       This input is on the VDD_IO domain and has a pull-up resistor

                                                       associated with it.

14
Hardware Interfaces (X557-AT and  X557-AT2)—Intel® X557-AT/AT2/AT4 10 GbE PHY

Datasheet

Table 2-2    X557-AT2

Signal Name  Pin Name(s)          Pin        Type

                                  Number(s)

Reserved     TX_DC_RST_N          H2         O     Reserved.

Interrupt    P0_INT_N             K18        OD    The 2.5V tolerant open-drain interrupt signal from PHY 0 of the
[1:0]*                                             X557. On reset this is set high. This input can be driven to
             P1_INT_N             K17
                                                   operate at 1.2V via the MDIO_1P2_SELECT_N pin, regardless
                                                   of the voltage on VDD_IO.

                                                   These open-drain 20 mA outputs are on the VDD_IO domain.

Invert MDIO  INV_ADDR0            K15        I     When set, these logic inputs invert the corresponding LSBs of

Address                                            the MDIO PHY address of the X557 (XOR function).

                                                   This is used to change the counting order of the PHYs within
                                                   the X557.

                                                   This input is on the VDD_IO domain and has a pull-up resistor
                                                   associated with it.

MDIO         ADDR1                J15        I     The logic inputs to set the MDIO PHY address of the X557.

Address      ADDR2                J16              These inputs are on the VDD_IO domain and have pull-up

             ADDR3                H16              resistors associated with them.

             ADDR4                G17

MDIO Clock   P0_MDC               J18        I/O   The MDIO clock input for PHY 0 of the X557. This input can be
                                                   driven to operate at 1.2V via the MDIO_1P2_SELECT_N pin,
[1:0]        P1_MDC               J17
                                                   regardless of the voltage on VDD_IO.

                                                   These tri-state 20 mA I/Os are on the VDD_IO domain.

MDIO Data    P0_MDIO              L18        I/O   The MDIO data line (with Schmitt triggered logic levels) for PHY
                                                   0 of the X557. On reset, this is set to high-impedance. This I/O
[1:0]        P1_MDIO              L17
                                                   can be driven to operate at 1.2V via the MDIO_1P2_SELECT_N
                                                   pin, regardless of the voltage on VDD_IO.

                                                   These tri-state 20 mA I/Os are on the VDD_IO domain.

Reset Out*   RST_OUT_N            H3         OD    The open-drain reset output from the X557. This might be used

                                                   to drive the power-up reset signal for a board, as it outputs the
                                                   on-chip power-up reset signal from the X557.

                                                   This open-drain 20 mA output is on the VDD_IO domain.

Reset*       RST_N                J4         I     The hard reset input (with Schmitt triggered logic levels) for
                                                   the X557. This input can be driven to operate at 1.2V via the
                                                   MDIO_1P2_SELECT_N pin, regardless of the voltage on

                                                   VDD_IO.

                                                   This input is on the VDD_IO domain and has a pull-up resistor
                                                   associated with it.

Tx Enable    TX_EN                F5         I     When pulled low, this input disables the output line drivers on

                                                   the X557, and guarantees less than -53 dBm output power.
                                                   This input can be driven to operate at 1.2V via the
                                                   MDIO_1P2_SELECT_N pin, regardless of the voltage on

                                                   VDD_IO.

                                                   This input is on the VDD_IO domain and has a pull-up resistor
                                                   associated with it.

                                                                                                                      15
                           Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet—Hardware Interfaces (X557-AT and X557-

                                                                                                         AT2)

Table 2-3 shows the management interface frame format (802.3-2005 45.3). The fields are described in

the sections that follow.

Table 2-3  MDIO Frame Format

    Frame  PRE        ST   OP  PHYAD  MMDAD  TA  Data                                   Idle

Address    1...1      00   00  PPPPP  EEEEE  10  AAAAAAAAAAAAAAAA                       Z

Write      1...1      00   01  PPPPP  EEEEE  10  DDDDDDDDDDDDDDDD                       Z

Read       1...1      00   11  PPPPP  EEEEE  Z0  DDDDDDDDDDDDDDDD                       Z

Post-read  1...1      00   10  PPPPP  EEEEE  Z0  DDDDDDDDDDDDDDDD                       Z

increment
address

Idle (idle condition):

The idle condition on the management interface is a high-impedance state. All tri-state drivers are

disabled and the pull-up resistor(s) on the MDIO bus will pull the MDIO line to a one.

PRE (preamble):

Normal operation — At the beginning of each transaction, the station management entity will send a

sequence of 32 contiguous ones on the MDIO data line, along with 32 corresponding cycles on the MDC

to provide the MMD with a pattern that it can use to establish synchronization. Each MMD will observe a

sequence of 32 contiguous one bits on MDIO with 32 corresponding cycles on MDC before it responds to

any transaction.

Preamble suppression — The MDIO interface can optionally disable preamble detection by setting the

MDIO Preamble Detection Disable bit in the Global General Provisioning 2: Address 1E.C441 register. In

this mode of operation, one or more preamble bit are required followed by the 0x0 start of frame ST

bits.

ST (start of frame):

The start of frame for indirect access cycles is indicated by the <00> pattern. This pattern assures a

transition from the default one and identifies the frame as an indirect access. Frames that contain the

ST=<01> pattern defined in Clause 22 will be ignored by the MMDs within the X557.

OP (operation code):

The operation code field indicates the type of transaction being performed by the frame. A <00>

pattern indicates that the frame payload contains the address of the register to access. A <01> pattern

indicates that the frame payload contains data to be written to the register whose address was provided

in the previous address frame. A <11> pattern indicates that the frame is read operation. A <10>

pattern indicates that the frame is a post-read increment address operation.

PHYAD (PHY address):

The PHY address is five bits, allowing for 32 unique PHY addresses, and hence up to 32 PHYs on an

MDIO bus. The address of the PHY is determined from ADDR[4:0] for the X557-AT and ADDR[4:1] for

the X557-AT2 pins. The first PHY address bit to be transmitted and received is the MSB of the address.

The station management entity must have a priori knowledge of the appropriate PHY address for each

PHY to which it is attached, whether connected to a single PHY or to multiple PHYs.

16
Hardware Interfaces (X557-AT and X557-AT2)—Intel® X557-AT/AT2/AT4 10 GbE PHY

Datasheet

MMDAD (MMD address):

The MMD address is five bits, allowing for 32 unique MMDs per PHY. The first MMD address bit

transmitted and received is the MSB of the address.

In addition the X557 supports a broadcast mode when the PHYAD is 0x00. Only the write and load

address opcodes are supported in broadcast mode. Read and post-read increment opcodes are ignored

in broadcast mode. This mode of operation can be enabled via the MDIO Broadcast Mode Enable bits in

the Global General Provisioning 2: Address 1E.C441 register.

TA (turnaround):

The turnaround time is a 2-bit time spacing between the MMD address field and the data field of a

management frame to avoid contention during a read transaction. For a read or post-read increment

address transaction, both the STA and the MMD remain in a high-impedance state for the first bit time

of the turnaround. The MMD then drives a zero bit during the second bit time of the turnaround of a

read or post-read increment address transaction. During a write or address transaction, the STA

transmits a one for the first bit time of the turnaround and a zero for the second bit time of the

turnaround. This behavior is shown in

                                          <0>                Data[15]

            MDC*  VIH

                  VIL

MDIO Line         VIH

                  VIL

                                     MDIO Driven by STA               MDIO Driven  by  PHY  MMD

Figure 2-1  MDIO Bus Turn-around During Read Operations

Address / Data:

The address/data field is 16 bits. For an address cycle, it contains the address of the register to be

accessed on the next cycle. For the data cycle of a write frame, the field contains the data to be written

to the register. For a read or post-read increment address frame, the field contains the contents of the

register. The first bit transmitted and received shall be bit 15.

For counters that are greater than 16-bits, the LSW must be read first, then the MSW must be read

immediately afterwards. When the LSW is read, the counter is cleared and the MSW is stored in a

shadow register. Reading the MSW actually reads the shadow register.

Optionally the host may read the MSW first, then the LSW immediately afterwards by setting the MDIO

Read MSW First Enable bit in the Global General Provisioning 2: Address 1E.C441 register.

                                                                                                            17
                    Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet—Hardware Interfaces (X557-AT and X557-

                                                                                                                                AT2)

2.1.1               Interrupt

The X557 supports an open-drain interrupt pin per PHY.

2.1.2               Reset

The X557 is capable of generating a RST_OUT_N signal from its internal power-on reset generation

circuitry that can be used by the external board circuitry.

Operation of the reset machinery is as follows:

1. Release from the Reset state begins when the RST_N input is high1, and all of the core power

    supplies are above their required thresholds. These thresholds are listed in

Table 2-4   Power-on Reset Thresholds for Core Supply Voltages

    Supply                        Parameter                                                    Min        Max            Units

VCC2P1      Power-on  reset   threshold for VCC2P1  DC supply.  1.70                                1.80       V

VCC1P2      Power-on  reset   threshold for VCC1P2  DC supply.  0.93                                0.99       V

VDD         Power-on  reset   threshold for VDD DC  supply.     0.56                                0.60       V

2.  Once all of the conditions for release from reset are true, a 20 ms timer engages, the purpose of

    which is to enable the supplies to settle prior to allowing the PHY to boot.

3.  After the 20 ms timer has completed, hardware state machines designed to guarantee PLL and

    band-gap stability engage.

4.  After the PLLs and band-gap are locked and functioning properly, the processor and digital circuitry

    are released from reset.

5.  The PHY image is then loaded and the processor boots.

6.  After the processor boots, any provisioned register values are set, and the PHY enters the

    provisioned operating state.

7.  Once this completes, the processor raises the MMD reset bits and sets the reset completed alarm,

    indicating it has completed reset and is ready for operation.

2.1.3               Configuration

The X557 contains a number of static configuration pins which are used to set the                              power-up  operation

of the X557. These signals are:

1. MDIO address ADDR[4:0] for the X557-AT and ADDR[4:1] for the X557-AT2.

2. Transmit Enable

    1. Note that there are no timing requirements on issuance of reset relative to the clock.

18
Hardware Interfaces (X557-AT and X557-AT2)—Intel® X557-AT/AT2/AT4 10 GbE PHY

Datasheet

In the X557-AT2 package, the MDIO addressing is tied off internally so that the LSB increments

according to the PHY number in the package. This MDIO address can either be overridden via a register

in the Global MMD via provisioning, or the incrementation order can be altered via the INV_ADDR0 pin

which is exclusive OR’d with address pin ADDR0.

2.2          Serial Flash

2.2.1             SPI Flash Interface

Signal Name  Pin Name(s)  Pin        Type

                          Number(s)

Reserved     RX_DC_CLK    J1         I           Reserved

Reserved     TX_DC_CLK    N18        O           Reserved

Reserved     RX_DC_DATA   H1         I           Reserved

Reserved     TX_DC_DATA   M17        O           Reserved

Reserved     DC_MASTER_N  E1         I           Reserved

Reserved     RX_DC_RST_N  N17        I           Reserved

Reserved     TX_DC_RST_N  H2         O           Reserved

Reserved     RX_DC_SOF    J2         I           Reserved

Reserved     TX_DC_SOF    M18        O           Reserved

SPI Chip     CE_N         G2         O           The SPI CE* signal from the X557 to the serial Flash.
Enable
                                                 On reset this is set high.

                                                 This 20 mA output is on the VDD_FLASH domain.

SPI Serial   SCLK         G1         O           The SPI clock from the X557 to the serial Flash. On reset this  is
Clock                                            set low.

                                                 This 20 mA output is on the VDD_FLASH domain.

SPI Serial   SIN          F1         I           The SPI input data from the serial FLASH to the X557.
Input Data
                                                 This input is on the VDD_FLASH domain and has a pull-up
                                                 resistor associated with it.

SPI Serial   SOUT         F2         I           The SPI output data from the X557 to the serial Flash.

Output Data                                      On reset this is set low.

                                                 This 20 mA output is on the VDD_FLASH domain.

The SPI interface is responsible for connecting the X557 to the external Flash memory device. The

micro-controller on the X557 accesses the boot code and the X557 default register values from the

Flash memory after power-on reset. This Flash memory is also accessible via the MDIO interface for

firmware updates and manufacturing burn via the registers in the Global MMD.

                                                                                                                     19
                          Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet—Hardware Interfaces (X557-AT and X557-

                                                                                                                                                 AT2)

The SPI interface is a four wire, unidirectional, serial bus as                              shown in Figure             2-2. It is composed of  a

serial clock output SCLK, a serial data output SOUT, a serial                                data input SIN,         and a chip-select CE*.      All

the signals are unidirectional.

                             PHY                                                                         NVR

                                          SCLK                                                   SCK

                                          SOUT                                                   SI

                                             CE*                                                 CS*

                                                SIN                                              SO

Figure 2-2  SPI Interface Block Diagram

The X557 is set up to function as a Mode 0 (0,0) SPI device, which means that the clock defaults to zero

when not bursting. Data on this interface, for both SIN and SOUT, is always sourced on the falling edge

of SCLK, and sampled on the rising edge of SCLK.

The following figures show typical read, burst read, and write operations for the X557. In all of these

scenarios, the Non-volatile RAM (NVR) interface in the Global MMD is used to access the Flash.

Note:       NVR used throughout this document is synonymous with Non-volatile Memory (NVM).

The NVR interface in the X557 is designed to be able to output any arbitrary opcode, followed by a

programmable zero to three address bytes, followed by a programmable zero to four data bytes. This

allows any variation of opcodes to be output to the attached Flash device. This interface also supports a

burst read and write mode, which keeps the CS* line pulled low to enable back-to-back reads and

writes. To support this, the NVR interface supports two 16-bit address registers and two 16-bit data

registers, which allows up to 4 data bytes in a burst over the SPI interface. In order to extend this to

longer bursts, the X557 halts the clock after the last bit in the data burst allowing the host processor to

load another block of data to / from the NVR interface. This is shown in Figure 2-3 through Figure 2-5

and enables the data burst to be extended by as many bytes as necessary, without outstripping the

MDIO’s I/O capabilities.

            CS*

            SCLK          0      1  2  3  4  5  6    7  8      15 16      23 24      31  32      39  40    47  48    55  56    63

                  Mode 0

                                                1  1

            SIN           0  0      0  0  0  0             A2         A1         A0

                             Opcode = 0x3

            SOUT                                                                             Dn      Dn+1      Dn+2      Dn+3

Figure 2-3  SPI   Read

20
Hardware Interfaces (X557-AT and X557-AT2)—Intel® X557-AT/AT2/AT4 10 GbE PHY

Datasheet

            CS*

            SCLK          0       7  8      15 16      23 24      31  32      39  40    47  48    55  56    63  Gap    64  65  66

                  Mode 0

            SIN              0?2        A2         A1         A0          Dn      Dn+1      Dn+2      Dn+3      Bit 7      6   5

                          PGM                                                                                   Dn+4

            SOUT

Figure 2-4  SPI Burst Read

Figure 2-5  SPI Burst Write

                                                                                                                                   21
     Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet—Hardware Interfaces (X557-AT and X557-

                                                                                                                                                         AT2)

Note that typical NVRs require that writing be performed on a block basis, and thus the addresses

usually wrap within the block being programmed. As such, it is desirable from a speed and efficiency

perspective to attempt to write entire blocks, versus pieces of blocks.

In order to assure that no polling is required on NVR interface, it is recommended that the NVR clock
speed be set to at least1:

                                            fSCLK  66---43  fMDIO

The desired Flash memory should be chosen to be at least 512K bytes in size, and must be capable of

interfacing to a 2.5V CMOS SPI.

2.3  Firmware

The X557 contains a 32-bit micro-controller. This micro-controller is designed to have it’s IRAM and

DRAM either loaded on power-up / reset from the attached FLASH or to have its boot image loaded by

the host processor via the MDIO interface.

    1. This is derived from the fact that the longest burst instruction on the SPI is 64 bits, at one bit per clock, whereas to write a register on the

    MDIO takes 64 clocks, and the data is not written until the last bit - hence the 63.

22
Hardware Interfaces (X557-AT and  X557-AT2)—Intel® X557-AT/AT2/AT4 10 GbE PHY

Datasheet

2.4          SerDes

Table 2-5    X557-AT

Signal Name  Pin Name(s)          Pin        Type  Description
                                  Number(s)

Lane 0 Rx    P0_RX_LN0_P          P2         I     Physical Lane 0 differential Rx of the X557 SerDes  interface.

             P0_RX_LN0_N          P1               This lane can operate in KR, XFI and SGMII mode

Lane 0 Tx    P0_TX_LN0_P          T2         O     Physical Lane 0 differential Tx of the X557 SerDes  interface.
                                                   This lane can operate in KR, XFI and SGMII mode.
             P0_TX_LN0_N          T1

Lane 1 Rx    P0_RX_LN1_P          U2         I     Physical Lane 1 differential Rx of the X557 SerDes  interface.
                                                   This lane can operate in SGMII mode
             P0_RX_LN1_N          V2

Lane 1 Tx    P0_TX_LN1_P          U3         O     Physical Lane 1 differential Tx of the X557 SerDes  interface.

             P0_TX_LN1_N          V3               This lane can operate in SGMII mode.

Lane 2 Rx    P0_RX_LN2_P          U4         I     Physical Lane 2 differential Rx of the X557 SerDes  interface.
                                                   This lane can operate in KR, XFI and SGMII mode
             P0_RX_LN2_N          V4

Lane 2 Tx    P0_TX_LN2_P          U6         O     Physical Lane 2 differential Tx of the X557 SerDes  interface.
                                                   This lane can operate in KR, XFI and SGMII mode.
             P0_TX_LN2_N          V6

Lane 3 Rx    P0_RX_LN3_P          U7         I     Physical Lane 3 differential Rx of the X557 SerDes  interface.

             P0_RX_LN3_N          V7               This lane can operate in SGMII mode.

Lane 3 Tx    P0_TX_LN3_P          U8         O     Physical Lane 3 differential Tx of the X557 SerDes  interface.
                                                   This lane can operate in SGMII mode.
             P0_TX_LN3_N          V8,

Table 2-6    X557-AT2

Signal Name  Pin Name(s)          Pin        Type  Description
                                  Number(s)

Lane 0 Rx    P0_RX_LN0_P          P2         I     Physical Lane 0 differential Rx of the X557 SerDes  interface.

             P0_RX_LN0_N          P1               This lane can operate in KR, XFI and SGMII mode.

             P1_RX_LN0_P          U10

             P1_RX_LN0_N          V10

Lane 0 Tx    P0_TX_LN0_P          T2         O     Physical Lane 0 differential Tx of the X557 SerDes  interface.

             P0_TX_LN0_N          T1               This lane can operate in KR, XFI and SGMII mode.

             P1_TX_LN0_P          U12

             P1_TX_LN0_N          V12

                                                                                                                   23
                 Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet—Hardware Interfaces (X557-AT and X557-

                                                                                                                    AT2)

    Signal Name  Pin Name(s)     Pin        Type     Description
                                 Number(s)

Lane 1 Rx        P0_RX_LN1_P     U2            I     Physical Lane 1 differential Rx of the X557 SerDes interface.
                                                     This lane can operate in SGMII mode.
                 P0_RX_LN1_N     V2

                 P1_RX_LN1_P     U13

                 P1_RX_LN1_N     V13

Lane 1 Tx        P0_TX_LN1_P     U3            O     Physical Lane 1 differential Tx of the X557 SerDes interface.
                                                     This lane can operate in SGMII mode.
                 P0_TX_LN1_N     V3

                 P1_TX_LN1_P     U14

                 P1_TX_LN1_N     V14

Lane 2 Rx        P0_RX_LN2_P     U4            I     Physical Lane 2 differential Rx of the X557 SerDes interface.
                                                     This lane can operate in KR, XFI and SGMII mode
                 P0_RX_LN2_N     V4

                 P1_RX_LN2_P     U15

                 P1_RX_LN2_N     V15

Lane 2 Tx        P0_TX_LN2_P     U6            O     Physical Lane 2 differential Tx of the X557 SerDes interface.
                                                     This lane can operate in KR, XFI and SGMII mode.
                 P0_TX_LN2_N     V6

                 P1_TX_LN2_P     U17

                 P1_TX_LN2_N     V17

Lane 3 Rx        P0_RX_LN3_P     U7, V7,       I     Physical Lane 3 differential Rx of the X557 SerDes interface.
                                 T17,                This lane can operate in SGMII mode
                 P0_RX_LN3_N
                                 T18
                 P1_RX_LN3_P

                 P1_RX_LN3_N

Lane 3 Tx        P0_TX_LN3_P     U8, V8,       O     Physical Lane 3 differential Tx of the X557 SerDes interface.
                                 R17,                This lane can operate in SGMII mode.
                 P0_TX_LN3_N
                                 R18
                 P1_TX_LN3_P

                 P1_TX_LN3_N

The X557 SerDes interface is both robust and flexible and provides numerous loopback and diagnostic

capabilities that eases system interface-PHY board design and bring up as well as AC JTAG. The

interface is capable of providing arbitrary lane swapping and inversion. In the transmit direction, there

is a programmable 4-tap equalizer (1 pre-cursor, and 2 post-cursor taps) as well as the ability to

program the Tx drive strength and Tx termination. In the receive direction, there is programmable gain

and programmable boost.

In SGMII mode, the interface operates at 1.25 Gb/s over SerDes logical Lane 0 and is compliant to the

Cisco* SGMII specification[10]. In KR mode, one 10 GbE interface is provided operating over Lane 2.

The SerDes interface on the X557 also contains diagnostic pattern generation and checking

functionality listed Table 2-7:

Table 2-7        KR Diagnostic Pattern Capabilities

    Test                 Description        Generate     Check       Invert

x9 PRBS          x9 + x5 + 1                3         3           3

x31 PRBS         x31 + x28 + 1              3         3           3

24
Hardware Interfaces (X557-AT and X557-AT2)—Intel® X557-AT/AT2/AT4 10 GbE PHY

Datasheet

       Test                     Description                          Generate        Check        Invert

Square Wave                                                          3            3            3

                    Clause 49.2.12

Pseudo-Noise                                                         3            3            3

CRPAT               IEEE 802.3 Annex48A.4                            3            3            3

Table 2-8     SGMII Diagnostic Pattern                            Capabilities

Test                            Description                       Generate        Check           Invert

CRPAT         IEEE 802.3 Annex48A.4                               3            3            3

All of the parameters associated with the SerDes interface have provisionable default values, which

means that the X557 SerDes interface can be tailored to power-up with the optimal settings for any

given application.

2.5           SerDes Operating Modes

For the purposes of this discussion, the X557 can be viewed as a set of blocks as shown below:

On the left side of the diagram is the system interface, which consists of the four SerDes lanes. Lanes 0

and 2 have the ability to run at rates from 1.25 Gb/s to 10.3125 Gb/s. These lanes support SGMII and

KR. The other two lanes only support 1.25 Gb/s and 3.125 Gb/s rates (SGMII). At the PCS layer, there

are two SGMII cores and two KR cores.

                                SRDS0                     KR/XFI               10G PCS            PDDPrPAeTrreTricCvHeTcHoecHPo/drPodPedererr  PHPrPyeTreTrbcHeTcHrociHPoddPodPedererr      LINE

                    System I/F  10G                       PCS 0

                                SRDS1  SERDES

                                3G                        KR/XFI               1G PCS       DSP

                                SRDS2                     PCS 1

                                10G                                                                                                            PVPFrPGeTrieTrlcAtHeTecHocPHor&dPodPedererr

                                SRDS3                     SGMII                100M PCS           PPrPAeTreTr/cHeTDcHocHPodPodPedererr

                                3G                        PCS 0

                                                          SGMII                                   A/D                                          VGA &

                                                          PCS 1                                                                                Filter

              MDIO              MDIO           MDIO

                                Management     Registers

Figure 2-6    X557-AT/AT2 Operational Blocks

These different SerDes operating modes are summarized in Table                              2-9.

                                                                                                                                                                                                  25
                       Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet—Hardware Interfaces (X557-AT and X557-

                                                                                                         AT2)

Table 2-9      SerDes Lane Assignments for Different Operating Modes

    Interface  Operating Mode /  Lane 0         Lane 1  Lane 2     Lane 3

                    Core Used

               SGMII1            X       X              X          X

    System

               KR1                                      X

2.6            SerDes System I/F Startup

In startup on the system interface side, there  are three  different operating scenarios for the SerDes I/F:

•   10 GbE mode (KR or XFI)

•   1000BASE-X mode

•   SGMII

•   All-off mode

These different modes affect only the system    interface  and function independently of whether the MDI

interface is selected or not.

2.6.1                  10 GbE Mode

1.  In this mode, which is the hardware default, the X557 comes up in the pre-configured 10 GbE mode

    (KR/XFI) and transmits Local Faults / Idles, and remains in this state until a connection to a link

    partner is established.

2.  After connection to a link partner has been established, the X557 will either stay in the pre-

    configured 10 GbE mode, or switch to 1000BASE-X mode on logical Lane 0, or 100 Mb/s SGMII

    mode depending on that the auto-negotiated line rate was.

3.  Once the SerDes I/F has synchronized, traffic flows.

    a.  If the link fails and the system interface was in 10 GbE mode, the X557 generates a Local Fault

        message towards the system I/F, effectively restarting. If the link had transitioned to 1 GbE

        operation, the SerDes is restarted in 10 GbE mode generating Local Faults / Idles.

4.  Auto-negotiation restarts after the link break timer expires.

2.6.2                  1000BASE-X Mode

1. In this mode the X557 comes up in 1000BASE-X mode on logical Lane 0 and transmits idles, and

    remains in this state until a connection to a link partner is established.

2. After a connection to a link partner has been established, the X557 will either stay in 1000BASE-X

    mode, or switch to the pre-configured 10 GbE mode, or 100 Mb/s SGMII mode depending on that

    the auto-negotiated line rate was.

26
Hardware Interfaces (X557-AT and X557-AT2)—Intel® X557-AT/AT2/AT4 10 GbE PHY

Datasheet

3. Once the SerDes I/F has synchronized, traffic flows.

4. If the link fails and the system interface was in the pre-configured 10 GbE mode (KR/XFI), the X557

    generates a Local Fault message towards the system I/F, and effectively restarts in 1000BASE-X

    mode, generating Idles. Otherwise the link just stays in 1000BASE-X mode generating Idles.

5. Auto-negotiation restarts after the link break timer expires.

2.6.3      SGMII Mode

1.  In this mode, the X557 comes up in SGMII mode. After sending and receiving an ACK on an SGMII

    link-down, auto-negotiation message (see Table 2-11), the SerDes transmits idles and remains in

    this state until a link partner connection is established.

2.  After a connection to a link partner has been established, the X557 sends an SGMII link-up, auto-

    negotiation message with the appropriate rate (see Table 2-11) and receives an ACK.

3.  Upon receiving the acknowledge from the system interface, the X557 either switches to 100 Mb/s

    SGMII mode, stays in 1 GbE SGMII mode (essentially 1000BASE-X) or switches to the pre-

    configured 10 GbE mode (KR or XFI), depending on whether the auto-negotiated line rate was 1

    GbE / 100 Mb/s or 10 GbE.

4.  Once the SerDes interface has synchronized, traffic flows.

5.  If the link fails and the X557 was in the pre-configured 10 GbE mode, the X557 generates a local

    fault message towards the system interface and then transitions back to SGMII mode, where it

    sends and receives an ACK on an SGMII link-down, auto-negotiation message and then resumes

    transmitting idles. If the link fails and the X557 was in 1 GbE SGMII mode, the X557 first sends and

    receives an ACK on an SGMII link-down, auto-negotiation message and then resumes transmitting

    idles with no interruption in SerDes operation. If the system interface was in 100 Mb/s SGMII

    mode, the SerDes transitions back to SGMII mode, where it sends and receives an ACK on an

    SGMII link-down, auto-negotiation message and then resumes transmitting idles.

6.  Auto-negotiation restarts after the link break timer expires.

                                                                                                          27
                         Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet—Hardware Interfaces (X557-AT and X557-

                                                                                                                  AT2)

2.6.4            All-Off Mode

1.  In this mode the Intel® X557-AT/AT2/AT4 10 GbE PHY comes up with the system interface off, and

    remains in this state until connection to a link partner is established.

2.  After connection to a link partner has been established, the Intel® X557-AT/AT2/AT4 10 GbE PHY

    will either turn on 1000BASE-X on logical Lane 0, or turn on the pre-configured 10 GbE mode (KR),

    or 100 Mb/s SGMII mode depending on that the auto-negotiated line rate was.

3.  Once the SerDes I/F has synchronized, traffic flows.

4.  If the link fails and was in the pre-configured 10 GbE mode, the Intel® X557-AT/AT2/AT4 10 GbE

    PHY generates a Local Fault message towards the system I/F and shuts off. Otherwise the system

    interface just shuts off.

5.  Auto-negotiation restarts after the link break timer expires.

2.6.5            Interrupts

In all of these modes, the processor has the ability to generate an interrupt upon completing auto-

negotiation.

2.7              MDI

Table 2-10       X557-AT2

    Signal Name  Pin Name(s)   Pin        Type  Description
                               Number(s)

PHY 0 CMS        P0_CM_P       E8         I/O   PHY 0 Common Mode Sense Input.

                 P0_CM_N       D8

PHY 0 Pair A     P0_A_P        B2         I/O   PHY 0 Pair A of the X557 line interface. These should connect to
                                                the Pair A inputs of the transformer, with capacitive bypassing
                 P0_A_N        A2
                                                via the center-tap. On reset this is set to high-impedance.

PHY 0 Pair B     P0_B_P        B4         I/O   PHY 0 Pair B of the X557 line interface. These should connect to
                                                the Pair B inputs of the transformer, with capacitive bypassing
                 P0_B_N        A4               via the center-tap. On reset this is set to high-impedance.

PHY 0 Pair C     P0_C_P        B6         I/O   PHY 0 Pair C of the X557 line interface. These should connect

                 P0_C_N        A6               to the Pair C inputs of the transformer, with capacitive
                                                bypassing via the center-tap. On reset this is set to high-
                                                impedance.

PHY 0 Pair D     P0_D_P        B8         I/O   PHY 0 Pair D of the X557 line interface. These should connect

                 P0_D_N        A8               to the Pair D inputs of the transformer, with capacitive
                                                bypassing via the center-tap. On reset this is set to high-
                                                impedance.

28
Hardware Interfaces (X557-AT and  X557-AT2)—Intel® X557-AT/AT2/AT4 10 GbE PHY

Datasheet

Signal Name   Pin Name(s)         Pin        Type  Description
                                  Number(s)

PHY 1 CMS     P1_CM_P             C18        I/O   PHY 1 Common Mode Sense Input.

              P1_CM_N             B18

PHY 1 Pair A  P1_A_P              B11        I/O   PHY 1 Pair A of the X557 line interface. These should connect to
                                                   the Pair A inputs of the transformer, with capacitive bypassing
              P1_A_N              A11
                                                   via the center-tap. On reset this is set to high-impedance.

PHY 1 Pair B  P1_B_P              B13        I/O   PHY 1 Pair B of the X557 line interface. These should connect to
                                                   the Pair B inputs of the transformer, with capacitive bypassing
              P1_B_N              A13              via the center-tap. On reset this is set to high-impedance.

PHY 1 Pair C  P1_C_P              B15        I/O   PHY 1 Pair C of the X557 line interface. These should connect

              P1_C_N              A15              to the Pair C inputs of the transformer, with capacitive
                                                   bypassing via the center-tap. On reset this is set to high-
                                                   impedance.

PHY 1 Pair D  P1_D_P              B17        I/O   PHY 1 Pair D of the X557 line interface. These should connect

              P1_D_N              A17              to the Pair D inputs of the transformer, with capacitive
                                                   bypassing via the center-tap. On reset this is set to high-
                                                   impedance.

Table 2-11    X557-AT

Signal  Name  Pin   Name(s)       Pin        Type  Description
                                  Number(s)

CMS           CM_P                E8         I/O   Common Mode Sense Input.

              CM_N                D8

Pair A        A_P                 B2         I/O   Pair A of the X557 line interface. These should connect to the
                                                   Pair A inputs of the transformer, with capacitive bypassing via
              A_N                 A2
                                                   the center-tap. On reset this is set to high-impedance.

Pair B        B_P                 B4         I/O   Pair B of the X557 line interface. These should connect to the
                                                   Pair B inputs of the transformer, with capacitive bypassing via
              B_N                 A4
                                                   the center-tap. On reset this is set to high-impedance.

Pair C        C_P                 B6         I/O   Pair C of the X557 line interface. These should connect to the
                                                   Pair C inputs of the transformer, with capacitive bypassing via
              C_N                 A6               the center-tap. On reset this is set to high-impedance.

Pair D        D_P                 B8         I/O   Pair D of the X557 line interface. These should connect to the

              D_N                 A8               Pair D inputs of the transformer, with capacitive bypassing via
                                                   the center-tap. On reset this is set to high-impedance.

In 10 GbE mode, the line interface on the Intel® X557-AT/AT2/AT4 10 GbE PHY is capable of driving up

to 100 m of CAT-6a unshielded twisted pair or 100 m of CAT-7 shielded cable (100  differential
impedance). It can also drive 55 m of CAT-6 cable, and a lesser distance of CAT-5e cable1. In 1 GbE and

100 Mb/s modes, it can drive 130m of CAT-5e (or better) cable. It is designed to drive this via a quad,

50 , center-tapped 1:1 transformer connected to an RJ-45 PCB-mount jack.

1. This distance is indeterminate because CAT-5e cable performance is not specified past 100 MHz.

                                                                                                                     29
                         Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet—Hardware Interfaces (X557-AT and X557-

                                                                                                              AT2)

The line interface on the Intel® X557-AT/AT2/AT4 10 GbE PHY supports automatic A/B and C/D pair

swaps, inversions (auto-X), and semi-cross (A/B or C/D only). It also supports a provisioned ABCD to

DCBA pair reversal for ease of routing with stack-jacks via bit 1.E400.0 and the MDI_CFG pin, which

sets the configuration on power-up. Note that this reversal does not swap polarities, thus A+ maps to

D+, etc.

2.8              Timing

The Intel® X557-AT/AT2/AT4 10 GbE PHY contains a high-performance synthesizer, which is capable of

producing all of the clocks required internally, as well as sourcing the recovered 50 MHz CMOS clock for

use by other components in the system. This synthesizer operates from either an external 100 W

50.000 MHz crystal (future X557-AT) or from a differential 50 MHz clock.

Note:        Either a 50 MHZ crystal or a 50 MHz oscillator can be implemented with the X557-AT (single

             port) device (crystal mode or oscillator mode, XTAL_SELECT_N = 0b or XTAL_SELECT_N =

             1b). However, a 50 MHZ oscillator must be implemented for use with the X557-AT2 (dual

             port) and X557-AT4 (quad port) devices (LVDS oscillator mode, XTAL_SELECT_N = 1b).

Table 2-12       X557-AT2

    Signal Name  Pin Name(s)  Pin        Type  Description
                              Number(s)

Clock Input      CLK_P        F18        I     The 50 MHz differential LVDS reference clock input for the
                                               X557. This DC-coupled input has an internal 100 Ω termination
                 CLK_N        G18              resistor associated with it.

Reserved         RNC_N15      N15        I     Reserved

Reserved         RNC_D1       D1         I     Reserved

                 RNC_C1       C1

Reserved         RNC_D2       D2         O     Reserved

Reserved         RNC_E2       E2         O     Reserved

30
Hardware Interfaces (X557-AT and  X557-AT2)—Intel® X557-AT/AT2/AT4 10 GbE PHY

Datasheet

Table 2-13      X557-AT

Signal Name     Pin Name(s)       Pin        Type  Description
                                  Number(s)

Crystal Input   XTAL_I            F18        I     The 50 MHz reference clock input for the X557. When
(future)                                           XTAL_SELECT_N is pulled low, these pins operate in crystal
                                                   mode, otherwise they are the differential LVDS inputs for an

                                                   external oscillator, with XTAL_I being the positive input and
                                                   XTAL_O being the negative input. In oscillator mode, this DC-
                                                   coupled input has an internal 100 Ω termination resistor

                                                   associated with it.

Crystal Output  XTAL_O            G18        I     The 50 MHz crystal oscillator output of the X557. This connects
(future)                                           to the output of an inverting amplifier. In XO mode, this is
                                                   high-impedance.

Reserved        RNC_N15           N15        I     Reserved

Reserved        RNC_D1            D1         I     Reserved

                RNC_C1            C1

Reserved        RNC_D2            D2         O     Reserved

50 MHz Clock    50M_CLK_TERM      G13        I     Selects whether PHY provides 100 Ω differential termination for
Termination                                        a 50 MHz clock input:

                                                   1b = Terminated.

                                                   0b = Open.

                                                   This input is on the VDD_IO domain and has a pull-up resistor
                                                   associated with it.

Clock Source    XTAL_SELECT_N     F17        I     The 50 MHz reference clock source selector for the X557-AT.

Select*                                            When XTAL_SELECT_N is pulled low, these XTAL_I and XTAL_O
                                                   pins operate in crystal mode; otherwise, they operate in LVDS
                                                   oscillator input mode.

                                                   This input is on the VDD_IO domain and has a pull-up resistor
                                                   associated with it.

                                                                                                                    31
                          Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet—Hardware  Interfaces  (X557-AT   and  X557-

                                                                                                            AT2)

2.9              LED

The X557 supports three 20 mA open-drain CMOS LED outputs.

Table 2-14       X557-AT2

    Signal Name  Pin Name(s)  Pin        Type  Description
                              Number(s)

PHY 0 LED        P0_LED0      K1         OD    The 2.5V tolerant, open-drain LED outputs for PHY 0.
[2:0]
                 P0_LED1      L1               These open-drain 20 mA outputs are on the VDD_IO domain.

                 P0_LED2      M1

PHY 1 LED        P1_LED0      K2         OD    The 2.5V tolerant, open-drain LED outputs for PHY 1.

[2:0]            P1_LED1      L2               These open-drain 20 mA outputs are on the VDD_IO domain.

                 P1_LED2      M2

Table 2-15       X557-AT

    Signal Name  Pin Name(s)  Pin        Type  Description
                              Number(s)

LED [2:0]        LED0         K1         OD    The 2.5V tolerant, open-drain LED outputs for the PHY.

                 LED1         L1               These open-drain 20 mA outputs are on the VDD_IO domain.

                 LED2         M1

32
Hardware Interfaces (X557-AT and X557-AT2)—Intel® X557-AT/AT2/AT4 10 GbE PHY

Datasheet

2.10         Reference Resistors

The X557 relies on 1% precision resistors to calibrate its internal voltage levels.

Table 2-16   X557-AT2

Signal Name  Pin Name(s)   Pin        Type    Description
                           Number(s)

Bandgap      RREF_BG0      A10        Analog  The connection point for the bandgap reference resistor.
Reference                                     This should be a precision 1%, 2.00 KΩ resistor tied to
Resistor     RREF_BG1      B10                ground

Table 2-17   X557-AT

Signal Name  Pin Name(s)   Pin        Type    Description

                           Number(s)

Bandgap      RREF_BG       A10        Analog  The connection point for the bandgap reference resistor.
Reference                                     This should be a precision 1%, 2.00 KΩ resistor tied to

Resistor                                      ground

2.11         Test

The X557 supports a IEEE 1149.1 compliant JTAG interface, with 1149.6 AC JTAG support on the

SerDes interface. Note that for normal operation, TRST_N should be held low.

Signal Name  Pin  Name(s)  Pin        Type    Description

                           Number(s)

JTAG Clock   TCK           K14        I       The JTAG clock input.

                                              This input is on the VDD_IO domain and has a  pull-down

                                              associated with it.

JTAG Data    TDI           L14        I       The JTAG data input signal.
Input
                                              This input is on the VDD_IO domain and has a  pull-down
                                              associated with it.

JTAG Data    TDO           L15        O       The JTAG data output signal.

Output                                        This 20 mA output is on the VDD_IO domain.

                                                                                                        33
                         Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet—Hardware Interfaces (X557-AT and X557-

                                                                                                               AT2)

    Signal Name  Pin Name(s)  Pin        Type    Description
                              Number(s)

JTAG Reset*      TRST_N       M15        I       The JTAG reset signal. If JTAG is not used, this pin must be
                                                 pulled low.

                                                 This input is on the VDD_IO domain and has a pull-up

                                                 associated with it.

JTAG Test        TMS          M16        I       The JTAG test mode state signal.
Mode State
                                                 This input is on the VDD_IO domain and has a pull-down
                                                 associated with it.

2.12             Metrology

The X557 contains two thermal diodes (note that the X557-AT only has one thermal diode) that can be

used to monitor the die temperature without going through the MDIO registers. The “P” indicates the

anode terminal (such as current input) of the thermal diode.

Table 2-18       X557-AT2

    Signal Name  Pin Name(s)  Pin        Type    Description

                              Number(s)

PHY 0 Thermal    TDIO_P_0     G3         Analog  PHY 0 thermal diode terminals.
Diode
                 TDIO_N_0     F3

PHY 1 Thermal    TDIO_P_1     F14        Analog  PHY 1 thermal diode terminals.

Diode            TDIO_N_1     G15

Table 2-19       X557-AT

    Signal Name  Pin Name(s)  Pin        Type    Description
                              Number(s)

Thermal Diode    TDIO_P_0     G3         Analog  Thermal diode terminals.

                 TDIO_N_0     F3

34
Hardware Interfaces (X557-AT and X557-AT2)—Intel® X557-AT/AT2/AT4 10 GbE PHY

Datasheet

2.13         Debug

The X557 supports a side-access port to the MDIO register space via a slave SMBus. Addressing for this

SMBus is provisioned on a per PHY basis. It is recommended that every design connect these SMBus

pins to a header to allow in-system debug. This obviates the need to disconnect the MDIO lines, and

allows for normal system operation during debug.

Signal Name  Pin Name(s)   Pin            Type       Description

                           Number(s)

DebugBus     DebugBus_CLK  H17            I          Clock signal for slave SMBus used for debug port into PHY
Clock                                                MDIO register space. This signal requires a pull-up to

                                                     VDD_IO.

                                                     This input is on the VDD_IO domain and has a pull-down
                                                     associated with it.

DebugBus     DebugBus_DAT  H18            I/O        Data signal for slave SMBus used for debug port into the

Data                                                 PHYs MDIO register space. This signal requires a pull-up to
                                                     VDD_IO.

                                                     This 20 mA I/O is on the VDD_IO domain and has a pull-

                                                     down associated with it.

2.14         Power

The X557 uses four separate power supplies to minimize power consumption:

•  0.83V

•  1.2V

•  2.1V

•  2.5V

As mentioned earlier, in order to provide maximum flexibility to the implementation, the X557 utilizes a

programmable I/O voltage. The logic thresholds for the I/O are set at 70% and 30% for VIH/VOH and

VIL/VOL respectively for any VDD_IO greater than 1.8V. For 1.2V MDIO operation (affects TX_EN, MDC,

MDIO, RST_N), a separate signal called MDIO_1P2_SELECT_N is provided that will force 1.2V operation

on these signals, regardless of the VDD_IO voltage.

Table 2-20   X557-AT2

Signal Name  Pin Name(s)   Pin Number(s)                                       Type    Description

AVDD         VCC1P2        D4, D6, E5, E7, E9, D11, D13, D15, E12, E14         Supply  1.2V analog
                                                                                       supply.

AVDD22       VCC2P1        A3, A5, A7, A9, C3, C5, C7, C9, A12, A14, A16,      Supply  2.1V analog

                           C12, C14, C16, D17                                          supply.

                                                                                                                  35
                         Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet—Hardware        Interfaces  (X557-AT and X557-

                                                                                                                   AT2)

    Signal Name  Pin Name(s)   Pin Number(s)                                         Type        Description

AVSS             AVSS          B3, B5, B7, B9, B12, B14, B16, C2, C4, C6, C8,        Supply      Analog ground.

                               C11, C13, C15, C17, D3, D5, D7, D9, D12, D14,

                               D16, D18, E4, E11, E13, E15, E17, F6, F8, F10, F12,
                               G5, G7, G9, G11, H6, H8, H10, H12

AVSSPLL          VSS           E6, E15                                               Supply      Analog ground for

                                                                                                 PHY PLL.

Analog VDD       VDD           E10, E16                                              Supply      0.83V supply for
                                                                                                 digital circuitry in
                                                                                                 the AFE.

VCC Crystal      VCC2P1        E18                                                   Supply      2.1V supply for

                                                                                                 the crystal
                                                                                                 oscillator.

VDD              VDD           J6, J8, J10, J12, K5, K7, K9, K11, K13, L6, L8, L10,  Supply      0.83V digital
                                                                                                 supply.
                               L12, M7, M9, M11, M13, N6, N8, N10, N12, P5, P7,

                               P9, P11, P13, R8, R10, R12

VDD FLASH        VDD_FLASH     E3                                                    Supply      Flash I/O power
                                                                                                 supply (2.5V).

VDD I/O Power    VDD_IO        J3, K4, K16, L16                                      Supply      The power
Supply                                                                                           supply(2.5V) for

                                                                                                 the general I/O on
                                                                                                 the X557.

VDD I/O Select   MDIO_1P2_     H4                                                    I           When pulled low,
                                                                                                 this signal sets the
                 SELECT_N
                                                                                                 I/O voltages for
                                                                                                 MDC, MDIO, and
                                                                                                 RST_N to 1.2V

                                                                                                 levels, regardless
                                                                                                 of the VDD_IO
                                                                                                 voltage.

                                                                                                 This input is on
                                                                                                 the VDD_IO
                                                                                                 domain and has a

                                                                                                 pull-up associated
                                                                                                 with it.

VDD SerDes       VDD           R5, R15, T8, T10, T12                                 Supply      SerDes 0.83V

                                                                                                 digital supply.

VDD22 SerDes     VCC2P1        P4, P15, R3, R16                                      Supply      SerDes 2.1V
                                                                                                 supply.

VREG SerDes      P0_VREG_SRDS  T4, T6, T14, T16                                      Supply      SerDes regulator
                                                                                                 output used for
                 P1_VREG_SRDS
                                                                                                 decoupling and
                                                                                                 monitoring.

VSS              VSS           J5, J7, J9, J11, J13, K6, K8, K10, K12, L7, L9, L11,  Supply      Digital ground.

                               L13, M6, M8, M10, M12, N5, N7, N9, N11, N13, P6,

                               P8, P10, P12, R7, R9, R11, R13

VSS SerDes       VSS           N1, N2, P3, P17, P18, R1, R2, R4, R6, R14, T3, T5,    Supply      SerDes ground.

                               T7, T9, T11, T13, T15, U1, U5, U9, U11, U16, U18,

                               V5, V9, V11, V16

36
Hardware Interfaces (X557-AT and  X557-AT2)—Intel® X557-AT/AT2/AT4 10 GbE PHY

Datasheet

Table 2-21     X557-AT

Signal Name    Pin Name(s)        Pin Number(s)                                         Type    Description

AVDD           VCC1P2             D4, D6, E5, E7, E9                                    Supply  1.2V analog

                                                                                                supply.

AVDD22         VCC2P1             A3, A5, A7, A9, C3, C5, C7, C9                        Supply  2.1V analog
                                                                                                supply.

AVSS           AVSS               B3, B5, B7, B9, B12, B14, B16, C2, C4, C6, C8,        Supply  Analog ground.

                                  C11, C13, C15, C17, D3, D5, D7, D9, D12,

                                  D14, D16, D18, E4, E11, E13, E17, F6, F8,

                                  F10, F12, G5, G7, G9, G11, H6, H8, H10, H12

AVSSPLL        VSS                E6                                                    Supply  Analog ground for
                                                                                                PHY PLL.

Analog VDD     VDD                E10                                                   Supply  0.83V supply for

                                                                                                digital circuitry in
                                                                                                the AFE.

VCC Crystal    VCC2P1             E18                                                   Supply  2.1V supply for
                                                                                                the crystal

                                                                                                oscillator.

VDD            VDD                J6, J8, J10, J12, K5, K7, K9, K11, K13, L6, L8, L10,  Supply  0.83V digital
                                                                                                supply.
                                  L12, M7, M9, M11, M13, N6, N8, N10, N12, P5, P7,

                                  P9, P11, P13, R8, R10, R12

VDD FLASH      VDD_FLASH          E3                                                    Supply  Flash I/O power

                                                                                                supply (2.5V).

VDD I/O Power  VDD_IO             J3, K4, K16, L16                                      Supply  The power supply
Supply                                                                                          (2.5) for the
                                                                                                general I/O on the

                                                                                                X557.

VDD I/O        MDIO_1P2_          H4                                                    I       When pulled low,
Select*                                                                                         this signal sets the
               SELECT_N
                                                                                                I/O voltages for
                                                                                                MDC, MDIO, and
                                                                                                RST_N to 1.2V

                                                                                                levels, regardless
                                                                                                of the VDD_IO
                                                                                                voltage.

                                                                                                This input is on
                                                                                                the VDD_IO
                                                                                                domain and has a

                                                                                                pull-up associated
                                                                                                with it.

VDD SerDes     VDD                R5, T8, T10, T12                                      Supply  SerDes 0.83V
                                                                                                digital supply.

VDD22 SerDes   VCC2P1             P4, R3                                                Supply  SerDes 2.1V

                                                                                                supply.

                                                                                                                      37
                      Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet—Hardware               Interfaces  (X557-AT and X557-

                                                                                                                       AT2)

    Signal Name  Pin Name(s)       Pin Number(s)                                         Type        Description

VREG SerDes      VREG_SRDS         T4, T6                                                Supply      SerDes regulator

                                                                                                     output used for
                                                                                                     decoupling and
                                                                                                     monitoring.

VSS              VSS               J5, J7, J9, J11, J13, K6, K8, K10, K12, L7, L9, L11,  Supply      Digital ground.

                                   L13, M6, M8, M10, M12, N5, N7, N9, N11, N13, P6,

                                   P8, P10, P12, R7, R9, R11, R13

VSS SerDes       VSS               P18, P17, T15, U16, V16, U18, N1, N2, P3, R1, R2,     VSS_        SerDes ground.

                                   R4, R6, R14, T3, T5, T7, T9, T11, T13, U1, U5, U9,    SRDS

                                   U11, V5, V9, V11

2.15             Reserved

Table 2-22       X557-AT2

    Signal Name             Pin Name(s)              Pin Number(s)                       Type        Description

Floating         NC                                  A1, A18, B1, C10, D10, F7, F9,                  These pins are
                                                     F11, F15, F17, G6,                              floating in the

                                                     G8, G10, G12, G13, G16, H5,                     package and can
                                                                                                     be connected as
                                                     H7, H9, H11, H13,                               convenience

                                                     H15, L4                                         dictates.

Reserved No      RNC_M3, RNC_K3, RNC_F13,            M3, K3, F13, G14, N4, M4, F4,                   Reserved no-
Connect          RNC_G14, RNC_N4,                    G4, H14, J14, P14, M14, N14,                    connect signal.

                 RNC_M4, RNC_F4, RNC_G4,             F16, V1, M5, L5, N16, P16, V18                  These pins must

                 RNC_H14, RNC_J14, RNC_P14,                                                          be left
                                                                                                     unconnected in
                 RNC_M14, RNC_N14, RNC_F16,
                                                                                                     the PCB design.

                 RNC_V1, RNC_M5, RNC_L5,

                 RNC_N16, RNC_P16, RNC_V18

Reserved         RVDD_L3                             L3                                  I           Reserved VDD_IO
VDD_IO                                                                                               signal. These pins
                 RVDD_N3                             N3
                                                                                                     must be
                                                                                                     connected to
                                                                                                     VDD_IO (2.5V).

                                                                                                     This input is on
                                                                                                     the VDD_IO
                                                                                                     domain and has a

                                                                                                     pull-up resistor
                                                                                                     associated with it.

38
Hardware Interfaces (X557-AT and X557-AT2)—Intel®  X557-AT/AT2/AT4 10 GbE PHY

Datasheet

Table 2-23     X557-AT

Signal Name             Pin Name(s)                Pin Number(s)                   Type  Description

Floating       NC                                  A11, A12, A13, A14, A15, A16,         These pins are

                                                   A17, B10, B11, B13, B15, B17,         floating in the
                                                                                         package and can
                                                   B18, C12, C14, C16, C18, D11,         be connected as

                                                   D13, D15, D17, E12, E14, E16,         convenience
                                                                                         dictates.
                                                   F7, F9, F11, F14, G6, G8,

                                                   G10, G12, G15, H5, H7,

                                                   H9, H11, H13, J17, K2, K17,

                                                   L2, L17, M2, M3, N3, P15,

                                                   R15, R16, R17, R18, T16, T17,

                                                   T18, U10, U12, U13, U14, U15,

                                                   U17, V10, V12, V13, V14, V15,

                                                   V17

Reserved       RG_L4, RG_A1, RG_A18                L4, A1, A18                     I     Reserved ground
Ground                                                                                   signal. These pins

                                                                                         must be
                                                                                         connected to
                                                                                         digital ground in

                                                                                         the PCB design.

                                                                                         These inputs are
                                                                                         on the VDD_IO

                                                                                         domain and have
                                                                                         pull-downs
                                                                                         associated with

                                                                                         them.

Reserved   No  RNC_K3, RNC_E2, RNC_T14, RNC_B1,    K3, E2, T14, B1, F13, G14, N4,        Reserved no-
Connect                                                                                  connect signal.
               RNC_F13, RNC_G14, RNC_N4,           M4, F4, G4, C10, D10, F15,
                                                                                         These pins must
               RNC_M4, RNC_F4, RNC_G4,             G16, H15, H14, J14, P14, M14,
                                                                                         be left
               RNC_C10, RNC_D10, RNC_F15,          N14, N16, P16, V18, F16, V1,          unconnected in

               RNC_G16, RNC_H15, RNC_H14,          M5, L5                                the PCB design.

               RNC_J14, RNC_P14, RNC_M14,

               RNC_N14, RNC_N16, RNC_P16,

               RNC_V18, RNC_F16, RNC_V1,

               RNC_M5, RNC_L5

Reserved       RVDD_L3                             L3                              I     Reserved VDD_IO
VDD_IO                                                                                   signal. This pin
                                                                                         must be

                                                                                         connected to
                                                                                         VDD_IO (2.5V).

                                                                                         This input is on

                                                                                         the VDD_IO
                                                                                         domain and has a
                                                                                         pull-up resistor

                                                                                         associated with it.

                                                                                                              39
                                              Intel® X557-AT/AT2/AT4 10 GbE PHY                                   Datasheet—Hardware Interfaces (X557-AT and                                 X557-

                                                                                                                                                                                             AT2)

2.16                   Pinouts

The pinouts for the X557-AT and X557-AT2 are shown in                                                             the following two figures. The signals are                                 color

coded to group similar functionalities together. The view                                                         is looking from the top of the chip.

                       A_N         VA22       B_N          VA22    C_N       VA22      D_N       VA22

                1      2           3          4            5       6         7         8         9       10       11    12    13        14       15       16            17     18

        A  RG_A1       A_N         VCC2P1     B_N          VCC2P1  C_N       VCC2P1    D_N       VCC2P1  RREF_BG  NC    NC    NC        NC       NC       NC            NC     RG_A18     A

        B  RNC_B1      A_P         AVSS       B_P          AVSS    C_P       AVSS      D_P       AVSS    NC       NC    AVSS  NC        AVSS     NC       AVSS          NC     NC         B

        C  RNC_C1      AVSS        VCC2P1     AVSS         VCC2P1  AVSS      VCC2P1    AVSS      VCC2P1  RNC_C10  AVSS  NC    AVSS      NC       AVSS     NC       AVSS        NC         C

        D  RNC_D1      RNC_D2      AVSS       VCC1P2       AVSS    VCC1P2    AVSS      CM_N      AVSS    RNC_D10  NC    AVSS  NC        AVSS     NC       AVSS          NC     AVSS       D

        E  DC_MASTER_  RNC_E2      VDD_FLASH  AVSS         VCC1P2  rictly ConfidentialVSSVCC1P2CM_PVCC1P2VDD      AVSS  NC    AVSS      NC       AVSS     NC       AVSS        VCC2P1     E

                N

        F       SIN    SOUT        TDIO_N_0   RNC_F4       TX_EN   AVSS      NC        AVSS      NC      AVSS     NC    AVSS  RNC_F13   NC       RNC_F15  RNC_F16  XTAL_       XTAL_I     F

                                                                                                                                                                   SELECT_N

        G  SCLK        CE_N        TDIO_P_0   RNC_G4       AVSS    NC        AVSS      NC        AVSS    NC       AVSS  NC    50M_CLK_  RNC_G14  NC       RNC_G16  ADDR4       XTAL_O     G

                                                                                                                              TERM

        H  RX_DC_DATA  TX_DC_RST_  RST_OUT_N  MDIO_1P2_SE  NC      AVSS      NC        AVSS      NC      AVSS     NC    AVSS  NC        RNC_H14  RNC_H15  ADDR3    DebugBus_   DebugBus_  H

                       N                      LECT_N                                                                                                               CLK         DAT

        J  RX_DC_CLK   RX_DC_SOF   VDD_IO     RST_N        VSS     VDD       VSS       VDD       VSS     VDD      VSS   VDD   VSS       RNC_J14  ADDR1    ADDR2         NC     MDC        J

        K  LED0        NC          RNC_K3     VDD_IO       VDD     VSS       VDD       VSS       VDD     VSS      VDD   VSS   VDD       TCK      ADDR0    VDD_IO        NC     P0_INT_N   K

        L  LED1        NC          RVDD       RG_L4        RNC_L5  VDD       VSS       VDD       VSS     VDD      VSS   VDD   VSS       TDI      TDO      VDD_IO        NC     MDIO       L

        M  LED2        NC          NC         RNC_M4       RNC_M5  VSS       VDD       VSS       VDD     VSS      VDD   VSS   VDD       RNC_M14  TRST_N   TMS      TX_DC_DATA  TX_DC_SOF  M

        N  VSS         VSS         NC         RNC_N4       VSS     VDD       VSS       VDD       VSS     VDD      VSS   VDD   VSS       RNC_N14  RNC_N15  RNC_N16  RX_DC_RST_  TX_DC_CLK  N

                                                                                                                                                                        N

        P  RX_LN0_N    RX_LN0_P    VSS        VCC2P1       VDD     VSS       VDD       VSS       VDD     VSS      VDD   VSS   VDD       RNC_P14  NC       RNC_P16  VSS         VSS        P

        R  VSS         VSS         VCC2P1     VSS          VDD     VSS       VSS       VDD       VSS     VDD      VSS   VDD   VSS       VSS      NC       NC            NC     NC         R

        T  TX_LN0_N    TX_LN0_P    VSS        P0_VREG_     VSS     P0_VREG_  VSS       VDD       VSS     VDD      VSS   VDD   VSS       RNC_T14  VSS      NC            NC     NC         T

                                              SRDS                 SRDS

        U       VSS    RX_LN1_P    TX_LN1_P   RX_LN2_P     VSS     TX_LN2_P  RX_LN3_P  TX_LN3_P  VSS     NC       VSS   NC    NC        NC       NC       VSS           NC     VSS        U

        V  RNC_V1      RX_LN1_N    TX_LN1_N   RX_LN2_N     VSS     TX_LN2_N  RX_LN3_N  TX_LN3_N  VSS     NC       VSS   NC    NC        NC       NC       VSS           NC     RNC_V18    V

                1      2           3          4            5       6         7         8         9       10       11    12    13        14       15       16            17     18

Figure     2-7         X557-AT

40
Hardware Interfaces (X557-AT and                                   X557-AT2)—Intel®                               X557-AT/AT2/AT4 10 GbE PHY

Datasheet

                    1       2            3                4        5       6            7            8            9       10           11      12           13           14           15           16        17           18

            A       NC      P0_A_N       VCC2P1       P0_B_N       VCC2P1  P0_C_N       VCC2P1       P0_D_N       VCC2P1  RREF_BG0     P1_A_N  VCC2P1       P1_B_N       VCC2P1       P1_C_N       VCC2P1    P1_D_N       NC           A

            B       NC      P0_A_P       AVSS         P0_B_P       AVSS    P0_C_P       AVSS         P0_D_P       AVSS    RREF_BG1     P1_A_P  AVSS         P1_B_P       AVSS         P1_C_P       AVSS      P1_D_P       P1_CM_N      B

            C  RNC_C1       AVSS         VCC2P1       AVSS         VCC2P1  AVSS         VCC2P1       AVSS         VCC2P1  NC           AVSS    VCC2P1       AVSS         VCC2P1       AVSS         VCC2P1    AVSS         P1_CM_P      C

            D  RNC_D1       RNC_D2       AVSS         VCC1P2       AVSS    VCC1P2       AVSS         P0_CM_N      AVSS    NC           VCC1P2  AVSS         VCC1P2       AVSS         VCC1P2       AVSS      VCC2P1       AVSS         D

            E  DC_MASTER_   RNC_E2       VDD_FLASH    AVSS         trictly ConfidentialVCC1P2VSSVCC1P2P0_CM_P     VCC1P2  VDD          AVSS    VCC1P2       AVSS         VCC1P2       VSS          VDD       AVSS         VCC2P1       E

                    N

            F  SIN          SOUT         TDIO_N_0     RNC_F4       TX_EN   AVSS         NC           AVSS         NC      AVSS         NC      AVSS         RNC_F13      TDIO_P_1     NC           RNC_F16   NC           CLK_P        F

            G  SCLK         CE_N         TDIO_P_0     RNC_G4       AVSS    NC           AVSS         NC           AVSS    NC           AVSS    NC           NC           RNC_G14      TDIO_N_1     NC        ADDR4        CLK_N        G

            H  RX_DC_DATA   TX_DC_RST_   RST_OUT_N    MDIO_1P2_SE  NC      AVSS         NC           AVSS         NC      AVSS         NC      AVSS         NC           RNC_H14      NC           ADDR3     DebugBus_    DebugBus_    H

                            N                         LECT_N                                                                                                                                                 CLK          DAT

            J  RX_DC_CLK    RX_DC_SOF    VDD_IO       RST_N        VSS     VDD          VSS          VDD          VSS     VDD          VSS     VDD          VSS          RNC_J14      ADDR1        ADDR2     P1_MDC       P0_MDC       J

            K  P0_LED0      P1_LED0      RNC_K3       VDD_IO       VDD     VSS          VDD          VSS          VDD     VSS          VDD     VSS          VDD          TCK          INV_ADDR0    VDD_IO    P1_INT_N     P0_INT_N     K

            L  P0_LED1      P1_LED1      RVDD_L3      NC           RNC_L5  VDD          VSS          VDD          VSS     VDD          VSS     VDD          VSS          TDI          TDO          VDD_IO    P1_MDIO      P0_MDIO      L

            M  P0_LED2      P1_LED2      RNC_M3       RNC_M4       RNC_M5  VSS          VDD          VSS          VDD     VSS          VDD     VSS          VDD          RNC_M14      TRST_N       TMS       TX_DC_DATA   TX_DC_SOF    M

            N  VSS          VSS          RVDD_N3      RNC_N4       VSS     VDD          VSS          VDD          VSS     VDD          VSS     VDD          VSS          RNC_N14      RNC_N15      RNC_N16   RX_DC_RST_   TX_DC_CLK    N

                                                                                                                                                                                                             N

            P  P0_RX_LN0_N  P0_RX_LN0_P  VSS          VCC2P1       VDD     VSS          VDD          VSS          VDD     VSS          VDD     VSS          VDD          RNC_P14      VCC2P1       RNC_P16   VSS          VSS          P

            R  VSS          VSS          CC2P1        VSS          VDD     VSS          VSS          VDD          VSS     VDD          VSS     VDD          VSS          VSS          VDD          VCC2P1    P1_TX_LN3_P  P1_TX_LN3_N  R

            T  P0_TX_LN0_N  P0_TX_LN0_P  VSS          P0_VREG_     VSS     P0_VREG_     VSS          VDD          VSS     VDD          VSS     VDD          VSS          P1_VREG_     VSS          P1_VREG_  P1_RX_LN3_P  P1_RX_LN3_N  T

                                                      SRDS                 SRDS                                                                                          SRDS                      SRDS

            U  VSS          P0_RX_LN1_P  P0_TX_LN1_P  P0_RX_LN2_P  VSS     P0_TX_LN2_P  P0_RX_LN3_P  P0_TX_LN3_P  VSS     P1_RX_LN0_P  VSS     P1_TX_LN0_P  P1_RX_LN1_P  P1_TX_LN1_P  P1_RX_LN2_P  VSS       P1_TX_LN2_P  VSS          U

            V  RNC_V1       P0_RX_LN1_N  P0_TX_LN1_N  P0_RX_LN2_N  VSS     P0_TX_LN2_N  P0_RX_LN3_N  P0_TX_LN3_N  VSS     P1_RX_LN0_N  VSS     P1_TX_LN0_N  P1_RX_LN1_N  P1_TX_LN1_N  P1_RX_LN2_N  VSS       P1_TX_LN2_N  RNC_V18      V

                    1       2            3                4        5       6            7            8            9       10           11      12           13           14           15           16        17           18

Figure 2-8     X557-AT2

                                                                                                                                                                                                                                          41
             Intel® X557-AT/AT2/AT4 10 GbE   PHY  Datasheet—Hardware  Interfaces  (X557-AT  and  X557-

                                                                                                 AT2)

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42
Hardware Interfaces (X557-AT4)—Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet

3.0          Hardware Interfaces (X557-AT4)

Note:       Any signal name that ends with an asterisk (*) or pin name that ends with _N are active

            low.

3.1          Management Interface

The management interface on the X557 is a two wire interface with a unidirectional MDC clock and a

bidirectional MDIO data. The MDIO interface on the X557 is a robust implementation of this standard. It
is designed to operate up to 18 MHz1 and is capable of withstanding voltages up to double the operating

voltage (the theoretical worst-case maximum reflection on an unterminated bus). It uses a Schmitt-

trigger in conjunction with a de-bounce state machine to de-bounce the signals, and is capable of hot-

insertion. The MDIO data line is capable of pulling low a 280  load tied to 1.2V, and can be configured

to support either open-drain, or push-pull operation in the Global General Provisioning 2: Address

1E.C441 register. Push-pull is the default operating mode.

In order to provide flexibility to the implementation, the X557 uses a programmable I/O voltage. The

logic thresholds for the I/O are set at 70% and 30% for VIH/VOH and VIL/VOL, respectively for any
VDD_IO greater than 1.8V. For 1.2V MDIO operation (affects TX_EN, MDC, MDIO, RST_N) a separate

signal called MDIO_1P2_SELECT_N is provided that will force 1.2V operation on these signals,

regardless of the VDD_IO voltage.

The management interface enables communication between the Station Management (STA) and a PHY.

The STA is the external host controller which is the master of the management interface bus.

Consequently, it always sources the MDC clock. When the MDIO is sourced by the STA, the PHY samples

the MDIO at the rising edge of MDC. When the MDIO is sourced by the PHY during read operations, the

STA samples the MDIO at the rising edge.

Signal Name       Pin Name(s)      Pin        Type
                                   Number(s)

Reserved          TX_DC_RST_N      M2         O     Reserved.

Interrupt*        P0_INT_N         L22        OD    The 2.5V tolerant open-drain interrupt signal from PHY 0 of the
[3:0]                                               X557. On reset this is set high. This input can be driven to
                  P1_INT_N         L21              operate at 1.2V via the MDIO_1P2_SELECT_N pin, regardless

                  P2_INT_N         L23              of the voltage on VDD_IO.

                  P3_INT_N         L24              These open-drain 20 mA outputs are on the VDD_IO domain.

1. This is a function of whether the output is set to push-pull or open-drain mode, and on the capacitance of the bus.

                                                                                                                        43
                              Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet—Hardware Interfaces (X557-AT4)

    Signal Name  Pin Name(s)  Pin        Type
                              Number(s)

Invert MDIO      INV_ADDR0    T2         I     When set, these logic inputs invert the corresponding LSBs of
                                               the MDIO PHY address of the X557 (XOR function). This is used
Address          INV_ADDR1    R4               to change the counting order of the PHYs within the X557.

                                               These inputs are on the VDD_IO domain and have pull-ups
                                               associated with them.

MDIO             ADDR1        J24        I     The logic inputs to set the MDIO PHY address of the X557.

Address          ADDR2        J23              These inputs are on the VDD_IO domain and have pull-up

                 ADDR3        J22              resistors associated with them.

MDIO Clock       P0_MDC       K22        I/O   The MDIO clock input for PHY 0 of the X557. This input can be
                                               driven to operate at 1.2V via the MDIO_1P2_SELECT_N pin,
[3:0]            P1_MDC       K21              regardless of the voltage on VDD_IO.

                 P2_MDC       K23              These tri-state 20 mA I/Os are on the VDD_IO domain.

                 P3_MDC       K24

MDIO Data        P0_MDIO      M22        I/O   The MDIO data line (with Schmitt triggered logic levels) for PHY
                                               0 of the X557. On reset, this is set to high-impedance. This I/O
[3:0]            P1_MDIO      M21              can be driven to operate at 1.2V via the MDIO_1P2_SELECT_N

                 P2_MDIO      M23              pin, regardless of the voltage on VDD_IO.

                 P3_MDIO      M24              These tri-state 20 mA I/Os are on the VDD_IO domain.

Reset Out*       RST_OUT_N    L2         OD    The open-drain reset output from the X557. This might be used
                                               to drive the power-up reset signal for a board, as it outputs the

                                               on-chip power-up reset signal from the X557.

                                               This open-drain 20 mA output is on the VDD_IO domain.

Reset*           RST_N        T1         I     The hard reset input (with Schmitt triggered logic levels) for
                                               the X557. This input can be driven to operate at 1.2V via the

                                               MDIO_1P2_SELECT_N pin, regardless of the voltage on
                                               VDD_IO.

                                               This input is on the VDD_IO domain and has a pull-up resistor

                                               associated with it.

44
Hardware Interfaces (X557-AT4)—Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet

Table 3-1 shows the management interface frame format (802.3-2005 45.3). The fields are described in

the sections that follow.

Table 3-1  MDIO Frame Format

Frame      PRE        ST   OP  PHYAD            MMDAD  TA                   Data        Idle

Address    1...1      00   00  PPPPP  EEEEE            10  AAAAAAAAAAAAAAAA             Z

Write      1...1      00   01  PPPPP  EEEEE            10  DDDDDDDDDDDDDDDD             Z

Read       1...1      00   11  PPPPP  EEEEE            Z0  DDDDDDDDDDDDDDDD             Z

Post-read  1...1      00   10  PPPPP  EEEEE            Z0  DDDDDDDDDDDDDDDD             Z

increment
address

Idle (idle condition):

The idle condition on the management interface is a high-impedance state. All tri-state drivers are

disabled and the pull-up resistor(s) on the MDIO bus will pull the MDIO line to a one.

PRE (preamble):

Normal operation — At the beginning of each transaction, the station management entity will send a

sequence of 32 contiguous ones on the MDIO data line, along with 32 corresponding cycles on the MDC

to provide the MMD with a pattern that it can use to establish synchronization. Each MMD will observe a

sequence of 32 contiguous one bits on MDIO with 32 corresponding cycles on MDC before it responds to

any transaction.

Preamble suppression — The MDIO interface can optionally disable preamble detection by setting the

MDIO Preamble Detection Disable bit in the Global General Provisioning 2: Address 1E.C441 register. In

this mode of operation, one or more preamble bit are required followed by the 0x0 start of frame ST

bits.

ST (start of frame):

The start of frame for indirect access cycles is indicated by the <00> pattern. This pattern assures a

transition from the default one and identifies the frame as an indirect access. Frames that contain the

ST=<01> pattern defined in Clause 22 will be ignored by the MMDs within the X557.

OP (operation code):

The operation code field indicates the type of transaction being performed by the frame. A <00>

pattern indicates that the frame payload contains the address of the register to access. A <01> pattern

indicates that the frame payload contains data to be written to the register whose address was provided

in the previous address frame. A <11> pattern indicates that the frame is read operation. A <10>

pattern indicates that the frame is a post-read increment address operation.

PHYAD (PHY address):

The PHY address is five bits, allowing for 32 unique PHY addresses, and hence up to 32 PHYs on an

MDIO bus. The address of the PHY is determined from ADDR[4:2] for the pins. The first PHY address bit

to be transmitted and received is the MSB of the address. The station management entity must have a

priori knowledge of the appropriate PHY address for each PHY to which it is attached, whether

connected to a single PHY or to multiple PHYs.

                                                                                                         45
                                    Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet—Hardware Interfaces (X557-AT4)

MMDAD (MMD address):

The MMD address is five bits, allowing for 32 unique MMDs per PHY. The first MMD address bit

transmitted and received is the MSB of the address.

In addition the X557 supports a broadcast mode when the PHYAD is 0x00. Only the write and load

address opcodes are supported in broadcast mode. Read and post-read increment opcodes are ignored

in broadcast mode. This mode of operation can be enabled via the MDIO Broadcast Mode Enable bits in

the Global General Provisioning 2: Address 1E.C441 register.

TA (turnaround):

The turnaround time is a 2-bit time spacing between the MMD address field and the data field of a

management frame to avoid contention during a read transaction. For a read or post-read increment

address transaction, both the STA and the MMD remain in a high-impedance state for the first bit time

of the turnaround. The MMD then drives a zero bit during the second bit time of the turnaround of a

read or post-read increment address transaction. During a write or address transaction, the STA

transmits a one for the first bit time of the turnaround and a zero for the second bit time of the

turnaround. This behavior is shown in

                                   <0>                        Data[15]

            MDC*  VIH

                  VIL

    MDIO Line     VIH

                  VIL

                                    MDIO Driven by STA                MDIO Driven  by  PHY  MMD

Figure 3-1  MDIO Bus Turn-around During Read Operations

Address / Data:

The address/data field is 16 bits. For an address cycle, it contains the address of the register to be

accessed on the next cycle. For the data cycle of a write frame, the field contains the data to be written

to the register. For a read or post-read increment address frame, the field contains the contents of the

register. The first bit transmitted and received shall be bit 15.

For counters that are greater than 16-bits, the LSW must be read first, then the MSW must be read

immediately afterwards. When the LSW is read, the counter is cleared and the MSW is stored in a

shadow register. Reading the MSW actually reads the shadow register.

Optionally the host may read the MSW first, then the LSW immediately afterwards by setting the MDIO

Read MSW First Enable bit in the Global General Provisioning 2: Address 1E.C441 register.

46
Hardware Interfaces (X557-AT4)—Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet

3.1.1               Interrupt

The X557 supports an open-drain interrupt pin per PHY.

3.1.2               Reset

The X557 is capable of generating a RST_OUT_N signal from its internal power-on                                         reset generation

circuitry that can be used by the external board circuitry.

Operation of the reset machinery is as follows:

1. Release from the Reset state begins when the RST_N input is high1, and all of                                        the core power

    supplies are above their required thresholds. These thresholds are listed in

Table 3-2   Power-on Reset Thresholds for Core Supply Voltages

    Supply                        Parameter                                                    Min              Max               Units

VCC2P1         Power-on  reset  threshold for VCC2P1  DC supply.  1.70                                    1.80          V

VCC1P2         Power-on  reset  threshold for VCC1P2  DC supply.  0.93                                    0.99          V

VDD            Power-on  reset  threshold for VDD DC  supply.     0.56                                    0.60          V

2.  Once all of the conditions for release from reset are true, a 20 ms timer engages, the purpose of

    which is to enable the supplies to settle prior to allowing the PHY to boot.

3.  After the 20 ms timer has completed, hardware state machines designed to guarantee PLL and

    band-gap stability engage.

4.  After the PLLs and band-gap are locked and functioning properly, the processor and digital circuitry

    are released from reset.

5.  The PHY image is then loaded and the processor boots.

6.  After the processor boots, any provisioned register values are set, and the PHY enters the

    provisioned operating state.

7.  Once this completes, the processor raises the MMD reset bits and sets the reset completed alarm,

    indicating it has completed reset and is ready for operation.

3.1.3               Configuration

The X557 contains a number of static configuration pins which are                                   used  to  set  the  power-up  operation

of the X557. These signals are:

1. ADDR[4:2].

2. Transmit Enable

    1. Note that there are no timing requirements on issuance of reset relative to the clock.

                                                                                                                                          47
                              Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet—Hardware Interfaces (X557-AT4)

In the X557 package, the MDIO addressing is tied off internally so that the LSB increments according to

the PHY number in the package. This MDIO address can either be overridden via a register in the Global

MMD via provisioning, or the incrementation order can be altered via the INV_ADDR0 pin which is

exclusive OR’d with address pin ADDR0.

3.2              Serial Flash

    Signal Name  Pin Name(s)  Pin        Type
                              Number(s)

Reserved         RX_DC_CLK    N1         I     Reserved

Reserved         TX_DC_CLK    P24        O     Reserved

Reserved         RX_DC_DATA   M1         I     Reserved

Reserved         TX_DC_DATA   N23        O     Reserved

Reserved         DC_MASTER_N  H1         I     Reserved

Reserved         RX_DC_RST_N  P23        I     Reserved

Reserved         RX_DC_SOF    N2         I     Reserved

Reserved         TX_DC_SOF    N24        O     Reserved

SPI Chip         CE_N         K2         O     The SPI CE* signal from the X557 to the serial Flash.

Enable*                                        On reset this is set high.

                                               This 20 mA output is on the VDD_FLASH domain.

SPI Serial       SCLK         K1         O     The SPI clock from the X557 to the serial Flash. On reset this  is

Clock                                          set low.

                                               This 20 mA output is on the VDD_FLASH domain.

SPI Serial       SIN          J1         I     The SPI input data from the serial FLASH to the X557.
Input Data
                                               This input is on the VDD_FLASH domain and has a pull-up

                                               resistor associated with it.

SPI Serial       SOUT         J2         I     The SPI output data from the X557 to the serial Flash.
Output Data
                                               On reset this is set low.

                                               This 20 mA output is on the VDD_FLASH domain.

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Hardware Interfaces (X557-AT4)—Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet

3.2.1             SPI Flash Interface

The SPI interface is responsible for connecting the X557 to the external Flash memory device. The

micro-controller on the X557 accesses the boot code and the X557 default register values from the

Flash memory after power-on reset. This Flash memory is also accessible via the MDIO interface for

firmware updates and manufacturing burn via the registers in the Global MMD.

The SPI interface is a four wire, unidirectional, serial bus as shown in Figure 3-2. It is composed of a

serial clock output SCLK, a serial data output SOUT, a serial data input SIN, and a chip-select CE*. All

the signals are unidirectional.

                                 PHY                                                                     NVR

                                          SCLK                                                   SCK

                                          SOUT                                                   SI

                                             CE*                                                 CS*

                                                SIN                                              SO

Figure 3-2  SPI Interface Block Diagram

The X557 is set up to function as a Mode 0 (0,0) SPI device, which means that the clock defaults to zero

when not bursting. Data on this interface, for both SIN and SOUT, is always sourced on the falling edge

of SCLK, and sampled on the rising edge of SCLK.

The following figures show typical read, burst read, and write operations for the X557. In all of these

scenarios, the NVR interface in the Global MMD is used to access the Flash.

The NVR interface in the X557 is designed to be able to output any arbitrary opcode, followed by a

programmable zero to three address bytes, followed by a programmable zero to four data bytes. This

allows any variation of opcodes to be output to the attached Flash device. This interface also supports a

burst read and write mode, which keeps the CS* line pulled low to enable back-to-back reads and

writes. To support this, the NVR interface supports two 16-bit address registers and two 16-bit data

registers, which allows up to 4 data bytes in a burst over the SPI interface. In order to extend this to

longer bursts, the X557 halts the clock after the last bit in the data burst allowing the host processor to

load another block of data to / from the NVR interface. This is shown in Figure 3-3 through Figure 3-5

and enables the data burst to be extended by as many bytes as necessary, without outstripping the

MDIO’s I/O capabilities.

            CS*

            SCLK          0      1  2  3  4  5  6    7  8      15 16      23 24      31  32      39  40    47  48    55  56    63

                  Mode 0

                                                1  1

            SIN           0  0      0  0  0  0             A2         A1         A0

                             Opcode = 0x3

            SOUT                                                                             Dn      Dn+1      Dn+2      Dn+3

Figure 3-3  SPI   Read

                                                                                                                                   49
                                 Intel® X557-AT/AT2/AT4                 10 GbE PHY Datasheet—Hardware                              Interfaces  (X557-AT4)

            CS*

            SCLK            0       7  8      15 16      23 24      31  32      39        40    47  48    55  56    63  Gap    64  65 66

                  Mode 0

            SIN                0?2        A2         A1         A0          Dn            Dn+1      Dn+2      Dn+3      Bit 7      6  5

                            PGM                                                                                         Dn+4

            SOUT

Figure 3-4  SPI Burst Read

Figure 3-5  SPI Burst Write

Note that typical NVRs require that writing be performed on a block basis, and thus the addresses

usually wrap within the block being programmed. As such, it is desirable from a speed and efficiency

perspective to attempt to write entire blocks, versus pieces of blocks.

In order to assure that no polling is required on NVR interface, it is recommended that the NVR clock
speed be set to at least1:

                                              fSCLK  66---43  fMDIO

The desired Flash memory should be chosen to be at least 512K bytes in size, and must be capable of

interfacing to a 2.5V CMOS SPI.

3.3         Firmware

The X557 contains a 32-bit micro-controller. This micro-controller is designed to have it’s IRAM and

DRAM loaded on power-up / reset from the attached FLASH, or to have its boot image loaded by the

host processor via the MDIO interface.

    1. This is derived from the fact that the longest burst instruction on the SPI is 64 bits, at one bit per clock, whereas to write a register on the

    MDIO takes 64 clocks, and the data is not written until the last bit - hence the 63.

50
Hardware Interfaces (X557-AT4)—Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet

3.4           SerDes

Table 3-3     X557-AT4

Signal Name   Pin Name(s)  Pin        Type  Description
                           Number(s)

PHY 0 Lane 0  P0_RX_LN0_P  V2         I     PHY 0 physical Lane 0 differential Rx of the X557 SerDes
Rx                                          interface. This lane can operate in KR,XFI and SGMII mode
              P0_RX_LN0_N  V1

PHY 0 Lane 0  P0_TX_LN0_P  Y2         O     PHY 0 physical Lane 0 differential Tx of the X557 SerDes
Tx                                          interface. This lane can operate in KR,XFI and SGMII mode.
              P0_TX_LN0_N  Y1

PHY 0 Lane 2  P0_RX_LN2_P  AB2        I     PHY 0 physical Lane 2 differential Rx of the X557 SerDes

Rx            P0_RX_LN2_N  AB1              interface. This lane can operate in KR,XFI and SGMII mode

PHY 0 Lane 2  P0_TX_LN2_P  AC3        O     PHY 0 physical Lane 2 differential Tx of the X557 SerDes
Tx                                          interface. This lane can operate in KR,XFI and SGMII mode.
              P0_TX_LN2_N  AD3

PHY 1 Lane 0  P1_RX_LN0_P  AC5        I     PHY 1 physical Lane 0 differential Rx of the X557 SerDes
Rx                                          interface. This lane can operate in KR,XFI and SGMII mode
              P1_RX_LN0_N  AD5

PHY 1 Lane 0  P1_TX_LN0_P  AC7        O     PHY 1 physical Lane 0 differential Tx of the X557 SerDes

Tx            P1_TX_LN0_N  AD7              interface. This lane can operate in KR,XFI and SGMII mode.

PHY 1 Lane 2  P1_RX_LN2_P  AC9        I     PHY 1 physical Lane 2 differential Rx of the X557 SerDes
Rx                                          interface. This lane can operate in KR,XFI and SGMII mode
              P1_RX_LN2_N  AD9

PHY 1 Lane 2  P1_TX_LN2_P  AC11       O     PHY 1 physical Lane 2 differential Tx of the X557 SerDes
Tx                                          interface. This lane can operate in KR,XFI and SGMII mode.
              P1_TX_LN2_N  AD11

PHY 2 Lane 0  P2_RX_LN0_P  AC14       I     PHY 2 physical Lane 0 differential Rx of the X557 SerDes

Rx            P2_RX_LN0_N  AD14             interface. This lane can operate in KR,XFI and SGMII mode

PHY 2 Lane 0  P2_TX_LN0_P  AC16       O     PHY 2 physical Lane 0 differential Tx of the X557 SerDes
Tx                                          interface. This lane can operate in KR,XFI and SGMII mode.
              P2_TX_LN0_N  AD16

PHY 2 Lane 2  P2_RX_LN2_P  AC18       I     PHY 2 physical Lane 2 differential Rx of the X557 SerDes

Rx            P2_RX_LN2_N  AD18             interface. This lane can operate in KR,XFI and SGMII mode

PHY 2 Lane 2  P2_TX_LN2_P  AC20       O     PHY 2 physical Lane 2 differential Tx of the X557 SerDes
Tx                                          interface. This lane can operate in KR,XFI and SGMII mode.
              P2_TX_LN2_N  AD20

PHY 3 Lane 0  P3_RX_LN0_P  AC22       I     PHY 3 physical Lane 0 differential Rx of the X557 SerDes
Rx                                          interface. This lane can operate in KR,XFI and SGMII mode
              P3_RX_LN0_N  AD22

PHY 3 Lane 0  P3_TX_LN0_P  AB23       O     PHY 3 physical Lane 0 differential Tx of the X557 SerDes

Tx            P3_TX_LN0_N  AB24             interface. This lane can operate in KR,XFI and SGMII mode.

                                                                                                        51
                                    Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet—Hardware Interfaces (X557-AT4)

    Signal Name     Pin Name(s)     Pin           Type   Description
                                    Number(s)

PHY 3 Lane 2     P3_RX_LN2_P        Y23              I   PHY 3 physical Lane 2 differential Rx of the X557 SerDes
Rx                                                       interface. This lane can operate in KR,XFI and SGMII mode
                 P3_RX_LN2_N        Y24

PHY 3 Lane 2     P3_TX_LN2_P        V23              O   PHY 3 physical Lane 2 differential Tx of the X557 SerDes
Tx                                                       interface. This lane can operate in KR,XFI and SGMII mode.
                 P3_TX_LN2_N        V24

The SerDes interface on the X557 also contains diagnostic pattern generation and checking

functionality that is listed Table 3-4:

Table 3-4        KR Diagnostic Pattern Capabilities

       Test         Description                   Generate        Check        Invert

x9 PRBS             x9 + x5 + 1                   3            3            3

x31 PRBS            x31 + x28 + 1                 3            3            3

Square Wave                                       3            3            3

                    Clause 49.2.12

Pseudo-Noise                                      3            3            3

CRPAT               IEEE 802.3 Annex48A.4         3            3            3

Table 3-5        SGMII Diagnostic Pattern      Capabilities

    Test            Description                Generate        Check        Invert

CRPAT            IEEE 802.3 Annex48A.4         3            3            3

All of the parameters associated with the SerDes interface have provisionable default values, which

means that the X557 SerDes interface can be tailored to power-up with the optimal settings for any

given application.

3.5              SerDes Operating Modes

For the purposes of this discussion, the X557 can be viewed as a set of blocks as shown in Figure 2-6:

On the left side of the diagram is the system interface, which consists of the two SerDes lanes. Lanes 0

and 2 have the ability to run at rates from 1.25 Gb/s to 10.3125 Gb/s. These lanes support SGMII and

KR. In the X557, only two of the four SerDes lanes on the chip are actually run out, but these lanes are

still referred to as Lane 0 and Lane 2. At the PCS layer, there are two SGMII cores and two KR cores

even though only the two SGMII and KR cores are used.

52
Hardware Interfaces (X557-AT4)—Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet

These different SerDes operating modes are summarized in Table 3-6.

Table 3-6  SerDes Lane Assignments for Different Operating Modes

Interface  Operating Mode /    Lane 0  Lane 1  Lane 2              Lane 3
                  Core Used

           SGMII1                              X

   System

           KR1                                 X

3.6        SerDes System I/F Startup

In startup on the system interface side, there are three different operating scenarios for the SerDes I/F:

•   10 GbE mode (KR or XFI)

•   1000BASE-X mode

•   SGMII

•   All-off mode

These different modes affect only the system interface and function independently of whether the MDI

interface is selected or not.

3.6.1                10 GbE Mode

1.  In this mode, which is the hardware default, the X557 comes up in the pre-configured 10 GbE mode

    (KR) and transmits Local Faults / Idles, and remains in this state until a connection to a link partner

    is established.

2.  After connection to a link partner has been established, the X557 will either stay in the pre-

    configured 10 GbE mode, or switch to 1000BASE-X mode on logical Lane 0, or 100 Mb/s SGMII

    mode depending on that the auto-negotiated line rate was.

3.  Once the SerDes I/F has synchronized, traffic flows.

    a.  If the link fails and the system interface was in 10 GbE mode, the X557 generates a Local Fault

        message towards the system I/F, effectively restarting. If the link had transitioned to 1 GbE

        operation, the SerDes is restarted in 10 GbE mode generating Local Faults / Idles.

4.  Auto-negotiation restarts after the link break timer expires.

3.6.2                1000BASE-X Mode

1. In this mode the X557 comes up in 1000BASE-X mode on logical Lane 0 and transmits idles, and

    remains in this state until a connection to a link partner is established.

                                                                                                             53
                               Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet—Hardware Interfaces (X557-AT4)

2. After a connection to a link partner has been established, the X557 will either stay in 1000BASE-X

    mode, or switch to the pre-configured 10 GbE mode, or 100 Mb/s SGMII mode depending on that

    the auto-negotiated line rate was.

3. Once the SerDes I/F has synchronized, traffic flows.

4. If the link fails and the system interface was in the pre-configured 10 GbE mode (KR), the X557

    generates a Local Fault message towards the system I/F, and effectively restarts in 1000BASE-X

    mode, generating Idles. Otherwise the link just stays in 1000BASE-X mode generating Idles.

5. Auto-negotiation restarts after the link break timer expires.

3.6.3  SGMII Mode

1.  In this mode, the X557 comes up in SGMII mode. After sending and receiving an ACK on an SGMII

    link-down, auto-negotiation message (see Table 2-11), the SerDes transmits idles and remains in

    this state until a link partner connection is established.

2.  After a connection to a link partner has been established, the X557 sends an SGMII link-up, auto-

    negotiation message with the appropriate rate (see Table 2-11) and receives an ACK.

3.  Upon receiving the acknowledge from the system interface, the X557 either switches to 100 Mb/s

    SGMII mode, stays in 1 GbE SGMII mode (essentially 1000BASE-X) or switches to the pre-

    configured 10 GbE mode (KR or XFI), depending on whether the auto-negotiated line rate was 1

    GbE / 100 Mb/s or 10 GbE.

4.  Once the SerDes interface has synchronized, traffic flows.

5.  If the link fails and the X557 was in the pre-configured 10 GbE mode, the X557 generates a local

    fault message towards the system interface and then transitions back to SGMII mode, where it

    sends and receives an ACK on an SGMII link-down, auto-negotiation message and then resumes

    transmitting idles. If the link fails and the X557 was in 1 GbE SGMII mode, the X557 first sends and

    receives an ACK on an SGMII link-down, auto-negotiation message and then resumes transmitting

    idles with no interruption in SerDes operation. If the system interface was in 100 Mb/s SGMII

    mode, the SerDes transitions back to SGMII mode, where it sends and receives an ACK on an

    SGMII link-down, auto-negotiation message and then resumes transmitting idles.

6.  Auto-negotiation restarts after the link break timer expires.

3.6.4  All-Off Mode

1.  In this mode the Intel® X557-AT/AT2/AT4 10 GbE PHY comes up with the system interface off, and

    remains in this state until connection to a link partner is established.

2.  After connection to a link partner has been established, the Intel® X557-AT/AT2/AT4 10 GbE PHY

    will either turn on 1000BASE-X on logical Lane 0, or turn on the pre-configured 10 GbE mode (KR),

    or 100 Mb/s SGMII mode depending on that the auto-negotiated line rate was.

3.  Once the SerDes I/F has synchronized, traffic flows.

4.  If the link fails and was in the pre-configured 10 GbE mode, the Intel® X557-AT/AT2/AT4 10 GbE

    PHY generates a Local Fault message towards the system I/F and shuts off. Otherwise the system

    interface just shuts off.

5.  Auto-negotiation restarts after the link break timer expires.

54
Hardware Interfaces (X557-AT4)—Intel® X557-AT/AT2/AT4 10 GbE PHY  Datasheet

3.6.5           Interrupts

In all of these modes, the processor has the ability to generate  an interrupt  upon  completing        auto-

negotiation.

3.7             MDI

Signal Name     Pin Name(s)  Pin        Type  Description

                             Number(s)

PHY 0 CMS       P0_CM_P      B7         I/O   PHY 0 Common Mode Sense Input.

                P0_CM_N      A7

PHY 0 Pair A    P0_A_P       B3         I/O   PHY 0 Pair A of the X557 line interface. These should connect to

                P0_A_N       A3               the Pair A inputs of the transformer, with capacitive bypassing
                                              via the center-tap. On reset this is set to high-impedance.

PHY 0 Pair B    P0_B_P       E3         I/O   PHY 0 Pair B of the X557 line interface. These should connect to
                                              the Pair B inputs of the transformer, with capacitive bypassing
                P0_B_N       D3
                                              via the center-tap. On reset this is set to high-impedance.

PHY 0 Pair C    P0_C_P       B5         I/O   PHY 0 Pair C of the X557 line interface. These should connect
                                              to the Pair C inputs of the transformer, with capacitive
                P0_C_N       A5               bypassing via the center-tap. On reset this is set to high-

                                              impedance.

PHY 0 Pair D    P0_D_P       E5         I/O   PHY 0 Pair D of the X557 line interface. These should connect
                                              to the Pair D inputs of the transformer, with capacitive
                P0_D_N       D5               bypassing via the center-tap. On reset this is set to high-

                                              impedance.

PHY  1  CMS     P1_CM_P      E7         I/O   PHY 1 Common Mode Sense Input.

                P1_CM_N      D7

PHY  1  Pair A  P1_A_P       E9         I/O   PHY 1 Pair A of the X557 line interface. These should connect to

                P1_A_N       D9               the Pair A inputs of the transformer, with capacitive bypassing
                                              via the center-tap. On reset this is set to high-impedance.

PHY  1  Pair B  P1_B_P       B9         I/O   PHY 1 Pair B of the X557 line interface. These should connect to
                                              the Pair B inputs of the transformer, with capacitive bypassing
                P1_B_N       A9
                                              via the center-tap. On reset this is set to high-impedance.

PHY  1  Pair C  P1_C_P       E11        I/O   PHY 1 Pair C of the X557 line interface. These should connect
                                              to the Pair C inputs of the transformer, with capacitive
                P1_C_N       D11              bypassing via the center-tap. On reset this is set to high-

                                              impedance.

PHY 1 Pair D    P1_D_P       B11        I/O   PHY 1 Pair D of the X557 line interface. These should connect
                                              to the Pair D inputs of the transformer, with capacitive
                P1_D_N       A11              bypassing via the center-tap. On reset this is set to high-

                                              impedance.

PHY 2 CMS       P2_CM_P      E18        I/O   PHY 2 Common Mode Sense Input.

                P2_CM_N      D18

                                                                                                                55
                              Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet—Hardware Interfaces (X557-AT4)

    Signal Name  Pin Name(s)  Pin        Type  Description
                              Number(s)

PHY 2 Pair A     P2_A_P       B14        I/O   PHY 2 Pair A of the X557 line interface. These should connect to
                                               the Pair A inputs of the transformer, with capacitive bypassing
                 P2_A_N       A14              via the center-tap. On reset this is set to high-impedance.

PHY 2 Pair B     P2_B_P       E14        I/O   PHY 2 Pair B of the X557 line interface. These should connect to

                 P2_B_N       D14              the Pair B inputs of the transformer, with capacitive bypassing
                                               via the center-tap. On reset this is set to high-impedance.

PHY 2 Pair C     P2_C_P       B16        I/O   PHY 2 Pair C of the X557 line interface. These should connect
                                               to the Pair C inputs of the transformer, with capacitive
                 P2_C_N       A16
                                               bypassing via the center-tap. On reset this is set to high-
                                               impedance.

PHY 2 Pair D     P2_D_P       E16        I/O   PHY 2 Pair D of the X557 line interface. These should connect
                                               to the Pair D inputs of the transformer, with capacitive
                 P2_D_N       D16
                                               bypassing via the center-tap. On reset this is set to high-
                                               impedance.

PHY  3  CMS      P3_CM_P      B18        I/O   PHY 3 Common Mode Sense Input.

                 P3_CM_N      A18

PHY  3  Pair A   P3_A_P       E20        I/O   PHY 3 Pair A of the X557 line interface. These should connect to

                 P3_A_N       D20              the Pair A inputs of the transformer, with capacitive bypassing
                                               via the center-tap. On reset this is set to high-impedance.

PHY  3  Pair B   P3_B_P       B20        I/O   PHY 3 Pair B of the X557 line interface. These should connect to
                                               the Pair B inputs of the transformer, with capacitive bypassing
                 P3_B_N       A20
                                               via the center-tap. On reset this is set to high-impedance.

PHY  3  Pair C   P3_C_P       E22        I/O   PHY 3 Pair C of the X557 line interface. These should connect
                                               to the Pair C inputs of the transformer, with capacitive
                 P3_C_N       D22              bypassing via the center-tap. On reset this is set to high-

                                               impedance.

PHY 3 Pair D     P3_D_P       B22        I/O   PHY 3 Pair D of the X557 line interface. These should connect
                                               to the Pair D inputs of the transformer, with capacitive
                 P3_D_N       A22              bypassing via the center-tap. On reset this is set to high-

                                               impedance.

In 10 GbE mode, the line interface on the Intel® X557-AT/AT2/AT4 10 GbE PHY is capable of driving up

to 100 m of CAT-6a unshielded twisted pair or 100 m of CAT-7 shielded cable (100  differential
impedance). It can also drive 55 m of CAT-6 cable, and a lesser distance of CAT-5e cable1. In 1 GbE and

100 Mb/s modes, it can drive 130m of CAT-5e (or better) cable. It is designed to drive this via a quad,

50 , center-tapped 1:1 transformer connected to an RJ-45 PCB-mount jack.

The line interface on the Intel® X557-AT/AT2/AT4 10 GbE PHY supports automatic A/B and C/D pair

swaps, inversions (auto-X), and semi-cross (A/B or C/D only). It also supports a provisioned ABCD to

DCBA pair reversal for ease of routing with stack-jacks via bit 1.E400.0 and the MDI_CFG pin, which

sets the configuration on power-up. Note that this reversal does not swap polarities, thus A+ maps to

D+, etc.

    1. This distance is indeterminate because CAT-5e cable performance is not specified past 100 MHz.

56
Hardware Interfaces (X557-AT4)—Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet

3.8          Timing

The Intel® X557-AT/AT2/AT4 10 GbE PHY contains a high-performance synthesizer, which is capable of

producing all of the clocks required internally, as well as sourcing the recovered 50 MHz CMOS clock for

use by other components in the system. This synthesizer operates from a differential 50 MHz clock.

Note:        An oscillator can only be used with the X557-AT4.

Signal Name  Pin Name(s)       Pin         Type  Description

                               Number(s)

Clock Input  CLK_P             F1          I     The 50 MHz differential LVDS reference clock input for the
                                                 X557. This DC-coupled input has an internal 100 Ω termination
             CLK_N             G1
                                                 resistor associated with it.

Reserved     RNC_T20           T20         I     Reserved

Reserved     RNC_H2            H2          I     Reserved

             RNC_H3            H3

Reserved     RNC_L1            L1          O     Reserved

Reserved     RNC_H4            H4                Reserved

3.9          LED

The X557 supports three 20 mA  open-drain  CMOS  LED outputs.

Signal Name  Pin Name(s)       Pin         Type  Description

                               Number(s)

PHY 0 LED    P0_LED0           R1          OD    The 2.5V tolerant, open-drain LED outputs for PHY 0.
[2:0]
             P0_LED1           R2                These open-drain 20 mA outputs are on the VDD_IO domain.

             P0_LED2           R3

PHY 1 LED    P1_LED0           P1          OD    The 2.5V tolerant, open-drain LED outputs for PHY 1.
[2:0]
             P1_LED1           P2                These open-drain 20 mA outputs are on the VDD_IO domain.

             P1_LED2           P3

PHY 2 LED    P2_LED0           R20         OD    The 2.5V tolerant, open-drain LED outputs for PHY 2.

[2:0]        P2_LED1           P20               These open-drain 20 mA outputs are on the VDD_IO domain.

             P2_LED2           N20

PHY 3 LED    P3_LED0           H20         OD    The 2.5V tolerant, open-drain LED outputs for PHY 3.
[2:0]
             P3_LED1           K20               These open-drain 20 mA outputs are on the VDD_IO domain.

             P3_LED2           L20

                                                                                                                57
                              Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet—Hardware Interfaces (X557-AT4)

3.10             Reference Resistors

The X557 relies on 1% precision resistors to calibrate its internal voltage levels.

    Signal Name  Pin Name(s)  Pin        Type    Description

                              Number(s)

Bandgap          RREF_BG0     A12        Analog  The connection point for the bandgap reference resistor.
Reference                                        This should be a precision 1%, 2.00 KΩ resistor tied to
                 RREF_BG1     B12
Resistor                                         ground
                 RREF_BG2     B13

                 RREF_BG3     A13

3.11             Test

The X557 supports a IEEE 1149.1 compliant JTAG interface, with 1149.6 AC JTAG support on the

SerDes interface. Note that for normal operation, TRST_N should be held low.

    Signal Name  Pin Name(s)  Pin        Type    Description

                              Number(s)

JTAG Clock       TCK          R22        I       The JTAG clock input.

                                                 This input is on the VDD_IO domain and has a pull-down

                                                 associated with it.

JTAG Data        TDI          T21        I       The JTAG data input signal.
Input
                                                 This input is on the VDD_IO domain and has a pull-down
                                                 associated with it.

JTAG Data        TDO          T22        O       The JTAG data output signal.
Output
                                                 This 20 mA output is on the VDD_IO domain.

JTAG Reset       TRST_N       T23        I       The JTAG reset signal. If JTAG is not used, this pin must be
                                                 pulled low.

                                                 This input is on the VDD_IO domain and has a pull-up
                                                 associated with it.

JTAG Test        TMS          T24        I       The JTAG test mode state signal.
Mode State
                                                 This input is on the VDD_IO domain and has a pull-down

                                                 associated with it.

58
Hardware Interfaces (X557-AT4)—Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet

3.12           Metrology

The X557 contains two thermal diodes that can be used to monitor the die temperature without going

through the MDIO registers. The “P” indicates the anode terminal (i.e. current input) of the thermal

diode.

Signal Name    Pin Name(s)   Pin             Type    Description
                             Number(s)

PHY 0 Thermal  TDIO_P_0      N4              Analog  PHY 0 thermal diode terminals.
Diode
               TDIO_N_0      M4

PHY 3 Thermal  TDIO_P_3      H22             Analog  PHY 3 thermal diode terminals.
Diode
               TDIO_N_3      H21

3.13           Debug

The X557 supports a side-access port to the MDIO register space via a slave SMBus. Addressing for this

SMBus is provisioned on a per PHY basis. It is recommended that every design connect these SMBus

pins to a header to allow in-system debug. This obviates the need to disconnect the MDIO lines, and

allows for normal system operation during debug.

Signal Name    Pin Name(s)   Pin             Type    Description

                             Number(s)

DebugBus       DebugBus_CLK  D24             I       Clock signal for slave SMBus used for debug port into PHY
Clock                                                MDIO register space. This signal requires a pull-up to

                                                     VDD_IO.

                                                     This input is on the VDD_IO domain and has a pull-down

                                                     associated with it.

DebugBus       DebugBus_DAT  C24             I/O     Data signal for slave SMBus used for debug port into the
Data                                                 PHYs MDIO register space. This signal requires a pull-up to
                                                     VDD_IO.

                                                     This 20 mA I/O is on the VDD_IO domain and has a pull-
                                                     down associated with it.

3.14           Power

The X557 uses four separate  power supplies  to minimize power consumption:

•  0.83V

•  1.2V

•  2.1V

                                                                                                                  59
                              Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet—Hardware Interfaces (X557-AT4)

•   2.5V

As mentioned earlier, in order to provide maximum flexibility to the implementation, the X557 utilizes a

programmable I/O voltage. The logic thresholds for the I/O are set at 70% and 30% for VIH/VOH and

VIL/VOL respectively for any VDD_IO greater than 1.8V. For 1.2V MDIO operation (affects TX_EN, MDC,

MDIO, RST_N), a separate signal called MDIO_1P2_SELECT_N is provided that will force 1.2V operation

on these signals, regardless of the VDD_IO voltage.

    Signal Name  Pin Name(s)  Pin Number(s)                                         Type    Description

AVDD             VCC1P2A      F2, F4, F6, F8, F10, G3, G5, G7, G9, G11, F15, F17,   Supply  1.2V analog
                                                                                            supply.
                 VCC1P2B      F19, F21, F23, F24, G14, G16, G18, G20, G22

AVDD22           P0_VCC2P1    A2, A4, A6, C2, C4, A8, A10, C6, C8, C10, A15, A17,   Supply  2.1V analog
                                                                                            supply.
                 P1_VCC2P1    C15, C17, C19, A19, A21, A23, C21, C23

                 P2_VCC2P1

                 P3_VCC2P1

AVSS             VSS          B2, B4, B6, B8, B10, B15, B17, B19, B21, B23, C1,     Supply  Analog ground.

                              C3, C5, C7, C9, C11, C14, C16, C18, C20, C22, D2,

                              D4, D6, D8, D10, D15, D17, D19, D21, D23, E1, E2,

                              E4, E6, E8, E10, E12, E13, E15, E17, E19, E21, E23,

                              E24, F3, F5, F7, F9, F11, F13, F14, F16, F18, F20,

                              F22, G2, G6, G10, G12, G17, G21, G23, G24, H5,

                              H7, H9, H11, H13, H15, H19, J6, J8, J10, J12,

                              J14, J16, J18, J20, K7, K9, K11, K13, K15, K17, K19,

                              L6, L8, L10, L12, L14, L16, L18

AVSSPLL          VSS          G4, G8, G15,vG19                                      Supply  Analog ground for
                                                                                            PHY PLL.

Analog VDD       VDD          F12, G13                                              Supply  0.83V supply for
                                                                                            digital circuitry in

                                                                                            the AFE.

VCC Crystal      VCC2P1       D1                                                    Supply  2.1V supply for
                                                                                            the crystal

                                                                                            oscillator.

VDD              VDD          M6, M8, M10, M12, M14, M16, M18, N5, N7, N9,          Supply  0.83V digital
                                                                                            supply.
                              N11, N13, N15, N17, N19, P6, P8, P10, P12, P14,

                              P16, P18, R5, R7, R9, R11, R13, R15, R17, T6, T8,

                              T10, T12, T14, T16, T18, U5, U7, U9, U11, U13,

                              U15, U17, U19, V6, V8, V10, V12, V14, V16, V18,

                              V20

VDD FLASH        VDD_FLASH    M3                                                    Supply  Flash I/O power

                                                                                            supply (2.5V).

VDD I/O Power    VDD_IO       H23, L4, R24, U3                                      Supply  The power
Supply                                                                                      supply(2.5V) for
                                                                                            the general I/O on

                                                                                            the X557.

60
Hardware Interfaces (X557-AT4)—Intel® X557-AT/AT2/AT4  10  GbE  PHY  Datasheet

Signal Name     Pin Name(s)   Pin Number(s)                                        Type    Description

VDD I/O Select  MDIO_1P2_     L5                                                   I       When pulled low,

                SELECT_N                                                                   this signal sets the
                                                                                           I/O voltages for
                                                                                           MDC, MDIO, and

                                                                                           RST_N to 1.2V
                                                                                           levels, regardless
                                                                                           of the VDD_IO

                                                                                           voltage.

                                                                                           This input is on
                                                                                           the VDD_IO

                                                                                           domain and has a
                                                                                           pull-up associated
                                                                                           with it.

VDD SerDes      VDD_SRDS      V4, V21, Y4, Y21, AA5, AA7, AA9, AA11, AA13,         Supply  SerDes 0.83V

                              AA16, AA18, AA20                                             digital supply.

VDD22 SerDes    VCC2P1_SRDS   W3, W22, AA3, AA22, AB12, AB14                       Supply  SerDes 2.1V
                                                                                           supply.

VDD_SENSE       VDD_SENSE     U20                                                  Supply  Package supply
                                                                                           sense point for

                                                                                           0.83V digital
                                                                                           supply.

VREG SerDes     P0_VREG_SRDS  AB4, AB6, AB8, AB10, AB15, AB17, AB19, AB21          Supply  SerDes regulator
                                                                                           output used for
                P1_VREG_SRDS
                                                                                           decoupling and
                P2_VREG_SRDS                                                               monitoring.

                P3_VREG_SRDS

VSS             VSS           M5, M7, M9, M11, M13, M15, M17, M19, N6, N8,         Supply  Digital ground.

                              N10, N12, N14, N16, N18, P5, P7, P9, P11, P13, P15,

                              P17, R6, R8, R10, R12, R14, R16, R18, T5, T7, T9,

                              T11, T13, T15, T17, T19, U6, U8, U10, U12, U14,

                              U16, U18, V5, V7, V9, V11, V13, V15, V17, V19

VSS SerDes      VSS           U1, U2, U23, U24, V3, V22, W1, W2, W4, W6, W8,       Supply  SerDes ground.

                              W10, W12, W14, W16, W18, W20, W21, W23, W24,

                              Y3, Y5, Y7, Y9, Y11, Y13, Y15, Y17, Y19, AA1, AA2,

                              AA4, AA6, AA8, AA10, AA12, AA14, AA15, AA17,

                              AA19, AA21, AA23, AA24, AB5, AB9, AB11, AB13,

                              AB16, AB20, AB22, AC1, AC2, AC4, AC6, AC8, AC10,

                              AC12, AC13, AC15, AC17, AC19, AC21, AC23, AC24,

                              AD2, AD4, AD6, AD8, AD10, AD12, AD13, AD15,

                              AD17, AD19, AD21, AD23

                                                                                                                 61
                                  Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet—Hardware     Interfaces (X557-AT4)

3.15             Reserved

    Signal Name            Pin Name(s)             Pin Number(s)                     Type  Description

Floating         NC                                H6, H8, H10, H12, H14, H16,       NC    These pins are
                                                                                           floating in the
                                                   H18, J7, J9, J11, J13, J15, J17,        package and can

                                                   J19, K6, K8, K10, K12, K14,             be connected as

                                                   K16, K18, L7, L9, L11, L13,             convenience
                                                                                           dictates.
                                                   L15, L17, L19, R23, W5, W7,

                                                   W9, W11, W13, W15, W17,

                                                   W19, Y6, Y8, Y10, Y12, Y14,

                                                   Y16, Y18, Y20

Reserved         RG_J3, RG_A1, RG_K3, RG_AD1,      J3, A1, K3, AD1, A24, AD24        I     Reserved ground
Ground                                                                                     signal. These pins
                 RG_A24, RG_AD24
                                                                                           must be
                                                                                           connected to
                                                                                           digital ground in

                                                                                           the PCB design.

                                                                                           These inputs are
                                                                                           on the VDD_IO

                                                                                           domain and have
                                                                                           pull-downs
                                                                                           associated with

                                                                                           them.

Reserved  No     RNC_L3, RNC_P4, RNC_N21, RNC_J21  L3, P4, N21, J21, B1, J4, J5,           Reserved no
Connect          RNC_B1, RNC_J4, RNC_J5, RNC_U4,   U4, T4, K4, K5, P22,                    connect signal.

                 RNC_T4, RNC_K4, RNC_K5, RNC_P22,  P21, R21, H24, AB3, R19,                These pins must

                 RNC_P21, RNC_R21, RNC_H24,        P19, C12, D12, AB7, B24, D13,           be left
                                                                                           unconnected in
                 RNC_AB3, RNC_R19, RNC_P19,        C13, AB18, U22, U21, Y22                the PCB design.

                 RNC_C12, RNC_D12, RNC_AB7,

                 RNC_B24, RNC_D13, RNC_C13,

                 RNC_AB18, RNC_U22, RNC_U21,

                 RNC_Y22

Reserved         RVDD_N3, RVDD_T3, RVDD_N22,       N3, T3, N22, M20                  I     Reserved VDD_IO
VDD_IO           RVDD_M20                                                                  signal. These pins
                                                                                           must be

                                                                                           connected to
                                                                                           VDD_IO (2.5V)

                                                                                           This input is on

                                                                                           the VDD_IO
                                                                                           domain and has a
                                                                                           pull-up resistor

                                                                                           associated with it.

62
Hardware Interfaces (X557-AT4)—Intel® X557-AT/AT2/AT4 10 GbE PHY Datasheet

3.16                       Pinouts

The pinouts for the X557 is shown in the following figure. The signals are                                                                                                                                                      color      coded                   to           group similar

functionalities together. The view is looking from the top of the chip.

        1            2                 3       4          5               6       7            8          9            10         11                12   13        14           15         16           17         18           19         20           21         22           23           24

A       RG_A1        P0_VCC2P1    P0_A_N       P0_VCC2P1  P0_C_N       P0_VCC2P1  P0_CM_N      P1_VCC2P1  P1_B_N       P1_VCC2P1  P1_D_N       RREF_BG0  RREF_BG3  P2_A_N       P2_VCC2P1  P2_C_N       P2_VCC2P1  P3_CM_N      P3_VCC2P1  P3_B_N       P3_VCC2P1  P3_D_N       P3_VCC2P1    RG_A24       A

B       RNC_B1       VSS          P0_A_P       VSS        P0_C_P       VSS        P0_CM_P      VSS        P1_B_P       VSS        P1_D_P       RREF_BG1  RREF_BG2  P2_A_P       VSS        P2_C_P       VSS        P3_CM_P      VSS        P3_B_P       VSS        P3_D_P       VSS          RNC_B24      B

C       VSS          P0_VCC2P1    VSS          P0_VCC2P1  VSS          P1_VCC2P1  VSS          P1_VCC2P1  VSS          P1_VCC2P1  VSS          RNC_C12   RNC_C13   VSS          P2_VCC2P1  VSS          P2_VCC2P1  VSS          P2_VCC2P1  VSS          P3_VCC2P1  VSS          P3_VCC2P1    DebugBus_    C

                                                                                                                                                                                                                                                                                             DAT

D       VCC2P1       VSS          P0_B_N       VSS        P0_D_N       VSS        P1_CM_N      VSS        P1_A_N       VSS        P1_C_N       RNC_D12   RNC_D13   P2_B_N       VSS        P2_D_N       VSS        P2_CM_N      VSS        P3_A_N       VSS        P3_C_N       VSS          DebugBus_    D

                                                                                                                                                                                                                                                                                             CLK

E       VSS          VSS          P0_B_P       VSS        P0_D_P       VSS        P1_CM_P      VSS        P1_A_P       VSS        P1_C_P       VSS       VSS       P2_B_P       VSS        P2_D_P       VSS        P2_CM_P      VSS        P3_A_P       VSS        P3_C_P       VSS          VSS          E

F       CLK_P        VCC1P2A      VSS          VCC1P2A    VSS          VCC1P2AStrictly ConfidentialVSSVCC1P2AVSS       VCC1P2A    VSS          VDD       VSS       VSS          VCC1P2B    VSS          VCC1P2B    VSS          VCC1P2B    AVSS         VCC1P2B    VSS          VCC1P2B      VCC1P2B      F

G       CLK_N        VSS          VCC1P2A      VSS        VCC1P2A      VSS        VCC1P2A      VSS        VCC1P2A      VSS        VCC1P2A      VSS       VDD       VCC1P2B      VSS        VCC1P2B      VSS        VCC1P2B      VSS        VCC1P2B      VSS        VCC1P2B      VSS          VSS          G

H       DC_MASTER_   RNC_H2       RNC_H3       RNC_H4     VSS          NC         VSS          NC         VSS          NC         VSS          NC        VSS       NC           VSS        NC           VSS        NC           VSS        P3_LED0      TDIO_N_3   TDIO_P_3     VDD_IO       RNC_H24      H

        N

J       SIN          SOUT         RG_J3        RNC_J4     RNC_J5       VSS        NC           VSS        NC           VSS        NC           VSS       NC        VSS          NC         VSS          NC         VSS          NC         VSS          RNC_J21    ADDR3        ADDR2        ADDR1        J

K       SCLK         CE_N         RG_K3        RNC_K4     RNC_K5       NC         VSS          NC         ASS          NC         VSS          NC        VSS       NC           VSS        NC           VSS        NC           VSS        P3_LED1      P1_MDC     P0_MDC       P2_MDC       P3_MDC       K

L       RNC_L1       RST_OUT_N    RNC_L3       VDD_IO     MDIO_1P2_SE  VSS        NC           VSS        NC           VSS        NC           VSS       NC        VSS          NC         VSS          NC         VSS          NC         P3_LED2      P1_INT_N   P0_INT_N     P2_INT_N     P3_INT_N     L

                                                          LECT_N

M       RX_DC_DATA   TX_DC_RST_   VDD_FLASH    TDIO_N_0   VSS          VDD        VSS          VDD        VSS          VDD        VSS          VDD       VSS       VDD          VSS        VDD          VSS        VDD          VSS        RVDD_M20     P1_MDIO    P0_MDIO      P2_MDIO      P3_MDIO      M

                     N

N       RX_DC_CLK    RX_DC_SOF    RVDD_N3      TDIO_P_0   VDD          VSS        VDD          VSS        VDD          VSS        VDD          VSS       VDD       VSS          VDD        VSS          VDD        VSS          VDD        P2_LED2      RNC_N21    RVDD_N22     TX_DC_DATA   TX_DC_SOF    N

P       P1_LED0      P1_LED1      P1_LED2      RNC_P4     VSS          VDD        VSS          VDD        VSS          VDD        VSS          VDD       VSS       VDD          VSS        VDD          VSS        VDD          RNC_P19    P2_LED1      RNC_P21    RNC_P22      RX_DC_RST_   TX_DC_CLK    P

                                                                                                                                                                                                                                                                                N

R       P0_LED0      P0_LED1      P0_LED2      INV_ADDR1  VDD          VSS        VDD          VSS        VDD          VSS        VDD          VSS       VDD       VSS          VDD        VSS          VDD        VSS          RNC_R19    P2_LED0      RNC_R21    TCK          NC           VDD_IO       R

T       RST_N        INV_ADDR0    RVDD_T3      RNC_T4     VSS          VDD        VSS          VDD        VSS          VDD        VSS          VDD       VSS       VDD          VSS        VDD          VSS        VDD          VSS        RNC_T20      TDI        TDO          TRST_N       TMS          T

U       VSS          VSS          VDD_IO       RNC_U4     VDD          VSS        VDD          VSS        VDD          VSS        VDD          VSS       VDD       VSS          VDD        VSS          VDD        VSS          VDD        VDD_SENS     RNC_U21    RNC_U22      VSS          VSS          U

                                                                                                                                                                                                                                           E

V       P0_RX_LN0_N  P0_RX_LN0_P  VSS          VDD_SRDS   VSS          VDD        VSS          VDD        VSS          VDD        VSS          VDD       VSS       VDD          VSS        VDD          VSS        VDD          VSS        VDD          VDD_SRDS   VSS          P3_TX_LN2_P  P3_TX_LN2_N  V

W       VSS          VSS          VCC2P1_      VSS        NC           VSS        NC           VSS        NC           VSS        NC           VSS       NC        VSS          NC         VSS          NC         VSS          NC         VSS          VSS        VCC2P1_      VSS          VSS          W

                                  SRDS                                                                                                                                                                                                                             SRDS

Y       P0_TX_LN0_N  P0_TX_LN0_P  VSS          VDD_SRDS   VSS          NC         VSS          NC         VSS          NC         VSS          NC        VSS       NC           VSS        NC           VSS        NC           VSS        NC           VDD_SRDS   RNC_Y22      P3_RX_LN2_P  P3_RX_LN2_N  Y

AA      VSS          VSS          VCC2P1_      VSS        VDD_SRDS     VSS        VDD_SRDS     VSS        VDD_SRDS     VSS        VDD_SRDS     VSS       VDD_SRDS  VSS          VSS        VDD_SRDS     VSS        VDD_SRDS     VSS        VDD_SRDS     VSS        VCC2P1_      VSS          VSS          AA

                                  SRDS                                                                                                                                                                                                                             SRDS

AB      P0_RX_LN2_N  P0_RX_LN2_P  RNC_AB3      P0_VREG_   VSS          P0_VREG_   RNC_AB7      P1_VREG_   VSS          P1_VREG_   VSS          VCC2P1_   VSS       VCC2P1_      P2_VREG_   VSS          P2_VREG_   RNC_AB18     P3_VREG_   VSS          P3_VREG_   VSS          P3_TX_LN0_P  P3_TX_LN0_N  AB

                                               SRDS                    SRDS                    SRDS                    SRDS                    SRDS                SRDS         SRDS                    SRDS                    SRDS                    SRDS

AC      VSS          VSS          P0_TX_LN2_P  VSS        P1_RX_LN0_P  VSS        P1_TX_LN0_P  VSS        P1_RX_LN2_P  VSS        P1_TX_LN2_P  VSS       VSS       P2_RX_LN0_P  VSS        P2_TX_LN0_P  VSS        P2_RX_LN2_P  VSS        P2_TX_LN2_P  VSS        P3_RX_LN0_P  VSS          VSS          AC

AD      RG_AD1       VSS          P0_TX_LN2_N  VSS        P1_RX_LN0_N  VSS        P1_TX_LN0_N  VSS        P1_RX_LN2_N  VSS        P1_TX_LN2_N  VSS       VSS       P2_RX_LN0_N  VSS        P2_TX_LN0_N  VSS        P2_RX_LN2_N  VSS        P2_TX_LN2_N  VSS        P3_RX_LN0_N  VSS          RG_AD24      AD

        1            2                 3       4          5               6       7            8          9            10         11                12   13        14           15         16           17         18           19         20           21         22           23           24

Figure  3-6                X557-AT4

                                                                                                                                                                                                                                                                                                              63
                   Intel® X557-AT/AT2/AT4     10  GbE  PHY  Datasheet—Hardware  Interfaces  (X557-AT4)

NOTE:  This  page  intentionally left blank.

64
Register Definitions—Intel® X557

4.0            Register Definitions

4.1            Introduction

The X557 is internally divided into a series of MDIO Manageable Devices (MMDs), each of which

performs a logical function as per the 10GBASE-T standard.

Here the MMD #1 contains the PMA, which is basically the analog front-end of the chip. This is

connected to MMD #3, which contains the PCS that handles the 10GBASE-T transmission frame coding

and decoding, including the 128-DSQ and LDPC work.

In addition to these MMDs, there are three others:

•  MMD #7 — Contains the auto-negotiation function.

•  MMD #29 — Contains the controls for the GbE and 100M PCS machinery.

•  MMD# 30 — Contains the global control functionality for the X557.

Not shown, but present within the X557, is MMD #31, which is used for proprietary purposes as an

adjunct to the PMA.

Note:         NVR used throughout this document is synonymous with Non-volatile Memory (NVM).

4.2            Register Structure

A map of the regions is shown in Figure 4-1. Any attempt to read from the   reserved  MMD       addresses

returns a value of 0x00, and any writes to these addresses have no effect.

Table 4-1      MMD Device Addresses

5-bit Device Address                 MMD Name
       (Hex)

           0                         Reserved

           1                      PMA/PMD (128 DSQ)

           2                         Reserved

           3                      PCS (64/65B coder/decoder)

           4                         Reserved

       5-6                           Reserved

           7                      Auto-negotiation

       8 - 1C                        Reserved

                                                                                                           67
                                                                                           Intel® X557—Register Definitions

Table      4-1    MMD      Device  Addresses

    5-bit  Device Address                  MMD Name
           (Hex)

           1D                                    GbE

           1E                                 Global

4.3               Format and Nomenclature

Registers within the device are referenced in the format:

    Region . Register . Bit

where Region corresponds to the MMD region being addressed, Register corresponds to the register

address within the MMD region, and Bit is the bit within the register. All registers within the MDIO

register space are 16 bits. The address of the register is the 16-bit MDIO address.

All read and write operations are word-based, which means that the entire 16-bit register is read or

written (versus individual bits). There are several different bit types within the MDIO register space. A

list of these bit types are found in Table 6.2.

Table 4-2         Field Types within the MDIO Register Space

Abbreviation               Type                                                  Description

                                           If the condition the bit is monitoring goes low, this bit latches low, generates a

       LL                  Latching Low    maskable interrupt, and stays low until read.

                                           Reading this bit resets it to one. This bit is read-only.

                                           If the condition the bit is monitoring goes high, this bit latches high, generates a
                                           maskable interrupt, and stays high until read.
    LH                     Latching High

                                           Reading this bit resets it to zero. This bit is read-only.

                                           Set high on either a rising or falling edge.

    LRF           Latch Rising or Falling  If a transition occurs, this bit latches high, generates a maskable interrupt, and
                                           stays high until read.

                                           Reading this bit resets it to zero. This bit is read-only.

    PD            Provisionable Defaults   Indicates that the default value associated with this field is provisionable.

    R/W                    Read/Write      Field can be both read from and written to.

    RO                     Read Only       Read-only field. Writes are ignored.

    ROS           Read Only Static         Read-only static field. The same value is always returned. Writes are ignored.

    RSV                    Reserved        Reserved. Do not modify.

    SC                     Self-Clearing   A read/write register which resets itself upon completion of an action.

    SCT           Saturating Counter       A read-only counter that saturates at the limit, and is cleared on read.

                                           The Least Significant Word of a Saturating Counter.

    SCTL          Saturating Counter LSW   This register clears the pair to zero on read and snapshots the mate MSW to

                                           shadow memory, awaiting read.

    SCTM          Saturating Counter MSW   The Most Significant Word of a Saturating Counter.

                                           Reading this completes the read process of the register pair.

68
Register Definitions—Intel® X557

4.4        Structure

The following structure is used for registers:

1. All Clause 45 registers (registers defined in Clause 45) are placed in their respective areas within

the MMDs as specified.

2. Intel-specific registers associated with each of the Clause 45 MMDs are placed in the Intel-specific

area beginning at 0xC000, according to the register map shown in Figure 4-3.

Table 4-3      Register Layout

        Base Offset                             Description

        (Hex)

        C000                      Tx & Overall MMD Control

        C400                      Tx & Overall MMD Provisioning

        C800                      Tx & Overall MMD State

        CC00                      Tx & Overall MMD Alarms

        D000                      Standard Interrupt Mask

        D400                      Tx & Overall MMD Interrupt Mask

        D800                      Tx & Overall MMD Debug

        DC00                                    Reserved

        E000                                    Rx Control

        E400                                    Rx Provisioning

        E800                                    Rx State

        EC00                                    Rx Alarms

        F000                      Standard Interrupt Mask

        F400                      Rx Interrupt Mask

        F800                                    Rx Debug

        FC00                      Global Interrupt Flags

The table is split into a transmit portion and a receive portion, with the transmit portion also

containing any overall Intel-specific registers for the MMD. In this table, the following definitions

apply:

Table 4-4      Terms Used within the Register Layout

           Term                                                               Definition

           Control                Action bits that affect the operation of the MMD, such as reset.

        Provisioning              Static provisioning bits that control the behavior of the MMD.

           State                  Bits that reflect the state of the MMD.

           Alarm                  Bits that can generate maskable interrupts.

     Standard Interrupt Mask      Interrupt masks for alarm bits defined in the Clause 45 register  set.

Intel-Specific Interrupt Mask     Interrupt masks for Intel-Specific alarms.

                                                                                                          69
                                                                             Intel® X557—Register Definitions

3.   Interrupts are handled in a hierarchical fashion, with the top-level interrupt indication being the

     INT* interrupt pin on the X557. Below this are two maskable interrupt trees: one composed of

     standard interrupts, and one composed of Intel-defined interrupts. The top level summary register

     for these trees resides at the end of the register space in MMD #30 - the Global MMD (1E.FC00).

     Feeding this are interrupt registers from each of the individual MMDs.

     a.  The standard interrupt tree is designed so that the source of any interrupt can be determined in

         a maximum of two reads.

     b.  The Intel-defined interrupt tree requires at most three reads to determine the source of an

         interrupt.

     c.  All interrupts are maskable, whether they are from the Standard interrupt tree, or from the

         Intel-specific interrupt tree.

4.5             Registers and Documentation

The registers for the X557 are provided in the following tables, listed in numerical order of their MMD

address. Associated with these registers is a set of C-language header files and associated Doxygen[8]

documentation for them. These header files contain all of the appropriate C-structures to access the

registers and fields within the registers.

4.6             Device Registers

4.6.1                Registers                     Summary

Table 4-5       Registers Summary

    Address                                                 Name                                          Page

PMA  Registers

1.0             PMA Standard Control 1                                                                    82

1.1             PMA Standard Status 1                                                                     83

1.2             PMA Standard Device Identifier 1                                                          83

1.3             PMA Standard Device Identifier 2                                                          83

1.4             PMA Standard Speed Ability                                                                83

1.5             PMA Standard Devices in Package 1                                                         84

1.6             PMA Standard Devices in Package 2                                                         85

1.7             PMA Standard Control 2                                                                    85

1.8             PMA Standard Status 2                                                                     85

1.9             PMD Standard Transmit Disable Control                                                     87

1.A             PMD Standard Signal Detect                                                                87

1.B             PMD Standard 10G Extended Ability Register                                                88

1.E             PMA Standard Package Identifier 1                                                         88

1.F             PMA Standard Package Identifier 2                                                         89

70
Register Definitions—Intel® X557

Table 4-5      Registers Summary (Continued)

Address                                                        Name      Page

1.81           PMA  10GBASE-T Status                                     89

1.82           PMA  10GBASE-T Pair Swap and Polarity Status              89

1.83           PMA  10GBASE-T Tx Power Back-off and Short Reach Setting  89

1.84           PMA  10GBASE-T Test Modes                                 90

1.85           PMA  10GBASE-T SNR Operating Margin Channel A             91

1.86           PMA  10GBASE-T SNR Operating Margin Channel B             91

1.87           PMA  10GBASE-T SNR Operating Margin Channel C             91

1.88           PMA  10GBASE-T SNR Operating Margin Channel D             91

1.89           PMA  10GBASE-T SNR Minimum Operating Margin Channel A     92

1.8A           PMA  10GBASE-T SNR Minimum Operating Margin Channel B     92

1.8B           PMA  10GBASE-T SNR Minimum Operating Margin Channel C     92

1.8C           PMA  10GBASE-T SNR Minimum Operating Margin Channel D     92

1.8D           PMA  10GBASE-T Receive Signal Power Channel A             93

1.8E           PMA  10GBASE-T Receive Signal Power Channel B             93

1.8F           PMA  10GBASE-T Receive Signal Power Channel C             93

1.90           PMA  10GBASE-T Receive Signal Power Channel D             93

1.91           PMA  10GBASE-T Skew Delay 1                               94

1.92           PMA  10GBASE-T Skew Delay 2                               94

1.93           PMA  10GBASE-T Fast Retrain Status and Control            94

1.C412         PMA  Transmit Reserved Vendor Provisioning 0              95

1.C413         PMA  Transmit Reserved Vendor Provisioning 1              95

1.CC00         PMA  Transmit Vendor Alarms 1                             95

1.CC01         PMA  Transmit Vendor Alarms 2                             95

1.CC02         PMA  Transmit Vendor Alarms 3                             96

1.D000         PMA  Transmit Standard Interrupt Mask 1                   96

1.D001         PMA  Transmit Standard Interrupt Mask 2                   96

1.D400         PMA  Transmit Vendor LASI Interrupt Mask 1                96

1.D401         PMA  Transmit Vendor LASI Interrupt Mask 2                97

1.D402         PMA  Transmit Vendor LASI Interrupt Mask 3                97

1.D800         PMA  Transmit Vendor Debug 1                              97

1.E400         PMA  Receive Reserved Vendor Provisioning 1               97

1.E800         PMA  Receive Vendor State 1                               98

1.E810         PMA  Receive Reserved Vendor State 1                      98

1.E811         PMA  Receive Reserved Vendor State 2                      98

1.FC00         PMA  Vendor Global Interrupt Flags 1                      98

PCS Registers

3.0            PCS Standard Control 1                                    100

3.1            PCS Standard Status 1                                     101

3.2            PCS Standard Device Identifier 1                          101

3.3            PCS Standard Device Identifier 2                          101

                                                                               71
                                                                   Intel®  X557—Register  Definitions

Table 4-5    Registers Summary (Continued)

    Address                                                  Name                         Page

3.4          PCS  Standard Speed Ability                                                  101

3.5          PCS  Standard Devices in Package 1                                           102

3.6          PCS  Standard Devices in Package 2                                           102

3.7          PCS  Standard Control 2                                                      103

3.8          PCS  Standard Status 2                                                       103

3.E          PCS  Standard Package Identifier 1                                           104

3.F          PCS  Standard Package Identifier 2                                           104

3.14         PCS  EEE Capability Register                                                 104

3.16         PCS  EEE Wake Error Counter                                                  104

3.20         PCS  10G Status 1                                                            105

3.21         PCS  10G Status 2                                                            105

3.22         PCS  10GBASE-R Test Pattern Seed A 1                                         105

3.23         PCS  10GBASE-R Test Pattern Seed A 2                                         106

3.24         PCS  10GBASE-R Test Pattern Seed A 3                                         106

3.25         PCS  10GBASE-R Test Pattern Seed A 4                                         106

3.26         PCS  10GBASE-R Test Pattern Seed B 1                                         106

3.27         PCS  10GBASE-R Test Pattern Seed B 2                                         106

3.28         PCS  10GBASE-R Test Pattern Seed B 3                                         106

3.29         PCS  10GBASE-R Test Pattern Seed B 4                                         107

3.2A         PCS  10GBASE-R PCS Test-Pattern Control                                      107

3.2B         PCS  10GBASE-R PCS Test-Pattern Error Counter                                107

3.C400       PCS  Transmit Vendor Provisioning 1                                          107

3.C401       PCS  Transmit Vendor Provisioning 2                                          108

3.C410       PCS  Transmit Reserved Vendor Provisioning 1                                 108

3.C455       PCS  Transmit XFI Vendor Provisioning 1                                      108

3.C456       PCS  Transmit XFI Vendor Provisioning 2                                      108

3.C457       PCS  Transmit XFI Vendor Provisioning 3                                      108

3.C458       PCS  Transmit XFI Vendor Provisioning 4                                      109

3.C459       PCS  Transmit XFI Vendor Provisioning 5                                      109

3.C45A       PCS  Transmit XFI Vendor Provisioning 6                                      109

3.C45B       PCS  Transmit XFI Vendor Provisioning 7                                      109

3.C45C       PCS  Transmit XFI Vendor Provisioning 8                                      109

3.C460       PCS  Transmit XFI0 Vendor Provisioning 1                                     110

3.C461       PCS  Transmit XFI0 Vendor Provisioning 2                                     110

3.C470       PCS  Transmit XFI1 Vendor Provisioning 1                                     111

3.C471       PCS  Transmit XFI1 Vendor Provisioning 2                                     111

3.C820       PCS  Transmit Vendor FCS No Error Frame Counter  1                           112

3.C821       PCS  Transmit Vendor FCS No Error Frame Counter  2                           112

3.C822       PCS  Transmit Vendor FCS Error Frame Counter 1                               112

3.C823       PCS  Transmit Vendor FCS Error Frame Counter 2                               112

72
Register Definitions—Intel® X557

Table 4-5  Registers Summary (Continued)

Address                                                   Name         Page

3.C860     PCS  Transmit XFI0 Vendor State 1                           112

3.C861     PCS  Transmit XFI0 Vendor State 2                           113

3.C862     PCS  Transmit XFI0 Vendor State 3                           113

3.C863     PCS  Transmit XFI0 Vendor State 4                           113

3.C870     PCS  Transmit XFI1 Vendor State 1                           113

3.C871     PCS  Transmit XFI1 Vendor State 2                           113

3.C872     PCS  Transmit XFI1 Vendor State 3                           113

3.C873     PCS  Transmit XFI1 Vendor State 4                           114

3.C880     PCS  Transmit XGS Vendor State 1                            114

3.C881     PCS  Transmit XGS Vendor State 2                            114

3.C882     PCS  Transmit XGS Vendor State 3                            114

3.C883     PCS  Transmit XGS Vendor State 4                            114

3.C884     PCS  Transmit XGS Vendor State 5                            114

3.CC00     PCS  Transmit Vendor Alarms 1                               115

3.CC01     PCS  Transmit Vendor Alarms 2                               115

3.CC02     PCS  Transmit Vendor Alarms 3                               115

3.CC03     PCS  Transmit Vendor Alarms 4                               115

3.D000     PCS  Standard Interrupt Mask 1                              116

3.D001     PCS  Standard Interrupt Mask 2                              116

3.D002     PCS  Standard Interrupt Mask 3                              116

3.D400     PCS  Transmit Vendor Interrupt Mask 1                       117

3.D401     PCS  Transmit Vendor Interrupt Mask 2                       117

3.D402     PCS  Transmit Vendor Interrupt Mask 3                       117

3.D403     PCS  Transmit Vendor Interrupt Mask 4                       117

3.D800     PCS  Transmit Vendor Debug 1                                118

3.E400     PCS  Receive Vendor Provisioning 1                          118

3.E460     PCS  Receive XFI0 Provisioning 1                            118

3.E461     PCS  Receive XFI0 Provisioning 2                            118

3.E470     PCS  Receive XFI1 Provisioning 1                            119

3.E471     PCS  Receive XFI1 Provisioning 2                            119

3.E800     PCS  Receive Vendor State 1                                 120

3.E810     PCS  Receive Vendor CRC-8 Error Counter 1                   120

3.E811     PCS  Receive Vendor CRC-8 Error Counter 2                   120

3.E812     PCS  Receive Vendor FCS No Error Frame Counter 1            120

3.E813     PCS  Receive Vendor FCS No Error Frame Counter 2            120

3.E814     PCS  Receive Vendor FCS Error Frame Counter 1               121

3.E815     PCS  Receive Vendor FCS Error Frame Counter 2               121

3.E820     PCS  Receive Vendor Uncorrected Frame Counter 1             121

3.E821     PCS  Receive Vendor Uncorrected Frame Counter 2             121

3.E840     PCS  Receive Vendor Corrected Frame 1 Iteration Counter  1  122

                                                                             73
                                                                              Intel®  X557—Register  Definitions

Table 4-5    Registers Summary (Continued)

    Address                                            Name                                          Page

3.E841       PCS  Receive  Vendor Corrected Frame   1  Iteration  Counter  2                         122

3.E842       PCS  Receive  Vendor Corrected Frame   2  Iteration  Counter  1                         122

3.E843       PCS  Receive  Vendor Corrected Frame   2  Iteration  Counter  2                         122

3.E844       PCS  Receive  Vendor Corrected Frame   3  Iteration  Counter  1                         123

3.E845       PCS  Receive  Vendor Corrected Frame   3  Iteration  Counter  2                         123

3.E846       PCS  Receive  Vendor Corrected Frame   4  Iteration  Counter  1                         123

3.E847       PCS  Receive  Vendor Corrected Frame   4  Iteration  Counter  2                         123

3.E848       PCS  Receive  Vendor Corrected Frame   5  Iteration  Counter  1                         124

3.E849       PCS  Receive  Vendor Corrected Frame   5  Iteration  Counter  2                         124

3.E850       PCS  Receive  Vendor Corrected Frame   6  Iteration  Counter                            124

3.E851       PCS  Receive  Vendor Corrected Frame   7  Iteration  Counter                            124

3.E852       PCS  Receive  Vendor Corrected Frame   8  Iteration  Counter                            125

3.E860       PCS  Receive  XFI0 Vendor State 1                                                       125

3.E861       PCS  Receive  XFI0 Vendor State 2                                                       125

3.E862       PCS  Receive  XFI0 Vendor State 3                                                       125

3.E863       PCS  Receive  XFI0 Vendor State 4                                                       125

3.E864       PCS  Receive  XFI0 Vendor State 5                                                       125

3.E865       PCS  Receive  XFI0 Vendor State 6                                                       126

3.E866       PCS  Receive  XFI0 Vendor State 7                                                       126

3.E870       PCS  Receive  XFI1 Vendor State 1                                                       126

3.E871       PCS  Receive  XFI1 Vendor State 2                                                       126

3.E872       PCS  Receive  XFI1 Vendor State 3                                                       126

3.E873       PCS  Receive  XFI1 Vendor State 4                                                       126

3.E874       PCS  Receive  XFI1 Vendor State 5                                                       127

3.E875       PCS  Receive  XFI1 Vendor State 6                                                       127

3.E876       PCS  Receive  XFI1 Vendor State 7                                                       127

3.EC00       PCS  Receive  Vendor Alarms 1                                                           127

3.EC01       PCS  Receive  Vendor Alarms 2                                                           128

3.EC02       PCS  Receive  Vendor Alarms 3                                                           128

3.EC03       PCS  Receive  Vendor Alarms 4                                                           128

3.EC04       PCS  Receive  Vendor Alarms 5                                                           128

3.EC05       PCS  Receive  Vendor Alarms 6                                                           128

3.EC06       PCS  Receive  Vendor Alarms 7                                                           129

3.F400       PCS  Receive  Vendor Interrupt Mask 1                                                   129

3.F401       PCS  Receive  Vendor Interrupt Mask 2                                                   130

3.F402       PCS  Receive  Vendor Interrupt Mask 3                                                   130

3.F403       PCS  Receive  Vendor Interrupt Mask 4                                                   130

3.F404       PCS  Receive  Vendor Interrupt Mask 5                                                   130

3.F405       PCS  Receive  Vendor Interrupt Mask 6                                                   131

3.F406       PCS  Receive  Vendor Interrupt Mask 7                                                   131

74
Register Definitions—Intel® X557

Table 4-5  Registers Summary (Continued)

Address                                                          Name               Page

3.F800     PCS Receive Vendor Debug 1                                               131

3.FC00     PCS Vendor Global Interrupt Flags 1                                      132

3.FC02     PCS Vendor Global Interrupt Flags 3                                      133

PHY XS Registers

4.0        PHY    XS  Standard Control 1                                            134

4.1        PHY    XS  Standard Status 1                                             134

4.2        PHY    XS  Standard Device Identifier 1                                  135

4.3        PHY    XS  Standard Device Identifier 2                                  135

4.4        PHY    XS  Standard Speed Ability                                        135

4.5        PHY    XS  Standard Devices in Package 1                                 135

4.6        PHY    XS  Standard Devices in Package 2                                 136

4.8        PHY    XS  Standard Status 2                                             136

4.E        PHY    XS  Standard Package Identifier 1                                 137

4.F        PHY    XS  Standard Package Identifier 2                                 137

4.14       PHY    XS  EEE Capability Register                                       137

4.16       PHY    XS  EEE Wake Error Counter                                        137

4.18       PHY    XS  Standard XGXS Lane Status                                     137

4.19       PHY    XS  Standard XGXS Test Control                                    138

4.C180     PHY    XS  SERDES Configuration 1                                        138

4.C1C0     PHY    XS  SERDES Lane 0 Configuration 1                                 138

4.C1D0     PHY    XS  SERDES Lane 1 Configuration 1                                 138

4.C1E0     PHY    XS  SERDES Lane 2 Configuration 1                                 139

4.C1F0     PHY    XS  SERDES Lane 3 Configuration 1                                 139

4.C200     PHY    XS  SERDES LUT 256                                                139

4.FC00     PHY    XS  Vendor Global Interrupt Flags 1                               139

Auto-negotiation Registers

7.0        Auto-negotiation  Standard Control 1                                     140

7.1        Auto-negotiation  Standard Status 1                                      140

7.2        Auto-negotiation  Standard Device Identifier 1                           141

7.3        Auto-negotiation  Standard Device Identifier 2                           141

7.5        Auto-negotiation       Standard Devices in Package 1                     141

7.6        Auto-negotiation       Standard Devices in Package 2                     142

7.8        Auto-negotiation  Standard Status 2                                      142

7.E        Auto-negotiation  Standard Package Identifier 1                          143

7.F        Auto-negotiation  Standard Package Identifier 2                          143

7.10       Auto-negotiation  Advertisement Register                                 143

7.13       Auto-negotiation  Link Partner Base Page Ability Register                144

7.16       Auto-negotiation  Extended Next Page Transmit Register                   145

7.17       Auto-negotiation  Extended Next Page Unformatted Code       Register  1  146

7.18       Auto-negotiation  Extended Next Page Unformatted Code       Register  2  146

                                                                                          75
                                                                                         Intel®  X557—Register  Definitions

Table 4-5    Registers Summary (Continued)

    Address                                                   Name                                              Page

7.19         Auto-negotiation Link Partner Extended Next Page Ability Register                                  146

7.1A         Auto-negotiation Link Partner Extended Next Page Unformatted Code Register  1                      147

7.1B         Auto-negotiation Link Partner Extended Next Page Unformatted Code Register  2                      147

7.20         Auto-negotiation 10GBASE-T Control Register                                                        147

7.21         Auto-negotiation 10GBASE-T Status Register                                                         147

7.3C         Auto-negotiation EEE Advertisement Register                                                        148

7.3D         Auto-negotiation EEE Link Partner Ability Register                                                 148

7.C200       KR0 Auto-negotiation Control                                                                       149

7.C201       KR0 Auto-negotiation Status                                                                        149

7.C210       KR0 Auto-negotiation Advertisement Word 1                                                          150

7.C211       KR0 Auto-negotiation Advertisement Word 2                                                          151

7.C212       KR0 Auto-negotiation Advertisement Word 3                                                          151

7.C213       KR0 Link Partner Auto-negotiation Advertisement Word 1                                             151

7.C214       KR0 Link Partner Auto-negotiation Advertisement Word 2                                             152

7.C215       KR0 Link Partner Auto-negotiation Advertisement Word 3                                             152

7.C216       KR0 Auto-negotiation Extended Next Page Advertisement Word 1                                       152

7.C217       KR0 Auto-negotiation Extended Next Page Advertisement Word 2                                       153

7.C218       KR0 Auto-negotiation Extended Next Page Advertisement Word 3                                       153

7.C219       KR0 Link Partner Auto-negotiation Extended Next Page Advertisement Word 1                          153

7.C21A       KR0 Link Partner Auto-negotiation Extended Next Page Advertisement Word 2                          153

7.C21B       KR0 Link Partner Auto-negotiation Extended Next Page Advertisement Word 3                          153

7.C300       KR1 Auto-negotiation Control                                                                       153

7.C301       KR1 Auto-negotiation Status                                                                        154

7.C310       KR1 Auto-negotiation Advertisement Word 1                                                          154

7.C311       KR1 Auto-negotiation Advertisement Word 2                                                          155

7.C312       KR1 Auto-negotiation Advertisement Word 3                                                          155

7.C313       KR1 Link Partner Auto-negotiation Advertisement Word 1                                             156

7.C314       KR1 Link Partner Auto-negotiation Advertisement Word 2                                             156

7.C315       KR1 Link Partner Auto-negotiation Advertisement Word 3                                             157

7.C316       KR1 Auto-negotiation Extended Next Page Advertisement Word 1                                       157

7.C317       KR1 Auto-negotiation Extended Next Page Advertisement Word 2                                       157

7.C318       KR1 Auto-negotiation Extended Next Page Advertisement Word 3                                       157

7.C319       KR1 Link Partner Auto-negotiation Extended Next Page Advertisement Word 1                          157

7.C31A       KR1 Link Partner Auto-negotiation Extended Next Page Advertisement Word 2                          158

7.C31B       KR1 Link Partner Auto-negotiation Extended Next Page Advertisement Word 3                          158

7.C400       Auto-negotiation Vendor Provisioning 1                                                             158

7.C410       Auto-negotiation Reserved Vendor Provisioning 1                                                    159

7.C800       Auto-negotiation Vendor Status 1                                                                   159

7.C810       Auto-negotiation Reserved Vendor Status 1                                                          160

7.C811       Auto-negotiation Reserved Vendor Status 2                                                          161

76
Register Definitions—Intel® X557

Table 4-5      Registers Summary (Continued)

Address                                                         Name  Page

7.C812         Auto-negotiation   Reserved Vendor Status 3            161

7.C813         Auto-negotiation   Reserved Vendor Status 4            161

7.C814         Auto-negotiation   Reserved Vendor Status 5            161

7.CC00         Auto-negotiation   Transmit Vendor Alarms 1            161

7.CC01         Auto-negotiation   Transmit Vendor Alarms 2            162

7.D000         Auto-negotiation  Standard Interrupt Mask 1            162

7.D001         Auto-negotiation  Standard Interrupt Mask 2            162

7.D400         Auto-negotiation  Transmit Vendor Interrupt Mask 1     163

7.D401         Auto-negotiation  Transmit Vendor Interrupt Mask 2     163

7.D402         Auto-negotiation  Transmit Vendor Interrupt Mask 3     163

7.E820         Auto-negotiation  Receive Link Partner Status 1        163

7.E821         Auto-negotiation  Receive Link Partner Status 2        164

7.E822         Auto-negotiation  Receive Link Partner Status 3        164

7.E823         Auto-negotiation  Receive Link Partner Status 4        164

7.E830         Auto-negotiation  Receive Reserved Vendor Status 1     164

7.E831         Auto-negotiation  Receive Reserved Vendor Status 2     165

7.E832         Auto-negotiation  Receive Reserved Vendor Status 3     165

7.EC00         Auto-negotiation  Receive Vendor Alarms 1              165

7.EC01         Auto-negotiation  Receive Vendor Alarms 2              166

7.EC02         Auto-negotiation  Receive Vendor Alarms 3              166

7.EC03         Auto-negotiation  Receive Vendor Alarms 4              166

7.F400         Auto-negotiation  Receive Vendor Interrupt Mask 1      166

7.F401         Auto-negotiation  Receive Vendor Interrupt Mask 2      167

7.F402         Auto-negotiation  Receive Vendor Interrupt Mask 3      167

7.F403         Auto-negotiation  Receive Vendor Interrupt Mask 4      167

7.FC00         Auto-negotiation  Vendor Global Interrupt Flags 1      167

GbE Registers

1D.2           GbE  Standard Device Identifier 1                      169

1D.3           GbE  Standard Device Identifier 2                      169

1D.5           GbE  Standard Devices in Package 1                     169

1D.6           GbE  Standard Vendor Devices in Package      2         169

1D.8           GbE  Standard Status 2                                 170

1D.E           GbE  Standard Package Identifier 1                     170

1D.F           GbE  Standard Package Identifier 2                     170

1D.C500        GbE  Reserved Provisioning 1                           171

1D.C501        GbE  Reserved Provisioning 2                           171

1D.D280        GbE  PHY SGMII1 Rx Status 1                            171

1D.D281        GbE  PHY SGMII1 Rx Status 2                            172

1D.D282        GbE  PHY SGMII1 Rx Status 3                            172

1D.D283        GbE  PHY SGMII1 Rx Status 4                            172

                                                                            77
                                                               Intel®  X557—Register  Definitions

Table 4-5    Registers Summary (Continued)

    Address                                              Name                         Page

1D.D284      GbE  PHY  SGMII1 Rx Status 5                                             172

1D.D285      GbE  PHY  SGMII1 Rx Status 6                                             172

1D.D286      GbE  PHY  SGMII1 Rx Status 7                                             173

1D.D287      GbE  PHY  SGMII1 Rx Status 8                                             173

1D.D288      GbE  PHY  SGMII1 Rx Status 9                                             173

1D.D290      GbE  PHY  SGMII0 Rx Status 1                                             173

1D.D291      GbE  PHY  SGMII0 Rx Status 2                                             174

1D.D292      GbE  PHY  SGMII0 Rx Status 3                                             174

1D.D293      GbE  PHY  SGMII0 Rx Status 4                                             174

1D.D294      GbE  PHY  SGMII0 Rx Status 5                                             174

1D.D295      GbE  PHY  SGMII0 Rx Status 6                                             175

1D.D296      GbE  PHY  SGMII0 Rx Status 7                                             175

1D.D297      GbE  PHY  SGMII0 Rx Status 8                                             175

1D.D298      GbE  PHY  SGMII0 Rx Status 9                                             175

1D.D303      GbE  PHY  SGMII1 Tx Status 1                                             176

1D.D304      GbE  PHY  SGMII1 Tx Status 2                                             176

1D.D305      GbE  PHY  SGMII1 Tx Status 3                                             176

1D.D306      GbE  PHY  SGMII1 Tx Status 4                                             176

1D.D307      GbE  PHY  SGMII1 Tx Status 5                                             176

1D.D308      GbE  PHY  SGMII1 Tx Status 6                                             176

1D.D309      GbE  PHY  SGMII1 Tx Status 7                                             177

1D.D30A      GbE  PHY  SGMII1 Tx Status 8                                             177

1D.D30B      GbE  PHY  SGMII1 Tx Status 9                                             177

1D.D30C      GbE  PHY  SGMII1 Tx Status 10                                            177

1D.D313      GbE  PHY  SGMII0 Tx Status 1                                             177

1D.D314      GbE  PHY  SGMII0 Tx Status 2                                             177

1D.D315      GbE  PHY  SGMII0 Tx Status 3                                             178

1D.D316      GbE  PHY  SGMII0 Tx Status 4                                             178

1D.D317      GbE  PHY  SGMII0 Tx Status 5                                             178

1D.D318      GbE  PHY  SGMII0 Tx Status 6                                             178

1D.D319      GbE  PHY  SGMII0 Tx Status 7                                             178

1D.D31A      GbE  PHY  SGMII0 Tx Status 8                                             179

1D.D31B      GbE  PHY  SGMII0 Tx Status 9                                             179

1D.D31C      GbE  PHY  SGMII0 Tx Status 10                                            179

1D.EC10      GbE  PHY  SGMII Rx Alarms 1                                              179

1D.EC20      GbE  PHY  SGMII Tx Alarms 1                                              179

1D.F410      GbE  PHY  SGMII Rx Interrupt Mask 1                                      180

1D.F420      GbE  PHY  SGMII Tx Interrupt Mask 1                                      180

1D.FC00      GbE  PHY  Vendor Global Interrupt Flags  1                               181

78
Register Definitions—Intel® X557

Table 4-5         Registers Summary (Continued)

Address                                           Name  Page

Global Registers

1E.0       Global  Standard Control 1                   182

1E.2       Global  Standard Device Identifier 1         182

1E.3       Global  Standard Device Identifier 2         182

1E.5       Global  Standard Devices in Package 1        182

1E.6       Global  Standard Devices in Package 2        183

1E.8       Global  Standard Status 2                    183

1E.E       Global  Standard Package Identifier 1        184

1E.F       Global  Standard Package Identifier 2        184

1E.20      Global  Firmware ID                          184

1E.21      Global  Chip Identification                  184

1E.22      Global  Chip Revision                        184

1E.28      Global  FW Image Identification 1            184

1E.29      Global  FW Image Identification 2            185

1E.100     Global  NVR Interface 1                      185

1E.101     Global  NVR Interface 2                      185

1E.102     Global  NVR Interface 3                      186

1E.103     Global  NVR Interface 4                      186

1E.104     Global  NVR Interface 5                      186

1E.105     Global  NVR Interface 6                      186

1E.200     Global  Mailbox Interface 1                  187

1E.201     Global  Mailbox Interface 2                  187

1E.202     Global  Mailbox Interface 3                  187

1E.203     Global  Mailbox Interface 4                  187

1E.204     Global  Mailbox Interface 5                  188

1E.205     Global  Mailbox Interface 6                  188

1E.206     Global  Mailbox Interface 7                  188

1E.300     Global  Microprocessor Scratch Pad 1         188

1E.301     Global  Microprocessor Scratch Pad 2         188

1E.C00     Global  Control 1                            188

1E.C01     Global  Control 2                            188

1E.C06     Global  Reset Control                        189

1E.C400    Global  Diagnostic Provisioning              189

1E.C420    Global  Thermal Provisioning 1               189

1E.C421    Global  Thermal Provisioning 2               189

1E.C422    Global  Thermal Provisioning 3               190

1E.C423    Global  Thermal Provisioning 4               190

1E.C424    Global  Thermal Provisioning 5               190

1E.C430    Global  LED Provisioning 1                   190

1E.C431    Global  LED Provisioning 2                   191

                                                              79
                                                      Intel®  X557—Register  Definitions

Table 4-5    Registers Summary (Continued)

    Address                                     Name                         Page

1E.C432      Global  LED Provisioning 3                                      191

1E.C433      Global  LED Provisioning 4                                      192

1E.C434      Global  LED Provisioning 5                                      192

1E.C435      Global  LED Provisioning 6                                      192

1E.C436      Global  LED Provisioning 7                                      192

1E.C437      Global  LED Provisioning 8                                      192

1E.C43E      Global  LED Provisioning 15                                     193

1E.C440      Global  General Provisioning 1                                  193

1E.C441      Global  General Provisioning 2                                  193

1E.C442      Global  General Provisioning 3                                  193

1E.C443      Global  General Provisioning 4                                  194

1E.C444      Global  General Provisioning 5                                  194

1E.C445      Global  General Provisioning 6                                  194

1E.C446      Global  General Provisioning 7                                  194

1E.C447      Global  General Provisioning 8                                  194

1E.C448      Global  General Provisioning 9                                  194

1E.C449      Global  General Provisioning 10                                 194

1E.C450      Global  NVR Provisioning 1                                      195

1E.C451      Global  NVR Provisioning 2                                      195

1E.C452      Global  NVR Provisioning 3                                      195

1E.C453      Global  NVR Provisioning 4                                      195

1E.C470      Global  Reserved Provisioning 1                                 196

1E.C471      Global  Reserved Provisioning 2                                 196

1E.C472      Global  Reserved Provisioning 3                                 197

1E.C473      Global  Reserved Provisioning 4                                 197

1E.C474      Global  Reserved Provisioning 5                                 197

1E.C475      Global  Reserved Provisioning 6                                 198

1E.C478      Global  Reserved Provisioning 9                                 198

1E.C479      Global  Reserved Provisioning 10                                199

1E.C485      Global  SMBus 0 Provisioning 6                                  199

1E.C495      Global  SMBus 1 Provisioning 6                                  199

1E.C4A0      Global  EEE Provisioning 1                                      199

1E.C800      Global  Cable Diagnostic Status 1                               200

1E.C801      Global  Cable Diagnostic Status 2                               201

1E.C802      Global  Cable Diagnostic Status 3                               201

1E.C803      Global  Cable Diagnostic Status 4                               201

1E.C804      Global  Cable Diagnostic Status 5                               201

1E.C805      Global  Cable Diagnostic Status 6                               202

1E.C806      Global  Cable Diagnostic Status 7                               202

1E.C807      Global  Cable Diagnostic Status 8                               202

80
Register Definitions—Intel® X557

Table 4-5  Registers Summary (Continued)

Address                                                Name  Page

1E.C820    Global  Thermal Status 1                          202

1E.C821    Global  Thermal Status 2                          202

1E.C830    Global  General Status 1                          203

1E.C831    Global  General Status 2                          203

1E.C840    Global  Pin Status                                204

1E.C850    Global  Fault Message                             204

1E.C880    Global  Cable Diagnostic Impedance 1              205

1E.C881    Global  Cable Diagnostic Impedance 2              206

1E.C882    Global  Cable Diagnostic Impedance 3              207

1E.C883    Global  Cable Diagnostic Impedance 4              208

1E.C884    Global  Status                                    208

1E.C885    Global  Reserved Status 1                         209

1E.C886    Global  Reserved Status 2                         209

1E.C887    Global  Reserved Status 3                         209

1E.CC00    Global  Alarms 1                                  209

1E.CC01    Global  Alarms 2                                  210

1E.CC02    Global  Alarms 3                                  210

1E.D400    Global  Interrupt Mask 1                          211

1E.D401    Global  Interrupt Mask 2                          212

1E.D402    Global  Interrupt Mask 3                          212

1E.FC00    Global  Chip-Wide Standard Interrupt Flags        213

1E.FC01    Global  Chip-Wide Vendor Interrupt Flags          214

1E.FF00    Global  Interrupt Chip-Wide Standard Mask         215

1E.FF01    Global  Interrupt Chip-Wide Vendor Mask           215

                                                                   81
                                                                                    Intel® X557—Register Definitions

4.6.2                 Detailed Register Descriptions

4.6.2.1               PMA Registers

4.6.2.1.1             PMA Standard Control 1: Address 1.0

       Field Name          Bit(s)  Type  Default                                 Description

Loopback                   0       R/W   0b       Enables the PMA Analog System Loopback.

                                   PD             0b = Normal operation.

                                                  1b = Enable loopback mode.

                                                  Note:    This is a processor intensive operation. Completion of this
                                                           operation can be monitored via 1E.C831.F (refer to
                                                           Section 4.6.2.6.83).

                                                  Note:    PMA loopback is not supported.

Reserved                   1       RSV            Reserved. Do not modify.

10G Speed Selection [3:0]  5:2     ROS   0x0      0000b = 10 GbE

                                                  xxx1b =  10PASS-TS /  2BASE-TL

                                                  xx1xb =  Reserved

                                                  x1xxb =  Reserved

                                                  1xxxb =  Reserved

Speed Selection MSB        6       R/W   1b       Combination of bits {6,D}.

                                   PD             00b = 10 Mb/s

                                                  01b = 100 Mb/s

                                                  10b = 1000 Mb/s

                                                  11b = Speed set by Bits [5:2]

Reserved                   A:7     RSV            Reserved. Do not modify.

Low Power                  B       R/W   0b       A 1b written to this register causes the PMA to enter low-power
                                   PD             mode. If a global chip low-power state is desired, use 1E.0.B (refer to
                                                  Section 4.6.2.6.1).

                                                  0b = Normal operation.

                                                  1b = Low-power mode.

                                                  Note:    This is a processor intensive operation. Completion of this
                                                           operation can be monitored via 1E.C831.F (refer to

                                                           Section 4.6.2.6.83).

Reserved                   C       RSV            Reserved. Do not modify.

Speed Selection  LSB       D       R/W   1b       Combination of bits {6,D}.
                                   PD
                                                  00b = 10 Mb/s

                                                  01b = 100 Mb/s

                                                  10b = 1000 Mb/s

                                                  11b = Speed set by Bits [5:2]

Reserved                   E       RSV            Reserved. Do not modify.

Reset                      F       R/W   1b       The reset bit is automatically cleared upon completion of the reset
                                   SC             sequence by the microcontroller.

                                                  0b = Normal operation.

                                                  1b = PMA reset.

                                                  This bit is set to 1b during reset. The reset is internally stretched by
                                                  approximately 1.7 s. Therefore the MDIO or uP should allow for
                                                  1.7 s before writing any PMA registers after this bit is set.

82
Register Definitions—Intel® X557

4.6.2.1.2                PMA Standard Status 1: Address 1.1

       Field Name           Bit(s)  Type      Default                                   Description

Reserved                         0       RSV           Reserved. Do not modify.

Low Power Ability                1       ROS      1b   Indicates whether the PHY supports a low power mode.

                                                       0b = No low-power mode supported.

                                                       1b = PMA supports low-power mode.

PMA Receive Link Status          2        LL           Status of the PMA receive link.

                                                       0b = Link lost since last read.

                                                       1b = Link up.

                                                       Indicates the status of the PMA receive link. This is the latch version of
                                                       1.E800.0 (refer to Section 4.6.2.1.46).

                                                       Note:  This is latching low, so it can only be used to detect link drops,

                                                              and not the current status of the link, without performing
                                                              back-to-back reads.

Reserved                    6:3          RSV           Reserved. Do not modify.

Fault                            7        RO           Top-level fault indicator flag for the PMA.

                                                       This bit is set if either of the two bits 1.8.B or 1.8.A are set (refer to

                                                       Section 4.6.2.1.9).

                                                       0b = No fault detected.

                                                       1b = Fault condition detected.

Reserved                    F:8          RSV           Reserved. Do not modify.

4.6.2.1.3                PMA Standard Device Identifier                               1: Address     1.2

       Field Name           Bit(s)  Type      Default                                   Description

Device ID MSW [1F:10]       F:0           RO           Bits [31:16] of Device ID.

4.6.2.1.4                PMA        Standard Device Identifier                        2: Address     1.3

       Field Name        Bit(s)     Type      Default                                  Description

Device ID LSW [F:0]      F:0        RO                 Bits [15:0] of Device ID.

4.6.2.1.5                PMA        Standard           Speed Ability: Address 1.4

Field Name               Bit(s)     Type      Default                                 Description

PMA 10G Capable          0          ROS       1b       Always set to 1b in the X557.

                                                       0b = PMA is not 10 GbE capable.

                                                       1b = PMA is 10 GbE capable.

2BASE-TL Capable         1          ROS       0b       Always set to 0b in the X557.

                                                       0b = PMA is not 2BASE-TL capable.

                                                       1b = PMA is 2BASE-TL capable.

10PASS-TS Capable        2          ROS       0b       Always set to 0b in the X557.

                                                       0b = PMA is not 10PASS-TS capable.

                                                       1b = PMA is 10PASS-TS capable.

                                                                                                                                   83
                                                                                    Intel® X557—Register Definitions

    Field Name       Bit(s)  Type  Default                                   Description

Reserved             3       RSV            Reserved. Do not modify.

PMA 1G Capable       4       ROS   1b       Always set to 1b in the X557.

                                            0b = PMA is not 1 GbE capable.

                                            1b = PMA is 1 GbE capable.

PMA 100M Capable     5       ROS   1b       Always set to 1b in the X557.

                                            0b = PMA is not 100 Mb/s capable.

                                            1b = PMA is 100 Mb/s capable.

PMA 10M Capable      6       ROS   0b       Always set to 0b in the X557.

                                            0b = PMA is not 10 Mb/s capable.

                                            1b = PMA is 10 Mb/s capable.

Reserved             F:7     RSV            Reserved. Do not modify.

4.6.2.1.6            PMA     Standard       Devices in Package 1: Address 1.5

    Field Name       Bit(s)  Type  Default                                   Description

Clause 22 Registers  0       ROS   0b       Always set to 0b, as there are no Clause 22 registers in the X557.

Present                                     0b = Clause 22 registers are not present in package.

                                            1b = Clause 22 registers are present in package.

PMA Present          1       ROS   1b       Always set to 1b, as there is PMA functionality in the X557.

                                            0b = PMA is not present.

                                            1b = PMA is present in package.

WIS Present          2       ROS   0b       Always set to 0b, as there is no WIS functionality in the X557.

                                            0b = WIS is not present in package.

                                            1b = WIS is present in package.

PCS Present          3       ROS   1b       Always set to 1b, as there is PCS functionality in the X557.

                                            0b = PCS is not present in package.

                                            1b = PCS is present in package.

PHY XS Present       4       ROS   1b       Always set to 1b, as there is a PHY XS interface in the X557.

                                            0b = PHY XS is not present in package.

                                            1b = PHY XS is present in package.

DTE XS Present       5       ROS   0b       Always set to 0b.

                                            0b = DTE XS is not present in package.

                                            1b = DTE XS is present in package.

TC Present           6       ROS   0b       Always set to 0b, as there is no TC functionality in the X557.

                                            0b = TC is not present in package.

                                            1b = TC is present in package.

Auto-negotiation     7       ROS   1b       Always set to 1b, as there is auto-negotiation in the X557.
Present
                                            0b = Auto-negotiation is not present in package.

                                            1b = Auto-negotiation is present in package.

Reserved             F:8     RSV            Reserved. Do not modify.

84
Register Definitions—Intel® X557

4.6.2.1.7              PMA     Standard          Devices in Package 2: Address 1.6

Field Name             Bit(s)  Type     Default                               Description

Reserved               C:0        RSV            Reserved. Do   not  modify.

Clause 22 Extension    D       ROS      1b       Always set to  1b,  as the X557 utilizes this device for the  GbE registers.

Present                                          0b = Clause    22   Extension is not present in package.

                                                 1b = Clause    22   Extension is present in package.

Vendor Specific        E       ROS      1b       Always set to  1b,  as the X557 utilizes this device for the  Global registers.

Device #1 Present                                0b = Device    #1   is not present in package.

                                                 1b = Device    #1   is present in package.

Vendor Specific        F       ROS      1b       Always set to  1b,  as the X557 utilizes this device for the  DSP PMA registers.

Device #2 Present                                0b = Device    #2   is not present in package.

                                                 1b = Device    #2   is present in package.

4.6.2.1.8              PMA     Standard Control 2: Address 1.7

Field Name             Bit(s)     Type  Default                               Description

PMA Device Type [3:0]     3:0     ROS   0x9      Always set to 0x9, as the X557 is a 10GBASE-T         device.

                                                 0000b = 10GBASE-CX4 PMA/PMD type

                                                 0001b = 10GBASE-EW PMA/PMD type

                                                 0010b = 10GBASE-LW PMA/PMD type

                                                 0011b = 10GBASE-SW PMA/PMD type

                                                 0100b = 10GBASE-LX4 PMA/PMD type

                                                 0101b = 10GBASE-ER PMA/PMD type

                                                 0110b = 10GBASE-LR PMA/PMD type

                                                 0111b = 10GBASE-SR PMA/PMD type

                                                 1000b = 10GBASE-LRM PMA/PMD type

                                                 1001b = 10GBASE-T PMA type

                                                 1010b = 10GBASE-KX4 PMA/PMD type

                                                 1011b = 10GBASE-KR PMA/PMD type

                                                 1100b = 1000BASE-T PMA/PMD type

                                                 1101b = 1000BASE-KX PMA/PMD type

                                                 1110b = 100BASE-TX PMA/PMD type

                                                 1111b = 10BASE-T PMA/PMD type

Reserved                  F:4     RSV            Reserved. Do not modify.

4.6.2.1.9              PMA     Standard Status 2: Address 1.8

Field Name             Bit(s)     Type  Default                               Description

PMA Loopback Ability      0       ROS   1b       Always set to 1b, as the PMA in the X557 supports loopback.

                                                 0b = PMA does not support loopback.

                                                 1b = PMA supports loopback.

PMA 10GBASEEW             1       ROS   0b       Always set to 0b, as the PMA in the X557 only supports 10GBASE-T.
Capable
                                                 0b = PMA does not support 10GBASE-EW.

                                                 1b = PMA supports 10GBASE-EW.

PMA 10GBASELW             2       ROS   0b       Always set to 0b, as the PMA in the X557 only supports 10GBASE-T.
Capable
                                                 0b = PMA does not support 10GBASE-LW.

                                                 1b = PMA supports 10GBASE-LW.

                                                                                                                                   85
                                                                                     Intel® X557—Register Definitions

    Field Name        Bit(s)  Type  Default                         Description

PMA 10GBASESW         3       ROS   0b       Always set to 0b, as the PMA in the X557 only supports 10GBASE-T.

Capable                                      0b = PMA does not support 10GBASE-SW.

                                             1b = PMA supports 10GBASE-SW.

PMA 10GBASELX4        4       ROS   0b       Always set to 0b, as the PMA in the X557 only supports 10GBASE-T.

Capable                                      0b = PMA does not support 10GBASE-LX4.

                                             1b = PMA supports 10GBASE-LX4.

PMA 10GBASEER         5       ROS   0b       Always set to 0b, as the PMA in the X557 only supports 10GBASE-T.

Capable                                      0b = PMA does not support 10GBASE-ER.

                                             1b = PMA supports 10GBASE-ER.

PMA 10GBASELR         6       ROS   0b       Always set to 0b, as the PMA in the X557 only supports 10GBASE-T.

Capable                                      0b = PMA does not support 10GBASE-LR.

                                             1b = PMA supports 10GBASE-LR.

PMA 10GBASESR         7       ROS   0b       Always set to 0b, as the PMA in the X557 only supports 10GBASE-T.

Capable                                      0b = PMA does not support 10GBASE-SR.

                                             1b = PMA supports 10GBASE-SR.

PMD Transmit Disable  8       ROS   1b       Indicates whether the PMD has the capability of disabling its transmitter.

Ability                                      0b = PMD does not have the capability of disabling the transmitter.

                                             1b = PMD has the capability of disabling the transmitter.

                                             This field is always set to 1b, as the PMD in the X557 has this ability.

Extended Abilities    9       ROS   1b       Always set to 1b, as the PMA in the X557 has extended abilities.

                                             0b = PMA does not have extended abilities.

                                             1b = PMA has extended abilities.

Receive Fault         A       LH             Indicates whether there is a fault somewhere along the receive path.

                                             0b = No fault condition on receive path.

                                             1b = Fault condition on receive path.

                                             This is a hardware fault and should never occur during normal operation.

Transmit Fault        B       LH             Indicates whether there is a fault somewhere along the transmit path.

                                             0b = No fault condition on transmit path.

                                             1b = Fault condition on transmit path.

                                             This is a hardware fault and should never occur during normal operation.

Receive Fault         C       ROS   1b       Indicates whether the PMA has the ability to locate faults along the receive

Location Ability                             path.

                                             0b = PMA does not have the capability to detect a fault condition on the

                                                    receive path.

                                             1b = PMA has the capability to detect a fault condition on the receive

                                                    path.

Transmit Fault        D       ROS   1b       Indicates whether the PMA has the ability to locate faults along the
Location Ability                             transmit path.

                                             0b = PMA does not have the capability to detect a fault condition on the

                                                    transmit path.

                                             1b = PMA has the capability to detect a fault condition on the transmit

                                                    path.

Device Present [1:0]  F:E     ROS   10b      Always set to 10b, as the PMA is present in the X557.

                                             00b = No device at this address.

                                             01b = No device at this address.

                                             10b = Device present at this address.

                                             11b = No device at this address.

86
Register Definitions—Intel® X557

4.6.2.1.10              PMD Standard Transmit Disable Control: Address 1.9

Field Name        Bit(s)  Type    Default                            Description

PMD Global           0    R/W     0b       When set, this bit disables (and overrides) all four channels, and sets the

Transmit Disable          PD               average launch power on all pairs to less than -53 dBm.

                                           0b = Normal operation.

                                           1b = Disable output on all channels.

                                           Note:  This is a processor intensive operation. Completion of this operation
                                                  can be monitored via 1E.C831.F (refer to Section 4.6.2.6.83).

PMD Channel 0        1    R/W     0b       When disabled, the average launch power on a pair is set to less than -53 dBm.

Transmit Disable          PD               0b = Normal operation.

                                           1b = Disable output on transmit channel 0.

                                           Note:  This is a processor intensive operation. Completion of this operation
                                                  can be monitored via 1E.C831.F (refer to Section 4.6.2.6.83).

PMD Channel 1        2    R/W     0b       When disabled, the average launch power on a pair is set to less than -53 dBm.
Transmit Disable          PD
                                           0b = Normal operation.

                                           1b = Disable output on transmit channel 1.

                                           Note:  This is a processor intensive operation. Completion of this operation

                                                  can be monitored via 1E.C831.F (refer to Section 4.6.2.6.83).

PMD Channel 2        3    R/W     0b       When disabled, the average launch power on a pair is set to less than -53 dBm.
Transmit Disable          PD
                                           0b = Normal operation.

                                           1b = Disable output on transmit channel 2.

                                           Note:  This is a processor intensive operation. Completion of this operation
                                                  can be monitored via 1E.C831.F (refer to Section 4.6.2.6.83).

PMD Channel 3        4    R/W     0b       When disabled, the average launch power on a pair is set to less than -53 dBm.

Transmit Disable          PD               0b = Normal operation.

                                           1b = Disable output on transmit channel 3.

                                           Note:  This is a processor intensive operation. Completion of this operation
                                                  can be monitored via 1E.C831.F (refer to Section 4.6.2.6.83).

Reserved          F:5     RSV              Reserved. Do not modify.

4.6.2.1.11              PMD Standard Signal Detect: Address 1.A

Field Name        Bit(s)  Type    Default                            Description

PMD Global        0       RO               This bit is marked when all required, valid Ethernet signals to create a connection
Signal Detect                              are present on the line.

                                           0b = No signal detected.

                                           1b = Signals detected on all required channels.

PMD Channel 0     1       RO               This bit is used to indicate the presence of signals on a given pair. A signal is
Signal Detect                              defined as an auto-negotiation pulse or Ethernet signals.

                                           0b = No signal detected.

                                           1b = Signal detected on receive channel 0.

PMD Channel 1     2       RO               This bit is used to indicate the presence of signals on a given pair. A signal is

Signal Detect                              defined as an auto-negotiation pulse or Ethernet signals.

                                           0b = No signal detected.

                                           1b = Signal detected on receive channel 1.

PMD Channel 2     3       RO               This bit is used to indicate the presence of signals on a given pair. A signal is
Signal Detect                              defined as an auto-negotiation pulse or Ethernet signals.

                                           0b = No signal detected.

                                           1b = Signal detected on receive channel 2.

                                                                                                                                87
                                                                                              Intel® X557—Register Definitions

    Field Name   Bit(s)      Type      Default                              Description

PMD Channel 3    4           RO                   This bit is used to indicate the presence of signals on a given pair. A signal is

Signal Detect                                     defined as an auto-negotiation pulse or Ethernet signals.

                                                  0b = No signal detected.

                                                  1b = Signal detected on receive channel 3.

Reserved         F:5         RSV                  Reserved. Do not modify.

4.6.2.1.12              PMD Standard 10G Extended Ability Register: Address

                        1.B

    Field Name      Bit(s)        Type  Default                                         Description

PMA 10GBASECX4           0        ROS         0b  Always set to 0b, as the PMA in the X557    does not       support 10GBASE-CX4.
Capable
                                                  0b = PMA incapable of 10GBASE-CX4.

                                                  1b = PMA capable of 10GBASE-CX4.

PMA 10GBASELRM           1        ROS         0b  Always set to 0b, as the PMA in the X557    does not       support 10GBASE-LRM.
Capable
                                                  0b = PMA incapable of 10GBASE-LRM.

                                                  1b = PMA capable of 10GBASE-LRM.

PMA 10GBASET             2        ROS         1b  Always set to 1b, as the PMA in the X557    supports       10BASE-T.
Capable
                                                  0b = PMA incapable of 10BASE-T.

                                                  1b = PMA capable of 10BASE-T.

PMA 10GBASEKX4           3        ROS         1b  Always set to 1b, as the PMA in the X557    supports       10BASE-KX4.
Capable
                                                  0b = PMA incapable of 10BASE-KX4.

                                                  1b = PMA capable of 10BASE-KX4.

PMA 10GBASEKR            4        ROS         1b  Always set to 1b, as the PMA in the X557    supports       10BASE-KR.
Capable
                                                  0b = PMA incapable of 10BASE-KR.

                                                  1b = PMA capable of 10BASE-KR.

PMA 1000BASE-T           5        ROS         1b  Always set to 1b, as the PMA in the X557    supports       1000BASE-T.
Capable
                                                  0b = PMA incapable of 1000BASE-T.

                                                  1b = PMA capable of 1000BASE-T.

PMA 1000BASE-KX          6        ROS         1b  Always set to 1b, as the PMA in the X557    supports       1000BASE-KX.
Capable
                                                  0b = PMA incapable of 1000BASE-KX.

                                                  1b = PMA capable of 1000BASE-KX.

PMA 100BASETX            7        ROS         1b  Always set to 1b, as the PMA in the X557    supports       100BASE-TX.

Capable                                           0b = PMA incapable of 100BASE-TX.

                                                  1b = PMA capable of 100BASE-TX.

PMA 10BASE-T             8        ROS         0b  Always set to 0b, as the PMA in the X557    does not       support 10BASE-TX.

Capable                                           0b = PMA incapable of 10BASE-T.

                                                  1b = PMA capable of 10BASE-T.

Reserved                F:9       RSV             Reserved. Do not modify.

4.6.2.1.13              PMA Standard Package Identifier                                 1: Address           1.E

    Field Name               Bit(s)     Type      Default                               Description

Package ID MSW [1F:10]       F:0        RO                 Bits [31:16] of Package ID.

88
Register Definitions—Intel® X557

4.6.2.1.14              PMA        Standard Package Identifier 2: Address                                    1.F

Field Name              Bit(s)     Type      Default                                    Description

Package ID LSW [F:0]       F:0         RO             Bits [15:0] of Package ID.

4.6.2.1.15              PMA        10GBASE-T Status: Address 1.81

Field Name              Bit(s)     Type      Default                               Description

Link Partner            0          RO                 When set, this bit indicates that the startup protocol (55.4.2.5)  has
Information Valid                                     completed.

                                                      0b = 10GBASE-T Link Partner information is not valid.

                                                      1b = 10GBASE-T Link Partner information is valid.

Reserved                F:1        RSV                Reserved. Do not modify.

4.6.2.1.16              PMA        10GBASE-T          Pair Swap and Polarity Status: Address

                        1.82

Field Name              Bit(s)     Type      Default                                    Description

MDI / MD-X                 1:0         RO             Indicates the current status of pair swaps    at  the MDI/MD-X.
Connection State [1:0]
                                                      00b = Pair A / B and C / D crossover.

                                                      01b = Pair C / D crossover.

                                                      10b = Pair A / B crossover.

                                                      11b = No crossover.

Reserved                   7:2     RSV                Reserved. Do not modify.

Pair Polarity [3:0]        B:8         RO             When set, this bit indicates that the  wires  on  the respective   pair  are
                                                      reversed.

                                                      0b = Polarity of Pair is normal.

                                                      1b = Polarity of Pair is reversed.

                                                      Where:

                                                      [0] = Pair A Polarity

                                                      [1] = Pair B Polarity

                                                      [2] = Pair C Polarity

                                                      [3] = Pair D Polarity

Reserved                   F:C     RSV                Reserved. Do not modify.

4.6.2.1.17              PMA 10GBASE-T Tx Power Back-off and Short Reach

                        Setting: Address 1.83

Field Name                 Bit(s)      Type  Default                                    Description

Short Reach Mode                0       R/W  0b       When set, this bit places the PMA into short-reach mode.
                                         PD
                                                      0b = PMA is in normal operation.

                                                      1b = Set PMA to operate in short-reach mode.

Reserved                     9:1        RSV           Reserved. Do not modify.

                                                                                                                                    89
                                                                                         Intel® X557—Register Definitions

    Field Name           Bit(s)  Type  Default                               Description

Tx Power Backoff [2:0]   C:A     RO             The power back-off  of  the  PMA.

                                                000b = 0 dB

                                                001b = 2 dB

                                                010b = 4 dB

                                                011b = 6 dB

                                                100b = 8 dB

                                                101b = 10 dB

                                                110b = 12 dB

                                                111b = 14 dB

Link Partner Tx Power    F:D     RO             The power back-off  of  the  link partner.

Backoff [2:0]                                   000b = 0 dB

                                                001b = 2 dB

                                                010b = 4 dB

                                                011b = 6 dB

                                                100b = 8 dB

                                                101b = 10 dB

                                                110b = 12 dB

                                                111b = 14 dB

4.6.2.1.18               PMA 10GBASE-T          Test Modes: Address 1.84

    Field Name           Bit(s)  Type  Default                               Description

Reserved                 9:0     RSV            Reserved. Do not modify.

Transmitter Test         C:A     R/W   000b     The test frequencies associated    with  Test  Mode  #4  in  [F:D].

Frequencies [2:0]                PD             000b = Reserved

                                                001b = Dual Tone #1

                                                010b = Dual Tone #2

                                                011b = Reserved

                                                100b = Dual Tone #3

                                                101b = Dual Tone #4

                                                110b = Dual Tone #5

                                                111b = Reserved

Test Mode Control [2:0]  F:D     R/W   000b     Test mode control for the PMA as defined in Section 55.5.2 of 802.3an.
                                 PD
                                                000b = Normal operation.

                                                001b = Master source for slave mode jitter test.

                                                010b = Master mode jitter test.

                                                011b = Slave mode jitter test.

                                                100b = Transmitter distortion test.

                                                101b = PSD and power level test.

                                                110b = Transmitter Droop test.

                                                111b = Pseudo random test mode for BER Monitor.

                                                Note:  This is a processor intensive operation. Completion of this
                                                       operation can be monitored via 1E.C831.F (refer to

                                                       Section 4.6.2.6.83).

90
Register Definitions—Intel® X557

4.6.2.1.19           PMA 10GBASE-T SNR Operating Margin Channel A:

                     Address 1.85

Field Name           Bit(s)       Type  Default           Description

Channel A Operating  F:0          RO             Operating margin (dB) of Channel A.
Margin [F:0]
                                                 The excess SNR that is enjoyed by the channel, over and above the
                                                 minimum SNR required to operate at a BER of 10-12. It is reported with

                                                 0.1 dB of resolution to an accuracy of 0.5 dB within the range of -12.7 dB
                                                 to 12.7 dB. The number is in offset binary, with 0.0 dB represented by
                                                 0x8000.

4.6.2.1.20           PMA 10GBASE-T SNR Operating Margin Channel B:

                     Address 1.86

Field Name           Bit(s)       Type  Default           Description

Channel B Operating  F:0          RO             Operating margin (dB) of Channel B.
Margin [F:0]
                                                 The excess SNR that is enjoyed by the channel, over and above the
                                                 minimum SNR required to operate at a BER of 10-12. It is reported with

                                                 0.1 dB of resolution to an accuracy of 0.5 dB within the range of -12.7 dB
                                                 to 12.7 dB. The number is in offset binary, with 0.0 dB represented by

                                                 0x8000.

4.6.2.1.21           PMA 10GBASE-T SNR Operating Margin Channel C:

                     Address 1.87

Field Name           Bit(s)       Type  Default           Description

Channel C Operating  F:0          RO             Operating margin (dB) of Channel C.

Margin [F:0]                                     The excess SNR that is enjoyed by the channel, over and above the

                                                 minimum SNR required to operate at a BER of 10-12. It is reported with

                                                 0.1 dB of resolution to an accuracy of 0.5 dB within the range of -12.7 dB

                                                 to 12.7 dB. The number is in offset binary, with 0.0 dB represented by
                                                 0x8000.

4.6.2.1.22           PMA 10GBASE-T SNR Operating Margin Channel D:

                     Address 1.88

Field Name           Bit(s)       Type  Default           Description

Channel D Operating  F:0          RO             Operating margin (dB) of Channel D.
Margin [F:0]
                                                 The excess SNR that is enjoyed by the channel, over and above the
                                                 minimum SNR required to operate at a BER of 10-12. It is reported with

                                                 0.1 dB of resolution to an accuracy of 0.5 dB within the range of -12.7 dB
                                                 to 12.7 dB. The number is in offset binary, with 0.0 dB represented by

                                                 0x8000.

                                                                                                                             91
                                                        Intel® X557—Register Definitions

4.6.2.1.23              PMA 10GBASE-T SNR Minimum Operating Margin

                        Channel A: Address 1.89

    Field Name          Bit(s)  Type  Default           Description

Channel A Minimum       F:0     RO             Minimum operating margin (dB) of Channel A since last link up.
Operating Margin [F:0]
                                               The excess SNR that is enjoyed by the channel, over and above the
                                               minimum SNR required to operate at a BER of 10-12. It is reported with

                                               0.1 dB of resolution to an accuracy of 0.5 dB within the range of -12.7 dB
                                               to 12.7 dB. The number is in offset binary, with 0.0 dB represented by
                                               0x8000.

4.6.2.1.24              PMA 10GBASE-T SNR Minimum Operating Margin

                        Channel B: Address 1.8A

    Field Name          Bit(s)  Type  Default           Description

Channel B Minimum       F:0     RO             Minimum operating margin (dB) of Channel B since last link up.
Operating Margin [F:0]
                                               The excess SNR that is enjoyed by the channel, over and above the
                                               minimum SNR required to operate at a BER of 10-12. It is reported with

                                               0.1 dB of resolution to an accuracy of 0.5 dB within the range of -12.7 dB
                                               to 12.7 dB. The number is in offset binary, with 0.0 dB represented by

                                               0x8000.

4.6.2.1.25              PMA 10GBASE-T SNR Minimum Operating Margin

                        Channel C: Address 1.8B

    Field Name          Bit(s)  Type  Default           Description

Channel C Minimum       F:0     RO             Minimum operating margin (dB) of Channel C since last link up.

Operating Margin [F:0]                         The excess SNR that is enjoyed by the channel, over and above the

                                               minimum SNR required to operate at a BER of 10-12. It is reported with

                                               0.1 dB of resolution to an accuracy of 0.5 dB within the range of -12.7 dB

                                               to 12.7 dB. The number is in offset binary, with 0.0 dB represented by
                                               0x8000.

4.6.2.1.26              PMA 10GBASE-T SNR Minimum Operating Margin

                        Channel D: Address 1.8C

    Field Name          Bit(s)  Type  Default           Description

Channel D Minimum       F:0     RO             Minimum operating margin (dB) of Channel D since last link up.
Operating Margin [F:0]
                                               The excess SNR that is enjoyed by the channel, over and above the
                                               minimum SNR required to operate at a BER of 10-12. It is reported with

                                               0.1 dB of resolution to an accuracy of 0.5 dB within the range of -12.7 dB
                                               to 12.7 dB. The number is in offset binary, with 0.0 dB represented by

                                               0x8000.

92
Register Definitions—Intel® X557

4.6.2.1.27          PMA 10GBASE-T Receive Signal Power Channel A:

                    Address 1.8D

Field Name          Bit(s)  Type      Default              Description

Channel A Received  F:0           RO           Received signal power (dBm) for Channel A.
Signal Power [F:0]
                                               The received signal power on the channel. It is reported with 0.1 dB of
                                               resolution to an accuracy of 0.5 dB within the range of -20.0 dB to +5.5dB.

                                               The number is in offset two’s complement notation, with 0.0 dB represented
                                               by 0x8000.

4.6.2.1.28          PMA 10GBASE-T Receive Signal Power Channel B:

                    Address 1.8E

Field Name          Bit(s)  Type      Default              Description

Channel B Received  F:0           RO           Received signal power (dBm) for Channel B.
Signal Power [F:0]
                                               The received signal power on the channel. It is reported with 0.1 dB of
                                               resolution to an accuracy of 0.5 dB within the range of -20.0 dB to +5.5dB.

                                               The number is in offset two’s complement notation, with 0.0 dB represented
                                               by 0x8000.

4.6.2.1.29          PMA 10GBASE-T Receive Signal Power Channel C:

                    Address 1.8F

Field Name          Bit(s)  Type      Default              Description

Channel C Received  F:0           RO           Received signal power (dBm) for Channel C.
Signal Power [F:0]
                                               The received signal power on the channel. It is reported with 0.1 dB of
                                               resolution to an accuracy of 0.5 dB within the range of -20.0 dB to +5.5dB.

                                               The number is in offset two’s complement notation, with 0.0 dB represented
                                               by 0x8000.

4.6.2.1.30          PMA 10GBASE-T Receive Signal Power Channel D:

                    Address 1.90

Field Name          Bit(s)  Type      Default              Description

Channel D Received  F:0           RO           Received signal power (dBm) for Channel D.
Signal Power [F:0]
                                               The received signal power on the channel. It is reported with 0.1 dB of

                                               resolution to an accuracy of 0.5 dB within the range of -20.0 dB to +5.5dB.
                                               The number is in offset two’s complement notation, with 0.0 dB represented
                                               by 0x8000.

                                                                                                                            93
                                                                                      Intel® X557—Register Definitions

4.6.2.1.31                PMA     10GBASE-T Skew Delay 1: Address 1.91

    Field Name            Bit(s)  Type    Default                             Description

Reserved                  7:0     RSV              Reserved. Do not modify.

Skew Delay B [6:0]        E:8     RO               Skew delay for pair B.

                                                   The skew delay reports the current skew delay on each of the pair with
                                                   respect to physical pair A. It is reported with 1.25 ns resolution to an
                                                   accuracy of 2.5 ns. The number is in two’s complement notation with positive

                                                   values representing delay and negative values representing advance with
                                                   respect to physical pair A. If the delay exceed the maximum amount that
                                                   can be represented by the range (-80 ns to +78.75 ns), the field displays the

                                                   maximum respective value.

Reserved                  F       RSV              Reserved. Do not modify.

4.6.2.1.32                PMA     10GBASE-T Skew Delay 2: Address 1.92

    Field Name            Bit(s)  Type    Default                             Description

Skew Delay C [6:0]        6:0     RO               Skew delay for pair C.

                                                   The skew delay reports the current skew delay on each of the pair with

                                                   respect to physical pair A. It is reported with 1.25 ns resolution to an
                                                   accuracy of 2.5 ns. The number is in two’s complement notation with positive
                                                   values representing delay and negative values representing advance with

                                                   respect to physical pair A. If the delay exceed the maximum amount that
                                                   can be represented by the range (-80 ns to +78.75 ns), the field displays the
                                                   maximum respective value.

Reserved                  7       RSV              Reserved. Do not modify.

Skew Delay D [6:0]        E:8     RO               Skew delay for pair D.

                                                   The skew delay reports the current skew delay on each of the pair with
                                                   respect to physical pair A. It is reported with 1.25 ns resolution to an
                                                   accuracy of 2.5 ns. The number is in two’s complement notation with positive

                                                   values representing delay and negative values representing advance with
                                                   respect to physical pair A. If the delay exceed the maximum amount that
                                                   can be represented by the range (-80 ns to +78.75 ns), the field displays the

                                                   maximum respective value.

Reserved                  F       RSV              Reserved. Do not modify.

4.6.2.1.33                PMA 10GBASE-T Fast Retrain Status and Control:

                          Address 1.93

          Field Name              Bit(s)  Type     Default                            Description

Fast Retrain Enable               0       R/W      0b       0b = Fast retrain capability is disabled.

                                                            1b = Fast retrain capability is enabled.

Fast Retrain Signal Type  [1:0]   2:1     R/W      00b      00b = PHY signals IDLE during fast retrain.

                                                            01b = PHY signals Local Fault during fast retrain.

                                                            10b = PHY signals Link Interruption during fast retrain.

                                                            11b = Reserved.

Fast Retrain Negotiated           3       RO                0b = Fast retrain capability was not negotiated.

                                                            1b = Fast retrain capability was negotiated.

Fast Retrain Ability              4       RO                0b = Fast retrain capability is not supported.

                                                            1b = Fast retrain capability is supported.

Reserved                          5       RSV               Reserved. Do not modify.

94
Register Definitions—Intel® X557

          Field Name             Bit(s)            Type   Default                                     Description

LD Fast Retrain Count [4:0]            A:6         SCT         0x00    Counts the number of fast retrains requested by the local device.

                                                                       Saturating clear on read counter.

LP Fast Retrain Count [4:0]            F:B         SCT         0x00    Counts the number of fast retrains requested by the link partner.

                                                                       Saturating clear on read counter.

4.6.2.1.34                 PMA Transmit                   Reserved Vendor Provisioning 0: Address

                           1.C412

          Field Name                   Bit(s)       Type  Default                                     Description

Tx Polarity Invert Enable [3:0]          3:0        R/W          0x0   Bit 0 corresponds to Lane A, Bit 1 to Lane B, and    so on.

                                                                              1b = Invert corresponding Tx lane

Reserved Spare Transmit                  D:4        R/W         0x000  Reserved for future use
Provisioning 0 [9:0]                                PD

Test Mode Rate [1:0]                     F:E        R/W          00b   This field controls the data rate for the test mode  activated   with
                                                    PD                 register 1.84 (refer to Section 4.6.2.1.18).

                                                                              00b = 10 GbE Test Mode

                                                                              All other values are reserved.

4.6.2.1.35                 PMA Transmit Reserved Vendor Provisioning 1: Address

                           1.C413

Field Name                       Bit(s)       Type      Default                                 Description

Incremental Tx PSD               7:0          R/W         0x00       Deviation from the current TX PSD target based on registers A.A and
Target [7:0]                                   PD                    A.B in 2’s complement form s7.

Reserved Spare Transmit          B:8          R/W         0x0        Reserved for future use.

Provisioning 1 [3:0]                           PD

Channel Mask [3:0]               F:C          R/W         0x0        Channel mask specifying which channels are affected by the TX PSD
                                               PD                    target.

4.6.2.1.36                 PMA Transmit Vendor Alarms                              1: Address                      1.CC00

Field Name            Bit(s)     Type       Default                                            Description

Reserved              F:0        RSV                     Reserved. Do not modify.

4.6.2.1.37                 PMA Transmit Vendor Alarms                              2: Address                      1.CC01

Field Name            Bit(s)     Type       Default                                            Description

Reserved              F:0        RSV                     Reserved. Do not modify.

                                                                                                                                              95
                                                                                                   Intel® X557—Register Definitions

4.6.2.1.38                PMA        Transmit Vendor Alarms 3: Address 1.CC02

      Field Name             Bit(s)      Type   Default                                       Description

Reset Complete                  0           LH            This bit is a mirror of 1E.CC00.6 (refer to Section 4.6.2.6.94), but has

                                                          associated with it a known zero bit that can be used to ascertain that H/W
                                                          reset has completed, enabling Reset Complete to be read in one shot
                                                          without double-polling and dealing with tristate MDIO issues. It avoids the

                                                          problem of not knowing if/when the H/W complete phase of a reset has
                                                          occurred when double-polling

                                                          1b = Hardware and Firmware reset has completed.

Zero                            1         ROS         0b  Used to provide a guaranteed zero location in the same register as Reset

                                                          Complete.

                                                          Defined as 0.

Reserved PMA Transmit           F:2         LH            Reserved for internal use.
Alarms 3 [D:0]

4.6.2.1.39                PMA Transmit                    Standard Interrupt Mask                           1:  Address

                          1.D000

    Field Name         Bit(s)        Type       Default                                 Description

Reserved               1:0           RSV                  Reserved. Do not modify.

PMA Receive Link          2          R/W        0b        Mask for Bit 1.1.2 (refer to Section 4.6.2.1.2).
Status Mask                          PD
                                                          0b = Disable interrupt generation.

                                                          1b = Enable interrupt generation.

Reserved               F:3           RSV                  Reserved. Do not modify.

4.6.2.1.40                PMA Transmit                    Standard Interrupt Mask                           2:  Address

                          1.D001

    Field Name         Bit(s)        Type       Default                                 Description

Reserved                  9:0           RSV               Reserved. Do not modify.

Receive Fault Mask           A          R/W     0b        Bit 1.8.A (refer to Section 4.6.2.1.9).
                                        PD
                                                          0b = Disable interrupt generation.

                                                          1b = Enable interrupt generation.

Transmit Fault Mask          B          R/W     0b        Bit 1.8.B (refer to Section 4.6.2.1.9).
                                        PD
                                                          0b = Disable interrupt generation.

                                                          1b = Enable interrupt generation.

Reserved                  F:C           RSV               Reserved. Do not modify.

4.6.2.1.41                PMA Transmit Vendor LASI                                  Interrupt Mask              1:  Address

                          1.D400

    Field Name       Bit(s)     Type         Default                                  Description

Reserved             F:0           RSV                   Reserved. Do not modify.

96
Register Definitions—Intel® X557

4.6.2.1.42                 PMA Transmit Vendor LASI                            Interrupt Mask           2:  Address

                           1.D401

Field Name         Bit(s)    Type       Default                                Description

Reserved           F:0       RSV                  Reserved. Do not modify.

4.6.2.1.43                 PMA Transmit Vendor LASI                            Interrupt Mask           3:  Address

                           1.D402

Field Name         Bit(s)    Type       Default                                Description

Reserved           F:0       RSV                  Reserved. Do not modify.

4.6.2.1.44                 PMA Transmit           Vendor Debug 1: Address 1.D800

          Field Name            Bit(s)      Type  Default                            Description

Reserved                           E:0       RSV           Reserved. Do not modify.

PMA Digital System Loopback          F       R/W      0b   1b = Enable PMA digital system loopback.
                                              PD

4.6.2.1.45                 PMA Receive Reserved Vendor Provisioning 1: Address

                           1.E400

Field Name                   Bit(s)     Type      Default                            Description

MDI Configuration            0          R/W       0b       The setting of this bit determines whether the MDI is reversed or not.
                                        PD
                                                           Note:  The reversal does not change pair polarity (i.e., A+ maps to
                                                                  D+, etc.).

                                                           The value of this bit is set during auto-negotiation to the value of the
                                                           MDI_CFG pin unless the Force MDI Configuration bit (1.E400.1) is

                                                           asserted. When the Force MDI Configuration bit is asserted the
                                                           MDI_CFG pin is ignored and this bit is unchanged from its default or
                                                           provisioned value.

                                                           If this bit is changed manually after auto-negotiation completes, auto-
                                                           negotiation must be restarted to achieve the desired MDI
                                                           configuration.

                                                           0b = MDI Normal (ABCD -> ABCD)

                                                           1b = MDI Reversed (ABCD -> DCBA)

Force MDI Configuration      1          R/W       0b       Normally the MDI reversal configuration is taken from the MDI_CFG

                                        PD                 pin. If the Force MDI Configuration bit is asserted, the MDI_CFG pin is
                                                           ignored and the current provisioned value of the MDI configuration bit
                                                           is used instead.

                                                           0b = Set MDI Configuration based on state of MDI_CFG.

                                                           1b = Ignore state of MDI_CFG pin.

Enable Intel Fast Retrain    2          R/W       0b       If the link partner is an Intel PHY and also has Fast Retrain enabled,

                                        PD                 use a special retrain sequence to bring the link back up without going
                                                           back through the auto-negotiation sequence.

                                                           0b = Disable PMA Fast Link Retrain.

                                                           1b = Enable PMA Fast Link Retrain.

                                                                                                                                     97
                                                                                                  Intel® X557—Register Definitions

    Field Name                  Bit(s)      Type  Default                                    Description

Reserved Receive                E:3         R/W      0x000   Reserved for future use.

Provisioning 1 [B:0]                        PD

External PHY Loopback           F           R/W          0b  External PHY loopback expects a loopback connector such that Pair A       is
                                            PD               connected to Pair B, and Pair C is connected to Pair D.

                                                             0b = Normal operation.

                                                             1b = Enable external PHY loopback.

                                                             This is a processor intensive operation. Completion of this operation

                                                             can be monitored via 1E.C831.F (refer to Section 4.6.2.6.83).

4.6.2.1.46              PMA Receive Vendor State 1: Address 1.E800

    Field Name          Bit(s)       Type   Default                                          Description

PMA Receive Link        0            RO                  This is the current state of 1.1.2 (refer to Section 4.6.2.1.2).
Current Status
                                                             1b = Rx link good

Reserved                F:1          RSV                 Reserved. Do not modify.

4.6.2.1.47              PMA           Receive Reserved Vendor State 1: Address 1.E810

    Field Name          Bit(s)        Type      Default                                      Description

Accumulated Fast        F:0           RO                     Accumulated time in milliseconds spent in fast retrain since the last

Retrain Time[F:0]                                            auto-negotiation sequence.

                                                             This is a saturating register.

4.6.2.1.48              PMA Receive Reserved Vendor State 2: Address 1.E811

    Field Name                Bit(s)       Type   Default                                    Description

Total Number Of RFI             7:0         RO               The count of the cumulative number of RFI Training Link Recovery

Training Link Recovery                                       Events since last auto-negotiation.
Events Since Last
                                                             This register is automatically reset to 0 during auto-negotiation. The
AutoNeg [7:0]
                                                             result is reported modulo 256 (wrap around).

Total Number Of Link            F:8         RO               The count of the cumulative number of Link Recovery Events since last
Recovery Events Since                                        auto-negotiation.
Last AutoNeg [7:0]
                                                             This register is automatically reset to 0 during auto-negotiation. It

                                                             increments once for each series of back-to-back Fast Retrain events. The
                                                             result is reported modulo 256 (wrap around).

4.6.2.1.49              PMA           Vendor Global Interrupt Flags 1: Address 1.FC00

    Field Name          Bit(s)        Type      Default                                      Description

Reserved                9:0           RSV                    Reserved. Do not modify.

Standard Alarm 2           A          RO                     An interrupt was generated from either bit 1.8.B or 1.8.A.

Interrupt                                                    An interrupt was generated from status register (Section 4.6.2.1.9, “PMA

                                                             Standard Status 2: Address 1.8”) and the corresponding mask register
                                                             (Section 4.6.2.1.40, “PMA Transmit Standard Interrupt Mask 2: Address

                                                             1.D001”).

98
Register Definitions—Intel®  X557

Field Name          Bit(s)   Type  Default                            Description

Standard Alarm 1    B        RO             An interrupt was generated from bit 1.1.2.

Interrupt                                   An interrupt was generated from status register (Section 4.6.2.1.2, “PMA

                                            Standard Status 1: Address 1.1”) and the corresponding mask register
                                            (Section 4.6.2.1.39, “PMA Transmit Standard Interrupt Mask 1: Address

                                            1.D000”).

Reserved            C        RSV            Reserved. Do not modify.

Vendor Specific Tx  D        RO             An interrupt was generated from status register (Section 4.6.2.1.38, “PMA
Alarms 3 Interrupt                          Transmit Vendor Alarms 3: Address 1.CC02”) and the corresponding mask
                                            register (Section 4.6.2.1.43, “PMA Transmit Vendor LASI Interrupt Mask 3:

                                            Address 1.D402”).

                                            1b = Interrupt

Vendor Specific Tx  E        RO             An interrupt was generated from status register (Section 4.6.2.1.37, “PMA
Alarms 2 Interrupt                          Transmit Vendor Alarms 2: Address 1.CC01”) and the corresponding mask

                                            register (Section 4.6.2.1.42, “PMA Transmit Vendor LASI Interrupt Mask 2:
                                            Address 1.D401”).

                                            1b = Interrupt

Vendor Specific Tx  F        RO             An interrupt was generated from status register (Section 4.6.2.1.36, “PMA

Alarms 1 Interrupt                          Transmit Vendor Alarms 1: Address 1.CC00”) and the corresponding mask
                                            register (Section 4.6.2.1.41, “PMA Transmit Vendor LASI Interrupt Mask 1:
                                            Address 1.D400”).

                                            1b = Interrupt

                                                                                                                       99
                                                                                    Intel® X557—Register Definitions

4.6.2.2               PCS Registers

4.6.2.2.1             PCS Standard Control 1: Address 3.0

       Field Name          Bit(s)  Type  Default                                 Description

Reserved                   1:0     RSV            Reserved. Do not modify.

10G Speed Selection [3:0]  5:2     R/W   0x0      0000b = 10 GbE
                                   PD
                                                  xxx1b =  10PASS-TS /    2BASE-TL

                                                  xx1xb =  Reserved

                                                  x1xxb =  Reserved

                                                  1xxxb =  Reserved

Speed Selection MSB        6       R/W   1b       Combination of bits {6,D}.
                                   PD
                                                  00b = 10 Mb/s

                                                  01b = 100 Mb/s

                                                  10b = 1000 Mb/s

                                                  11b = Speed set by Bits [5:2]

Reserved                   9:7     RSV            Reserved. Do not modify.

Clock Stop Enable          A       R/W   0b       0b = Clock not stoppable.
                                   PD
                                                  1b = The PHY may stop the clock during LPI.

Low Power                  B       R/W   0b       A one written to this register causes the PCS to enter low-power
                                   PD             mode. If a global chip low-power state is desired, use 1E.0.B (refer to
                                                  Section 4.6.2.6.1).

                                                  0b = Normal operation.

                                                  1b = Low-power mode.

                                                  Note:    This is a processor intensive operation. Completion of this
                                                           operation can be monitored via 1E.C831.F (refer to
                                                           Section 4.6.2.6.83).

Reserved                   C       RSV            Reserved. Do not modify.

Speed Selection  LSB       D       R/W   1b       Combination of bits {6,D}.

                                   PD             00b = 10 Mb/s

                                                  01b = 100 Mb/s

                                                  10b = 1000 Mb/s

                                                  11b = Speed set by Bits [5:2]

Loopback                   E       R/W   0b       Enables the PCS DSQ System Loopback.
                                   PD
                                                  0b = Normal operation.

                                                  1b = Enable loopback mode.

                                                  Note:    This is a processor intensive operation. Completion of this

                                                           operation can be monitored via 1E.C831.F (refer to
                                                           Section 4.6.2.6.83).

                                                  Note:    PCS loopback is not supported.

Reset                      F       R/W   1b       Resets the entire PHY.

                                   SC             0b = Normal operation

                                                  1b = PCS reset

                                                  The reset bit is automatically cleared upon completion of the reset
                                                  sequence by the microcontroller.

                                                  This bit is set to 1b during reset. The reset is internally stretched by

                                                  approximately 1.7 s. Therefore the MDIO or uP should allow for 1.7
                                                  s before writing any PCS registers after this bit is set.

100
Register Definitions—Intel® X557

4.6.2.2.2                PCS Standard Status 1: Address 3.1

       Field Name        Bit(s)   Type    Default                                   Description

Reserved                 0           RSV           Reserved. Do not modify.

Reserved                 1           ROS       1b  Reserved. Do not modify.

PCS Receive Link Status  2           LL            Indicates the status of the PCS receive link.

                                                   0b = Link lost since last read.

                                                   1b = Link up.

                                                   This is a latching low version of Bit 3.20.C (refer to Section    4.6.2.2.14).

Reserved                 5:3         RSV           Reserved. Do not modify.

Clock Stop Capable       6           ROS       0b  0b = Clock not stoppable.

                                                   1b = The MAC may stop the clock during LPI.

Fault                    7           RO            The top-level fault indicator flag for the PCS block,

                                                   0b = No fault detected.

                                                   1b = Fault condition detected.

                                                   This bit is set if either of the two bits 3.8.B or 3.8.A are set  (refer to
                                                   Section 4.6.2.2.9).

Rx LPI Indication        8           RO            0b = Rx PCS is not currently receiving LPI.

                                                   1b = Rx PCS is currently receiving LPI.

Tx LPI Indication        9           RO            0b = Tx PCS is not currently receiving LPI.

                                                   1b = Tx PCS is currently receiving LPI.

Rx LPI Received          A           LH            0b = LPI not received.

                                                   1b = Rx PCS has received LPI.

Tx LPI Received          B           LH            0b = LPI not received.

                                                   1b = Tx PCS has received LPI.

Reserved                 F:C         RSV           Reserved. Do not modify.

4.6.2.2.3                PCS Standard Device Identifier                        1: Address                 3.2

       Field Name        Bit(s)   Type    Default                                   Description

Device ID MSW [1F:10]    F:0         RO            Bits [31:16] of Device ID.

4.6.2.2.4                PCS Standard Device Identifier                        2: Address                 3.3

       Field Name        Bit(s)   Type    Default                                   Description

Device ID LSW [F:0]      F:0         RO            Bits [15:0] of Device ID.

4.6.2.2.5                PCS  Standard          Speed       Ability: Address 3.4

          Field Name              Bit(s)  Type     Default                          Description

10G Capable                       0       ROS      1b       This is always set to 1b in the X557.

                                                            0b = PCS is not 10 Gb/s capable.

                                                            1b = PCS is 10 Gb/s capable.

                                                                                                                                101
                                                                                       Intel® X557—Register Definitions

          Field Name          Bit(s)  Type     Default                              Description

10PASS-TS / 2BASE-TL Capable  1       ROS      0b       This is always set to 0b in the X557.

                                                        0b = PCS is not 10PASS-TS / 2BASE-TL capable.

                                                        1b = PCS is 10PASS-TS / 2BASE-TL capable.

Reserved                      F:2     RSV               Reserved. Do not modify.

4.6.2.2.6             PCS     Standard Devices in Package 1: Address 3.5

     Field Name       Bit(s)  Type    Default                                   Description

Clause 22 Registers   0       ROS     0b       Always set to 0b, as there are no Clause 22 registers in the X557.

Present                                        0b = Clause 22 registers are not present in package.

                                               1b = Clause 22 registers are present in package.

PMA Present           1       ROS     1b       Always set to 1b, as there is PMA functionality in the X557.

                                               0b = PMA is not present.

                                               1b = PMA is present in package.

WIS Present           2       ROS     0b       Always set to 0b, as there is no WIS functionality in the X557.

                                               0b = WIS is not present in package.

                                               1b = WIS is present in package.

PCS Present           3       ROS     1b       Always set to 1b, as there is PCS functionality in the X557.

                                               0b = PCS is not present in package.

                                               1b = PCS is present in package.

PHY XS Present        4       ROS     1b       Always set to 1b, as there is a PHY XS interface in the X557.

                                               0b = PHY XS is not present in package.

                                               1b = PHY XS is present in package.

DTE XS Present        5       ROS     0b       Always set to 0b.

                                               0b = DTE XS is not present in package.

                                               1b = DTE XS is present in package.

TC Present            6       ROS     0b       Always set to 0b, as there is no TC functionality in the X557.

                                               0b = TC is not present in package.

                                               1b = TC is present in package.

Auto-negotiation      7       ROS     1b       Always set to 1b, as there is auto-negotiation in the X557.
Present
                                               0b = Auto-negotiation is not present in package.

                                               1b = Auto-negotiation is present in package.

Reserved              F:8     RSV              Reserved. Do not modify.

4.6.2.2.7             PCS     Standard Devices in Package 2: Address                                         3.6

     Field Name       Bit(s)  Type    Default                                   Description

Reserved              C:0     RSV              Reserved. Do not modify.

Clause 22 Extension   D       ROS     1b       Always set to 1b, as the X557 utilizes this device for the    GbE registers.
Present
                                               0b = Clause 22 Extension is not present in package.

                                               1b = Clause 22 Extension is present in package.

102
Register Definitions—Intel® X557

Field Name             Bit(s)  Type     Default                            Description

Vendor Specific        E       ROS      1b       Always set to 1b, as the X557 utilizes this device  for  the  Global registers.

Device #1 Present                                0b = Device #1 is not present in package.

                                                 1b = Device #1 is present in package.

Vendor Specific        F       ROS      1b       Always set to 1b, as the X557 utilizes this device  for  the  DSP PMA registers.

Device #2 Present                                0b = Device #2 is not present in package.

                                                 1b = Device #2 is present in package.

4.6.2.2.8              PCS     Standard Control 2: Address 3.7

Field Name             Bit(s)     Type  Default                            Description

PCS Device Type [1:0]     1:0     R/W   11b      00b = 10GBASE-R

                                  PD             01b = 10GBASE-X

                                                 10b = 10GBASE-W

                                                 11b = 10GBASE-T

Reserved                  F:2     RSV            Reserved. Do not modify.

4.6.2.2.9              PCS     Standard Status 2: Address 3.8

Field Name             Bit(s)     Type  Default                            Description

10GBASE-R capable         0       ROS   1b       Always set to 1b, as the PCS in the AQR205 only supports 10GBASE-T and
                                                 10GBASE-R.

                                                 0b = PCS does not support 10GBASE-R.

                                                 1b = PCS supports 10GBASE-R PCS type.

10GBASE-X capable         1       ROS   0b       Always set to 0b, as the PCS in the X557 only supports 10GBASE-T and
                                                 10GBASE-R.

                                                 0b = PCS does not support 10GBASE-X.

                                                 1b = PCS supports 10GBASE-X PCS type.

10GBASE-W capable         2       ROS   0b       Always set to 0b, as the PCS in the X557 only supports 10GBASE-T and

                                                 10GBASE-R.

                                                 0b = PCS does not support 10GBASE-W.

                                                 1b = PCS supports 10GBASE-W PCS type.

10GBASE-T capable         3       ROS   1b       Always set to 1b, as the PCS in the X557 only supports 10GBASE-T and
                                                 10GBASE-R.

                                                 0b = PCS does not support 10GBASE-T.

                                                 1b = PCS supports 10GBASE-T PCS type.

Reserved               9:4        RSV            Reserved. Do not modify.

Receive Fault             A       LH             Indicates whether there is a fault somewhere along the receive path.

                                                 This bit is duplicated at 3.EC04.2 (refer to Section 4.6.2.2.115).

Transmit Fault            B       LH             Indicates whether there is a fault somewhere along the transmit path.

                                                 This bit is duplicated at 3.CC01.0 (refer to Section 4.6.2.2.59).

                                                 0b = No fault condition on transmit path.

                                                 1b = Fault condition on transmit path.

Reserved               D:C        RSV            Reserved. Do not modify.

                                                                                                                                  103
                                                                                                    Intel® X557—Register Definitions

     Field Name         Bit(s)        Type      Default                                   Description

Device Present [1:0]       F:E        ROS       10b      Always set to 10b, as the PCS registers reside here in the X557.

                                                             00b = No device at this address.

                                                             01b = No device at this address.

                                                             10b = Device present at this address.

                                                             11v = No device at this address.

4.6.2.2.10              PCS Standard Package Identifier                                        1: Address         3.E

     Field Name               Bit(s)  Type          Default                                    Description

Package ID MSW [1F:10]          F:0         RO               Bits [31:16] of Package ID.

4.6.2.2.11              PCS Standard Package Identifier                                        2: Address         3.F

     Field Name               Bit(s)  Type          Default                                    Description

Package ID LSW [F:0]            F:0         RO               Bits [15:0] of Package ID.

4.6.2.2.12              PCS     EEE         Capability Register: Address 3.14

     Field Name       Bit(s)    Type        Default                                      Description

Reserved                0       RSV                      Reserved. Do not modify.

100BASE-TX EEE          1       ROS             0b       0b = Do not advertise that the 100BASETX has EEE capability.

                                                         1b = Advertise that the 100BASE-TX has EEE capability.

1000BASE-T EEE          2       ROS             1b       0b = Do not advertise that the 1000BASET has EEE capability.

                                                         1b = Advertise that the 1000BASE-T has EEE capability.

10GBASE-T EEE           3       ROS             1b       0b = Do not advertise that the 10GBASET has EEE capability.

                                                         1b = Advertise that the 10GBASE-T has EEE capability.

1000BASE-KX EEE         4       ROS             1b       0b = Do not advertise that the 1000BASEKX has EEE capability.

                                                         1b = Advertise that the 1000BASE-KX has EEE capability.

10GBASE-KX4 EEE         5       ROS             1b       0b = Do not advertise that the 10GBASEKX4 has EEE capability.

                                                         1b = Advertise that the 10GBASE-KX4 has EEE capability.

10GBASE-KR EEE          6       ROS             1b       0b = Do not advertise that the 10GBASEKR has EEE capability.

                                                         1b = Advertise that the 10GBASE-KR has EEE capability.

Reserved              F:7       RSV                      Reserved. Do not modify.

4.6.2.2.13              PCS EEE Wake Error Counter: Address 3.16

     Field Name       Bit(s)    Type       Default                                       Description

EEE Wake Error        F:0       SCT         0x0000   This register is a 16-bit saturating clear on read counter.
Counter [F:0]
                                                     The wake error source is configured with 1E.C4A1.A:8. The default wake  error

                                                     source is from the RPL.

104
Register Definitions—Intel® X557

4.6.2.2.14               PCS 10G Status                      1: Address 3.20

Field Name                  Bit(s)       Type     Default                                    Description

10G PCS Block Lock               0        RO                 When set, this bit indicates that 10 GbE PCS Framer has acquired frame

                                                             synchronization and is locked.

                                                             The interrupt for this bit is at 3.21.F (refer to Section 4.6.2.2.15).

10G High BER                     1        RO                 When set, this bit indicates a high BER is being seen at the PCS.

                                                             0b = PCS is reporting a BER ƒ¬ƒn10-4

                                                             1b = PCS is reporting a BER „d 10-4

                                                             The interrupt for this bit is at 3.21.E (Section 4.6.2.2.15). The status bit

                                                             for medium BER is found in 1E.CC01 (refer to Section 4.6.2.6.95).

10GBASE-R PRBS31                 2       ROS         1b      0b = PCS is not able to support PRBS31 pattern testing on KR Interface.
Pattern Testing Ability
                                                             1b = PCS is able to support PRBS31 pattern testing on KR Interface.

10GBASE-R PRBS9                  3       ROS         1b      0b = PCS is not able to support PRBS9 pattern testing on KR Interface.

Pattern Testing Ability                                      1b = PCS is able to support PRBS9 pattern testing on KR Interface.

Reserved                      B:4        RSV                 Reserved. Do not modify.

10G Receive Link                 C        RO                 When set, this bit indicates that the 10 GbE Receive Link is functioning
Status                                                       properly.

                                                             0b = 10 GbE Receive Link Down

                                                             1b = 10 GbE Receive Link Up

                                                             This is a non-latching version of bit 3.1.2 (refer to Section 4.6.2.2.2). The
                                                             Receive Link is up when the Block Lock status is asserted and the High
                                                             BER is deasserted.

Reserved                      F:D        RSV                 Reserved. Do not modify.

4.6.2.2.15               PCS        10G       Status 2: Address 3.21

Field Name               Bit(s)     Type      Default                                    Description

Errored Block            7:0        SCT        0x00      A saturating count of the number of times a bad 65B block is received.
Counter [7:0]
                                                         Clear on read. In 10GBASE-T mode, this is taken from the state machine            in
                                                         Figure 55.16 in the 10GBASE-T specification.

Errored Frame            D:8        SCT        0x00      A saturating count of the number of times a bad LDPC frame is received.

Counter [5:0]                                            Clear on read. In 10GBASE-T mode, this is taken from the state machine            in

                                                         Figure 55.14 in the 10GBASE-T specification.

High BER Latched         E           LH                  When set, this bit indicates a high BER is being seen at the PCS.

                                                         This is the interrupt for bit 3.20.1 (refer to Section 4.6.2.2.14).

PCS Block Lock           F           LL                  When set, this bit indicates that 10 GbE PCS Framer has acquired frame
Latched                                                  synchronization and is locked.

                                                           0b = 10GBASE-T PCS Framer is not locked.

                                                           1b = 10GBASE-T PCS Framer is Locked.

                                                         This is the interrupt for bit 3.20.0 (refer to Section 4.6.2.2.14).

4.6.2.2.16               PCS 10GBASE-R                       Test Pattern Seed A 1: Address                                   3.22

          Field Name                      Bit(s)       Type  Default                              Description

Test Pattern Seed A Bits 15:0 [F:0]       F:0          R/W   0x0000     Test pattern seed A, Bits [15:0].
                                                       PD

                                                                                                                                               105
                                                               Intel® X557—Register Definitions

4.6.2.2.17  PCS 10GBASE-R Test Pattern Seed A 2: Address                                           3.23

          Field Name                    Bit(s)  Type  Default  Description

Test Pattern Seed A Bits 31:16 [1F:10]  F:0     R/W   0x0000   Test pattern seed A, Bits [31:16].

                                                PD

4.6.2.2.18  PCS 10GBASE-R Test Pattern Seed A 3: Address                                           3.24

          Field Name                    Bit(s)  Type  Default  Description

Test Pattern Seed A Bits 47:32 [2F:20]  F:0     R/W   0x0000   Test pattern seed A, Bits [47:32].
                                                PD

4.6.2.2.19  PCS 10GBASE-R Test Pattern Seed A 4: Address                                           3.25

          Field Name                    Bit(s)  Type  Default  Description

Test Pattern Seed A Bits 57:48 [39:30]  9:0     R/W   0x000    Test pattern seed A, Bits [57:48].
                                                PD

Reserved                                F:A     RSV            Reserved. Do not modify.

4.6.2.2.20  PCS 10GBASE-R Test Pattern Seed B 1: Address                                           3.26

          Field Name                    Bit(s)  Type  Default  Description

Test Pattern Seed B Bits 15:0 [F:0]     F:0     R/W   0x0000   Test pattern seed B, Bits [15:0].

                                                PD

4.6.2.2.21  PCS 10GBASE-R Test Pattern Seed B 2: Address                                           3.27

          Field Name                    Bit(s)  Type  Default  Description

Test Pattern Seed B Bits 31:16 [1F:10]  F:0     R/W   0x0000   Test pattern seed B, Bits [31:16].

                                                PD

4.6.2.2.22  PCS 10GBASE-R Test Pattern Seed B 3: Address                                           3.28

          Field Name                    Bit(s)  Type  Default  Description

Test Pattern Seed B Bits 47:32 [2F:20]  F:0     R/W   0x0000   Test pattern seed B, Bits [47:32].
                                                PD

106
Register Definitions—Intel® X557

4.6.2.2.23             PCS 10GBASE-R Test Pattern Seed B 4: Address                                                 3.29

           Field Name                        Bit(s)     Type  Default                               Description

Test Pattern Seed B Bits 57:48 [39:30]       9:0        R/W   0x000    Test pattern seed B, Bits [57:48].

                                                        PD

Reserved                                     F:A        RSV            Reserved. Do not modify.

4.6.2.2.24             PCS        10GBASE-R PCS Test-Pattern Control: Address                                                      3.2A

Field Name             Bit(s)     Type       Default                                    Description

Data Pattern Select         0     R/W             0b    0b = LF data pattern.
                                      PD
                                                        1b = Zeros data pattern.

Test-Pattern Select         1     R/W             0b    0b = Pseudo random test pattern.
                                      PD
                                                        1b = Square wave test pattern.

Receive Test-Pattern        2     R/W             0b    0b = Disable receive test-pattern testing.

Enable                                PD                1b = Enable receive test-pattern testing.

Transmit Test-Pattern       3     R/W             0b    0b = Disable transmit test pattern.
Enable                                PD
                                                        1b = Enable transmit test pattern.

PRBS31 Transmit             4     R/W             0b    0b = Enable PRBS31 test-pattern mode on the transmit path.
Test-Pattern Enable                   PD
                                                        1b = Enable PRBS31 test-pattern mode on the transmit path.

PRBS31 Receive              5     R/W             0b    0b = Enable PRBS31 test-pattern mode on the receive path.

Test-Pattern Enable                   PD                1b = Enable PRBS31 test-pattern mode on the receive path.

PRBS9 Transmit              6     R/W             0b    0b = Disable PRBS9 test-pattern mode on the transmit path.
Test-Pattern Enable                   PD
                                                        1b = Enable PRBS9 test-pattern mode on the transmit path.

Reserved                  F:7     RSV                   Reserved. Do not modify.

4.6.2.2.25             PCS 10GBASE-R                    PCS Test-Pattern                     Error Counter:

                       Address 3.2B

           Field Name             Bit(s)          Type  Default                              Description

Test-Pattern Error Counter [F:0]        F:0       R/W       0x0000  Error Counter.
                                                  PD

4.6.2.2.26             PCS Transmit                    Vendor Provisioning 1: Address 3.C400

Field Name             Bit(s)     Type       Default                                Description

PCS Tx Auxiliary       0          R/W        0b         The value that is set in the auxiliary bit of the PCS transmission frame.

Bit Value                         PD                    This bit is currently undefined in the 802.3an standard.

Reserved               F:1        RSV                   Reserved. Do not modify.

                                                                                                                                   107
                                                                                                Intel® X557—Register Definitions

4.6.2.2.27                  PCS Transmit Vendor Provisioning 2: Address                                         3.C401

Field Name            Bit(s)       Type      Default                             Description

Reserved               F:0         RSV                Reserved. Do not modify.

4.6.2.2.28                  PCS Transmit Reserved Vendor Provisioning                                           1:    Address

                            3.C410

     Field Name        Bit(s)       Type       Default                           Description

PCS IEEE Loopback             0         R/W    0b       When set, this bit disables the output of the PHY when  IEEE  loopback is set.
Passthrough Disable                      PD
                                                        1b = Disable data passthrough on IEEE loopback.

Reserved Transmit           F:1         R/W    0x0000   Reserved for future use

Provisioning 1 [F:1]                     PD

4.6.2.2.29                  PCS Transmit XFI Vendor Provisioning 1: Address

                            3.C455

     Field Name             Bit(s)       Type  Default                           Description

XFI Test Pattern Seed         F:0        R/W   0x0000   XFI test pattern seed A, Bits [15:0].

A Word 0 [F:0]                                          10GBASE-R Test Pattern Seed A. Used for both XFI0 and XFI1.

4.6.2.2.30                  PCS Transmit XFI Vendor Provisioning 2: Address

                            3.C456

     Field Name             Bit(s)       Type  Default                           Description

XFI Test Pattern Seed         F:0        R/W   0x0000   XFI test pattern seed A, Bits [31:16].

A Word 1 [F:0]                                          10GBASE-R Test Pattern Seed A. Used for both XFI0 and XFI1.

4.6.2.2.31                  PCS Transmit XFI Vendor Provisioning 3: Address

                            3.C457

     Field Name             Bit(s)       Type  Default                           Description

XFI Test Pattern Seed         F:0        R/W   0x0000   XFI test pattern seed A, Bits [47:32].
A Word 2 [F:0]
                                                        10GBASE-R Test Pattern Seed A. Used for both XFI0 and XFI1.

108
Register Definitions—Intel® X557

4.6.2.2.32             PCS Transmit XFI Vendor Provisioning 4: Address

                       3.C458

Field Name             Bit(s)     Type  Default                            Description

XFI Test Pattern Seed  9:0        R/W   0x000    XFI test pattern seed A, Bits [57:48].
A Word 3 [9:0]
                                                 10GBASE-R Test Pattern Seed A. Used for both XFI0 and XFI1.

Reserved               F:A        RSV            Reserved. Do not modify.

4.6.2.2.33             PCS Transmit XFI Vendor Provisioning 5: Address

                       3.C459

Field Name             Bit(s)     Type  Default                            Description

XFI Test Pattern Seed  F:0        R/W   0x0000   XFI test pattern seed B, Bits [15:0].
B Word 0 [F:0]
                                                 10GBASE-R Test Pattern Seed B. Used for both XFI0 and XFI1.

4.6.2.2.34             PCS Transmit XFI Vendor Provisioning 6: Address

                       3.C45A

Field Name             Bit(s)     Type  Default                            Description

XFI Test Pattern Seed  F:0        R/W   0x0000   XFI test pattern seed B, Bits [31:16].
B Word 1 [F:0]
                                                 10GBASE-R Test Pattern Seed B. Used for both XFI0 and XFI1.

4.6.2.2.35             PCS Transmit XFI Vendor Provisioning 7: Address

                       3.C45B

Field Name             Bit(s)     Type  Default                            Description

XFI Test Pattern Seed  F:0        R/W   0x0000   XFI test pattern seed B, Bits [47:32].
B Word 2 [F:0]
                                                 10GBASE-R Test Pattern Seed B. Used for both XFI0 and XFI1.

4.6.2.2.36             PCS Transmit XFI Vendor Provisioning 8: Address

                       3.C45C

Field Name             Bit(s)     Type  Default                            Description

XFI Test Pattern Seed  9:0        R/W   0x000    XFI test pattern seed B, Bits [57:48].
B Word 3 [9:0]
                                                 10GBASE-R Test Pattern Seed B. Used for both XFI0 and XFI1.

Reserved               F:A        RSV            Reserved. Do not modify.

                                                                                                              109
                                                                                     Intel® X557—Register Definitions

4.6.2.2.37          PCS Transmit XFI0 Vendor Provisioning                                1:      Address

                    3.C460

     Field Name     Bit(s)  Type  Default                                  Description

Reserved            0       RSV            Reserved. Do not modify.

XFI0 PCS Scrambler  1       R/W   0b       PCS Scrambler Disable.
Disable                     PD
                                           1b = Disable PCS scrambler.

Reserved            F:2     RSV            Reserved. Do not modify.

4.6.2.2.38          PCS Transmit XFI0 Vendor Provisioning 2: Address

                    3.C461

     Field Name     Bit(s)  Type  Default                                  Description

XFI0 PCS Loss Of    0       R/W   0b       Inject error to cause loss of block_lock at far end.
Lock Inject
                                           1b = Inject loss of lock

XFI0 PCS High BER   1       R/W   0b       Inject error to cause HI_BER at far-end.
Inject
                                           1b = Inject PCS High BER.

XFI0 Inject Single  2       R/W   0b       Inject single error on the 10GBASE-R Test Pattern including pseudo-random,

Error                                      PRB31 or PRBS9.

                                           1b = Inject single error.

XFI0 Local Fault    3       R/W   0b       Inject Local_Fault.
Inject
                                           1b = Inject local fault.

XFI0 Test Pattern   4       R/W   0b       10GBASE-R Pseudo-Random Test Pattern Enable.

Enable                                     0b = Disable

                                           1b = Enable

XFI0 Test PRBS-31   5       R/W   0b       10GBASE-R PRBS 31 Test Pattern Enable.

Enable                                     0b = Disable

                                           1b = Enable

                                           Note:  This is a processor intensive operation. Completion of this operation
                                                  can be monitored via 1E.C831.F (refer to Section 4.6.2.6.83).

XFI0 Test PRBS-9    6       R/W   0b       10GBASE-R PRBS 9 Test Pattern Enable

Enable                                     0b = Disable

                                           1b = Enable

                                           Note:  This is a processor intensive operation. Completion of this operation
                                                  can be monitored via 1E.C831.F (refer to Section 4.6.2.6.83).

XFI0 Test Mode      7       R/W   0b       10GBASE-R Test Pattern Select.
Select
                                           0b = Pseudo-random

                                           1b = Square wave

XFI0 Test Data      8       R/W   0b       10GBASE-R Data Pattern Select.
Select
                                           0b = LF

                                           1b = Zero

XFI0 Test Square    9       R/W   0b       10GBASE-R Square Wave Test Duration.
Wave Test Duration
                                           Repeating pattern of n ones, followed by n zeros, where n = 6 or 11.

                                           0b = 6 ones followed by 6 zeros.

                                           1b = 11 ones followed by 11 zeros.

Reserved            F:A     RSV            Reserved. Do not modify.

110
Register Definitions—Intel® X557

4.6.2.2.39          PCS Transmit XFI1 Vendor Provisioning                                     1:      Address

                    3.C470

Field Name          Bit(s)  Type       Default                                  Description

Reserved            0             RSV           Reserved. Do not modify.

XFI1 PCS Scrambler  1       R/W        0b       PCS Scrambler Disable.
Disable                           PD
                                                1b = Disable PCS scrambler

Reserved            F:2           RSV           Reserved. Do not modify.

4.6.2.2.40          PCS Transmit XFI1 Vendor Provisioning 2: Address

                    3.C471

Field Name          Bit(s)  Type       Default                                  Description

XFI0 PCS Loss Of    0       R/W        0b       Inject error to cause loss of block_lock at far end.
Lock Inject
                                                1b = Inject loss of lock

XFI0 PCS High BER   1       R/W        0b       Inject error to cause HI_BER at far-end.
Inject
                                                1b = Inject PCS High BER.

XFI0 Inject Single  2       R/W        0b       Inject single error on the 10GBASE-R Test Pattern including pseudo-random,

Error                                           PRB31 or PRBS9.

                                                1b = Inject single error.

XFI0 Local Fault    3       R/W        0b       Inject Local_Fault.
Inject
                                                1b = Inject local fault.

XFI0 Test Pattern   4       R/W        0b       10GBASE-R Pseudo-Random Test Pattern Enable.

Enable                                          0b = Disable

                                                1b = Enable

XFI0 Test PRBS-31   5       R/W        0b       10GBASE-R PRBS 31 Test Pattern Enable.

Enable                                          0b = Disable

                                                1b = Enable

                                                Note:  This is a processor intensive operation. Completion of this operation
                                                       can be monitored via 1E.C831.F (refer to Section 4.6.2.6.83).

XFI0 Test PRBS-9    6       R/W        0b       10GBASE-R PRBS 9 Test Pattern Enable

Enable                                          0b = Disable

                                                1b = Enable

                                                Note:  This is a processor intensive operation. Completion of this operation
                                                       can be monitored via 1E.C831.F (refer to Section 4.6.2.6.83).

XFI0 Test Mode      7       R/W        0b       10GBASE-R Test Pattern Select.
Select
                                                0b = Pseudo-random

                                                1b = Square wave

XFI0 Test Data      8       R/W        0b       10GBASE-R Data Pattern Select.
Select
                                                0b = LF

                                                1b = Zero

XFI0 Test Square    9       R/W        0b       10GBASE-R Square Wave Test Duration.
Wave Test Duration
                                                Repeating pattern of n ones, followed by n zeros, where n = 6 or 11.

                                                0b = 6 ones followed by 6 zeros.

                                                1b = 11 ones followed by 11 zeros.

Reserved            F:A           RSV           Reserved. Do not modify.

                                                                                                                              111
                                                                                Intel® X557—Register Definitions

4.6.2.2.41             PCS Transmit Vendor FCS No Error Frame Counter 1:

                       Address 3.C820

     Field Name        Bit(s)  Type  Default                                Description

10GBASE-T Good Frame   F:0     SCTL  0x0000   10GBASE-T Good Frame Counter LSW.
Counter LSW [F:0]
                                              Counts Ethernet good frames (i.e., no Ethernet CRC-3/FCS errors).

4.6.2.2.42             PCS Transmit Vendor FCS No Error Frame Counter 2:

                       Address 3.C821

     Field Name        Bit(s)  Type  Default                                Description

10GBASE-T Good Frame   9:0     SCTM  0x000    10GBASE-T Good Frame Counter MSW.
Counter MSW [19:10]
                                              Counts Ethernet good frames (i.e., no Ethernet CRC-3/FCS errors).

Reserved               F:A     RSV            Reserved. Do not modify.

4.6.2.2.43             PCS Transmit Vendor FCS Error Frame Counter 1:

                       Address 3.C822

     Field Name        Bit(s)  Type  Default                                Description

10GBASE-T Error Frame  F:0     SCTL  0x0000   10GBASE-T Bad Frame Counter LSW.
Counter LSW [F:0]
                                              Counts Ethernet bad frames (i.e., no Ethernet CRC-32/FCS errors).

4.6.2.2.44             PCS Transmit Vendor FCS Error Frame Counter 2:

                       Address 3.C823

     Field Name        Bit(s)  Type  Default                                Description

10GBASE-T Error Frame  9:0     SCTM  0x000    10GBASE-T Bad Frame Counter MSW.
Counter MSW [19:10]
                                              Counts Ethernet bad frames (i.e., no Ethernet CRC-32/FCS errors).

Reserved               F:A     RSV            Reserved. Do not modify.

4.6.2.2.45             PCS     Transmit XFI0 Vendor State 1: Address 3.C860

     Field Name        Bit(s)  Type  Default                                Description

XFI0 Good Frame        F:0     SCTL  0x0000   XFI0 Good Frame Counter LSW.
Counter LSW [F:0]
                                              Counts Ethernet good frames (i.e., no Ethernet CRC-32/FCS errors).

112
Register Definitions—Intel® X557

4.6.2.2.46         PCS     Transmit XFI0 Vendor State 2: Address 3.C861

Field Name         Bit(s)         Type  Default                                Description

XFI0 Good Frame    9:0            SCTM  0x000    XFI0 Good Frame Counter MSW.

Counter MSW [9:0]                                Counts Ethernet good frames (i.e., no Ethernet CRC-32/FCS errors).

Reserved           F:A            RSV            Reserved. Do not modify.

4.6.2.2.47         PCS     Transmit XFI0 Vendor State 3: Address 3.C862

Field Name         Bit(s)         Type  Default                                Description

XFI0 Bad Frame     F:0            SCTL  0x0000   XFI0 Bad Frame Counter LSW.
Counter LSW [F:0]
                                                 Counts Ethernet bad frames (i.e., Ethernet CRC-32/FCS errors).

4.6.2.2.48         PCS     Transmit XFI0 Vendor State 4: Address 3.C863

Field Name         Bit(s)         Type  Default                                Description

XFI0 Bad Frame     9:0            SCTM  0x000    XFI0 Bad Frame Counter MSW.
Counter MSW [9:0]
                                                 Counts Ethernet bad frames (i.e., Ethernet CRC-32/FCS errors).

Reserved           F:A            RSV            Reserved. Do not modify.

4.6.2.2.49         PCS     Transmit XFI1 Vendor State 1: Address 3.C870

Field Name         Bit(s)         Type  Default                                Description

XFI1 Good Frame    F:0            STCL  0x0000   XFI1 Good Frame Counter LSW.

Counter LSW [F:0]                                Counts Ethernet good frames (i.e., no Ethernet CRC-32/FCS errors).

4.6.2.2.50         PCS     Transmit XFI1 Vendor State 2: Address 3.C871

Field Name         Bit(s)         Type  Default                                Description

XFI1 Good Frame    9:0            STCM  0x000    XFI1 Good Frame Counter MSW.

Counter MSW [9:0]                                Counts Ethernet good frames (i.e., no Ethernet CRC-32/FCS errors).

Reserved           F:A            RSV            Reserved. Do not modify.

4.6.2.2.51         PCS     Transmit XFI1 Vendor State 3: Address 3.C872

Field Name         Bit(s)         Type  Default                                Description

XFI1 Bad Frame     F:0            SCTL  0x0000   XFI1 Bad Frame Counter LSW.
Counter LSW [F:0]
                                                 Counts Ethernet bad frames (i.e. Ethernet CRC-32/FCS errors).

                                                                                                                     113
                                                                          Intel® X557—Register Definitions

4.6.2.2.52            PCS     Transmit XFI1 Vendor State 4: Address 3.C873

     Field Name       Bit(s)  Type  Default                               Description

XFI1 Bad Frame        9:0     SCTM  0x000    XFI1 Bad Frame Counter MSW.

Counter MSW [9:0]                            Counts Ethernet bad frames (i.e. Ethernet CRC-32/FCS errors).

Reserved              F:A     RSV            Reserved. Do not modify.

4.6.2.2.53            PCS     Transmit XGS Vendor State 1: Address 3.C880

     Field Name       Bit(s)  Type  Default                               Description

XGS Collision Events  7:0     SCT   0x00     1 GbE/100 Mb/s PHY collision events: Byte location from 1 to 64 counter.
Counter 0 [7:0]

Reserved              F:8     RSV            Reserved. Do not modify.

4.6.2.2.54            PCS     Transmit XGS Vendor State 2: Address 3.C881

     Field Name       Bit(s)  Type  Default                               Description

XGS Collision Events  7:0     SCT   0x00     1 GbE/100 Mb/s PHY collision events: Byte location from 65 to 96 counter.
Counter 1 [7:0]

Reserved              F:8     RSV            Reserved. Do not modify.

4.6.2.2.55            PCS     Transmit XGS Vendor State 3: Address 3.C882

     Field Name       Bit(s)  Type  Default                               Description

XGS Collision Events  7:0     SCT   0x00     1 GbE/100 Mb/s PHY collision events: Byte location from 97 to 128 counter.

Counter 2 [7:0]

Reserved              F:8     RSV            Reserved. Do not modify.

4.6.2.2.56            PCS     Transmit XGS Vendor State 4: Address 3.C883

     Field Name       Bit(s)  Type  Default                               Description

XGS Collision Events  7:0     SCT   0x00     1 GbE/100 Mb/s PHY collision events: Byte location from 129 to 192 counter.

Counter 3 [7:0]

Reserved              F:8     RSV            Reserved. Do not modify.

4.6.2.2.57            PCS     Transmit XGS Vendor State 5: Address 3.C884

     Field Name       Bit(s)  Type  Default                               Description

XGS Collision Events  7:0     SCT   0x00     1 GbE/100 Mb/s PHY collision events: Byte location from 193 to 320 counter.
Counter 4 [7:0]

Reserved              F:8     RSV            Reserved. Do not modify.

114
Register Definitions—Intel® X557

4.6.2.2.58             PCS Transmit Vendor Alarms 1:                             Address 3.CC00

Field Name                   Bit(s)  Type     Default                            Description

Reserved                          0       LH           Reserved for future use.

Reserved PCS Transmit           F:1       LH           Reserved for future use.

Vendor Alarms 1 [F:1]

4.6.2.2.59             PCS Transmit Vendor Alarms 2:                             Address      3.CC01

Field Name             Bit(s)        Type     Default                            Description

Reserved PCS Transmit        F:0     LH                Reserved for future use.
Vendor Alarms 2 [F:0]

4.6.2.2.60             PCS Transmit Vendor Alarms 3:                             Address      3.CC02

Field Name             Bit(s)        Type     Default                            Description

Reserved PCS Transmit        F:0     LH                Reserved for future use.
Vendor Alarms 3 [F:0]

4.6.2.2.61             PCS           Transmit Vendor            Alarms 4: Address 3.CC03

          Field Name                 Bit(s)   Type     Default                            Description

XFI0 Transmit LOF Detected           0        LH                1b = Loss of Frame detected.

Reserved                             2:1      RSV               Reserved. Do not modify.

XFI0 Transmit 64B Encode Error       3        LH                1b = 64B Encode Error.

XFI0 Transmit Reserved XGMII         4        LH                1b = Reserved XGMII Character Received.

Character Received

XFI0 Transmit Invalid XGMII          5        LH                1b = Invalid XGMII Character Received.
Character Received

Reserved                             7:6      RSV               Reserved. Do not modify.

XFI1 Transmit LOF Detected           8        LH                1b = Loss of Frame detected.

Reserved                             A:9      RSV               Reserved. Do not modify.

XFI1 Transmit 64B Encode Error       B        LH                1b = 64B Encode Error.

XFI1 Transmit Reserved XGMII         C        LH                1b = Reserved XGMII Character Received.

Character Received

XFI1 Transmit Invalid XGMII          D        LH                1b = Invalid XGMII Character Received.
Character Received

Reserved                             F:E      RSV               Reserved. Do not modify.

                                                                                                         115
                                                                                      Intel® X557—Register Definitions

4.6.2.2.62            PCS     Standard Interrupt Mask 1: Address 3.D000

     Field Name       Bit(s)  Type    Default                            Description

Reserved                 1:0  RSV              Reserved. Do not modify.

PCS Receive Link           2  R/W         0b   Mask for Bit 3.1.2 (refer to Section 4.6.2.2.2).

Status Mask                       PD           0b = Disable interrupt generation.

                                               1b = Enable interrupt generation.

                                               Note:  This bit also shows up as Bit 3.20.C, but  only  as  a  status  bit
                                                      (refer to Section 4.6.2.2.14).

Reserved                 9:3  RSV              Reserved. Do not modify.

Rx LPI Received Mask       A  R/W         0b   Mask for Bit 3.1.A (refer to Section 4.6.2.2.2).
                                  PD
                                               0b = Disable interrupt generation.

                                               1b = Enable interrupt generation.

Tx LPI Received Mask       B  R/W         0b   Mask for Bit 3.1.B (refer to Section 4.6.2.2.2).
                                  PD
                                               0b = Disable interrupt generation.

                                               1b = Enable interrupt generation.

Reserved                 F:C  RSV              Reserved. Do not modify.

4.6.2.2.63            PCS     Standard Interrupt Mask 2: Address                                 3.D001

     Field Name       Bit(s)  Type    Default                            Description

Reserved              9:0     RSV              Reserved. Do not modify.

Receive Fault Mask    A       R/W     0b       Mask for Bit 3.8.A (refer to Section 4.6.2.2.9).

                              PD               0b = Disable interrupt generation.

                                               1b = Enable interrupt generation.

Transmit Fault Mask   B       R/W     0b       Mask for Bit 3.8.B (refer to Section 4.6.2.2.9).

                              PD               0b = Disable interrupt generation.

                                               1b = Enable interrupt generation.

Reserved              F:C     RSV              Reserved. Do not modify.

4.6.2.2.64            PCS Standard Interrupt Mask 3: Address 3.D002

     Field Name       Bit(s)  Type    Default                            Description

Reserved                 D:0  RSV              Reserved. Do not modify.

10GBASE-T High BER         E  R/W         0b   When set, this bit indicates that 10GBASE-T PCS Framer has acquired
Latched Mask                      PD           frame synchronization and is locked.

                                               This is the interrupt for bit 3.21.F (refer to Section 4.6.2.2.15).

                                               0b = Disable interrupt generation.

                                               1b = Enable interrupt generation.

10GBASE-T PCS Block        F  R/W         0b   When set, this bit indicates a high BER is being seen at the PCS.
Lock Latched Mask                 PD
                                               This is the interrupt for bit 3.21.E (refer to Section 4.6.2.2.15).

                                               0b = Disable interrupt generation.

                                               1b = Enable interrupt generation.

116
Register Definitions—Intel® X557

4.6.2.2.65              PCS Transmit       Vendor Interrupt Mask 1: Address                3.D400

Field Name                   Bit(s)  Type  Default                            Description

Reserved                          0  R/W   0b       Reserved for future use.

                                     PD

Reserved PCS Transmit        F:1     R/W   0x0000   0b = Disable interrupt generation.
Vendor Alarms 1 Mask [F:1]           PD
                                                    1b = Enable interrupt generation.

4.6.2.2.66              PCS Transmit       Vendor Interrupt Mask 2: Address                3.D401

Field Name                   Bit(s)  Type  Default                            Description

Reserved PCS Transmit        F:0     R/W   0x0000   0b = Disable interrupt generation.
Vendor Alarms 2 Mask [F:0]           PD
                                                    1b = Enable interrupt generation.

4.6.2.2.67              PCS Transmit       Vendor Interrupt Mask 3: Address                3.D402

Field Name                   Bit(s)  Type  Default                            Description

Reserved PCS Transmit        F:0     R/W   0x0000   0b = Disable interrupt generation.
Vendor Alarms 3 Mask [F:0]           PD
                                                    1b = Enable interrupt generation.

4.6.2.2.68              PCS Transmit       Vendor Interrupt Mask 4: Address                3.D403

Field Name                   Bit(s)  Type  Default                            Description

Reserved                     2:0     RSV            Reserved. Do not modify.

XFI0 Transmit Encode 64B          3  R/W   0b       0b = Disable interrupt generation.
Error Mask                           PD
                                                    1b = Enable interrupt generation.

XFI0 Transmit Reserved            4  R/W   0b       0b = Disable interrupt generation.

XGMII Character Error Mask           PD             1b = Enable interrupt generation.

XFI0 Transmit Invalid XGMII       5  R/W   0b       0b = Disable interrupt generation.

Character Error Mask                 PD             1b = Enable interrupt generation.

Reserved                     A:6     RSV            Reserved. Do not modify.

XFI1 Transmit Encode 64B     B       R/W   0b       0b = Disable interrupt generation.
Error Mask                           PD
                                                    1b = Enable interrupt generation.

XFI1 Transmit Reserved       C       R/W   0b       0b = Disable interrupt generation.
XGMII Character Error Mask           PD
                                                    1b = Enable interrupt generation.

XFI1 Transmit Invalid XGMII  D       R/W   0b       0b = Disable interrupt generation.

Character Error Mask                 PD             1b = Enable interrupt generation.

Reserved                     F:E     RSV            Reserved. Do not modify.

                                                                                           117
                                                                                            Intel® X557—Register Definitions

4.6.2.2.69                PCS Transmit Vendor Debug 1: Address 3.D800

     Field Name                   Bit(s)   Type     Default                            Description

Reserved                          C:0      RSV               Reserved. Do not modify.

PCS Tx Inject Frame Error         D        R/W      0b       Setting this bit injects an error at the location contained in Bits [C:0]

                                                             in the next PCS transmission frame.

                                                             1b = Inject frame error

PCS Tx Inject CRC Error           E        R/W      0b       Setting this bit injects a CRC error in a single frame.

                                                             1b = Inject CRC error.

PCS Tx Scrambler Disable          F        R/W      0b       Setting this bit disables the Tx scrambler during regular data

                                           PD                transmission (i.e., scrambler functionality during training and startup
                                                             is unmodified).

                                                             0b = Normal Operation.

                                                             1b = Tx Scrambler Disabled.

4.6.2.2.70                PCS     Receive Vendor Provisioning 1: Address 3.E400

     Field Name           Bit(s)  Type     Default                                     Description

PCS Rx Error LDPC          0         R/W        1b  Error the entire LDPC frame payload upon uncorrectable LDPC parity or    CRC

Frame Enable                         PD             error.

                                                        0b = Disable erroring the LDPC frame payload.

                                                        1b = Enable erroring the LDPC frame payload.

Reserved                   F:1       RSV            Reserved. Do not modify.

4.6.2.2.71                PCS     Receive XFI0 Provisioning 1: Address                                  3.E460

          Field Name              Bit(s)   Type     Default                                Description

Reserved                                0  RSV               Reserved. Do not modify.

XFI0 Rx Descrambler Disable             1  R/W          0b   PCS Descrambler Disable

                                                             1b = XFI0 Disable PCS scrambler.

Reserved                             F:2   RSV               Reserved. Do not modify.

4.6.2.2.72                PCS Receive               XFI0 Provisioning 2: Address 3.E461

     Field Name                   Bit(s)   Type     Default                                Description

Reserved                          2:0      RSV               Reserved. Do not modify.

XFI0 Local Fault Inject              3     R/W      0b       Inject Local_Fault.

                                                             1b = XFI0 Inject local fault

XFI0 Test Pattern Enable             4     R/W      0b       10GBASE-R Pseudo-Random Test Pattern       Enable.

                                                             1b = XFI0 Enable test pattern

118
Register Definitions—Intel® X557

Field Name                      Bit(s)  Type  Default                                  Description

XFI0 Test Mode Select    [2:0]  7:5     R/W   000b     Test Pattern Select:

                                                       000b = Pseudo-random

                                                       100b = Square-wave

                                                       x10b = PRBS-9

                                                       xx1b = PRBS-31

                                                       The source for the pseudo-random test is determined by Bit [8].

XFI0 Test  Data  Source           8     R/W   0b       XFI0 Data pattern select

                                                       0b = Local-fault (LF) input for pseudo-random test.

                                                       1b = All-zero input for pseudo-random test.

                                                       This bit determines the source of the data for the pseudo-random

                                                       test (selected by Bits [7:5]).

Reserved                        F:9     RSV            Reserved. Do not modify.

4.6.2.2.73                PCS Receive XFI1 Provisioning 1: Address 3.E470

           Field Name           Bit(s)  Type  Default                                  Description

Reserved                             0  RSV            Reserved. Do not modify.

XFI1 Rx Descrambler Disable          1  R/W   0b       PCS Descrambler Disable.

                                                       1b = XFI1 Disable PCS scrambler.

Reserved                          F:2   RSV            Reserved. Do not modify.

4.6.2.2.74                PCS Receive         XFI1 Provisioning 2: Address 3.E471

Field Name                      Bit(s)  Type  Default                                  Description

Reserved                        2:0     RSV            Reserved. Do not modify.

XFI1 Local Fault Inject           3     R/W   0b       Inject Local_Fault.

                                                       1b = XFI0 Inject local fault

XFI1 Test Pattern Enable          4     R/W   0b       10GBASE-R Pseudo-Random Test Pattern Enable.

                                                       1b = XFI0 Enable test pattern

XFI1 Test Mode Select [2:0]     7:5     R/W   000b     Test Pattern Select:

                                                       000b = Pseudo-random

                                                       100b = Square-wave

                                                       x10b = PRBS-9

                                                       xx1b = PRBS-31

                                                       The source for the pseudo-random test is determined by Bit [8].

XFI1 Test  Data  Source           8     R/W   0b       XFI1 Data pattern select

                                                       0b = Local-fault (LF) input for pseudo-random test.

                                                       1b = All-zero input for pseudo-random test.

                                                       This bit determines the source of the data for the pseudo-random

                                                       test (selected by Bits [7:5]).

Reserved                        F:9     RSV            Reserved. Do not modify.

                                                                                                                         119
                                                                                      Intel® X557—Register Definitions

4.6.2.2.75            PCS       Receive Vendor State 1: Address 3.E800

     Field Name       Bit(s)    Type  Default                            Description

PCS Rx Current Value  0         RO             The current value of the PCS Rx auxiliary bit.

of Auxiliary Bit                               This value has a maskable interrupt associated with it in 3.EC00.0 (refer to

                                               Section 4.6.2.2.111).

Reserved              F:1       RSV            Reserved. Do not modify.

4.6.2.2.76            PCS Receive Vendor CRC-8 Error Counter 1: Address

                      3.E810

     Field Name       Bit(s)    Type  Default                            Description

CRC-8 Error Counter   F:0       SCTL  0x0000   Lower 16 bits of CRC-8 error counter.
LSW [F:0]
                                               When the LSW is read, the MSW is copied to a shadow register, then both
                                               the LSW and MSW are cleared. The LSW of the counter must be read first.

                                               The MSW of the counter must be read immediately after the LSW is read.

                                               A saturating counter that counts the number of CRC-8 errors (but without
                                               LDPC frame parity error) has been detected on the received LDPC frame.

4.6.2.2.77            PCS Receive Vendor CRC-8 Error Counter 2: Address

                      3.E811

     Field Name       Bit(s)    Type  Default                            Description

CRC-8 Error Counter   5:0       SCTM  0x00     Upper 6 bits of CRC-8 error counter.
MSW [15:10]
                                               The MSW of the counter must be read immediately after the LSW of the

                                               counter is read. The MSW is actually a shadow copy of the MSW of the
                                               counter and is loaded after the LSW of the counter is read.

                                               A saturating counter that counts the number of CRC-8 errors (but without

                                               LDPC frame parity error) has been detected on the received LDPC frame.

Reserved              F:6       RSV            Reserved. Do not modify.

4.6.2.2.78            PCS Receive Vendor FCS No Error Frame Counter 1:

                      Address 3.E812

     Field Name       Bit(s)    Type  Default                            Description

10GBASE-T Good Frame       F:0  SCTL  0x0000   10GBASE-T Good Frame Counter LSW.
Counter LSW [F:0]
                                               Counts Ethernet good frames (i.e., no Ethernet CRC-32/FCS errors).

4.6.2.2.79            PCS Receive Vendor FCS No Error Frame Counter 2:

                      Address 3.E813

     Field Name       Bit(s)    Type  Default                            Description

10GBASE-T Good Frame       9:0  SCTM  0x000    10GBASE-T Good Frame Counter MSW.
Counter MSW [19:10]
                                               Counts Ethernet good frames (i.e., no Ethernet CRC-32/FCS errors).

120
Register Definitions—Intel® X557

Field Name             Bit(s)     Type  Default                            Description

Reserved                    F:A   RSV            Reserved. Do not modify.

4.6.2.2.80             PCS Receive Vendor FCS Error Frame Counter 1:

                       Address 3.E814

Field Name             Bit(s)     Type  Default                            Description

10GBASE-T Error Frame       F:0   SCTL  0x0000   10GBASE-T Bad Frame Counter LSW.
Counter LSW [F:0]
                                                 Counts Ethernet bad frames (i.e., no Ethernet CRC-32/FCS     errors).

4.6.2.2.81             PCS Receive Vendor FCS Error Frame Counter 2:

                       Address 3.E815

Field Name             Bit(s)     Type  Default                            Description

10GBASE-T Error Frame       9:0   SCTM  0x000    10GBASE-T Bad Frame Counter MSW.
Counter MSW [19:10]
                                                 Counts Ethernet bad frames (i.e., no Ethernet CRC-32/FCS errors).

Reserved                    F:A   RSV            Reserved. Do not modify.

4.6.2.2.82             PCS Receive Vendor Uncorrected Frame Counter 1:

                       Address 3.E820

Field Name             Bit(s)    Type   Default                            Description

Uncorrected Frame      F:0       SCTL   0x0000   Lower 16 bits of LDPC uncorrected frames which the decoder abandoned.
Counter LSW [F:0]
                                                 When the LSW is read, the MSW is copied to a shadow register, then both
                                                 the LSW and MSW are cleared. The LSW of the counter must be read first.

                                                 The MSW of the counter must be read immediately after the LSW is read.

                                                 A saturating counter that counts the number of uncorrected frames.

4.6.2.2.83             PCS Receive Vendor Uncorrected Frame Counter 2:

                       Address 3.E821

Field Name             Bit(s)     Type  Default                            Description

Uncorrected Frame      F:0        SCTM  0x0000   Upper 16 bits of LDPC uncorrected frames which the decoder abandoned.
Counter MSW [1F:10]
                                                 The MSW of the counter must be read immediately after the LSW of the

                                                 counter is read. The MSW is actually a shadow copy of the MSW of the
                                                 counter and is loaded after the LSW of the counter is read.

                                                 A saturating counter that counts the number of uncorrected frames.

                                                                                                                          121
                                                                                      Intel® X557—Register Definitions

4.6.2.2.84           PCS Receive Vendor Corrected Frame 1 Iteration

                     Counter 1: Address 3.E840

     Field Name               Bit(s)  Type  Default              Description

Corrected Frames 1 Iteration  F:0     SCTL  0x0000   Lower 16 bits of LDPC corrected frames which converged in 1
Counter LSW [F:0]                                    iteration.

                                                     When the LSW is read, the MSW is copied to a shadow register and

                                                     then both the LSW and MSW are cleared. The LSW of the counter
                                                     must be read first. The MSW of the counter must be read
                                                     immediately after the LSW is read.

                                                     A saturating counter that counts the number of corrected frames
                                                     which converged in 1 iteration.

4.6.2.2.85           PCS Receive Vendor Corrected Frame 1 Iteration

                     Counter 2: Address 3.E841

     Field Name               Bit(s)  Type  Default              Description

Corrected Frames 1 Iteration  F:0     SCTM  0x0000   Upper 16 bits of LDPC corrected frames which converged in 1
Counter MSW [1F:10]                                  iteration.

                                                     The MSW of the counter must be read immediately after the LSW of

                                                     the counter is read. The MSW is actually a shadow copy of the MSW
                                                     of the counter and is loaded after the LSW of the counter is read.

                                                     A saturating counter that counts the number of corrected frames

                                                     which converged in 1 iteration.

4.6.2.2.86           PCS Receive Vendor Corrected Frame 2 Iteration

                     Counter 1: Address 3.E842

     Field Name               Bit(s)  Type  Default              Description

Corrected Frames 2 Iteration  F:0     SCTL  0x0000   Lower 16 bits of LDPC corrected frames which converged in 2

Counter LSW [F:0]                                    iteration.

                                                     When the LSW is read, the MSW is copied to a shadow register and

                                                     then both the LSW and MSW are cleared. The LSW of the counter
                                                     must be read first. The MSW of the counter must be read
                                                     immediately after the LSW is read.

                                                     A saturating counter that counts the number of corrected frames
                                                     which converged in 2 iteration.

4.6.2.2.87           PCS Receive Vendor Corrected Frame 2 Iteration

                     Counter 2: Address 3.E843

     Field Name               Bit(s)  Type  Default              Description

Corrected Frames 2 Iteration  F:0     SCTM  0x0000   Upper 16 bits of LDPC corrected frames which converged in 2
Counter MSW [1F:10]                                  iteration.

                                                     The MSW of the counter must be read immediately after the LSW of

                                                     the counter is read. The MSW is actually a shadow copy of the MSW
                                                     of the counter and is loaded after the LSW of the counter is read.

                                                     A saturating counter that counts the number of corrected frames

                                                     which converged in 2 iteration.

122
Register Definitions—Intel® X557

4.6.2.2.88           PCS Receive Vendor Corrected Frame 3 Iteration

                     Counter 1: Address 3.E844

Field Name                    Bit(s)  Type  Default              Description

Corrected Frames 3 Iteration  F:0     SCTL  0x0000   Lower 16 bits of LDPC corrected frames which converged in 3
Counter LSW [F:0]                                    iteration.

                                                     When the LSW is read, the MSW is copied to a shadow register and

                                                     then both the LSW and MSW are cleared. The LSW of the counter
                                                     must be read first. The MSW of the counter must be read
                                                     immediately after the LSW is read.

                                                     A saturating counter that counts the number of corrected frames
                                                     which converged in 3 iteration.

4.6.2.2.89           PCS Receive Vendor Corrected Frame 3 Iteration

                     Counter 2: Address 3.E845

Field Name                    Bit(s)  Type  Default              Description

Corrected Frames 3 Iteration  F:0     SCTM  0x0000   Upper 16 bits of LDPC corrected frames which converged in 3
Counter MSW [1F:10]                                  iteration.

                                                     The MSW of the counter must be read immediately after the LSW of

                                                     the counter is read. The MSW is actually a shadow copy of the MSW
                                                     of the counter and is loaded after the LSW of the counter is read.

                                                     A saturating counter that counts the number of corrected frames

                                                     which converged in 3 iteration.

4.6.2.2.90           PCS Receive Vendor Corrected Frame 4 Iteration

                     Counter 1: Address 3.E846

Field Name                    Bit(s)  Type  Default              Description

Corrected Frames 4 Iteration  F:0     SCTL  0x0000   Lower 16 bits of LDPC corrected frames which converged in 4

Counter LSW [F:0]                                    iteration.

                                                     When the LSW is read, the MSW is copied to a shadow register and

                                                     then both the LSW and MSW are cleared. The LSW of the counter
                                                     must be read first. The MSW of the counter must be read
                                                     immediately after the LSW is read.

                                                     A saturating counter that counts the number of corrected frames
                                                     which converged in 4 iteration.

4.6.2.2.91           PCS Receive Vendor Corrected Frame 4 Iteration

                     Counter 2: Address 3.E847

Field Name                    Bit(s)  Type  Default              Description

Corrected Frames 4 Iteration  F:0     SCTM  0x0000   Upper 16 bits of LDPC corrected frames which converged in 4
Counter MSW [1F:10]                                  iteration.

                                                     The MSW of the counter must be read immediately after the LSW of

                                                     the counter is read. The MSW is actually a shadow copy of the MSW
                                                     of the counter and is loaded after the LSW of the counter is read.

                                                     A saturating counter that counts the number of corrected frames

                                                     which converged in 4 iteration.

                                                                                                                         123
                                                                                      Intel® X557—Register Definitions

4.6.2.2.92           PCS Receive Vendor Corrected Frame 5 Iteration

                     Counter 1: Address 3.E848

     Field Name               Bit(s)  Type  Default              Description

Corrected Frames 5 Iteration  F:0     SCTL  0x0000   Lower 16 bits of LDPC corrected frames which converged in 5
Counter LSW [F:0]                                    iteration.

                                                     When the LSW is read, the MSW is copied to a shadow register and

                                                     then both the LSW and MSW are cleared. The LSW of the counter
                                                     must be read first. The MSW of the counter must be read
                                                     immediately after the LSW is read.

                                                     A saturating counter that counts the number of corrected frames
                                                     which converged in 5 iteration.

4.6.2.2.93           PCS Receive Vendor Corrected Frame 5 Iteration

                     Counter 2: Address 3.E849

     Field Name               Bit(s)  Type  Default              Description

Corrected Frames 5 Iteration  F:0     SCTM  0x0000   Upper 16 bits of LDPC corrected frames which converged in 5
Counter MSW [1F:10]                                  iteration.

                                                     The MSW of the counter must be read immediately after the LSW of

                                                     the counter is read. The MSW is actually a shadow copy of the MSW
                                                     of the counter and is loaded after the LSW of the counter is read.

                                                     A saturating counter that counts the number of corrected frames

                                                     which converged in 5 iteration.

4.6.2.2.94           PCS Receive Vendor Corrected Frame 6 Iteration

                     Counter: Address 3.E850

     Field Name               Bit(s)  Type  Default              Description

Corrected Frames 6 Iteration  F:0     SCT   0x0000   LDPC corrected frames which converged in 6 iteration.

Counter [F:0]                                        Clear on read. A saturating counter that counts the number of

                                                     corrected frames which converged in 6 iteration.

4.6.2.2.95           PCS Receive Vendor Corrected Frame 7 Iteration

                     Counter: Address 3.E851

     Field Name               Bit(s)  Type  Default              Description

Corrected Frames 7 Iteration  F:0     SCT   0x0000   LDPC corrected frames which converged in 7 iteration.
Counter [F:0]
                                                     Clear on read. A saturating counter that counts the number of

                                                     corrected frames which converged in 7 iteration.

124
Register Definitions—Intel® X557

4.6.2.2.96              PCS Receive Vendor Corrected Frame 8 Iteration

                        Counter: Address 3.E852

Field Name                      Bit(s)      Type     Default                             Description

Corrected Frames 8 Iteration       F:0       SCT      0x0000  LDPC corrected frames which converged in 8 iteration.
Counter [F:0]
                                                              Clear on read. A saturating counter that counts the number of
                                                              corrected frames which converged in 8 iteration.

4.6.2.2.97              PCS        Receive XFI0 Vendor State 1: Address 3.E860

Field Name              Bit(s)        Type    Default                                    Description

XFI0 Good Frame         F:0           SCTL    0x0000       XFI0 Good Frame Counter LSW.
Counter LSW [F:0]
                                                           Counts Ethernet good frames (i.e., no Ethernet CRC-32/FCS errors).

4.6.2.2.98              PCS        Receive XFI0 Vendor State 2: Address 3.E861

Field Name              Bit(s)        Type    Default                                    Description

XFI0 Good Frame         9:0           SCTM    0x000        XFI0 Good Frame Counter MSW.

Counter MSW [9:0]                                          Counts Ethernet good frames (i.e., no Ethernet CRC-32/FCS errors).

Reserved                F:A           RSV                  Reserved. Do not modify.

4.6.2.2.99              PCS        Receive XFI0 Vendor State 3: Address 3.E862

Field Name              Bit(s)        Type    Default                                    Description

XFI0 Bad Frame          F:0           SCTL    0x0000       XFI0 Bad Frame Counter LSW.
Counter LSW [F:0]
                                                           Counts Ethernet bad frames (i.e., no Ethernet CRC-32/FCS errors).

4.6.2.2.100             PCS        Receive XFI0 Vendor State 4: Address 3.E863

Field Name              Bit(s)        Type    Default                                    Description

XFI0 Bad Frame          9:0           SCTM    0x000        XFI0 Bad Frame Counter MSW.
Counter MSW [9:0]
                                                           Counts Ethernet bad frames (i.e., no Ethernet CRC-32/FCS errors).

Reserved                F:A           RSV                  Reserved. Do not modify.

4.6.2.2.101             PCS Receive XFI0 Vendor State 5: Address 3.E864

Field Name                    Bit(s)    Type      Default                                Description

XFI0 BER Counter [5:0]        5:0       SCT       0x00     XFI0 BER counter.

                                                           10GBASE-R BER Counter[5:0], saturating, clear on read.

Reserved                      F:6       RSV                Reserved. Do not modify.

                                                                                                                               125
                                                                              Intel® X557—Register Definitions

4.6.2.2.102          PCS     Receive XFI0 Vendor State 6: Address 3.E865

     Field Name      Bit(s)  Type  Default                                    Description

XFI0 Errored Block   7:0     SCT   0x00     XFI0 errored block counter.

Counter [7:0]                               10GBASE-R Errored Block Counter[7:0], saturating, clear on read.

Reserved             F:8     RSV            Reserved. Do not modify.

4.6.2.2.103          PCS     Receive XFI0 Vendor State 7: Address 3.E866

     Field Name      Bit(s)  Type  Default                                    Description

XFI0 Test Pattern    F:0     SCT   0x0000   XFI0 test pattern error counter.
Error Counter [F:0]
                                            10GBASE-R Test Pattern Error Counter[15:0], saturating, clear on read.

4.6.2.2.104          PCS     Receive XFI1 Vendor State 1: Address 3.E870

     Field Name      Bit(s)  Type  Default                                    Description

XFI1 Good Frame      F:0     SCTL  0x0000   XFI1 Good Frame Counter LSW.
Counter LSW [F:0]
                                            Counts Ethernet good frames (i.e., no Ethernet CRC-32/FCS errors).

4.6.2.2.105          PCS     Receive XFI1 Vendor State 2: Address 3.E871

     Field Name      Bit(s)  Type  Default                                    Description

XFI1 Good Frame      9:0     SCTM  0x000    XFI1 Good Frame Counter MSW.

Counter MSW [9:0]                           Counts Ethernet good frames (i.e., no Ethernet CRC-32/FCS errors).

Reserved             F:A     RSV            Reserved. Do not modify.

4.6.2.2.106          PCS     Receive XFI1 Vendor State 3: Address 3.E872

     Field Name      Bit(s)  Type  Default                                    Description

XFI1 Bad Frame       F:0     SCTL  0x0000   XFI1 Bad Frame Counter LSW.

Counter LSW [F:0]                           Counts Ethernet bad frames (i.e., no Ethernet CRC-32/FCS errors).

4.6.2.2.107          PCS     Receive XFI1 Vendor State 4: Address 3.E873

     Field Name      Bit(s)  Type  Default                                    Description

XFI1 Bad Frame       9:0     SCTM  0x000    XFI1 Bad Frame Counter MSW.
Counter MSW [9:0]
                                            Counts Ethernet bad frames (i.e., no Ethernet CRC-32/FCS errors).

Reserved             F:A     RSV            Reserved. Do not modify.

126
Register Definitions—Intel® X557

4.6.2.2.108               PCS Receive XFI1 Vendor State 5: Address 3.E874

Field Name                Bit(s)       Type     Default                                  Description

XFI1 BER Counter [5:0]         5:0       SCT    0x00     XFI1 BER counter.

                                                         10GBASE-R BER Counter[5:0], saturating, clear on read.

Reserved                       F:6       RSV             Reserved. Do not modify.

4.6.2.2.109               PCS       Receive XFI1 Vendor State 6: Address                                  3.E875

Field Name               Bit(s)     Type      Default                                    Description

XFI1 Errored Block        7:0       SCT         0x00   XFI1 errored block counter.
Counter [7:0]
                                                       10GBASE-R Errored Block Counter[7:0], saturating,  clear on read.

Reserved                  F:8       RSV                Reserved. Do not modify.

4.6.2.2.110               PCS       Receive XFI1 Vendor State 7: Address 3.E876

Field Name               Bit(s)     Type      Default                                    Description

XFI1 Test Pattern         F:0       SCT       0x0000   XFI1 test pattern error counter.
Error Counter [F:0]
                                                       10GBASE-R Test Pattern Error Counter[15:0], saturating, clear on read.

4.6.2.2.111               PCS Receive           Vendor Alarms 1: Address 3.EC00

Field Name                     Bit(s)     Type  Default                                  Description

Change in Auxiliary Bit          0        LRF            This bit is set when a change is detected in the auxiliary bit.

                                                         1b = Indicates a change in the value of the auxiliary bit.

Reserved                         1        RSV            Reserved. Do not modify.

EEE Rx LPI Received              2        LH             Indicates LPI ordered-set is detected.
Latched High
                                                         1b = Rx LPI has been detected.

EEE Rx LPI Received              3        LH             Indicates LPI ordered-set is detected.

Latched Low                                              1b = Rx LPI has been detected

EEE Rx LPI Alert                 4        LH             Indicates Rx PCS received alert.

                                                         1b = Rx PCS received alert indication.

LDPC Consecutive Errored         5        LH             Indicates the consecutive LDPC errored frame has exceeded the
Frame Exceeded                                           threshold.

                                                         1b = Rx PCS LDPC consecutive errored frame threshold exceeded.

EEE Rx LPI Active On             6        LH             1b = EEE Rx LPI Active On.

EEE Rx LPI Active Off            7        LH             1b = EEE Rx LPI Active Off.

Invalid 65B Block                8        LH             This bit is set when an invalid 65B block (but without LDPC frame
                                                         parity error) has been detected on the received LDPC frame.

                                                         1b = Invalid Rx 65B block received in PCS transmission frame

40G BIP Lock                     9        LH             Indicates the 40G BIP checker has achieved lock to the alignment

                                                         marker.

                                                         1b = RPL 40G BIP lock.

                                                                                                                               127
                                                                                           Intel® X557—Register Definitions

     Field Name                Bit(s)      Type     Default                                Description

LOF Detect                     A           LH                LOF Detection Interrupt.

                                                             1b = RPL LOF detect.

Local Fault Detect             B           LH                Local_Fault Interrupt.

                                                             1b = RPL local fault detect.

Reserved                       D:C         RSV               Reserved. Do not modify.

LDPC Decode Failure            E           LH                This bit is set when the LDPC decoder fails to decode an LDPC block.

                                                             1b = LDPC decode failure.

CRC Error                      F           LH                This bit is set when a CRC-8 error is detected on the receive PCS

                                                             frame.

                                                             1b = Rx CRC Frame error.

4.6.2.2.112               PCS Receive               Vendor        Alarms       2:      Address      3.EC01

Field Name          Bit(s)     Type        Default                                     Description

Reserved             F:0       RSV                  Reserved. Do  not modify.

4.6.2.2.113               PCS Receive               Vendor        Alarms       3:      Address      3.EC02

Field Name          Bit(s)     Type        Default                                     Description

Reserved             F:0       RSV                  Reserved. Do  not modify.

4.6.2.2.114               PCS Receive               Vendor        Alarms       4:      Address      3.EC03

Field Name          Bit(s)     Type        Default                                     Description

Reserved             F:0       RSV                  Reserved. Do  not modify.

4.6.2.2.115               PCS Receive               Vendor        Alarms       5:      Address      3.EC04

Field Name          Bit(s)     Type        Default                                     Description

Reserved             F:0       RSV                  Reserved. Do  not modify.

4.6.2.2.116               PCS     Receive Vendor Alarms 6: Address 3.EC05

     Field Name      Bit(s)       Type     Default                                     Description

Reserved                  2:0       RSV             Reserved. Do not modify.

XFI0 Invalid 66B            3          LH           Invalid 66B code error.
Character Received
                                                    1b = XFI1 Receive invalid 66B character received.

Reserved                  A:4       RSV             Reserved. Do not modify.

128
Register Definitions—Intel® X557

Field Name             Bit(s)  Type    Default                                    Description

XFI1 Invalid 66B            B     LH            Invalid 66B code error.

Character Received                              1b = XFI1 Receive invalid 66B character received.

Reserved                  F:C     RSV           Reserved. Do not modify.

4.6.2.2.117            PCS     Receive Vendor Alarms 7: Address 3.EC06

Field Name             Bit(s)  Type    Default                                    Description

XFI0 Block Lock             0     LL            1b = XFI0 Block Lock condition.
Status

XFI0 High BER               1     LH            1b = XFI0 High BER condition.
Status

Reserved                    2     RSV           Reserved. Do not modify.

XFI0 Receive Link           3     LH            Status of the XFI0 receive link.

Status Latch High                               Indicates the status of the XFI0 receive link.

XFI1 Block Lock             4     LL            1b = XFI1 Block Lock condition.
Status

XFI1 High BER               5     LH            1b = XFI1 High BER condition.
Status

Reserved                    6     RSV           Reserved. Do not modify.

XFI1 Receive Link           7     LH            Status of the XFI1 receive link

Status Latch High                               Indicates the status of the XFI1 receive link.

Reserved                  F:8     RSV           Reserved. Do not modify.

4.6.2.2.118            PCS Receive           Vendor Interrupt Mask 1: Address 3.F400

        Field Name             Bit(s)  Type     Default                            Description

Change in Auxiliary Bit Mask      0    R/W      0b       This bit is set when a change is detected  in  the  auxiliary  bit.

                                       PD                0b = Disable interrupt generation.

                                                         1b = Enable interrupt generation.

Reserved                          1    RSV               Reserved. Do not modify.

EEE Rx LPI Received Latched       2    R/W      0b       0b = Disable interrupt generation.

High Mask                              PD                1b = Enable interrupt generation.

EEE Rx LPI Received Latched       3    R/W      0b       0b = Disable interrupt generation.
Low Mask                               PD
                                                         1b = Enable interrupt generation.

EEE Rx LPI Alert Mask             4    R/W      0b       0b = Disable interrupt generation.
                                       PD
                                                         1b = Enable interrupt generation.

LDPC Consecutive Errored          5    R/W      0b       0b = Disable interrupt generation.

Frame Exceeded Mask                    PD                1b = Enable interrupt generation.

EEE Rx LPI Active On Mask         6    R/W      0b       0b = Disable interrupt generation.
                                       PD
                                                         1b = Enable interrupt generation.

EEE Rx LPI Active Off Mask        7    R/W      0b       0b = Disable interrupt generation.
                                       PD
                                                         1b = Enable interrupt generation.