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EVAL-CONTROLBRD2

器件型号:EVAL-CONTROLBRD2
器件类别:转换器
文件大小:750.49KB,共0页
厂商名称:AD [Analog Devices]
厂商官网:http://www.analog.com/
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器件描述

4-CH 12-BIT SUCCESSIVE APPROXIMATION ADC, PARALLEL ACCESS,

4通道 12位 逐次逼近型模数转换器, 并行存取,

参数

EVAL-CONTROLBRD2功能数量 1
EVAL-CONTROLBRD2端子数量 28
EVAL-CONTROLBRD2最大工作温度 85 Cel
EVAL-CONTROLBRD2最小工作温度 -40 Cel
EVAL-CONTROLBRD2额定供电电压 3 V
EVAL-CONTROLBRD2最大线性误差 0.0244 %
EVAL-CONTROLBRD2最大限制模拟输入电压 2.5 V
EVAL-CONTROLBRD2最小限制模拟输入电压 0.0 V
EVAL-CONTROLBRD2加工封装描述 铅 FREE, MO-153-AE, TSSOP-28
EVAL-CONTROLBRD2无铅 Yes
EVAL-CONTROLBRD2欧盟RoHS规范 Yes
EVAL-CONTROLBRD2中国RoHS规范 Yes
EVAL-CONTROLBRD2状态 ACTIVE
EVAL-CONTROLBRD2包装形状 矩形的
EVAL-CONTROLBRD2包装尺寸 SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
EVAL-CONTROLBRD2表面贴装 Yes
EVAL-CONTROLBRD2端子形式 GULL WING
EVAL-CONTROLBRD2端子间距 0.6500 mm
EVAL-CONTROLBRD2端子涂层 MATTE 锡
EVAL-CONTROLBRD2端子位置
EVAL-CONTROLBRD2包装材料 塑料/环氧树脂
EVAL-CONTROLBRD2温度等级 INDUSTRIAL
EVAL-CONTROLBRD2采样率 0.6250 MHz
EVAL-CONTROLBRD2输出格式 并行, WORD
EVAL-CONTROLBRD2转换器的类型 连续 近似
EVAL-CONTROLBRD2位数 12
EVAL-CONTROLBRD2输出位编码 二进制, 2S 补充的 二进制
EVAL-CONTROLBRD2模拟通道数 4
EVAL-CONTROLBRD2采样保持和跟踪保持 TRACK

文档预览

EVAL-CONTROLBRD2器件文档内容

                                                                                                          4-Channel, 625 kSPS, 12-Bit
                                                                                                        Parallel ADC with a Sequencer

                                                                                                                              AD7934-6

FEATURES                                                                                                            FUNCTIONAL BLOCK DIAGRAM

Throughput rate: 625 kSPS                                                                                                  VDD       AGND
Specified for VDD of 2.7 V to 5.25 V
Power consumption                                                                                         VREFIN/                                AD7934-6
                                                                                                        VREFOUT
   3.6 mW max at 625 kSPS with 3 V supplies                                                                                     2.5V
   7.5 mW max at 625 kSPS with 5 V supplies                                                                   VIN0              VREF
4 analog input channels with a sequencer
Software configurable analog inputs                                                                           VIN3   I/P        T/H          12-BIT            CLKIN
   4-channel single-ended inputs                                                                                    MUX                    SAR ADC             CONVST
   2-channel fully differential inputs                                                                                                                         BUSY
   2-channel pseudo differential inputs                                                                                                        AND
Accurate on-chip 2.5 V reference                                                                                                           CONTROL
   0.2% max @ 25C, 25 ppm/C max
70 dB SINAD at 50 kHz input frequency                                                                               SEQUENCER                                  VDRIVE
No pipeline delays                                                                                                  PARALLEL INTERFACE/CONTROL REGISTER
High speed parallel interface--word/byte modes
Full shutdown mode: 2 A max                                                                                        DB0 DB11          CS RD WR W/B       DGND               04752-001
28-lead TSSOP package
                                                                                                                                      Figure. 1
GENERAL DESCRIPTION
                                                                                                        The AD7934-6 uses advanced design techniques to achieve very
The AD7934-6 is a 12-bit, high speed, low power, successive                                             low power dissipation at high throughput rates. The part also
approximation (SAR) analog-to-digital converter (ADC). The                                              features flexible power management options. An on-chip control
part operates from a single 2.7 V to 5.25 V power supply and                                            register allows the user to set up different operating conditions,
features throughput rates up to 625 kSPS. The part contains a                                           including analog input range and configuration, output coding,
low noise, wide bandwidth, differential track-and-hold                                                  power management, and channel sequencing.
amplifier that handles input frequencies up to 50 MHz.
                                                                                                        PRODUCT HIGHLIGHTS
The AD7934-6 features four analog input channels with a channel
sequencer that allows a preprogrammed selection of channels to                                          1. High throughput with low power consumption.
be converted sequentially. This part can accept either single-                                          2. Four analog inputs with a channel sequencer.
ended, fully differential, or pseudo differential analog inputs.                                        3. Accurate on-chip 2.5 V reference.
                                                                                                        4. Single-ended, pseudo differential, or fully differential analog
Data acquisition and conversion are controlled by standard control
inputs, which allow for easy interfacing to microprocessors and                                           inputs that are software selectable.
DSPs. The input signal is sampled on the falling edge of CONVST,                                        5. No pipeline delay.
which is also the point where the conversion is initiated.                                              6. Accurate control of the sampling instant via a CONVST input

The AD7934-6 has an accurate on-chip 2.5 V reference that                                                 and once off conversion control.
can be used as the reference source for the analog-to-digital
conversion. Alternatively, this pin can be overdriven to provide                                        Table 1. Related Devices
an external reference.
                                                                                                        Similar            Number     Number of      Speed
Rev. A                                                                                                  Device             of Bits    Channels
                                                                                                                                      8              1.5 MSPS
Information furnished by Analog Devices is believed to be accurate and reliable. However, no            AD7938/39 12/10               4              1.5 MSPS
responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other                                8              625 kSPS
rights of third parties that may result from its use. Specifications subject to change without notice.  AD7933/34 10/12
No license is granted by implication or otherwise under any patent or patent rights of Analog
Devices. Trademarks and registered trademarks are the property of their respective owners.              AD7938-6 12

                                                                                                        One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

                                                                                                        Tel: 781.329.4700                                www.analog.com

                                                                                                        Fax: 781.461.3113       2005 Analog Devices, Inc. All rights reserved.
AD7934-6                                                                                                     Converter Operation.................................................................. 15
                                                                                                             ADC Transfer Function............................................................. 15
TABLE OF CONTENTS                                                                                            Typical Connection Diagram ................................................... 16
                                                                                                             Analog Input Structure.............................................................. 16
Features .............................................................................................. 1    Analog Input Configurations ................................................... 17
Functional Block Diagram .............................................................. 1                    Analog Input Selection .............................................................. 19
General Description ......................................................................... 1              Reference Section ....................................................................... 20
Product Highlights ........................................................................... 1             Parallel Interface......................................................................... 21
Specifications..................................................................................... 3        Power Modes of Operation ....................................................... 24
Timing Specifications....................................................................... 5               Power vs. Throughput Rate....................................................... 25
Absolute Maximum Ratings............................................................ 6                       Microprocessor Interfacing....................................................... 25
                                                                                                           Application Hints ........................................................................... 27
  ESD Caution.................................................................................. 6            Grounding and Layout .............................................................. 27
Pin Configuration and Function Descriptions............................. 7                                   Evaluating the AD7934-6 Performance .................................. 27
Terminology ...................................................................................... 9       Outline Dimensions ....................................................................... 28
Typical Performance Characteristics ........................................... 11                           Ordering Guide .......................................................................... 28
Control Register.............................................................................. 13

  Sequencer Operation ................................................................. 14
  Note on Writing to the Control Register to
  Program the Sequencer ............................................................. 14
Circuit Information ........................................................................ 15

REVISION HISTORY
10/05--Rev. 0 to Rev. A
Changes to Product Highlights....................................................... 1
Inserted Table 1................................................................................. 1
Changes to Specifications ................................................................ 3
Changes to Timing Specifications .................................................. 5
Changes to Pin Function Descriptions.......................................... 7
Added Writing to the Control Register to
Program the Sequencer Section.................................................... 14
Changes to the Analog Inputs Section......................................... 17
Changes to the Grounding and Layout Section ......................... 27

1/05--Revision 0: Initial Version

Rev. A | Page 2 of 28
                                                                                                                              AD7934-6

SPECIFICATIONS

VDD = VDRIVE = 2.7 V to 5.25 V, internal/external VREF = 2.5 V, unless otherwise noted, FCLKIN = 10 MHz, FSAMPLE = 625 kSPS;
TA = TMIN to TMAX1, unless otherwise noted.

Table 2.                                                B Version1     Unit                   Test Conditions/Comments
Parameter                                                                                     FIN = 50 kHz sine wave
DYNAMIC PERFORMANCE                                     70             dB min                 Differential mode
                                                        68             dB min                 Single-ended mode
   Signal-to-Noise + Distortion (SINAD)2                71             dB min                 Differential mode
                                                        69             dB min                 Single-ended mode
   Signal-to-Noise Ratio (SNR)2                         -73            dB max                 -85 dB typ, differential mode
                                                        -70            dB max                 -80 dB typ, single-ended mode
   Total Harmonic Distortion (THD)2                     -73            dB max                 -82 dB typ
                                                                                              fa = 30 kHz, fb = 50 kHz
   Peak Harmonic or Spurious Noise (SFDR)2              -86            dB typ
   Intermodulation Distortion (IMD)2                    -90            dB typ                 FIN = 50 kHz, FNOISE = 300 kHz
                                                        -85            dB typ
      Second-Order Terms                                5              ns typ                 @ 3 dB
      Third-Order Terms                                 72             ps typ                 @ 0.1 dB
   Channel-to-Channel Isolation                         50             MHz typ
   Aperture Delay2                                      10             MHz typ                Differential mode
   Aperture Jitter2                                                                           Single-ended mode
   Full Power Bandwidth2                                12             Bits
                                                        1             LSB max                Guaranteed no missed codes to 12 bits
DC ACCURACY                                             1.5           LSB max                Guaranteed no missed codes to 12 bits
   Resolution                                                                                 Straight binary output coding
   Integral Nonlinearity2                               0.95          LSB max
                                                        -0.95/+1.5     LSB max                Twos complement output coding
   Differential Nonlinearity2
      Differential Mode                                 6             LSB max                RANGE bit = 0
      Single-Ended Mode                                 1             LSB max                RANGE bit = 1
                                                        3             LSB max                RANGE bit = 0
   Single-Ended and Pseudo Differential Input           1             LSB max                RANGE bit = 1
      Offset Error2                                                                           VDD = 3 V
      Offset Error Match2                               3             LSB max                VDD = 5 V
      Gain Error2                                       1             LSB max                VCM = VREF/23, RANGE bit = 0
      Gain Error Match2                                 6             LSB max                VCM = VREF3, RANGE bit = 1
                                                        1             LSB max
   Fully Differential Input                             3             LSB max                When in track
      Positive Gain Error2                              1             LSB max                When in hold
      Positive Gain Error Match2
      Zero-Code Error2                                  0 to VREF      V
      Zero-Code Error Match2                            0 to 2 VREF  V
      Negative Gain Error2                              0 to VREF      V
      Negative Gain Error Match2                        0 to 2 VREF  V
                                                        -0.3 to +0.7   V typ
ANALOG INPUT                                            -0.3 to +1.8   V typ
   Single-Ended Input Range                             VCM VREF/2   V
                                                        VCM VREF     V
   Pseudo Differential Input Range: VIN+                1             A max
                                                        45             pF typ
                                             VIN-       10             pF typ

   Fully Differential Input Range: VIN+ and VIN-
                                         VIN+ and VIN-

   DC Leakage Current4
   Input Capacitance

                                                                       Rev. A | Page 3 of 28
AD7934-6

Parameter                              B Version1    Unit                   Test Conditions/Comments
REFERENCE INPUT/OUTPUT
                                       2.5           V                      1% for specified performance
   VREF Input Voltage5
   DC Leakage Current4                 1            A max
   VREFOUT Output Voltage
   VREFOUT Temperature Coefficient     2.5           V                      0.2% max @ 25C

   VREF Noise                          25            ppm/C max

   VREF Output Impedance               5             ppm/C typ
   VREF Input Capacitance
                                       10            V typ                 0.1 Hz to 10 Hz bandwidth
LOGIC INPUTS
   Input High Voltage, VINH            130           V typ                 0.1 Hz to 1 MHz bandwidth
   Input Low Voltage, VINL
   Input Current, IIN                  10             typ
   Input Capacitance, CIN4
                                       15            pF typ                 When in track
LOGIC OUTPUTS
   Output High Voltage, VOH            25            pF typ                 When in hold
   Output Low Voltage, VOL
   Floating-State Leakage Current      2.4           V min
   Floating-State Output Capacitance4
   Output Coding                       0.8           V max

CONVERSION RATE                        5            A max                 Typically 10 nA, VIN = 0 V or VDRIVE
   Conversion Time
   Track-and-Hold Acquisition Time     10            pF max

   Throughput Rate                     2.4           V min                  ISOURCE = 200 A
POWER REQUIREMENTS                                                          ISINK = 200 A
                                       0.4           V max
   VDD                                                                      CODING bit = 0
   VDRIVE                              3            A max                 CODING bit = 1
   IDD6
                                       10            pF max
      Normal Mode (Static)
      Normal Mode (Operational)              Straight (natural) binary
                                                Twos complement
      Autostandby Mode
                                       t2 + 13 tCLK  ns                     Full-scale step input
      Full/Autoshutdown Mode (Static)  125           ns max                 Sine wave input
   Power Dissipation                   80            ns typ
                                       625           kSPS max
      Normal Mode (Operational)
                                       2.7/5.25      V min/max              Digital I/PS = 0 V or VDRIVE
      Autostandby Mode (Static)        2.7/5.25      V min/max              VDD = 2.7 V to 5.25 V, SCLK on or off
                                                                            VDD = 4.75 V to 5.25 V
      Full/Autoshutdown Mode           0.8           mA typ                 VDD = 2.7 V to 3.6 V
                                       1.5           mA max                 FSAMPLE = 100 kSPS, VDD = 5 V
                                       1.2           mA max                 Static, VDD = 3 V
                                       0.3           mA typ                 SCLK on or off
                                       160           A typ
                                       2             A max

                                       7.5           mW max                 VDD = 5 V

                                       3.6           mW max                 VDD = 3 V

                                       800           W typ                 VDD = 5 V

                                       480           W typ                 VDD = 3 V

                                       10/6          W max                 VDD = 5 V/3 V

1 Temperature range is as follows: B Version: 40C to +85C.
2 See the Terminology section.
3 VCM is the common-mode voltage. For full common-mode range, see Figure 25 and Figure 26. VIN+ and VIN- must always remain within GND/VDD.
4 Sample tested during initial release to ensure compliance.
5 This device is operational with an external reference in the range 0.1 V to VDD. See the Reference Section for more information.
6 Measured with a midscale dc analog input.

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TIMING SPECIFICATIONS

VDD = VDRIVE = 2.7 V to 5.25 V, internal/external VREF = 2.5 V, unless otherwise noted. FCLKIN = 10 MHz, FSAMPLE = 625 kSPS,
TA = TMIN to TMAX, unless otherwise noted.

Table 3.    Limit at TMIN, TMAX  Unit     Description
Parameter1  700                  kHz min  CLKIN Frequency
fCLKIN2     10                   MHz max
            30                   ns min   Minimum time between end of read and start of next conversion, that is, time from
tQUIET                                    when the data bus goes into three-state until the next falling edge of CONVST
                                 ns min   CONVST Pulse Width
t1          10                   ns min   CONVST Falling Edge to CLKIN Falling Edge Setup Time
                                 ns min   CLKIN Falling Edge to BUSY Rising Edge
t2          15                   ns min   CS to WR Setup Time
                                 ns min   CS to WR Hold Time
t3          50                   ns min   WR Pulse Width
                                 ns min   Data Setup Time Before WR
t4          0                    ns min   Data Hold after WR
                                 ns min   New Data Valid Before Falling Edge of BUSY
t5          0                    ns min   CS to RD Setup Time
                                 ns min   CS to RD Hold Time
t6          10                   ns min   RD Pulse Width
                                 ns max   Data Access Time After RD
t7          10                   ns min   Bus Relinquish Time After RD
                                 ns max   Bus Relinquish Time After RD
t8          10                   ns min   HBEN to RD Setup Time
                                 ns min   HBEN to RD Hold Time
t9          10                   ns min   Minimum Time Between Reads/Writes
                                 ns min   HBEN to WR Setup Time
t10         0                    ns min   HBEN to WR Hold Time
                                 ns max   CLKIN Falling Edge to BUSY Falling Edge
t11         0                    ns min   CLKIN Low Pulse Width
                                 ns min   CLKIN High Pulse Width
t12         30

t133        30

t144        3

            50

t15         0

t16         0

t17         10

t18         0

t19         10

t20         40

t21         15.7

t22         7.8

1 Sample tested during initial release to ensure compliance. All input signals are specified with tr = tf = 5 ns (10% to 90% of VDD) and timed from a voltage level of 1.6 V.
All timing specifications given above are with a 25 pF load capacitance. See Figure 34, Figure 35, Figure 36, and Figure 37.

2 Minimum CLKIN for specified performance. With slower CLKIN frequencies, performance specifications apply typically.
3 The time required for the output to cross 0.4 V or 2.4 V.
4 t14 is derived from the measured time taken by the data outputs to change 0.5 V. The measured number is then extrapolated back to remove the effects of charging or

discharging the 25 pF capacitor. This means that the time, t14, quoted in the timing characteristics is the true bus relinquish time of the part and is independent of the
bus loading.

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AD7934-6

ABSOLUTE MAXIMUM RATINGS

TA = 25C, unless otherwise noted.         Rating                    Stresses above those listed under Absolute Maximum Ratings
                                           -0.3 V to +7 V            may cause permanent damage to the device. This is a stress
Table 4.                                   -0.3 V to VDD +0.3 V      rating only; functional operation of the device at these or any
Parameter                                  -0.3 V to VDD + 0.3 V     other conditions above those listed in the operational sections
VDD to AGND/DGND                           -0.3 V to +7 V            of this specification is not implied. Exposure to absolute
VDRIVE to AGND/DGND                        -0.3 V to VDD + 0.3 V     maximum rating conditions for extended periods may affect
Analog Input Voltage to AGND               -0.3 V to VDRIVE + 0.3 V  device reliability.
Digital Input Voltage to DGND              -0.3 V to VDD + 0.3 V
VDRIVE to VDD                              -0.3 V to +0.3 V
Digital Output Voltage to DGND             10 mA
VREFIN to AGND
AGND to DGND                               -40C to +85C
Input Current to Any Pin Except Supplies1  -65C to +150C
Operating Temperature Range                150C
                                           97.9C/W (TSSOP)
   Commercial (B Version)                  14C/W (TSSOP)
Storage Temperature Range
Junction Temperature                       255C
JA Thermal Impedance                       1.5 kV
JC Thermal Impedance
Lead Temperature, Soldering

   Reflow Temperature (10 sec to 30 sec)
ESD

1 Transient currents of up to 100 mA do not cause SCR latch-up.

ESD CAUTION

ESD (electrostatic discharge) sensitive device. Electrostatic charges as high as 4000 V readily accumulate
on the human body and test equipment and can discharge without detection. Although this product features
proprietary ESD protection circuitry, permanent damage may occur on devices subjected to high energy
electrostatic discharges. Therefore, proper ESD precautions are recommended to avoid performance
degradation or loss of functionality.

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PIN CONFIGURATION AND FUNCTION DESCRIPTIONS

                                                      VDD 1     AD7934-6      28 VIN3
                                                      W/B 2     TOP VIEW      27 VIN2
                                                      DB0 3   (Not to Scale)  26 VIN1
                                                      DB1 4                   25 VIN0
                                                      DB2 5                   24 VREFIN/VREFOUT04752-006
                                                      DB3 6                   23 AGND
                                                      DB4 7                   22 CS
                                                      DB5 8                   21 RD
                                                      DB6 9                   20 WR
                                                      DB7 10                  19 CONVST
                                                  VDRIVE 11                   18 CLKIN
                                                   DGND 12                    17 BUSY
                                             DB8/HBEN 13                      16 DB11
                                                      DB9 14                  15 DB10

                                             Figure 2. Pin Configuration

Table 5. Pin Function Description

Pin No. Mnemonic Description

1         VDD          Power Supply Input. The VDD range for the AD7934-6 is from 2.7 V to 5.25 V. The supply should be decoupled
                       to AGND with a 0.1 F capacitor and a 10 F tantalum capacitor.

2         W/B          Word/Byte Input. When this input is logic high, word transfer mode is enabled, and data is transferred to and
                       from the AD7934-6 in 12-bit words on Pin DB0 to Pin DB11. When W/B is logic low, byte transfer mode is
                       enabled. Data and the channel ID are transferred on Pin DB0 to Pin DB7, and Pin DB8/HBEN assumes its HBEN
                       functionality. When operating in byte transfer mode, unused data lines should be tied off to DGND.

3 to 10   DB0 to DB7   Data Bits 0 to 7. Three-state parallel digital I/O pins that provide the conversion result, and allow the control
                       register to be programmed. These pins are controlled by CS, RD, and WR. The logic high/low voltage levels for
                       these pins are determined by the VDRIVE input.

11        VDRIVE       Logic Power Supply Input. The voltage supplied at this pin determines what voltage the parallel interface of
                       the AD7934-6 operates. This pin should be decoupled to DGND. The voltage at this pin can be different to that
                       at VDD, but should never exceed VDD by more than 0.3 V.

12        DGND         Digital Ground. This is the ground reference point for all digital circuitry on the AD7934-6. This pin should
                       connect to the DGND plane of a system. The DGND and AGND voltages should ideally be at the same
                       potential, and must not be more than 0.3 V apart, even on a transient basis.

13        DB8/HBEN     Data Bit 8/High Byte Enable. When W/B is high, this pin acts as Data Bit 8, a three-state I/O pin that is

                       controlled by CS, RD, and WR. When W/B is low, this pin acts as the high byte enable pin. When HBEN is low,

                       the low byte of data written to or read from the AD7934-6 is on DB0 to DB7. When HBEN is high, the top four

                       bits of the data being written to or read from the AD7934-6 are on DB0 to DB3. When reading from the device,

                       DB4 and DB5 of the high byte contain the ID of the channel corresponding to the conversion result (see the

                       channel address bits in Table 9). DB6 and DB7 are always 0. When writing to the device, DB4 to DB7 of the high

                       byte must all be 0s.

14 to 16  DB9 to DB11  Data Bits 9 to 11. Three-state parallel digital I/O pins that provide the conversion result and allow the control
17        BUSY         register to be programmed in word mode. These pins are controlled by CS, RD, and WR. The logic high/low
                       voltage levels for these pins are determined by the VDRIVE input.

                       Busy Output. Logic output indicating the status of the conversion. The BUSY output goes high following the
                       falling edge of CONVST and stays high for the duration of the conversion. Once the conversion is complete
                       and the result is available in the output register, the BUSY output goes low. The track-and-hold returns to track
                       mode just prior to the falling edge of BUSY, on the 13th rising edge of SCLK (see Figure 34).

18        CLKIN        Master Clock Input. The clock source for the conversion process is applied to this pin. Conversion time for the
                       AD7934-6 takes 13 clock cycles + t2. The frequency of the master clock input therefore determines the
                       conversion time and achievable throughput rate. The CLKIN signal can be a continuous or burst clock.

19        CONVST       Conversion Start Input. A falling edge on CONVST is used to initiate a conversion. The track-and-hold goes

                       from track to hold mode on the falling edge of CONVST, and the conversion process is initiated at this point.

                       Following power-down, when operating in the autoshutdown or autostandby mode, a rising edge on

                       CONVST is used to power up the device.

20        WR           Write Input. Active low logic input used in conjunction with CS to write data to the control register.

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AD7934-6

Pin No.  Mnemonic        Description
21       RD
                         Read Input. Active low logic input used in conjunction with CS to access the conversion result. The conversion
22       CS              result is placed on the data bus following the falling edge of RD read while CS is low.

23       AGND            Chip Select. Active low logic input used in conjunction with RD and WR to read conversion data or write data
                         to the control register.
24       VREFIN/VREFOUT
                         Analog Ground. This is the ground reference point for all analog circuitry on the AD7934-6. All analog input
25 to 28 VIN0 to VIN3    signals and any external reference signal should be referred to this AGND voltage. The AGND and DGND
                         voltages should ideally be at the same potential and must not be more than 0.3 V apart, even on a transient
                         basis.

                         Reference Input/Output. This pin is connected to the internal reference, and is the reference source for the
                         ADC. The nominal internal reference voltage is 2.5 V, and it appears at this pin. It is recommended that this pin
                         be decoupled to AGND with a 470 nF capacitor. This pin can be overdriven by an external reference. The input
                         voltage range for the external reference is 0.1 V to VDD; however, care must be taken to ensure that the analog
                         input range does not exceed VDD + 0.3 V. See the Reference Section.

                         Analog Input 0 to Analog Input 3. Four analog input channels that are multiplexed into the on-chip track-and-
                         hold. The analog inputs can be programmed to be four single-ended inputs, two fully differential pairs, or two
                         pseudo differential pairs by setting the MODE bits in the control register appropriately (see Table 9). The
                         analog input channel to be converted can be selected either by writing to the address bits (ADD1 and ADD0)
                         in the control register prior to the conversion, or by using the on-chip sequencer. The input range for all input
                         channels can be either 0 V to VREF, or 0 V to 2 VREF, and the coding can be binary or twos complement,
                         depending on the states of the RANGE and CODING bits in the control register. Any unused input channels
                         should be connected to AGND to avoid noise pickup.

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TERMINOLOGY                                                                                          AD7934-6

Integral Nonlinearity (INL)                                          Negative Gain Error
This is the maximum deviation from a straight line passing           This applies when using the twos complement output coding
through the endpoints of the ADC transfer function. The              option, in particular to the 2 VREF input range, with -VREF to
endpoints of the transfer function are zero scale, a point 1 LSB     +VREF biased about the VREF point. It is the deviation of the first
below the first code transition, and full scale, a point 1 LSB       code transition (100 ... 000) to (100 ... 001) from the ideal
above the last code transition.                                      (that is, -VREF + 1 LSB) after the zero-code error has been
                                                                     adjusted out.
Differential Nonlinearity (DNL)
This is the difference between the measured and the ideal 1 LSB      Negative Gain Error Match
change between any two adjacent codes in the ADC.                    This is the difference in negative gain error between any two
                                                                     channels.
Offset Error
This is the deviation of the first code transition (00 ... 000) to   Channel-to-Channel Isolation
(00 ... 001) from the ideal (that is, AGND + 1 LSB).                 This is a measure of the level of crosstalk between channels.
                                                                     It is measured by applying a full-scale sine wave signal to the
Offset Error Match                                                   three, nonselected input channels and applying a 50 kHz signal
This is the difference in offset error between any two channels.     to the selected channel. The channel-to-channel isolation is
                                                                     defined as the ratio of the power of the 50 kHz signal on the
Gain Error                                                           selected channel to the power of the noise signal on the unse-
This is the deviation of the last code transition (111 ... 110) to   lected channels that appears in the fast Fourier transform (FFT)
(111 ... 111) from the ideal (that is, VREF 1 LSB) after the       of this channel. The noise frequency on the unselected channels
offset error has been adjusted out.                                  varies from 40 kHz to 740 kHz. The noise amplitude is at
                                                                     2 VREF, while the signal amplitude is at 1 VREF. See Figure 4.
Gain Error Match
This is the difference in gain error between any two channels.       Power Supply Rejection Ratio (PSRR)
                                                                     PSRR is defined as the ratio of the power in the ADC output at
Zero-Code Error                                                      full-scale frequency (f) to the power of a 100 mV p-p sine wave
This applies when using the twos complement output coding            applied to the ADC VDD supply of frequency fS. The frequency
option, in particular to the 2 VREF input range, with -VREF to     of the noise varies from 1 kHz to 1 MHz.
+VREF biased about the VREF point. It is the deviation of the
midscale transition (all 0s to all 1s) from the ideal VIN voltage         PSRR (dB) = 10log(Pf/PfS)
(that is, VREF).
                                                                     where:
Zero-Code Error Match
This is the difference in zero-code error between any two            Pf is the power at frequency f in the ADC output.
channels.                                                            PfS is the power at frequency fS in the ADC output.

Positive Gain Error                                                  Common-Mode Rejection Ratio (CMRR)
This applies when using the twos complement output coding            CMRR is defined as the ratio of the power in the ADC output at
option, in particular to the 2 VREF input range, with -VREF to     full-scale frequency (f) to the power of a 100 mV p-p sine wave
+VREF biased about the VREF point. It is the deviation of the last   applied to the common-mode voltage of VIN+ and VIN- of
code transition (011 ... 110) to (011 ... 111) from the ideal (that  frequency fS.
is, +VREF 1 LSB) after the zero-code error has been adjusted out.
                                                                          CMRR (dB) = 10log(Pf/PfS)
Positive Gain Error Match
This is the difference in positive gain error between any two        where:
channels.
                                                                     Pf is the power at frequency f in the ADC output.
                                                                     PfS is the power at frequency fS in the ADC output.

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AD7934-6                                                            Peak Harmonic or Spurious Noise
                                                                    This is defined as the ratio of the rms value of the next largest
Track-and-Hold Acquisition Time                                     component in the ADC output spectrum (up to fS/2 and
The track-and-hold amplifier returns to track mode at the end       excluding dc) to the rms value of the fundamental. Normally,
of conversion. The track-and-hold acquisition time is the time      the value of this specification is determined by the largest
required for the output of the track-and-hold amplifier to reach    harmonic in the spectrum, but for ADCs where the harmonics
its final value, within LSB, after the end of conversion.        are buried in the noise floor, it is a noise peak.

Signal-to-Noise and Distortion Ratio (SINAD)                        Intermodulation Distortion
This is the measured ratio of signal-to-noise and distortion at     With inputs consisting of sine waves at two frequencies, fa and
the output of the ADC. The signal is the rms amplitude of the       fb, any active device with nonlinearities creates distortion
fundamental. Noise is the sum of all nonfundamental signals up      products at sum and difference frequencies of mfa nfb, where
to half the sampling frequency (fS/2), excluding dc. The ratio is   m, n = 0, 1, 2, 3, and so on. Intermodulation distortion terms
dependent on the number of quantization levels in the digitiza-     are those for which neither m nor n are equal to zero. For
tion process; the more levels, the smaller the quantization noise.  example, the second-order terms include (fa + fb) and (fa - fb),
                                                                    while the third-order terms include (2fa + fb), (2fa - fb), (fa +
The theoretical SINAD ratio for an ideal N-bit converter with a     2fb), and (fa - 2fb).
sine wave input is given by:
                                                                    The AD7934-6 is tested using the CCIF standard where two
     SINAD = (6.02 N + 1.76) dB                                     input frequencies near the top end of the input bandwidth are
                                                                    used. In this case, the second-order terms are usually distanced
Thus, for a 12-bit converter, SINAD is 74 dB.                       in frequency from the original sine waves, while the third-order
                                                                    terms are usually at a frequency close to the input frequencies.
Total Harmonic Distortion (THD)                                     As a result, the second- and third-order terms are specified
THD is the ratio of the rms sum of harmonics to the                 separately. The calculation of the intermodulation distortion is
fundamental. For the AD7934-6, it is defined as:                    as per the THD specification, where it is the ratio of the rms
                                                                    sum of the individual distortion products to the rms amplitude
    THD (dB) = -20log V22 + V32 + V42 + V52 + V62                   of the sum of the fundamentals, expressed in dBs.

                                             V1

where :

V1 is the rms amplitude of the fundamental.
V2, V3, V4, V5, and V6 are the rms amplitudes of the second
through the sixth harmonics.

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                                                                                                                                                                                     AD7934-6

TYPICAL PERFORMANCE CHARACTERISTICS                                                                                   AMPLIT??U?DE (dB)       0                                      4096 POINT FFT
                                                                                                                                          10                                        VDD = 5V
TA = 25C, unless otherwise noted.                                                                                                        20                                        FSAMPLE = 625kSPS
                                                                                                                                          30                                        FIN = 49.62kHz
                 60                                                                                                                      40                                        SINAD = 70.94dB
                          100mV p-p SINE WAVE ON VDD AND/OR VDRIVE                                                                        50                                        THD = 90.09dB
                          NO DECOUPLING                                                                                                   60                                        DIFFERENTIAL MODE
                                                                                                                                          70
                 70 DIFFERENTIAL/SINGLE-ENDED MODE                                                                                       80               FREQUENCY (kHz)
                                                                                                                                          90
                                     INT REF                                                                                             100     Figure 6. FFT @ VDD = 5 V
                 80                                                                                                                     110

PSSR (dB)              90      EXT REF
                      100

                      110

                      120                                                                    04752-007                                          0
                            10                                                                                                                               100
                                210      410  610          810                                1010                                                                       200
                                                                                                                                                                                     300
                                SUPPLY RIPPLE FREQUENCY (kHz)                                                                                                                                    400
                                                                                                                                                                                                             500
                                                                                                                                                                                                                         600
                                                                                                                                                                                                                                      700

                                                                                                                                                                                                                                                                                             04752-009

Figure 3. PSRR vs. Supply Ripple Frequency Without Supply Decoupling

                      70                                                                                                                 1.0                                                     VDD = 5V
                              INTERNAL/EXTERNAL REFERENCE                                                                                 0.8                                                     DIFFERENTIAL MODE
                              VDD = 5V                                                                                                    0.6
                                                                                                                                          0.4     500 1000 1500 2000 2500 3000 3500 4000
                      75                                                                                                                 0.2                                     CODE

NOISE ISOLATION (dB)  80                                                                     04752-021                                      0
                                                                                                                                         0.2
                      85                                                                                                       DNL ERROR (LSB)0.4
                                                                                                                                         0.6
                      90                                                                                                                                                                                                                                                                                        04752-0100.8
                                                                                                                                         1.0
                      195      100 200 300 400 500 600 700 800
                             0                   NOISE FREQUENCY (kHz)                                                                         0

                                Figure 4. Channel-to-Channel Isolation                                                                            Figure 7. Typical DNL @ VDD = 5 V

                      80                                                                                                                  1.0                                                     VDD = 5V
                                                                                    VDD = 5V                                              0.8                                                     DIFFERENTIAL MODE
                                                                                                                                          0.6
                      70                                                                                                                  0.4     500 1000 1500 2000 2500 3000 3500 4000
                                                                                                                                          0.2                                     CODE
                                                                         VDD = 3V             04752-008
                      60                                                                                                                     0
                                                                                                                                INL ERROR (LSB)0.2
SINAD (dB)            50                                                                                                                 0.4
                                                                                                                                                                                                                                                                                                                 04752-0110.6
                      40                                                                                                                 0.8
                                                                                                                                         1.0
           30
                  FSAMPLE = 625kSPS                                                                                                            0
                  RANGE = 0 TO VREF
                  DIFFERENTIAL MODE                                                                                                               Figure 8. Typical INL @ VDD = 5 V

           20
               0 100 200 300 400 500 600 700 800 900 1000
                                               FREQUENCY (kHz)

Figure 5. SINAD vs. Analog Input Frequency for Various Supply Voltages

                                                                                              Rev. A | Page 11 of 28
AD7934-6

                          4                                                                                                                 10000                            9997             INTERNAL
                                 SINGLE-ENDED MODE                                                                                                                         CODES                  REF
                                                                                                                                                        DIFFERENTIAL MODE
                          3                                                                                                                  9000

                                                                                                                                            8000

                                                                                                                                            7000

DNL (LSB)                 2                                                                                                                 6000

                                                                                               04752-012                                    5000

                          1                                   POSITIVE DNL                                                       ???        4000

                                                                                                                                            3000

                           0                                                                                                                2000

                                                                               NEGATIVE DNL                                                 1000                                   3 CODES              04752-015
                          1
                                                                                                                                                 0    2047  2048                   2049       2050
                           0.25 0.50 0.75 1.00 1.25 1.50 1.75 2.00 2.25 2.50 2.75                                                               2046
                                                                      VREF (V)
                                                                                                                                                                           CODE
                                        Figure 9. DNL vs. VREF for VDD = 3 V
                                                                                                                                            Figure 12. Histogram of Codes for 10 k Samples @ VDD = 5 V
                                                                                                                                                               with the Internal Reference

                          12                                                                                                                60
                                                                                                                                                      DIFFERENTIAL MODE
                          11
                                                                                VDD = 5V                                                    70

EFFECTIVE NUMBER OF BITS                                     DIFFERENTIAL MODE

                          10                                  VDD = 5V                                                                      80

                                             SINGLE-ENDED MODE                                 04752-013

                          9                                                                                                      CMRR (dB)   90
                                                                                                                                            100
                                                                         VDD = 3V
                                                                         SINGLE-ENDED MODE

                          8                         VDD = 3V

                                                    DIFFERENTIAL MODE

                          7                                                                                                                 110

                          6                                                                                                                 120                                                        04752-017
                                                                                                                                                   0
                              0    0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0                                                                                    200   400            600           800  1000  1200

                                                    VREF (V)                                                                                                RIPPLE FREQUENCY (kHz)

                                        Figure 10. ENOB vs. VREF                                                                            Figure 13. CMRR vs. Input Frequency with VDD = 5 V and 3 V

                              0         VDD = 5V
                          0.5                      VDD = 3V
                          1.0
OFFSET (LSB)              1.5
                          2.0
                          2.5                                     SINGLE-ENDED MODE           04752-014
                          3.0
                          3.5     0.5  1.0  1.5              2.0   2.5                   3.0  3.5
                          4.0
                          4.5
                          5.0

                                0

                                                    VREF (V)

                                        Figure 11. Offset vs. VREF

                                                                                               Rev. A | Page 12 of 28
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CONTROL REGISTER

The control register on the AD7934-6 is a 12-bit, write-only register. Data is written to this register using the CS and WR pins. The
control register is shown in Table 6 and the functions of the bits are described in Table 7. At power-up, the default bit settings in the
control register are all 0s.

Table 6. Control Register Bits

MSB                                                                                                                      LSB
                                                                                                                         DB0
DB11            DB10 DB9              DB8 DB7 DB6              DB5          DB4           DB3                DB2   DB1   RANGE
                                                                                          MODE0              SEQ1  SEQ0
PM1             PM0  CODING           REF ZERO ADD1 ADD0 MODE1

Table 7. Control Register Bit Function Description

Bit No. Mnemonic Description

11, 10     PM1, PM0 Power management bits used to select the power mode of operation. The user can choose between normal mode
                             and various power-down modes of operation as shown in Table 8.

9          CODING Selects the output coding of the conversion result. If set to 0, the output coding is straight (natural) binary. If set to

                     1, the output coding is twos complement.

8          REF       Selects whether the internal or external reference is used to perform the conversion. If this bit is Logic 0, an
                     external reference should be applied to the VREF pin. If this bit is Logic 1, the internal reference is selected. See the
                     Reference Section.

7          ZERO      Not used. This bit should always be set to Logic 0.

6, 5       ADD1,     Two address bits that either select which analog input channel is to be converted in the next conversion, if the

           ADD0      sequencer is not used, or select the final channel in a consecutive sequence when the sequencer is used as

                     described in Table 10. The selected input channel is decoded as shown in Table 9.

4, 3       MODE1,    Two mode pins that select the type of analog input on the four VIN pins. The AD7934-6 has four single-ended

           MODE0     inputs, two fully differential inputs, or two pseudo differential inputs. See Table 9.

2          SEQ1      Used in conjunction with the SEQ0 bit to control the sequencer function. See Table 10.

1          SEQ0      Used in conjunction with the SEQ1 bit to control the sequencer function. See Table 10.

0          RANGE     Selects the analog input range of the AD7934-6. If set to 0, the analog input range extends from 0 V to VREF. If it

                     is set to 1, the analog input range extends from 0 V to 2 VREF. When this range is selected, AVDD must be 4.75 V to

                     5.25 V if a 2.5 V reference is used; otherwise, care must be taken to ensure that the analog input remains within

                     the supply rails. See the Analog Input Configurations section for more information.

Table 8. Power Mode Selection Using the Power Management Bits in the Control Register

PM1 PM0 Mode                    Description

0       0       Normal Mode When operating in normal mode, all circuitry is fully powered up at all times.

0       1       Autoshutdown When operating in autoshutdown mode, the AD7934-6 enters full shutdown mode at the end of each

                                conversion. In this mode, all circuitry is powered down.

1       0       Autostandby When the AD7934-6 enters this mode, the reference remains fully powered, the reference buffer is partially

                                powered down, and all other circuitry is fully powered down. This mode is similar to autoshutdown mode,

                                but it allows the part to power-up in 7 s (or 600 ns if an external reference is used). See the Power Modes

                                of Operation section for more information.

1       1       Full Shutdown When the AD7934-6 enters this mode, all circuitry is powered down. The information in the control register

                                is retained.

Table 9. Analog Input Type Selection

                     MODE0 = 0, MODE1 = 0     MODE0 = 0, MODE1 = 1          MODE0 = 1, MODE1 = 0             MODE0 = 1, MODE1 = 1
                                                                                                             Not Used
Channel Address      Four Single-Ended I/P    Two Fully Differential        Two Pseudo Differential
                     Channels                 I/P Channels                  I/P Channels

ADD1 ADD0            VIN+       VIN-          VIN+  VIN-                    VIN+          VIN-

0          0         VIN0       AGND          VIN0  VIN1                    VIN0          VIN1

0          1         VIN1       AGND          VIN1  VIN0                    VIN1          VIN0

1          0         VIN2       AGND          VIN2  VIN3                    VIN2          VIN3

1          1         VIN3       AGND          VIN3  VIN2                    VIN3          VIN2

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AD7934-6

SEQUENCER OPERATION

The configuration of the SEQ0 and SEQ1 bits in the control register allow the user to use the sequencer function. Table 10 outlines the
two sequencer modes of operation.

Table 10. Sequence Selection Modes

SEQ0 SEQ1 Sequence Type

0  0      This configuration is selected when the sequence function is not used. The analog input channel selected on each

          individual conversion is determined by the contents of the channel address bits, ADD1 and ADD0, in each prior write

          operation. This mode of operation reflects the normal operation of a multichannel ADC, without the sequencer function

          being used, where each write to the AD7934-6 selects the next channel for conversion.

0  1      Not used.

1  0      Not used.

1  1      This configuration is used in conjunction with the channel address bits, ADD1 and ADD0, to program continuous

          conversions on a consecutive sequence of channels from Channel 0 to a selected final channel, as determined by

          the channel address bits in the control register. When in differential or pseudo-differential mode, inverse channels

          (for example, VIN1, VIN0) are not converted in this mode.

NOTE ON WRITING TO THE CONTROL REGISTER TO PROGRAM THE SEQUENCER

The AD7933 and AD7934 need 13 full CLKIN periods to perform a conversion. If the ADC does not receive the full 13 CLKIN periods,
the conversion is aborted. If a conversion is aborted after applying 12.5 CLKIN periods to the ADC, ensure that a rising edge of CONVST
or a falling edge of CLKIN is applied to the part before writing to the control register to program the sequencer. If these conditions are not
met, then the sequencer is not in the correct state to handle being reprogrammed for another sequence of conversions. As a result, the
performance of the converter is not guaranteed.

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CIRCUIT INFORMATION                                                     When the ADC starts a conversion (Figure 15), SW3 opens, and
                                                                        SW1 and SW2 move to Position B, causing the comparator to
The AD7934-6 is a fast, 4-channel, 12-bit, single-supply,               become unbalanced. Both inputs are disconnected once the
successive approximation analog-to-digital converter.                   conversion begins. The control logic and charge redistribution
The part operates from a 2.7 V to 5.25 V power supply                   DACs are used to add and subtract fixed amounts of charge
and features throughput rates up to 625 kSPS.                           from the sampling capacitor arrays to bring the comparator
                                                                        back into a balanced condition. When the comparator is
The AD7934-6 provides the user with an on-chip track-and-               rebalanced, the conversion is complete. The control logic
hold, an accurate internal reference, an analog-to-digital              generates the output code of the ADC. The output impedances
converter, and a parallel interface housed in a 28-lead TSSOP           of the sources driving the VIN+ and the VIN- pins must match;
package.                                                                otherwise, the two inputs have different settling times,
                                                                        resulting in errors.
The AD7934-6 has four analog input channels that can be
configured to be four single-ended inputs, two fully differential                                                                       CAPACITIVE
pairs or two pseudo differential pairs. An on-chip channel                                                                                   DAC
sequencer allows the user to select a consecutive sequence of
channels through which the ADC can cycle with each falling                                                         COMPARATOR
edge of CONVST.
                                                                                     B                 CS

The analog input range for the AD7934-6 is 0 to VREF or 0 to            VIN+         A                 SW1
2 VREF, depending on the status of the RANGE bit in the               VIN
control register. The output coding of the ADC can be either                                                  SW3                       CONTROL
straight binary or twos complement, depending on the status of                                                                            LOGIC
the CODING bit in the control register.                                                                SW2
                                                                                     A
The AD7934-6 provides flexible power management options to
allow users to achieve the best power performance for a given                        B                 CS
throughput rate. These options are selected by programming
the power management bits, PM1 and PM0, in the control                                          VREF                                                04752-024
register.
                                                                                                                                        CAPACITIVE
CONVERTER OPERATION                                                                                                                          DAC

The AD7934-6 is a successive approximation ADC based on                                                Figure 15. ADC Conversion Phase
two capacitive digital-to-analog converters (DACs). Figure 14
and Figure 15 show simplified schematics of the ADC in                  ADC TRANSFER FUNCTION
acquisition and conversion phase, respectively. The ADC
comprises control logic, SAR, and two capacitive DACs. Both             The output coding for the AD7934-6 is either straight binary or
figures show the operation of the ADC in differential/pseudo            twos complement, depending on the status of the CODING bit
differential mode. Single-ended mode operation is similar but           in the control register. The designed code transitions occur at
VIN- is internally tied to AGND. In the acquisition phase, SW3          successive LSB values (that is, 1 LSB, 2 LSBs, and so on), and the
is closed, SW1 and SW2 are in Position A, the comparator is             LSB size is VREF/4096. The ideal transfer characteristics of the
held in a balanced condition, and the sampling capacitor arrays         AD7934-6 for both straight binary and twos complement output
acquire the differential signal on the input.                           coding are shown in Figure 16 and Figure 17, respectively.

                                                                                     111...111
                                                                                     111...110

                                                                        ADC CODE     111...000                1 LSB = VREF/4096
                                                                                     011...111

                                                 CAPACITIVE                          000...010
                                                      DAC                            000...001
                                                                                     000...000
                        COMPARATOR
                                                                                                   0V
      B        CS                                                                                      1 LSB                +VREF 1 LSB           04752-025

VIN+  A  SW1                                                                                                  ANALOG INPUT
VIN
                   SW3                           CONTROL
                                                   LOGIC
         SW2                                                                                     NOTE: VREF IS EITHER VREF OR 2 VREF
      A
                                                                        Figure 16. Ideal Transfer Characteristic with Straight Binary Output Coding
      B        CS

         VREF                                                04752-023

                                                 CAPACITIVE
                                                      DAC

               Figure 14. ADC Acquisition Phase

                                                             Rev. A | Page 15 of 28
AD7934-6

                      1 LSB = 2 VREF/4096                                   ANALOG INPUT STRUCTURE

011...111                                                                     Figure 19 shows the equivalent circuit of the analog input
011...110                                                                     structure of the AD7934-6 in differential/pseudo differential
                                                                              mode. In single-ended mode, VIN- is internally tied to AGND.
000...001                                                                     The four diodes provide ESD protection for the analog inputs.
000...000                                                                     Care must be taken to ensure that the analog input signals never
111...111                                                                     exceed the supply rails by more than 300 mV. This causes the
                                                                              diodes to become forward-biased and start conducting into the
                                                                              substrate. These diodes can conduct up to 10 mA without
                                                                              causing irreversible damage to the part.
ADC CODE100...010
100...001                                                                     The C1 capacitors in Figure 19 are typically 4 pF, and can
                                                                                                                                                                   04752-026100...000primarily be attributed to pin capacitance. The resistors are
                                                                                                                                                                                                                                                                                                                                                       04752-028lumped components made up of the on resistance of the
                      VREF + 1 LSB VREF     +VREF 1 LSB                    switches. The value of these resistors is typically about 100 .
                                                                              The C2 capacitors are the sampling capacitors of the ADC and
           Figure 17. Ideal Transfer Characteristic                           typically have a capacitance of 45 pF.
with Twos Complement Output Coding and 2 x VREF Range

TYPICAL CONNECTION DIAGRAM                                                                              VDD

Figure 18 shows a typical connection diagram for the                                                    D       R1  C2
AD7934-6. The AGND and DGND pins are connected
together at the device for good noise suppression. The                                     VIN+
VREFIN/VREFOUT pin is decoupled to AGND with a 0.47 F
capacitor to avoid noise pickup if the internal reference is                                     C1     D
used. Alternatively, VREFIN/VREFOUT can be connected to an
external reference source. In this case, the reference pin                                              VDD     R1  C2
should be decoupled with a 0.1 F capacitor. In both cases, the                                              D
analog input range can either be 0 V to VREF (RANGE bit = 0)                               VIN              D
or 0 V to 2 VREF (RANGE bit = 1). The analog input configu-                                       C1
ration is either four single-ended inputs, two differential pairs
or two pseudo differential pairs (see Table 9). The VDD pin                                       Figure 19. Equivalent Analog Input Circuit,
connects to either a 3 V or 5 V supply. The voltage applied to                      Conversion Phase--Switches Open, Track Phase--Switches Closed
the VDRIVE input controls the voltage of the digital interface.
Here in Figure 18 it is connected to the same 3 V supply of the               For ac applications, removing high frequency components from
microprocessor to allow a 3 V logic interface (see the Digital                the analog input signal is recommended by the use of an RC low-
Inputs section).                                                              pass filter on the relevant analog input pins. In applications where
                                                                              harmonic distortion and signal-to-noise ratio are critical, the
                0.1F 10F      3V/5V                                         analog input should be driven from a low impedance source.
                                SUPPLY                                        Large source impedances significantly affect the ac performance
                                                                              of the ADC. This can necessitate the use of an input buffer
                VDD   AD7934-6                                                amplifier. The choice of the op amp is a function of the
                                                                              particular application.
    0 TO VREF/  VIN0                  W/B                   C/P
0 TO 2 VREF   VIN3               CLKIN                                      When no amplifier is used to drive the analog input, the source
                                                       10F                   impedance should be limited to low values. The maximum
      2.5V                              CS                    3V              source impedance depends on the amount of THD that can be
      VREF                              RD                                    tolerated. The THD increases as the source impedance increases
                                       WR                 SUPPLY              and performance degrades. Figure 20 and Figure 21 show a
                                    BUSY                                      graph of the THD vs. source impedance with a 50 kHz input
                                CONVST                                        tone for both VDD = 5 V and 3 V, in single-ended mode and
                                                                              differential mode, respectively.
                AGND                    DB0
                DGND            DB11/DB9

                VREFIN/VREFOUT  VDRIVE
                                              0.1F

                            0.1F EXTERNAL VREF                    04752-027
                            0.47F INTERNAL VREF

                Figure 18. Typical Connection Diagram

                                                                   Rev. A | Page 16 of 28
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          40                                                                   ANALOG INPUT CONFIGURATIONS

                  FIN = 50kHz                                                   The AD7934-6 has software selectable analog input
          45                                                                   configurations. The user can choose either four single-
                                                                                ended inputs, two fully differential pairs, or two pseudo
          50                                                                   differential pairs. The analog input configuration is chosen
                                                                                by setting the MODE0/MODE1 bits in the internal control
          55                                         VDD = 3V                  register (see Table 9).

THD (dB)  60

          65

          70

          75                                                                   Single-Ended Mode

          80                                           VDD = 5V                The AD7934-6 can have four single-ended analog input
                                                                                channels by setting the MODE0 and MODE1 bits in the control
          85                                                        04752-018  register to 0. In applications where the signal source has a high
                                                                                impedance, it is recommended to buffer the analog input before
          90                                                                   applying it to the ADC. An op amp suitable for this function is
                                                                                the AD8021. The analog input range of the AD7934-6 can be
          10                                100                      1k         programmed to be either 0 to VREF or 0 to 2 VREF.

                                       RSOURCE ()

          Figure 20. THD vs. Source Impedance in Single-Ended Mode

          60                                                                   If the analog input signal to be sampled is bipolar, the internal
                  FIN = 50kHz                                                   reference of the ADC can be used to externally bias up this
                                                                                signal to make it the correct format for the ADC.
          65

          70

          75

THD (dB)  80                                                                   Figure 23 shows a typical connection diagram when operating
                                                                                the ADC in single-ended mode. This diagram shows a bipolar
          85                          VDD = 5V                                 signal of amplitude 1.25 V being preconditioned before it is
                     VDD = 3V                                                   applied to the AD7934-6. In cases where the analog input
                                                                     04752-019  amplitude is 2.5 V, the 3R resistor can be replaced with a
          90                                                                   resistor of value R. The resultant voltage on the analog input of
                                                                                the AD7934-6 is a signal ranging from 0 V to 5 V. In this case,
          95                                                                   the 2 VREF mode can be used.

          100

          10                   100                                   1k

                                       RSOURCE ()

          Figure 21. THD vs. Source Impedance in Differential Mode                                                        R  +2.5V

Figure 22 shows a graph of the THD vs. the analog input                         +1.25V                              R        0V
frequency for various supplies, while sampling at 625 kHz with                        0V                VIN                             VIN0
an SCLK of 10 MHz. In this case, the source impedance is 10 .
                                                                                1.25V                             3R

                                                                                                                       R                      AD7934-61

          50                                                                                                                       VIN7      VREFOUT

                        VDD = 3V

          60           SINGLE-ENDED MODE

THD (dB)   70                       VDD = 5V                                                                                                                                             0.47F  04752-031
           80                       SINGLE-ENDED MODE
           90                                                                  1ADDITIONAL PINS OMITTED FOR CLARITY.
          100          VDD = 5V/3V
                        DIFFERENTIAL MODE                                                      Figure 23. Single-Ended Mode Connection Diagram

          110                                                       04752-020  Differential Mode
                                                                                The AD7934-6 can have two differential analog input pairs by
                   FSAMPLE = 625kSPS                                            setting the MODE0 and MODE1 bits in the control register to
                                                                                0 and 1, respectively.
                    RANGE = 0 TO VREF
          120                                                                  Differential signals have some benefits over single-ended
                                                                                signals, including noise immunity based on the device's
                0  100         200     300       400  500       600  700        common-mode rejection, and improvements in distortion
                                                                                performance. Figure 24 defines the fully differential analog
                               INPUT FREQUENCY (kHz)                            input of the AD7934-6.

Figure 22. THD vs. Analog Input Frequency for Various Supply Voltages

                                                                                Rev. A | Page 17 of 28
AD7934-6

                       VREF       VIN+                                                                                                                                                            4.5
                       p-p                                                                                                                                                                                TA = 25C
                       VREF         AD7934-6*
                       p-p                                                                                                                                                                        4.0
                                  VIN
                                                                    04752-032                                                                                                                     3.5
COMMON-MODE                                                                                                                                                                                       3.0
         VOLTAGE                                                                                              COMMON-MODE RANGE (V)

                  *ADDITIONAL PINS OMITTED FOR CLARITY                                                                                                                                                                                                                                            04752-0342.5
                                                                                                                                                                                                  2.0
          Figure 24. Differential Input Definition                                                                                                                                                1.5

The amplitude of the differential signal is the difference between                                                                                                                                1.0
the signals applied to the VIN+ and VIN- pins in each differential
pair (that is, VIN+ - VIN-). VIN+ and VIN- should be simultaneously                                                                                                                               0.5
driven by two signals, each of amplitude VREF (or 2 VREF
depending on the range chosen), which are 180 out of phase.                                                                                                                                      0
The amplitude of the differential signal is therefore -VREF to +VREF
peak-to-peak (that is, 2 VREF), regardless of the common mode                                                                                                                                   0.1  0.6           1.1            1.6  2.1  2.6
(CM). The common mode is the average of the two signals,
(VIN+ + VIN-)/2, and is therefore the voltage on which the two                                                                                                                                                            VREF (V)
inputs are centered. This results in the span of each input being
CM VREF/2. This voltage must be set up externally, and its                                                                                                              Figure 26. Input Common-Mode Range vs. VREF (2 VREF Range, VDD = 5 V)
range varies with the reference value VREF. As the value of VREF
increases, the common-mode range decreases. When driving the                                                                                                              Driving Differential Inputs
inputs with an amplifier, the actual common-mode range is
determined by the amplifier's output voltage swing.                                                                                                                       Differential operation requires that VIN+ and VIN- be
                                                                                                                                                                          simultaneously driven with two equal signals that are 180 out
Figure 25 and Figure 26 show how the common-mode range                                                                                                                    of phase. The common mode must be set up externally and has
typically varies with VREF for a 5 V power supply using the                                                                                                               a range that is determined by VREF, the power supply, and the
0 to VREF range or 0 to 2 VREF range, respectively. The common                                                                                                          particular amplifier used to drive the analog inputs. Differential
mode must be in this range to guarantee the functionality of the                                                                                                          modes of operation with either an ac or a dc input provide the
AD7934-6.                                                                                                                                                                 best THD performance over a wide frequency range. Not all
                                                                                                                                                                          applications have a signal preconditioned for differential
When a conversion takes place, the common mode is rejected.                                                                                                               operation, so there is often a need to perform single-ended-to-
This results in a virtually noise-free signal of amplitude -VREF                                                                                                          differential conversion.
to +VREF, corresponding to the digital codes 0 to 4096. If the 0 to
2 VREF range is used, then the input signal amplitude extends                                                                                                           Using an Op Amp Pair
from -2 VREF to +2 VREF.
                                                                                                                                                                          An op amp pair can be used to directly couple a differential
              3.5                                                                                                                                                         signal to one of the analog input pairs of the AD7934-6. The
                       TA = 25C                                                                                                                                          circuit configurations shown in Figure 27 and Figure 28 show
                                                                                                                                                                          how a dual op amp can be used to convert a single-ended signal
              3.0                                                                                                                                                         into a differential signal for both a bipolar and unipolar input
                                                                                                                                                                          signal, respectively.

COMMON-MODE RANGE (V)2.5                                                                                                                                                  The voltage applied to Point A sets up the common-mode
                                                                                                                                                                          voltage. In both diagrams, it is connected in some way to the
                                                                                                                                                               04752-033  reference, but any value in the common-mode range can be
                                                                                                                                                                          input here to set up the common mode. A suitable dual op amp
                                                                                                                                                                          for use in this configuration to provide differential drive to the
                                                                                                                                                                          AD7934-6 is the AD8022.

2.0

1.5                                                                                                                                                                       It is advisable to take care when choosing the op amp; the
                                                                                                                                                                          selection depends on the required power supply and system
1.0                                                                                                                                                                       performance objectives. The driver circuits in Figure 27 and
                                                                                                                                                                          Figure 28 are optimized for dc coupling applications requiring
0.5                                                                                                                                                                       best distortion performance. The circuit configuration in
                                                                                                                                                                          Figure 27 converts and level shifts a single-ended, ground-
0                                                                                                                                                                         referenced, bipolar signal to a differential signal centered at
                                                                                                                                                                          the VREF level of the ADC. The circuit configuration shown in
     0    0.5     1.0        1.5  2.0  2.5                          3.0                                                                                                   Figure 28 converts a unipolar, single-ended signal into a
                                                                                                                                                                          differential signal.
                       VREF (V)

Figure 25. Input Common-Mode Range vs. VREF (0 to VREF Range, VDD = 5 V)

                                                                                                                                                                          Rev. A | Page 18 of 28
                                                                                                          AD7934-6

                         220

      2 VREF p-p                                                                    VREF p-p            VIN+

                    440  V+                    3.75V                                                        AD7934-6*
                                      27       2.5V
GND                                            1.25V                                                      VIN
                                                                                                          VREF
                                V                    VIN+
                         220                                                                                    0.47F
                220      220                          AD7934-6

                                V+                                                              DC INPUT
                                                                                                VOLTAGE

                                               3.75V  VIN  VREF
                                               2.5V
                    A               27         1.25V                                           *ADDITIONAL PINS OMITTED FOR CLARITY04752-037

                         V                                                                    Figure 29. Pseudo Differential Mode Connection Diagram

                         10k                          0.47F             04752-035  ANALOG INPUT SELECTION

                    20k                                                             As shown in Table 9, users can set up their analog input con-
                                                                                    figuration by setting the values in the MODE0 and MODE1 bits
Figure 27. Dual Op Amp Circuit to Convert a Single-Ended Bipolar Signal             in the control register. Assuming the configuration has been
                      into a Differential Unipolar Signal                           chosen, there are two different ways of selecting the analog
                                                                                    input to be converted, depending on the state of the SEQ0 and
                         220                                                        SEQ1 bits in the control register.

      VREF p-p                                                                      Traditional Multichannel Operation (SEQ0 = SEQ1 = 0)

VREF                440       V+               3.75V                                Any one of four analog input channels or two pairs of channels
                                           27  2.5V                                 can be selected for conversion in any order by setting the SEQ0
                                               1.25V                                and SEQ1 bits in the control register to 0. The channel to be
GND                                                                                 converted is selected by writing to the address bits, ADD1 and
                                                                                    ADD0, in the control register to program the multiplexer prior to
                              V                      VIN+                          the conversion. This mode of operation is that of a traditional
                                                                                    multichannel ADC, where each data write selects the next
                         220                          AD7934-6                      channel for conversion. Figure 30 shows a flow chart of this mode
                         220                                                        of operation. The channel configurations are shown in Table 9.

                              V+               3.75V  VIN  VREF                                                                  POWER ON
                                               2.5V
                    A               27         1.25V                                                        WRITE TO THE CONTROL REGISTER TO
                                                                                                          SET UP OPERATING MODE, ANALOG INPUT,
                              V
                                                                                                                   AND OUTPUT CONFIGURATION.
                         10k                          0.47F             04752-036                       SET SEQ0 = SEQ1 = 0. SELECT THE DESIRED
                                                                                                         CHANNEL TO CONVERT ON (ADD1 TO ADD0).
Figure 28. Dual Op Amp Circuit to Convert a Single-Ended Unipolar Signal                                 04752-038
                               into a Differential Signal                                           ISSUE CONVST PULSE TO INITIATE A CONVERSION
                                                                                                                    ON THE SELECTED CHANNEL.
Another method of driving the AD7934-6 is to use the AD8138
differential amplifier. The AD8138 can be used as a single-                                              INITIATE A READ CYCLE TO READ THE DATA
ended-to-differential amplifier or as a differential-to-differential                                             FROM THE SELECTED CHANNEL.
amplifier. The device is as easy to use as an op amp and greatly
simplifies differential signal amplification and driving.                                               INITIATE A WRITE CYCLE TO SELECT THE NEXT
                                                                                                               CHANNEL TO BE CONVERTED ON BY
Pseudo Differential Mode
                                                                                                       CHANGING THE VALUES OF BITS ADD2 TO ADD0
The AD7934-6 can have two pseudo differential pairs by setting                                       IN THE CONTROL REGISTER. SET SEQ0 = SEQ1 = 0.
the MODE0 and MODE1 bits in the control register to 1 and 0,
respectively. VIN+ is connected to the signal source, which must                               Figure 30. Traditional Multichannel Operation Flow Chart
have an amplitude of VREF (or 2 VREF depending on the range
chosen) to make use of the full dynamic range of the part. A dc                     Using the Sequencer: Consecutive Sequence
input is applied to the VIN- pin. The voltage applied to this input                 (SEQ0 = SEQ1 = 1)
provides an offset from ground or a pseudo ground for the VIN+
input.                                                                              A sequence of consecutive channels can be converted beginning
                                                                                    with Channel 0, and ending with a final channel selected by
The benefit of pseudo differential inputs is that they separate the                 writing to the ADD1 and ADD0 bits in the control register. This
analog input signal ground from the ADC ground, allowing dc                         is done by setting the SEQ0 and SEQ1 bits in the control
common-mode voltages to be cancelled. Typically, the voltage                        register to 1. In this mode, once the control register is written
range for the VIN- pin while in pseudo differential mode can                        to, the next conversion is on Channel 0, then Channel 1, and so
extend from -0.3 V to +0.7 V when VDD = 3 V, or from -0.3 V to                      on, until the channel selected by the address bits (ADD1 and
+1.8V when VDD = 5 V. Figure 29 shows a connection diagram for                      ADD0) is reached.
the pseudo differential mode.

                                                              Rev. A | Page 19 of 28
AD7934-6

The ADC then returns to Channel 0 and starts the sequence             In all cases, the specified reference is 2.5 V.
again. The WR input must be kept high to ensure that the control
register is not accidentally overwritten and the sequence inter-      The performance of the part with different reference values is
rupted. This pattern continues until the AD7934-6 is written to.      shown in Figure 9 , Figure 10, and Figure 11. The value of the
Figure 31 shows the flowchart of the consecutive sequence mode.       reference sets the analog input span and the common-mode
                                                                      voltage range. Errors in the reference source result in gain
                                  POWER ON                            errors in the AD7934-6 transfer function and add to the
                                                                      specified full-scale errors on the part.
            WRITE TO THE CONTROL REGISTER TO
          SET UP OPERATING MODE, ANALOG INPUT,                        Table 11 lists suitable voltage references available from Analog
                                                                      Devices that can be used. Figure 33 shows a typical connection
            AND OUTPUT CONFIGURATION. SELECT                          diagram for an external reference.
              FINAL CHANNEL (ADD1 AND ADD0) IN
                      CONSECUTIVE SEQUENCE.
                          SET SEQ0 = SEQ1 = 1.

CONTINUOUSLY CONVERT ON A CONSECUTIVE                                 Table 11. Examples of Suitable Voltage References
  SEQUENCE OF CHANNELS FROM CHANNEL 0
                                                           04752-039                   Output                  Initial Accuracy Operating
     UP TO AND INCLUDING THE PREVIOUSLY                               Reference Voltage
SELECTED FINAL CHANNEL ON ADD1 AND ADD0                                                                        (% max)             Current (A)

              WITH EACH CONVST PULSE.

                                                                      AD780                         2.5/3      0.04                1000

Figure 31. Consecutive Sequence Mode Flow Chart                       ADR421 2.5                               0.04                500

                                                                      ADR420 2.048                             0.05                500

REFERENCE SECTION                                                                                              AD780                    AD7934-6*

The AD7934-6 can operate with either the on-chip reference or                                              NC  1 O/PSELECT 8 NC                      VREF
external reference. The internal reference is selected by setting                                   0.1F
the REF bit in the internal control register to 1. A block diagram    VDD                                      2 +VIN   7 NC                  0.1F
of the internal reference circuitry is shown in Figure 32. The          0.1F
internal reference circuitry includes an on-chip 2.5 V band gap                                                3 TEMP VOUT 6 2.5V
reference and a reference buffer. When using the internal refer-
ence, the VREFIN/VREFOUT pin should be decoupled to AGND with                                 10nF             4 GND TRIM 5 NC
a 0.47 F capacitor. This internal reference not only provides
the reference for the analog-to-digital conversion, but it can also                                            NC = NO CONNECT
be used externally in the system. It is recommended that the
reference output is buffered using an external precision op amp       *ADDITIONAL PINS OMITTED FOR CLARITY                                                 04752-041
before applying it anywhere in the system.
                                                                                         Figure 33. Typical VREF Connection Diagram

          BUFFER                                                      Digital Inputs

VREFIN/          REFERENCE                                           The digital inputs applied to the AD7934-6 are not limited by
VREFOUT                                                               the maximum ratings that limit the analog inputs. Instead, the
                                                                      digital inputs applied can go to 7 V. They are not restricted by
                                               ADC AD7934-604752-040  the AVDD + 0.3 V limit that is on the analog inputs.

               Figure 32. Internal Reference Circuit Block Diagram    Another advantage of the digital inputs not being restricted by
                                                                      the AVDD + 0.3 V limit is that the power supply sequencing issues
Alternatively, an external reference can be applied to the            are avoided. If any of these inputs are applied before AVDD, then
VREFIN/VREFOUT pin of the AD7934-6. An external reference             there is no risk of latch-up as there is on the analog inputs if a
input is selected by setting the REF bit in the internal control      signal greater than 0.3 V is applied prior to AVDD.
register to 0. The external reference input range is 0.1 V to VDD.
It is important to ensure that when choosing the reference value,     VDRIVE Input
the maximum analog input range (VIN MAX) is never greater than
VDD + 0.3 V, in order to comply with the maximum ratings of the       The AD7934-6 also has a VDRIVE feature. VDRIVE controls the
device. For example, if operating in differential mode and the        voltage at which the parallel interface operates. VDRIVE allows the
reference is sourced from VDD, then the 0 to 2 VREF range cannot    ADC to easily interface to 3 V and 5 V processors. For example,
be used. This is because the analog input signal range would now      if the AD7934-6 is operated with an AVDD of 5 V, and the VDRIVE
extend to 2 VDD, which would exceed maximum rating condi-           pin is powered from a 3 V supply, the AD7934-6 has better
tions. In the pseudo differential modes, the user must ensure that    dynamic performance with an AVDD of 5 V while still being able
(VREF + VIN-)  VDD when using the 0 to VREF range, or that (2        to interface to 3 V processors. Care should be taken to ensure
VREF + VIN-)  VDD when using the 2 VREF range.                      VDRIVE does not exceed AVDD by more than 0.3 V (see the
                                                                      Absolute Maximum Ratings section).

                                                                      Rev. A | Page 20 of 28
PARALLEL INTERFACE                                                                                 AD7934-6

The AD7934-6 has a flexible, high speed, parallel interface. This  At the end of the conversion, BUSY goes low and can be used to
interface is 12-bits wide and is capable of operating in either    activate an interrupt service routine. The CS and RD lines are
word (W/B tied high) or byte (W/B tied low) mode. The              then activated in parallel to read the 12 bits of conversion data.
CONVST signal is used to initiate conversions, and when            When power supplies are first applied to the device, a rising
operating in autoshutdown or autostandby mode, it is used to       edge on CONVST is necessary to put the track-and-hold into
initiate power up.                                                 track. The acquisition time of 125 ns minimum must be allowed
                                                                   before CONVST is brought low to initiate a conversion. The
A falling edge on the CONVST signal is used to initiate conver-    ADC then goes into hold on the falling edge of CONVST, and
sions, and it also puts the ADC track-and-hold into track. Once    back into track on the 13th rising edge of CLKIN (see Figure 34).
the CONVST signal goes low, the BUSY signal goes high for the      When operating the device in autoshutdown or autostandby
duration of the conversion. Between conversions, CONVST must       mode, where the ADC powers down at the end of each
be brought high for a minimum time of t1. This must occur after    conversion, a rising edge on the CONVST signal is used to
the 14th falling edge of CLKIN; otherwise, the conversion is       power up the device.
aborted and the track-and-hold goes back into track.

       CONVST                               tCONVERT                            B                           t1
                                                                    A                               tAQUISITION
          CLKIN            1  2  34 5
           BUSY                                                    12 13 14
    INTERNAL       t2
TRACK/HOLD                                                                                t20
                       t3                                                       t9

               CS                                                  t10                         t12               t11
               RD
DB0 TO DB11                                                             t13                                      t14

                                 THREE-STATE                                                   DATA              THREE-STATE

                                                                                                                     tQUIET

                   WITH CS AND RD TIED LOW

DB0 TO DB11                      OLD DATA                                                      DATA                           04752-004

                   Figure 34. AD7934-6 Parallel Interface--Conversion and Read Cycle in Word Mode (W/B = 1)

                                              Rev. A | Page 21 of 28
AD7934-6                                                                The CS and RD signals are gated internally and level triggered
                                                                        active low. In either word mode or byte mode, CS and RD can
Reading Data from the AD7934-6                                          be tied together as the timing specification t10 and t11 are 0 ns
                                                                        minimum. This means the bus is constantly driven by the
With the W/B pin tied logic high, the AD7934-6 interface                AD7934-6.
operates in word mode. In this case, a single read operation
from the device accesses the conversion data-word on Pins DB0           The data is placed onto the data bus a time, t13, after both CS
to DB11. The DB8/HBEN pin assumes its DB8 function. With                and RD go low. The RD rising edge can be used to latch data
the W/B pin tied to logic low, the AD7934-6 interface operates          out of the device. After a time, t14, the data lines become three-
in byte mode. In this case, the DB8/HBEN pin assumes its                stated.
HBEN function.
                                                                        Alternatively, CS and RD can be tied permanently low, and the
Conversion data from the AD7934-6 must be accessed in two               conversion data is valid and placed onto the data bus a time, t9,
read operations with 8 bits of data provided on DB0 to DB7 for          before the falling edge of BUSY.
each of the read operations. The HBEN pin determines whether
the read operation accesses the high byte or the low byte of the        Note that if RD is pulsed during the conversion time then this
12-bit word. For a low byte read, DB0 to DB7 provide the eight          causes a degradation in linearity performance of approximately
LSBs of the 12-bit word. For a high byte read, DB0 to DB3               0.25 LSB. Reading during conversion by way of tying CS and
provide the 4 MSBs of the 12-bit word. DB4 and DB5 of the               RD low does not cause any degradation.
high byte provide the channel ID. DB6 and DB7 are always 0.
Figure 34 shows the read cycle timing diagram for a 12-bit
transfer. When operated in word mode, the HBEN input does
not exist and only the first read operation is required to access
data from the device. When operated in byte mode, the two
read cycles shown in Figure 35 are required to access the full
data-word from the device.

  HBEN/DB8       t15                                               t16       t15                  t16
             CS
             RD      t10                                           t11  t17       HIGH BYTE
                 t13
DB0 TO DB7                t12

                                              t14                                                      04752-005

                          LOW BYTE

Figure 35. AD7934-6 Parallel Interface--Read Cycle Timing for Byte Mode Operation (W/B = 0)

                          Rev. A | Page 22 of 28
Writing Data to the AD7934-6                                                                                   AD7934-6

With W/B tied logic high, a single write operation transfers the               When operated in byte mode, the two write cycles shown in
full data-word on DB0 to DB11 to the control register on the                   Figure 37 are required to write the full data-word to the
AD7934-6. The DB8/HBEN pin assumes its DB8 function. Data                      AD7934-6. In Figure 37, the first write transfers the lower 8 bits
written to the AD7934-6 should be provided on the DB0 to                       of the data-word from DB0 to DB7, and the second write
DB11 inputs, with DB0 being the LSB of the data-word. With                     transfers the upper 4 bits of the data-word.
W/B tied logic low, the AD7934-6 requires two write operations
to transfer a full 12-bit word. DB8/HBEN assumes its HBEN                      When writing to the AD7934-6, the top 4 bits in the high byte
function. Data written to the AD7934-6 should be provided on                   must be 0s.
the DB0 to DB7 inputs. HBEN determines whether the byte
written is high byte or low byte data. The low byte of the data-               The data is latched into the device on the rising edge of WR. The
word has DB0 being the LSB of the full data-word. For the high                 data needs to be set up a time, t7, before the WR rising edge and
byte write, HBEN should be high, and the data on the DB0                       held for a time, t8, after the WR rising edge. The CS and WR
input should be data Bit 8 of the 12-bit word.                                 signals are gated internally. CS and WR can be tied together as
                                                                               the timing specification for t4, and t5 is 0 ns minimum (assuming
Figure 36 shows the write cycle timing diagram of the AD7934-6.                CS and RD have not already been tied together).
When operated in word mode, the HBEN input does not exist,
and only one write operation is required to write the word of
data to the device. Data should be provided on DB0 to DB11.

                 CS

                 WR                    t4                             t6                t5

                                                                           t7       t8

                 DB0 TO DB11                                               DATA              04752-002

Figure 36. AD7934-6 Parallel Interface--Write Cycle Timing for Word Mode Operation (W/B = 1)

  HBEN/DB8                    t18                                     t19               t18                  t19
             CS
            WR                     t4                             t5           t17           HIGH BYTE

DB0 TO DB7                                 t6

                                           t7                              t8                                     04752-003

                                       LOW BYTE

Figure 37. AD7934-6 Parallel Interface--Write Cycle Timing for Byte Mode Operation (W/B = 0)

                                           Rev. A | Page 23 of 28
AD7934-6                                                           Autostandby Mode (PM1 = 1; PM0 = 0)

POWER MODES OF OPERATION                                           In this mode, the AD7934-6 automatically enters standby mode
                                                                   at the end of each conversion, shown as Point A in Figure 34.
The AD7934-6 has four different power modes of operation.          When this mode is entered, all circuitry on the AD7934-6 is
These modes are designed to provide flexible power manage-         powered down except for the reference and reference buffer.
ment options. Different options can be chosen to optimize          The track-and-hold also goes into hold at this point and
the power dissipation/throughput rate ratio for differing          remains in hold as long as the device is in standby. The part
applications. The mode of operation is selected by the power       remains in standby until the next rising edge of CONVST
management bits, PM1 and PM0, in the control register (see         powers up the device. The power-up time required depends on
Table 8). When power is first applied to the AD7934-6, an on-      whether the internal or external reference is used. With an
chip, power-on reset circuit ensures that the default power-up     external reference, the power-up time required is a minimum of
condition is normal mode.                                          600 ns. When using the internal reference, the power-up time
                                                                   required is a minimum of 7 s. The user should ensure this
Note that, after power-on, the track-and-hold is in hold mode,     power-up time has elapsed before initiating another conversion
and the first rising edge of CONVST places the track-and-hold      as shown in Figure 38. This rising edge of CONVST also places
into track mode.                                                   the track-and-hold back into track mode.

Normal Mode (PM1 = PM0 = 0)                                        Full Shutdown Mode (PM1 = 1; PM0 = 1)

This mode is intended for the fastest throughput rate perform-     When this mode is entered, all circuitry on the AD7934-6 is
ance because the user does not have to allow for power-up times    powered down upon completion of the write operation, that is,
associated with the AD7934-6. It remains fully powered up at all   on rising edge of WR. The track-and-hold enters hold mode at
times. At power-on reset, this mode is the default setting in the  this point. The part retains the information in the control
control register.                                                  register while the part is in shutdown. The AD7934-6 remains
                                                                   in full shutdown mode, and the track-and-hold in hold mode,
Autoshutdown Mode (PM1 = 0; PM0 = 1)                               until the power management bits (PM1 and PM0) in the control
                                                                   register are changed. If a write to the control register occurs
In this mode of operation, the AD7934-6 automatically enters       while the part is in full shutdown mode, and the power
full shutdown at the end of each conversion, shown at Point A      management bits are changed to PM0 = PM1 = 0 (normal
in Figure 34 and Figure 38. In shutdown mode, all internal         mode), the part begins to power up on the WR rising edge, and
circuitry on the device is powered down. The part retains          the track-and-hold returns to track. To ensure the part is fully
information in the control register during shutdown. The track-    powered up before a conversion is initiated, the power-up time
and-hold also goes into hold at this point, and remains in hold    of 10 ms minimum should be allowed before the CONVST
as long as the device is in shutdown. The AD7934-6 remains in      falling edge; otherwise, invalid data is read.
shutdown mode until the next rising edge of CONVST (see
Point B in Figure 34 and Figure 38). To keep the device in         Note that all power-up times quoted apply with a 470 nF
shutdown for as long as possible, CONVST should idle low           capacitor on the VREFIN pin.
between conversions as shown in Figure 38. On this rising edge,
the part begins to power-up and the track-and-hold returns to
track mode. The power-up time required is 10 ms minimum
regardless of whether the user is operating with the internal or
external reference. The user should ensure that the power-up
time has elapsed before initiating a conversion.

             A                                                                tPOWER-UP

                                                                   B

CONVST    1     14                                                                       1  14
   CLKIN
    BUSY                                                                                        04752-048

                Figure 38. Autoshutdown/Autostandby Modes

                    Rev. A | Page 24 of 28
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POWER VS. THROUGHPUT RATE                                                         7                                  VDD = 5V
                                                                                       TA = 25C
A considerable advantage of powering the ADC down after a
conversion is that the part's power consumption is significantly                  6
reduced at lower throughput rates. When using the different
power modes, the AD7934-6 is only powered up for the                              5
duration of the conversion. Therefore, the average power
consumption per cycle is significantly reduced. Figure 39 shows   POWER (mW)      4
a plot of the power vs. the throughput rate when operating in
autostandby mode for both VDD = 5 V and 3 V.                                                                                                                                                                                    04752-030
                                                                                  3

                                                                                                                                                    VDD = 3V
                                                                                  2

For example, if the device runs at a throughput rate of 10 kSPS,                  1
then the overall cycle time would be 100 s. If the maximum
CLKIN frequency of 10 MHz is used, the conversion time                            0  0       100  200 300      400   500 600                                                                                                                                                                                                                                                                        700
accounts for only 1.315 s of the overall cycle time while the
AD7938-6 stays in standby mode for the remainder of the cycle.                                    THROUGHPUT (kSPS)

If an external reference is used, the power-up time reduces to    Figure 40. Power vs. Throughput in Normal Mode Using Internal Reference
600 ns; therefore, the AD7934-6 remains in standby for a
greater time in every cycle. Additionally, the current            MICROPROCESSOR INTERFACING
consumption when converting should be lower than the              AD7934-6 to ADSP-21xx Interface
specified maximum of 1.5 mA or 1.2 mA with VDD = 5 V or 3 V,
respectively.                                                     Figure 41 shows the AD7934-6 interfaced to the ADSP-21xx
                                                                  series of DSPs as a memory-mapped device. A single wait state
Figure 40 shows a plot of the power vs. the throughput rate       could be necessary to interface the AD7934-6 to the ADSP-
when operating in normal mode for both VDD = 5 V and 3 V.         21xx, depending on the clock speed of the DSP. The wait state
Again, when using an external reference, the current              can be programmed via the data memory wait state control
consumption when converting is lower than the specified           register of the ADSP-21xx (see the ADSP-21xx family User's
maximum. In both plots, the figures apply when using the          Manual for details). The following instruction reads from the
internal reference.                                               AD7934-6:

2.0                                                                    MR = DM (ADC)
       TA = 25C
                                                                  where:
1.8
                                                                  ADC is the address of the AD7934-6.
1.6
                                                                                                                                                        DSP/USER SYSTEM
                                     VDD = 5V
1.4

POWER (mW)1.2                                                             A0 TO A15               ADDRESS BUS                                                                                                                                                                                                                                                                                              CONVST
                                                                  ADSP-21xx1
                                                                                                                                                              04752-0291.0ADDRESS                                                                                                                                                                                                                     AD7934-61
                                                                                                                                                                                                                                                                                                                                                                                           04752-044DMSDECODER
0.8                                                                               IRQ2                                                                                                                                                                                                                                                                                                              CS
                                                                                                                                                                                                                                                                                                                                                                                                    BUSY
                                     VDD = 3V                                       WR                                                                                                                                                                                                                                                                                                              WR
                                                                                     RD                                                                                                                                                                                                                                                                                                             RD
0.6                                                                                                                                                                                                                                                                                                                                                                                                 DB0 TO DB11

0.4

0.2

0    0  20        40  60  80         100             120

                  THROUGHPUT (kSPS)                                               D0 TO D23       DATA BUS

Figure 39. Power vs. Throughput in Autostandby Mode               1ADDITIONAL PINS OMITTED FOR CLARITY.
                 Using Internal Reference

                                                                                             Figure 41. Interfacing to the ADSP-21xx

                                                          Rev. A | Page 25 of 28
AD7934-6

AD7934-6 to ADSP-21065L Interface                                                                                                                         DSP/USER SYSTEM

Figure 42 shows a typical interface between the AD7934-6 and                                                   A0 TO A15        ADDRESS BUS                      CONVST
the ADSP-21065L SHARC processor. This interface is an                                                   TMS32020/                     ADDRESS
example of one of three DMA handshake modes. The MSx                                                   TMS320C25/                                           AD7934-61
control line is actually three memory select lines. Internal                                           TMS320C501               EN DECODER
ADDR2524 are decoded into MS3-0. These lines are then asserted                                                                                           CS
as chip selects. The DMAR1 (DMA request 1) is used in this                                                                  IS
setup as the interrupt to signal the end of the conversion. The
rest of the interface is a standard handshaking operation.                                             READY                                   TMS320C25
                                                                                                                                                   ONLY
                                                                                      DSP/USER SYSTEM     MSC                                                        WR
                                                                                                         STRB
                                                                                                                                                                     RD
                                                                                                           R/W

ADDR0 TO ADDR23          ADDRESS BUS               CONVST                                                                INTX                             BUSY
                                                                                                       DMD0 TO DMD15                                      DB11 TO DB0
                                                                                                                                    DATA BUS                                        04752-046

                   MSX   ADDRESS                     AD7934-61                                         1ADDITIONAL PINS OMITTED FOR CLARITY.
                           LATCH
ADSP-21065L1                                       CS                                                                  Figure 43. Interfacing to the TMS32020/C25/C5x
               DMAR1                  ADDRESS BUS  BUSY
                     RD                            RD                                                  AD7934-6 to 80C186 Interface
                    WR   ADDRESS                   WR
                         DECODER                                                                       Figure 44 shows the AD7934-6 interfaced to the 80C186
                                                                                                       microprocessor. The 80C186 DMA controller provides two
                                                   DB0 TO DB11                                         independent high speed DMA channels where data transfer can
                                                                                                       occur between memory and I/O spaces. Each data transfer
D0 TO D31                DATA BUS                               04752-045                              consumes two bus cycles, one cycle to fetch data and the other to
                                                                                                       store data. After the AD7934-6 has finished a conversion, the
1ADDITIONAL PINS REMOVED FOR CLARITY.                                                                  BUSY line generates a DMA request to Channel 1 (DRQ1).
                                                                                                       Because of the interrupt, the processor performs a DMA READ
                    Figure 42. Interfacing to the ADSP-21065L                                          operation that also resets the interrupt latch. Sufficient priority
                                                                                                       must be assigned to the DMA channel to ensure that the DMA
AD7934-6 to TMS32020, TMS320C25, and TMS320C5x                                                         request is serviced before the completion of the next conversion.
Interface
                                                                                                                                                                                                          P/USER SYSTEM
Parallel interfaces between the AD7934-6 and the TMS32020,
TMS320C25, and TMS320C5x family of DSPs are shown in                                                   AD0 TO AD15 ADDRESS/DATA BUS                                         CONVST
Figure 43. The memory-mapped address chosen for the                                                      A16 TO A19
AD7934-6 should be chosen to fall in the I/O memory space of                                                                                                           AD7934-61
the DSPs. The parallel interface on the AD7934-6 is fast enough                                                      ALE        ADDRESS
to interface to the TMS32020 with no extra wait states. If high                                        80C1861                    LATCH                              CS
speed glue logic devices, such as the 74AS, are used to drive the
RD and the WR lines when interfacing to the TMS320C25, no                                                                                    ADDRESS BUS
wait states are necessary. However, if slower logic is used, data
accesses could be slowed sufficiently when reading from, and                                                                    ADDRESS
writing to, the part to require the insertion of one wait state.                                                                DECODER
Extra wait states are necessary when using the TMS320C5x at
their fastest clock speeds (see the TMS320C5x User's Guide for                                         DRQ1                     QR
details).
                                                                                                                              S                                             BUSY
                                                                                                       RD                                                                   RD
                                                                                                       WR
                                                                                                                                                                            WR
                                                                                                                                                          DATA BUS DB0 TO DB11      04752-047

Data is read from the ADC using the following instruction:                                             1ADDITIONAL PINS OMITTED FOR CLARITY.

                                                                                                                               Figure 44. Interfacing to the 80C186

IN D, ADC

where:
D is the data memory address.
ADC is the AD7934-6 address.

                                                                Rev. A | Page 26 of 28
APPLICATION HINTS                                                                                 AD7934-6

GROUNDING AND LAYOUT                                              Good decoupling is also important. All analog supplies should
                                                                  be decoupled with 10 F tantalum capacitors in parallel with
The printed circuit board that houses the AD7934-6 should be      0.1 F capacitors to GND. To achieve the best from these
designed so that the analog and digital sections are separated    decoupling components, they must be placed as close as
and confined to certain areas of the board. This facilitates the  possible to the device, ideally right up against the device. The
use of ground planes that can be easily separated. Generally, a   0.1 F capacitors should have low effective series resistance
minimum etch technique is best for ground planes since it gives   (ESR) and effective series inductance (ESI), such as the
the best shielding. Digital and analog ground planes should be    common ceramic types or surface-mount types, which provide
joined in only one place, and the connection should be a star     a low impedance path to ground at high frequencies to handle
ground point established as close to the ground pins on the       transient currents due to internal logic switching.
AD7934-6 as possible. Avoid running digital lines under the
device as this couples noise onto the die. The analog ground      EVALUATING THE AD7934-6 PERFORMANCE
plane should be allowed to run under the AD7934-6 to avoid
noise coupling. The power supply lines to the AD7934-6 should     The recommended layout for the AD7934-6 is outlined in the
use as large a trace as possible to provide low impedance paths   evaluation board documentation. The evaluation board package
and reduce the effects of glitches on the power supply line.      includes a fully assembled and tested evaluation board,
                                                                  documentation, and software for controlling the board from the
Fast switching signals, such as clocks, should be shielded with   PC via the evaluation board controller. The evaluation board
digital ground to avoid radiating noise to other sections of the  controller can be used in conjunction with the AD7934-6
board, and clock signals should never run near the analog         evaluation board, as well as with many other ADI evaluation
inputs. Avoid crossover of digital and analog signals. Traces on  boards ending in the CB designator, to demonstrate/evaluate
opposite sides of the board should run at right angles to each    the ac and dc performance of the AD7934-6.
other. This reduces the effects of feedthrough through the
board. A microstrip technique is by far the best but is not       The software allows the user to perform ac (fast Fourier
always possible with a double-sided board. In this technique,     transform) and dc (histogram of codes) tests on the AD7934-6.
the component side of the board is dedicated to ground planes,    The software and documentation are on the CD that ships with
while signals are placed on the solder side.                      the evaluation board.

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AD7934-6

OUTLINE DIMENSIONS

                                                                                                          9.80
                                                                                                          9.70
                                                                                                          9.60

                    28                                                                                          15

                                        1                                                                                  4.50
                                                                                                                           4.40
                        PIN 1                                                                                              4.30

                    0.15                                                                                                            6.40 BSC
                    0.05
                                                                                                                14
                    COPLANARITY
                           0.10             0.65                                                                1.20 MAX
                                            BSC
                                                                                                                                        8    0.75
                                           0.30
                                           0.19                                                                 SEATING   0.20          0    0.60
                                                                                                                   PLANE                      0.45
                                                                                                                          0.09

                                           COMPLIANT TO JEDEC STANDARDS MO-153-AE

                    Figure 45. 28-Lead Thin Shrink Small Outline Package [TSSOP]
                                                    (RU-28)

                                     Dimensions shown in millimeters

ORDERING GUIDE      Temperature Range                                                  Linearity Error (LSB)1                                 Package Descriptions  Package Option
                    -40C to +85C                                                     1                                                     28-Lead TSSOP         RU-28
Model               -40C to +85C                                                     1                                                     28-Lead TSSOP         RU-28
AD7934BRU-6         -40C to +85C                                                     1                                                     28-Lead TSSOP         RU-28
AD7934BRU-6REEL7    -40C to +85C                                                     1                                                     28-Lead TSSOP         RU-28
AD7934BRUZ-62                                                                                                                                 Evaluation Board
AD7934BRUZ-6REEL72                                                                                                                            Controller Board
EVAL-AD7934-6CB3
EVAL-CONTROL BRD24

1 Linearity error here refers to integral linearity error.
2 Z = Pb-free part.
3 This can be used as a standalone evaluation board or in conjunction with the Evaluation Board Controller for evaluation/demonstration purposes.
4 The Evaluation Board Controller is a complete unit that allows a PC to control and communicate with all Analog Devices evaluation boards ending in the CB

designators. The following needs to be ordered to obtain a complete evaluation kit: the ADC Evaluation Board (e.g. EVAL-AD7934CB), the EVAL-CONTROL BRD2, and a
12 V ac transformer. See the relevant evaluation board technical note for more details.

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registered trademarks are the property of their respective owners.

                                                                    D04752-0-10/05(A)

                                                                                                                Rev. A | Page 28 of 28
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