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EVAL-AD9832SDZ

器件型号:EVAL-AD9832SDZ
器件类别:热门应用    无线_射频_通信   
厂商名称:ADI [Analog Devices Inc]
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器件描述

SPECIALTY TELECOM CIRCUIT, PDSO16

专业电信电路, PDSO16

参数

EVAL-AD9832SDZ功能数量 1
EVAL-AD9832SDZ端子数量 16
EVAL-AD9832SDZ最大工作温度 85 Cel
EVAL-AD9832SDZ最小工作温度 -40 Cel
EVAL-AD9832SDZ额定供电电压 3.3 V
EVAL-AD9832SDZ加工封装描述 TSSOP-16
EVAL-AD9832SDZ状态 ACTIVE
EVAL-AD9832SDZ工艺 CMOS
EVAL-AD9832SDZ包装形状 RECTANGULAR
EVAL-AD9832SDZ包装尺寸 SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
EVAL-AD9832SDZ表面贴装 Yes
EVAL-AD9832SDZ端子形式 GULL WING
EVAL-AD9832SDZ端子间距 0.6500 mm
EVAL-AD9832SDZ端子涂层 TIN LEAD
EVAL-AD9832SDZ端子位置 DUAL
EVAL-AD9832SDZ包装材料 PLASTIC/EPOXY
EVAL-AD9832SDZ温度等级 INDUSTRIAL
EVAL-AD9832SDZ通信类型 TELECOM CIRCUIT

EVAL-AD9832SDZ器件文档内容

Data Sheet                                                                                                 25 MHz Direct Digital Synthesizer,
                                                                                                                         Waveform Generator
FEATURES
                                                                                                                                       AD9832
25 MHz speed
On-chip SIN lookup table                                                                                            GENERAL DESCRIPTION
On-chip, 10-bit DAC
Serial loading                                                                                                       The AD9832 is a numerically controlled oscillator employing
Power-down option                                                                                                    a phase accumulator, a sine look-up table, and a 10-bit digital-
Temperature range: -40C to +85C                                                                                    to-analog converter (DAC) integrated on a single CMOS chip.
200 mW power consumption                                                                                             Modulation capabilities are provided for phase modulation and
16-Lead TSSOP                                                                                                        frequency modulation.

APPLICATIONS                                                                                                         Clock rates up to 25 MHz are supported. Frequency accuracy can
                                                                                                                     be controlled to one part in 4 billion. Modulation is effected by
Frequency stimulus/waveform generation                                                                               loading registers through the serial interface.
Frequency phase tuning and modulation
Low power RF/communications systems                                                                                  A power-down bit allows the user to power down the AD9832
Liquid and gas flow measurement                                                                                      when it is not in use, the power consumption being reduced to
Sensory applications: proximity, motion, and defect                                                                  5 mW (5 V) or 3 mW (3 V). The part is available in a 16-lead
                                                                                                                     TSSOP package.
   detection
Test and medical equipment                                                                                           Similar DDS products can be found at www.analog.com/DDS.

                              FUNCTIONAL BLOCK DIAGRAM

                              DVDD DGND                                            AVDD AGND                              REFOUT FS ADJUST REFIN

             MCLK  FSELECT    SELSRC
        FSELECT        BIT
                                                                                                                          ON-BOARD
                                                                                                                          REFERENCE
                            MUX                                                                                                               FULL-SCALE                                                                                                        COMP
                                        MUXSYNC                                                                                                CONTROL                                                                                                          IOUT

                   FREQ0 REG                                                                                                                                                                                                                           09090-001PHASE12SIN
                   FREQ1 REG                                                       ACCUMULATOR
                                                                                                                          ROM                 10-BIT DAC
                                                                                         (32 BIT)

                                      PHASE0 REG                                                           MUX                           AD9832
                                      PHASE1 REG
                   SYNC               PHASE2 REG
                                      PHASE3 REG

                                                                                                                                  SYNC

                   16-BIT DATA REGISTER

                                                                                                                          SYNC

                   8 MSBs 8 LSBs DEFER REGISTER

                                                                                                                          SELSRC         MUX     MUX

                     DECODE LOGIC                                                     CONTROL REGISTER                            PSEL0          PSEL1
                   SERIAL REGISTER                                                 FSELECT/PSEL REGISTER                            BIT            BIT

                   FSYNC SCLK SDATA                                                                                                      PSEL0 PSEL1

                                                                                                           Figure 1.

Rev. E                        Document Feedback

Information furnished by Analog Devices is believed to be accurate and reliable. However, no

responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other                One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

rights of third parties that may result from its use. Specifications subject to change without notice. No             Tel: 781.329.4700 19992013 Analog Devices, Inc. All rights reserved.

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Trademarks and registered trademarks are the property of their respective owners.                                     Technical Support                                                                                                                               www.analog.com
AD9832                                                                                                                                    Data Sheet

TABLE OF CONTENTS                                                                                            Latency......................................................................................... 16
                                                                                                             Flowcharts ................................................................................... 16
Features .............................................................................................. 1  Applications Information .............................................................. 19
Applications....................................................................................... 1        Grounding and Layout .............................................................. 19
General Description ......................................................................... 1              Interfacing the AD9832 to Microprocessors .............................. 19
Functional Block Diagram .............................................................. 1                    AD9832 to ADSP-2101 Interface ............................................. 19
Revision History ............................................................................... 2           AD9832 to 68HC11/68L11 Interface....................................... 20
Specifications..................................................................................... 3        AD9832 to 80C51/80L51 Interface .......................................... 20
                                                                                                             AD9832 to DSP56002 Interface ............................................... 20
  Timing Characteristics ................................................................ 5                Evaluation Board ............................................................................ 21
Absolute Maximum Ratings............................................................ 6                       System Demonstration Platform.............................................. 21
                                                                                                             AD9832 to SPORT Interface..................................................... 21
  ESD Caution.................................................................................. 6            XO vs. External Clock................................................................ 21
Pin Configuration and Function Descriptions............................. 7                                   Power Supply............................................................................... 21
Typical Performance Characteristics ............................................. 8                          Evaluation Board Schematics ................................................... 22
Terminology .................................................................................... 11          Evaluation Board Layout ........................................................... 24
Theory of Operation ...................................................................... 12              Ordering Information .................................................................... 25
Circuit Description......................................................................... 13              Bill of Materials........................................................................... 25
                                                                                                           Outline Dimensions ....................................................................... 26
  Numerical Controlled Oscillator and Phase Modulator ....... 13                                             Ordering Guide .......................................................................... 26
  Sine Look-Up Table (LUT)........................................................ 13
  Digital-to-Analog Converter .................................................... 13                      6/10--Rev. A to Rev. B
Functional Description .................................................................. 14               Updated Format..................................................................Universal
  Serial Interface ............................................................................ 14         Changed CMOS Complete DDS to 3 V to 5.0 V Programmable
  Direct Data Transfer and Deferred Data Transfer ................. 14                                     Waveform Generator.........................................................................1
                                                                                                           Changes to Serial Interface Section.............................................. 14
REVISION HISTORY                                                                                           Updated Outline Dimensions ....................................................... 23
                                                                                                           Changes to Ordering Guide .......................................................... 23
2/13--Rev. D to Rev. E
Changes to Table 10........................................................................ 15             7/99--Rev 0 to Rev. A
Changes to Flowcharts Section ..................................................... 16

7/12--Rev. C to Rev. D
Changed On-Chip COS Lookup Table to On-Chip SIN Lookup
Table in Features Section ................................................................. 1

9/11--Rev. B to Rev. C
Changes to Features and Applications ........................................... 1
Changes to Specification Statement ............................................... 3
Changes to Timing Characteristics Statement ............................. 5
Replaced Evaluation Board Section; Renumbered
Sequentially ..................................................................................... 21
Changes to Ordering Guide .......................................................... 26

Rev. E | Page 2 of 28
Data Sheet                                                                     AD9832

SPECIFICATIONS

VDD = +5 V 5%; AGND = DGND = 0 V; TA = TMIN to TMAX; REFIN = REFOUT; RSET = 3.9 k; RLOAD = 300  for IOUT, unless otherwise
noted. Also, see Figure 2.

Table 1.                                   AD9832B                Unit         Test Conditions/Comments
Parameter1                                                                     3 V power supply
SIGNAL DAC SPECIFICATIONS                  10                     Bits
                                           25                     MSPS nom
   Resolution                              4                      mA nom
   Update Rate (fMAX)                      4.5                    mA max
   IOUT Full Scale                         1.35                   V max

   Output Compliance                       1                     LSB typ
   DC Accuracy                             0.5                   LSB typ

      Integral Nonlinearity                50                     dB min       fMCLK = 25 MHz, fOUT = 1 MHz
      Differential Nonlinearity                                                fMCLK = 25 MHz, fOUT = 1 MHz
DDS SPECIFICATIONS2                        -53                    dBc max      fMCLK = 6.25 MHz, fOUT = 2.11 MHz
   Dynamic Specifications                                                      5 V power supply
      Signal-to-Noise Ratio                -72                    dBc min      3 V power supply
      Total Harmonic Distortion
      Spurious-Free Dynamic Range (SFDR)3  -70                    dBc min      5 V power supply
                                                                               5 V power supply
         Narrow Band (50 kHz)             -50                    dBc min      3 V power supply
                                                                               5 V power supply
         Wideband (2 MHz)                 -60                    dBc typ
      Clock Feedthrough
      Wake-Up Time4                        1                      ms typ
      Power-Down Option
VOLTAGE REFERENCE                          Yes
   Internal Reference @ 25C
      TMIN to TMAX                         1.21                   V typ
   REFIN Input Impedance                   1.21 7%              V min/V max
   Reference Temperature Coefficient (TC)  10                     M typ
   REFOUT Output Impedance                 100                    ppm/C typ
LOGIC INPUTS                               300                     typ
   Input High Voltage, VINH
   Input Low Voltage, VINL                 VDD - 0.9              V min
   Input Current, IINH                     0.9                    V max
   Input Capacitance, CIN                  10                     A max
POWER SUPPLIES                             10                     pF max
   AVDD
   DVDD                                    2.97/5.5               V min/V max
   IAA                                     2.97/5.5               V min/V max
   IDD                                     5                      mA max
   IAA + IDD5                              2.5 + 0.4/MHz          mA typ
                                           15                     mA max
   Low Power Sleep Mode                    24                     mA max
                                           350                    A max

1 Operating temperature range is -40C to +85C.
2 100% production tested.
3 fMCLK = 6.25 MHz, frequency word = 0x5671C71C, and fOUT = 2.11 MHz.
4 See Figure 13. To reduce the wake-up time at low power supplies and low temperature, the use of an external reference is suggested.
5 Measured with the digital inputs static and equal to 0 V or DVDD. The AD9832 is tested with a capacitive load of 50 pF. The part can operate with higher capacitive

loads, but the magnitude of the analog output will be attenuated. For example, a 5 MHz output signal is attenuated by 3 dB when the load capacitance equals 85 pF.

                                           Rev. E | Page 3 of 28
AD9832                                                                               Data Sheet

                                           RSET
                                           3.9k

        10nF

                       REFOUT  REFIN FS               AVDD
                                             ADJUST          10nF
              ON-BOARD
              REFERENCE        FULL-SCALE  COMP
                                CONTROL

              12               10-BIT DAC  IOUT
                          SIN
                         ROM

                                                      300          50pF   09090-002

                               AD9832

              Figure 2. Test Circuit by Which Specifications Were Tested

                               Rev. E | Page 4 of 28
Data Sheet                                                                                                                                                                                   AD9832

TIMING CHARACTERISTICS

VDD = +5 V 5%; AGND = DGND = 0 V, unless otherwise noted.

Table 2.    Limit at TMIN to TMAX (B Version)                       Unit                       Test Conditions/Comments
Parameter   40                                                      ns min                     MCLK period
t1          16                                                      ns min                     MCLK high duration
t2          16                                                      ns min                     MCLK low duration
t3          50                                                      ns min                     SCLK period
t4          20                                                      ns min                     SCLK high duration
t5          20                                                      ns min                     SCLK low duration
t6          15                                                      ns min                     FSYNC to SCLK falling edge setup time
t7          20                                                      ns min                     FSYNC to SCLK hold time
t8          SCLK - 5                                                ns max
            15                                                      ns min                     Data setup time
t9          5                                                       ns min                     Data hold time
t10         8                                                       ns min                     FSELECT, PSEL0, PSEL1 setup time before MCLK rising edge
t11         8                                                       ns min                     FSELECT, PSEL0, PSEL1 setup time after MCLK rising edge
t11A1

1 See the Pin Configuration and Function Descriptions section.

Timing Diagrams

                                                                                       t1      09090-003
                                                                    MCLK

                                                                                   t2
                                                                                           t3

                                                                       Figure 3. Master Clock

                                                                t5  t4

             SCLK  t7             t6                                                                      t8
           FSYNC
                                                                                     t10
           SDATA                                                                t9

                       D15        D14                                       D2  D1                        D0            09090-005D15D14
                                                                                                                                                                                  09090-004
                                                                    Figure 4. Serial Timing

                            MCLK

                         FSELECT               VALID DATA                   t11                           t11A
                   PSEL0, PSEL1                                                  VALID DATA                 VALID DATA

                                                                    Figure 5. Control Timing

                                                                        Rev. E | Page 5 of 28
AD9832                                                                                     Data Sheet

ABSOLUTE MAXIMUM RATINGS                                    Stresses above those listed under Absolute Maximum Ratings
                                                            may cause permanent damage to the device. This is a stress
TA = 25C, unless otherwise noted.                          rating only; functional operation of the device at these or any
                                                            other conditions above those indicated in the operational
Table 3.                            Rating                  section of this specification is not implied. Exposure to absolute
Parameter                           -0.3 V to +7 V          maximum rating conditions for extended periods may affect
AVDD to AGND                        -0.3 V to +7 V          device reliability.
DVDD to DGND                        -0.3 V to +0.3 V
AVDD to DVDD                        -0.3 V to +0.3 V        ESD CAUTION
AGND to DGND                        -0.3 V to DVDD + 0.3 V
Digital I/O Voltage to DGND         -0.3 V to AVDD + 0.3 V
Analog I/O Voltage to AGND
Operating Temperature Range         -40C to +85C
                                    -65C to +150C
   Industrial (B Version)           150C
Storage Temperature Range           158C/W
Maximum Junction Temperature
TSSOP JA Thermal Impedance          215C
Lead Temperature, Soldering         220C
                                    >4500 V
   Vapor Phase (60 sec)
   Infrared (15 sec)
ESD Rating

                                    Rev. E | Page 6 of 28
Data Sheet                                                                                                                   AD9832
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS

                                     FS ADJUST 1                 16 COMP

                                     REFIN 2                     15 AVDD

                                     REFOUT 3                                     14 IOUT
                                        DVDD 4
                                        DGND 5                AD9832 13 AGND
                                        MCLK 6                TOP VIEW
                                                            (Not to Scale) 12 PSEL0

                                                                                   11 PSEL1

                                     SCLK 7                      10 FSELECT

                                     SDATA 8                     9 FSYNC                     09090-006

                                     Figure 6. Pin Configuration

Table 4. Pin Function Descriptions

Pin No. Mnemonic Description

1   FS ADJUST Full-Scale Adjust Control. A resistor (RSET) is connected between this pin and AGND. This determines the

                    magnitude of the full-scale DAC current. The relationship between RSET and the full-scale current is

                    IOUTFULL-SCALE = 12.5 VREFIN/RSET, where VREFIN = 1.21 V nominal and RSET = 3.9 k typical.

2   REFIN           Voltage Reference Input. The AD9832 can be used with either the on-board reference, which is available from

                    the REFOUT pin, or an external reference. The reference to be used is connected to the REFIN pin. The AD9832

                    accepts a reference of 1.21 V nominal.

3   REFOUT          Voltage Reference Output. The AD9832 has an on-board reference of value 1.21 V nominal. The reference is

                    available on the REFOUT pin. This reference is used as the reference to the DAC by connecting REFOUT to REFIN.

                    REFOUT should be decoupled with a 10 nF capacitor to AGND.

4   DVDD            Positive Power Supply for the Digital Section. A 0.1 F decoupling capacitor should be connected between

                    DVDD and DGND. DVDD can have a value of 5 V 10% or 3.3 V 0%.

5   DGND            Digital Ground.

6   MCLK            Digital Clock Input. DDS output frequencies are expressed as a binary fraction of the frequency of MCLK. This

                    clock determines the output frequency accuracy and phase noise.

7   SCLK            Serial Clock, Logic Input. Data is clocked into the AD9832 on each falling SCLK edge.

8   SDATA           Serial Data In, Logic Input. The 16-bit serial data-word is applied to this input.

9   FSYNC           Data Synchronization Signal, Logic Input. When this input goes low, the internal logic is informed that

                    a new word is being loaded into the device.

10  FSELECT Frequency Select Input. FSELECT controls which frequency register, FREQ0 or FREQ1, is used in the phase

                    accumulator. The frequency register to be used can be selected using the FSELECT pin or the FSELECT bit. FSELECT

                    is sampled on the rising MCLK edge. FSELECT needs to be in steady state when an MCLK rising edge occurs. If

                    FSELECT changes value when a rising edge occurs, there is an uncertainty of one MCLK cycle as to when control is

                    transferred to the other frequency register. To avoid any uncertainty, a change on FSELECT should not coincide with an

                    MCLK rising edge. When the bit is being used to select the frequency register, the FSELECT pin should be tied to DGND.

11, 12 PSEL1,       Phase Select Input. The AD9832 has four phase registers. These registers can be used to alter the value being
             PSEL0  input to the SIN ROM. The contents of the phase register are added to the phase accumulator output, the inputs
                    PSEL0 and PSEL1 selecting the phase register to be used. Alternatively, the phase register to be used can be
                    selected using the PSEL0 and PSEL1 bits. Like the FSELECT input, PSEL0 and PSEL1 are sampled on the rising
                    MCLK edge. Therefore, these inputs need to be in steady state when an MCLK rising edge occurs or there is an
                    uncertainty of one MCLK cycle as to when control is transferred to the selected phase register. When the phase
                    registers are being controlled by the PSEL0 and PSEL1 bits, the pins should be tied to DGND.

13  AGND            Analog Ground.

14  IOUT            Current Output. This is a high impedance current source. A load resistor should be connected between IOUT and AGND.

15  AVDD            Positive Power Supply for the Analog Section. A 0.1 F decoupling capacitor should be connected between
                    AVDD and AGND. AVDD can have a value of 5 V 10% or 3.3 V 10%.

16  COMP            Compensation Pin. This is a compensation pin for the internal reference amplifier. A 10 nF decoupling ceramic

                    capacitor should be connected between COMP and AVDD.

                                     Rev. E | Page 7 of 28
AD9832                                                                                                                                                                              Data Sheet
TYPICAL PERFORMANCE CHARACTERISTICS

                    25                                                                                                             40
                           TA = 25C                                                                                                       AVDD = DVDD = 3.3V

                    20                                                                                                             45

TOTAL CURRENT (mA)  15                                                         09090-007                                           50
                              5V                                                                                                                                                                                  25MHz
                                                                                                                SFDR (2MHz) (dB)
                    10                                                                                                             55

                            3.3V                                                                                                                                                                                  10MHz
                     5                                                                                                             60

                                                                                                                                   65

                                                                                                                                   70

                                                                                                                                   75

                    0    5            10         15             20         25                                                      80     0.1                 0.2             0.3                                       0.4  09090-010
                                                                                                                                        0

                                          MCLK FREQUENCY (MHz)                                                                                                 fOUT/fMCLK

                    Figure 7. Typical Current Consumption vs. MCLK Frequency   Figure 10. Wideband SFDR vs. fOUT/fMCLK for Various MCLK Frequencies

                    50                                                                                                            60
                           fOUT/fMCLK = 1/3                                                                                              AVDD = DVDD = 3.3V
                            AVDD = DVDD = 3.3V                                                                                          fOUT = fMCLK/3

                    55

                                                                                                                                   55

SFDR (50kHz) (dB)  60

                    65                                                        09090-008                                           50

                    70                                                                                         SNR (dB)

                                                                                                                                   45

                    75

                    8010                 15         20                    25                                                      40  10       15                         20                                            25   09090-011

                                          MCLK FREQUENCY (MHz)                                                                                  MCLK FREQUENCY (MHz)

                            Figure 8. Narrow-Band SFDR vs. MCLK Frequency                                                                  Figure 11. SNR vs. MCLK Frequency

                    40                                                                                                            60
                             fOUT/fMCLK = 1/3                                                                                            AVDD = DVDD = 3.3V
                             AVDD = DVDD = 3.3V

                    45

SFDR (2MHz) (dB)   50                                                        09090-009                                           55
                                                                                                                                                                                                              10MHz
                                                                                                                SNR (dB)
                                                                                                                                                                                                              25MHz
                                                                                                                                   50

                    55

                                                                                                                                   45

                    60

                    65                                                                                                            40   0  0.1                 0.2             0.3                                       0.4  09090-012

                       10                 15         20                    25

                                          MCLK FREQUENCY (MHz)                                                                                                 fOUT/fMCLK

                            Figure 9. Wideband SFDR vs. MCLK Frequency                                                             Figure 12. SNR vs. fOUT/fMCLK for Various MCLK Frequencies

                                                                               Rev. E | Page 8 of 28
Data Sheet                                                                                                                                             AD9832

           10.0                                                                                                                0
                    AVDD = DVDD = 2.97V                                                                                    10
                                                                                                                           20
             7.5                                                                                                           30
                                                                                                                           40
WAKE-UP TIME (ms)  5.0                                                       09090-013                                     50
                                                                                                                           60
                   2.5                                                                                          10dB/DIV   70
                                                                                                                           80
                   0                                                                                                       90                         STOP 12.5MHz    09090-016
                   40                30  20               10  0                                                       100                             ST 277 SEC

                                           TEMPERATURE (C)                                                                       START 0Hz  VBW 1kHz
                                                                                                                                  RBW 300Hz

                        Figure 13. Wake-Up Time vs. Temperature              Figure 16. fMCLK = 25 MHz, fOUT = 3.1 MHz, Frequency Word = 0x1FBE76C9

                   0                                                                                                      0

                   10                                                                                                    10

                   20                                                                                                    20

                   30                                                                                                    30

10dB/DIV           40                                                       09090-014                                    40

                   50                                                                                          10dB/DIV  50

                   60                                                                                                    60

                   70                                                                                                    70

                   80                                                                                                    80

                   90                                                                                                    90

                   100                    VBW 1kHz          STOP 12.5MHz                                                 100               VBW 1kHz  STOP 12.5MHz    09090-017
                           START 0Hz                             ST 277 SEC                                                       START 0Hz                ST 277 SEC
                           RBW 300Hz                                                                                              RBW 300Hz

Figure 14. fMCLK = 25 MHz, fOUT = 1.1 MHz, Frequency Word = 0xB439581        Figure 17. fMCLK = 25 MHz, fOUT = 4.1 MHz, Frequency Word = 0x29FBE76D

                   0                                                                                                      0

                   10                                                                                                    10

                   20                                                                                                    20

                   30                                                                                                    30

10dB/DIV           40                                                       09090-015                                    40

                   50                                                                                          10dB/DIV  50

                   60                                                                                                    60

                   70                                                                                                    70

                   80                                                                                                    80

                   90                                                                                                    90

                   100                    VBW 1kHz          STOP 12.5MHz                                                 100               VBW 1kHz  STOP 12.5MHz    09090-018
                           START 0Hz                             ST 277 SEC                                                       START 0Hz                ST 277 SEC
                           RBW 300Hz                                                                                              RBW 300Hz

Figure 15. fMCLK = 25 MHz, fOUT = 2.1 MHz, Frequency Word = 0x15810625       Figure 18. fMCLK = 25 MHz, fOUT = 5.1 MHz, Frequency Word = 0x34395810

                                                                             Rev. E | Page 9 of 28
AD9832                                                                                                                           Data Sheet

          0                                                                                         0

          10                                                                                       10

          20                                                                                       20

          30                                                                                       30

10dB/DIV  40                                          09090-019                                    40

          50                                                                             10dB/DIV  50

          60                                                                                       60

          70                                                                                       70

          80                                                                                       80

          90                                                                                       90

          100               VBW 1kHz  STOP 12.5MHz                                                 100               VBW 1kHz  STOP 12.5MHz    09090-021
                  START 0Hz                ST 277 SEC                                                       START 0Hz                ST 277 SEC
                  RBW 300Hz                                                                                 RBW 300Hz

Figure 19. fMCLK = 25 MHz, fOUT = 6.1 MHz, Frequency Word = 0x3E76C8B4  Figure 21. fMCLK = 25 MHz, fOUT = 8.1 MHz, Frequency Word = 0x52F1A9FC

          0                                                                                         0

          10                                                                                       10

          20                                                                                       20

          30                                                                                       30

10dB/DIV  40                                          09090-020                                    40

          50                                                                             10dB/DIV  50

          60                                                                                       60

          70                                                                                       70

          80                                                                                       80

          90                                                                                       90

          100               VBW 1kHz  STOP 12.5MHz                                                 100               VBW 1kHz  STOP 12.5MHz    09090-022
                  START 0Hz                ST 277 SEC                                                       START 0Hz                ST 277 SEC
                  RBW 300Hz                                                                                 RBW 300Hz

Figure 20. fMCLK = 25 MHz, fOUT = 7.1 MHz, Frequency Word = 0x48B43958  Figure 22. fMCLK = 25 MHz, fOUT = 9.1 MHz, Frequency Word = 0x5D2F1AA0

                                                       Rev. E | Page 10 of 28
Data Sheet                                                                                                 AD9832

TERMINOLOGY                                                              Output Compliance
                                                                         The output compliance refers to the maximum voltage that can
Integral Nonlinearity                                                    be generated at the output of the DAC to meet the specifications.
This is the maximum deviation of any code from a straight line           When voltages greater than those specified for the output
passing through the endpoints of the transfer function. The              compliance are generated, the AD9832 may not meet the
endpoints of the transfer function are zero scale, a point 0.5 LSB       specifications listed in the data sheet.
below the first code transition (000 . . . 00 to 000 . . . 01) and full
scale, a point 0.5 LSB above the last code transition (111 . . . 10      Spurious-Free Dynamic Range (SFDR)
to 111 . . . 11). The error is expressed in LSBs.                        Along with the frequency of interest, harmonics of the fundamental
                                                                         frequency and images of the MCLK frequency are present at the
Differential Nonlinearity                                                output of a DDS device. SFDR refers to the largest spur or harmonic
This is the difference between the measured and ideal 1 LSB              present in the band of interest. The wide-band SFDR gives the
change between two adjacent codes in the DAC.                            magnitude of the largest harmonic or spur relative to the magnitude
                                                                         of the fundamental frequency in the bandwidth 2 MHz about
Signal-to-Noise-and-Distortion Ratio                                     the fundamental frequency. The narrowband SFDR gives the
It is measured signal to noise at the output of the DAC. The             attenuation of the largest spur or harmonic in a bandwidth of
signal is the rms magnitude of the fundamental. Noise is the             50 kHz about the fundamental frequency.
rms sum of all the nonfundamental signals up to half the
sampling frequency (fMCLK/2) but excluding the dc component.             Clock Feedthrough
The signal-to-noise-and-distortion ratio is dependent on the             There is feedthrough from the MCLK input to the analog output.
number of quantization levels used in the digitization process;          Clock feedthrough refers to the magnitude of the MCLK signal
the more levels, the smaller the quantization noise. The theoretical     relative to the fundamental frequency in the output spectrum of
signal-to-noise-and-distortion ratio for a sine wave input is            the AD9832.

     Signal-to-Noise-and-Distortion = (6.02N + 1.76) dB

where N is the number of bits. Thus, for an ideal 10-bit converter,
the signal-to-noise-and-distortion ratio = 61.96 dB.

Total Harmonic Distortion (THD)
THD is the ratio of the rms sum of harmonics to the rms value of
the fundamental. For the AD9832, THD is defined as

THD = 20 log  V22 +V32 +V42 +V52 +V62
                          V1

where:
V1 is the rms amplitude of the fundamental.
V2, V3, V4, V5, and V6 are the rms amplitudes of the second
through the sixth harmonic.

                                                             Rev. E | Page 11 of 28
AD9832                                                                                            Data Sheet

THEORY OF OPERATION                                                Knowing that the phase of a sine wave is linear and given a
                                                                   reference interval (clock period), the phase rotation for that
Sine waves are typically thought of in terms of their magnitude    period can be determined by
form a(t) = sin (t). However, these are nonlinear and not easy
to generate except through piecewise construction. On the               Phase = t
other hand, the angular information is linear in nature. That is,  Solving for ,
the phase angle rotates through a fixed angle for each unit of
time. The angular rate depends on the frequency of the signal            = Phase/t = 2 f
by the traditional rate of  = 2 f.                                 Solving for f and substituting the reference clock frequency for
                                                                   the reference period (1/fMCLK = t),
                                                     MAGNITUDE
            +1                                                          f = Phase fMCLK/2
                                                                   The AD9832 builds the output based on this simple equation. A
              0                                                    simple DDS chip can implement this equation with three major
                                                                   subcircuits.
            1
09090-023
                                                         PHASE
            2

              0

                                 Figure 23. Sine Wave

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Data Sheet                                                                                               AD9832

CIRCUIT DESCRIPTION                                                   The input to the phase accumulator (that is, the phase step) can
                                                                      be selected from either the FREQ0 register or the FREQ1 register
The AD9832 provides an exciting new level of integration              and can be controlled by the FSELECT pin or the FSELECT bit.
for the RF/communications system designer. The AD9832                 NCOs inherently generate continuous phase signals, thus
combines the numerical controlled oscillator (NCO), a sine            avoiding any output discontinuity when switching between
look-up table, frequency and phase modulators, and a DAC              frequencies.
on a single integrated circuit.
                                                                      Following the NCO, a phase offset can be added to perform
The internal circuitry of the AD9832 consists of three main           phase modulation using the 12-bit PHASEx registers. The contents
sections. They are:                                                   of these registers are added to the most significant bits of the NCO.
                                                                      The AD9832 has four PHASEx registers, the resolution of these
Numerical controlled oscillator (NCO) and phase modulator           registers being 2 /4096.
Sine look-up table
DAC                                                                 SINE LOOK-UP TABLE (LUT)

The AD9832 is a fully integrated direct digital synthesis (DDS)       To make the output useful, the signal must be converted from
chip. The chip requires a reference clock, a low precision resistor,  phase information into a sinusoidal value. Because phase information
and eight decoupling capacitors to provide digitally created sine     maps directly into amplitude, a ROM LUT converts the phase
waves up to 12.5 MHz. In addition to the generation of this RF        information into amplitude. To do this, the digital phase
signal, the chip is fully capable of a broad range of simple and      information is used to address a sine ROM LUT. Although the
complex modulation schemes. These modulation schemes are              NCO contains a 32-bit phase accumulator, the output of the
fully implemented in the digital domain, allowing accurate and        NCO is truncated to 12 bits. Using the full resolution of the phase
simple realization of complex modulation algorithms using DSP         accumulator is impractical and unnecessary because this would
techniques.                                                           require a look-up table of 232 entries.

NUMERICAL CONTROLLED OSCILLATOR AND                                   It is only necessary to have sufficient phase resolution in the
PHASE MODULATOR                                                       LUTs so that the dc error of the output waveform is dominated
                                                                      by the quantization error in the DAC. This requires the look-up
The NCO and phase modulator consists of two frequency select          table to have two more bits of phase resolution than the 10-bit DAC.
registers, a phase accumulator, and four phase offset registers.
The main component of the NCO is a 32-bit phase accumulator           DIGITAL-TO-ANALOG CONVERTER
that assembles the phase component of the output signal. Continuous
time signals have a phase range of 0 to 2 . Outside this range of     The AD9832 includes a high impedance current source 10-bit
numbers, the sinusoid functions repeat themselves in a periodic       DAC, capable of driving a wide range of loads at different speeds.
manner. The digital implementation is no different. The accumulator   Full-scale output current can be adjusted for optimum power
simply scales the range of phase numbers into a multibit digital      and external load requirements by using a single external
word. The phase accumulator in the AD9832 is implemented              resistor (RSET).
with 32 bits. Therefore, in the AD9832, 2 = 232. Likewise, the
Phase term is scaled into this range of numbers 0 < Phase <           The DAC is configured for single-ended operation. The load
232 - 1.                                                              resistor can be any value required, as long as the full-scale
                                                                      voltage developed across it does not exceed the voltage compliance
     f = Phase fMCLK/232                                            range. Because full-scale current is controlled by RSET, adjustments
                                                                      to RSET can balance changes made to the load resistor. However,
where 0 < Phase < 232.                                                if the DAC full-scale output current is significantly less than 4 mA,
                                                                      the linearity of the DAC may degrade.

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AD9832                                                                                                      Data Sheet

FUNCTIONAL DESCRIPTION                                                 Table 6. Addressing the Registers

SERIAL INTERFACE                                                       A3 A2 A1 A0 Destination Register

The AD9832 has a serial interface, with 16 bits being loaded           0  0  0        0           FREQ0 REG 8 L LSBs
during each write cycle. SCLK, SDATA, and FSYNC are used to
load the word into the AD9832.                                         0  0  0        1           FREQ0 REG 8 H LSBs

When FSYNC is taken low, the AD9832 is informed that a word            0  0  1        0           FREQ0 REG 8 L MSBs
is being written to the device. The first bit is read into the device
on the next SCLK falling edge with the remaining bits being read       0  0  1        1           FREQ0 REG 8 H MSBs
into the device on the subsequent SCLK falling edges. FSYNC
frames the 16 bits; therefore, when 16 SCLK falling edges have         0  1  0        0           FREQ1 REG 8 L LSBs
occurred, FSYNC should be taken high again. The SCLK can be
continuous, or alternatively, the SCLK can idle high or low between    0  1  0        1           FREQ1 REG 8 H LSBs
write operations.
                                                                       0  1  1        0           FREQ1 REG 8 L MSBs

                                                                       0  1  1        1           FREQ1 REG 8 H MSBs

                                                                       1  0  0        0           PHASE0 REG 8 LSBs

                                                                       1  0  0        1           PHASE0 REG 8 MSBs

                                                                       1  0  1        0           PHASE1 REG 8 LSBs

Table 5. Control Registers                                             1  0  1        1           PHASE1 REG 8 MSBs

Register    Size Description                                           1  1  0        0           PHASE2 REG 8 LSBs

FREQ0 REG   32 bits Frequency Register 0. This defines the             1  1  0        1           PHASE2 REG 8 MSBs
                       output frequency, when FSELECT = 0,
                       as a fraction of the MCLK frequency.            1  1  1        0           PHASE3 REG 8 LSBs

                                                                       1  1  1        1           PHASE3 REG 8 MSBs

FREQ1 REG   32 bits Frequency Register 1. This defines the
                       output frequency, when FSELECT = 1,
                       as a fraction of the MCLK frequency.            Table 7. 32-Bit Frequency Word

PHASE0 REG  12 bits  Phase Offset Register 0. When PSEL0 =                   16 MSBs                        16 LSBs
                     PSEL1 = 0, the contents of this register
                     are added to the output of the phase              8 H MSBs 8 L MSBs          8 H LSBs            8 L LSBs
                     accumulator.

PHASE1 REG  12 bits  Phase Offset Register 1. When PSEL0 = 1           Table 8. 12-Bit Frequency Word
                     and PSEL1 = 0, the contents of this
                     register are added to the output of the           4 MSBs (The 4 MSBs of the  8 LSBs
                     phase accumulator.                                8-Bit Word Loaded = 0)

PHASE2 REG  12 bits  Phase Offset Register 2. When PSEL0 = 0           DIRECT DATA TRANSFER AND DEFERRED DATA
                     and PSEL1 = 1, the contents of this               TRANSFER
                     register are added to the output of the
                     phase accumulator.                                Within the AD9832, 16-bit transfers are used when loading the
                                                                       destination frequency/phase register. There are two modes for
PHASE3 REG  12 bits  Phase Offset Register 3. When PSEL0 =             loading a register, direct data transfer and a deferred data transfer.
                     PSEL1 = 1, the contents of this register          With a deferred data transfer, the 8-bit word is loaded into the
                     are added to the output of the phase              defer register (8 LSBs or 8 MSBs). However, this data is not
                     accumulator.                                      loaded into the 16-bit data register; therefore, the destination
                                                                       register is not updated. With a direct data transfer, the 8-bit word is
When writing to a frequency/phase register, the first four bits        loaded into the appropriate defer register (8 LSBs or 8 MSBs).
identify whether a frequency or phase register is being written to,
the next four bits contain the address of the destination register,    Immediately following the loading of the defer register, the
while the 8 LSBs contain the data. Table 6 lists the addresses for     contents of the complete defer register are loaded into the 16-bit
the phase/frequency registers, and Table 7 and Table 8 list the        data register and the destination register is loaded on the next
data structure for each.                                               MCLK rising edge. When a destination register is addressed, a
                                                                       deferred transfer is needed first followed by a direct transfer.
For an example on programming the AD9832, see the AN-621               When all 16 bits of the defer register contain relevant data, the
application note, Programming the AD9832/AD9835, at                    destination register can then be updated using 8-bit loading
www.analog.com.                                                        rather than 16-bit loading, that is, direct data transfers can be
                                                                       used. For example, after a new 16-bit word has been loaded to a
                                                                       destination register, the defer register will also contain this
                                                                       word. If the next write instruction is to the same destination
                                                                       register, the user can use direct data transfers immediately.

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Data Sheet                                                                                                    AD9832

When writing to a phase register, the 4 MSBs of the 16-bit word             Table 10. Controlling the AD9832
loaded into the data register should be zero (the phase registers           D15 D14 Command
are 12 bits wide).
                                                                            1 0 Selects source of control for the PHASEx and
To alter the entire contents of a frequency register, four write                              FREQx registers and enables synchronization.
operations are needed. However, the 16 MSBs of a frequency                                    Bit D13 is the SYNC bit. When this bit is high,
word are contained in a separate register to the 16 LSBs.                                     reading of the FSELECT, PSEL0, and PSEL1 bits/
Therefore, the 16 MSBs of the frequency word can be altered                                   pins and the loading of the destination register
independent of the 16 LSBs.                                                                   with data is synchronized with the rising edge of
                                                                                              MCLK. The latency is increased by 2 MCLK cycles
Table 9. Commands                                                                             when SYNC = 1. When SYNC = 0, the loading of the
C3 C2 C1 C0 Command                                                                           data and the sampling of FSELECT/PSEL0/PSEL1
0 0 0 0 Write 16 phase bits (present 8 bits + 8 bits                                          occurs asynchronously.

                            in the defer register) to selected PHASEx REG.                    Bit D12 is the select source bit (SELSRC). When this
0 0 0 1 Write 8 phase bits to the defer register.                                             bit equals 1, the PHASEx/FREQx REG is selected
0 0 1 0 Write 16 frequency bits (present 8 bits +                                             using the FSELECT, PSEL0, and PSEL1 bits. When
                                                                                              SELSRC = 0, the PHASEx/FREQx REG is selected
                            8 bits in the defer register) to selected the                     using the FSELECT, PSEL0, and PSEL1 pins.
                            FREQx REG.
0 0 1 1 Write 8 frequency bits to the defer register.                       1 1 SLEEP, RESET, and CLR (clear).
0 1 0 0 Bit D9 (PSEL0) and Bit D10 (PSEL1) are used
                            to select the PHASEx REG when SELSRC = 1.                         D13 is the SLEEP bit. When this bit equals 1, the
                            When SELSRC = 0, the PHASEx REG is                                AD9832 is powered down, internal clocks are
                            selected using the PSEL0 and PSEL1 pins.                          disabled, and the current sources and REFOUT of
0 1 0 1 Bit D11 is used to select the FREQx REG                                               the DAC are turned off. When SLEEP = 0, the
                            when SELSRC = 1. When SELSRC = 0, the                             AD9832 is powered up. When RESET (D12) = 1, the
                            FREQx REG is selected using the FSELECT pin.                      phase accumulator is set to zero phase that
0 1 1 0 To control the PSEL0, PSEL1, and FSELECT                                              corresponds to a full-scale output. When CLR
                            bits using only one write, this command is                        (D11) = 1, SYNC and SELSRC are set to zero. CLR
                            used. Bit D9 and Bit D10 are used to select                       resets to 0 automatically.
                            the PHASEx REG, and Bit 11 is used to select
                            the FREQx REG when SELSRC = 1. When             Transfer of the data from the 16-bit data register to the
                            SELSRC = 0, the PHASEx REG is selected          destination register or from the FSELECT/PSEL register to the
                            using the PSEL0 and PSEL1 pins and the          respective multiplexer occurs on the next MCLK rising edge.
                            FREQx REG is selected using the FSELECT pin.    Because SCLK and MCLK are asynchronous, an MCLK rising
0 1 1 1 Reserved. It configures the AD9832 for                              edge may occur while the data bits are in a transitional state.
                            test purposes.                                  This can cause a brief spurious DAC output if the register being
                                                                            written to is generating the DAC output. To avoid such spurious
The phase and frequency registers to be used are selected using             outputs, the AD9832 contains synchronizing circuitry.
the FSELECT, PSEL0, and PSEL1 pins, or the corresponding
bits can be used. Bit SELSRC determines whether the bits or the             When the SYNC bit is set to 1, the synchronizer is enabled and
pins are used. When SELSRC = 0, the pins are used, and when                 data transfers from the serial register (defer register) to the 16-bit
SELSRC = 1, the bits are used. When CLR is taken high,                      data register, and the FSELECT/PSEL registers occur following
SELSRC is set to 0 so that the pins are the default source. Data            a two-stage pipeline delay that is triggered on the MCLK falling
transfers from the serial (defer) register to the 16-bit data register,     edge. The pipeline delay ensures that the data is valid when the
and the FSELECT and PSEL registers, occur following the 16th                transfer occurs. Similarly, selection of the frequency/phase
falling SCLK edge.                                                          registers using the FSELECT/PSELx pins is synchronized with
                                                                            the MCLK rising edge when SYNC = 1. When SYNC = 0, the
                                                                            synchronizer is bypassed.

                                                                            Selecting the frequency/phase registers using the pins is
                                                                            synchronized with MCLK internally also when SYNC = 1 to
                                                                            ensure that these inputs are valid at the MCLK rising edge. If
                                                                            times t11 and t11A are met, then the inputs will be at steady state
                                                                            at the MCLK rising edge. However, if times t11 and t11A are
                                                                            violated, the internal synchronizing circuitry will delay the
                                                                            instant at which the pins are sampled, ensuring that the inputs
                                                                            are valid at the sampling instant (see Figure 5).

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AD9832                                                                                                    Data Sheet

Table 11. Writing to the AD9832 Data Registers

D15 D14 D13 D12 D11 D10 D9 D8 D7                                                  D6 D5 D4 D3 D2 D1 D0

C3  C2             C1  C0          A3      A2       A1 A0 MSB                     X1      X1  X1  X1  X1  X1  LSB

1 X = don't care.

Table 12. Setting SYNC and SELSRC

D15 D14 D13            D12             D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0

1   0              SYNC SELSRC         X1       X1                    X1  X1  X1      X1  X1  X1  X1  X1  X1  X1

1 X = don't care.

Table 13. Power-Down, Resetting and Clearing the AD9832

D15 D14 D13            D12             D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0

1   1              SLEEP RESET CLR X1                    X1               X1  X1  X1      X1  X1  X1  X1  X1  X1

1 X = don't care.

LATENCY                                                                       FLOWCHARTS

Associated with each operation is a latency. When inputs                      The flowchart in Figure 24 shows the operating routine for the
FSELECT/PSEL change value, there is a pipeline delay before                   AD9832. When the AD9832 is powered up, the part should be
control is transferred to the selected register; there is a pipeline          reset, which resets the phase accumulator to zero so that the
delay before the analog output is controlled by the selected                  analog output is at full scale. To avoid spurious DAC outputs
register. When times t11 and t11A are met, PSEL0, PSEL1, and                  while the AD9832 is being initialized, the RESET bit should be
FSELECT have latencies of six MCLK cycles when SYNC = 0.                      set to 1 until the part is ready to begin generating an output.
When SYNC = 1, the latency is increased to 8 MCLK cycles.                     Taking CLR high sets SYNC and SELSRC to 0 so that the
When times t11 and t11A are not met, the latency can increase by              FSELECT/PSELx pins are used to select the frequency/phase
one MCLK cycle. Similarly, there is a latency associated with                 registers, and the synchronization circuitry is bypassed. A write
each write operation. If a selected frequency/phase register is               operation is needed to the SYNC/SELSRC register to enable the
loaded with a new word, there is a delay of 6 to 7 MCLK cycles                synchronization circuitry or to change control to the FSELECT/
before the analog output will change (there is an uncertainty of              PSEL bits. RESET does not reset the phase and frequency registers.
one MCLK cycle regarding the MCLK rising edge at which the                    These registers will contain invalid data and, therefore, should
data is loaded into the destination register). When SYNC = 1,                 be set to a known value by the user. The RESET bit is then set to 0
the latency is 8 or 9 MCLK cycles.                                            to begin generating an output. A signal will appear at the DAC
                                                                              output 6 MCLK cycles after RESET is set to 0.

                                                                              The analog output is fMCLK/232 FREG, where FREG is the value
                                                                              loaded into the selected frequency register. This signal is phase
                                                                              shifted by the amount specified in the selected phase register
                                                                              (2/4096 PHASEx REG, where PHASEx REG is the value
                                                                              contained in the selected phase register).

                                                                              Control of the frequency/phase registers can be interchanged
                                                                              from the pins to the bits.

                                                    Rev. E | Page 16 of 28
Data Sheet                                                                                                                        AD9832

                                 DATA WRITE

                     FREG[0] = fOUT0/fMCLK 232
                     FREG[1] = fOUT1/fMCLK 232
            PHASEREG [3:0] = DELTA PHASE[0, 1, 2, 3]

                            SELECT DATA SOURCES                     INITIALIZATION
                                    SET FSELECT

                                SET PSEL0, PSEL1

                                      WAIT 6 MCLK CYCLES (8 MCLK CYCLES IF SYNC = 1)
                                                                  DAC OUTPUT

            VOUT = VREFIN 6.25 ROUT/RSET (1 + SIN(2(FREG fMCLK t/232 + PHASEREG/212)))

                                                               YES
                                CHANGE PHASE?

                                NO

                            NO  CHANGE fOUT?

                                YES

            CHANGE FSELECT  NO  CHANGE fOUT?      CHANGE PHASEREG? NO                             CHANGE PSEL0, PSEL1
                                                                   YES
                                YES                                                                                    09090-024

                            Figure 24. Flowchart for the AD9832 Initialization and Operation

                                             INITIALIZATION                                       09090-025

                                   CONTROL REGISTER WRITE
                                                SET SLEEP
                                                 RESET = 1
                                                   CLR = 1

                               SET SYNC AND/OR SELSRC TO 1 YES
                                                         NO
                                                                        CONTROL REGISTER WRITE
                                                                                      SYNC = 1
                                                                                       AND/OR
                                                                                    SELSRC = 1

                                                   WRITE INITIAL DATA
                                           FREG[0] = fOUT0/fMCLK 232
                                           FREG[1] = fOUT1/fMCLK 232
                                   PHASEREG[3:0] = DELTA PHASE[0, 1, 2, 3]

                            SET PINS OR FREQUENCY/PHASE REGISTER WRITE
                                         SET FSELECT, PSEL0 AND PSEL1

                                             CONTROL REGISTER WRITE
                                                          SLEEP = 0
                                                          RESET = 0
                                                            CLR = 0

                                                Figure 25. Initialization

                                     Rev. E | Page 17 of 28
AD9832                                                                                                         Data Sheet

        DATA WRITE

           DEFERRED TRANSFER WRITE
        WRITE 8 BITS TO DEFER REGISTER

                  DIRECT TRANSFER WRITE                                             CHANGE 16 BITS
         WRITE PRESENT 8 BITS AND 8 BITS IN
         DEFER REGISTER TO DATA REGISTER                           YES
                                                                    CHANGE NO
             WRITE ANOTHER WORD TO THIS YES                       8 BITS ONLY
                             REGISTER?
                                       NO                                                           09090-026

        WRITE A WORD TO ANOTHER REGISTER

                     Figure 26. Data Writes

        SELECT DATA SOURCES

                                                              NO
        FSELECT/PSEL PINS BEING USED?

        YES                                                       SELSRC = 1
        SELSRC = 0

           SET PINS          FREQUENCY/PHASE REGISTER WRITE                   09090-027
        SET FSELECT                           SET FSELECT
                                                SET PSEL0
          SET PSEL0                             SET PSEL1
          SET PSEL1

        Figure 27. Selecting Data Sources

                     Rev. E | Page 18 of 28
Data Sheet                                                                                                              AD9832

APPLICATIONS INFORMATION                                               Good decoupling is important. The analog and digital supplies
                                                                       to the AD9832 are independent and separately pinned out to
The AD9832 contains functions that make it suitable for                minimize coupling between analog and digital sections of the
modulation applications. The part can be used to perform               device. All analog and digital supplies should be decoupled to
simple modulation, such as FSK, and more complex modulation            AGND and DGND, respectively, with 0.1 F ceramic capacitors
schemes, such as GMSK and QPSK, can also be implemented                in parallel with 10 F tantalum capacitors. To achieve the best
using the AD9832. In an FSK application, the two frequency             from the decoupling capacitors, they should be placed as close
registers of the AD9832 are loaded with different values; one          as possible to the device, ideally right up against the device. In
frequency represents the space frequency while the other represents    systems where a common supply is used to drive both the AVDD
the mark frequency. The digital data stream is fed to the FSELECT      and DVDD of the AD9832, it is recommended that the AVDD
pin, which causes the AD9832 to modulate the carrier frequency         supply of the system be used. This supply should have the
between the two values.                                                recommended analog supply decoupling between the AVDD
                                                                       pins of the AD9832 and AGND and the recommended digital
The AD9832 has four phase registers; this enables the part to          supply decoupling capacitors between the DVDD pins and DGND.
perform PSK. With phase shift keying, the carrier frequency is
phase shifted, the phase being altered by an amount which is           INTERFACING THE AD9832 TO MICROPROCESSORS
related to the bit stream being input to the modulator. The
presence of four shift registers eases the interaction needed          The AD9832 has a standard serial interface that allows the part
between the DSP and the AD9832.                                        to interface directly with several microprocessors. The device
                                                                       uses an external serial clock to write the data/control information
The AD9832 is also suitable for signal generator applications.         into the device. The serial clock can have a frequency of 20 MHz
With its low current consumption, the part is suitable for             maximum. The serial clock can be continuous, or it can idle
applications where it can be used as a local oscillator. In addition,  high or low between write operations. When data/control
the part is fully specified for operation with a 3.3 V 10%           information is being written to the AD9832, FSYNC is taken
power supply. Therefore, in portable applications where current        low and held low while the 16 bits of data are being written into
consumption is an important issue, the AD9832 is perfect.              the AD9832. The FSYNC signal frames the 16 bits of information
                                                                       being loaded into the AD9832.
GROUNDING AND LAYOUT
                                                                       AD9832 TO ADSP-2101 INTERFACE
The printed circuit board (PCB) that houses the AD9832
should be designed so that the analog and digital sections are         Figure 28 shows the serial interface between the AD9832 and
separated and confined to certain areas of the board. This             the ADSP-2101. The ADSP-2101 should be set up to operate
facilitates the use of ground planes that can be easily separated.     in SPORT transmit alternate framing mode (TFSW = 1). The
A minimum etch technique is generally best for ground planes           ADSP-2101 is programmed through the SPORT control register
because it gives the best shielding. Digital and analog ground         and should be configured as follows: internal clock operation
planes should only be joined in one place. If the AD9832 is the        (ISCLK = 1), active low framing (INVTFS = 1), 16-bit word
only device requiring an AGND-to-DGND connection, the                  length (SLEN = 15), internal frame sync signal (ITFS = 1),
ground planes should be connected at the AGND and DGND                 and a frame sync for each write operation (TFSR = 1) must
pins of the AD9832. If the AD9832 is in a system where multiple        be generated. Transmission is initiated by writing a word to the
devices require AGND-to-DGND connections, the connection               Tx register after SPORT is enabled. The data is clocked out on
should be made at one point only, a star ground point that             each rising edge of the serial clock and clocked into the AD9832
should be established as close as possible to the AD9832.              on the SCLK falling edge.

Avoid running digital lines under the device as these couple           ADSP-2101*  AD9832*
noise onto the die. The analog ground plane should be allowed
to run under the AD9832 to avoid noise coupling. The power               TFS       FSYNC
supply lines to the AD9832 should use as large a track as possible         DT      SDATA
to provide low impedance paths and reduce the effects of glitches                  SCLK
on the power supply line. Fast switching signals, such as clocks,      SCLK
should be shielded with digital ground to avoid radiating noise
to other sections of the board. Avoid crossover of digital and analog  *ADDITIONAL PINS OMITTED FOR CLARITY.            09090-028
signals. Traces on opposite sides of the board should run at right
angles to each other, which reduces the effects of feedthrough                Figure 28. ADSP-2101 to AD9832 Interface
through the board. A microstrip technique is by far the best,
but it is not always possible with a double-sided board. In this
technique, the component side of the board is dedicated to
ground planes, while signals are placed on the other side.

            Rev. E | Page 19 of 28
AD9832                                                                                              Data Sheet

AD9832 TO 68HC11/68L11 INTERFACE                                      write operation is initiated to transmit the second byte of data.
                                                                      P3.3 is taken high following the completion of the second write
Figure 29 shows the serial interface between the AD9832 and           operation. SCLK should idle high between the two write operations.
the 68HC11/68L11 microcontroller. The microcontroller is              The 80C51/80L51 outputs the serial data in a format that has
configured as the master by setting bit MSTR in the SPCR to 1,        LSB first. The AD9832 accepts MSB first (the 4 MSBs being the
which provides a serial clock on SCK while the MOSI output            control information, the next 4 bits being the address, while the
drives the serial data line SDATA. Because the microcontroller does   8 LSBs contain the data when writing to a destination register).
not have a dedicated frame sync pin, the FSYNC signal is derived      Therefore, the transmit routine of the 80C51/80L51 must consider
from a port line (PC7). The setup conditions for correct operation    this format and rearrange the bits so that the MSB is output first.
of the interface are as follows: SCK idles high between write
operations (CPOL = 0), and data is valid on SCK falling edge          80C51/80L51*  AD9832*
(CPHA = 1). When data is transmitted to the AD9832, the FSYNC
line is taken low (PC7). Serial data from the 68HC11/68L11 is         P3.3          FSYNC
transmitted in 8-bit bytes with only 8 falling clock edges occurring  RxD           SDATA
in the transmit cycle. Data is transmitted MSB first. To load         TxD           SCLK
data into the AD9832, PC7 is held low after the first 8 bits are
transferred and a second serial write operation is performed to       *ADDITIONAL PINS OMITTED FOR CLARITY.            09090-030
the AD9832. Only after the second 8 bits have been transferred
should FSYNC be taken high again.                                          Figure 30. 80C51/80L51 to AD9832 Interface

68HC11/68L11*  AD9832*                                                AD9832 TO DSP56002 INTERFACE

         PC7   FSYNC                                                  Figure 31 shows the interface between the AD9832 and the
        MOSI   SDATA                                                  DSP56002. The DSP56002 is configured for normal mode
         SCK   SCLK                                                   asynchronous operation with a gated internal clock (SYN = 0,
                                                                      GCK = 1, SCKD = 1). The frame sync pin is generated internally
                  *ADDITIONAL PINS OMITTED FOR CLARITY.09090-029      (SC2 = 1), the transfers are 16-bits wide (WL1 = 1, WL0 = 0),
                                                                      and the frame sync signal frames the 16 bits (FSL = 0). The
                  Figure 29. 68HC11/68L11 to AD9832 Interface         frame sync signal is available on Pin SC2, but it needs to be
                                                                      inverted before being applied to the AD9832. The interface to the
AD9832 TO 80C51/80L51 INTERFACE                                       DSP56000/DSP56001 is similar to that of the DSP56002.

Figure 30 shows the serial interface between the AD9832 and           DSP56002*     AD9832*
the 80C51/80L51 microcontroller. The microcontroller operates
in Mode 0 so that TXD of the 80C51/80L51 drives SCLK of the           SC2           FSYNC
AD9832, while RXD drives the serial data line SDATA. The FSYNC        STD           SDATA
signal is again derived from a bit programmable pin on the port       SCK           SCLK
(P3.3 being used in the diagram). When data is transmitted to
the AD9832, P3.3 is taken low. The 80C51/80L51 transmits data         *ADDITIONAL PINS OMITTED FOR CLARITY.            09090-031
in 8-bit bytes; therefore, only 8 falling SCLK edges occur in each
cycle. To load the remaining 8 bits to the AD9832, P3.3 is held              Figure 31. AD9832 to DSP56002 Interface
low after the first 8 bits have been transmitted and a second

                                             Rev. E | Page 20 of 28
Data Sheet                                                                                           AD9832

EVALUATION BOARD                                                                        Figure 33. AD9832 Evaluation Software

SYSTEM DEMONSTRATION PLATFORM                                     The DDS evaluation kit includes a populated, tested AD9832
                                                                  PCB. Software is available with the evaluation board that allows
The system demonstration platform (SDP) is a hardware and         the user to easily program the AD9832. The schematics of the
software evaluation tool for use in conjunction with product      AD9832 evaluation board are shown in Figure 34 and Figure 35.
evaluation boards. The SDP board is based on the Blackfin BF527  The software runs on any IBM-compatible PC that has Microsoft
processor with USB connectivity to the PC through a USB 2.0 high  Windows 95, Windows 98, Windows ME, Windows 2000 NT,
speed port.                                                       or Windows 7 installed.
                                                                  Additional details can be found in the EVAL-AD9832SDZ data
Note that the SDP board is sold separately from the AD9832        sheet that is available on the software CD and on the AD9832
evaluation board.                                                 product page.

AD9832 TO SPORT INTERFACE                                         XO vs. EXTERNAL CLOCK

The Analog Devices SDP board has a SPORT serial port that is      The AD9832 can operate with master clocks up to 25 MHz. A
used to control the serial inputs to the AD9832. The connections  25 MHz general oscillator is included on the evaluation board.
are shown in Figure 32.                                           However, this oscillator can be removed and, if required, an
                                                                  external CMOS clock can be connected to the part.
    SPORT_TFS     AD9832  02705-039                               Two options for the general oscillator are
SPORT_TSCLK                                                                                                                                                                                                                                                                   09090-040 AEL 301 series crystals oscillators (AEL Crystals, Ltd.)
               FSYNC                                              SG-310SCN oscillators (Epson Toyocom Corporation)
   SPORT_DTO   SCLK
               SDATA                                              POWER SUPPLY

                   ADSP-BF527                                     Power to the AD9832 evaluation board can be provided from
                                                                  a USB connector or externally through pin connections. The
                         Figure 32. SDP to AD9832 Interface       power leads should be twisted to reduce ground loops.

The AD9832 evaluation board allows designers to evaluate the
high performance AD9832 DDS modulator with a minimum of
effort. The GUI interface for the AD9832 evaluation board is
shown in Figure 33.

                          Rev. E | Page 21 of 28
AD9832                                                                             Data Sheet

EVALUATION BOARD SCHEMATICS

                                                                                   09090-034

                             Figure 34. AD9832 Evaluation Board Schematic, Part A
                                                  Rev. E | Page 22 of 28
Data Sheet                                                                                        AD9832

                                                                                       09090-035

            Figure 35. AD9832 Evaluation Board Schematic, Part B--J1 Header Connector
                                                Rev. E | Page 23 of 28
AD9832                                                                                 Data Sheet

EVALUATION BOARD LAYOUT

                                                                            09090-036

                         Figure 36. AD9832 Evaluation Board Component Side

                                                                            09090-037

                         Figure 37. AD9832 Evaluation Board Silkscreen

                                                                            09090-038

                         Figure 38. AD9832 Evaluation Board Solder Side
                                          Rev. E | Page 24 of 28
Data Sheet                                                                                         AD9832

ORDERING INFORMATION

BILL OF MATERIALS

Table 14.

Reference Designator    Description                                                Manufacturer    Part Number
                                                                                   Murata          GRM188R71H104KA93D
C1, C3, C5, C6, C11, C12, C13 0.1 F, 10%, 50 V, X7R, ceramic capacitor           Kemet           C0603C103K5RACTU
                                                                                   AVX             TAJA106K010R
C7                      0.01 F, 10%, 10 V, 0603, X5R, capacitor                  Yageo           CC0603ZRY5V6BB105
                                                                                   Multicomp       B0603R104KCT
C2, C4                  10 F, 10%,10 V, SMD tantalum capacitor                   Tyco            1-1337482-0

C8,C9                   1 F, 10%,10 V,Y5V, 0603, ceramic capacitor               Vero            20-313137

C10                     0.1 F, 10%, 16 V, X7R, 0603, capacitor                   Not applicable  Not applicable
                        Straight PCB mount SMB jack, 50                            HRS (Hirose)    FX8-120S-SV(21)
CLK1, FSEL1, IOUT,                                                                 Campden         CTB5000/2
PSEL11, REFIN, PSEL01                                                              Harwin          M20-9990345 and M7567-05
                                                                                   Harwin          M20-9990246
FSYNC, IOUT_, MCLK , SCLK, Red test point                                          Multicomp       MC 0.063W 0603 10K
SDATA                                                                              Multicomp       MC 0.063W 0603 50r
                                                                                   Multicomp       MC 0.063W 0603 6K8
G2                      Copper short                                               Multicomp       MC 0.063W 0603 200r
                                                                                   Multicomp       MC 0.063W 0603 1% 100K
J1                      120-way connector, 0.6 mm pitch receptacle                 Multicomp       MC 0.063W 0603 0r

J2, J3                  2-pin terminal block (5 mm pitch)                          Multicomp       MC 0.063W 0603 330KR
                                                                                   Analog Devices  AD9832BRUZ
LK3, LK5, LK6           3-pin SIL header and shorting link                         Micro Chip      24LC32A-I/MS
                                                                                   Analog Devices  ADP3301ARZ-3.3
LK1                     2-pin SIL header and shorting link                         AEL Crystals    AEL301 series
R71, R81, R91           10 k, 1%, 0603, SMD resistor
R121                    50 , 1%, 0603, SMD resistor

R14                     3.9 k, 1%, SMD resistor

R15                     300 , 1%, SMD resistor

R17,R18                 100 K, 1%, SMD resistor
                        0 , 1%, 0603, SMD resistor
R1, R21, R3, R41, R61,
R5, R111, R10,R162

R13                     330 k, 5%, SMD resistor

U4                      45 mW power, 3 V to 5.5 V, 25 MHz complete DDS

U1                      32K I2C serial EEPROM 8-lead MSOP

U5                      High accuracy anyCAP 100 mA low dropout linear regulator

Y2                      25 MHz, 3 mm 2 mm SMD clock oscillator

1 Do not install.
2DNP

                                                     Rev. E | Page 25 of 28
AD9832                                                                                                 Data Sheet
OUTLINE DIMENSIONS
                                                                                                      Package Option
                                               5.10                                                   RU-16
                                               5.00                                                   RU-16
                                               4.90                                                   RU-16
                                                                                                      RU-16
                                   16                       9                                         RU-16

                            4.50                                 6.40
                            4.40                                 BSC
                            4.30
                                                            8
                                           1

                            PIN 1

                                                            1.20

                            0.15                            MAX
                                                                           0.20
                            0.05
                                                                       0.09                     0.75

                                                     0.30                           8          0.60

                                  0.65               0.19 SEATING                   0          0.45
                                  BSC                          PLANE

                                               COPLANARITY

                                               0.10

                                               COMPLIANT TO JEDEC STANDARDS MO-153-AB

                                  Figure 39. 16-Lead Thin Shrink Small Outline Package [TSSOP]
                                                                  (RU-16)

                                                   Dimensions shown in millimeters

ORDERING GUIDE              Temperature Range  Package Description
                            -40C to +85C     16-Lead Thin Shrink Small Outline Package [TSSOP]
Model1                      -40C to +85C     16-Lead Thin Shrink Small Outline Package [TSSOP]
AD9832BRU                   -40C to +85C     16-Lead Thin Shrink Small Outline Package [TSSOP]
AD9832BRU-REEL7             -40C to +85C     16-Lead Thin Shrink Small Outline Package [TSSOP]
AD9832BRUZ                  -40C to +85C     16-Lead Thin Shrink Small Outline Package [TSSOP]
AD9832BRUZ-REEL                                Evaluation Board
AD9832BRUZ-REEL7
EVAL-AD9832SDZ

1 Z = RoHS Compliant Part.

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Data Sheet                          AD9832
NOTES

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AD9832                                                                                                          Data Sheet
NOTES

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                                                                      D09090-0-2/13(E)

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