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EVAL-AD7280AEDZ

器件型号:EVAL-AD7280AEDZ
器件类别:开发板_开发套件_开发工具   
厂商名称:ADI [Analog Devices Inc]
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器件描述

RF Modules XBee-PRO, S2C Digi Mesh 2.4, TH, RPSMA

参数

产品属性属性值
产品种类:
Product Category:
Power Management IC Development Tools
制造商:
Manufacturer:
Analog Devices Inc.
RoHS:YES
产品:
Product:
Evaluation Boards
类型:
Type:
Battery Management
工具用于评估:
Tool Is For Evaluation Of:
AD7280A
Input Voltage:8 V to 30 V
Output Voltage:5.2 V
封装:
Packaging:
Bulk
商标:
Brand:
Analog Devices
Description/Function:Lithium lon battery monitoring system
用于:
For Use With:
AD7280A
接口类型:
Interface Type:
SPI
最大工作温度:
Maximum Operating Temperature:
+ 105 C
最小工作温度:
Minimum Operating Temperature:
- 40 C
Output Current:5 mA
系列:
Series:
AD7280A
工厂包装数量:
Factory Pack Quantity:
1
单位重量:
Unit Weight:
7.054792 oz

EVAL-AD7280AEDZ器件文档内容

                                                                                   Lithium                 Ion Battery Monitoring System

                                                                                                                                                                                                      AD7280A

FEATURES                                                                                                            FUNCTIONAL BLOCK DIAGRAM

12-bit ADC, 1 μs per channel conversion time                                                                                       SCLKhi         SDOhi  ALERThi              CNVSThi

6 analog input channels, common-mode                                                                                      VDD              SDIhi                  CShi  PDhi           CB1  CB2  CB3  CB4  CB5  CB6

range 0.5 V to 27.5 V

6 auxiliary ADC inputs                                                                                                                     DAISY-CHAIN                                           CELL

±1.6 mV cell voltage accuracy                                                                              VIN6                            INTERFACE                                   BALANCING

On-chip voltage regulator                                                                                  VIN5                                                                             INTERFACE

                                                                                                           VIN4           HV

Cell balancing interface                                                                                   VIN3           MUX              AD7280A

                                                                                                           VIN2                                                                        REGULATOR                     VREG

Daisy-chain interface                                                                                      VIN1                                                                                                      DGND

Internal reference: ±3 ppm/oC                                                                              VIN0

1.8 μA power-down current                                                                                  AUX6                                                                        12-BIT ADC                    DVCC

                                                                                                           AUX5                                                                                                      AVCC

High input impedance                                                                                       AUX4           LV                                                                                         VDRIVE

Serial interface with alert function                                                                       AUX3           MUX

                                                                                                           AUX2                                          CLOCK                         CONTROL LOGIC

1 SPI interface for up to 48 channels                                                                      AUX1                                                                        AND SELF-TEST

CRC protection on read and write commands                                                                                                                                                                            SCLK

On-chip registers for channel sequencing                                                                   AUXTERM                                                                                                   SDI

                                                                                                           VREF                                                                        LIMIT REG                     SDO

VDD operating range: 8 V to 30 V                                                                                                           2.5V                                        SQN LOGIC                     ALERT

Temperature range: −40°C to +105°C                                                                         CREF                            REF                                         DATA MEMORY                   CS

                                                                                                           REFGND                                                                      SPI INTERFACE                 PD

48-lead LQFP                                                                                                                                                                                                         CNVST

Qualified for automotive applications                                                                                                                                                                                MASTER

APPLICATIONS                                                                                                                  VSS  AGND                                                SDOlo     ALERTlo                     09435-001

Lithium ion battery monitoring                                                                                                                                    Figure      1.

Electric and hybrid electric vehicles

Power supply backup

Power tools

GENERAL DESCRIPTION

The AD7280A1 contains all the functions required for general-                                              The AD7280A includes on-chip registers that allow a sequence

purpose monitoring of stacked lithium ion batteries as used in                                             of channel measurements to be programmed to suit the application

hybrid electric vehicles, battery backup applications, and power                                           requirements.

tools. The part has multiplexed cell voltage and auxiliary ADC                                             The AD7280A also includes a dynamic alert function that can

measurement channels for up to six cells of battery management.                                            detect whether the cell voltages or auxiliary ADC inputs exceed

An internal ±3 ppm/°C reference is provided that allows a cell                                             an upper or lower limit defined by the user. The AD7280A has

voltage accuracy of ±1.6 mV. The ADC resolution is 12 bits and                                             cell balancing interface outputs designed to control external FET

allows conversion of up to 48 cells within 7 μs.                                                           transistors to allow discharging of individual cells.

The AD7280A operates from a single VDD supply that has a                                                   The AD7280A includes a built-in self-test feature that internally

range of 8 V to 30 V (with an absolute maximum rating of                                                   applies a known voltage to the ADC inputs.

33 V). The part provides six differential analog input channels                                            A daisy-chain interface allows up to eight parts to be stacked

to accommodate large common-mode signals across the full                                                   without the need for individual device isolation.

VDD range. Each channel allows an input signal range, VIN(+)

− VIN(−), of 1 V to 5 V. The input pins assume a series stack of                                           The AD7280A requires only one supply pin that accepts 6.9 mA

six cells. In addition, the part includes six auxiliary ADC input                                          under normal operation while converting at 1 MSPS.

channels that can be used for temperature measurement or                                                   All this functionality is provided in a 48-lead LQFP package

system diagnostics.                                                                                        operating over a temperature range of −40°C to +105°C.

1 Patents pending.

Rev. 0

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responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other     One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

rights of third parties that may result from its use. Specifications subject to change without notice. No  Tel: 781.329.4700                                                                               www.analog.com

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Last Content Update: 02/23/2017

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                                                            •  PCN-PDN Information

EVALUATION KITS                                             •  Quality And Reliability

•  AD7280A Evaluation Board                                 •  Symbols and Footprints

DOCUMENTATION                                               DISCUSSIONS

Data Sheet                                                  View all AD7280A EngineerZone Discussions.

•  AD7280A: Lithium Ion Battery Monitoring System Data

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•  UG-252: Evaluation Board for the AD7280A Lithium Ion

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AD7280A

TABLE OF CONTENTS

Features .............................................................................................. 1  Register Map ................................................................................... 28

Applications....................................................................................... 1      Cell Voltage Registers ................................................................ 28

Functional Block Diagram .............................................................. 1                  Auxiliary ADC Registers ........................................................... 28

General Description ......................................................................... 1            Self-Test Register ........................................................................ 28

Revision History ............................................................................... 2         Control Register ......................................................................... 28

Specifications..................................................................................... 3      Cell Overvoltage Register.......................................................... 29

Power Specifications .................................................................... 5                Cell Undervoltage Register ....................................................... 30

Timing Specifications .................................................................. 6                 AUX ADC Overvoltage Register.............................................. 30

Absolute Maximum Ratings............................................................ 7                     AUX ADC Undervoltage Register ........................................... 30

Thermal Resistance ...................................................................... 7                Alert Register .............................................................................. 30

ESD Caution.................................................................................. 7            Cell Balance Register ................................................................. 30

Pin Configuration and Function Descriptions............................. 8                                 CBx Timer Registers .................................................................. 30

Typical Performance Characteristics ........................................... 11                         PD Timer Register...................................................................... 31

Terminology .................................................................................... 14        Read Register .............................................................................. 31

Theory of Operation ...................................................................... 15              CNVST Control Register........................................................... 31

Circuit Information.................................................................... 15                 Serial Interface ................................................................................ 32

Converter Operation.................................................................. 15                   Writing to the AD7280A ........................................................... 32

Analog Input Structure .............................................................. 16                   Reading from the AD7280A ..................................................... 33

Transfer Function ....................................................................... 16               Daisy-Chain Interface .................................................................... 34

Typical Connection Diagrams .................................................. 17                          Addressing the AD7280A While Reading Back Conversion

Reference ..................................................................................... 19         or Register Data .......................................................................... 34

Converting Cell Voltages and Auxiliary ADC Inputs ........... 19                                           Initializing the AD7280A .......................................................... 34

Converting Cell Voltages and Auxiliary ADC Inputs                                                          Write Acknowledge .................................................................... 35

in a Chain of AD7280As............................................................ 21                      Cyclic Redundancy Check ........................................................ 35

Conversion Window .................................................................. 22                    Examples of Interfacing with the AD7280A............................... 38

Self-Test Conversion .................................................................. 22                 Convert and Readback Routine ............................................... 38

Connection of Fewer Than Six Voltage Cells ............................. 22                                Examples...................................................................................... 38

Auxiliary ADC Inputs................................................................ 23                    EMC Guidelines ............................................................................. 44

Power Requirements .................................................................. 23                   Schematic and Layout Guidelines ............................................ 44

Power-Down ............................................................................... 24              Operation in a Noisy Environment ......................................... 44

Power-Up Time........................................................................... 25                Software Flowchart .................................................................... 45

Cell Balancing Outputs.............................................................. 25                    Outline Dimensions ....................................................................... 46

Alert Output ................................................................................ 27           Ordering Guide .......................................................................... 46

                                                                                                           Automotive Products ................................................................. 46

REVISION HISTORY

4/11—Revision 0: Initial Version

                                                   Rev. 0 | Page 2 of 48
                                                                                                                                        AD7280A

SPECIFICATIONS

VDD = 8 V to 30 V, VSS = 0 V, DVCC  =  AVCC  =  VREG,  VDRIVE  = 2.7 V   to  5.5  V, TA =   −40°C to +105°C,  unless otherwise noted.

Table 1.

Parameter                                       Min            Typ                Max         Unit            Test Conditions/Comments

DC ACCURACY (VIN0 TO VIN6)1

Resolution                                      12                                            Bits            No missing codes

Integral Nonlinearity                                          ±1                             LSB

Differential Nonlinearity                                      ±0.8                           LSB

Offset Error                                                   ±1                             LSB

Offset Error Match                                             1                              LSB

Gain Error                                                     ±1                             LSB

Gain Error Match                                               1                              LSB

ADC Unadjusted Error2, 3                                       ±1.2                           mV

Total Unadjusted Error4, 5                                                        ±9          mV              VIN range6 = 1 V to 4.1 V, −10°C to +85°C

                                                                                  ±10         mV              VIN range6 = 1 V to 4.1 V, −40°C to +85°C

                                                               ±1.6               ±14.5       mV              VIN range6 = 1 V to 4.1 V, −40°C to +105°C

CELL VOLTAGE INPUTS (VIN0 TO VIN6)

Pseudo Differential Input Voltage

VIN(x) − VIN(x − 1)                             1                                 2 × VREF    V

Absolute Input Voltage                          VCM −  VREF                       VCM + VREF  V

Common-Mode Input Voltage                       0.5                               27.5        V

Static Leakage Current7                                        ±5                 ±70         nA

Dynamic Leakage Current7                                                          ±3          nA              CNVST pulse every 100 ms

Input Capacitance                                              15                             pF

DC ACCURACY (AUX1 TO AUX6)1, 8

Resolution                                      12                                            Bits            No missing codes

Integral Nonlinearity                                          ±1                             LSB

Differential Nonlinearity                                      ±0.8                           LSB

Offset Error                                                   ±2                             LSB

Offset Error Match                                             2                              LSB

Gain Error                                                     ±2                             LSB

Gain Error Match                                               2                              LSB

ADC Unadjusted Error9                                          ±1.2                           mV

Total Unadjusted Error10                                                          ±20         mV              −40°C to +85°C

                                                               ±1.6               ±22         mV              −40°C to +105°C

AUXILIARY ADC INPUTS (AUX1 TO AUX6)

Input Voltage Range                             0                                 2 × VREF    V

Static Leakage Current7                                        ±15                            nA

Dynamic Leakage Current7                                                          ±3          nA              CNVST pulse every 100 ms

Input Capacitance                                              15                             pF

REFERENCE

Reference Voltage                               2.494          2.5                2.506       V               −40°C to +85°C

                                                2.494          2.5                2.509       V               −40°C to +105°C

Reference Voltage Temperature                                  ±3                 ±15         ppm/°C          −40°C to +85°C

Coefficient

                                                               ±11                            ppm/°C          −40°C to +105°C

Output Voltage Hysteresis                                      50                             ppm             −40°C to +105°C

Long-Term Drift                                                150                            ppm/1000

                                                                                              hours

Line Regulation                                                ±5                             ppm/V

Turn-On Settling Time11, 12                                    5.5                10          ms              VREG = 1 μF, VREF = 1 μF, CREF = 100 nF

                                                                   Rev.  0 | Page 3 of 48
AD7280A

Parameter                             Min                      Typ                              Max             Unit   Test Conditions/Comments

REGULATOR OUTPUT (VREG)

Input Voltage Range                   8                                                         30              V

Output Voltage, VREG13                4.9                      5.2                              5.5             V      5 mA external load

Output Current14                                                                                5               mA

Line Regulation                                                0.5                                              mV/V

Load Regulation                                                2.5                                              mV/mA

Internal Short Protection Limit                                25                                               mA     For a 10 Ω short

CELL BALANCING OUTPUTS15

Output High Voltage, VOH              VREG − 1                 5                                VREG + 0.2      V      ISOURCE = 415 nA

Output Low Voltage, VOL               0                                                                         V

CB1 Output Ramp-Up Time16                                      30                                               μs     For an 80 pF load

CB1 Output Ramp-Down Time17                                    30                                               μs     For an 80 pF load

CB2 to CB6 Output Ramp-Up Time16                               380                                              μs     For an 80 pF load

CB2 to CB6 Output Ramp-Down Time17                             30                                               μs     For an 80 pF load

LOGIC INPUTS

Input High Voltage, VINH              2.4                                                                       V

Input Low Voltage, VINL                                                                         0.4             V

Input Current, IIN                                                                              ±10             μA

Input Capacitance, CIN                                         5                                                pF

LOGIC OUTPUTS

Output High Voltage, VOH              VDRIVE × 0.9                                                              V      ISOURCE = 200 μA

Output Low Voltage, VOL                                                                         0.4             V      ISINK = 200 μA

Floating State Leakage Current                                                                  ±10             μA

Floating State Output Capacitance                              5                                                pF

Output Coding                                                  Straight binary

1 For dc accuracy specifications, the LSB size for cell voltage measurements is (2 × VREF − 1 V)/4096. The LSB size for auxiliary ADC input voltage measurements is (2 × VREF)/4096.

2 ADC unadjusted error includes the INL of the ADC and the gain and offset errors of the VIN0 to VIN6 input channels.

3 The conversion accuracy during cell balancing is decreased due to the activation of the cell balance circuitry. The ADC unadjusted error increases by a factor of 4.

4 Total unadjusted error includes the INL of the ADC and the gain and offset errors of the VIN0 to VIN6 input channels, as well as the reference error, that is, the difference between

the ideal and actual reference voltage and the temperature coefficient of the 2.5 V reference.

5 The conversion accuracy during cell balancing is decreased due to the activation of the cell balance circuitry. The total unadjusted error increases by a factor of 4.

6 For the full analog input range, that is, 1 V to 2 × VREF, the total unadjusted error increases by 20%.

7 The total current measured on the input pins while converting is the sum of the static and dynamic leakage currents. See the Terminology section.

8 Bit D3 of the control register is set to 0 (thermistor termination resistor function is not in use).

9 ADC unadjusted error includes the INL of the ADC and the gain and offset errors of the AUXx input channels.

10 Total unadjusted error includes the INL of the ADC and the gain and offset errors of the AUXx input channels, as well as the reference error, that is, the difference between the

ideal and actual reference voltage and the temperature coefficient of the 2.5 V reference.

11 The turn-on settling time is the time from the rising edge of the PD signal until the conversion result settles to the specified accuracy. This includes the time required

to power up the regulator and the reference. Note that a rising edge on the CNVST input is also required to power up the reference. This rising edge should occur after

the rising edge on PD.

12 Sample tested during initial release to ensure compliance.

13 The regulator output voltage is specified with an external 5 mA load in addition to the current required to drive the AVCC, DVCC, and VDRIVE supplies of the AD7280A.

14 This specification refers to the maximum regulator output current that is available for external use.

15 The CBx outputs can be set to 0 V or VREG with respect to the negative terminal of the cell being balanced.

16 The CB1 to CB6 output ramp-up times are defined from the rising edge of the CS command until the CB output exceeds VREG − 1 V with respect to the negative

terminal of the cell being balanced.

17 The CB1 to CB6 output ramp-down times are defined from the rising edge of the CS command until the CB output falls below 50 mV with respect to the negative

terminal of the cell being balanced.

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POWER SPECIFICATIONS

VDD = 8 V to 30 V, VSS = 0 V, DVCC  =  AVCC  =  VREG,  VDRIVE  = 2.7 V   to  5.5  V, TA    =  −40°C to +105°C,  unless otherwise noted.

Table 2.

Parameter                                       Min            Typ                Max         Unit              Test Conditions/Comments

POWER REQUIREMENTS

VDD                                             8                                 30          V

Master Device

IDD During Conversion                                          5.6                7.3         mA

IDD During Data Readback                                       5.3                7.0         mA

IDD During Cell Balancing                                      5.1                6.8         mA

IDD Software Power-Down                                        2.5                2.9         mA

IDD Full Power-Down Mode                                       1.8                5           μA

Slave Device

IDD During Conversion                                          6.9                8.7         mA

IDD During Data Readback                                       6.5                8.2         mA

IDD During Cell Balancing                                      6.4                8.0         mA

IDD Software Power-Down                                        3.8                4.2         mA

IDD Full Power-Down Mode                                       1.8                5           μA

POWER DISSIPATION

Master Device                                                                                                   VDD = 30 V

During Conversion                                              170                220         mW

During Data Readback                                           160                210         mW

During Cell Balancing                                          155                205         mW

Software Power-Down                                            75                 90          mW

Full Power-Down Mode                                           54                 150         μW

Slave Device                                                                                                    VDD = 30 V

During Conversion                                              210                265         mW

During Data Readback                                           195                250         mW

During Cell Balancing                                          192                240         mW

Software Power-Down                                            115                130         mW

Full Power-Down Mode                                           54                 150         μW

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AD7280A

TIMING SPECIFICATIONS

VDD = 8 V to 30 V, VSS = 0 V, DVCC =      AVCC           =   VREG,   VDRIVE  =  2.7 V  to  5.5  V, TA = −40°C to +105°C, unless otherwise noted.

Table 3.

Parameter1    Min                 Typ                        Max                Unit            Description

tCONV                                                                                           ADC conversion time

              425                 560                        695                ns              −40°C to +85°C

              425                                            720                ns              −40°C to +105°C

tACQ                                                                                            ADC acquisition time, Bits[D6:D5] of the control register set to 00

              340                 400                        465                ns              −40°C to +85°C

              340                                            470                ns              −40°C to +105°C

tACQ                                                                                            ADC acquisition time, Bits[D6:D5] of the control register set to 01

              665                 800                        1010               ns              −40°C to +85°C

              665                                            1030               ns              −40°C to +105°C

tACQ                                                                                            ADC acquisition time, Bits[D6:D5] of the control register set to 10

              1005                1200                       1460               ns              −40°C to +85°C

              1005                                           1510               ns              −40°C to +105°C

tACQ                                                                                            ADC acquisition time, Bits[D6:D5] of the control register set to 11

              1340                1600                       1890               ns              −40°C to +85°C

              1340                                           1945               ns              −40°C to +105°C

tDELAY                            200                        250                ns              Propagation delay between the falling edges of CNVST of adjacent

                                                                                                parts in the daisy chain

tWAIT         5                                                                 μs              Time required between the end of conversions and the beginning

                                                                                                of readback of the conversion results

fSCLK                                                        1                  MHz             Frequency of serial read clock

tQUIET        200                                                               ns              Minimum quiet time required between the end of a serial read and

                                                                                                the start of the next conversion

t1 2          0.4                                            50                 μs              CNVST low pulse

t2            10                                                                ns              CS falling edge to SCLK rising edge

t3                                                           20                 ns              Delay from CS falling edge until SDO is three-state disabled

t4            5                                                                 ns              SDI setup time prior to SCLK falling edge

t5            4                                                                 ns              SDI hold time after SCLK falling edge

t6 3                                                         28                 ns              Data access time after SCLK rising edge

t7            20                                                                ns              SCLK to data valid hold time

t8            0.45  ×      tSCLK                                                ns              SCLK high pulse width

t9            0.45  ×      tSCLK                                                ns              SCLK low pulse width

t10 4         100                                                               ns              CS rising edge to SCLK rising edge

t11                                                          10                 ns              CS rising edge to SDO high impedance

t12           3                                                                 μs              CS high time required between each 32-bit write/read command

1 Sample tested during initial release to ensure compliance. All input signals are specified with tR = tF = 5 ns (10% to 90% of VDRIVE) and timed from a voltage level of 1.6 V.

All timing specifications given are with a 25 pF load capacitance.

2 Maximum allowed CNVST low pulse time to ensure that a software power-down state is not entered when the CNVST pin is not gated.

3 Time required for the output to cross 0.4 V or 2.4 V.

4 t10 applies when using a continuous SCLK. Guaranteed by design.

Timing Diagram

        CS

                           t2                                                                          t8                           t10       t12

        SCLK                   1       2                     3       4                                                          32

              t3                                                 t6                    t7                        t9               t11

        SDO   THREE-STATE         MSB     MSB – 1                                                                                      LSB    THREE-STATE

                           t4                            t5                                                                                                                       09435-020

        SDI                       MSB     MSB – 1                                                                                        LSB

                                                                     Figure 2. Serial Interface Timing Diagram

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ABSOLUTE MAXIMUM RATINGS

TA = 25°C, unless otherwise noted.                                Stresses above those listed under Absolute Maximum Ratings

Table 4.                                                          may cause permanent damage to the device. This is a stress

                                                                  rating only; functional operation of the device at these or any

Parameter                            Rating                       other conditions above those indicated in the operational

VDD to VSS, AGND                     −0.3 V to +33 V              section of this specification is not implied. Exposure to absolute

VSS to AGND, DGND                    −0.3 V to +0.3 V             maximum rating conditions for extended periods may affect

VIN0 to VIN5 Voltage to VSS, AGND    VSS − 0.3 V to VDD + 0.3 V   device reliability.

VIN6 Voltage to VSS, AGND            VDD − 0.3 V to VDD + 1 V     To conform with IPC 2221 industrial standards, it is advisable

CB1 Output to VSS, AGND              −0.3 V to DVCC + 0.3 V       to use conformal coating on the high voltage pins.

CBx Output to VIN(x − 1)1            −0.3 V to VIN(x − 1)1 + 7 V

AUX1 to AUX6 Voltage to VSS, AGND    −0.3 V to AVCC + 0.3 V       THERMAL RESISTANCE

AUXTERM Voltage to VSS, AGND         −0.3 V to AVCC + 0.3 V       θJA is specified for the worst-case conditions, that is, a device

AVCC to VSS, AGND, DGND              −0.3 V to +7 V               soldered in a circuit board for surface-mount packages.

DVCC to AVCC                         −0.3 V to +0.3 V

DVCC to VSS, DGND                    −0.3 V to +7 V               Table 5. Thermal Resistance

VDRIVE to VSS, AGND                  −0.3 V to +7 V               Package Type                 θJA   θJC                   Unit

AGND to DGND                         −0.3 V to +0.3 V             48-Lead LQFP (ST-48)         76.2  17                    °C/W

Digital Input Voltage to VSS, DGND   −0.3 V to VDRIVE + 0.3 V

Digital Output Voltage to VSS, DGND  −0.3 V to VDRIVE + 0.3 V

Input Current to Any Pin Except      ±10 mA                       ESD CAUTION

Supply Pins2

Operating Temperature Range          −40°C to +105°C

Storage Temperature Range            −65°C to +150°C

Junction Temperature                 150°C

Pb-Free Temperature,                 260(+0)°C

Soldering Reflow

ESD                                  2 kV

1 x = 2 to 6.

2 Transient currents of up to 100 mA do not cause SCR latch-up.

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AD7280A

PIN CONFIGURATION AND FUNCTION DESCRIPTIONS

                                                        PDhi  CShi    SCLKhi  SDOhi  CNVSThi  SDIhi  ALERThi  REFGND  VREF  CREF  AUX1  AUX2

                                                        48    47      46      45     44       43     42       41      40    39    38    37

                                              VIN6  1                                                                                          36  AUX3

                                              CB6   2         PIN 1                                                                            35  AUX4

                                              VIN5  3                                                                                          34  AUX5

                                              CB5   4                                                                                          33  AUX6

                                              VIN4  5                                AD7280A                                                   32  AUXTERM

                                              CB4   6                                TOP VIEW                                                  31  AGND

                                              VIN3  7                                (Not to Scale)                                            30  AVCC

                                              CB3   8                                                                                          29  VDRIVE

                                              VIN2  9                                                                                          28  ALERTlo

                                              CB2   10                                                                                         27  ALERT

                                              VIN1  11                                                                                         26  SDO

                                              CB1   12                                                                                         25  SDOlo

                                                        13    14      15      16     17       18     19       20      21    22    23    24

                                                        VIN0  MASTER  PD      VDD    VSS      VREG   DVCC     DGND    CS    SCLK  SDI   CNVST               09435-003

                                                                      Figure 3. Pin Configuration

Table 6.     Pin  Function Descriptions

Pin No.           Mnemonic      Description

1, 3, 5, 7,  9,   VIN6 to VIN0  Analog Input 6 to Analog Input 0. VIN0 should be connected to the base of the series-connected battery cells.

11, 13                          VIN1 should be connected to the top of Cell 1, VIN2 should be connected to the top of Cell 2, and so on (see

                                Figure 28 and Figure 29).

2, 4, 6, 8,       CB6 to CB1    Cell Balance Output 6 to Cell Balance Output 1. These pins provide a voltage output that can be used to supply

10, 12                          the gate drive of an external cell balancing transistor. Each CBx output provides a 0 V or 5 V voltage output

                                referenced to the absolute amplitude of the negative terminal of the battery cell that is being balanced.

14                MASTER        Voltage Input. Connect the MASTER pin of the AD7280A that is connected directly to the DSP/microprocessor

                                to the VDD supply pin through a 10 kΩ resistor. In an application with two or more AD7280As in a daisy chain,

                                the MASTER pins of the remaining AD7280As in the daisy chain should be tied to their respective VSS supply

                                pins through 10 kΩ resistors.

15                PD            Power-Down Input. This input is used to power down the AD7280A. When the AD7280A acts as a master, the

                                PD input is supplied from the DSP/microprocessor. When the AD7280A acts as a slave in a daisy chain, the

                                PD input should be connected to the PDhi output of the AD7280A immediately below it in potential in the

                                daisy chain.

16                VDD           Positive Power Supply Voltage for the High Voltage Analog Input Structure of the AD7280A. The supply must be

                                greater than the minimum voltage of 8 V. VDD can be supplied directly from the cell with the highest potential

                                of the four, five, or six cell battery stacks that the AD7280A is monitoring. The maximum voltage that should

                                be applied between VDD and VSS is 30 V. Place 10 μF and 100 nF decoupling capacitors on the VDD pin.

17                VSS           Negative Power Supply Voltage for the High Voltage Analog Input Structure of the AD7280A. This input should

                                be at the same potential as the AGND/DGND voltage.

18                VREG          Analog Voltage Output, 5.2 V. The internally generated VREG voltage, which provides the supply voltage for

                                the ADC core, is available on this pin for use external to the AD7280A. Place 1 μF and 100 nF decoupling

                                capacitors on the VREG pin.

19                DVCC          Digital Supply Voltage, 4.9 V to 5.5 V. The DVCC and AVCC voltages should ideally be at the same potential.

                                For best performance, it is recommended that the DVCC and AVCC pins be shorted together to ensure that

                                the voltage difference between them never exceeds 0.3 V, even on a transient basis. This supply should be

                                decoupled to DGND. Place 100 nF decoupling capacitors on the DVCC pin. The DVCC supply pin should be

                                connected to the VREG output.

20                DGND          Digital Ground. Ground reference point for all digital circuitry on the AD7280A. The DGND and AGND voltages

                                should ideally be at the same potential and must not be more than 0.3 V apart, even on a transient basis.

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Pin No.   Mnemonic      Description

21        CS            Chip Select Input. The CS input is used to frame the input and output data on the SPI and daisy-chain

                        interfaces. On the master AD7280A device, the CS input is supplied from the DSP/microprocessor. When

                        the AD7280A acts as a slave in a daisy chain, this input should be connected to the CShi output of the

                        AD7280A immediately below it in potential in the daisy chain.

22        SCLK          Serial Clock Input. On the master AD7280A device, the SCLK input is supplied from the DSP/microprocessor.

                        When the AD7280A acts as a slave in a daisy chain, this input should be connected to the SCLKhi output of

                        the AD7280A immediately below it in potential in the daisy chain.

23        SDI           Serial Data Input. Data to be written to the on-chip registers is provided on this input and is clocked into the

                        AD7280A on the falling edge of the SCLK input. On the master AD7280A device, SDI is the data input of the

                        SPI interface. When the AD7280A acts as a slave in a daisy chain, this input accepts data from the SDOhi

                        output of the AD7280A immediately below it in potential in the daisy chain.

24        CNVST         Convert Start Input. The conversion is initiated on the falling edge of CNVST. On the master AD7280A, the

                        CNVST pulse is supplied from the DSP/microprocessor; this input can also be tied to DVCC and the conversion

                        initiated through the serial interface. When the AD7280A acts as a slave in a daisy chain, this input should be

                        connected to the CNVSThi output of the AD7280A immediately below it in potential in the daisy chain.

25        SDOlo         Serial Data Output in Daisy-Chain Mode. On the master AD7280A device, this output should be connected

                        to VSS either directly or through a pull-down, 1 kΩ resistor. When the AD7280A acts as a slave in a daisy chain,

                        this output should be connected to the SDIhi input of the AD7280A immediately below it in potential in the

                        daisy chain.

26        SDO           Serial Data Output. The conversion output data or the register output data is supplied to this pin as a serial

                        data stream. The bits are clocked out on the rising edge of the SCLK input; 32 SCLKs are required to access

                        the data. On the master AD7280A device, the SDO output should be connected to the DSP/microprocessor.

                        The SDO outputs of the remaining AD7280As in the daisy chain should be connected to VSS either directly or

                        through a pull-down, 1 kΩ resistor.

27        ALERT         Digital Output. This flag indicates cell or auxiliary ADC input overvoltage or undervoltage. The ALERT output of

                        the master AD7280A should be connected to the DSP/microprocessor. The ALERT outputs of the remaining

                        AD7280As in the daisy chain should be connected to VSS either directly or through a pull-down, 1 kΩ resistor.

28        ALERTlo       Alert Output in Daisy-Chain Mode. On the master AD7280A, this output should be connected to VSS either

                        directly or through a pull-down, 1 kΩ resistor. When the AD7280A acts as a slave in a daisy chain, this output

                        should be connected to the ALERThi input of the AD7280A immediately below it in potential in the daisy chain.

29        VDRIVE        Logic Power Supply Input. The voltage supplied at this pin determines the voltage at which the SPI interface

                        operates. This pin should be decoupled to DGND. On the master AD7280A device, the voltage range on this

                        pin is 2.7 V to 5.5 V. The VDRIVE voltage can be different from the voltage at AVCC and DVCC, but it should never

                        exceed either by more than 0.3 V. The VDRIVE pin of the remaining AD7280As in the daisy chain should be

                        connected to VREG.

30        AVCC          Analog Supply Voltage for the ADC Core, 4.9 V to 5.5 V. The AVCC and DVCC voltages should ideally be at the

                        same potential. For best performance, it is recommended that the AVCC and DVCC pins be shorted together to

                        ensure that the voltage difference between them never exceeds 0.3 V, even on a transient basis. This supply

                        should be decoupled to AGND. Place 100 nF decoupling capacitors on the AVCC pin. The AVCC supply pin

                        should be connected to the VREG output.

31        AGND          Analog Ground. This pin is the ground reference point for all analog circuitry on the AD7280A. This input should

                        be at the same potential as the base of the series-connected battery cells. The AGND and DGND voltages

                        should ideally be at the same potential and must not be more than 0.3 V apart, even on a transient basis.

32        AUXTERM       Thermistor Termination Resistor Input. If this function is not required in the application, it is recommended

                        that this pin be connected to VREG through a 10 kΩ resistor.

33 to 38  AUX6 to AUX1  Auxiliary, Single-Ended 5 V ADC Inputs. If any of these inputs is not required in the application, it is

                        recommended that the pin be connected to VREG through a 10 kΩ resistor.

39        CREF          Reference Capacitor. A 100 nF decoupling capacitor to REFGND should be placed on this pin.

40        VREF          Reference Output, 2.5 V. The on-chip reference is available on this pin for use external to the AD7280A.

                        A 1 μF decoupling capacitor to REFGND is recommended on this pin.

41        REFGND        Reference Ground. This pin is the ground reference point for the internal band gap reference circuitry on

                        the AD7280A. The REFGND voltage should be at the same potential as the AGND voltage.

42        ALERThi       Alert Input in Daisy-Chain Mode. The alert signal from each AD7280A in the daisy chain is passed through

                        the ALERTlo output and the ALERThi input of each AD7280A in the chain and is supplied to the DSP/micro-

                        processor through the ALERT output of the master AD7280A. This input should be connected to the ALERTlo

                        output of the AD7280A immediately above it in potential in the daisy chain. The AD7280A at the highest

                        potential in the stack does not require an alert input; in this case, the pin should be connected to VDD

                        through a 1 kΩ resistor.

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AD7280A

Pin No.  Mnemonic  Description

43       SDIhi     Serial Data Input in Daisy-Chain Mode. The data from each AD7280A in the daisy chain is passed through the

                   SDOlo output and the SDIhi input of each AD7280A in the chain and is supplied to the DSP/microprocessor

                   through the SDO output of the master AD7280A. This input should be connected to the SDOlo output of the

                   AD7280A immediately above it in potential in the daisy chain. The AD7280A at the highest potential in the

                   stack does not require a serial data input in daisy-chain mode; in this case, the pin should be connected to

                   VDD through a 1 kΩ resistor.

44       CNVSThi   Conversion Start Output in Daisy-Chain Mode. The convert start signal from the DSP/microprocessor supplied

                   to the CNVST input of the master AD7280A is passed through each AD7280A by means of the CNVST input

                   and the CNVSThi output. This output should be connected to the CNVST pin of the AD7280A immediately

                   above it in potential in the daisy chain. The AD7280A at the highest potential in the stack does not require

                   a daisy-chain conversion start output; in this case, the pin should be connected to VDD.

45       SDOhi     Serial Data Output in Daisy-Chain Mode. The serial data input from the DSP/microprocessor supplied to the

                   SDI input of the master AD7280A is passed through each AD7280A by means of the SDI input and the SDOhi

                   output. This output should be connected to the SDI input of the AD7280A immediately above it in potential

                   in the daisy chain. The AD7280A at the highest potential in the stack does not require a daisy-chain serial

                   data output; in this case, the pin should be connected to VDD.

46       SCLKhi    Serial Clock Output in Daisy-Chain Mode. The clock signal from the DSP/microprocessor supplied to the

                   SCLK input of the master AD7280A is passed through each AD7280A by means of the SCLK input and the

                   SCLKhi output. This output should be connected to the SCLK input of the AD7280A immediately above it in

                   potential in the daisy chain. The AD7280A at the highest potential in the stack does not require a daisy-chain

                   serial clock output; in this case, the pin should be connected to VDD.

47       CShi      Chip Select Output in Daisy-Chain Mode. The chip select signal from the DSP/microprocessor supplied to the

                   CS input of the master AD7280A is passed through each AD7280A by means of the CS input and the CShi

                   output. This output should be connected to the CS input of the AD7280A immediately above it in potential

                   in the daisy chain. The AD7280A at the highest potential in the stack does not require a daisy-chain chip

                   select output; in this case, the pin should be connected to VDD.

48       PDhi      Power-Down Output in Daisy-Chain Mode. The power-down signal from the DSP/microprocessor supplied

                   to the PD input of the master AD7280A is passed through each AD7280A by means of the PD input and the

                   PDhi output. This output should be connected to the PD input of the AD7280A immediately above it in

                   potential in the daisy chain. The AD7280A at the highest potential in the stack does not require a daisy-chain

                   power-down output; in this case, the pin should be connected to VDD.

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                                                                                                                                                                                      AD7280A

TYPICAL PERFORMANCE CHARACTERISTICS

          5.5  VDD = 8V                                                                                                     8

               VDD = 10V

          5.4  VDD = 22.5V                                                                                                  7                       SLAVE CURRENTS

               VDD = 29.9V

(V)                                                                                                                         6

          5.3                                                                                                                                       MASTER CURRENTS

VOLTAGE                                                                                                     IDD (mA)        5

          5.2

VREG                                                                                                                        4

          5.1                                                                                                                                                        SLAVE, VDD = 8V

                                                                                                                            3

                                                                                                                                                                     SLAVE, VDD = 10V

          5.0                                                                                                                                                        SLAVE, VDD = 29.9V

                                                                                                                            2                                        MASTER, VDD = 8V

                                                                                                                                                                     MASTER, VDD = 10V

          4.9                                                                                                               1                                        MASTER, VDD = 29.9V

          –40  –20        0  20  40            60    80         100      09435-102                                          –40         –20   0     20     40         60          80    100      09435-105

                             TEMPERATURE (°C)                                                                                                       TEMPERATURE (°C)

          Figure 4. VREG vs. Temperature for Different Supply Voltages,                                                           Figure 7. IDD During Cell Balancing vs. Temperature

                    VREG Connected to AVCC and DVCC                                                                                          for Different Supply Voltages

          5.5  VDD = 8V                                                                                                     8                                        SLAVE, VDD =       8V

               VDD = 10V                                                                                                                                             SLAVE, VDD =       10V

          5.4  VDD = 22.5V                                                                                                  7                                        SLAVE, VDD =       29.9V

               VDD = 29.9V                                                                                                                                           MASTER, VDD        = 8V

                                                                                                                            6                                        MASTER, VDD        = 10V

(V)       5.3                                                                                                                                                        MASTER, VDD        = 29.9V

VOLTAGE                                                                                                     IDD (mA)        5

          5.2

                                                                                                                            4                       SLAVE  CURRENTS

VREG      5.1

                                                                                                                            3                       MASTER CURRENTS

          5.0                                                                                                               2

          4.9                                                            09435-103                                          1                                                                    09435-106

          –40  –20        0  20  40            60    80         100                                                         –40         –20   0     20     40         60          80    100

                             TEMPERATURE (°C)                                                                                                       TEMPERATURE (°C)

          Figure 5. VREG vs. Temperature for Different Supply Voltages,                                                     Figure 8. IDD During Software Power-Down vs. Temperature

          VREG Connected to AVCC and DVCC, 5 mA External Load                                                                                for Different Supply Voltages

          8                                                                                                 10,000

                                                                                                                                                          9149

                             SLAVE CURRENTS

          7

                                                                                                            OF OCCURRENCES  8000

          6                  MASTER CURRENTS

IDD (mA)  5                                                                                                                 6000

          4                                                                                                                 4000

          3                          SLAVE, VDD = 8V                                                        NUMBER

                                     SLAVE, VDD = 10V

                                     SLAVE, VDD = 29.9V                                                                     2000

          2                          MASTER, VDD = 8V

                                     MASTER, VDD = 10V                                                                                              460         386

                                     MASTER, VDD = 29.9V                                                                                      5

          1                                                              09435-104                                          0                                                                    09435-107

          –40  –20        0  20  40            60    80         100                                                               2660  2661  2662  2663  2664  2665        2666  2667  2668

                             TEMPERATURE (°C)                                                                                                             CODE

               Figure 6. IDD During Conversion vs. Temperature                                                                    Figure 9. Histogram of Codes for 10,000 Samples,

                    for Different Supply Voltages                                                                                             Odd Cell Voltage Channels

                                                                                    Rev. 0 | Page 11 of 48
AD7280A

10,000                                                                                                                                                                                PART 1      PART 2         PART 3

                                                               8870                                                                                                       2.508       PART 4      PART 5         PART 6

                                                                                                                                                                                      PART 7      PART 8         PART 9

NUMBER OF OCCURRENCES  8000                                                                                                                                               2.506       PART 10     PART 11        PART 12

                       6000                                                                                                           VREF VOLTAGE (V)                    2.504

                                                                                                                                                                          2.502

                       4000

                                                                                                                                                                          2.500

                       2000                                                                                                                                               2.498

                                                         956

                                                7                    167                                                                                                  2.496

                       0                                                                             09435-108                                                            –40         –20      0  20       40       60    80           100  09435-111

                              2660  2661      2662       2663  2664  2665      2666  2667      2668

                                                               CODE                                                                                                                               TEMPERATURE (°C)

                              Figure 10. Histogram of Codes for 10,000 Samples,                                                                                                  Figure 13. VREF vs. Temperature for Different Parts

                                          Even Cell Voltage Channels

10,000                                                                                                                                                                    7.5                         VDD = 8V

                                                               9072                                                                                                                                   VDD = 10V

                                                                                                                                                                          6.0                         VDD = 16.8V

NUMBER OF OCCURRENCES  8000                                                                                                                  TOTAL UNADJUSTED ERROR (mV)                              VDD = 22.5V

                                                                                                                                                                          4.5                         VDD = 29.9V

                       6000                                                                                                                                               3.0

                                                                                                                                                                          1.5

                       4000                                                                                                                                               0

                                                                                                                                                                          –1.5

                       2000

                                                         692                                                                                                              –3.0

                                                                     236

                       0                                                                             09435-109                                                            –4.5                                                              09435-214

                              2942  2943  2944     2945  2946  2947  2948  2949  2950    2951  2952                                                                              –40  –20      0  20       40       60    80           100

                                                               CODE                                                                                                                               TEMPERATURE (°C)

                              Figure 11. Histogram of Codes for 10,000 Samples,                                                       Figure 14. Total Unadjusted Error for Even Cell Voltage Channels (Absolute

                                                   Auxiliary Channels                                                                                                            Value) vs. Temperature for Different Supply Voltages

                       2.508                                                                                                                                              7.5                         VDD = 8V

                       2.507        VDD = 8V

                                    VDD = 10V                                                                                                                             6.0                         VDD = 10V

                       2.506        VDD = 16.8V                                                                                              (mV)                                                     VDD = 16.8V

                                    VDD = 22.5V                                                                                                                                                       VDD = 22.5V

                       2.505        VDD = 29.9V                                                                                              UNADJUSTED ERROR             4.5                         VDD = 29.9V

VREF VOLTAGE (V)       2.504

                                                                                                                                                                          3.0

                       2.503

                       2.502                                                                                                                                              1.5

                       2.501

                                                                                                                                                                          0

                       2.500

                       2.499                                                                                                                 TOTAL                        –1.5

                       2.498

                                                                                                                                                                          –3.0

                       2.497

                       2.496                                                                         09435-212                                                            –4.5                                                              09435-215

                       –40          –20         0        20    40          60        80        100                                                                               –40  –20      0  20       40       60    80           100

                                                    TEMPERATURE (°C)                                                                                                                              TEMPERATURE (°C)

                       Figure 12. VREF vs. Temperature for Different Supply Voltages                                                  Figure 15. Total Unadjusted Error for Odd Cell Voltage Channels (Absolute

                                                                                                                                                                                 Value) vs. Temperature for Different Supply Voltages

                                                                                                                Rev.  0  |  Page  12  of 48
                                                                                                                                                                                                    AD7280A

             7.5                          VDD = 8V

                                          VDD = 10V                                                                                  5

             6.0                          VDD = 16.8V

(mV)                                      VDD = 22.5V

ERRO R       4.5                          VDD = 29.9V                                                                                4

             3.0                                                                                                     (V)

UNADJUSTED                                                                                                           VOLTAGE         3

             1.5

             0                                                                                                                       2

TOTAL        –1.5

                                                                                                                                     1                                                                   PD

             –3.0                                                                                                                                                                                        VREG

                                                                                                                                     0                                                                   VREF

             –4.5                                                               09435-216                                                 0         2               4             6           8                10   09435-117

                –40  –20       0      20  40           60       80    100

                                  TEMPERATURE (°C)                                                                                                                     TIME (ms)

Figure 16. Total Unadjusted Error for Auxiliary Channels (Absolute Value)                                                Figure           19.  Power-Up  Time,  10  μF Capacitor     on  the  VREF  and  VREG Pins

                     vs. Temperature for Different Supply Voltages

             5                                                                                                                       5

             4                                                                                                                       4

                                                                                                                                                                                                         PD

(V)                                                                                                                  (V)                                                                                 VREG

VOLTAGE      3                                                                                                       VOLTAGE         3                                                                   VREF

             2                                                                                                                       2

             1                                                        PD                                                             1

                                                                      VREG

             0                                                        VREF

                                                                                09435-115                                            0                                                                              09435-118

                0         2           4             6           8           10                                                            0         2               4             6           8                10

                                         TIME (ms)                                                                                                                     TIME (ms)

Figure 17. Power-Up Time, 1 μF Capacitor on the VREF and VREG Pins                                                   Figure 20. Power-Down Time, 10 μF Capacitor on the VREF and VREG Pins

                                                                                                                                     5.2

             5                                                        PD

                                                                      VREG                                                           4.8

             4                                                        VREF                                           (V)

VOLTAGE (V)                                                                                                          OUTPUT VOLTAGE  4.4

             3

             2                                                                                                                       4.0

                                                                                                                     CB x

             1                                                                                                                       3.6

             0                                                                  09435-116                                            3.2

                0         2           4             6           8           10                                                            0    100       200    300    400        500    600        700      800    09435-119

                                         TIME (ms)                                                                                                              LOAD CURRENT (nA)

Figure       18.   Power-Down  Time,  1 μF Capacitor   on  the  VREF  and VREG Pins                                                            Figure 21. CBx Output Voltage vs. Load Current

                                                                                           Rev.  0  |  Page  13  of  48
AD7280A

TERMINOLOGY

Differential Nonlinearity (DNL)                                         Output Voltage Hysteresis

DNL is the difference between the measured and the ideal                Output voltage hysteresis, or thermal hysteresis, is defined as

1 LSB change between any two adjacent codes in the ADC.                 the absolute maximum change of reference output voltage after

Integral Nonlinearity (INL)                                             the device is cycled through temperature from either T_HYS+

INL is the maximum deviation from a straight line passing               or T_HYS−, where:

through the endpoints of the ADC transfer function. The                                         T_HYS+ = +25°C to TMAX to +25°C

endpoints of the transfer function are zero scale (a point 1 LSB                                T_HYS− = +25°C to TMIN to +25°C

below the first code transition) and full scale (a point 1 LSB          Output voltage hysteresis is expressed in ppm using the follow-

above the last code transition).                                        ing equation:

Offset Error                                                                                                     ⎜⎛  VREF  (25° C) −VREF (T_HYS)  ⎟⎞

Offset error applies to straight binary output coding. It is the                                VHYS (ppm) =     ⎜⎝                               ⎟⎠  ×  10 6

deviation of the first code transition (000 ... 000) to (000 ... 001)                                                        VREF (25° C)

from the ideal, that is, AGND + 1 LSB for AUX1 to AUX6 and              where:

1 V + AGND + 1 LSB for VIN0 to VIN6.                                    VREF(25°C) = VREF at 25°C.

Offset Error Match                                                      VREF(T_HYS) is the maximum change of VREF at T_HYS+ or

Offset error match is the difference in zero code error across all      T_HYS−.

six channels.                                                           Static Leakage Current

Gain Error                                                              Static leakage current is the current measured on the cell voltage

Gain error applies to straight binary output coding. It is the          and/or the auxiliary ADC inputs when the device is static, that

deviation of the last code transition (111 ... 110) to (111 ... 111)    is, not converting.

from the ideal (that is, 2 × VREF − 1 LSB) after adjusting for the      Dynamic Leakage Current

offset error.                                                           Dynamic leakage current is the current measured on the cell

Gain Error Match                                                        voltage and/or the auxiliary ADC inputs when the device is

Gain error match is the difference in gain error across all six         converting, with the static leakage current subtracted. Dynamic

channels.                                                               leakage current is specified with a convert start pulse frequency

ADC Unadjusted Error                                                    of 10 Hz, that is, every 100 ms. The dynamic leakage current for

ADC unadjusted error includes the INL error and the offset and          a different conversion rate can be calculated using the following

gain errors of the ADC and measurement channel.                         equation:

Total Unadjusted Error (TUE)                                                                    I DYN(B)  =  ⎜⎛ I DYN(A)  ×  f CNVST (B)  ⎟⎞

TUE is the maximum deviation of the output code from the ideal.                                              ⎜⎝      f CNVST (A)          ⎟⎠

Total unadjusted error includes the INL error, the offset and gain

errors, and the reference errors. Reference errors include the          where:

difference between the actual and ideal reference voltage (that         IDYN(A) is the dynamic leakage current at the convert start

is, 2.5 V) and the reference voltage temperature coefficient.           frequency, fCNVST(A) (see Table 1).

Reference Voltage Temperature Coefficient                               IDYN(B) is the dynamic leakage current at the desired convert

The reference voltage temperature coefficient is derived from           start frequency, f . CNVST(B)

the maximum and minimum reference output voltage (VREF)

measured between TMIN and TMAX. It is expressed in ppm/°C

using the following equation:

TCVREF (ppm/ ° C)        =  ⎜⎛ VREF (Max) − VREF (Min) ⎟⎞      ×  10 6
                            ⎜⎝                             ⎟⎠
                                  2.5 V × (TMAX  − TMIN )

where:

VREF(Max) is the maximum VREF between TMIN and TMAX.

VREF(Min) is the minimum VREF between TMIN and TMAX.

TMAX = +85°C or +105°C.

TMIN = −40°C.

                                                                        Rev. 0 | Page 14 of 48
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THEORY OF OPERATION

CIRCUIT INFORMATION                                                    The AD7280A provides six analog output voltages that can be

The AD7280A is a lithium ion (Li-Ion) battery monitoring chip          used to control external transistors as part of a cell balancing

that can monitor the voltage and temperature of four, five, or six     circuit. Each cell balance output provides a 0 V or 5 V voltage,

series-connected Li-Ion battery cells. The AD7280A also provides       with respect to the potential on the base of each individual cell,

an interface that can be used to control external transistors for      that can be applied to the gate of the external cell balancing

cell balancing.                                                        transistors.

The VDD and VSS supplies required by the AD7280A should                The AD7280A features a daisy-chain interface. Individual

be taken from battery cells being monitored by the part. An            AD7280A devices can monitor the cell voltages and tempera-

internal VREG rail is generated to provide power for the ADC           tures of six cells. A chain of AD7280As can be used to monitor

and the internal interface circuitry. This VREG voltage is available   the cell voltages and temperatures of a larger number of cells. The

on an output pin for use external to the AD7280A.                      conversion data from each AD7280A in the chain passes to the

The AD7280A consists of a high voltage input multiplexer, a low        system controller via a single SPI interface. Control data can

voltage input multiplexer, and a SAR ADC. The high voltage             similarly be passed via the SPI up the chain to each individual

                                                                       AD7280A.

multiplexer allows four, five, or six series-connected Li-Ion          The AD7280A includes an on-chip 2.5 V reference. The

battery cells to be measured. The low voltage multiplexer provides     reference voltage is available for use external to the AD7280A.

the user with six single-ended ADC inputs that can be used in

combination with external thermistors to measure the tempera-          The AD7280A also has a VDRIVE feature to control the voltage at

ture of each battery cell. The auxiliary ADC inputs can also be        which the serial interface operates. VDRIVE allows the ADC to

used for external diagnostics in the application. Initiating conver-   easily interface to both 3 V and 5 V processors. For example, in

sions on all 12 channels, that is, the six cell voltage channels and   the recommended configuration, the AD7280A is operated with

the six auxiliary ADC channels, requires only a single CNVST           a supply of 5 V; however, the VDRIVE pin can be powered from

pulse. Alternatively, the conversion can be initiated through the      a 3 V supply, allowing a large dynamic range with low voltage

rising edge of CS. Each conversion result is stored in an individual   digital processors.

result register (see Table 13).                                        CONVERTER OPERATION

Each individual cell voltage and auxiliary ADC measurement             The conversion paths of the AD7280A consist of a high voltage

requires a minimum of 1 μs to acquire and complete a conver-           input multiplexer or a low voltage input multiplexer and a SAR

sion. Depending on the external components connected to the            ADC. The high voltage multiplexer selects the pair of analog

analog inputs of the AD7280A, additional acquisition time may          inputs, VIN0 to VIN6, that is to be converted. The voltage of

be required. A higher acquisition time can be selected through         each individual cell is measured by converting the difference

the control register. The AD7280A also provides a conversion           between adjacent analog inputs, that is, VIN1 − VIN0, VIN2 −

averaging option that can be selected through the control register.    VIN1, and so on (see Figure 22 and Figure 23). The low voltage

This option allows the user to complete two, four, or eight averages   multiplexer selects the auxiliary ADC input, AUX1 to AUX6,

on each cell voltage and auxiliary ADC measurement. The aver-          that is to be converted. The conversion results for each cell

aged conversion results are stored in the result registers. On         voltage and auxiliary ADC input can be accessed tWAIT after

power-up, the default combined acquisition and conversion              the programmed conversion sequence is completed.

time is 1 μs, with the averaging register set to 0, that is, a single

conversion per channel.                                                                        VIN6

The results of the cell voltage and auxiliary ADC conversions                                  VIN5

are read back via the 4-wire serial peripheral interface (SPI).

The SPI is also used to write to and read from the internal                                    VIN4

registers.                                                                                     VIN3

The AD7280A features an alert function that can be triggered if                                VIN2

the voltage conversion results or the auxiliary ADC conversion

results exceed the maximum and minimum voltage thresholds                                      VIN1                      ADC VIN+

selected by the user. The alert modes and threshold levels are                                 VIN0                                                       09435-004

selected by writing to internal registers.                                                                               ADC VIN–

                                                                                               Figure 22. Mux Configuration During VIN1 to VIN0 Sampling

                                                                       Rev. 0 | Page 15 of 48
AD7280A

               VIN6                                                              ANALOG INPUT STRUCTURE

                                                                                 Figure 26 shows the equivalent circuit of the analog input

               VIN5                                                              structure of the AD7280A. The diodes provide ESD protection.

               VIN4                                                              The resistors are lumped components made up of the on

                                                                                 resistance of the input multiplexer, internal track resistance,

               VIN3                                                              and other internal switches. The value of these resistors is

               VIN2                                                              approximately 300 Ω typical. Capacitor C1 is also a lumped

                                                                                 component made up of pin capacitance, ESD diodes, and switch

               VIN1                        ADC VIN+                              capacitance, whereas Capacitor C2 is the sampling capacitor

               VIN0                        ADC VIN–                   09435-005  of the ADC. The total lumped capacitance of C1 and C2 is

                                                                                 approximately 15 pF.

Figure 23. Mux Configuration During VIN2 to VIN1 Sampling                                                          VDD

The ADC is a successive approximation register analog-to-                                                                   D

digital converter (SAR ADC). The converter is composed of                                                                                 R1               C2

                                                                                                    VIN+

a comparator, a SAR, control logic, and two capacitive DACs.                                                   C1           D

Figure 24 shows a simplified schematic of the converter. During

the acquisition phase, the SW1, SW2, and SW3 switches are                                                          VSS

closed. The sampling capacitor array acquires the signal on the                                                    VDD

input during this phase.

         VREF                         CAPACITIVE                                                                            D                              C2

                                      DAC                                                           VIN–                                  R1

         B      CS        COMPARATOR                                                                           C1           D

VIN+     A SW1                                                                                                                                                 09435-008

                          SW3         CONTROL

VIN–     A SW2                        LOGIC                                                                        VSS

         B      CS                                                                                             Figure 26. Equivalent Analog Input Circuit

         VREF                         CAPACITIVE           09435-006             TRANSFER FUNCTION

                                      DAC

Figure 24. ADC Configuration During Acquisition Phase                            The output coding of the AD7280A is straight binary. The designed

When the ADC starts a conversion, SW3 opens, and SW1 and                         code transitions occur at successive integer LSB values (that is,

SW2 move to Position B, causing the comparator to become                         1 LSB, 2 LSBs, and so on). The LSB size is dependent on whether

unbalanced (see Figure 25). The control logic and capacitive DACs                the cell voltage or the auxiliary ADC inputs are being measured.

are used to add and subtract fixed amounts of charge to return                   The analog input range of the voltage inputs is 1 V to 5 V, and

the comparator to a balanced condition. When the comparator                      the analog input range of the auxiliary ADC inputs is 0 V to 5 V.

is rebalanced, the conversion is complete. The control logic gen-                The ideal transfer characteristic is shown in Figure 27.

erates the ADC output code. This output code is then stored in                   Table 7. LSB Sizes for Each Analog Input Range

the appropriate register for the input that has been converted.                                                    Input                  Full-Scale

         VREF                         CAPACITIVE                                 Selected Inputs                   Range                  Range            LSB Size

                                      DAC                                        Cell Voltage                      1 V to 5 V             4 V/4096         976 μV

         B      CS        COMPARATOR                                             Auxiliary ADC Inputs              0 V to 5 V             5 V/4096         1.22 mV

VIN+     A SW1

                          SW3         CONTROL

VIN–     A SW2                        LOGIC                                                         111...111

         B      CS                                                                                  111...110

         VREF                         CAPACITIVE           09435-007                          CODE

                                      DAC                                                           111...000

Figure 25. ADC Configuration During Conversion Phase                                          ADC   011...111

                                                                                                    000...010

                                                                                                    000...001

                                                                                                    000...000

                                                                                                               1V + 1LSB       5V – 1LSB  4V INPUT RANGE                  09435-009

                                                                                                               AGND + 1LSB     5V – 1LSB  5V INPUT RANGE

                                                                                                                            ANALOG INPUT

                                                                                                               Figure 27. Ideal Transfer Characteristic

                                                                      Rev. 0 | Page 16 of 48
                                                                                                                                        AD7280A

TYPICAL CONNECTION DIAGRAMS

0.1µF                                    10µF                        10kΩ

10kΩ                                                        VDD      MASTER

                                               VIN6                          VREG

                                                                                                               1µF

10kΩ                                                                         DVCC

                                               CB6                                                      0.1µF

10kΩ

                                               VIN5                          AVCC

                                                                                                 0.1µF

10kΩ                                                                         VDRIVE

                                               CB5

10kΩ

                                               VIN4                          VREF

                                                                                                 1µF

10kΩ                                                                AD7280A  CREF

                                               CB4                                               0.1µF

10kΩ

                                               VIN3                                              OPTIONAL INTERFACE    PINS

10kΩ

                                               CB3

10kΩ                                                                         ALERT

                                               VIN2                          CNVST

10kΩ                                                                         PD                         DSP/MICRO-

                                               CB2                                                      PROCESSOR

10kΩ                                                                         SDO

                                               VIN1

                                                                             SCLK

10kΩ                                                                         SDI

                                               CB1

10kΩ                                                                         CS

                                               VIN0         VSS

                                                                                                 4-WIRE SPI INTERFACE        09435-010

                                         Figure 28. AD7280A Configuration    Diagram        for  Six Battery Cells

The AD7280A can be used to monitor four, five, or six battery                The 10 kΩ resistor in series with the inputs combined with a

cells connected in series. A typical configuration for a six-cell            100 nF capacitor across the adjacent differential inputs acts as

battery monitoring application is shown in Figure 28. However,               a low-pass filter. The 10 kΩ resistors provide protection for the

lithium ion battery applications require a significant number of             analog inputs in the event of an overvoltage or undervoltage on

individual cells to provide the required output voltage. Figure 29           those inputs, for example, if any of the cell voltage inputs is

shows the recommended configuration of a chain of AD7280As                   incorrectly shorted to VDD or VSS. The resistors also provide

monitoring a larger battery stack. The daisy-chain interface of the          protection during the initial connection of the daisy chain of

AD7280A allows each individual AD7280A to communicate with                   AD7280As to the battery stack. For more information about the

the AD7280A immediately above and below it. The daisy-chain                  daisy-chain interface, see the Daisy-Chain Interface section.

interface allows the AD7280As to be electrically connected to                In an application that includes a safety mechanism designed to

the battery management chip without the need for individual                  open circuit the battery stack, additional isolation is required

isolation devices between each AD7280A.                                      between the AD7280A above the break point and the battery

As shown in Figure 29, it is recommended that a Zener diode be               management chip.

placed across the supplies of each AD7280A. This prevents an                 A suggested configuration for the external cell balancing circuit

overvoltage across the supplies of each AD7280A during the                   is shown in Figure 28. This configuration also includes 10 kΩ

initial connection of the daisy chain of AD7280As to the battery             resistors in series with the cell balance outputs. These resistors

stack. A voltage rating of 30 V is suggested for this Zener diode,           provide protection for the cell balance outputs in the event of

but lower values can also be used to suit the application.                   an overvoltage or undervoltage on those inputs. See the Cell

                                                                             Balancing Outputs section for more information.

                                                                    Rev. 0 | Page 17 of 48
AD7280A

                                VDDn                                                                                   1kΩ

                                                                                                                             VDDn

                   10µF  100nF

100nF  VDD(n – 1)                             VDD          PDhi  CShi  SCLKhi     SDOhi  CNVSThi  SDIhi    ALERThi

                   10kΩ                                                                                                VREG

                                VIN6                                                                                   DVCC               1µF

                   10kΩ  100nF                                                                                         AVCC        0.1µF

                                VIN5

                   10kΩ  100nF                                                                                      VDRIVE

                                VIN4                                                                                         1kΩ

                   10kΩ  100nF                                                                                      ALERT

                                VIN3                             AD7280A                                                     1kΩ

                   10kΩ  100nF                                                                                         SDO

                                VIN2                                                                                         10kΩ

                   10kΩ  100nF                                                                             MASTER

                                VIN1                                                                                         1µF

                   10kΩ  100nF                                                                             ALERTlo     VREF

                                VIN0                                                     CNVST    SDOlo

                                         VSS               PD    CS    SCLK       SDI                                  CREF

                                                                                                                             0.1µF

                                                                                                                            VDD(n – 1)

                                              22pF

                                              22pF

                                              22pF

                                              22pF

                                              22pF

         7                                    22pF

       FERRITE                  VDD1          22pF

                   10µF  100nF

100nF    VDD0                            VDD               PDhi  CShi  SCLKhi     SDOhi  CNVSThi  SDIhi    ALERThi

                   10kΩ                                                                                                VREG

                                VIN6                                                                                   DVCC               1µF

                   10kΩ  100nF                                                                                         AVCC        0.1µF

                                VIN5

                   10kΩ  100nF                                                                                      VDRIVE                NOTES

                                VIN4                                                                                         1kΩ             ALL AD7280A DEVICES ON THE DAISY CHAIN

                   10kΩ  100nF                                                                                      ALERT                 1  SHOULD BE LOCATED ON THE SAME PCB.

                                VIN3                             AD7280A                                                     1kΩ

                   10kΩ  100nF                                                                                         SDO                   PLACE 22pF DAISY-CHAIN CAPACITORS

                                VIN2                                                                                         10kΩ         2

                   10kΩ  100nF                                                                             MASTER                            AS CLOSE AS POSSIBLE TO THEIR

                                VIN1                                                                                                         TERMINATING PINS, THAT IS, CLOSE TO

                         100nF                                                                                               1µF             THE PIN THAT HAS THE ARROW POINTING

                   10kΩ         VIN0                                                                       ALERTlo     VREF                  TO IT ON THE DIAGRAM.

                                         VSS               PD          SCLK       SDI    CNVST    SDOlo                CREF               3  ROUTE VDD AND VSS TRACES TO ENSURE

                                                                 CS                                                          0.1µF           A LOW IMPEDANCE CONNECTION BETWEEN THEM.

                                                                                                                                          4  ROUTE DAISY-CHAIN TRACKS ON AN INNER

                                      3       22pF                                                                           VDD0            PCB LAYER.

                                              22pF                                                                  4                     5  ADD A VSS PLANE FROM THE UPPER SLAVE

                                              22pF                                                                                           DEVICE EXTENDED DOWN OVER AND UNDER

                                              22pF                                                                                           THE DAISY CHAIN TO ACT AS A SHIELD FOR

                                      2                                                                                                      THE DAISY CHAIN.

                                              22pF                                                                                           PLACE AD7280A PARTS AS CLOSE TOGETHER

                                              22pF                                                                  6                     6

                                                                                                                                             AS POSSIBLE ON THE BOARD TO MINIMIZE

                                              22pF                                                                                           THE LENGTH OF THE DAISY-CHAIN TRACKS.

                                VDD0

                                         10kΩ                                  5                                                          7  FERRITES ON THE VDD LINES CAN BE REPLACED

                   10µF  100nF                                                                                                               WITH 20Ω RESISTORS EXCEPT IN THE CASE OF THE

100nF                                                                                                                                        VSS0 CONNECTION. IN THIS CASE, THE 20Ω RESISTOR

                                         VDD       MASTER  PDhi  CShi  SCLKhi     SDOhi  CNVSThi  SDIhi    ALERThi     VREG                  SHOULD BE REPLACED WITH A 0Ω RESISTOR.

                   10kΩ                                                                                                DVCC               1µF

                                VIN6                                                                                   AVCC        0.1µF

                   10kΩ  100nF                                                                                                            OPTIONAL INTERFACE PINS

                                VIN5                                                                                VDRIVE

                   10kΩ  100nF

                                VIN4                                                                                ALERT

                   10kΩ  100nF

                                VIN3                             AD7280A                                            CNVST

                   10kΩ  100nF                                                                                         PD

                                VIN2

                   10kΩ  100nF                                                                                         SDO                       DSP/MICRO-

                                VIN1                                                              ALERTlo              SCLK                      PROCESSOR

                   10kΩ  100nF                                   CREF  VREF              SDOlo                         SDI

                                VIN0          VSS

                                                                                                                       CS

                                VSS0               0.1µF                       1µF                         1kΩ                                                                             09435-011

                                                                                                                                          4-WIRE SPI INTERFACE

                                                   Figure 29. AD7280A                             Daisy-Chain Configuration

                                                                               Rev. 0 | Page 18 of 48
                                                                                                                                                   AD7280A

REFERENCE                                                                          The conversion sequence—that is, the order in which the cell

The internal reference is temperature compensated to 2.5 V. The                    voltages and auxiliary ADC inputs are converted—is shown in

reference is trimmed to provide a typical drift of ±3 ppm/°C. As                   Figure 31 and Figure 32. The cell voltage inputs are converted in

shown in Figure 30, the internal reference circuitry consists of a                 reverse order, that is, Cell 6 is followed by Cell 5, and so on.

1.2 V band gap reference and a reference buffer. The 2.5 V refer-                  However, the auxiliary ADC inputs are converted in increasing

ence is available at the VREF pin. The VREF pin should be decoupled                numerical order, that is, AUX1 is followed by AUX2, and so on.

to REFGND using a 1 μF or greater ceramic capacitor. The CREF                      For example, when all 12 inputs are selected for conversion, the

pin should be decoupled to REFGND using a 0.1 μF or greater                        conversion of Cell 1, that is, VIN1 to VIN0, is followed by the

ceramic capacitor. The 2.5 V reference is capable of driving an                    conversion of the AUX1 input.

external load of up to 10 kΩ.                                                      When all selected conversions are completed, the VIN6 and VIN5

                                                                                   voltage inputs are again selected through the multiplexer, and

REFGND                                                                             the voltage across Cell 6 is acquired in preparation for the next

                                                   VREF                            conversion request. This is the default state for the multiplexer.

CREF

                      BAND GAP      ADC SELF-TEST        09435-012                 Bits[D15:D14] of the control register select the cell voltage and

AVCC                  1.2V          VOLTAGE                                        auxiliary ADC inputs to be converted. There are four options

            Figure 30. AD7280A Internal Reference                                  available (see Table 8).

CONVERTING CELL VOLTAGES AND AUXILIARY                                             Table 8. Cell Voltage and Auxiliary ADC Input Selection

ADC INPUTS                                                                         Bits[D15:D14]   Voltage Inputs                    Auxiliary ADC Inputs

A conversion can be initiated on the AD7280A using either the                      00              6 to 1                            1 to 6

CNVST input or the serial interface (see the Conversion Start                      01              6 to 1                            1, 3, and 5

Format section). A single conversion command initiates conver-                     10              6 to 1                            None

sions on all selected channels of the AD7280A. As described in                     11              ADC self-test                     None

the Converter Operation section, the voltage of each individual                    Each voltage and auxiliary ADC input conversion requires a

battery cell is measured by converting the difference between                      minimum of 1 μs to acquire and convert the cell voltage or

adjacent analog inputs. The first cell to be converted following a                 auxiliary ADC input voltage. For example, when Bits[D15:D14]

convert start command is Cell 6, which is the difference between                   are set to 00, the falling edge of CNVST triggers a series of 12

VIN6 and VIN5. At the end of the first conversion, the AD7280A                     conversions. This requires a minimum of 12 μs to convert all

generates an internal end-of-conversion (EOC) signal. This internal                selected measurements on a single AD7280A. If no auxiliary

EOC selects the next cell voltage inputs for measurement through                   ADC input conversions are required, Bits[D15:D14] are set to

the multiplexer, that is, the difference between VIN5 and VIN4.                    10. In this case, the conversion request triggers a series of six

The new input is acquired, and a second internal convert start                     conversions, requiring a minimum of 6 μs.

signal is generated, which initiates the conversion. This process

is repeated until all the selected voltage and auxiliary ADC inputs

have been converted.

                                                   t1

                       CNVST

                                                                            tACQ

                                    tCONV                                                   tCONV                                       09435-013

                      INTERNAL ADC                 VOLT 6           VOLT 5  VOLT 4                                       AUX6

                      CONVERSIONS

                                                       Figure 31. ADC Conversions on the AD7280A

                                                                     CONVERSION WINDOW

                                    t1

            CNVST

                                                                            tWAIT                            tQUIET

INTERNAL ADC                        VOLT  VOLT     VOLT              AUX6                                                      VOLT  VOLT

CONVERSIONS                         6      5       4                                                                           6     5

SERIAL READ                                                                                 DATA READBACK — ALL DEVICES                            09435-014

            OPERATION

                                           Figure 32. ADC Conversions and Readback on the AD7280A

                                                                    Rev. 0 | Page 19 of 48
AD7280A

Note that 90 μs should be allowed before initiating any conver-      Conversion Averaging

sions following any change to Bits[D15:D14]. This time should        The AD7280A includes an option where the acquisition and

be allowed between writing to the control register to change the     conversion of each cell input can be repeated with an averaged

selected conversions and initiating the first conversion.            conversion result being stored in the individual register. The

Conversions that are initiated by the rising edge of the CS pin      averaged conversion result can then be read back through the

require two separate write commands to the control register. The     SPI interface in the same manner as a standard conversion result.

first command configures the AD7280A for the required                The AD7280A can be programmed, through Bits[D10:D9] of the

acquisition time; the second command, following a delay of           control register, to complete one, two, four, or eight conversions.

90 μs, initiates the conversion on the rising edge of CS.            The default on power-up is a single conversion per channel, that

After the completion of all requested conversions, the results       is, no averaging.

can be read back from either a single device or from all devices     Selection of the two, four, or eight average options through the

in a daisy chain by using the SPI and daisy-chain interfaces. For    control register causes the control sequence of both the high

more information, see the Serial Interface section and the           voltage and low voltage input multiplexers to be reconfigured to

Daisy-Chain Interface section.                                       allow the additional acquisitions and conversions to be completed.

As shown in Figure 32, a wait time, tWAIT, is required between the   In each case, the requested number of conversions is completed

completion of conversions and the start of readback. This time       on each channel before beginning the acquisition and conversion

is required to synchronize the high speed conversion clock and       of the next channel in sequence. For example, if an average of two

the lower speed clock used for all other AD7280A operations.         conversions is requested, the new sequence is Voltage Channel 6,

The minimum value of tWAIT is 5 μs.                                  Voltage Channel 6, Voltage Channel 5, Voltage Channel 5, Voltage

Acquisition Time                                                     Channel 4, and so on.

The time required to acquire an input signal depends on how          It should also be noted that when the high voltage multiplexer

quickly the sampling capacitor is charged. This, in turn, depends    is reconfigured, 90 μs should be allowed before initiating any

on the input impedance and any external components placed on         conversions. This time should be allowed between writing to

the analog inputs. The default acquisition time of the AD7280A       the control register to select averaging and initiating the first

on initial power-up is 400 ns. This time can be increased in steps   conversion. Conversions that are being initiated by the rising

of 400 ns up to 1.6 μs to provide flexibility in selecting external  edge of the CS pin require two separate write commands to the

components on the analog inputs. The acquisition time is selected    control register. The first command configures the AD7280A

by writing to Bits[D6:D5] in the control register (see Table 9).     for the required averaging, and the second command, after a

                                                                     delay of 90 μs, initiates the conversion on the rising edge of CS.

Table 9. Analog Input Acquisition Time                               Suggested External Component Configuration on

Bits[D6:D5]        Acquisition Time                                  Analog Inputs

00                 400 ns                                            As described in the Acquisition Time section, the acquisition

01                 800 ns                                            time of the AD7280A is selected by the status of Bits[D6:D5] in

10                 1.2 μs                                            the control register. This provides flexibility in selecting external

11                 1.6 μs                                            components on the analog inputs. A suggested configuration

The acquisition time required is calculated using the following      for placing external components on the analog inputs to the

formula:                                                             AD7280A is shown in Figure 33.

    tACQ = 10 × ((RSOURCE + R) × C)

where:                                                                                                          AD7280A

RSOURCE should include any extra source impedance on the                                     10kΩ

                                                                                                          VIN6

analog input between the external capacitors (100 nF) and the                                10kΩ  100nF

                                                                                                          VIN5

input pins. It does not include any extra source impedance, for                              10kΩ  100nF

example, the 10 kΩ series resistors, which are between the                                                VIN4

                                                                                             10kΩ  100nF

battery cells and the external capacitors.                                                                VIN3

                                                                                             10kΩ  100nF

R is the resistance seen by the track-and-hold amplifier looking                                          VIN2

                                                                                             10kΩ  100nF

at the input, 300 Ω.                                                                                      VIN1

C is the sampling capacitance, that is, the value of the sampling                            10kΩ  100nF

                                                                                                          VIN0

capacitor, 15 pF.                                                                                                                                         09435-016

                                                                                             Figure 33. External Series Resistance and Shunt Capacitance

                                                                     Rev. 0 | Page 20 of 48
                                                                                                                                    AD7280A

The 10 kΩ resistors in series with the inputs provide protection for               device in the chain can be determined by multiplying tDELAY by

the analog inputs in the event of an overvoltage or undervoltage                   the number of slave AD7280As in the daisy chain. The total

on those inputs. The 100 nF capacitor across the differential inputs               conversion time for all cell voltage and auxiliary ADC input

acts as a low-pass filter in conjunction with the 10 kΩ resistor.                  conversions can be calculated using the following equation:

The cutoff frequency of the low-pass filter is 80 Hz. Using these                             Total Conversion Time = ((tACQ + tCONV) × (Number of

external components, the default acquisition time of 400 ns can                               Conversions per Part)) − tACQ + ((N − 1) × tDELAY)

be used, which allows a combined acquisition and conversion                        where:

time of 1 μs.                                                                      tACQ is the analog input acquisition time of the AD7280A (see

CONVERTING CELL VOLTAGES AND AUXILIARY                                             Table 9).

ADC INPUTS IN A CHAIN OF AD7280As                                                  tCONV is the conversion time of the AD7280A, as specified in Table 3.

The AD7280A provides a daisy-chain interface that allows up to                     Number of Conversions per Part is the number of inputs selected

eight parts to be stacked without the need for individual isola-                   for conversion (6, 9, or 12, as listed in Table 8), multiplied by

tion. One feature of the daisy-chain interface is the ability to                   the number of averages selected for each input (1, 2, 4, or 8).

initiate conversions on all parts in the daisy-chain stack with a                  N is the number of AD7280As in the daisy chain.

single convert start command. The convert start command is                         tDELAY is the delay time when transferring the convert start

transferred up the daisy chain, from the master device to each                     command between adjacent AD7280A devices, as specified

AD7280A in turn. The delay time between each AD7280A is                            in Table 3.

tDELAY, as shown in Figure 34. The maximum delay between the                       The total conversion times calculated for three possible

start of conversions on the master AD7280A and the last AD7280A                    configurations of the AD7280A are included in Table 10.

                                                                           TOTAL CONVERSION TIME =

                                           ((tACQ + tCONV) × (#CONVERSIONS PER PART)) – tACQ + ((N – 1) × tDELAY)

                         CNVST

                     INTERNAL ADC          tCONV                           tACQ + tCONV

                     CONVERSIONS           VOLT 6   VOLT 5                 VOLT 4                        AUX6

                         PART 1

                     SERIAL READ   tDELAY           tDELAY

                     OPERATION             VOLT 12  VOLT 11                VOLT 10                       AUX12

                         PART 2

                                                                           tACQ + tCONV

                                   tDELAY           tDELAY

                     SERIAL READ

                     OPERATION             VOLT 18                VOLT 17  VOLT 16                               AUX18  09435-015

                         PART 3                                            tACQ + tCONV

                                   Figure 34. ADC Conversions and Readback on a Chain of Three AD7280As

Table 10. Calculated Conversion Times for Three Example AD7280A Configurations, TA = −40°C to +85°C

Bits           Bits      Bits                                                                            Conversion     Total Conversion Time

[D15:D14]      [D10:D9]  [D6:D5]   Configuration                                                         Time per Part  per 48 Channel Stack

00             00        00        12 channels; tCONV = 695 ns; tACQ = 465 ns; average = 0               13.46 μs       15.2 μs

                         01        12 channels; tCONV = 695 ns; tACQ = 1.01 μs; average = 0              19.45 μs       21.2 μs

                         10        12 channels; tCONV = 695 ns; tACQ = 1.46 μs; average = 0              24.4 μs        26.15 μs

                         11        12 channels; tCONV = 695 ns; tACQ = 1.89 μs; average = 0              29.13 μs       30.9 μs

10             00        00        6 channels; tCONV = 695 ns; tACQ = 465 ns; average = 0                6.5 μs         8.23 μs

                         01        6 channels; tCONV = 695 ns; tACQ = 1.01 μs; average = 0               9.22 μs        10.97 μs

                         10        6 channels; tCONV = 695 ns; tACQ = 1.46 μs; average = 0               11.47 μs       13.22 μs

                         11        6 channels; tCONV = 695 ns; tACQ = 1.89 μs; average = 0               13.62 μs       15.37 μs

00             11        00        12 channels; tCONV = 695 ns; tACQ = 465 ns; average = 8               110.9 μs       112.65 μs

                         01        12 channels; tCONV = 695 ns; tACQ = 1.01 μs; average = 8              162.67 μs      164.42 μs

                         10        12 channels; tCONV = 695 ns; tACQ = 1.46 μs; average = 8              205.42 μs      207.17 μs

                         11        12 channels; tCONV = 695 ns; tACQ = 1.89 μs; average = 8              246.27 μs      248.02 μs

                                                                      Rev. 0 | Page 21 of 48
AD7280A

CONVERSION WINDOW                                                   CONNECTION OF FEWER THAN SIX VOLTAGE CELLS

As described in the Converting Cell Voltages and Auxiliary          The AD7280A provides six input channels for battery cell voltage

ADC Inputs section, the AD7280A converts the selected cell          measurement. The AD7280A can also be used in applications

voltage and auxiliary ADC inputs in a defined sequence (see         that require fewer than six voltage measurements. In these appli-

Figure 31). As described in the Circuit Information section,        cations, care should be taken to ensure that the sum of the

the AD7280A consists primarily of a high voltage input multi-       individual cell voltages still exceeds the minimum VDD supply

plexer, a low voltage input multiplexer, and a SAR ADC. The six     voltage. For this reason, the recommended minimum number of

cell voltage channels are presented to the ADC in turn by the high  battery cells connected to each AD7280A is 4. Care should also

voltage multiplexer. Control is then handed to the low voltage      be taken to ensure that the voltage on the VIN6 input is always

multiplexer that allows the six auxiliary ADC channels to be        greater than or equal to the voltage on the VDD supply pin. For

converted. Following completion of all selected conversions,        example, in an application with five battery cells connected to

control is handed back to the high voltage multiplexer, and the     the AD7280A, the cell voltage on Cell 5 should be applied across

AD7280A is ready to receive the next valid convert start command.   VIN6 and VIN5, and the VIN4 and VIN5 inputs should be shorted

The conversion window of the AD7280A includes the actual con-       together. Figure 35 shows an example of the battery connections

version time for the selected channels (see Table 10), as well as   to the AD7280A in a four-cell battery monitoring application.

the additional time required to return control to the high                                                     AD7280A

voltage multiplexer and configure it to start acquiring the cell                                         VIN6

voltage between VIN6 and VIN5. The conversion window                                                     VIN5

defines the minimum time that should be allowed between                                     10kΩ

successive convert start commands.                                                                       VIN4

                                                                                            10kΩ  100nF

                                                                                                         VIN3

The conversion window for the AD7280A can be calculated                                     10kΩ  100nF

using the following equation:                                                                            VIN2

                                                                                            10kΩ  100nF

                                                                                                         VIN1

Conversion Window = Total Conversion Time + 80 μs                                           10kΩ  100nF

                                                                                                         VIN0

where Total Conversion Time can be calculated for either a                                                                                              09435-017

single device or for a chain of devices, as described in the

Converting Cell Voltages and Auxiliary ADC Inputs section.                                  Figure 35. Typical Connections for a Four-Cell Application

SELF-TEST CONVERSION                                                Regardless of how many cell voltage measurements are required

A self-test conversion can be initiated on the AD7280A, which       in the user application, the AD7280A acquires and converts the

allows the operation of the ADC and reference buffer to be          voltages on all six cell voltage input channels. The conversion data

verified. The self-test conversion is completed on the internal     on all six voltage channels is supplied to the DSP/microprocessor

1.2 V band gap reference voltage, and the voltage range for the     using the SPI/daisy-chain interfaces. Users should ignore the

conversion is 0 V to 5 V. The self-test conversion can be initi-    conversion data that is not required in their application.

ated on either a single AD7280A or on all AD7280As in the           It is also possible to read back a single cell voltage conversion

daisy chain simultaneously.                                         result from each device in the daisy chain. This can be done by

The conversion results can be read back though the read protocols   programming the read register on each device to read back the

defined in the Serial Interface section. The self-test conversion   required conversion result (see Example 4 in the Examples of

result typically varies between Code 970 and Code 990.              Interfacing with the AD7280A section). However, as previously

The self-test conversion can also be used to verify the operation   described, all six cell voltage channels are converted. When

of the alert outputs, as described in the Alert Output section.     using the device in this mode, the overall conversion sample

                                                                    rate should be limited by the conversion window required for

                                                                    the number of channels selected by Bits[D15:D14] of the

                                                                    control register.

                                                                    When using the alert function, the user should program the alert

                                                                    register to ensure that the shorted channels do not incorrectly

                                                                    trigger an alert output (see the Alert Output section).

                                                                    Rev. 0 | Page 22 of 48
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AUXILIARY ADC INPUTS                                                                                          AD7280A

The AD7280A provides six single-ended analog inputs to the                                                             VSS   RTERM

ADC—AUX1 to AUX6—which can be used to convert the                                                                   AUXTERM

voltage output of a thermistor temperature measurement circuit.                                                        AUX1

In the event that no temperature measurements are required or                                                          AUX2

that individual cell temperature measurements are not required,                                                        AUX3

the auxiliary ADC inputs can be used to convert any other 0 V                                                          AUX4

to 5 V input signal.                                                                                                   AUX5

The AD7280A can be programmed to complete conversions on                                                      VREG     AUX6               09435-018

all six auxiliary ADC channels, on three auxiliary ADC channels

(AUX1, AUX3, and AUX5), or on none of the auxiliary ADC                                       Figure 36. Typical Circuit Using the Thermistor Termination Resistor

input channels. The number of conversions is programmed

through Bits[D15:D14] of the control register. The number of          POWER REQUIREMENTS

conversion results supplied by the AD7280A for readback by            The current consumed by the AD7280A in normal operation,

the DSP/microprocessor is programmed through Bits[D13:D12]            that is, when not in power-down mode, is dependent on the

of the control register. It is also possible to read back a single    mode in which the part is being operated. The three distinct

auxiliary ADC conversion result from each device in the daisy         modes of operation can be described as follows:

chain. This can be done by programming the read register on           •                       Voltage and auxiliary ADC input conversion

each device to read back the required conversion result (see          •                       AD7280A configuration and data readback

Example 4 in the Examples of Interfacing with the AD7280A             •                       Cell balancing

section). If the device is used in this mode, the overall conversion

sample rate should be limited by the conversion window required       The AD7280A consumes its highest level of current while con-

for the number of channels selected by Bits[D15:D14] of the           verting voltage and/or auxiliary ADC inputs to digital outputs.

control register.                                                     Depending on the configuration of the AD7280A, the conversion

In an application where the alert function is used but only one       time can be as little as 6 μs. The typical current required by the

or two auxiliary ADC inputs are required, the AD7280A should          AD7280A during conversion is 6.9 mA (see Table 2).

first be programmed to complete and read back only three              When configuring a chain of AD7280As or when reading back

auxiliary ADC conversions by setting Bits[D15:D12] of the             the voltage and/or auxiliary ADC conversion results from a chain

control register to 0101. Channel AUX5 and Channel AUX3 can           of AD7280As, the current required for each AD7280A is typically

be removed from the alert detection by writing to Bits[D1:D0]         6.5 mA (see Table 2). The time required to read back the voltage

of the alert register (see Table 12 in the Alert Output section).     conversions results from 48 lithium ion cells depends on the

Thermistor Termination Input                                          speed of the interface clock used, that is, SCLK, but it can be as

If thermistor circuits are used to measure each individual cell       low as 1.54 ms.

temperature, the thermistor termination pin, AUXTERM, can be          The typical current consumed by the AD7280A when the cell

used to terminate the thermistor inputs for each auxiliary ADC        balance outputs are switched on is 6.4 mA (see Table 2). The

input measurement. This reduces the termination resistor              length of time for which the cell balance outputs are switched

requirement from six resistors to one. Bit D3 in the control          on is defined by the user.

register should be set to 1 when using the AUXTERM input.             When the AD7280A is not being used in any of the aforemen-

Note that, due to settling time requirements, the thermistor termi-   tioned modes of operation, it is recommended that the device

nation resistor option should only be used when the acquisition       be powered down, as described in the Power-Down section.

time of the AD7280A is set to its highest value (1.6 μs). The         This significantly reduces the current drawn by each AD7280A

acquisition time is configured by setting Bits[D6:D5] of the          in the chain, which avoids unnecessary draining of the lithium

control register (see Table 9).                                       ion cells and aids in current matching between devices across

In Figure 36, the termination resistor is placed between VSS          the full battery stack.

and AUXTERM. The AUXTERM input can be used to terminate the

thermistor inputs to the high or low voltage of the thermistor

circuit.

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AD7280A

POWER-DOWN                                                                                 VDD

The AD7280A provides two power-down options.                                                    0.1µF   10µF            10kΩ

•  Full power-down (hardware)                                                                                 VDD  MASTER  VREG

•  Software power-down                                                                                                                              1µF

                                                                                                                           DVCC              0.1µF

Full Power-Down (Hardware)

                                                                                                                           AVCC

The AD7280A can be placed into full power-down mode, which                                                                          0.1µF

requires only 5 μA maximum current, by taking the PD pin low.                                                              VDRIVE

The falling edge of the PD pin powers down all analog and                                                     AD7280A

                                                                   MUST GO TO 0V                                              VREF           1µF

digital circuitry.                                                 IN HARDWARE                                                CREF

                                                                   POWER-DOWN

The AD7280A includes a digital delay filter on the PD pin,                                                                          0.1µF

which protects against a power-down being initiated by noise                                            AUXTERM         ALERT

or glitches on the hardware PD pin. A hardware power-down                                               AUX6                  SDO

                                                                                                        AUX5                  SDI                 DSP/MICRO-

is not initiated until the PD pin is held low for approximately                                         AUX4               SCLK              PROCESSOR

130 μs. Similarly, the AD7280A is not taken out of power-down                                           AUX3                  CS

mode until the PD pin is held high for approximately 130 μs.                                            AUX2                  PD

                                                                                                        AUX1            CNVST

The digital delay filter does not apply on initial power-up. The                                                   VSS

power-on request is accepted by the AD7280A approximately                                                                           MUST GO TO 0V IN          09435-023

5 μs after the rising edge of PD.                                                                                                   HARDWARE POWER-DOWN

                                                                                                        Figure 37. VDRIVE Powered from VREG

When placing the AD7280A into full power-down mode, AVCC

and DVCC must fall to 0 V and must not be held high by any

external means. AVCC and DVCC can be held high unintention-                                VDD

ally if the auxiliary ADC inputs are greater than the forward                                   0.1µF   10µF            10kΩ

bias on the internal ESD protection diodes. For this reason, it

is recommended that the auxiliary ADC inputs return to 0 V                                                    VDD  MASTER  VREG

when the part is placed in full power-down mode.                                                                                                    1µF

                                                                                                                           DVCC              0.1µF

In addition, all digital inputs on the AD7280A master device                                                               AVCC

must return to 0 V when the part is placed in full power-down                                                                       0.1µF

mode (see Figure 37). However, if an external VDRIVE supply is                                                AD7280A               2.7V TO 5.5V SUPPLY

used—that is, VDRIVE is not connected to VREG—then only the                                                                VDRIVE   0.1µF         10µF

CNVST line must return low (see Figure 38).                        MUST GO TO 0V                                              VREF

                                                                   IN HARDWARE                                                               1µF

                                                                   POWER-DOWN

When the AD7280A is placed into full power-down mode, the                                                                     CREF

device must be left in full power-down for a minimum of 2 ms                                                                        0.1µF

when the VREG and VREF pins are decoupled with 1 μF capacitors.                                         AUXTERM         ALERT

                                                                                                        AUX6                  SDO

This ensures that the charge on the VREG and VREF decoupling                                            AUX5                  SDI                 DSP/MICRO-

capacitors dissipates sufficiently to allow the internal power-on                                       AUX4               SCLK              PROCESSOR

reset circuit to activate when powering the AD7280A back up.                                            AUX3                  CS

                                                                                                        AUX2                  PD

This time is measured from the falling edge of the PD pin.                                              AUX1            CNVST

Figure 18 shows a plot of the voltage on the VREG and VREF pins                                                    VSS

as the AD7280A is powering down with 1 μF decoupling                                                                                MUST GO TO 0V IN          09435-024

                                                                                                                                    HARDWARE POWER-DOWN

capacitors on the pins. Figure 20 shows a similar plot but with                                 Figure  38. VDRIVE Powered from DSP/Microprocessor

10 μF decoupling capacitors on the VREG and VREF pins.

                                                                   Rev. 0 | Page 24 of 48
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Software Power-Down                                                 CELL BALANCING OUTPUTS

The AD7280A can be placed into software power-down mode,            The AD7280A provides six cell balance outputs that can be used

which requires 3.8 mA of current, by setting Bit D8 in the          to drive the gate of external transistors as part of a cell balancing

control register through the serial interface. The CNVST pin        circuit. Each CBx output can be set to provide either a 0 V or 5 V

should be gated out before generating a software power-down         output with respect to the absolute amplitude of the negative

(see the CNVST Control Register section). When the AD7280A          terminal of the battery cell that is being balanced. For example,

is powered down through the serial interface, the regulator, the    the CB6 output provides a 0 V or 5 V output with respect to the

reference, and the daisy-chain circuitry stay powered up, but the   voltage on the VIN5 analog input. The CBx outputs are set by

remaining analog and digital circuitry is powered down. This is     writing to the cell balance register. The default value of the cell

necessary to ensure that the signal to power on the part, or the    balance register on power-up is 0x00.

chain of parts, is correctly received.

Power-Down Timer                                                                                 VIN6

The PD timer register allows the user to program a set time after                          10kΩ

                                                                                                 CB6

which the AD7280A is automatically powered down. This timer                                      VIN5

functions as a time delay between the falling edge of the PD

input (or the setting of Bit D8 in the control register) and the                           10kΩ

                                                                                                 CB5

AD7280A powering down. The PD timer can be set to a value                                        VIN4

from 0 minutes to 36.9 minutes, with a resolution of 71.5 sec.                             10kΩ            AD7280A

The user should first write to the PD timer register to define the                               CB4

desired delay. Any subsequent falling edge on the PD input or                                    VIN3

setting of Bit D8 in the control register starts the PD timer.                             10kΩ

When the programmed time elapses, the AD7280A checks the                                         CB3

state of the PD pin. If the PD pin is low, the AD7280A powers                                    VIN2

down. If the PD pin is high, the part does not power down and                              10kΩ

                                                                                                 CB2

continues to operate as normal. The default value of the PD                                      VIN1

timer register on power-up is 0x00.

                                                                                           10kΩ

If the PD timer register is written to after the counter starts,                                 CB1

the counter is reset to 0. The count then restarts automatically,                                VIN0                               09435-019

without further input from the user, and counts to the new value

in the PD timer register. If the new time in the PD timer register                         Figure 39. Cell Balancing Configuration

is 0, the part checks the state of the PD pin and powers down if    As noted in the Power-Down Timer section, a power-down timer

the PD pin is low. Note that when the PD timer is activated—for     can be programmed on the AD7280A. This timer can be used

example, by a falling edge on the PD pin—a subsequent rising        to allow cell balancing to occur for a set time before powering

edge on the PD pin does not disable the active PD timer. It is      down the AD7280A. The power-down timer is independent of

recommended that the PD pin be held low until an active PD          the cell balance timers. If no power-down timer is set—that is, if

timer expires.                                                      the PD timer register is at its default value of 0x00—a falling edge

POWER-UP TIME                                                       on the PD pin switches off the CBx outputs and powers down the

As described in the Power-Down section, a full power-down           AD7280A. If a power-down timer is set, the CBx outputs are

of the AD7280A (active low on the PD input) powers down all         powered down when the programmed power-down timer elapses

                                                                    and the AD7280A is powered down.

analog and digital circuitry. The recommended power-up time         In an application with two or more AD7280A devices in a daisy

from hardware power-down, when the internal reference is            chain, it is recommended that series resistors be placed between

decoupled with a 1 μF capacitor, is 5.5 ms. It is recommended       the CBx outputs of the AD7280A and the gates of the external

that no conversions be initiated until the 5.5 ms power-up time     cell balancing transistors. These resistors are recommended to

elapses because such conversions can result in inaccurate data.     protect the AD7280A in the event that the external cell balancing

A software power-down powers down all analog and digital            transistors are damaged during the initial connection of the

circuitry on the AD7280A except for the regulator, the 1.2 V        monitoring circuitry to the battery stack. Consideration should

band gap reference, and the daisy-chain circuitry. The recom-       also be given to the protection of these external transistors

mended power-up time from software power-down, when the             during the initial connection of the monitoring circuitry to the

VREF pin is decoupled with a 1 μF capacitor, is 1 ms.               battery stack.

                                                                   Rev. 0 | Page 25 of 48
AD7280A

An example of how damage to the external transistors can occur         Programming the Cell Balance Timers

is a connection sequence that first provides the system ground         It is recommended that the required CBx timer values be

(the ground supply to the master AD7280A in the daisy chain)           programmed to each individual CBx timer register before

followed by a connection from any of the battery cells at a            activating the CB counter. Changing the CBx timer values while

potential high enough to exceed the VGS of the cell balancing          the counter is running is possible; however, writing to an active

transistor, for example 40 V. If these two connections are the         CBx timer register resets the counter, as described in the Cell

first battery connections made in the system, the result is 40 V       Balance Timers section.

being applied to one of the VINx pins of the AD7280A through           Cell Balance Timer Example 1

a series resistor. The 40 V battery connection is also directly

applied to the source input of one of the cell balancing transistors.  The following sequence of steps programs a value of 214.5 sec

However, because no power has been supplied to the VDD pin of          to the CB1 and CB2 timer registers.

the AD7280A, all the CBx outputs are at 0 V. This results in a         1.                    Set Bits[D4:D3] of the CB1 timer register and the CB2

reverse voltage of 40 V across the VGS of the external transistor,                           timer register high.

which can damage the device.                                           2.                    Set Bits[D3:D2] of the cell balance register high.

Cell Balance Timers                                                    3.                    Wait 60 sec.

The AD7280A offers six cell balance timer registers that allow         4.                    Set Bits[D4:D3] of the CB3 timer register high.

the on time of each CBx output to be programmed. The CBx               5.                    Set Bits[D4:D2] of the cell balance register high.

timers can be set to a value from 0 minutes to 36.9 minutes. The       In this example, the CB1 and CB2 outputs are switched on and

resolution of the CBx timers is 71.5 sec. A value of 0x00 in a         the cell balance counter is activated. Following the 60 sec wait,

CBx timer register means that the timer is not activated. A non-       a value of 214.5 sec is written to the CB3 timer register, the CB3

zero value programmed to a CBx timer register configures the           output is switched on, and the on state of the CB1 and CB2

CBx timer for use, but the CBx outputs and the CBx timers are          outputs is maintained. In this example, all three CB outputs are

not activated until the cell balance register is written to. At the    switched off at the same time (214.5 sec). This is because the CB

end of the individually programmed CBx time, the respective            counter was already active before the CB3 timer register was

CBx output returns to its default state of 0 V output with respect     programmed and the CB3 output selected.

to the absolute amplitude of the negative terminal of the battery      Cell Balance Timer Example 2

cell that is being balanced. Also at this time, the cell balance

register is reset and the CBx timer registers continue to hold         In this example, follow the same sequence of steps described in

their programmed values. The default value of the CBx timer            the Cell Balance Timer Example 1 section, but increase the wait

registers on power-up is 0x00.                                         step from 60 sec to any value greater than 214.5 sec.

When using the cell balance timer feature, note that the timer on      The initial steps set up the CB1 and CB2 timers and activate the

each cell balance output is operated from a single CB counter.         CB1 and CB2 outputs. However, because the wait state is now

When a nonzero value is programmed to any CBx timer register,          longer than the time programmed to the CB1 and CB2 timers,

this counter is activated by writing a nonzero value to the cell       the CB1 and CB2 timers expire before the additional writes to

balance register. The current value of the counter is compared         configure CB3. The CB1 and CB2 outputs switch off, a 0 is

to the values programmed to each CBx timer register at 4.5 sec         written to Bits[D3:D2] of the cell balance register, and the CB

intervals (71.5 sec/16). When the value in the counter reaches         counter is reset to 0x00 before the commands to program the

the value in the CBx timer register, the cell balance output           CB3 timer and to switch on the CB3 output are received.

corresponding to that CBx timer register is switched off. Note         In this example, the second write to the cell balance registers—

that the cell balance register has a higher priority than the CBx      which selects the CB1, CB2, and CB3 outputs—is considered a

timer registers. A CBx output can be switched off by writing to        new activation of the CB counter. The CB1, CB2, and CB3

the cell balance register even if the value programmed to the          outputs switch on and, if no further commands are written to

respective CBx timer register has not expired.                         the AD7280A, all three outputs switch off 214.5 sec after this

Writing a zero or a nonzero value to an active CBx timer               second activation of the CB counter.

register (corresponding CB output switched on) results in the

cell balance counter being reset and automatically restarted.

Note that overwriting the CBx timer with 0 restarts the counter,

but, because the timer value is now 0, the corresponding CB

output is switched off. Any write to a nonactive CBx timer

register (corresponding CB output not switched on) has no

effect on the cell balance counter.

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ALERT OUTPUT                                                         Table 12. Alert Register Settings, Bits[D3:D0]1

The alert output on the AD7280A can be used to indicate              Bits[D3:D2]             Bits[D1:D0]  Action

whether any of the following faults has occurred:                    00                      XX           Includes all six voltage channels in

                                                                                                          alert detection (default)

•   Cell overvoltage                                                 01                      XX           Removes VIN5 from alert

•   Cell undervoltage                                                                                     detection

•   Auxiliary ADC overvoltage                                        10                      XX           Removes VIN5 and VIN4 from alert

•   Auxiliary ADC undervoltage                                                                            detection

                                                                     11                      XX           Reserved

Following each completed conversion, the cell voltage and            XX                      00           Includes all AUX ADC channels

auxiliary ADC measurement results are compared to the alert                                               selected for conversion in alert

thresholds. The alert thresholds are set by writing to the cell                                           detection2 (default)

overvoltage, cell undervoltage, AUX ADC overvoltage, and             XX                      01           Removes AUX5 from alert

AUX ADC undervoltage registers. An alert output is generated                                              detection3

if the cell voltage and/or the auxiliary ADC results are outside     XX                      10           Removes AUX5 and AUX3 from

the programmed alert thresholds.                                                                          alert detection3

                                                                     XX                      11           Reserved

The alert output can be configured as a static or dynamic output     1 X is don’t care.

by writing to the alert register. The static alert output is a high  2 Includes six auxiliary ADC channels in the alert detection if conversions on

signal that is pulled low in the event of an overvoltage or under-   six auxiliary ADC channels are selected in the control register; includes three

voltage on the cell voltage or auxiliary ADC input conversions.      auxiliary ADC channels in the alert detection if conversions on three auxiliary

The dynamic alert is a square wave that can be programmed to         ADC channels are selected in the control register.

                                                                     3 To remove AUX5 or AUX5 and AUX3 from the alert detection, conversions on

a frequency of 100 Hz, 1 kHz, or 10 kHz. The alert output can        three auxiliary ADC input channels only must be selected in the control register.

be used as part of a daisy chain, in which case the AD7280A at       Some applications require fewer than six voltage measurements

the top of the chain, that is, farthest away from the DSP/micro-     (see the Connection of Fewer Than Six Voltage Cells section).

processor, should be programmed to generate the initial alert        As shown in Figure 35, it is recommended that a channel that

output, and all other devices in the chain should be programmed      is not being used on the AD7280A be shorted to the channel

to allow the alert signal to pass through. If a conversion result    below it. To prevent the incorrect triggering of the alert output

outside the programmed thresholds occurs, either on the device       in this application, the AD7280A allows the user to select up to

generating the initial alert signal or on any device in the chain,   two voltage channels that can be taken out of the overvoltage/

the alert signal is pulled low to indicate that an alert condition   undervoltage detection circuit. This is programmed through

has occurred. At the end of the daisy chain, the master AD7280A,     Bits[D3:D2] of the alert register. The user can also remove all

which is connected to the DSP/microprocessor, takes the alert        or selected auxiliary ADC channels from the detection circuit.

signal from the chain and passes it in standard digital voltage      This is programmed through Bits[D1:D0] of the alert register in

format to the DSP/microprocessor. The configuration settings         combination with Bits[D15:D14] of the control register.

for the alert register are described in Table 11 and Table 12.       The operation of the alert output can be verified by initiating a

Table 11. Alert Register Settings, Bits[D7:D4]1                      self-test conversion. The self-test conversion converts the band

Bits[D7:D6]         Bits[D5:D4]   Action                             gap reference voltage, 1.2 V, which triggers an alert output if the

00                  XX           No alert signal generated or        cell undervoltage threshold is set higher than 1.2 V. To test the

                                 passed (default)                    alert output, a self-test conversion should be initiated on the

01                  XX           Generates a static (high) alert     AD7280A farthest away from the DSP/microprocessor.

                                 signal to be passed down the        The operation of the alert output can also be verified by increas-

                                 daisy chain                         ing or decreasing the thresholds around a known input voltage

10                  00           Generates a 100 Hz square wave      to trigger an alert condition. The alert operation of each device

                                 alert signal to be passed down

                                 the daisy chain                     in the daisy chain of AD7280As can be verified by, for example,

10                  01           Generates a 1 kHz square wave       decreasing the cell overvoltage threshold of that device below the

                                 alert signal to be passed down      value of the input voltage on the cells. Initiating a conversion on

                                 the daisy chain                     all devices in the daisy chain pulls the alert signal low as it passes

10                  10           Generates a 10 kHz square wave      through that device. The relevant threshold on that device can

                                 alert signal to be passed down      then be returned to its previous value and the process repeated

                                 the daisy chain                     on the next device in the daisy chain.

10                  11           Reserved

11                  XX           Passes an alert signal from the

                                 AD7280A at higher potential in

                                 the daisy chain

1 X is don’t care.

                                                                     Rev. 0 | Page 27 of 48
AD7280A

REGISTER MAP

Table 13.                                                              Table 14. Control Register Settings

                       Register  Register   Read/Write                 Bits                    Description

Register Name          Address   Data       Register                   [D15:D14]               Select conversion inputs

Cell Voltage 1         0x00      D11 to D0  Read only                                          00 = six cell voltages and six AUX ADCs (default)

Cell Voltage 2         0x01      D11 to D0  Read only                                          01 = six cell voltages and AUX1, AUX3, and AUX5

Cell Voltage 3         0x02      D11 to D0  Read only                                          10 = six cell voltages only

Cell Voltage 4         0x03      D11 to D0  Read only                                          11 = ADC self-test

Cell Voltage 5         0x04      D11 to D0  Read only                  [D13:D12]               Read conversion results

Cell Voltage 6         0x05      D11 to D0  Read only                                          00 = six voltages and six AUX ADCs (default)

AUX ADC 1              0x06      D11 to D0  Read only                                          01 = six voltages and AUX1, AUX3, and AUX5

AUX ADC 2              0x07      D11 to D0  Read only                                          10 = six cell voltages only

AUX ADC 3              0x08      D11 to D0  Read only                                          11 = no-read operation

AUX ADC 4              0x09      D11 to D0  Read only                  D11                     Conversion start format

AUX ADC 5              0x0A      D11 to D0  Read only                                          0 = falling edge of CNVST input (default)

AUX ADC 6              0x0B      D11 to D0  Read only                                          1 = rising edge of CS

Self-Test              0x0C      D11 to D0  Read only                  [D10:D9]                Conversion averaging

Control                0x0D      D15 to D8  Read/write                                         00 = single conversion only (default)

                       0x0E      D7 to D0   Read/write                                         01 = average by 2

Cell Overvoltage       0x0F      D7 to D0   Read/write                                         10 = average by 4

Cell Undervoltage      0x10      D7 to D0   Read/write                                         11 = average by 8

AUX ADC Overvoltage    0x11      D7 to D0   Read/write                 D8                      Power-down format

AUX ADC Undervoltage   0x12      D7 to D0   Read/write                                         0 = falling edge of PD input (default)

Alert                  0x13      D7 to D0   Read/write                                         1 = software power-down

Cell Balance           0x14      D7 to D0   Read/write                 D7                      Software reset

CB1 Timer              0x15      D7 to D0   Read/write                                         0 = take the AD7280A out of reset (default)

CB2 Timer              0x16      D7 to D0   Read/write                                         1 = reset the AD7280A

CB3 Timer              0x17      D7 to D0   Read/write                 [D6:D5]                 Set acquisition time

CB4 Timer              0x18      D7 to D0   Read/write                                         00 = 400 ns (default)

CB5 Timer              0x19      D7 to D0   Read/write                                         01 = 800 ns

CB6 Timer              0x1A      D7 to D0   Read/write                                         10 = 1.2 μs

PD Timer               0x1B      D7 to D0   Read/write                                         11 = 1.6 μs

Read                   0x1C      D7 to D0   Read/write                 D4                      Reserved; set to 1

CNVST Control          0x1D      D7 to D0   Read/write                 D3                      Thermistor termination resistor

CELL VOLTAGE REGISTERS                                                                         0 = function not in use (default)

The cell voltage registers store the conversion result from each cell                          1 = termination resistor connected

input. The conversion result is in 12-bit straight binary format.      D2                      Lock device address

                                                                                               0 = does not lock to new device address; continues

AUXILIARY ADC REGISTERS                                                                        to operate with Device Address 0x00 (default)

The AUX ADC registers store the conversion result from each                                    1 = part locks to new device address that it is

auxiliary ADC input. The conversion result is in 12-bit straight                               presented with

binary format.                                                         D1                      Increment device address

                                                                                               0 = does not increment the device address when

SELF-TEST REGISTER                                                                             transferring data up the daisy chain

The self-test register stores the conversion result of the ADC                                 1 = increments the device address when

self-test. The conversion result is in 12-bit straight binary format.                          transferring data up the daisy chain (default)

                                                                       D0                      Daisy-chain register readback

CONTROL REGISTER                                                                               0 = function not in use; registers are read in single

The control register is a 16-bit register that is used to configure                            register readback mode

the AD7280A. Table 14 describes the operation of each bit in                                   1 = set daisy chain for register readback (default)

the control register.

                                                                       Rev. 0 | Page 28 of 48
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Select Conversion Inputs                                               Thermistor Termination Resistor

Bits[D15:D14] of the control register determine which cell             Bit D3 of the control register should be set if the user wishes to

voltages and auxiliary ADC inputs are converted following a            use a single thermistor termination resistor on the AUXTERM pin.

convert start command. The default value of D15 and D14 on             Note that, due to settling time requirements, the thermistor

power-up is 00.                                                        termination resistor option should only be used when the acqui-

Read Conversion Results                                                sition time of the AD7280A is set to its highest value, that is,

Bits[D13:D12] of the control register determine which cell             1.6 μs (set Bits[D6:D5] to 11). The default value of D3 is 0.

voltage and auxiliary ADC conversion results are supplied to           Lock Device Address

the serial or daisy-chain data output pins for readback. The           Bit D2 of the control register is used in conjunction with Bit D1

default value of D13 and D12 on power-up is 00.                        to allow individual device addresses for each AD7280A in the

Conversion Start Format                                                daisy chain to be defined and locked to the part. Bit D1 is used

A conversion on the AD7280A can be initiated through the               to generate the individual device addresses that are presented to

hardware CNVST pin or by issuing a software convert start              each AD7280A in the daisy chain in the form of a write command.

command. Bit D11 of the control register determines whether a          When Bit D2 is set high, the AD7280A locks to the device address

conversion is initiated on the falling edge of the CNVST input         presented to it. This new device address is used for all subsequent

                                                                       CRC calculations. When Bit D2 is set low, the device address of

or on the rising edge of the CS input. The default format on           the AD7280A is not locked. In this case, a device address of 0x00

power-up is the CNVST pin, that is, 0. When using the rising           is used for CRC calculations. The default value of D2 is 0.

edge of the CS input to initiate conversions, Bit D11 is reset to      Increment Device Address

0 following the initiation of conversions.                             Bit D1 of the control register determines whether the AD7280A

Conversion Averaging                                                   increments the device address that it receives as part of a write

Bits[D10:D9] of the control register determine the number of           command when transferring that command up the daisy chain.

conversions completed on each input with the averaged results          When Bit D1 is set to 1, the device address is incremented as the

stored in the relevant result registers. The user can select a single  command is passed up the chain. This mode of operation is used

conversion only or the average of two, four, or eight conversions.     on initial power-up and when coming out of a hardware power-

The default value of Bits[D10:D9] on power-up is 00, that is,          down to allow individual device addresses for each AD7280A in

single conversion only.                                                the daisy-chain stack to be defined. When D1 is set low, no change

Power-Down Format                                                      is made to the device address as the command is passed up the

Setting Bit D8 of the control register places the AD7280A into         chain. The default value of D1 is 1.

software power-down. See the Power-Down section for more               Daisy-Chain Register Readback

information. The default value of Bit D8 on power-up is 0.             Bit D0 of the control register enables the readback of individual

Software Reset                                                         registers from each AD7280A in a daisy chain. When Bit D0 is

Bit D7 of the control register allows the user to initiate a software  set high, the application of sufficient clocks allows the data stored

reset of the AD7280A. Two write commands are required to               in the register address identified by the read register to be shifted

complete the reset operation. Bit D7 must be set high to put the       out of each AD7280A in turn. This data is passed down the daisy

AD7280A into reset. Bit D7 must then be set low to take the            chain and read back by the DSP/microprocessor. When Bit D0

AD7280A out of reset. A software reset resets all user configurable    is set low, daisy-chain read is disabled. See the Daisy-Chain

registers to their default values with the exception of the lower      Interface section and the Examples of Interfacing with the

byte of the control register (Address 0x0E). When executing a          AD7280A section. The default value of D0 is 1.

software reset, care should be taken to ensure that Bits[D6:D0]        CELL OVERVOLTAGE REGISTER

are not incorrectly overwritten.                                       The cell overvoltage register determines the high voltage thresh-

Set Acquisition Time                                                   old of the AD7280A. Cell voltage conversions that exceed the

Bits[D6:D5] of the control register determine the acquisition          overvoltage threshold trigger the alert output. The AD7280A

time of the ADC. See the Acquisition Time section for more             allows the user to set the overvoltage threshold to a value from

information. The default value of the acquisition time is 400 ns,      1 V to 5 V. The resolution of the overvoltage threshold is eight

that is, 00.                                                           bits, that is, 16 mV. The default value of the overvoltage threshold

                                                                       on power-up is 0xFF (5 V).

                                                                       Rev. 0 | Page 29 of 48
AD7280A

CELL UNDERVOLTAGE REGISTER                                             CELL BALANCE REGISTER

The cell undervoltage register determines the low voltage thresh-      The cell balance register determines the status of the six cell

old of the AD7280A. Cell voltage conversions lower than the            balance outputs. The six CBx outputs are set by writing to

undervoltage threshold trigger the alert output. The AD7280A           Bits[D7:D2] of the cell balance register. The cell balance register

allows the user to set the undervoltage threshold to a value from      is reset by a software reset or following a hardware power-down.

1 V to 5 V. The resolution of the undervoltage threshold is eight      The default value of the cell balance register on power-up is 0x00.

bits, that is, 16 mV. The default value of the undervoltage threshold  Table 15. Cell Balance Register Settings

on power-up is 0x00 (1 V).

AUX ADC OVERVOLTAGE REGISTER                                           Bits                    Description

                                                                       D7                      Set CB6 output

The AUX ADC overvoltage register determines the high voltage                                   0 = output off

threshold of the AD7280A auxiliary ADC inputs. Conversions                                     1 = output on

that exceed this threshold trigger the alert output. The AD7280A       D6                      Set CB5 output

allows the user to set the threshold to a value from 0 V to 5 V. The                           0 = output off

resolution is eight bits, that is, 19 mV. The default value of the                             1 = output on

auxiliary ADC overvoltage threshold on power-up is 0xFF (5 V).         D5                      Set CB4 output

AUX ADC UNDERVOLTAGE REGISTER                                                                  0 = output off

The AUX ADC undervoltage register determines the low voltage                                   1 = output on

threshold of the AD7280A auxiliary ADC inputs. Conversions             D4                      Set CB3 output

that are lower than this threshold trigger the alert output. The                               0 = output off

AD7280A allows the user to set the threshold to a value from 0 V                               1 = output on

to 5 V. The resolution is eight bits, that is, 19 mV. The default      D3                      Set CB2 output

value of the AUX ADC undervoltage threshold on power-up                                        0 = output off

is 0x00 (0 V).                                                                                 1 = output on

                                                                       D2                      Set CB1 output

ALERT REGISTER                                                                                 0 = output off

The alert register determines the configuration of the alert                                   1 = output on

function. The alert can be configured as a static or dynamic           [D1:D0]                 Reserved; set to 0

signal.                                                                CBx TIMER REGISTERS

•  The static signal is a high signal that is pulled low to            The CBx timer registers allow the user to program individual times

   indicate that an overvoltage or undervoltage on a cell              for each cell balance output. The AD7280A allows the user to set

   or on the auxiliary ADC has occurred.                               the CBx timer to a value from 0 minutes to 36.9 minutes. The

•  The dynamic signal is a square wave, the frequency                  resolution of the CBx timers is 71.5 sec. The default value of the

   of which can be set to 100 Hz, 1 kHz, or 10 kHz.                    CBx timer registers on power-up is 0x00. When the CBx timer

When a number of AD7280As are operating in daisy-chain                 value is set to 0x00, the CBx timer is not activated; that is, the CBx

mode, the selection of static or dynamic alert is set on the           outputs are all controlled by the contents of the cell balance

AD7280A at the highest potential in the chain only. The alert          register only. For more information, see the Cell Balancing

registers on the remaining AD7280As in the chain should be             Outputs section.

programmed to pass the alert signal through the chain. Each            Table 16. CBx Timer Register Settings

part passes the static or dynamic alert signal through the chain       Bits                    Description

or pulls the signal low to indicate that an overvoltage or under-      [D7:D3]                 5-bit binary code to set the CB timer to a value

voltage on a cell or on the auxiliary ADC has occurred.                                        from 0 minutes to 36.9 minutes

See Table 11 and Table 12 for more information about the alert         [D2:D0]                 Reserved; set to 000

register settings. The default value of the alert register on

power-up is 0x00.

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PD TIMER REGISTER                                                   CNVST CONTROL REGISTER

The PD timer register allows the user to configure a set time       The CNVST control register allows the user to gate the input

after which the AD7280A is automatically powered down. The          signal from the CNVST pin.

AD7280A allows the user to set the PD timer to a value from         Bit D0 of the CNVST control register allows the user to hold the

0 minutes to 36.9 minutes. The resolution of the PD timer is        internal CNVST signal high regardless of any external noise or

71.5 sec. When using the PD timer in conjunction with the CBx

timers, the value programmed to the PD timer should exceed          glitches on the CNVST pin. This setting can be used in noisy

that programmed to the CBx timer by at least 71.5 sec because       environments to prevent incorrect initiation of conversions.

the PD timer takes priority over the CBx timers. The default        When using the rising edge of CS to perform a software convert

value of the PD timer register on power-up is 0x00.                 start, it is recommended that the CNVST pin be gated out by

Table 17. PD Timer Register Settings                                setting Bit D0 high (see the Conversion Start Format section).

Bits     Description                                                Bit D1 of the CNVST control register allows the user to open a

[D7:D3]  5-bit binary code to set the PD timer to a value           window in the CNVST gate that allows a single CNVST pulse

         from 0 minutes to 36.9 minutes                             through. The window is closed automatically following a falling

[D2:D0]  Reserved; set to 000                                       edge on the CNVST pin. To use this functionality, the user

READ REGISTER                                                       should write 10 to Bits[D1:D0] of the CNVST control register

                                                                    immediately before each conversion start request.

The read register, in conjunction with Bits[D13:D12] and            The default value of the CNVST control register on power-up

Bit D0 of the control register, defines the read operations of the  is 0x00.

AD7280A. To read back a single register from either a single

AD7280A or from a chain of AD7280A devices, the desired             Table 19. CNVST Control Register Settings

register address should first be written to the read register. To   Bits                    Bit  Bit

read back a series of conversion results from either a single       [D7:D2]                 D1   D0   Description

AD7280A or from a chain of AD7280A devices, an address of           000000                  0    0    CNVST input not gated (default).

0x00 should be written to the read register. The default value of   000000                  X    1    CNVST input gated.

the read register on power-up is 0x00.                              000000                  1    0    Allow single CNVST pulse.

Table 18. Read Register Settings                                                                      Additional CNVST pulses are gated.

Bits     Description

[D7:D2]  6-bit binary address for the register to be read

[D1:D0]  Reserved; set to 00

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AD7280A

SERIAL INTERFACE

The AD7280A serial interface is Mode 1 SPI compliant, that is,                               This device address can then be locked to the AD7280A and used

the clock polarity (CPOL) is 0, and the clock phase (CPHA) is 1.                             in subsequent read and write commands. The device address is

The interface consists of four signals: CS, SCLK, SDI, and SDO.                              written to and read from the AD7280A stack in reverse order,

The SDI line is used to transfer data into the on-chip registers,                            that is, LSB first.

and the SDO line is used to read the on-chip registers and                                   Register Address

conversion result registers. SCLK is the serial clock input for the                          The register map for the AD7280A is provided in Table 13. Each

device; all data transfers, either on SDI or on SDO, take place                              register address is six bits long and is used when writing to or

with respect to SCLK. Data is clocked into the AD7280A on the                                reading from the on-chip registers of the AD7280A.

SCLK falling edge. Data is clocked out of the AD7280A on the

SCLK rising edge. The CS input is used to frame the serial data                              Register Data

being transferred to or from the device.                                                     When issuing a write command to a part in the stack of

The AD7280A allows 32-bit data transfer only and resets a                                    AD7280A devices, the data to be written is an 8-bit word. As

counter on the rising edge of CS to ensure that the AD7280A is                               shown in Table 13, all read/write registers are eight bits wide.

automatically resynchronized with the DSP/microprocessor on                                  For more information about the correct settings for each

every falling edge of CS. Individual 8-bit or 16-bit words can be                            register, see the Register Map section.

used to assemble a 32-bit command, but a single 32-bit wide CS                               Address All Parts

frame is required to correctly structure the assembly of the                                 The AD7280A allows write commands to be issued simultane-

32-bit command.                                                                              ously to all devices in the daisy chain, as well as write commands to

The rising edge of CS can also be used to initiate the sequence of                           individual AD7280As. A write to all devices in the daisy chain is

conversions by writing to the upper byte of the control register.                            completed by setting Bit D12 of the write command to 1. When

Figure 2 shows the timing diagram for the serial interface of the                            issuing a write all command, the device address should be set to

AD7280A. See the Daisy-Chain Interface section for more                                      0x00. This device address is also used to calculate the 8-bit CRC

information about the daisy-chain interface.                                                 for transmission with the write all command.

WRITING TO THE AD7280A                                                                       8-Bit CRC

In a battery monitoring application, up to eight AD7280As can                                The AD7280A includes an 8-bit cyclic redundancy check (CRC)

be daisy-chained to allow up to 48 individual Li-Ion cell voltages                           on all write commands to either individual devices or to a chain

to be monitored. Each write operation must, therefore, include                               of devices. An AD7280A that receives an invalid CRC in the

a device address and a register address, in addition to the data                             write command does not execute the command. The CRC on

to be written. An additional identifier bit is also required when                            the write command is calculated based on Bits[D31:D11] of the

addressing all AD7280As in the daisy chain. The AD7280A SPI                                  write command. These bits include the device address, the

interface, in combination with the daisy-chain interface, allows                             register address, the data to be written, the address all parts bit,

any register in the stack of eight AD7280As to be updated using                              and Bit D11. For more information about the CRC, see the

one 32-bit write cycle. The 32-bit write sequence is shown in                                Cyclic Redundancy Check section.

Table 20. The AD7280A also requires an 8-bit CRC to be                                       Bit Pattern (010)

included in each write command.                                                              A required fixed bit pattern of 010 to Bits[D2:D0] of the 32-bit

Device Address                                                                               write command of the AD7280A provides an additional stage of

The device address is a 5-bit address that allows each individual                            verification. The correct position of this bit pattern is verified

AD7280A in the battery monitoring stack to be uniquely                                       on each write command received by the AD7280A. An

identified. On initial power-up, each AD7280A is configured                                  AD7280A that receives an incorrect bit pattern in the write

with a default address of 0x00. A simple sequence of commands                                command does not execute the command.

allows each AD7280A to recognize its unique device address in

the stack (see the Initializing the AD7280A section).

Table 20. 32-Bit Write Cycle

Device Address1  Register Address             Register Data          Address All Parts                  Reserved (0 Bit)  8-Bit CRC        Bit Pattern (010)

D31 to D27       D26 to D21                   D20 to D13             D12                                D11               D10 to D3        D2 to D0

1 The device address is configured LSB first. For example, to address the second device in the stack, that is, the first slave device, the sequence of bits input to the

AD7280A should be 10000. The register address, data bits, and CRC bits are input MSB first.

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READING FROM THE AD7280A                                                                     Register Address

There are two types of read operation for the AD7280A:                                       The register map for the AD7280A is provided in Table 13. Each

•  Conversion results read                                                                   register address is six bits long and is used when writing to or

•  Register data read                                                                        reading from the on-chip registers of the AD7280A.

                                                                                             Register Data

The data returned from a conversion result read operation includes                           The register data is the 8-bit register data that was requested in

the device address, the channel address, the write acknowledge                               a previous write command.

bit, and the 8-bit CRC information, in addition to the 12 bits of

conversion data. Table 21 illustrates the 32-bit read cycle for a                            Conversion Data

conversion result read.                                                                      The conversion data is the 12-bit conversion result from the cell

The data returned from a register data read operation includes                               voltage inputs, the auxiliary ADC inputs, or the ADC self-test

the device address, the register address, the write acknowledge                              conversion.

bit, and the 8-bit CRC information, in addition to the eight bits                            Write Acknowledge Bit

of register data. Table 22 illustrates the 32-bit read cycle for a                           As described in the Writing to the AD7280A section, an 8-bit

register data read.                                                                          CRC is included in the write command transmitted to the

The AD7280A SPI interface, in combination with the daisy-                                    AD7280A. The CRC is calculated based on Bits[D31:D11]. A

chain interface, allows the conversion results of any AD7280A                                CRC check is completed before the write command is executed

in a stack of eight AD7280As to be read back using an N × 8 ×                                on the device.

32-bit read cycle, where N is defined as the number of conver-                               Using the same CRC algorithm, the AD7280A calculates the

sions completed on that part, that is, 12, 9, or 6 (see Table 8).                            CRC and compares it to the CRC that was received by the part

Device Address                                                                               in the transmitted write command. If the two CRC values

The device address is described in the Writing to the AD7280A                                match, the command is executed and the write acknowledge bit

section. When reading back register or conversion data from                                  in the subsequent transmission of data from the device is set. If

the device using the daisy-chain readback mode, the SDI line                                 the transmitted and calculated CRCs do not match, the write

must be set to write to a specific address. That is, the SDI line                            command is not executed, and the write acknowledge bit is set

should not be allowed to idle high or low, and the address all                               to 0. For examples of the use of the write acknowledge bit, see

parts bit must be set to 0. The address must be either the top                               the Write Acknowledge section.

part in the chain of AD7280A devices or an address with a value                              8-Bit CRC

higher than that of the top part in the chain. Writing to the                                The AD7280A includes an 8-bit cyclic redundancy check (CRC) on

highest available address (Address 0x1F) and setting the address                             all data read back from the device. When reading back conversion

all parts bit to 0 is recommended. The 32-bit write command is                               data from the AD7280A, the 8-bit CRC includes the device address,

0xF800030A.                                                                                  the channel address, the conversion data, and the write acknowl-

Channel Address                                                                              edge bit. When reading back register data from the AD7280A,

The channel address allows each individual voltage and auxil-                                the 8-bit CRC includes the device address, the register address,

iary ADC input result to be uniquely identified. Each channel                                the register data, two reserved zero bits, and the write acknowledge

address is four bits wide. The address for each channel is provided                          bit. In both cases, the CRC is generated on Bits[D31:D10] of the

in the register map (see Table 13).                                                          32-bit read cycle and is transmitted using Bits[D9:D2] of the

                                                                                             same read cycle. For more information about the CRC, see the

                                                                                             Cyclic Redundancy Check section.

Table 21. 32-Bit Read Conversion Result Cycle

Device Address1          Channel Address       Conversion Data                               Write Acknowledge          8-Bit CRC       Reserved (0 Bits)

D31 to D27               D26 to D23            D22 to D11                                    D10                        D9 to D2        D1 to D0

1 The device address is configured LSB first. For example, to address the second device in the stack, that is, the first slave device, the sequence of bits input to the

AD7280A should be 10000. The register address, channel address, data bits, and CRC bits are input MSB first.

Table 22. 32-Bit Read Register Data Cycle

Device Address1      Register Address      Register Data            Reserved (0 Bits)             Write Acknowledge          8-Bit CRC  Reserved (0 Bits)

D31 to D27           D26 to D21            D20 to D13               D12 to D11                    D10                        D9 to D2   D1 to D0

1 The device address is configured LSB first. For example, to address the second device in the stack, that is, the first slave device, the sequence of bits input to the

AD7280A should be 10000. The register address, data bits, and CRC bits are input MSB first.

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AD7280A

DAISY-CHAIN INTERFACE

In a battery monitoring application, up to eight AD7280As can         ADDRESSING THE AD7280A WHILE READING

be daisy-chained together to allow up to 48 individual lithium        BACK CONVERSION OR REGISTER DATA

ion cell voltages to be monitored. Each AD7280A is capable of         An SPI interface reads data and writes data at the same time: as

monitoring up to six Li-Ion cells and is powered from the top         the device is reading in one command, it provides output data

and bottom voltage of the six Li-Ion cells. As a result, the supply   on the SDO pin in the same read/write cycle. When reading both

voltages of each AD7280A are offset by up to 30 V from                register and conversion data from the AD7280A using the daisy-

adjacent AD7280As in the chain. For this reason, a standard           chain readback mode, the SDI line must not idle high or low; it

serial interface daisy-chain method cannot be used.                   must be set up to address and write to either the top device used

The AD7280A includes a daisy-chain interface separate from            in the daisy chain or to a device with an address higher than the

the standard SPI interface. This daisy-chain interface allows         top device used in the daisy chain. In either case, the address all

each AD7280A in the chain to relay data to and from adjacent          parts bit (Bit D12 in the write command) should be set to 0, and

AD7280As.                                                             a valid CRC must be included. Writing to the highest available

As described in the Serial Interface section, the SPI interface       address, that is, Address 0x1F, and setting the address all parts

consists of four signals: CS, SCLK, SDI, and SDO. In addition         bit to 0 is recommended. The 32-bit write command is

to these pins, there are three optional interface pins: ALERT,        0xF800030A.

CNVST, and PD. Each of these seven interface signals is               INITIALIZING THE AD7280A

mirrored in the daisy-chain interface to allow communication          On initial power-up and when coming out of power-down, all

between adjacent devices in a daisy chain. For example, the           AD7280As default to a device address of 0x00. The following

serial clock of each AD7280A is received on the SCLK pin and          sequence of commands should be followed to allow each AD7280A

passed to the device above it in the daisy chain using the            in the daisy chain to recognize its unique position in the chain.

SCLKhi pin.                                                           The following sequence allows device addresses on all parts in

The CS, SCLK, SDI, CNVST, and PD pins, which pass data up             the chain to be configured and confirmed through daisy-chain

the daisy chain, operate as 3 V or 5 V logic interface pins when      readback. A subset of these commands can also be used to

the AD7280A is configured as a master device; these pins              configure the device addresses without readback confirmation.

operate as daisy-chain interface pins when the AD7280A is             1.                      A single command should be sent to all devices in the

configured as a slave device.                                                                 chain to assert the lock device address bit (D2), to deassert

The SDO and ALERT pins operate as 3 V or 5 V logic interface                                  the increment device address bit (D1), and to assert the

pins when the AD7280A is configured as a master device. These                                 daisy-chain register readback bit (D0). The 32-bit write

pins are tristated when the AD7280A is configured as a slave                                  command is 0x01C2B6E2.

device. Two additional pins, SDOlo and ALERTlo, are required          2.                      A second command should be sent to all devices in the

to pass data down the daisy chain.                                                            chain to write the address of the lower byte of the control

As described in the Serial Interface section, only one 32-bit                                 register, 0x0E, to the read register on all devices. The 32-bit

write cycle is required to write to any register in a stack of eight                          write command is 0x038716CA.

AD7280As. The readback of conversion data from all channels           3.                      To verify that all AD7280As in the chain have received and

monitoring the battery stack requires an N × 8 × 32-bit read cycle,                           locked their unique device address, a daisy-chain register read

where N is defined as the number of conversions completed on                                  should be requested from all devices. This can be done by

that part, that is, 12, 9, or 6. The recommended SCLK frequency                               continuing to apply sets of 32 SCLKs framed by CS until

to ensure correct operation of the daisy-chain interface is 1 MHz.                            the lower byte of the control register of each device in the

With a 1 MHz SCLK, it takes approximately 1.54 ms to read                                     daisy chain has been read back. The user should confirm

back the voltage conversions on 48 channels.                                                  that all device addresses are in sequence. The 32-bit write

                                                                                              command is 0xF800030A.

When reading from a single device in a stack of AD7280A devices       4.                      This command should be repeated until the control

(daisy-chain register readback is disabled; Bit D0 of the control                             register data has been read back from all devices in the

register = 0), the SCLK frequency must be lower than 1 MHz to                                 daisy chain.

read back the register data from parts up the chain of AD7280As.

This is due to the propagation delay between adjacent parts in

the daisy chain (see tDELAY in Table 3). This delay does not apply

if the part is reading registers or conversion data from the part

in daisy-chain mode; that is, the maximum SCLK of 1 MHz can

always be used in daisy-chain mode.

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WRITE ACKNOWLEDGE                                                          For example, to read back the write acknowledge bit from

For all write commands received by the AD7280A, the device                 Device 1 in the chain after writing to a register on that device,

internally performs a CRC calculation on Bits[D31:D11] of the              the read operation of Device 0, the master device, must be turned

received data and verifies this CRC against the CRC transmitted            off. Also, the SCLK frequency must be lower than 1 MHz when

by the DSP/microprocessor. If there is a difference between the            reading back the write acknowledge bit from devices higher in

CRC generated internally and the CRC received from the DSP/                the chain than the master device in this mode.

microprocessor, the AD7280A does not perform the write oper-               CYCLIC REDUNDANCY CHECK

ation. The AD7280A also checks for the correct position of the             The AD7280A 32-bit SPI interface includes an 8-bit cyclic

bit pattern 010 in the write command, as described in the Serial           redundancy check (CRC) on the read and write cycles. The CRC

Interface section. If there is a difference between the expected           can be used to detect alterations in the data during transmission

010 pattern and the pattern received from the DSP/microprocessor,          to and from the AD7280A. The principle of a cyclic redundancy

the AD7280A does not perform the write operation.                          check is that the data to be transmitted is divided by a fixed poly-

If a subsequent 32 SCLK cycle framed by a CS pulse is applied              nomial. The remainder of this mathematical operation is then

to the AD7280A, Bit D10 (the write acknowledge bit) on SDO                 attached to the data and forms part of the transmission. At the

indicates to the processor whether the last write to the device            receiving end, the same mathematical operation should be com-

was successful (the write acknowledge bit is set if the write was          pleted on the data received. This operation confirms that the

successful). The write acknowledge bit is included in the 8-bit            data received is the same as the data that was originally transmitted.

CRC on the read cycle. Note that the read register must be loaded          The polynomial used by the AD7280A to calculate the CRC bits

with any value other than 0x00 for the write acknowledge bit to            is x8 + x5 + x3 + x2 + x + 1. This CRC polynomial has a Hamming

be correctly passed down the chain of AD7280A devices.                     distance of 4 for calculations up to 22 bits of data. The division

Following is an example of how the write acknowledge bit can               is implemented using the digital circuit shown in Figure 40.

be used when writing to and configuring a stack of AD7280A                 Write Operation CRC

devices. This example sets the high byte of the control register           For writes to the AD7280A, the CRC must be computed in the

settings on all devices in a stack of eight AD7280As.                      DSP/microprocessor and sent as part of the write command.

1.  Execute a write all command to load the read register with             The CRC must be computed on Bits[D31:D11] of the write

    0x0E (addresses the low byte of the control register).                 command, that is, the device address, the register address, the

2.  Execute a write all command to set the high byte of the                data to be written, the address all parts bit, and Bit D11, which

    control register (Address 0x0D) to the desired values.                 is a reserved zero input bit. The data is divided by the CRC

3.  Apply an additional eight sets of 32 SCLKs, each framed by             polynomial, and the 8-bit remainder, following the division,

    CS, to the master device. The device address bits, D31 to              becomes the CRC bits, CRC_7 to CRC_0.

    D27, should be set to 0x1F for each 32 SCLK frame. The                 If the user is addressing all parts in a stack of AD7280As (by

    32-bit write command is 0xF800030A. The data read back                 asserting the address all parts bit, D12), the CRC must be com-

    from the master device on the first 32 SCLK frame includes             puted using a device address of 0x00, and the data written to the

    the write acknowledge bit for the control register high byte           device must have a device address of 0x00. The AD7280A performs

    write to the master device. The data read back on the                  the same CRC calculation on Bits[D31:D11] of the received data,

    second 32 SCLK frame includes the write acknowledge bit                and it verifies this CRC against the CRC transmitted by the DSP/

    for the control register high byte write to the first slave            microprocessor. If there is a difference between the CRC gener-

    device in the stack, and so on.                                        ated within the AD7280A and the CRC received from the DSP/

To read back the write acknowledge bit from slave AD7280As                 microprocessor, the AD7280A does not perform the write opera-

in a daisy chain when single registers are being written to,               tion. To allow the user to verify that the command has been

Bits[D13:D12] of the control register on lower devices in the              received and implemented by the AD7280As in the stack, a

chain must be set to 1 (a no-read operation on those devices).             write acknowledge bit is also included in the 32-bit read cycles.

                                                                           For more information about the write acknowledge bit, see the

                                                                           Write Acknowledge section.

DATA_IN   D  Q                       D  Q         D    Q             D  Q                    D  Q         D  Q         D  Q         D  Q

                CRC_0                      CRC_1              CRC_2        CRC_3                   CRC_4        CRC_5        CRC_6            CRC_7

    SCLK                                                                                                                                             09435-021

                                                              Figure 40. CRC Implementation

                                                                     Rev. 0 | Page 35 of 48
AD7280A

Read Operation CRC                                                  CRC Calculation Example 1

For reads from the AD7280A, the 8-bit CRC is generated by the       This example shows how a 32-bit write command, including the

AD7280A based on Bits[D31:D10] of the 32-bit read cycle and is      CRC calculation, to the high byte of the control register on the

transmitted using Bits[D9:D2] of the same read cycle. The data      master device (Device 0) is assembled. The data to be written

received is divided by the CRC polynomial, and the 8-bit remain-    is 0x0C.

der, following the division, becomes the CRC bits, CRC_7 to         The CRC is computed in the DSP/microprocessor on

CRC_0. The user can compare the CRC bits calculated with the        Bits[D31:D11], that is, the device address, the register address,

CRC that was received from the AD7280A to verify that there was     the data to be written to the register, the address all parts bit,

no alteration in the data that was transmitted by the AD7280A.      and the reserved bit.

When operating in a daisy chain, each AD7280A receives conver-      •                       Device address: 00000 (0x00)

sion or register data from the device above it in the daisy chain   •                       Register address: 001101 (0x0D)

and performs a CRC calculation on the received data. If there is    •                       Data: 00001100 (0x0C)

a difference between the CRC generated internally and the CRC       •                       Address all parts bit: 0 (0x0)

received from the device above it in the daisy chain, the AD7280A   •                       Reserved bit: 0 (0x0)

replaces the received CRC by an inversion of the internally gen-

erated CRC.                                                         The data input to the CRC algorithm is, therefore,

CRC Pseudocode                                                      000000011010000110000 (0x003430).

The following pseudocode can be used to calculate the CRC.          Following the completion of the calculation, the value

The following variables must first be declared:                     of CRC_7 to CRC_0 is 01010001 (0x51). The data that

•    Num_Bits is the number of data bits used to calculate the      is sent to the AD7280A for this serial write is, therefore,

     CRC result: 21 for a data write to the AD7280A, and 22 for     0000 0001 1010 0001 1000 0010 1000 1010 (0x01A1828A).

     a data read from the AD7280A.                                  CRC Calculation Example 2

•    i is an integer variable.                                      This example shows how a 32-bit write command, including

•    xor_1, xor_2, xor_3, xor_4, and xor_5 are integer variables.   the CRC calculation, to the high byte of the control register on

     These outputs of the XOR gates start with the leftmost         Device 1 in the daisy chain is assembled. The data to be written

     XOR gate in the circuit implementation (see Figure 40).        is 0x0C.

•    data_in represents the data bits that the CRC is calculated    The CRC is computed in the DSP/microprocessor on

     on: Bits[D31:D11] for a write operation, and Bits[D31:D10]     Bits[D31:D11], that is, the device address, the register address,

     for a read operation. This data supplies the input to the      the data to be written to the register, the address all parts bit,

     first XOR gate.                                                and the reserved bit.

•    CRC_0, CRC_1, CRC_2, CRC_3, CRC_4, CRC_5, CRC_6,               •                       Device address (written LSB first): 10000 (0x10)

     and CRC_7 are integer variables. The outputs of the shift      •                       Register address: 001101 (0x0D)

     registers start at the leftmost shift register in the circuit  •                       Data: 00001100 (0x0C)

     implementation (see Figure 40).

                                                                    •                       Address all parts bit: 0 (0x0)

With the exception of data_in, all variables should be initialized  •                       Reserved bit: 0 (0x0)

to 0. The following code implements the CRC calculation as

shown in Figure 40.                                                 The data input to the CRC algorithm is, therefore,

                                                                    100000011010000110000 (0x103430).

for  (i=Num_Bits;     i>=0;        i--)                             Following the completion of the calculation, the value of

     {                                                              CRC_7 to CRC_0 is 01110100 (0x74). The data that is sent

     xor_5      =     CRC_4     ^  CRC_7;                           to the AD7280A for this serial write is, therefore,

     xor_4      =     CRC_2     ^  CRC_7;                           1000 0001 1010 0001 1000 0011 1010 0010 (0x81A183A2).

     xor_3      =     CRC_1     ^  CRC_7;

     xor_2      =     CRC_0     ^  CRC_7;

     xor_1      =     data_in[i]      ^  CRC_7;

     CRC_7      =     CRC_6;

     CRC_6      =     CRC_5;

     CRC_5      =     xor_5;

     CRC_4      =     CRC_3;

     CRC_3      =     xor_4;

     CRC_2      =     xor_3;

     CRC_1      =     xor_2;

     CRC_0      =     xor_1;

     }

                                                                    Rev. 0 | Page 36 of 48
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CRC Calculation Example 3                                             CRC Calculation Example 4

This example shows the breakdown of a 32-bit register read            This example shows the breakdown of a 32-bit conversion result

from the low byte of the control register of the master device,       read from the Cell Voltage 3 conversion result register of Device 1.

that is, Device 0.                                                    The CRC is computed in the AD7280A on Bits[D31:D10], that

The CRC is computed in the AD7280A on Bits[D31:D10], that             is, the device address, the channel address, the conversion data,

is, the device address, the register address, the register data, two  and the write acknowledge bit. The calculated CRC is sent along

reserved zero bits, and the write acknowledge bit. The                with Bits[D31:D10] and Bits[D1:D0] to the DSP/microprocessor.

calculated CRC is sent along with Bits[D31:D10] and                   The data received from the AD7280A is as follows:

Bits[D1:D0] to the DSP/microprocessor.                                1000 0001 0100 1100 1101 0101 0001 1000 (0x814CD518).

The data received from the AD7280A is as follows:                     •                   Device address (read LSB first): 10000 (0x10)

0000 0001 1100 0010 1000 0110 0110 1000 (0x01C28668).                 •                   Channel address: 0010 (0x2)

•  Device address: 00000 (0x00)                                       •                   Conversion data: 100110011010 (0x99A)

•  Register address: 001110 (0x0E)                                    •                   Write acknowledge: 1 (0x1)

•  Register data: 00010100 (0x14)                                     •                   CRC: 01000110 (0x46)

•  Reserved 0s: 0 (0x0)                                               •                   Reserved 0s: 0 (0x0)

•  Write acknowledge: 1 (0x1)                                         The CRC bits are computed again in the DSP/microprocessor

•  CRC: 10011010 (0x9A)                                               on Bits[D31:D10] of the data that is read back from the

•  Reserved 0s: 0 (0x0)                                               AD7280A. The data input to the CRC algorithm is, therefore,

The CRC bits are computed again in the DSP/microprocessor             1000000101001100110101 (0x205335).

on Bits[D31:D10] of the data that is read back from the AD7280A.      Following the completion of the calculation, the value of

The data input to the CRC algorithm is, therefore,                    CRC_7 to CRC_0 is 01000110 (0x46). This result matches

0000000111000010100001 (0x0070A1).                                    the CRC that was sent from the AD7280A; therefore, this

Following the completion of the calculation, the value of             transmission of data is valid.

CRC_7 to CRC_0 is 10011010 (0x9A). This result matches

the CRC that was sent from the AD7280A; therefore, this

transmission of data is valid.

                                                                  Rev. 0 | Page 37 of 48
AD7280A

EXAMPLES OF INTERFACING WITH THE AD7280A

The AD7280A supports a number of read options. The user can          CONVERT AND READBACK ROUTINE

read back the results from                                           When conversion data from any or all of the AD7280As in a

•   All conversions completed on all parts in the chain              daisy chain is read back, the conversion results returned from

•   Individual registers on all parts in the chain                   the AD7280A are the last completed set of conversions on that

•   Individual registers on selected parts in the chain              part. It is recommended that the user also set Bits[D15:D14] of

In each case, the user must first write to the read register on the  the control register to select the number of conversions to be

selected parts to configure that part to supply the correct data     completed on each part and initiate the conversions through

on the outputs. When reading back an individual register, the        either the CNVST pin or the rising edge of CS as part of the

address of that register should be written to the read register of   read operation. In this way, the user can implement a simple

the selected part. When reading back conversion results from         convert and readback routine with the most efficient number

any or all parts in the chain, an address of 0x00 should be written  of 32-bit write and read operations.

to the read register of the selected parts.                          A general example of this routine, which converts and reads

When the address written to the read register is 0x00, the           back from all parts in the AD7280A daisy chain, is as follows:

conversion results selected for readback are controlled by           1.                      Write 0x00 to the read register on all parts in the daisy

setting Bits[D13:D12] of the control register (see Table 14).                                chain. Note that 0x00 is the default value of this register

These bits allow the user to select one of four different read-                              on power-up and following a software reset operation.

back options:                                                        2.                      Write to the control register on all parts. Set Bits[D15:D14]

•   Read back 12 conversion results: six voltage and six                                     to select the required conversions. Set Bits[D13:D12] to

    auxiliary.                                                                               select the required conversion results for readback.

•                                                                    3.                      Initiate the conversions through either the falling edge of

    Read back nine conversion results: six voltage and three                                 CNVST or the rising edge of CS (set Bit D11 of the control

    auxiliary.                                                                               register to select the conversion start format).

•   Read back six conversion results: six voltage results only.      4.                      Allow sufficient time for each conversion to be completed

•   Switch off the read operation on this part.                                              plus tWAIT. See the Converting Cell Voltages and Auxiliary

To read back an individual register from a single AD7280A in                                 ADC Inputs section.

the daisy chain, follow these steps:                                 5.                      Apply a CS low pulse that frames 32 SCLKs for each

1.  On all other parts in the chain, set Bits[D13:D12] of the                                conversion result to be read back.

    control register to 11 to select the no-read operation on        EXAMPLES

    those parts.                                                     The following examples of conversion and/or readback routines

2.  On the targeted part, set Bits[D13:D12] of the control           can be used in an application that implements a chain of AD7280A

    register to turn on the read operation.                          devices to monitor the voltage and/or auxiliary ADC inputs of

Note that it is more efficient in terms of 32-bit write cycles to    the AD7280A on a stack of lithium ion batteries.

first switch off the read operation on all AD7280As in the daisy

chain. This is achieved with a single write cycle, using Bit D12

in the write command to address all parts in the chain. The user

can then address the individual part and set Bits[D13:D12] of

the control register to turn on the read operation for that part.

                                                                     Rev. 0 | Page 38 of 48
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Example 1: Initialize All Parts in a Daisy Chain on Initial                   Example 2: Convert and Read All Parts, All Voltages,

Power-Up and When Coming Out of Power-Down                                    and All Auxiliary ADC Inputs

Example 1 shows a typical device initialization routine.                      In this example, it is assumed that all AD7280As in the daisy

1.  To initialize all device addresses, set Bit D2 and Bit D0                 chain have been initialized to their correct device addresses.

    of the control register to 1, and set Bit D1 of the control               1.            Write Register Address 0x00 to the read register on all

    register to 0 on all parts in the chain. The 32-bit write                               parts. A device address of 0x00 is used when computing

    command is 0x01C2B6E2 (see Table 23, Write 1).                                          the CRC for commands to write to all parts. The 32-bit

2.  Write the register address corresponding to the lower byte                              write command is 0x38011CA (see Table 24, Write 1).

    of the control register to the read register on all parts. The                          Note that 0x00 is the default value of the read register on

    32-bit write command is 0x038716CA (see Table 23, Write 2).                             power-up and after a software reset; therefore, this write

3.  Apply a CS low pulse that frames 32 SCLKs for each device                               operation may not be necessary.

    in the chain to be read back. All conversion readbacks                    2.            Set Bits[D15:D12] of the control register to 0 on all parts.

    should simultaneously write the 32-bit command                                          The 32-bit write command is 0x01A0131A (see Table 24,

    0xF800030A, as described in the Serial Interface section                                Write 2).

    (see Table 23, Write 3). This read is used to verify that all

    AD7280As in the chain have received and locked their                                    Note that this is the default value of Bits[D15:D12] of the

    unique device addresses. Confirm that all device addresses                              control register on power-up and after a software reset;

    are in sequence.                                                                        therefore, this write operation may not be necessary.

                                                                              3.            Program the CNVST control register to 0x02 on all parts

                                                                                            to allow conversions to be initiated using the CNVST pin.

                                                                                            The 32-bit write command is 0x03A0546A (see Table 24,

                                                                                            Write 3).

                                                                              4.            Initiate conversions through the falling edge of CNVST.

                                                                              5.            Allow sufficient time for all conversions to be completed

                                                                                            plus tWAIT. Following the completion of all conversions,

                                                                                            apply a CS low pulse that frames 32 SCLKs for each conver-

                                                                                            sion result to be read back. The 32-bit write command is

                                                                                            0xF800030A, as described in the Serial Interface section

                                                                                            (see Table 24, Write 4).

Table 23. Example 1: Initializing All AD7280A Devices in a Daisy Chain

                                                                                                                                       32-Bit Write

Write Command         Device Address  Register Address              Data          Write All            D11  8-Bit CRC        D2 to D0  Command

Write 1               00000           001110                        00010101      1                    0    11011100         010       0x01C2B6E2

Write 2               00000           011100                        00111000      1                    0    11011001         010       0x038716CA

Write 3               11111           000000                        00000000      0                    0    01100001         010       0xF800030A

Table 24. Example 2: Converting and Reading All Voltages and All Auxiliary ADC Inputs from All AD7280A Devices

                                                                                                                                       32-Bit Write

Write Command         Device Address  Register Address              Data          Write All            D11  8-Bit CRC        D2 to D0  Command

Write 1               00000           011100                        00000000      1                    0    00111001         010       0x038011CA

Write 2               00000           001101                        00000000      1                    0    01100011         010       0x01A0131A

Write 3               00000           011101                        00000010      1                    0    10000101         010       0x03A0546A

Write 4               11111           000000                        00000000      0                    0    01100001         010       0xF800030A

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AD7280A

Example 3: Convert and Read All Parts, All Voltages,                       3.            Program the CNVST control register to 0x02 on all parts

and Three Auxiliary ADC Inputs per Part                                                  to allow conversions to be initiated using the CNVST pin.

In this example, it is assumed that all AD7280As in the daisy                            The 32-bit write command is 0x03A0546A (see Table 25,

chain have been initialized to their correct device addresses.                           Write 3).

1.  Write Register Address 0x00 to the read register on all                4.            Initiate conversions through the falling edge of CNVST.

    parts. A device address of 0x00 is used when computing                 5.            Allow sufficient time for all conversions to be completed

    the CRC for commands to write to all parts. The 32-bit                               plus tWAIT. Following the completion of all conversions,

    write command is 0x038011CA (see Table 25, Write 1).                                 apply a CS low pulse that frames 32 SCLKs for each conver-

    Note that 0x00 is the default value of the read register on                          sion result to be read back. The 32-bit write command is

    power-up and after a software reset; therefore, this write                           0xF800030A, as described in the Serial Interface section

    operation may not be necessary.                                                      (see Table 25, Write 4).

2.  Set Bit D15 and Bit D13 of the control register to 0 on all

    parts. Set Bit D14 and Bit D12 of the control register to 1

    on all parts. The 32-bit write command is 0x01AA1062

    (see Table 25, Write 2).

Table 25. Example 3: Converting and Reading All Voltages and Three Auxiliary ADC Inputs from All AD7280A Devices

                                                                                                                              32-Bit Write

Write Command  Device Address        Register Address            Data          Write All            D11  8-Bit CRC  D2 to D0  Command

Write 1        00000                 011100                      00000000      1                    0    00111001   010       0x038011CA

Write 2        00000                 001101                      01010000      1                    0    00001100   010       0x01AA1062

Write 3        00000                 011101                      00000010      1                    0    10000101   010       0x03A0546A

Write 4        11111                 000000                      00000000      0                    0    01100001   010       0xF800030A

                                                                 Rev. 0 | Page 40 of 48
                                                                                                                                   AD7280A

Example 4: Convert and Read a Single Voltage                                  4.            Program the CNVST control register to 0x02 on Device 3

or Auxiliary ADC Input Result from One Part                                                 to allow conversions to be initiated using the CNVST pin

In this example, it is assumed that all AD7280As in the daisy                               on that part. The 32-bit write command is 0xC3A0417A

chain have been initialized to their correct device addresses.                              (see Table 26, Write 4).

1.  The register address corresponding to the voltage or                      5.            Initiate conversions through the falling edge of CNVST.

    auxiliary ADC input result to be read should be written to                6.            Allow sufficient time for all conversions to be completed

    the read register of the part to be read (see Table 13 for                              plus tWAIT.

    register addresses). In this example, the Cell Voltage 6                  7.            Program the CNVST control register to gate the CNVST

    register result is read from Device 3 in the stack. The 32-bit                          signal on all parts. The 32-bit write command is

    write command is 0xC382865A (see Table 26, Write 1).                                    0x03A0340A (see Table 26, Write 5). This write prevents

2.  Set Bits[D13:D12] of the control register to 1 on all parts.                            unintentional conversions from being initiated by noise or

    This setting turns off the read operation on all parts. The                             glitches on the CNVST pin. This write also updates the on-

    32-bit write command is 0x01B617EA (see Table 26,                                       chip output registers of all devices in the daisy chain.

    Write 2).                                                                 8.            Apply a CS low pulse that frames 32 SCLKs to read back

3.  Set Bits[D13:D12] of the control register of the part to be                             the desired voltage or auxiliary ADC result. This frame

    read from such that the required voltage is read back. With                             should simultaneously write the 32-bit command

    the exception of a self-test conversion, it is not possible to                          0xF800030A, as described in the Serial Interface section

    convert on a single channel; six, nine, or 12 conversions must                          (see Table 26, Write 6).

    be completed. This example reads a voltage conversion from                              Note that when reading from a single device in a stack of

    Device 3 in the stack; therefore, Bit D14 and Bit D12 of the                            AD7280As, the SCLK frequency must be lower than 1 MHz

    control register should be set to 0, and Bit D15 and Bit D13                            to read back the register data from parts higher in the chain

    should be set to 1 on Device 3. The 32-bit write command                                than the master device.

    is 0xC1B400FA (see Table 26, Write 3).

Table 26. Example 4: Converting and Reading a Single Voltage or Auxiliary ADC Result from One AD7280A Device

                                                                                                                                   32-Bit Write

Write Command  Device Address               Register Address        Data          Write All              D11  8-Bit CRC  D2 to D0  Command

Write 1        11000                        011100                  00010100      0                      0    11001011   010       0xC382865A

Write 2        00000                        001101                  10110000      1                      0    11111101   010       0x01B617EA

Write 3        11000                        001101                  10100000      0                      0    00011111   010       0xC1B400FA

Write 4        11000                        011101                  00000010      0                      0    10000111   010       0xC3A0417A

Write 5        00000                        011101                  00000001      1                      0    10000001   010       0x03A0340A

Write 6        11111                        000000                  00000000      0                      0    01100001   010       0xF800030A

                                                                    Rev. 0 | Page 41 of 48
AD7280A

Example 5: Read a Single Configuration Register                                  Example 6: Read a Single Configuration Register

on All Parts                                                                     from One Part

In this example, it is assumed that all AD7280As in the daisy                    In this example, it is assumed that all AD7280As in the daisy

chain have been initialized to their correct device addresses.                   chain have been initialized to their correct device addresses.

1.  Set Bit D0 of the control register to 1 on all parts. This write             1.           Set Bits[D13:D12] of the control register to 1 on all parts.

    enables the daisy-chain register read operation on all parts.                             This setting turns off the read operation on all parts. The

    The 32-bit write command is 0x01C2B6E2 (see Table 27,                                     32-bit write command is 0x01A6151A (see Table 28, Write 1).

    Write 1).                                                                    2.           Set Bits[D13:D12] of the control register of the part to be

2.  The register address corresponding to the configuration                                   read from to 0. In this example, Device 1 in the stack is to

    register to be read should be written to the read register on                             be read from. The 32-bit write command is 0x81A00222

    all parts (see Table 13 for register addresses). In this example,                         (see Table 28, Write 2).

    the cell balance register is read from all parts. The 32-bit                 3.           The register address corresponding to the configuration

    write command is 0x038A12B2 (see Table 27, Write 2).                                      register to be read should be written to the read register of

3.  Apply a CS low pulse that frames 32 SCLKs for each device                                 the part that is to be read (see Table 13 for register

    in the stack to read back the desired register contents from                              addresses). This example reads the alert register from

    all parts. This frame should simultaneously write the 32-bit                              Device 1 in the stack. The 32-bit write command is

    command 0xF800030A, as described in the Serial Interface                                  0x8389800A (see Table 28, Write 3).

    section (see Table 27, Write 3).                                             4.           Apply a CS low pulse that frames 32 SCLKs to read back

                                                                                              the desired register contents. This frame should simultan-

                                                                                              eously write the 32-bit command 0xF800030A, as

                                                                                              described in the Serial Interface section (see Table 28,

                                                                                              Write 4). When reading from a single device in a stack of

                                                                                              AD7280As, the SCLK frequency must be lower than

                                                                                              1 MHz to read back the register data from parts higher in

                                                                                              the chain than the master device.

Table 27. Example 5: Reading a Single Configuration Register from All AD7280A Devices

                                                                                                                                           32-Bit Write

Write Command  Device Address         Register Address                 Data          Write All  D11  8-Bit CRC                   D2 to D0  Command

Write 1        00000                  001110                           00010101      1          0    11011100                    010       0x01C2B6E2

Write 2        00000                  011100                           01010000      1          0    01010110                    010       0x038A12B2

Write 3        11111                  000000                           00000000      0          0    01100001                    010       0xF800030A

Table 28. Example 6: Reading a Single Configuration Register from One AD7280A Device

                                                                                                                                           32-Bit Write

Write Command  Device Address         Register Address                 Data          Write All  D11  8-Bit CRC                   D2 to D0  Command

Write 1        00000                  001101                           00110000      1          0    10100011                    010       0x01A6151A

Write 2        10000                  001101                           00000000      0          0    01000100                    010       0x81A00222

Write 3        10000                  011100                           01001100      0          0    00000001                    010       0x8389800A

Write 4        11111                  000000                           00000000      0          0    01100001                    010       0xF800030A

                                                                      Rev. 0 | Page 42 of 48
                                                                                                                                   AD7280A

Example 7: Self-Test Conversion on All Parts                                 7.            The CNVST control register should be programmed to

Example 7 shows a self-test conversion routine for all parts in a                          gate the CNVST signal on all parts. The 32-bit write

daisy chain.                                                                               command is 0x03A0340A (see Table 29, Write 5). This

1.  To select the self-test conversion, set Bits[D15:D14] of the                           write prevents unintentional conversions from being

    control register to 1, and set Bits[D13:D12] of the control                            initiated by noise or glitches on the CNVST pin. This write

    register to 0 on all parts. The 32-bit write command is                                also updates the on-chip output registers of all devices in

    0x01B81092 (see Table 29, Write 1).                                                    the daisy chain.

2.  Set Bit D0 of the control register to 1 on all parts. This               8.            Apply a CS low pulse that frames 32 SCLKs to read back

    setting enables the daisy-chain register read operation on                             the desired voltage. This frame should simultaneously

    all parts. The 32-bit write command is 0x01C2B6E2 (see                                 write the 32-bit command 0xF800030A, as described in

    Table 29, Write 2).                                                                    the Serial Interface section (see Table 29, Write 6).

3.  The register address corresponding to the self-test                      Example 8: Software Reset on All Parts

    conversion should be written to the read register of all                 Example 8 shows a software reset routine for all parts in a

    parts (see Table 13 for register addresses). The 32-bit write            daisy chain.

    command is 0x038617CA (see Table 29, Write 3).

4.  Program the CNVST control register to 0x02 on all parts                  1.            Set Bit D7 of the control register to 1 on all parts to place

    to allow conversions to be initiated using the CNVST pin.                              the AD7280A into software reset. The 32-bit write command

    The 32-bit write command is 0x03A0546A (see Table 29,                                  is 0x01D2B412 (see Table 30, Write 1).

    Write 4).                                                                2.            Set Bit D7 of the control register to 0 on all parts to take the

5.  Initiate conversions through the falling edge of CNVST.                                AD7280A out of software reset. The 32-bit write command

6.  Allow sufficient time for the self-test conversions to be                              is 0x01C2B6E2 (see Table 30, Write 2).

    completed plus tWAIT.

Table 29. Example 7: Self-Test Conversion on All AD7280A Devices

                                                                                                                                   32-Bit Write

Write Command  Device Address            Register Address          Data          Write All  D11              8-Bit CRC  D2 to D0   Command

Write 1        00000                     001101                    11000000      1          0                00010010   010        0x01B81092

Write 2        00000                     001110                    00010101      1          0                11011100   010        0x01C2B6E2

Write 3        00000                     011100                    00110000      1          0                11111001   010        0x038617CA

Write 4        00000                     011101                    00000010      1          0                10000101   010        0x03A0546A

Write 5        00000                     011101                    00000001      1          0                10000001   010        0x03A0340A

Write 6        11111                     000000                    00000000      0          0                01100001   010        0xF800030A

Table 30. Example 8: Software Reset for All AD7280A Devices

                                                                                                                                   32-Bit Write

Write Command  Device Address            Register Address          Data          Write All  D11              8-Bit CRC  D2 to D0   Command

Write 1        00000                     001110                    10010101      1          0                10000010   010        0x01D2B412

Write 2        00000                     001110                    00010101      1          0                11011100   010        0x01C2B6E2

                                                                   Rev. 0 | Page 43 of 48
AD7280A

EMC GUIDELINES

SCHEMATIC AND LAYOUT GUIDELINES                                                            Note that these ferrite beads can be replaced with a small value

To optimize the performance of a chain of AD7280A devices                                  of resistance. The maximum value of resistance that can be

under noisy conditions—for example, when experiencing                                      used is 20 Ω. A resistor should not be included on the VSS

electromagnetic interference—the following schematic and                                   line to the master chip. Instead, a direct connection should

layout guidelines should be observed (see Figure 29).                                      be made from the battery cell connector to the VSS pin.

1.  All AD7280A devices in a daisy chain should be physically       Analog Devices, Inc., also recommends the following:

    located on a single printed circuit board (PCB). Daisy-         •                      Inclusion of a 100 nF capacitor across the six individual cells

    chain connections between PCBs are not recommended.                                    that are monitored by the AD7280A. This capacitor should

    Individual PCBs can be used for separate daisy chains. In                              be placed physically close to the battery cell connector on

    this case, however, communication between PCBs is via a                                the PCB.

    communication protocol such as SPI or CAN.                      •                      Correct termination of all unused pins on the device. More

2.  Individual 22 pF capacitors should be placed on each                                   information about the correct termination of unused pins

    daisy-chain connection. The capacitors should be                                       can be found in the Pin Configuration and Function

    terminated to either the VSS pin of the upper device or the                            Descriptions section.

    VDD pin of the lower device, depending on the direction in      OPERATION IN A NOISY ENVIRONMENT

    which data is flowing in the daisy chain. The PD, CS,

    SCLK, SDI, and CNVST daisy-chain connections pass data          When the AD7280A is operating in a noisy environment—for

    up the chain. The 22 pF capacitors on these pins should be      example, when electromagnetic interference is experienced—

    terminated to the VSS pin of the upper device in the chain.     glitches can occur on the SPI or daisy-chain inputs and outputs.

    The SDOlo and ALERTlo daisy-chain connections pass              To limit the effect that such glitches may have on the operation

    data down the chain. The 22 pF capacitors on these pins         of the AD7280A, each daisy-chain input is passed through a

    should be terminated to the VDD pin of the lower device in      filter before being applied internally within the device. The filter

    the chain.                                                      on the PD pin is 130 μs wide (see the Power-Down section for

3.  A direct, low impedance trace should connect the VDD pin        more information). The filter on the remaining daisy-chain

    of the lower device with the VSS pin of the upper device. The   inputs (CS, SCLK, SDI, CNVST, SDIhi, and ALERThi) is 150 ns

    AD7280A daisy-chain connections operate at the VDD/VSS          wide. Glitches wider than these values on any of the pins can

    voltage of the adjacent AD7280As. Ensuring a low imped-         have an effect on the AD7280A, and care should be taken to

    ance path between the supplies optimizes the performance        ensure correct operation.

    of the daisy-chain communications.                              Glitches that occur on the SCLK and CS pins can result in the

4.  The application PCB should have a minimum of four               AD7280A losing synchronization with the DSP/microprocessor.

    layers. The AD7280A daisy-chain connections should be           However, such a loss of synchronization affects only the 32-bit

    routed on an inner layer of the PCB.                            word during which the glitch occurred. The AD7280A interface

5.  The AD7280A daisy-chain connections should be shielded          is reset on the rising edge of CS to ensure that the part is resyn-

    above and below by a VSS supply plane connected to the VSS      chronized, as described in the Serial Interface section.

    pin of the upper device in the chain. The shield should extend

    from the VSS and daisy-chain low pins of the upper device       Glitches that occur on the SDI or SDOhi pin can result in a

    (Pin 15, Pin 17, and Pin 21 to Pin 28) to cover the daisy-      change of state of any of the bits in the 32-bit words that are

    chain high pins of the lower device (Pin 42 to Pin 48), as      written to or read from the chain of AD7280As. In this event,

    well as a low impedance trace to the VDD pin. This shield       the 8-bit CRC received by the AD7280A or by the DSP/micro-

    provides maximum protection to the daisy-chain connec-          processor should not match the CRC that is calculated based

    tions when operating in a noisy environment.                    on the 32-bit word that was transmitted.

6.  The AD7280A devices should be placed as close together          Glitches that occur on the ALERThi pin are observed on the

    as possible on the PCB to minimize the length of the daisy-     alert signal when output from the master device. Care should

    chain connections.                                              be taken when designing the alert response software or hard-

7.  To minimize noise reaching the VDD/VSS pins of the              ware to ensure that such glitches are treated appropriately in

    AD7280A, ferrite beads should be inserted into the VDD          the system.

    and VSS supply traces coming from the battery. These beads      Glitches that occur on the CNVST pin may be interpreted as a

    can be inserted into the PCB traces between the battery cell    conversion start request. If this occurs during a read operation,

    connection on the PCB and the individual supply pins.           it can result in incorrect data being read back from the AD7280A.

                                                                   Rev. 0 | Page 44 of 48
                                                                                                                    AD7280A

If a second convert start signal is received by the AD7280A while               to gate the convert start signal. This prevents any glitches that

the conversion results are being read back, the data being read                 occur on the CNVST pin from being applied directly to the

back from the device, or chain of devices, can be corrupted. The                internal circuitry of the AD7280A.

corruption of data occurs at the point in which the second con-                 SOFTWARE FLOWCHART

vert start signal is introduced. Any data read back prior to the

second convert start signal is correct, but data read back after                See Figure 41 for a software flowchart of a suggested sequence

the second convert start signal may be corrupted.                               of steps that should be considered when operating the

Note that the corruption of data is not limited to the conversion               AD7280A in a noisy environment.

result. The device address, channel address, and CRC data can

also be corrupted. The CNVST control register should be used

                           POWER UP AD7280A

                           CHAIN OF DEVICES

                   WAIT AT LEAST 5.5ms FOR ALL DEVICES

                           TO BE FULLY POWERED UP

                                                                   WRITE TO CONTROL REGISTER

                       INITIALIZE DEVICE IDs ON ALL                TO RETURN DB1/DB2 TO

                           PARTS IN THE CHAIN                               DEFAULT VALUES

                                                                                NO

                           CHECK                                                HAVE ANY

                           INTEGRITY OF              NOT                    PARTS IN THE           PLACE CHAIN IN POWER-DOWN MODE AND

                           CHAIN INITIALIZATION       OK           CHAIN RETURNED A           YES

                           BY READING BACK THE LOW                 RESULT OF ALL 0s FROM           WAIT AT LEAST 2ms FOR CAPACITORS ON

                           BYTE OF THE CONTROL                              THE CONTROL            VREG AND VREF TO DISSIPATE CHARGE

                           REGISTER FROM                                        REGISTER?

                           ALL DEVICES

                                    OK

                           PROGRAM CONFIGURATION

                           REGISTERS AS REQUIRED

                           WRITE TO CNVST CONTROL

                       REGISTER TO  ALLOW A SINGLE

                           CNVST PULSE THROUGH

                           INITIATE A

                           CONVERSION

READ BACK          THE CONVERSION RESULTS FROM ALL                 DEVICES  IN

                       THE DAISY-CHAIN READBACK MODE

                           IS THE

IGNORE RESPECTIVE      NO  CRC CORRECT

32-BIT FRAME               FOR ALL DATA FRAMES

                           READ BACK?

                                    YES

                           DATA VALIDATION

                           COMPLETE

                           HAS THE

                   NO      REQUIRED NUMBER

                           OF CONVERSIONS BEEN

                           COMPLETED?

                                    YES

                           POWER DOWN AD7280A                                                                                           09435-028

                           CHAIN OF DEVICES

                           Figure 41. Suggested Software Flowchart When Operating in a Noisy Environment

                                                                   Rev. 0 | Page 45 of 48
AD7280A

OUTLINE DIMENSIONS

                                                                                                          9.20

                                                                     0.75  1.60                           9.00 SQ

                                                                     0.60  MAX                            8.80

                                                                     0.45                             48               37

                                                                                                   1                       36

                                                                                                          PIN 1

                                                                                                                               7.20

                            1.45                                                                          TOP VIEW             7.00 SQ

                            1.40                        0.20                                              (PINS DOWN)          6.80

                            1.35                        0.09

                                                               7°

                                                               3.5°                 12                                     25

                            0.15                               0°                                     13               24

                            0.05              SE ATING  0.08                                                           0.27

                                              PLANE     COPLANARITY        VIEW A   0.50

                                                                                    BSC                                0.22

                                                                                    LEAD PITCH                         0.17

                                              VIEW A                                                                                    051706-A

                            ROTATED 90° CCW

                                                        COMPLIANT TO JEDEC STANDARDS MS-026-BBC

                                                        Figure 42. 48-Lead Low Profile Quad Flat Package [LQFP]

                                                                           (ST-48)

                                                                     Dimensions shown in millimeters

ORDERING GUIDE

Model1, 2                                     Temperature Range                  Package Description                                 Package Option

AD7280ABSTZ                                   −40°C to +105°C                    48-Lead LQFP                                        ST-48

AD7280ABSTZ-RL                                −40°C to +105°C                    48-Lead LQFP                                        ST-48

AD7280AWBSTZ                                  −40°C to +105°C                    48-Lead LQFP                                        ST-48

AD7280AWBSTZ-RL                               −40°C to +105°C                    48-Lead LQFP                                        ST-48

1 Z = RoHS Compliant Part.

2 W = Qualified for Automotive Applications.

AUTOMOTIVE PRODUCTS

The AD7280AW models are available with controlled manufacturing to support the quality and reliability requirements of automotive

applications. Note that these automotive models may have specifications that differ from the commercial models; therefore, designers

should review the Specifications section of this data sheet carefully. Only the automotive grade products shown are available for use in

automotive applications. Contact your local Analog Devices account representative for specific product ordering information and to

obtain the specific Automotive Reliability reports for these models.

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                               AD7280A

NOTES

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AD7280A

NOTES

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registered trademarks are the property of their respective owners.

                                                       D09435-0-4/11(0)

                                                                         Rev. 0 | Page 48 of 48
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