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EPM7192SQC160-15

器件型号:EPM7192SQC160-15
器件类别:可编程逻辑器件   
厂商名称:Altera [Intel]
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器件描述

EE PLD, 15 ns, PQFP160

参数

EPM7192SQC160-15功能数量 1
EPM7192SQC160-15端子数量 160
EPM7192SQC160-15最大工作温度 70 Cel
EPM7192SQC160-15最小工作温度 0.0 Cel
EPM7192SQC160-15最大供电/工作电压 5.25 V
EPM7192SQC160-15最小供电/工作电压 4.75 V
EPM7192SQC160-15额定供电电压 5 V
EPM7192SQC160-15输入输出总线数量 124
EPM7192SQC160-15加工封装描述 PLASTIC, QFP-160
EPM7192SQC160-15状态 ACTIVE
EPM7192SQC160-15工艺 CMOS
EPM7192SQC160-15包装形状 SQUARE
EPM7192SQC160-15包装尺寸 FLATPACK
EPM7192SQC160-15表面贴装 Yes
EPM7192SQC160-15端子形式 GULL WING
EPM7192SQC160-15端子间距 0.6500 mm
EPM7192SQC160-15端子涂层 TIN LEAD
EPM7192SQC160-15端子位置 QUAD
EPM7192SQC160-15包装材料 PLASTIC/EPOXY
EPM7192SQC160-15温度等级 COMMERCIAL
EPM7192SQC160-15组织 0 DEDICATED INPUTS, 124 I/O
EPM7192SQC160-15最大FCLK时钟频率 100 MHz
EPM7192SQC160-15输出功能 MACROCELL
EPM7192SQC160-15可编程逻辑类型 EE PLD
EPM7192SQC160-15传播延迟TPD 15 ns
EPM7192SQC160-15专用输入数量 0.0

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EPM7192SQC160-15器件文档内容

                                                                                                       MAX 7000

December 2002, ver. 6.5                                                                         Programmable Logic
                                                                                                         Device Family

                                                                                                                            Data Sheet

Features...             High-performance, EEPROM-based programmable logic devices
           f                 (PLDs) based on second-generation MAX architecture

                        5.0-V in-system programmability (ISP) through the built-in
                             IEEE Std. 1149.1 Joint Test Action Group (JTAG) interface available in
                             MAX 7000S devices
                              ISP circuitry compatible with IEEE Std. 1532

                        Includes 5.0-V MAX 7000 devices and 5.0-V ISP-based MAX 7000S
                             devices

                        Built-in JTAG boundary-scan test (BST) circuitry in MAX 7000S
                             devices with 128 or more macrocells

                        Complete EPLD family with logic densities ranging from 600 to
                             5,000 usable gates (see Tables 1 and 2)

                        5-ns pin-to-pin logic delays with up to 175.4-MHz counter
                             frequencies (including interconnect)

                        PCI-compliant devices available

                       For information on in-system programmable 3.3-V MAX 7000A or 2.5-V
                       MAX 7000B devices, see the MAX 7000A Programmable Logic Device Family
                       Data Sheet or the MAX 7000B Programmable Logic Device Family Data
                       Sheet.

Table 1. MAX 7000 Device Features

Feature EPM7032        EPM7064     EPM7096 EPM7128E EPM7160E EPM7192E EPM7256E

Usable           600     1,250                                                 1,800  2,500  3,200  3,750  5,000
gates
                  32       64                                                  96     128    160    192    256
Macrocells        2         4
Logic array                                                                    6      8      10     12     16
blocks            36       68
Maximum                                                                        76     100    104    124    164
user I/O pins     6         6
tPD (ns)          5         5                                                  7.5    7.5    10     12     12
tSU (ns)         2.5       2.5
tFSU (ns)         4         4                                                  6      6      7      7      7
tCO1 (ns)       151.5    151.5
fCNT (MHz)                                                                     3      3      3      3      3

                                                                               4.5    4.5    5      6      6

                                                                               125.0  125.0  100.0  90.9   90.9

Altera Corporation                                                                                                1

DS-MAX7000-6.5
MAX 7000 Programmable Logic Device Family Data Sheet

   Table 2. MAX 7000S Device Features

    Feature    EPM7032S  EPM7064S      EPM7128S       EPM7160S  EPM7192S  EPM7256S

Usable gates        600     1,250         2,500          3,200     3,750     5,000
Macrocells          32        64            128           160       192       256
Logic array          2         4                           10        12        16
blocks                                       8
Maximum             36        68                          104       124       164
user I/O pins                               100
tPD (ns)             5         5                            6        7.5       7.5
tSU (ns)            2.9       2.9            6             3.4       4.1       3.9
tFSU (ns)           2.5       2.5           3.4            2.5        3         3
tCO1 (ns)           3.2       3.2           2.5            3.9       4.7       4.7
fCNT (MHz)        175.4     175.4            4           149.3     125.0     128.2
                                          147.1

...and More               Open-drain output option in MAX 7000S devices
Features                  Programmable macrocell flipflops with individual clear, preset,

                               clock, and clock enable controls
                          Programmable power-saving mode for a reduction of over 50% in

                               each macrocell
                          Configurable expander product-term distribution, allowing up to

                               32 product terms per macrocell
                          44 to 208 pins available in plastic J-lead chip carrier (PLCC), ceramic

                               pin-grid array (PGA), plastic quad flat pack (PQFP), power quad flat
                               pack (RQFP), and 1.0-mm thin quad flat pack (TQFP) packages
                          Programmable security bit for protection of proprietary designs
                          3.3-V or 5.0-V operation
                               MultiVoltTM I/O interface operation, allowing devices to

                                     interface with 3.3-V or 5.0-V devices (MultiVolt I/O operation is
                                     not available in 44-pin packages)
                               Pin compatible with low-voltage MAX 7000A and MAX 7000B
                                     devices
                          Enhanced features available in MAX 7000E and MAX 7000S devices
                               Six pin- or logic-driven output enable signals
                               Two global clock signals with optional inversion
                               Enhanced interconnect resources for improved routability
                               Fast input setup times provided by a dedicated path from I/O
                                     pin to macrocell registers
                               Programmable output slew-rate control
                          Software design support and automatic place-and-route provided by
                               Altera's development system for Windows-based PCs and Sun
                               SPARCstation, and HP 9000 Series 700/800 workstations

2                                                               Altera Corporation
General                                        MAX 7000 Programmable Logic Device Family Data Sheet
Description
                     Additional design entry and simulation support provided by EDIF
                          2 0 0 and 3 0 0 netlist files, library of parameterized modules (LPM),
                          Verilog HDL, VHDL, and other interfaces to popular EDA tools from
                          manufacturers such as Cadence, Exemplar Logic, Mentor Graphics,
                          OrCAD, Synopsys, and VeriBest

                     Programming support
                           Altera's Master Programming Unit (MPU) and programming
                                hardware from third-party manufacturers program all
                                MAX 7000 devices
                           The BitBlasterTM serial download cable, ByteBlasterMVTM
                                parallel port download cable, and MasterBlasterTM
                                serial/universal serial bus (USB) download cable program MAX
                                7000S devices

                    The MAX 7000 family of high-density, high-performance PLDs is based
                    on Altera's second-generation MAX architecture. Fabricated with
                    advanced CMOS technology, the EEPROM-based MAX 7000 family
                    provides 600 to 5,000 usable gates, ISP, pin-to-pin delays as fast as 5 ns,
                    and counter speeds of up to 175.4 MHz. MAX 7000S devices in the -5, -6,
                    -7, and -10 speed grades as well as MAX 7000 and MAX 7000E devices in
                    -5, -6, -7, -10P, and -12P speed grades comply with the PCI Special Interest
                    Group (PCI SIG) PCI Local Bus Specification, Revision 2.2. See Table 3
                    for available speed grades.

Table 3. MAX 7000 Speed Grades

Device                                Speed Grade

          -5        -6          -7 -10P -10 -12P -12  -15 -15T -20

EPM7032             v           v     v            v  v  v

EPM7032S v          v           v     v

EPM7064             v           v     v            v  v

EPM7064S v          v           v     v

EPM7096                         v     v            v  v

EPM7128E                        v  v  v            v  v     v

EPM7128S            v           v     v               v

EPM7160E                           v  v            v  v     v

EPM7160S            v           v     v               v

EPM7192E                                 v         v  v     v

EPM7192S                        v     v               v

EPM7256E                                 v         v  v     v

EPM7256S                        v     v               v

Altera Corporation                                                  3
MAX 7000 Programmable Logic Device Family Data Sheet

                                   The MAX 7000E devices--including the EPM7128E, EPM7160E,
                                   EPM7192E, and EPM7256E devices--have several enhanced features:
                                   additional global clocking, additional output enable controls, enhanced
                                   interconnect resources, fast input registers, and a programmable slew
                                   rate.

                                   In-system programmable MAX 7000 devices--called MAX 7000S
                                   devices--include the EPM7032S, EPM7064S, EPM7128S, EPM7160S,
                                   EPM7192S, and EPM7256S devices. MAX 7000S devices have the
                                   enhanced features of MAX 7000E devices as well as JTAG BST circuitry in
                                   devices with 128 or more macrocells, ISP, and an open-drain output
                                   option. See Table 4.

   Table 4. MAX 7000 Device Features

                 Feature            EPM7032       All        All
                                    EPM7064  MAX 7000E  MAX 7000S
   ISP via JTAG interface           EPM7096
   JTAG BST circuitry                          Devices    Devices
   Open-drain output option             v
   Fast input registers                 v         v          v
   Six global output enables            v         v          v(1)
   Two global clocks                    v         v          v
   Slew-rate control                    v         v          v
   MultiVolt interface (2)              v         v          v
   Programmable register                v         v          v
   Parallel expanders                             v          v
   Shared expanders                               v          v
   Power-saving mode                              v          v
   Security bit                                   v          v
   PCI-compliant devices available                v          v
                                                             v
                                                             v
                                                             v

   Notes:
   (1) Available only in EPM7128S, EPM7160S, EPM7192S, and EPM7256S devices only.
   (2) The MultiVolt I/O interface is not available in 44-pin packages.

4                                            Altera Corporation
                                               MAX 7000 Programmable Logic Device Family Data Sheet

                    The MAX 7000 architecture supports 100% TTL emulation and
                    high-density integration of SSI, MSI, and LSI logic functions. The
                    MAX 7000 architecture easily integrates multiple devices ranging from
                    PALs, GALs, and 22V10s to MACH and pLSI devices. MAX 7000 devices
                    are available in a wide range of packages, including PLCC, PGA, PQFP,
                    RQFP, and TQFP packages. See Table 5.

Table 5. MAX 7000 Maximum User I/O Pins Note (1)

Device     44- 44- 44- 68- 84- 100- 100- 160- 160-                  192- 208- 208-
           Pin Pin Pin Pin Pin Pin Pin Pin Pin                      Pin Pin Pin
          PLCC PQFP TQFP PLCC PLCC PQFP TQFP PQFP PGA               PGA PQFP RQFP

EPM7032 36 36 36

EPM7032S 36         36

EPM7064 36          36 52 68 68

EPM7064S 36         36  68                        68

EPM7096                 52 64 76

EPM7128E                68 84                         100

EPM7128S                68 84 84 (2) 100

EPM7160E                64 84                         104

EPM7160S                64                        84 (2) 104

EPM7192E                                              124      124

EPM7192S                                              124

EPM7256E                                              132 (2)       164  164

EPM7256S                                                                 164 (2) 164

Notes:
(1) When the JTAG interface in MAX 7000S devices is used for either boundary-scan testing or for ISP, four I/O pins

       become JTAG pins.
(2) Perform a complete thermal analysis before committing a design to this device package. For more information, see

       the Operating Requirements for Altera Devices Data Sheet.

                    MAX 7000 devices use CMOS EEPROM cells to implement logic
                    functions. The user-configurable MAX 7000 architecture accommodates a
                    variety of independent combinatorial and sequential logic functions. The
                    devices can be reprogrammed for quick and efficient iterations during
                    design development and debug cycles, and can be programmed and
                    erased up to 100 times.

Altera Corporation                                                                    5
MAX 7000 Programmable Logic Device Family Data Sheet

             MAX 7000 devices contain from 32 to 256 macrocells that are combined
             into groups of 16 macrocells, called logic array blocks (LABs). Each
             macrocell has a programmable-AND/fixed-OR array and a configurable
             register with independently programmable clock, clock enable, clear, and
             preset functions. To build complex logic functions, each macrocell can be
             supplemented with both shareable expander product terms and high-
             speed parallel expander product terms to provide up to 32 product terms
             per macrocell.

             The MAX 7000 family provides programmable speed/power
             optimization. Speed-critical portions of a design can run at high
             speed/full power, while the remaining portions run at reduced
             speed/low power. This speed/power optimization feature enables the
             designer to configure one or more macrocells to operate at 50% or lower
             power while adding only a nominal timing delay. MAX 7000E and
             MAX 7000S devices also provide an option that reduces the slew rate of
             the output buffers, minimizing noise transients when non-speed-critical
             signals are switching. The output drivers of all MAX 7000 devices (except
             44-pin devices) can be set for either 3.3-V or 5.0-V operation, allowing
             MAX 7000 devices to be used in mixed-voltage systems.

             The MAX 7000 family is supported byAltera development systems, which
             are integrated packages that offer schematic, text--including VHDL,
             Verilog HDL, and the Altera Hardware Description Language (AHDL)--
             and waveform design entry, compilation and logic synthesis, simulation
             and timing analysis, and device programming. The software provides
             EDIF 2 0 0 and 3 0 0, LPM, VHDL, Verilog HDL, and other interfaces for
             additional design entry and simulation support from other industry-
             standard PC- and UNIX-workstation-based EDA tools. The software runs
             on Windows-based PCs, as well as Sun SPARCstation, and HP 9000 Series
             700/800 workstations.

   f         For more information on development tools, see the MAX+PLUS II
             Programmable Logic Development System & Software Data Sheet and the
             Quartus Programmable Logic Development System & Software Data Sheet.

Functional   The MAX 7000 architecture includes the following elements:
Description
              Logic array blocks
              Macrocells
              Expander product terms (shareable and parallel)
              Programmable interconnect array
              I/O control blocks

6                                                     Altera Corporation
                                                    MAX 7000 Programmable Logic Device Family Data Sheet

                                 The MAX 7000 architecture includes four dedicated inputs that can
                                 be used as general-purpose inputs or as high-speed, global control
                                 signals (clock, clear, and two output enable signals) for each
                                 macrocell and I/O pin. Figure 1 shows the architecture of EPM7032,
                                 EPM7064, and EPM7096 devices.

Figure 1. EPM7032, EPM7064 & EPM7096 Device Block Diagram

INPUT/GLCK1
INPUT/GCLRn
INPUT/OE1
INPUT/OE2

                                 LAB A                                             LAB B

                        8 to 16  Macrocells     36          36      Macrocells            8 to 16
               I/O                 1 to 16   16                                                        I/O
8 to 16                                                                  17 to 32                             8 to 16
I/O pins     Control                                                                                 Control  I/O pins
                                                                                                      Block
              Block                                                                                           8 to 16
                                                                                                              I/O pins
                                                                16

                                             8 to 16            8 to 16

                                 LAB C                 PIA                         LAB D
                                                36
                        8 to 16  Macrocells                 36      Macrocells            8 to 16
               I/O                33 to 48   16                                                        I/O
8 to 16                                                                  49 to 64
I/O pins     Control                                                                                 Control
                                                                                                      Block
              Block

                                                                16

                                             8 to 16            8 to 16

Altera Corporation                                                                                                      7
MAX 7000 Programmable Logic Device Family Data Sheet

                                   Figure 2 shows the architecture of MAX 7000E and MAX 7000S devices.

Figure 2. MAX 7000E & MAX 7000S Device Block Diagram

           INPUT/GCLK1
   INPUT/OE2/GCLK2

               INPUT/OE1

   INPUT/GCLRn                   6 Output Enables                                               6 Output Enables
      6 to 16 I/O Pins
      6 to 16 I/O Pins           6 to16 LAB A                                                   LAB B 6 to16

                           I/O   6 to16            Macrocells      36       36      Macrocells  6 to16           I/O
                        Control                      1 to 16   16             16     17 to 32                 Control
                         Block                                                                                 Block   6 to 16 I/O Pins
                                                                                                                       6 to 16 I/O Pins
                        6                                      6 to16  PIA  6 to16                                6
                               6 to16 LAB C
                                                                                                LAB D 6 to16

                           I/O   6 to16            Macrocells      36       36      Macrocells  6 to16           I/O
                        Control                     33 to 48   16             16     49 to 64                 Control
                         Block                                                                                 Block

                        6                                      6 to16       6 to16                                6

                                 Logic Array Blocks

                                 The MAX 7000 device architecture is based on the linking of high-
                                 performance, flexible, logic array modules called logic array blocks
                                 (LABs). LABs consist of 16-macrocell arrays, as shown in Figures 1 and 2.
                                 Multiple LABs are linked together via the programmable interconnect
                                 array (PIA), a global bus that is fed by all dedicated inputs, I/O pins, and
                                 macrocells.

8                                                                                                                 Altera Corporation
                                              MAX 7000 Programmable Logic Device Family Data Sheet

                           Each LAB is fed by the following signals:

                            36 signals from the PIA that are used for general logic inputs
                            Global controls that are used for secondary register functions
                            Direct input paths from I/O pins to the registers that are used

                                 for fast setup times for MAX 7000E and MAX 7000S devices

                           Macrocells

                           The MAX 7000 macrocell can be individually configured for either
                           sequential or combinatorial logic operation. The macrocell consists
                           of three functional blocks: the logic array, the product-term select
                           matrix, and the programmable register. The macrocell of EPM7032,
                           EPM7064, and EPM7096 devices is shown in Figure 3.

Figure 3. EPM7032, EPM7064 & EPM7096 Device Macrocell

Logic Array                                          Global Global
                                                     Clear Clocks
                                     Parallel Logic                                                        From
                                     Expanders                    2                                        I/O pin
                                     (from other
                                     macrocells)                                 Fast Input Programmable   To I/O
                                                                                                           Control
                                                                                 Select  Register          Block

                                                                                                 Register
                                                                                                 Bypass

                           Product-                                      Clock/    PRN
                             Term                                        Enable  D/T Q
                            Select                                       Select
                            Matrix                                               ENA
                                                                  VCC              CLRN
                                                       Clear
                                                       Select

                                     Shared Logic                                        to PIA
                                     Expanders

36 Signals   16 Expander
from PIA   Product Terms

Altera Corporation                                                                                                  9
MAX 7000 Programmable Logic Device Family Data Sheet

                                   Figure 4 shows a MAX 7000E and MAX 7000S device macrocell.

Figure 4. MAX 7000E & MAX 7000S Device Macrocell                                                Global Global                                          from
                                                                                                Clear Clocks                                           I/O pin
                  Logic Array
                                                                                                             2                                         to I/O
                                                                                Parallel Logic                                                         Control
                                                                                Expanders                                 Fast Input Programmable      Block
                                                                                (from other                               Select Register
                                                                                macrocells)
                                                                                                                                             Register
                               Product-                                                                           Clock/                      Bypass
                                 Term                                                                             Enable
                                Select                                                                            Select            PRN
                                Matrix                                                                                            D/T Q
                                                                                                           VCC
                                                                                                Clear                             ENA
                                                                                                Select                              CLRN

                                         Shared Logic                                                                     to PIA
                                         Expanders

    36 Signals   16 Expander
     from PIA   Product Terms

                               Combinatorial logic is implemented in the logic array, which provides
                               five product terms per macrocell. The product-term select matrix allocates
                               these product terms for use as either primary logic inputs (to the OR and
                               XOR gates) to implement combinatorial functions, or as secondary inputs
                               to the macrocell's register clear, preset, clock, and clock enable control
                               functions. Two kinds of expander product terms ("expanders") are
                               available to supplement macrocell logic resources:

                                Shareable expanders, which are inverted product terms that are fed
                                     back into the logic array

                                Parallel expanders, which are product terms borrowed from adjacent
                                     macrocells

                               The Altera development system automatically optimizes product-term
                               allocation according to the logic requirements of the design.

                               For registered functions, each macrocell flipflop can be individually
                               programmed to implement D, T, JK, or SR operation with programmable
                               clock control. The flipflop can be bypassed for combinatorial operation.
                               During design entry, the designer specifies the desired flipflop type; the
                               Altera development software then selects the most efficient flipflop
                               operation for each registered function to optimize resource utilization.

10                                                                                                                                Altera Corporation
Altera Corporation                     MAX 7000 Programmable Logic Device Family Data Sheet

                    Each programmable register can be clocked in three different modes:

                     By a global clock signal. This mode achieves the fastest clock-to-
                          output performance.

                     By a global clock signal and enabled by an active-high clock
                          enable. This mode provides an enable on each flipflop while still
                          achieving the fast clock-to-output performance of the global
                          clock.

                     By an array clock implemented with a product term. In this
                          mode, the flipflop can be clocked by signals from buried
                          macrocells or I/O pins.

                    In EPM7032, EPM7064, and EPM7096 devices, the global clock signal
                    is available from a dedicated clock pin, GCLK1, as shown in Figure 1.
                    In MAX 7000E and MAX 7000S devices, two global clock signals are
                    available. As shown in Figure 2, these global clock signals can be the
                    true or the complement of either of the global clock pins, GCLK1 or
                    GCLK2.

                    Each register also supports asynchronous preset and clear functions.
                    As shown in Figures 3 and 4, the product-term select matrix allocates
                    product terms to control these operations. Although the
                    product-term-driven preset and clear of the register are active high,
                    active-low control can be obtained by inverting the signal within the
                    logic array. In addition, each register clear function can be
                    individually driven by the active-low dedicated global clear pin
                    (GCLRn). Upon power-up, each register in the device will be set to a
                    low state.

                    All MAX 7000E and MAX 7000S I/O pins have a fast input path to a
                    macrocell register. This dedicated path allows a signal to bypass the
                    PIA and combinatorial logic and be driven to an input D flipflop with
                    an extremely fast (2.5 ns) input setup time.

                    Expander Product Terms

                    Although most logic functions can be implemented with the five
                    product terms available in each macrocell, the more complex logic
                    functions require additional product terms. Another macrocell can
                    be used to supply the required logic resources; however, the
                    MAX 7000 architecture also allows both shareable and parallel
                    expander product terms ("expanders") that provide additional
                    product terms directly to any macrocell in the same LAB. These
                    expanders help ensure that logic is synthesized with the fewest
                    possible logic resources to obtain the fastest possible speed.

                                                                                                                        11
MAX 7000 Programmable Logic Device Family Data Sheet

                                Shareable Expanders
                                   Each LAB has 16 shareable expanders that can be viewed as a pool of
                                   uncommitted single product terms (one from each macrocell) with
                                   inverted outputs that feed back into the logic array. Each shareable
                                   expander can be used and shared by any or all macrocells in the LAB to
                                   build complex logic functions. A small delay (tSEXP) is incurred when
                                   shareable expanders are used. Figure 5 shows how shareable expanders
                                   can feed multiple macrocells.

                                   Figure 5. Shareable Expanders

                                            Shareable expanders can be shared by any or all macrocells in an LAB.

                                                                                                                                                            Macrocell
                                                                                                                                                            Product-Term
                                                                                                                                                            Logic

                                                                                                                                      Product-Term Select Matrix

                                                                                                                                                            Macrocell
                                                                                                                                                            Product-Term
                                                                                                                                                            Logic

    36 Signals  16 Shared
    from PIA    Expanders

    Parallel Expanders

    Parallel expanders are unused product terms that can be allocated to a
    neighboring macrocell to implement fast, complex logic functions.
    Parallel expanders allow up to 20 product terms to directly feed the
    macrocell OR logic, with five product terms provided by the macrocell and
    15 parallel expanders provided by neighboring macrocells in the LAB.

12                         Altera Corporation
                                               MAX 7000 Programmable Logic Device Family Data Sheet

                    The compiler can allocate up to three sets of up to five parallel expanders
                    automatically to the macrocells that require additional product terms.
                    Each set of five parallel expanders incurs a small, incremental timing
                    delay (tPEXP). For example, if a macrocell requires 14 product terms, the
                    Compiler uses the five dedicated product terms within the macrocell and
                    allocates two sets of parallel expanders; the first set includes five product
                    terms and the second set includes four product terms, increasing the total
                    delay by 2 tPEXP.

                    Two groups of 8 macrocells within each LAB (e.g., macrocells
                    1 through 8 and 9 through 16) form two chains to lend or borrow parallel
                    expanders. A macrocell borrows parallel expanders from lower-
                    numbered macrocells. For example, macrocell 8 can borrow parallel
                    expanders from macrocell 7, from macrocells 7 and 6, or from macrocells
                    7, 6, and 5. Within each group of 8, the lowest-numbered macrocell can
                    only lend parallel expanders and the highest-numbered macrocell can
                    only borrow them. Figure 6 shows how parallel expanders can be
                    borrowed from a neighboring macrocell.

Figure 6. Parallel Expanders

   Unused product terms in a macrocell can be allocated to a neighboring macrocell.

                                                                                            From
                                                                                          Previous
                                                                                         Macrocell

                      Product-                                                                      Preset  Macrocell
                        Term                                                                                Product-
                       Select                                                                       Clock   Term Logic
                       Matrix                                                                       Clear

                      Product-                                                                      Preset  Macrocell
                        Term                                                                                Product-
                       Select                                                                       Clock   Term Logic
                       Matrix                                                                       Clear

36 Signals 16 Shared             To Next
from PIA Expanders             Macrocell

Altera Corporation                                                                                                      13
MAX 7000 Programmable Logic Device Family Data Sheet

                             Programmable Interconnect Array

                                   Logic is routed between LABs via the programmable interconnect array
                                   (PIA). This global bus is a programmable path that connects any signal
                                   source to any destination on the device. All MAX 7000 dedicated inputs,
                                   I/O pins, and macrocell outputs feed the PIA, which makes the signals
                                   available throughout the entire device. Only the signals required by each
                                   LAB are actually routed from the PIA into the LAB. Figure 7 shows how
                                   the PIA signals are routed into the LAB. An EEPROM cell controls one
                                   input to a 2-input AND gate, which selects a PIA signal to drive into the
                                   LAB.

                                   Figure 7. PIA Routing

                                                                                                                                                                To LAB

                  PIA Signals

    While the routing delays of channel-based routing schemes in masked or
    FPGAs are cumulative, variable, and path-dependent, the MAX 7000 PIA
    has a fixed delay. The PIA thus eliminates skew between signals and
    makes timing performance easy to predict.

    I/O Control Blocks

    The I/O control block allows each I/O pin to be individually configured
    for input, output, or bidirectional operation. All I/O pins have a tri-state
    buffer that is individually controlled by one of the global output enable
    signals or directly connected to ground or VCC. Figure 8 shows the I/O
    control block for the MAX 7000 family. The I/O control block of EPM7032,
    EPM7064, and EPM7096 devices has two global output enable signals that
    are driven by two dedicated active-low output enable pins (OE1 and OE2).
    The I/O control block of MAX 7000E and MAX 7000S devices has six
    global output enable signals that are driven by the true or complement of
    two output enable signals, a subset of the I/O pins, or a subset of the I/O
    macrocells.

14  Altera Corporation
                                               MAX 7000 Programmable Logic Device Family Data Sheet

                    Figure 8. I/O Control Block of MAX 7000 Devices

                    EPM7032, EPM7064 & EPM7096 Devices

                                                                            VCC
                                                 OE1
                                                 OE2

                                                                           GND

                                               From Macrocell
                                               To PIA
                    MAX 7000E & MAX 7000S Devices

                                                                                        Six Global Output Enable Signals
                    PIA

                                                                                                 VCC

                                                    GND
                    To Other I/O Pins

                    From           Open-Drain Output (1)
                    Macrocell      Slew-Rate Control

                    Fast Input to
                    Macrocell
                    Register

                    To PIA

                    Note:
                    (1) The open-drain output option is available only in MAX 7000S devices.

Altera Corporation                                                                                                        15
MAX 7000 Programmable Logic Device Family Data Sheet

In-System     When the tri-state buffer control is connected to ground, the output is
Programma-    tri-stated (high impedance) and the I/O pin can be used as a dedicated
bility (ISP)  input. When the tri-state buffer control is connected to VCC, the output is
              enabled.

              The MAX 7000 architecture provides dual I/O feedback, in which
              macrocell and pin feedbacks are independent. When an I/O pin is
              configured as an input, the associated macrocell can be used for buried
              logic.

              MAX 7000S devices are in-system programmable via an
              industry-standard 4-pin Joint Test Action Group (JTAG) interface (IEEE
              Std. 1149.1-1990). ISP allows quick, efficient iterations during design
              development and debugging cycles. The MAX 7000S architecture
              internally generates the high programming voltage required to program
              EEPROM cells, allowing in-system programming with only a single 5.0 V
              power supply. During in-system programming, the I/O pins are tri-stated
              and pulled-up to eliminate board conflicts. The pull-up value is nominally
              50 k.

              ISP simplifies the manufacturing flow by allowing devices to be mounted
              on a printed circuit board with standard in-circuit test equipment before
              they are programmed. MAX 7000S devices can be programmed by
              downloading the information via in-circuit testers (ICT), embedded
              processors, or the Altera MasterBlaster, ByteBlasterMV, ByteBlaster,
              BitBlaster download cables. (The ByteBlaster cable is obsolete and is
              replaced by the ByteBlasterMV cable, which can program and configure
              2.5-V, 3.3-V, and 5.0-V devices.) Programming the devices after they are
              placed on the board eliminates lead damage on high-pin-count packages
              (e.g., QFP packages) due to device handling and allows devices to be
              reprogrammed after a system has already shipped to the field. For
              example, product upgrades can be performed in the field via software or
              modem.

              In-system programming can be accomplished with either an adaptive or
              constant algorithm. An adaptive algorithm reads information from the
              unit and adapts subsequent programming steps to achieve the fastest
              possible programming time for that unit. Because some in-circuit testers
              cannot support an adaptive algorithm, Altera offers devices tested with a
              constant algorithm. Devices tested to the constant algorithm have an "F"
              suffix in the ordering code.

              The JamTM Standard Test and Programming Language (STAPL) can be
              used to program MAX 7000S devices with in-circuit testers, PCs, or
              embedded processor.

16                                                    Altera Corporation
                    MAX 7000 Programmable Logic Device Family Data Sheet

f                   For more information on using the Jam language, see Application Note 88
                    (Using the Jam Language for ISP & ICR via an Embedded Processor).

                    The ISP circuitry in MAX 7000S devices is compatible with IEEE Std. 1532
                    specification. The IEEE Std. 1532 is a standard developed to allow
                    concurrent ISP between multiple PLD vendors.

Programmable        MAX 7000 devices offer a power-saving mode that supports low-power
Speed/Power         operation across user-defined signal paths or the entire device. This
Control             feature allows total power dissipation to be reduced by 50% or more,
                    because most logic applications require only a small fraction of all gates to
                    operate at maximum frequency.

Output              The designer can program each individual macrocell in a MAX 7000
Configuration       device for either high-speed (i.e., with the Turbo BitTM option turned on)
                    or low-power (i.e., with the Turbo Bit option turned off) operation. As a
                    result, speed-critical paths in the design can run at high speed, while the
                    remaining paths can operate at reduced power. Macrocells that run at low
                    power incur a nominal timing delay adder (tLPA) for the tLAD, tLAC, tIC,
                    tEN, and tSEXP, tACL, and tCPPW parameters.

                    MAX 7000 device outputs can be programmed to meet a variety of
                    system-level requirements.

                    MultiVolt I/O Interface

                    MAX 7000 devices--except 44-pin devices--support the MultiVolt I/O
                    interface feature, which allows MAX 7000 devices to interface with
                    systems that have differing supply voltages. The 5.0-V devices in all
                    packages can be set for 3.3-V or 5.0-V I/O pin operation. These devices
                    have one set of VCC pins for internal operation and input buffers
                    (VCCINT), and another set for I/O output drivers (VCCIO).

                    The VCCINT pins must always be connected to a 5.0-V power supply.

                    With a 5.0-V VCCINT level, input voltage thresholds are at TTL levels, and
                    are therefore compatible with both 3.3-V and 5.0-V inputs.

                    The VCCIO pins can be connected to either a 3.3-V or a 5.0-V power

                    supply, depending on the output requirements. When the VCCIO pins are

                    connected to a 5.0-V supply, the output levels are compatible with 5.0-V

                    systems. When VCCIO is connected to a 3.3-V supply, the output high is
                    3.3 V and is therefore compatible with 3.3-V or 5.0-V systems. Devices

                    operating with VCCIO levels lower than 4.75 V incur a nominally greater
                    timing delay of tOD2 instead of tOD1.

Altera Corporation  17
MAX 7000 Programmable Logic Device Family Data Sheet

                             Open-Drain Output Option (MAX 7000S Devices Only)

                                   MAX 7000S devices provide an optional open-drain (functionally
                                   equivalent to open-collector) output for each I/O pin. This open-drain
                                   output enables the device to provide system-level control signals (e.g.,
                                   interrupt and write enable signals) that can be asserted by any of several
                                   devices. It can also provide an additional wired-OR plane.

                                   By using an external 5.0-V pull-up resistor, output pins on MAX 7000S
                                   devices can be set to meet 5.0-V CMOS input voltages. When VCCIO is
                                   3.3 V, setting the open drain option will turn off the output pull-up
                                   transistor, allowing the external pull-up resistor to pull the output high
                                   enough to meet 5.0-V CMOS input voltages. When VCCIO is 5.0 V, setting
                                   the output drain option is not necessary because the pull-up transistor will
                                   already turn off when the pin exceeds approximately 3.8 V, allowing the
                                   external pull-up resistor to pull the output high enough to meet 5.0-V
                                   CMOS input voltages.

Programming    Slew-Rate Control
with External
Hardware       The output buffer for each MAX 7000E and MAX 7000S I/O pin has an
               adjustable output slew rate that can be configured for low-noise or high-
           f   speed performance. A faster slew rate provides high-speed transitions for
               high-performance systems. However, these fast transitions may introduce
           f   noise transients into the system. A slow slew rate reduces system noise,
               but adds a nominal delay of 4 to 5 ns. In MAX 7000E devices, when the
18             Turbo Bit is turned off, the slew rate is set for low noise performance. For
               MAX 7000S devices, each I/O pin has an individual EEPROM bit that
               controls the slew rate, allowing designers to specify the slew rate on a
               pin-by-pin basis.

               MAX 7000 devices can be programmed on Windows-based PCs with the
               Altera Logic Programmer card, the Master Programming Unit (MPU),
               and the appropriate device adapter. The MPU performs a continuity
               check to ensure adequate electrical contact between the adapter and the
               device.

               For more information, see the Altera Programming Hardware Data Sheet.

               The Altera development system can use text- or waveform-format test
               vectors created with the Text Editor or Waveform Editor to test the
               programmed device. For added design verification, designers can
               perform functional testing to compare the functional behavior of a
               MAX 7000 device with the results of simulation. Moreover, Data I/O, BP
               Microsystems, and other programming hardware manufacturers also
               provide programming support for Altera devices.

               For more information, see the Programming Hardware Manufacturers.

                                                                                                  Altera Corporation
                                     MAX 7000 Programmable Logic Device Family Data Sheet

IEEE Std.           MAX 7000 devices support JTAG BST circuitry as specified by IEEE Std.
1149.1 (JTAG)       1149.1-1990. Table 6 describes the JTAG instructions supported by the
Boundary-Scan       MAX 7000 family. The pin-out tables (see the Altera web site
Support             (http://www.altera.com) or the Altera Digital Library for pin-out
                    information) show the location of the JTAG control pins for each device.
                    If the JTAG interface is not required, the JTAG pins are available as user
                    I/O pins.

Table 6. MAX 7000 JTAG Instructions

  JTAG Instruction    Devices                                           Description

SAMPLE/PRELOAD      EPM7128S         Allows a snapshot of signals at the device pins to be captured and
EXTEST              EPM7160S         examined during normal device operation, and permits an initial data
BYPASS              EPM7192S         pattern output at the device pins.
                    EPM7256S
IDCODE                               Allows the external circuitry and board-level interconnections to be
                    EPM7128S         tested by forcing a test pattern at the output pins and capturing test
ISP Instructions    EPM7160S         results at the input pins.
                    EPM7192S
                    EPM7256S         Places the 1-bit bypass register between the TDI and TDO pins, which
                                     allows the BST data to pass synchronously through a selected device
                    EPM7032S         to adjacent devices during normal device operation.
                    EPM7064S
                    EPM7128S         Selects the IDCODE register and places it between TDI and TDO,
                    EPM7160S         allowing the IDCODE to be serially shifted out of TDO.
                    EPM7192S
                    EPM7256S         These instructions are used when programming MAX 7000S devices
                                     via the JTAG ports with the MasterBlaster, ByteBlasterMV, BitBlaster
                    EPM7032S         download cable, or using a Jam File (.jam), Jam Byte-Code file (.jbc),
                    EPM7064S         or Serial Vector Format file (.svf) via an embedded processor or test
                    EPM7128S         equipment.
                    EPM7160S
                    EPM7192S
                    EPM7256S

                    EPM7032S
                    EPM7064S
                    EPM7128S
                    EPM7160S
                    EPM7192S
                    EPM7256S

Altera Corporation                   19
MAX 7000 Programmable Logic Device Family Data Sheet

                                   The instruction register length of MAX 7000S devices is 10 bits. Tables 7
                                   and 8 show the boundary-scan register length and device IDCODE
                                   information for MAX 7000S devices.

    Table 7. MAX 7000S Boundary-Scan Register Length

              Device  Boundary-Scan Register Length

            EPM7032S                         1 (1)
            EPM7064S                         1 (1)
            EPM7128S                     288
            EPM7160S                     312
            EPM7192S                     360
            EPM7256S                     480

    Note:
    (1) This device does not support JTAG boundary-scan testing. Selecting either the

           EXTEST or SAMPLE/PRELOAD instruction will select the one-bit bypass register.

    Table 8. 32-Bit MAX 7000 Device IDCODE Note (1)

    Device            IDCODE (32 Bits)

            Version Part Number (16 Bits) Manufacturer's 1 (1 Bit)

            (4 Bits)  Identity (11 Bits) (2)

    EPM7032S 0000 0111 0000 0011 0010 00001101110                   1

    EPM7064S 0000 0111 0000 0110 0100 00001101110                   1

    EPM7128S 0000 0111 0001 0010 1000 00001101110                   1

    EPM7160S 0000 0111 0001 0110 0000 00001101110                   1

    EPM7192S 0000 0111 0001 1001 0010 00001101110                   1

    EPM7256S 0000 0111 0010 0101 0110 00001101110                   1

    Notes:
    (1) The most significant bit (MSB) is on the left.
    (2) The least significant bit (LSB) for all JTAG IDCODEs is 1.

20                                                                  Altera Corporation
                                       MAX 7000 Programmable Logic Device Family Data Sheet

                    Figure 9 shows the timing requirements for the JTAG signals.

                    Figure 9. MAX 7000 JTAG Waveforms

                    TMS

                     TDI           t JCP

                    TCK     t JCH         t JCL               t JPSU        t JPH
                                                                                           t JPXZ
                    TDO     tJPZX                      tJPCO
                    gnal           tJSSU         tJSH                       tJSXZ
                    o Be
                    ured    tJSZX                tJSCO
                    gnal
                    o Be
                    iven

                    Table 9 shows the JTAG timing parameters and values for
                    MAX 7000S devices.

                    Table 9. JTAG Timing Parameters & Values for MAX 7000S Devices

                    Symbol                Parameter                         Min Max Unit

                    tJCP    TCK clock period                                100                    ns
                    tJCH    TCK clock high time
                    tJCL    TCK clock low time                              50                     ns
                    tJPSU   JTAG port setup time
                    tJPH    JTAG port hold time                             50                     ns
                    tJPCO   JTAG port clock to output
                    tJPZX   JTAG port high impedance to valid output        20                     ns
                    tJPXZ   JTAG port valid output to high impedance
                    tJSSU   Capture register setup time                     45                     ns
                    tJSH    Capture register hold time
                    tJSCO   Update register clock to output                      25 ns
                    tJSZX   Update register high impedance to valid output
                    tJSXZ   Update register valid output to high impedance       25 ns

                                                                                 25 ns

                                                                            20                     ns

                                                                            45                     ns

                                                                                 25 ns

                                                                                 25 ns
                                                                                 25 ns

Altera Corporation                                                                                 21
MAX 7000 Programmable Logic Device Family Data Sheet

           f     For more information, see Application Note 39 (IEEE 1149.1 (JTAG)
Design Security  Boundary-Scan Testing in Altera Devices).

Generic Testing  All MAX 7000 devices contain a programmable security bit that controls
                 access to the data programmed into the device. When this bit is
                 programmed, a proprietary design implemented in the device cannot be
                 copied or retrieved. This feature provides a high level of design security
                 because programmed data within EEPROM cells is invisible. The security
                 bit that controls this function, as well as all other programmed data, is
                 reset only when the device is reprogrammed.

                 Each MAX 7000 device is functionally tested. Complete testing of each
                 programmable EEPROM bit and all internal logic elements ensures 100%
                 programming yield. AC test measurements are taken under conditions
                 equivalent to those shown in Figure 10. Test patterns can be used and then
                 erased during early stages of the production flow.

                 Figure 10. MAX 7000 AC Test Conditions

                 Power supply transients can affect AC              464              VCC
                 measurements. Simultaneous                        [703 ]
                 transitions of multiple outputs should be  Device                   To Test
                 avoided for accurate measurement.          Output                   System
                 Threshold tests must not be performed
                 under AC conditions. Large-amplitude,             250     C1 (includes JIG
                 fast ground-current transients normally        [8.06 K]   capacitance)
                 occur as the device outputs discharge      Device input
                 the load capacitances. When these          rise and fall
                 transients flow through the parasitic      times < 3 ns
                 inductance between the device ground
                 pin and the test system ground,
                 significant reductions in observable
                 noise immunity can result. Numbers in
                 brackets are for 2.5-V devices and
                 outputs. Numbers without brackets are
                 for 3.3-V devices and outputs.

QFP Carrier &    MAX 7000 and MAX 7000E devices in QFP packages with 100 or more
Development      pins are shipped in special plastic carriers to protect the QFP leads. The
Socket           carrier is used with a prototype development socket and special
                 programming hardware available from Altera. This carrier technology
           f     makes it possible to program, test, erase, and reprogram a device without
                 exposing the leads to mechanical stress.

                 For detailed information and carrier dimensions, refer to the QFP Carrier
                 & Development Socket Data Sheet.

                 1 MAX 7000S devices are not shipped in carriers.

22                                                                         Altera Corporation
Operating                                                MAX 7000 Programmable Logic Device Family Data Sheet
Conditions
                              Tables 10 through 15 provide information about absolute maximum
                              ratings, recommended operating conditions, operating conditions, and
                              capacitance for 5.0-V MAX 7000 devices.

Table 10. MAX 7000 5.0-V Device Absolute Maximum Ratings Note (1)

Symbol              Parameter                                Conditions         Min       Max       Unit

VCC     Supply voltage                      With respect to ground (2)          2.0       7.0        V

VI      DC input voltage                    No bias                             2.0       7.0        V
IOUT    DC output current, per pin          Under bias                          25        25       mA
TSTG    Storage temperature                 Ceramic packages, under bias        65       150        C
TAMB    Ambient temperature                 PQFP and RQFP packages, under bias  65       135        C
TJ      Junction temperature                                                              150        C
                                                                                          135        C

Table 11. MAX 7000 5.0-V Device Recommended Operating Conditions

Symbol              Parameter                                Conditions          Min      Max Unit

VCCINT  Supply voltage for internal logic and (3), (4), (5)                       4.75    5.25      V
VCCIO   input buffers                                                            (4.50)
                                                                                  4.75    (5.50)
VCCISP                                                                           (4.50)
VI      Supply voltage for output drivers,  (3), (4)                              3.00    5.25      V
VO      5.0-V operation                                                          (3.00)
TA                                                                                4.75    (5.50)
                                                                                0.5 (8)
TJ      Supply voltage for output drivers,  (3), (4), (6)                                 3.60      V
        3.3-V operation                                                             0
tR                                                                                  0     (3.60)
tF                                                                                40
        Supply voltage during ISP           (7)                                     0     5.25      V
                                                                                  40
        Input voltage                                                                     VCCINT + 0.5 V

        Output voltage                                                                    VCCIO     V

        Ambient temperature                 For commercial use                                  70  C

                                            For industrial use                                  85  C

        Junction temperature                For commercial use                                  90  C

                                            For industrial use                            105       C

        Input rise time                                                                         40  ns

        Input fall time                                                                         40  ns

Altera Corporation                                                                                        23
MAX 7000 Programmable Logic Device Family Data Sheet

Table 12. MAX 7000 5.0-V Device DC Operating Conditions Note (9)

Symbol           Parameter                  Conditions                            Min          Max Unit

VIH     High-level input voltage                                                  2.0          VCCINT + 0.5 V

VIL     Low-level input voltage                                                   0.5 (8)     0.8   V

VOH     5.0-V high-level TTL output voltage IOH = 4 mA DC, VCCIO = 4.75 V (10)   2.4                V

        3.3-V high-level TTL output voltage IOH = 4 mA DC, VCCIO = 3.00 V (10)   2.4                V

        3.3-V high-level CMOS output        IOH = 0.1 mA DC, VCCIO = 3.0 V (10)  VCCIO 0.2        V
        voltage

VOL     5.0-V low-level TTL output voltage IOL = 12 mA DC, VCCIO = 4.75 V (11)                 0.45  V

        3.3-V low-level TTL output voltage IOL = 12 mA DC, VCCIO = 3.00 V (11)                 0.45  V

        3.3-V low-level CMOS output         IOL = 0.1 mA DC, VCCIO = 3.0 V(11)                 0.2   V
        voltage

II      Leakage current of dedicated input VI = 0.5 to 5.5 V (11)                10          10    A

        pins

IOZ     I/O pin tri-state output off-state  VI = 0.5 to 5.5 V (11), (12)         40          40    A

        current

Table 13. MAX 7000 5.0-V Device Capacitance: EPM7032, EPM7064 & EPM7096 Devices Note (13)

Symbol           Parameter                                 Conditions             Min          Max Unit

CIN     Input pin capacitance               VIN = 0 V, f = 1.0 MHz                             12    pF
                                            VOUT = 0 V, f = 1.0 MHz
CI/O    I/O pin capacitance                                                                    12    pF

Table 14. MAX 7000 5.0-V Device Capacitance: MAX 7000E Devices Note (13)

Symbol           Parameter                  Conditions                            Min          Max Unit

CIN     Input pin capacitance               VIN = 0 V, f = 1.0 MHz                             15    pF
                                            VOUT = 0 V, f = 1.0 MHz
CI/O    I/O pin capacitance                                                                    15    pF

Table 15. MAX 7000 5.0-V Device Capacitance: MAX 7000S Devices Note (13)

Symbol           Parameter                  Conditions                            Min          Max Unit

CIN     Dedicated input pin capacitance     VIN = 0 V, f = 1.0 MHz                             10    pF

CI/O    I/O pin capacitance                 VOUT = 0 V, f = 1.0 MHz                            10    pF

24                                                                                          Altera Corporation
                                                                   MAX 7000 Programmable Logic Device Family Data Sheet

Notes to tables:
(1) See the Operating Requirements for Altera Devices Data Sheet.
(2) Minimum DC input voltage on I/O pins is 0.5 V and on 4 dedicated input pins is 0.3 V. During transitions, the

       inputs may undershoot to 2.0 V or overshoot to 7.0 V for input currents less than 100 mA and periods shorter than
       20 ns.
(3) Numbers in parentheses are for industrial-temperature-range devices.
(4) VCC must rise monotonically.
(5) The POR time for all 7000S devices does not exceed 300 s. The sufficient VCCINT voltage level for POR is 4.5 V. The
       device is fully initialized within the POR time after VCCINT reaches the sufficient POR voltage level.
(6) 3.3-V I/O operation is not available for 44-pin packages.
(7) The VCCISP parameter applies only to MAX 7000S devices.
(8) During in-system programming, the minimum DC input voltage is 0.3 V.
(9) These values are specified under the MAX 7000 recommended operating conditions in Table 11 on page 23.
(10) The parameter is measured with 50% of the outputs each sourcing the specified current. The IOH parameter refers
       to high-level TTL or CMOS output current.
(11) The parameter is measured with 50% of the outputs each sinking the specified current. The IOL parameter refers to
       low-level TTL, PCI, or CMOS output current.
(12) When the JTAG interface is enabled in MAX 7000S devices, the input leakage current on the JTAG pins is typically
       60 A.
(13) Capacitance is measured at 25 C and is sample-tested only. The OE1 pin has a maximum capacitance of 20 pF.

                                   Figure 11 shows the typical output drive characteristics of MAX 7000
                                   devices.

Figure 11. Output Drive Characteristics of 5.0-V MAX 7000 Devices

              150         IOL                                      150               IOL

              120                                                  120               VCCIO = 3.3 V
                                                                                     Room Temperature
Typical I O   90                                 Typical I O 90                      IOH
                                                 Output
Output                    VCCIO = 5.0 V          Current (mA)
                          Room Temperature
Current (mA)                                                               60
                          IOH
              60                                                           30

              30

                    1  2  3    4              5                                1  2  3 3.3 4             5

                       VO Output Voltage (V)                                      VO Output Voltage (V)

Timing Model           MAX 7000 device timing can be analyzed with the Altera software, with a
                       variety of popular industry-standard EDA simulators and timing
                       analyzers, or with the timing model shown in Figure 12. MAX 7000
                       devices have fixed internal delays that enable the designer to determine
                       the worst-case timing of any design. The Altera software provides timing
                       simulation, point-to-point delay prediction, and detailed timing analysis
                       for a device-wide performance evaluation.

Altera Corporation                                                                                          25
MAX 7000 Programmable Logic Device Family Data Sheet

Figure 12. MAX 7000 Timing Model

    Input                         Internal Output            Parallel    Register  Output
    Delay                          Enable Delay         Expander Delay
                                                                          Delay    Delay
     tIN                                  t IOE (1)            t PEXP
                                                                          t SU     t OD1
            PIA                    Global Control                         tH       t OD2 (2)
           Delay                        Delay                             t PRE    t OD3
            t PIA                        t GLOB                           t CLR    t XZ
                                                                          t RD     t Z X1
                                     Logic Array                          t COMB   t Z X2 (2)
                                        Delay                             t FSU    t Z X3 (1)
                                         t LAD                            t FH

                                       Register             Fast                                I/O
                                   Control Delay        Input Delay                            Delay

                                         t LAC              t F I N (1)                         tIO
                                         tIC
                                         t EN

                                       Shared
                                  Expander Delay

                                         t SEXP

Notes:
(1) Only available in MAX 7000E and MAX 7000S devices.
(2) Not available in 44-pin devices.

    f              The timing characteristics of any signal path can be derived from the
                   timing model and parameters of a particular device. External timing
                   parameters, which represent pin-to-pin timing delays, can be calculated
                   as the sum of internal parameters. Figure 13 shows the internal timing
                   relationship of internal and external delay parameters.

                   For more infomration, see Application Note 94 (Understanding MAX 7000
                   Timing).

26                                                                                 Altera Corporation
                                                         MAX 7000 Programmable Logic Device Family Data Sheet

Figure 13. Switching Waveforms

tR & tF < 3 ns.                 Input Pin            Combinatorial Mode
Inputs are driven at 3 V          I/O Pin
for a logic high and 0 V                                                   tIN
for a logic low. All timing
characteristics are                                                        tIO
measured at 1.5 V.                                                                        tPIA

                                       PIA Delay                                                tSEXP
                                                                                                                 tLAC , tLAD
                             Shared Expander                                                                              tPEXP
                                             Delay                                                                                tCOMB
                                                                                                                                                        tOD
                                     Logic Array
                                              Input

                             Parallel Expander
                                             Delay

                                     Logic Array
                                           Output

                                      Output Pin

                                                     Global Clock Mode

                                Global               tR                tCH                      tCL         tF

                                Clock Pin

                             Global Clock                tIN
                                                                   tGLOB

                                at Register

                                                         tSU tH

                                   Data or Enable
                             (Logic Array Output)

                                                     Array Clock Mode

                                                     tR                tACH                     tACL        tF

                             Input or I/O Pin
                                                                  tIN

                                                                  tIO
                              Clock into PIA

                                Clock into                             tPIA

                                Logic Array

                                       Clock at                              tIC
                                      Register
                                                                             tSU                tH
                                    Data from
                                   Logic Array                               tRD                      tPIA      tCLR , tPRE                                  tPIA

                             Register to PIA                                                          tOD                    tOD
                               to Logic Array

                             Register Output
                                          to Pin

Altera Corporation                                                                                                                                           27
MAX 7000 Programmable Logic Device Family Data Sheet

                                   Tables 16 through 23 show the MAX 7000 and MAX 7000E AC operating
                                   conditions.

Table 16. MAX 7000 & MAX 7000E External Timing Parameters Note (1)

Symbol  Parameter                              Conditions      -6 Speed Grade         -7 Speed Grade         Unit

tPD1    Input to non-registered output         C1 = 35 pF       Min Max                Min Max                ns
tPD2    I/O input to non-registered output     C1 = 35 pF                                                     ns
tSU     Global clock setup time                                                  6.0                    7.5   ns
tH      Global clock hold time                 (2)                               6.0                    7.5   ns
tFSU    Global clock setup time of fast input  (2)               5.0                    6.0                   ns
tFH     Global clock hold time of fast input   C1 = 35 pF        0.0                    0.0                   ns
tCO1    Global clock to output delay                             2.5                    3.0                   ns
tCH     Global clock high time                 C1 = 35 pF        0.5                    0.5                   ns
tCL     Global clock low time                                                    4.0                    4.5   ns
tASU    Array clock setup time                 (3)               2.5                    3.0                   ns
tAH     Array clock hold time                  C1 = 35 pF (4)    2.5                    3.0                   ns
tACO1   Array clock to output delay            (5)               2.5                    3.0                   ns
tACH    Array clock high time                                    2.0                    2.0                   ns
tACL    Array clock low time                   (5)                               6.5                    7.5   ns
tCPPW   Minimum pulse width for clear and      (6)               3.0                    3.0                   ns
        preset                                                   3.0                    3.0
tODH    Output data hold time after clock                        3.0                    3.0                   ns
tCNT    Minimum global clock period                                                                           ns
fCNT    Maximum internal global clock                            1.0                    1.0                  MHz
        frequency                                                                6.6                    8.0
tACNT   Minimum array clock period                                                                            ns
fACNT   Maximum internal array clock                           151.5                  125.0                  MHz
        frequency
fMAX    Maximum clock frequency                                                  6.6                    8.0  MHz
                                                               151.5                  125.0

                                                                200                   166.7

28                                                                                    Altera Corporation
                                             MAX 7000 Programmable Logic Device Family Data Sheet

Table 17. MAX 7000 & MAX 7000E Internal Timing Parameters Note (1)

Symbol              Parameter                  Conditions    Speed Grade -6 Speed Grade -7          Unit

                                             (2)             Min Max Min Max                         ns
                                                                                                     ns
tIN     Input pad and buffer delay           (2)             0.4                0.5                  ns
tIO     I/O input pad and buffer delay       C1 = 35 pF                                              ns
tFIN    Fast input delay                                     0.4                0.5                  ns
tSEXP   Shared expander delay                                                                        ns
tPEXP   Parallel expander delay                              0.8                1.0                  ns
tLAD    Logic array delay                                                                            ns
tLAC    Logic control array delay                            3.5                4.0                  ns
tIOE    Internal output enable delay
tOD1    Output buffer and pad delay                          0.8                0.8                  ns
        Slow slew rate = off, VCCIO = 5.0 V
tOD2    Output buffer and pad delay                          2.0                3.0                  ns
        Slow slew rate = off, VCCIO = 3.3 V
tOD3    Output buffer and pad delay                          2.0                3.0                  ns
        Slow slew rate = on,
tZX1    VCCIO = 5.0 V or 3.3 V                                                  2.0                  ns
        Output buffer enable delay
tZX2    Slow slew rate = off, VCCIO = 5.0 V                  2.0                2.0                  ns
        Output buffer enable delay
tZX3    Slow slew rate = off, VCCIO = 3.3 V  C1 = 35 pF (7)  2.5                2.5                  ns
        Output buffer enable delay                                                                   ns
tXZ     Slow slew rate = on                  C1 = 35 pF (2)  7.0                7.0                  ns
tSU     VCCIO = 5.0 V or 3.3 V                                                                       ns
tH      Output buffer disable delay          C1 = 35 pF      4.0                4.0                  ns
tFSU    Register setup time                                                                          ns
tFH     Register hold time                   C1 = 35 pF (7)  4.5                4.5                  ns
tRD     Register setup time of fast input                                                            ns
tCOMB   Register hold time of fast input     C1 = 35 pF (2)  9.0                9.0                  ns
tIC     Register delay                                                                               ns
tEN     Combinatorial delay                  C1 = 5 pF                     4.0                4.0    ns
tGLOB   Array clock delay                    (2)             3.0                3.0                  ns
tPRE    Register enable time                 (2)             1.5                2.0                  ns
tCLR    Global control delay                                 2.5                3.0                  ns
tPIA    Register preset time                 (8)             0.5                0.5
tLPA    Register clear time
        PIA delay                                                          0.8                1.0
        Low-power adder                                                    0.8                 1.0
                                                                           2.5                3.0
                                                                           2.0                3.0
                                                                           0.8                1.0
                                                                           2.0                2.0
                                                                           2.0                2.0
                                                                           0.8                 1.0
                                                                          10.0               10.0

Altera Corporation                                                                                        29
MAX 7000 Programmable Logic Device Family Data Sheet

Table 18. MAX 7000 & MAX 7000E External Timing Parameters Note (1)

Symbol             Parameter                       Conditions         Speed Grade                       Unit

                                                               MAX 7000E (-10P) MAX 7000 (-10)
                                                                                       MAX 7000E (-10)

                                                               Min Max Min Max

tPD1    Input to non-registered output  C1 = 35 pF                    10.0         10.0 ns
tPD2
tSU     I/O input to non-registered output C1 = 35 pF                 10.0         10.0 ns
tH
tFSU    Global clock setup time                                7.0          8.0                         ns
tFH
tCO1    Global clock hold time                                 0.0          0.0                         ns
tCH
tCL     Global clock setup time of fast input (2)              3.0          3.0                         ns
tASU
tAH     Global clock hold time of fast input (2)               0.5          0.5                         ns
tACO1
tACH    Global clock to output delay    C1 = 35 pF                    5.0          5                    ns
tACL
tCPPW   Global clock high time                                 4.0          4.0                         ns

tODH    Global clock low time                                  4.0          4.0                         ns
tCNT
fCNT    Array clock setup time                                 2.0          3.0                         ns

tACNT   Array clock hold time                                  3.0          3.0                         ns
fACNT
        Array clock to output delay     C1 = 35 pF                    10.0         10.0 ns
fMAX
        Array clock high time                                  4.0          4.0                         ns

        Array clock low time                                   4.0          4.0                         ns

        Minimum pulse width for clear and (3)                  4.0          4.0                         ns
        preset

        Output data hold time after clock C1 = 35 pF (4)        1.0          1.0                         ns
                                                               100.0        100.0                        ns
        Minimum global clock period                                   10.0         10.0                 MHz

        Maximum internal global clock   (5)

        frequency

        Minimum array clock period                                    10.0         10.0 ns
                                                                                               MHz
        Maximum internal array clock    (5)                    100.0        100.0

        frequency

        Maximum clock frequency         (6)                    125.0        125.0                       MHz

30                                                                          Altera Corporation
                                           MAX 7000 Programmable Logic Device Family Data Sheet

Table 19. MAX 7000 & MAX 7000E Internal Timing Parameters Note (1)

Symbol              Parameter              Conditions               Speed Grade                     Unit

                                                           MAX 7000E (-10P) MAX 7000 (-10)
                                                                                   MAX 7000E (-10)

                                                           Min Max Min Max

tIN     Input pad and buffer delay                                  0.5             1.0             ns
tIO     I/O input pad and buffer delay
tFIN                                                                0.5             1.0             ns
tSEXP   Fast input delay
tPEXP                                      (2)                      1.0             1.0             ns
tLAD    Shared expander delay
tLAC                                       (2)                      5.0             5.0             ns
tIOE    Parallel expander delay            C1 = 35 pF
tOD1    Logic array delay                  C1 = 35 pF (7)           0.8             0.8             ns
                                           C1 = 35 pF (2)
tOD2    Logic control array delay          C1 = 35 pF               5.0             5.0             ns
                                           C1 = 35 pF (7)
tOD3    Internal output enable delay       C1 = 35 pF (2)           5.0             5.0             ns
                                           C1 = 5 pF
tZX1    Output buffer and pad delay        (2)                      2.0             2.0             ns
        Slow slew rate = off               (2)
tZX2    VCCIO = 5.0 V                                               1.5             2.0             ns
        Output buffer and pad delay        (8)
tZX3    Slow slew rate = off                                        2.0             2.5             ns
        VCCIO = 3.3 V
tXZ     Output buffer and pad delay                                 5.5             6.0             ns
tSU     Slow slew rate = on
tH      VCCIO = 5.0 V or 3.3 V                                      5.0             5.0             ns
tFSU    Output buffer enable delay
tFH     Slow slew rate = off                                        5.5             5.5             ns
tRD     VCCIO = 5.0 V
tCOMB   Output buffer enable delay                                  9.0             9.0             ns
tIC     Slow slew rate = off
tEN     VCCIO = 3.3 V                                                     5.0       5.0             ns
tGLOB   Output buffer enable delay                         2.0
tPRE    Slow slew rate = on                                3.0                 3.0                  ns
tCLR    VCCIO = 5.0 V or 3.3 V                             3.0
tPIA    Output buffer disable delay                        0.5                 3.0                  ns
tLPA
        Register setup time                                               2.0  3.0                  ns
        Register hold time                                                2.0
                                                                          5.0  0.5                  ns
        Register setup time of fast input                                 5.0
                                                                          1.0       1.0             ns
        Register hold time of fast input                                  3.0
                                                                          3.0       1.0             ns
        Register delay                                                    1.0
        Combinatorial delay                                             11.0        5.0             ns

        Array clock delay                                                           5.0             ns

        Register enable time                                                        1.0             ns

        Global control delay                                                        3.0             ns
        Register preset time
                                                                                    3.0             ns
        Register clear time
                                                                                    1.0             ns
        PIA delay
                                                                                    11.0            ns
        Low-power adder

Altera Corporation                                                                                  31
MAX 7000 Programmable Logic Device Family Data Sheet

Table 20. MAX 7000 & MAX 7000E External Timing Parameters Note (1)

Symbol             Parameter                       Conditions         Speed Grade                       Unit

                                                               MAX 7000E (-12P) MAX 7000 (-12)
                                                                                       MAX 7000E (-12)

                                                               Min Max Min Max

tPD1    Input to non-registered output  C1 = 35 pF                    12.0         12.0                 ns
tPD2
tSU     I/O input to non-registered output C1 = 35 pF                 12.0         12.0                 ns
tH
tFSU    Global clock setup time                                7.0          10.0                        ns
tFH
tCO1    Global clock hold time                                 0.0          0.0                         ns
tCH
tCL     Global clock setup time of fast input (2)              3.0          3.0                         ns
tASU
tAH     Global clock hold time of fast input (2)               0.0          0.0                         ns
tACO1
tACH    Global clock to output delay    C1 = 35 pF                    6.0          6.0                  ns
tACL
tCPPW   Global clock high time                                 4.0          4.0                         ns

tODH    Global clock low time                                  4.0          4.0                         ns
tCNT
fCNT    Array clock setup time                                 3.0          4.0                         ns

tACNT   Array clock hold time                                  4.0          4.0                         ns
fACNT
        Array clock to output delay     C1 = 35 pF                    12.0         12.0                 ns
fMAX
        Array clock high time                                  5.0          5.0                         ns

        Array clock low time                                   5.0          5.0                         ns

        Minimum pulse width for clear and (3)                  5.0          5.0                         ns
        preset

        Output data hold time after clock C1 = 35 pF (4)       1.0          1.0                         ns

        Minimum global clock period                                   11.0         11.0                 ns

        Maximum internal global clock   (5)                    90.9         90.9                        MHz

        frequency

        Minimum array clock period                                    11.0         11.0                 ns

        Maximum internal array clock    (5)                    90.9         90.9                        MHz

        frequency

        Maximum clock frequency         (6)                    125.0        125.0                       MHz

32                                                                               Altera Corporation
                                           MAX 7000 Programmable Logic Device Family Data Sheet

Table 21. MAX 7000 & MAX 7000E Internal Timing Parameters Note (1)

Symbol              Parameter              Conditions               Speed Grade                     Unit

                                                           MAX 7000E (-12P) MAX 7000 (-12)
                                                                                   MAX 7000E (-12)

                                                           Min Max Min Max

tIN     Input pad and buffer delay                                  1.0              2.0            ns
tIO     I/O input pad and buffer delay
tFIN                                                                1.0              2.0            ns
tSEXP   Fast input delay
tPEXP                                      (2)                      1.0              1.0            ns
tLAD    Shared expander delay
tLAC                                       (2)                      7.0              7.0            ns
tIOE    Parallel expander delay            C1 = 35 pF
tOD1    Logic array delay                  C1 = 35 pF (7)           1.0              1.0            ns
                                           C1 = 35 pF (2)
tOD2    Logic control array delay          C1 = 35 pF               7.0              5.0            ns
                                           C1 = 35 pF (7)
tOD3    Internal output enable delay       C1 = 35 pF (2)           5.0              5.0            ns
                                           C1 = 5 pF
tZX1    Output buffer and pad delay        (2)                      2.0              2.0            ns
        Slow slew rate = off               (2)
tZX2    VCCIO = 5.0 V                                               1.0              3.0            ns
        Output buffer and pad delay        (8)
tZX3    Slow slew rate = off                                        2.0              4.0            ns
        VCCIO = 3.3 V
tXZ     Output buffer and pad delay                                 5.0              7.0            ns
tSU     Slow slew rate = on
tH      VCCIO = 5.0 V or 3.3 V                                      6.0              6.0            ns
tFSU    Output buffer enable delay
tFH     Slow slew rate = off                                        7.0              7.0            ns
tRD     VCCIO = 5.0 V
tCOMB   Output buffer enable delay                                  10.0             10.0           ns
tIC     Slow slew rate = off
tEN     VCCIO = 3.3 V                                                     6.0        6.0            ns
tGLOB   Output buffer enable delay                         1.0
tPRE    Slow slew rate = on                                6.0                  4.0                 ns
tCLR    VCCIO = 5.0 V or 3.3 V                             4.0
tPIA    Output buffer disable delay                        0.0                  4.0                 ns
tLPA
        Register setup time                                                2.0  2.0                 ns
        Register hold time                                                 2.0
                                                                           5.0  2.0                 ns
        Register setup time of fast input                                  7.0
                                                                           2.0       1.0            ns
        Register hold time of fast input                                   4.0
                                                                          4.0        1.0            ns
        Register delay                                                     1.0
        Combinatorial delay                                              12.0        5.0            ns

        Array clock delay                                                            5.0            ns

        Register enable time                                                         0.0            ns

        Global control delay                                                         3.0            ns
        Register preset time
                                                                                     3.0            ns
        Register clear time
                                                                                     1.0            ns
        PIA delay
                                                                                     12.0           ns
        Low-power adder

Altera Corporation                                                                                  33
MAX 7000 Programmable Logic Device Family Data Sheet

Table 22. MAX 7000 & MAX 7000E External Timing Parameters Note (1)

Symbol  Parameter                            Conditions                   Speed Grade                Unit

                                                               -15             -15T             -20

                                                         Min Max Min Max Min Max

tPD1    Input to non-registered output C1 = 35 pF                   15.0        15.0                 20.0 ns
tPD2
        I/O input to non-registered  C1 = 35 pF                     15.0        15.0                 20.0 ns
tSU     output
tH
tFSU    Global clock setup time                          11.0             11.0            12.0       ns

tFH     Global clock hold time                           0.0              0.0             0.0        ns

tCO1    Global clock setup time of fast (2)              3.0                             5.0        ns
tCH     input
tCL
tASU    Global clock hold time of fast (2)               0.0                             0.0        ns
tAH     input
tACO1
tACH    Global clock to output delay C1 = 35 pF                     8.0              8.0             12.0 ns
tACL
tCPPW   Global clock high time                           5.0              6.0             6.0        ns

tODH    Global clock low time                            5.0              6.0             6.0        ns

tCNT    Array clock setup time                           4.0              4.0             5.0        ns
fCNT
        Array clock hold time                            4.0              4.0             5.0        ns
tACNT
fACNT   Array clock to output delay  C1 = 35 pF                15.0             15.0                 20.0 ns

fMAX    Array clock high time                            6.0              6.5             8.0        ns

        Array clock low time                             6.0              6.5             8.0        ns

        Minimum pulse width for clear (3)                6.0              6.5             8.0        ns
        and preset

        Output data hold time after  C1 = 35 pF (4)      1.0              1.0             1.0        ns
        clock

        Minimum global clock period                            13.0             13.0                 16.0 ns

        Maximum internal global clock (5)                76.9             76.9            62.5       MHz
        frequency

        Minimum array clock period                                  13.0        13.0                 16.0 ns

        Maximum internal array clock (5)                 76.9             76.9            62.5       MHz
        frequency

        Maximum clock frequency      (6)                 100              83.3            83.3       MHz

34                                                                                        Altera Corporation
                                               MAX 7000 Programmable Logic Device Family Data Sheet

Table 23. MAX 7000 & MAX 7000E Internal Timing Parameters Note (1)

Symbol  Parameter                              Conditions                  Speed Grade                       Unit

                                                                -15             -15T           -20            ns
                                                                                                              ns
                                                           Min Max Min Max                 Min Max            ns
                                                                                                              ns
tIN     Input pad and buffer delay                                   2.0              2.0               3.0   ns
tIO                                                                                                     3.0   ns
tFIN    I/O input pad and buffer delay                               2.0              2.0               4.0   ns
tSEXP                                                                                                   9.0   ns
tPEXP   Fast input delay                (2)                          2.0                               2.0   ns
tLAD                                                                                                    8.0
tLAC    Shared expander delay                                        8.0        10.0                    8.0
tIOE                                                                                                    4.0
tOD1    Parallel expander delay                                      1.0              1.0               5.0

tOD2    Logic array delay                                            6.0              6.0

tOD3    Logic control array delay                                    6.0              6.0

tZX1    Internal output enable delay (2)                             3.0              

tZX2    Output buffer and pad delay     C1 = 35 pF                   4.0              4.0
        Slow slew rate = off            C1 = 35 pF (7)
tZX3    VCCIO = 5.0 V                   C1 = 35 pF (2)               5.0                       6.0          ns
                                        C1 = 35 pF
tXZ     Output buffer and pad delay     C1 = 35 pF (7)               8.0                       9.0          ns
tSU     Slow slew rate = off            C1 = 35 pF (2)
tH      VCCIO = 3.3 V                   C1 = 5 pF                    6.0              6.0       10.0 ns
tFSU
tFH     Output buffer and pad delay                                  7.0                       11.0 ns
tRD     Slow slew rate = on
tCOMB   VCCIO = 5.0 V or 3.3 V                                       10.0                      14.0 ns
tIC
tEN     Output buffer enable delay                                   6.0              6.0       10.0 ns
tGLOB   Slow slew rate = off
tPRE    VCCIO = 5.0 V
tCLR
tPIA    Output buffer enable delay
tLPA    Slow slew rate = off
        VCCIO = 3.3 V

        Output buffer enable delay
        Slow slew rate = on
        VCCIO = 5.0 V or 3.3 V

        Output buffer disable delay

        Register setup time                                4.0             4.0             4.0               ns

        Register hold time                                 4.0             4.0             5.0               ns

        Register setup time of fast input (2)              2.0                            4.0               ns

        Register hold time of fast input (2)               2.0                            3.0               ns

        Register delay                                               1.0              1.0       1.0          ns

        Combinatorial delay                                          1.0              1.0       1.0          ns

        Array clock delay                                            6.0              6.0       8.0          ns

        Register enable time                                         6.0              6.0       8.0          ns

        Global control delay                                         1.0              1.0       3.0          ns

        Register preset time                                         4.0              4.0       4.0          ns

        Register clear time                                          4.0              4.0       4.0          ns

        PIA delay                                                    2.0              2.0       3.0          ns

        Low-power adder                 (8)                     13.0            15.0            15.0         ns

Altera Corporation                                                                                               35
MAX 7000 Programmable Logic Device Family Data Sheet

Notes to tables:
(1) These values are specified under the recommended operating conditions shown in Table 11. See Figure 13 for more

       information on switching waveforms.
(2) This parameter applies to MAX 7000E devices only.
(3) This minimum pulse width for preset and clear applies for both global clear and array controls. The tLPA parameter

       must be added to this minimum width if the clear or reset signal incorporates the tLAD parameter into the signal
       path.
(4) This parameter is a guideline that is sample-tested only and is based on extensive device characterization. This
       parameter applies for both global and array clocking.
(5) These parameters are measured with a 16-bit loadable, enabled, up/down counter programmed into each LAB.
(6) The fMAX values represent the highest frequency for pipelined data.
(7) Operating conditions: VCCIO = 3.3 V 10% for commercial and industrial use.
(8) The tLPA parameter must be added to the tLAD, tLAC, tIC, tEN, tSEXP, tACL, and tCPPW parameters for macrocells
       running in the low-power mode.

                                   Tables 24 and 25 show the EPM7032S AC operating conditions.

Table 24. EPM7032S External Timing Parameters (Part 1 of 2) Note (1)

Symbol         Parameter                 Conditions                          Speed Grade                    Unit

                                                             -5            -6            -7            -10

                                                     Min Max Min Max Min Max Min Max

tPD1    Input to non-registered output C1 = 35 pF                5.0           6.0           7.5         10.0 ns
tPD2
        I/O input to non-registered      C1 = 35 pF              5.0           6.0           7.5         10.0 ns
tSU     output
tH
tFSU    Global clock setup time                      2.9              4.0           5.0           7.0       ns

tFH     Global clock hold time                       0.0              0.0           0.0           0.0       ns

tCO1    Global clock setup time of fast              2.5              2.5           2.5           3.0       ns
tCH     input
tCL
tASU    Global clock hold time of fast               0.0              0.0           0.0           0.5       ns
tAH     input
tACO1
tACH    Global clock to output delay C1 = 35 pF                  3.2           3.5           4.3            5.0 ns
tACL
tCPPW   Global clock high time                       2.0              2.5           3.0           4.0       ns

tODH    Global clock low time                        2.0              2.5           3.0           4.0       ns

tCNT    Array clock setup time                       0.7              0.9           1.1           2.0       ns
fCNT
        Array clock hold time                        1.8              2.1           2.7           3.0       ns
tACNT
        Array clock to output delay      C1 = 35 pF              5.4           6.6           8.2         10.0 ns

        Array clock high time                        2.5              2.5           3.0           4.0       ns

        Array clock low time                         2.5              2.5           3.0           4.0       ns

        Minimum pulse width for clear (2)            2.5              2.5           3.0           4.0       ns
        and preset

        Output data hold time after      C1 = 35 pF (3) 1.0           1.0           1.0           1.0       ns

        clock

        Minimum global clock period                              5.7           7.0           8.6         10.0 ns

        Maximum internal global clock (4)            175.4            142.9         116.3         100.0     MHz
        frequency

        Minimum array clock period                               5.7           7.0           8.6         10.0 ns

36                                                                                                Altera Corporation
                                                    MAX 7000 Programmable Logic Device Family Data Sheet

Table 24. EPM7032S External Timing Parameters (Part 2 of 2) Note (1)

Symbol         Parameter                Conditions                       Speed Grade                    Unit

                                                         -5            -6            -7       -10

                                                    Min Max Min Max Min Max Min Max

fACNT   Maximum internal array clock (4)            175.4         142.9         116.3         100.0     MHz
fMAX    frequency                                   250.0         200.0         166.7         125.0     MHz

        Maximum clock frequency         (5)

Table 25. EPM7032S Internal Timing Parameters Note (1)

Symbol         Parameter                Conditions                       Speed Grade                    Unit

                                                         -5            -6            -7            -10

                                                    Min Max Min Max Min Max Min Max

tIN     Input pad and buffer delay                           0.2           0.2           0.3            0.5 ns
tIO
tFIN    I/O input pad and buffer delay                       0.2           0.2           0.3            0.5 ns
tSEXP
tPEXP   Fast input delay                                     2.2           2.1           2.5            1.0 ns
tLAD
tLAC    Shared expander delay                                3.1           3.8           4.6            5.0 ns
tIOE
tOD1    Parallel expander delay                              0.9           1.1           1.4            0.8 ns
tOD2
tOD3    Logic array delay                                    2.6           3.3           4.0            5.0 ns
tZX1
tZX2    Logic control array delay                            2.5           3.3           4.0            5.0 ns
tZX3
tXZ     Internal output enable delay                         0.7           0.8           1.0            2.0 ns
tSU
tH      Output buffer and pad delay C1 = 35 pF               0.2           0.3           0.4            1.5 ns
tFSU
        Output buffer and pad delay C1 = 35 pF (6)           0.7           0.8           0.9            2.0 ns
tFH
        Output buffer and pad delay C1 = 35 pF               5.2           5.3           5.4            5.5 ns
tRD
tCOMB   Output buffer enable delay C1 = 35 pF                4.0           4.0           4.0            5.0 ns
tIC
tEN     Output buffer enable delay C1 = 35 pF (6)            4.5           4.5           4.5            5.5 ns
tGLOB
tPRE    Output buffer enable delay C1 = 35 pF                9.0           9.0           9.0            9.0 ns

        Output buffer disable delay C1 = 5 pF                4.0           4.0           4.0            5.0 ns

        Register setup time                         0.8           1.0           1.3           2.0       ns

        Register hold time                          1.7           2.0           2.5           3.0       ns

        Register setup time of fast                 1.9           1.8           1.7           3.0       ns

        input

        Register hold time of fast                  0.6           0.7           0.8           0.5       ns

        input

        Register delay                                       1.2           1.6           1.9            2.0 ns

        Combinatorial delay                                  0.9           1.1           1.4            2.0 ns

        Array clock delay                                    2.7           3.4           4.2            5.0 ns

        Register enable time                                 2.6           3.3           4.0            5.0 ns

        Global control delay                                 1.6           1.4           1.7            1.0 ns

        Register preset time                                 2.0           2.4           3.0            3.0 ns

Altera Corporation                                                                                      37
MAX 7000 Programmable Logic Device Family Data Sheet

Table 25. EPM7032S Internal Timing Parameters Note (1)

Symbol  Parameter                        Conditions                          Speed Grade                       Unit

                                                          -5            -6                 -7             -10

                                                          Min Max Min Max Min Max Min Max

tCLR    Register clear time                                    2.0               2.4           3.0             3.0 ns

tPIA    PIA delay                        (7)                       1.1           1.1           1.4             1.0 ns

tLPA    Low-power adder                  (8)                   12.0          10.0              10.0            11.0 ns

Notes to tables:

(1) These values are specified under the recommended operating conditions shown in Table 11. See Figure 13 for more

       information on switching waveforms.

(2) This minimum pulse width for preset and clear applies for both global clear and array controls. The tLPA parameter
       must be added to this minimum width if the clear or reset signal incorporates the tLAD parameter into the signal
       path.

(3) This parameter is a guideline that is sample-tested only and is based on extensive device characterization. This

       parameter applies for both global and array clocking.

(4) These parameters are measured with a 16-bit loadable, enabled, up/down counter programmed into each LAB.

(5) The fMAX values represent the highest frequency for pipelined data.
(6) Operating conditions: VCCIO = 3.3 V 10% for commercial and industrial use.
(7) For EPM7064S-5, EPM7064S-6, EPM7128S-6, EPM7160S-6, EPM7160S-7, EPM7192S-7, and EPM7256S-7 devices,

       these values are specified for a PIA fan-out of one LAB (16 macrocells). For each additional LAB fan-out in these

       devices, add an additional 0.1 ns to the PIA timing value.

(8) The tLPA parameter must be added to the tLAD, tLAC, tIC, tEN, tSEXP, tACL, and tCPPW parameters for macrocells
       running in the low-power mode.

                                Tables 26 and 27 show the EPM7064S AC operating conditions.

Table 26. EPM7064S External Timing Parameters (Part 1 of 2) Note (1)

Symbol  Parameter                             Conditions                     Speed Grade                       Unit

                                                               -5            -6            -7             -10

                                                          Min Max Min Max Min Max Min Max

tPD1    Input to non-registered output C1 = 35 pF                  5.0           6.0           7.5        10.0 ns
tPD2
        I/O input to non-registered      C1 = 35 pF                5.0           6.0           7.5        10.0 ns
tSU     output
tH
tFSU    Global clock setup time                           2.9           3.6           6.0            7.0       ns

tFH     Global clock hold time                            0.0           0.0           0.0            0.0       ns

tCO1    Global clock setup time of fast                   2.5           2.5           3.0            3.0       ns
tCH     input
tCL
tASU    Global clock hold time of fast                    0.0           0.0           0.5            0.5       ns
        input

        Global clock to output delay C1 = 35 pF                    3.2           4.0           4.5             5.0 ns

        Global clock high time                            2.0           2.5           3.0            4.0       ns

        Global clock low time                             2.0           2.5           3.0            4.0       ns

        Array clock setup time                            0.7           0.9           3.0            2.0       ns

38                                                                                                   Altera Corporation
                                                 MAX 7000 Programmable Logic Device Family Data Sheet

Table 26. EPM7064S External Timing Parameters (Part 2 of 2) Note (1)

Symbol         Parameter             Conditions                          Speed Grade                      Unit

                                                         -5            -6            -7              -10

                                                    Min Max Min Max Min Max Min Max

tAH     Array clock hold time                       1.8           2.1           2.0             3.0       ns
tACO1
tACH    Array clock to output delay  C1 = 35 pF              5.4           6.7             7.5         10.0 ns
tACL
tCPPW   Array clock high time                       2.5           2.5           3.0             4.0       ns

tODH    Array clock low time                        2.5           2.5           3.0             4.0       ns

tCNT    Minimum pulse width for clear (2)           2.5           2.5           3.0             4.0       ns
fCNT    and preset

tACNT   Output data hold time after  C1 = 35 pF (3) 1.0           1.0           1.0             1.0       ns
fACNT
        clock
fMAX
        Minimum global clock period                          5.7           7.1             8.0         10.0 ns

        Maximum internal global clock (4)           175.4         140.8         125.0           100.0     MHz
        frequency

        Minimum array clock period                           5.7           7.1             8.0         10.0 ns

        Maximum internal array clock (4)            175.4         140.8         125.0           100.0     MHz
        frequency

        Maximum clock frequency      (5)            250.0         200.0         166.7           125.0     MHz

Table 27. EPM7064S Internal Timing Parameters (Part 1 of 2) Note (1)

Symbol         Parameter             Conditions                          Speed Grade                      Unit

                                                         -5            -6              -7            -10

                                                    Min Max Min Max Min Max Min Max

tIN     Input pad and buffer delay                           0.2           0.2             0.5            0.5 ns
tIO     I/O input pad and buffer delay
tFIN    Fast input delay                                     0.2           0.2             0.5            0.5 ns
tSEXP   Shared expander delay
tPEXP   Parallel expander delay                              2.2           2.6             1.0            1.0 ns
tLAD    Logic array delay
tLAC    Logic control array delay                            3.1           3.8             4.0            5.0 ns
tIOE    Internal output enable delay
tOD1    Output buffer and pad delay C1 = 35 pF               0.9           1.1             0.8            0.8 ns
tOD2    Output buffer and pad delay C1 = 35 pF (6)
tOD3    Output buffer and pad delay C1 = 35 pF               2.6           3.2             3.0            5.0 ns
tZX1    Output buffer enable delay C1 = 35 pF
tZX2    Output buffer enable delay C1 = 35 pF (6)            2.5           3.2             3.0            5.0 ns
tZX3    Output buffer enable delay C1 = 35 pF
tXZ     Output buffer disable delay C1 = 5 pF                0.7           0.8             2.0            2.0 ns
tSU     Register setup time
                                                             0.2           0.3             2.0            1.5 ns

                                                             0.7           0.8             2.5            2.0 ns

                                                             5.2           5.3             7.0            5.5 ns

                                                             4.0           4.0             4.0            5.0 ns

                                                             4.5           4.5             4.5            5.5 ns

                                                             9.0           9.0             9.0            9.0 ns

                                                             4.0           4.0             4.0            5.0 ns

                                                    0.8           1.0           3.0             2.0       ns

Altera Corporation                                                                                        39
MAX 7000 Programmable Logic Device Family Data Sheet

Table 27. EPM7064S Internal Timing Parameters (Part 2 of 2) Note (1)

Symbol         Parameter             Conditions                      Speed Grade                   Unit

                                                      -5             -6             -7        -10

                                                 Min Max Min Max Min Max Min Max

tH      Register hold time                       1.7            2.0            2.0            3.0  ns

tFSU    Register setup time of fast              1.9            1.8            3.0            3.0  ns

        input

tFH     Register hold time of fast               0.6            0.7            0.5            0.5  ns

        input

tRD     Register delay                                     1.2            1.6            1.0        2.0 ns
                                                           0.9            1.0            1.0        2.0 ns
tCOMB Combinatorial delay                                  2.7            3.3            3.0        5.0 ns
                                                           2.6            3.2            3.0        5.0 ns
tIC     Array clock delay                                  1.6            1.9            1.0        1.0 ns
                                                           2.0            2.4            2.0        3.0 ns
tEN     Register enable time                               2.0            2.4            2.0        3.0 ns
                                                           1.1            1.3            1.0        1.0 ns
tGLOB   Global control delay                              12.0           11.0           10.0       11.0 ns

tPRE    Register preset time

tCLR    Register clear time

tPIA    PIA delay                    (7)

tLPA    Low-power adder              (8)

Notes to tables:

(1) These values are specified under the recommended operating conditions shown in Table 11. See Figure 13 for more

       information on switching waveforms.

(2) This minimum pulse width for preset and clear applies for both global clear and array controls. The tLPA parameter
       must be added to this minimum width if the clear or reset signal incorporates the tLAD parameter into the signal
       path.

(3) This parameter is a guideline that is sample-tested only and is based on extensive device characterization. This

       parameter applies for both global and array clocking.

(4) These parameters are measured with a 16-bit loadable, enabled, up/down counter programmed into each LAB.

(5) The fMAX values represent the highest frequency for pipelined data.
(6) Operating conditions: VCCIO = 3.3 V 10% for commercial and industrial use.
(7) For EPM7064S-5, EPM7064S-6, EPM7128S-6, EPM7160S-6, EPM7160S-7, EPM7192S-7, and EPM7256S-7 devices,

       these values are specified for a PIA fan-out of one LAB (16 macrocells). For each additional LAB fan-out in these

       devices, add an additional 0.1 ns to the PIA timing value.

(8) The tLPA parameter must be added to the tLAD, tLAC, tIC, tEN, tSEXP, tACL, and tCPPW parameters for macrocells
       running in the low-power mode.

40                                                                                            Altera Corporation
                                                           MAX 7000 Programmable Logic Device Family Data Sheet

                                        Tables 28 and 29 show the EPM7128S AC operating conditions.

Table 28. EPM7128S External Timing Parameters Note (1)

Symbol         Parameter                 Conditions                          Speed Grade                     Unit

                                                             -6            -7            -10            -15

                                                     Min Max Min Max Min Max Min Max

tPD1    Input to non-registered output C1 = 35 pF                6.0           7.5         10.0           15.0 ns
tPD2
        I/O input to non-registered      C1 = 35 pF              6.0           7.5         10.0           15.0 ns
tSU     output
tH
tFSU    Global clock setup time                      3.4              6.0           7.0            11.0      ns

tFH     Global clock hold time                       0.0              0.0           0.0            0.0       ns

tCO1    Global clock setup time of fast              2.5              3.0           3.0            3.0       ns
tCH     input
tCL
tASU    Global clock hold time of fast               0.0              0.5           0.5            0.0       ns
tAH     input
tACO1
tACH    Global clock to output delay C1 = 35 pF                  4.0           4.5            5.0            8.0 ns
tACL
tCPPW   Global clock high time                       3.0              3.0           4.0            5.0       ns

tODH    Global clock low time                        3.0              3.0           4.0            5.0       ns

tCNT    Array clock setup time                       0.9              3.0           2.0            4.0       ns
fCNT
        Array clock hold time                        1.8              2.0           5.0            4.0       ns
tACNT
fACNT   Array clock to output delay      C1 = 35 pF              6.5           7.5         10.0           15.0 ns

fMAX    Array clock high time                        3.0              3.0           4.0            6.0       ns

        Array clock low time                         3.0              3.0           4.0            6.0       ns

        Minimum pulse width for clear (2)            3.0              3.0           4.0            6.0       ns
        and preset

        Output data hold time after      C1 = 35 pF (3) 1.0           1.0           1.0            1.0       ns

        clock

        Minimum global clock period                              6.8           8.0         10.0           13.0 ns

        Maximum internal global clock (4)            147.1            125.0         100.0          76.9      MHz
        frequency

        Minimum array clock period                               6.8           8.0         10.0           13.0 ns

        Maximum internal array clock (4)             147.1            125.0         100.0          76.9      MHz
        frequency

        Maximum clock frequency          (5)         166.7            166.7         125.0          100.0     MHz

Altera Corporation                                                                                           41
MAX 7000 Programmable Logic Device Family Data Sheet

Table 29. EPM7128S Internal Timing Parameters Note (1)

Symbol  Parameter                       Conditions                      Speed Grade               Unit

                                                         -6             -7        -10        -15

                                                    Min Max Min Max Min Max Min Max

tIN     Input pad and buffer delay                           0.2            0.5        0.5        2.0 ns
tIO
tFIN    I/O input pad and buffer delay                       0.2            0.5        0.5        2.0 ns
tSEXP
tPEXP   Fast input delay                                     2.6            1.0        1.0        2.0 ns
tLAD
tLAC    Shared expander delay                                3.7            4.0        5.0        8.0 ns
tIOE
tOD1    Parallel expander delay                              1.1            0.8        0.8        1.0 ns
tOD2
tOD3    Logic array delay                                    3.0            3.0        5.0        6.0 ns
tZX1
tZX2    Logic control array delay                            3.0            3.0        5.0        6.0 ns
tZX3
tXZ     Internal output enable delay                         0.7            2.0        2.0        3.0 ns
tSU
tH      Output buffer and pad delay C1 = 35 pF               0.4            2.0        1.5        4.0 ns
tFSU
        Output buffer and pad delay C1 = 35 pF (6)           0.9            2.5        2.0        5.0 ns
tFH
        Output buffer and pad delay C1 = 35 pF               5.4            7.0        5.5        8.0 ns
tRD
tCOMB   Output buffer enable delay C1 = 35 pF                4.0            4.0        5.0        6.0 ns
tIC
tEN     Output buffer enable delay C1 = 35 pF (6)            4.5            4.5        5.5        7.0 ns
tGLOB
tPRE    Output buffer enable delay C1 = 35 pF                9.0            9.0        9.0        10.0 ns
tCLR
tPIA    Output buffer disable delay C1 = 5 pF                4.0            4.0        5.0        6.0 ns
tLPA
        Register setup time                         1.0            3.0            2.0        4.0  ns

        Register hold time                          1.7            2.0            5.0        4.0  ns

        Register setup time of fast                 1.9            3.0            3.0        2.0  ns
        input

        Register hold time of fast                  0.6            0.5            0.5        1.0  ns
        input

        Register delay                                        1.4            1.0        2.0        1.0 ns
                                                              1.0            1.0        2.0        1.0 ns
        Combinatorial delay                                   3.1            3.0        5.0        6.0 ns
                                                              3.0            3.0        5.0        6.0 ns
        Array clock delay                                     2.0            1.0        1.0        1.0 ns
                                                              2.4            2.0        3.0        4.0 ns
        Register enable time                                  2.4            2.0        3.0        4.0 ns
                                                              1.4            1.0        1.0        2.0 ns
        Global control delay                                 11.0           10.0       11.0       13.0 ns

        Register preset time

        Register clear time

        PIA delay                       (7)

        Low-power adder                 (8)

42                                                                                           Altera Corporation
                                                                   MAX 7000 Programmable Logic Device Family Data Sheet

Notes to tables:
(1) These values are specified under the recommended operating conditions shown in Table 11. See Figure 13 for more

       information on switching waveforms.
(2) This minimum pulse width for preset and clear applies for both global clear and array controls. The tLPA parameter

       must be added to this minimum width if the clear or reset signal incorporates the tLAD parameter into the signal
       path.
(3) This parameter is a guideline that is sample-tested only and is based on extensive device characterization. This
       parameter applies for both global and array clocking.
(4) These parameters are measured with a 16-bit loadable, enabled, up/down counter programmed into each LAB.
(5) The fMAX values represent the highest frequency for pipelined data.
(6) Operating conditions: VCCIO = 3.3 V 10% for commercial and industrial use.
(7) For EPM7064S-5, EPM7064S-6, EPM7128S-6, EPM7160S-6, EPM7160S-7, EPM7192S-7, and EPM7256S-7 devices,
       these values are specified for a PIA fan-out of one LAB (16 macrocells). For each additional LAB fan-out in these
       devices, add an additional 0.1 ns to the PIA timing value.
(8) The tLPA parameter must be added to the tLAD, tLAC, tIC, tEN, tSEXP, tACL, and tCPPW parameters for macrocells
       running in the low-power mode.

                                          Tables 30 and 31 show the EPM7160S AC operating conditions.

Table 30. EPM7160S External Timing Parameters (Part 1 of 2) Note (1)

Symbol         Parameter                 Conditions                          Speed Grade                   Unit

                                                             -6            -7            -10          -15

                                                     Min Max Min Max Min Max Min Max

tPD1    Input to non-registered output C1 = 35 pF                6.0           7.5         10.0        15.0 ns
tPD2
        I/O input to non-registered      C1 = 35 pF              6.0           7.5         10.0        15.0 ns
tSU     output
tH
tFSU    Global clock setup time                      3.4              4.2           7.0          11.0      ns

tFH     Global clock hold time                       0.0              0.0           0.0          0.0       ns

tCO1    Global clock setup time of fast              2.5              3.0           3.0          3.0       ns
tCH     input
tCL
tASU    Global clock hold time of fast               0.0              0.0           0.5          0.0       ns
tAH     input
tACO1
tACH    Global clock to output delay C1 = 35 pF                  3.9           4.8            5            8 ns
tACL
tCPPW   Global clock high time                       3.0              3.0           4.0          5.0       ns

tODH    Global clock low time                        3.0              3.0           4.0          5.0       ns

tCNT    Array clock setup time                       0.9              1.1           2.0          4.0       ns
fCNT
        Array clock hold time                        1.7              2.1           3.0          4.0       ns

        Array clock to output delay      C1 = 35 pF              6.4           7.9         10.0        15.0 ns

        Array clock high time                        3.0              3.0           4.0          6.0       ns

        Array clock low time                         3.0              3.0           4.0          6.0       ns

        Minimum pulse width for clear (2)            2.5              3.0           4.0          6.0       ns
        and preset

        Output data hold time after      C1 = 35 pF (3) 1.0           1.0           1.0          1.0       ns

        clock

        Minimum global clock period                              6.7           8.2         10.0        13.0 ns

        Maximum internal global clock (4)            149.3            122.0         100.0        76.9      MHz
        frequency

Altera Corporation                                                                                         43
MAX 7000 Programmable Logic Device Family Data Sheet

Table 30. EPM7160S External Timing Parameters (Part 2 of 2) Note (1)

Symbol  Parameter                   Conditions                           Speed Grade                    Unit

                                                         -6            -7       -10          -15

                                                    Min Max Min Max Min Max Min Max

tACNT   Minimum array clock period                           6.7           8.2         10.0         13.0 ns
fACNT
        Maximum internal array clock (4)            149.3         122.0         100.0        76.9       MHz
fMAX    frequency

        Maximum clock frequency     (5)             166.7         166.7         125.0        100.0      MHz

Table 31. EPM7160S Internal Timing Parameters (Part 1 of 2) Note (1)

Symbol  Parameter                   Conditions                           Speed Grade                    Unit

                                                         -6            -7       -10                -15

                                                    Min Max Min Max Min Max Min Max

tIN     Input pad and buffer delay                           0.2           0.3         0.5              2.0 ns
tIO     I/O input pad and buffer delay
tFIN    Fast input delay                                     0.2           0.3         0.5              2.0 ns
tSEXP   Shared expander delay
tPEXP   Parallel expander delay                              2.6           3.2         1.0              2.0 ns
tLAD    Logic array delay
tLAC    Logic control array delay                            3.6           4.3         5.0              8.0 ns
tIOE    Internal output enable delay
tOD1    Output buffer and pad delay C1 = 35 pF               1.0           1.3         0.8              1.0 ns
tOD2    Output buffer and pad delay C1 = 35 pF (6)
tOD3    Output buffer and pad delay C1 = 35 pF               2.8           3.4         5.0              6.0 ns
tZX1    Output buffer enable delay C1 = 35 pF
tZX2    Output buffer enable delay C1 = 35 pF (6)            2.8           3.4         5.0              6.0 ns
tZX3    Output buffer enable delay C1 = 35 pF
tXZ     Output buffer disable delay C1 = 5 pF                0.7           0.9         2.0              3.0 ns
tSU     Register setup time
tH      Register hold time                                   0.4           0.5         1.5              4.0 ns
tFSU    Register setup time of fast
        input                                                0.9           1.0         2.0              5.0 ns
tFH     Register hold time of fast
        input                                                5.4           5.5         5.5              8.0 ns
tRD     Register delay
tCOMB   Combinatorial delay                                  4.0           4.0         5.0              6.0 ns
tIC     Array clock delay
tEN     Register enable time                                 4.5           4.5         5.5              7.0 ns
tGLOB   Global control delay
                                                             9.0           9.0         9.0          10.0 ns

                                                             4.0           4.0         5.0              6.0 ns

                                                    1.0           1.2           2.0          4.0        ns

                                                    1.6           2.0           3.0          4.0        ns

                                                    1.9           2.2           3.0          2.0        ns

                                                    0.6           0.8           0.5          1.0        ns

                                                             1.3           1.6         2.0              1.0 ns

                                                             1.0           1.3         2.0              1.0 ns

                                                             2.9           3.5         5.0              6.0 ns

                                                             2.8           3.4         5.0              6.0 ns

                                                             2.0           2.4         1.0              1.0 ns

44                                                                                           Altera Corporation
                                                     MAX 7000 Programmable Logic Device Family Data Sheet

Table 31. EPM7160S Internal Timing Parameters (Part 2 of 2) Note (1)

Symbol  Parameter                        Conditions                      Speed Grade                          Unit

                                                          -6             -7             -10         -15

                                                          Min Max Min Max Min Max Min Max

tPRE    Register preset time                                   2.4            3.0              3.0        4.0 ns
                                                               2.4            3.0              3.0        4.0 ns
tCLR    Register clear time                                    1.6            2.0              1.0        2.0 ns
                                                              11.0           10.0             11.0       13.0 ns
tPIA    PIA delay                        (7)

tLPA    Low-power adder                  (8)

Notes to tables:

(1) These values are specified under the recommended operating conditions shown in Table 11. See Figure 13 for more

       information on switching waveforms.

(2) This minimum pulse width for preset and clear applies for both global clear and array controls. The tLPA parameter
       must be added to this minimum width if the clear or reset signal incorporates the tLAD parameter into the signal
       path.

(3) This parameter is a guideline that is sample-tested only and is based on extensive device characterization. This

       parameter applies for both global and array clocking.

(4) These parameters are measured with a 16-bit loadable, enabled, up/down counter programmed into each LAB.

(5) The fMAX values represent the highest frequency for pipelined data.
(6) Operating conditions: VCCIO = 3.3 V 10% for commercial and industrial use.
(7) For EPM7064S-5, EPM7064S-6, EPM7128S-6, EPM7160S-6, EPM7160S-7, EPM7192S-7, and EPM7256S-7 devices,

       these values are specified for a PIA fan-out of one LAB (16 macrocells). For each additional LAB fan-out in these

       devices, add an additional 0.1 ns to the PIA timing value.

(8) The tLPA parameter must be added to the tLAD, tLAC, tIC, tEN, tSEXP, tACL, and tCPPW parameters for macrocells
       running in the low-power mode.

                                Tables 32 and 33 show the EPM7192S AC operating conditions.

Table 32. EPM7192S External Timing Parameters (Part 1 of 2) Note (1)

Symbol  Parameter                             Conditions                     Speed Grade                      Unit

                                                               -7                  -10              -15

                                                          Min Max Min Max Min Max

tPD1    Input to non-registered output C1 = 35 pF                   7.5                 10.0             15.0 ns
tPD2
        I/O input to non-registered      C1 = 35 pF                 7.5                 10.0             15.0 ns
tSU     output
tH
tFSU    Global clock setup time                           4.1                7.0              11.0            ns

tFH     Global clock hold time                            0.0                0.0              0.0             ns

tCO1    Global clock setup time of fast                   3.0                3.0              3.0             ns
tCH     input

        Global clock hold time of fast                    0.0                0.5              0.0             ns
        input

        Global clock to output delay C1 = 35 pF                     4.7                 5.0              8.0  ns

        Global clock high time                            3.0                4.0              5.0             ns

Altera Corporation                                                                                                45
MAX 7000 Programmable Logic Device Family Data Sheet

Table 32. EPM7192S External Timing Parameters (Part 2 of 2) Note (1)

Symbol  Parameter                          Conditions                       Speed Grade                        Unit

                                                              -7                 -10              -15           ns
                                                                                                                ns
                                                       Min Max Min Max                       Min Max            ns
                                                                                                                ns
tCL     Global clock low time                          3.0                  4.0              5.0                ns
tASU                                                                                         4.0                ns
tAH     Array clock setup time                         1.0                  2.0              4.0                ns
tACO1
tACH    Array clock hold time                          1.8                  3.0                          15.0
tACL                                                                                         6.0
tCPPW   Array clock to output delay  C1 = 35 pF                   7.8                 10.0   6.0
                                                                                             6.0
tODH    Array clock high time                          3.0                  4.0

tCNT    Array clock low time                           3.0                  4.0
fCNT
        Minimum pulse width for clear (2)              3.0                  4.0
tACNT   and preset
fACNT
        Output data hold time after  C1 = 35 pF (3)    1.0                  1.0              1.0               ns
fMAX    clock

        Minimum global clock period                               8.0                 10.0          13.0 ns

        Maximum internal global clock (4)              125.0                100.0            76.9              MHz
        frequency

        Minimum array clock period                                8.0                 10.0          13.0 ns

        Maximum internal array clock (4)               125.0                100.0            76.9              MHz
        frequency

        Maximum clock frequency      (5)               166.7                125.0            100.0             MHz

Table 33. EPM7192S Internal Timing Parameters (Part 1 of 2) Note (1)

Symbol  Parameter                          Conditions                       Speed Grade                        Unit

                                                              -7                   -10              -15

                                                       Min Max Min Max Min Max

tIN     Input pad and buffer delay                                     0.3              0.5              2.0 ns
tIO     I/O input pad and buffer delay
tFIN    Fast input delay                                               0.3              0.5              2.0 ns
tSEXP   Shared expander delay
tPEXP   Parallel expander delay                                        3.2              1.0              2.0 ns
tLAD    Logic array delay
tLAC    Logic control array delay                                      4.2              5.0              8.0 ns
tIOE    Internal output enable delay
tOD1    Output buffer and pad delay C1 = 35 pF                         1.2              0.8              1.0 ns
tOD2    Output buffer and pad delay C1 = 35 pF (6)
tOD3    Output buffer and pad delay C1 = 35 pF                         3.1              5.0              6.0 ns
tZX1    Output buffer enable delay C1 = 35 pF
tZX2    Output buffer enable delay C1 = 35 pF (6)                      3.1              5.0              6.0 ns
tZX3    Output buffer enable delay C1 = 35 pF
                                                                       0.9              2.0              3.0 ns

                                                                       0.5              1.5              4.0 ns

                                                                       1.0              2.0              5.0 ns

                                                                       5.5              5.5              7.0 ns

                                                                       4.0              5.0              6.0 ns

                                                                       4.5              5.5              7.0 ns

                                                                       9.0              9.0              10.0 ns

46                                                                                           Altera Corporation
                                                MAX 7000 Programmable Logic Device Family Data Sheet

Table 33. EPM7192S Internal Timing Parameters (Part 2 of 2) Note (1)

Symbol  Parameter                    Conditions                  Speed Grade                     Unit

                                                      -7                   -10              -15

                                                 Min Max Min Max Min Max

tXZ     Output buffer disable delay  C1 = 5 pF            4.0                   5.0              6.0 ns
tSU     Register setup time
tH      Register hold time           (7)         1.1                  2.0              4.0       ns
tFSU    Register setup time of fast  (8)
        input                                    1.7                  3.0              4.0       ns
tFH     Register hold time of fast
        input                                    2.3                  3.0              2.0       ns
tRD     Register delay
tCOMB   Combinatorial delay                      0.7                  0.5              1.0       ns
tIC     Array clock delay
tEN     Register enable time                                1.4                   2.0              1.0 ns
tGLOB   Global control delay                                1.2                   2.0              1.0 ns
tPRE    Register preset time                                3.2                   5.0              6.0 ns
tCLR    Register clear time                                 3.1                   5.0              6.0 ns
tPIA    PIA delay                                           2.5                   1.0              1.0 ns
tLPA    Low-power adder                                     2.7                   3.0              4.0 ns
                                                            2.7                   3.0              4.0 ns
                                                            2.4                   1.0              2.0 ns
                                                          10.0                  11.0             13.0 ns

Notes to tables:

(1) These values are specified under the recommended operating conditions shown in Table 11. See Figure 13 for more

       information on switching waveforms.

(2) This minimum pulse width for preset and clear applies for both global clear and array controls. The tLPA parameter
       must be added to this minimum width if the clear or reset signal incorporates the tLAD parameter into the signal
       path.

(3) This parameter is a guideline that is sample-tested only and is based on extensive device characterization. This

       parameter applies for both global and array clocking.

(4) These parameters are measured with a 16-bit loadable, enabled, up/down counter programmed into each LAB.

(5) The fMAX values represent the highest frequency for pipelined data.
(6) Operating conditions: VCCIO = 3.3 V 10% for commercial and industrial use.
(7) For EPM7064S-5, EPM7064S-6, EPM7128S-6, EPM7160S-6, EPM7160S-7, EPM7192S-7, and EPM7256S-7 devices,

       these values are specified for a PIA fan-out of one LAB (16 macrocells). For each additional LAB fan-out in these

       devices, add an additional 0.1 ns to the PIA timing value.

(8) The tLPA parameter must be added to the tLAD, tLAC, tIC, tEN, tSEXP, tACL, and tCPPW parameters for macrocells
       running in the low-power mode.

Altera Corporation                                                                               47
MAX 7000 Programmable Logic Device Family Data Sheet

                                   Tables 34 and 35 show the EPM7256S AC operating conditions.

Table 34. EPM7256S External Timing Parameters             Note (1)

Symbol  Parameter                             Conditions                  Speed Grade                     Unit

                                                                 -7            -10              -15

                                                          Min Max Min Max Min Max

tPD1    Input to non-registered output C1 = 35 pF                    7.5            10.0             15.0 ns
tPD2
        I/O input to non-registered      C1 = 35 pF                  7.5            10.0             15.0 ns
tSU     output
tH
tFSU    Global clock setup time                           3.9             7.0             11.0            ns

tFH     Global clock hold time                            0.0             0.0             0.0             ns

tCO1    Global clock setup time of fast                   3.0             3.0             3.0             ns
tCH     input
tCL
tASU    Global clock hold time of fast                    0.0             0.5             0.0             ns
tAH     input
tACO1
tACH    Global clock to output delay C1 = 35 pF                      4.7            5.0              8.0  ns
tACL
tCPPW   Global clock high time                            3.0             4.0             5.0             ns

tODH    Global clock low time                             3.0             4.0             5.0             ns

tCNT    Array clock setup time                            0.8             2.0             4.0             ns
fCNT
        Array clock hold time                             1.9             3.0             4.0             ns
tACNT
fACNT   Array clock to output delay      C1 = 35 pF                  7.8            10.0             15.0 ns

fMAX    Array clock high time                             3.0             4.0             6.0             ns

        Array clock low time                              3.0             4.0             6.0             ns

        Minimum pulse width for clear (2)                 3.0             4.0             6.0             ns
        and preset

        Output data hold time after      C1 = 35 pF (3)   1.0             1.0             1.0             ns
        clock

        Minimum global clock period                                  7.8            10.0             13.0 ns

        Maximum internal global clock (4)                 128.2           100.0           76.9            MHz
        frequency

        Minimum array clock period                                   7.8            10.0             13.0 ns

        Maximum internal array clock (4)                  128.2           100.0           76.9            MHz
        frequency

        Maximum clock frequency          (5)              166.7           125.0           100.0           MHz

48                                                                                        Altera Corporation
                                                MAX 7000 Programmable Logic Device Family Data Sheet

Table 35. EPM7256S Internal Timing Parameters Note (1)

Symbol  Parameter                            Conditions                 Speed Grade               Unit

                                                              -7             -10             -15

                                                         Min Max Min Max Min Max

tIN     Input pad and buffer delay                                0.3             0.5             2.0 ns
tIO
tFIN    I/O input pad and buffer delay                            0.3             0.5             2.0 ns
tSEXP
tPEXP   Fast input delay                                          3.4             1.0             2.0 ns
tLAD
tLAC    Shared expander delay                                     3.9             5.0             8.0 ns
tIOE
tOD1    Parallel expander delay                                   1.1             0.8             1.0 ns
tOD2
tOD3    Logic array delay                                         2.6             5.0             6.0 ns
tZX1
tZX2    Logic control array delay                                 2.6             5.0             6.0 ns
tZX3
tXZ     Internal output enable delay                              0.8             2.0             3.0 ns
tSU
tH      Output buffer and pad delay C1 = 35 pF                    0.5             1.5             4.0 ns
tFSU
        Output buffer and pad delay C1 = 35 pF (6)                1.0             2.0             5.0 ns
tFH
        Output buffer and pad delay C1 = 35 pF                    5.5             5.5             8.0 ns
tRD
tCOMB   Output buffer enable delay C1 = 35 pF                     4.0             5.0             6.0 ns
tIC
tEN     Output buffer enable delay C1 = 35 pF (6)                 4.5             5.5             7.0 ns
tGLOB
tPRE    Output buffer enable delay C1 = 35 pF                     9.0             9.0             10.0 ns
tCLR
tPIA    Output buffer disable delay C1 = 5 pF                     4.0             5.0             6.0 ns
tLPA
        Register setup time                              1.1            2.0             4.0       ns

        Register hold time                               1.6            3.0             4.0       ns

        Register setup time of fast                      2.4            3.0             2.0       ns
        input

        Register hold time of fast                       0.6            0.5             1.0       ns
        input

        Register delay                                             1.1             2.0             1.0 ns
                                                                   1.1             2.0             1.0 ns
        Combinatorial delay                                        2.9             5.0             6.0 ns
                                                                   2.6             5.0             6.0 ns
        Array clock delay                                          2.8             1.0             1.0 ns
                                                                   2.7             3.0             4.0 ns
        Register enable time                                       2.7             3.0             4.0 ns
                                                                   3.0             1.0             2.0 ns
        Global control delay                                      10.0            11.0            13.0 ns

        Register preset time

        Register clear time

        PIA delay                       (7)

        Low-power adder                 (8)

Altera Corporation                                                                                49
MAX 7000 Programmable Logic Device Family Data Sheet

Notes to tables:

(1) These values are specified under the recommended operating conditions shown in Table 11. See Figure 13 for more

       information on switching waveforms.

(2) This minimum pulse width for preset and clear applies for both global clear and array controls. The tLPA parameter
       must be added to this minimum width if the clear or reset signal incorporates the tLAD parameter into the signal
       path.

(3) This parameter is a guideline that is sample-tested only and is based on extensive device characterization. This

       parameter applies for both global and array clocking.

(4) These parameters are measured with a 16-bit loadable, enabled, up/down counter programmed into each LAB.

(5) The fMAX values represent the highest frequency for pipelined data.
(6) Operating conditions: VCCIO = 3.3 V 10% for commercial and industrial use.
(7) For EPM7064S-5, EPM7064S-6, EPM7128S-6, EPM7160S-6, EPM7160S-7, EPM7192S-7, and EPM7256S-7 devices,

       these values are specified for a PIA fan-out of one LAB (16 macrocells). For each additional LAB fan-out in these

       devices, add an additional 0.1 ns to the PIA timing value.

(8) The tLPA parameter must be added to the tLAD, tLAC, tIC, tEN, tSEXP, tACL, and tCPPW parameters for macrocells
       running in the low-power mode.

Power        Supply power (P) versus frequency (fMAX in MHz) for MAX 7000 devices
Consumption  is calculated with the following equation:

             P = PINT + PIO = ICCINT VCC + PIO

             The PIO value, which depends on the device output load characteristics
             and switching frequency, can be calculated using the guidelines given in

             Application Note 74 (Evaluating Power for Altera Devices).

             The ICCINT value, which depends on the switching frequency and the
             application logic, is calculated with the following equation:

             ICCINT =
             A MCTON + B (MCDEV MCTON) + C MCUSED fMAX togLC
             The parameters in this equation are shown below:

             MCTON = Number of macrocells with the Turbo Bit option turned on,
                                as reported in the MAX+PLUS II Report File (.rpt)

             MCDEV = Number of macrocells in the device
             MCUSED = Total number of macrocells in the design, as reported

                                in the MAX+PLUS II Report File (.rpt)

             fMAX   = Highest clock frequency to the device
             togLC  = Average ratio of logic cells toggling at each clock

                        (typically 0.125)

             A, B, C = Constants, shown in Table 36

50                                                    Altera Corporation
                    MAX 7000 Programmable Logic Device Family Data Sheet

                    Table 36. MAX 7000 ICC Equation Constants

                      Device  A                                B       C

                    EPM7032   1.87                             0.52  0.144
                    EPM7064                                          0.144
                    EPM7096   1.63                             0.74  0.144
                    EPM7128E                                         0.096
                    EPM7160E  1.63                             0.74  0.096
                    EPM7192E                                         0.096
                    EPM7256E  1.17                             0.54  0.096
                    EPM7032S                                         0.040
                    EPM7064S  1.17                             0.54  0.040
                    EPM7128S                                         0.040
                    EPM7160S  1.17                             0.54  0.040
                    EPM7192S                                         0.040
                    EPM7256S  1.17                             0.54  0.040

                              0.93                             0.40

                              0.93                             0.40

                              0.93                             0.40

                              0.93                             0.40

                              0.93                             0.40

                              0.93                             0.40

                    This calculation provides an ICC estimate based on typical conditions
                    using a pattern of a 16-bit, loadable, enabled, up/down counter in each

                    LAB with no output load. Actual ICC values should be verified during
                    operation because this measurement is sensitive to the actual pattern in

                    the device and the environmental operating conditions.

Altera Corporation                                                          51
MAX 7000 Programmable Logic Device Family Data Sheet

                                   Figure 14 shows typical supply current versus frequency for MAX 7000
                                   devices.

Figure 14. ICC vs. Frequency for MAX 7000 Devices (Part 1 of 2)

EPM7032                                                                 EPM7064

             180            VCC = 5.0 V                                          300               VCC = 5.0 V       151.5 MHz

                            Room Temperature                                                       Room Temperature

             140                                            151.5 MHz                                                     High Speed

Typical ICC                                               High Speed                          200      60.2 MHz
Active (mA)
             100                                                        Typical ICC                    Low Power
                                                                        Active (mA)
             60
                                           60.2 MHz                                           100

             20                     Low Power

             0              50           100              150  200               0                 50           100  150  200

                                    Frequency (MHz)                                                    Frequency (MHz)

EPM7096

                      450   VCC = 5.0 V
                      350   Room Temperature

Typical ICC 250                                                125 MHz
Active (mA)
                                                          High Speed
                      150
                       50              55.5 MHz
                         0
                                    Low Power

                                50                   100       150

                                    Frequency (MHz)

52                                                                                                                   Altera Corporation
                                                                     MAX 7000 Programmable Logic Device Family Data Sheet

Figure 14. ICC vs. Frequency for MAX 7000 Devices (Part 2 of 2)

EPM7128E                                                             EPM7160E

          500                                                                  500

                 VCC = 5.0 V                                                                       VCC = 5.0 V
                 Room Temperature                                                                  Room Temperature

          400                                                                  400                         100 MHz

Typical ICC 300                                   125 MHz            Typical ICC 300                           High Speed
Active (mA)                                                          Active (mA)
                                           High Speed                                              47.6 MHz
                      200                                                                     200
                               55.5 MHz

          100                  Low Power                                       100

                                                                                                 Low Power

          0                50  100            150          200                 0                   50  100               150       200

                               Frequency (MHz)                                                         Frequency (MHz)

EPM7192E                                                   90.9 MHz  EPM7256E

                      500                                                                     750                             90.9 MHz

                        VCC = 5.0 V                                                             VCC = 5.0 V
                        Room Temperature                                                        Room Temperature

                      400                                                                     600

Typical ICC 300                             High Speed               Typical ICC 450                                High Speed
Active (mA)                                                          Active (mA)
                                   43.5 MHz                                                              43.4 MHz
                      200                                                                     300
                               Low Power                                                               Low Power
                      100                                                                     150

          0                25  50         75       100          125            0                   25  50            75       100       125

                               Frequency (MHz)                                                         Frequency (MHz)

Altera Corporation                                                                                                                           53
MAX 7000 Programmable Logic Device Family Data Sheet

                                   Figure 15 shows typical supply current versus frequency for MAX 7000S
                                   devices.

Figure 15. ICC vs. Frequency for MAX 7000S Devices (Part 1 of 2)

EPM7032S                                                                                EPM7064S

             60                     VCC = 5.0 V                                                                 120       VCC = 5.0 V                     175.4 MHz
             50                     Room Temperature                                                                      Room Temperature
                                                                                                                100
Typical ICC  40                                                         142.9 MHz
                                                                                        Typical ICC 80
Active (mA)                                               High Speed                    Active (mA)                                           High Speed

             30                                58.8 MHz                                                           60           56.5 MHz

             20                             Low Power                                                             40          Low Power

             10                                                                                                   20

                                 0  50  100  150                                   200                                 0  50  100           150           200

                                        Frequency (MHz)                                                                       Frequency (MHz)

EPM7128S                                                                                EPM7160S

                           280      VCC = 5.0 V                                                                   300     VCC = 5.0 V
                                    Room Temperature                                                                      Room Temperature
                           240                                                                                    240
                                                                         147.1 MHz                                                                              149.3 MHz
                           200                                                          Typical ICC 180
                                                          High Speed                    Active (mA)                                              High Speed
Typical ICC 160
Active (mA)                                    56.2 MHz                                                           120             56.5 MHz

                          120                Low Power                                                             60            Low Power

                             80

                             40

                                 0  50  100  150                                   200                                 0  50  100           150           200

                                        Frequency (MHz)                                                                       Frequency (MHz)

54                                                                                                                                          Altera Corporation
                                                                      MAX 7000 Programmable Logic Device Family Data Sheet

Figure 15. ICC vs. Frequency for MAX 7000S Devices (Part 2 of 2)

EPM7192S                                                                     EPM7256S

                         300      VCC = 5.0 V                                                                          400     VCC = 5.0 V
                                  Room Temperature                    125.0 MHz                                                Room Temperature
                         240
                                                       55.6 MHz  High Speed                              300                                                  128.2 MHz
Typical ICC
Active (mA) 180                                 Low Power                    Typical ICC                                                                 High Speed
                                                                             Active (mA)
                         120
                                                                                                         200
                           60
                                                                                       100                                                56.2 MHz

                                                                                                                                       Low Power

                               0  25  50  75                     100  125                                                   0  25  50  75           100  125

                                      Frequency (MHz)                                                                              Frequency (MHz)

Device                                    See the Altera web site (http://www.altera.com) or the Altera Digital
Pin-Outs                                  Library for pin-out information.

Altera Corporation                                                                                                                                            55
MAX 7000 Programmable Logic Device Family Data Sheet

                                   Figures 16 through 22 show the package pin-out diagrams for MAX 7000
                                   devices.

Figure 16. 44-Pin Package Pin-Out Diagram

   Package outlines not drawn to scale.

                      I/O
                           I/O
                                I/O
                                     VCC
                                          INPUT/OE2/(GCLK2) (1)
                                                INPUT/GCLRn
                                                     INPUT/OE1
                                                          INPUT//GCLK1
                                                                GND
                                                                     I/O
                                                                          I/O
                                                                                                                                                           I/O
                                                                                                                                                                I/O
                                                                                                                                                                     I/O
                                                                                                                                                                          VCC
                                                                                                                                                                               INPUT/OE2/(GCLK2) (1)
                                                                                                                                                                                    INPUT/GCLRn
                                                                                                                                                                                         INPUT/OE1
                                                                                                                                                                                              INPUT/GCLK1
                                                                                                                                                                                                  GND
                                                                                                                                                                                                       I/O
                                                                                                                                                                                                            I/O
               Pin 1                       Pin 34

     (2) I/O/(TDI)                                                                                   6 5 4 3 2 1 44 43 42 41 40
                 I/O
                 I/O  EPM7032                  I/O            (2) I/O /(TDI) 7                               EPM7032                                                                                             39 I/O
                                               I/O/(TDO) (2)               I/O 8                             EPM7032S                                                                                            38 I/O/(TDO) (2)
              GND     44-Pin PQFP              I/O                         I/O 9                             EPM7064                                                                                             37 I/O
                 I/O                           I/O                                                           EPM7064S                                                                                            36 I/O
                 I/O                           VCC                      GND 10                                                                                                                                   35 VCC
                                               I/O                        I/O 11                                                                                                                                 34 I/O
    (2) I/O/(TMS)                              I/O                         I/O 12                                                                                                                                33 I/O
                 I/O                           I/O/(TCK) (2)                                                                                                                                                     32 I/O/(TCK) (2)
                                               I/O            (2) I/O/(TMS) 13                                                                                                                                   31 I/O
              VCC                              GND                         I/O 14                                                                                                                                30 GND
                 I/O                           I/O                                                                                                                                                               29 I/O
                 I/O                                                    VCC 15
                                        Pin 23                             I/O 16
            Pin 12                                                         I/O 17

                                                                                                     18 19 20 21 22 23 24 25 26 27 28

                      I/O
                           I/O
                                I/O
                                      I/O
                                           GND
                                                VCC
                                                      I/O
                                                           I/O
                                                                 I/O
                                                                      I/O
                                                                           I/O
                                                                                                                                                           I/O
                                                                                                                                                                I/O
                                                                                                                                                                     I/O
                                                                                                                                                                         I/O
                                                                                                                                                                              GND
                                                                                                                                                                                   VCC
                                                                                                                                                                                        I/O
                                                                                                                                                                                             I/O
                                                                                                                                                                                                I/O
                                                                                                                                                                                                     I/O
                                                                                                                                                                                                          I/O

                                                                                                             44-Pin PLCC

                                   Pin 1   I/O                                                       Pin 34
                                                I/O
                                                     I/O
                                                          VCC
                                                               INPUT/OE2/(GCLK2) (1)
                                                                     INPUT/GCLRn
                                                                          INPUT/OE1
                                                                               INPUT/GCLK1
                                                                                     GND
                                                                                          I/O
                                                                                               I/O

                       (2) I/O /(TDI)              EPM7032                                           I/O
                                   I/O             EPM7032S                                          I/O/(TDO) (2)
                                   I/O             EPM7064                                           I/O
                                                   EPM7064S                                          I/O
                                 GND                                                                 VCC
                                   I/O                                                               I/O
                                   I/O                                                               I/O
                                                                                                     I/O/(TCK) (2)
                      (2) I/O /(TMS)                                                                 I/O
                                   I/O                                                               GND
                                                                                                     I/O
                                 VCC
                                   I/O
                                   I/O

                                   Pin 12  I/O                                                       Pin 23
                                                I/O
                                                     I/O
                                                           I/O
                                                                GND
                                                                     VCC
                                                                           I/O
                                                                                I/O
                                                                                      I/O
                                                                                           I/O
                                                                                                I/O

                                                   44-Pin TQFP

Notes:
(1) The pin functions shown in parenthesis are only available in MAX 7000E and MAX 7000S devices.
(2) JTAG ports are available in MAX 7000S devices only.

56                                                                                                                        Altera Corporation
                                               MAX 7000 Programmable Logic Device Family Data Sheet

                    Figure 17. 68-Pin Package Pin-Out Diagram

                       Package outlines not drawn to scale.

                                         9 I/O
                                            8 I/O
                                                7 I/O
                                                    6 GND
                                                        5 I/O
                                                            4 I/O
                                                                3 VCCINT
                                                                    2 INPUT/OE2/(GCLK2) (1)
                                                                        1 INPUT/GCLRn
                                                                            68 INPUT/OE1
                                                                                67 INPUT/GCLK1
                                                                                    66 GND
                                                                                        65 I/O
                                                                                            64 I/O
                                                                                                63 VCCIO
                                                                                                    62 I/O
                                                                                                        61 I/O

                                 I/O 10  EPM7064                                                                  60 I/O
                            VCCIO 11     EPM7096                                                                  59 I/O
                     (2) I/O/(TDI) 12                                                                             58 GND
                                                                                                                  57 I/O/(TDO) (2)
                                 I/O 13                                                                           56 I/O
                                 I/O 14                                                                           55 I/O
                                 I/O 15                                                                           54 I/O
                               GND 16                                                                             53 VCCIO
                                 I/O 17                                                                           52 I/O
                                 I/O 18                                                                           51 I/O
                    (2) I/O/(TMS) 19                                                                              50 I/O/(TCK) (2)
                                 I/O 20                                                                           49 I/O
                            VCCIO 21                                                                              48 GND
                                 I/O 22                                                                           47 I/O
                                 I/O 23                                                                           46 I/O
                                 I/O 24                                                                           45 I/O
                                 I/O 25                                                                           44 I/O
                               GND 26

                                         I/O 27
                                            I/O 28
                                                I/O 29
                                                    I/O 30
                                                        VCCIO 31
                                                            I/O 32
                                                                I/O 33
                                                                    GND 34
                                                                        VCCINT 35
                                                                            I/O 36
                                                                                I/O 37
                                                                                    GND 38
                                                                                        I/O 39
                                                                                            I/O 40
                                                                                                I/O 41
                                                                                                    I/O 42
                                                                                                        VCCIO 43

                                                                 68-Pin PLCC

                    Notes:
                    (1) The pin functions shown in parenthesis are only available in MAX 7000E and MAX

                           7000S devices.
                    (2) JTAG ports are available in MAX 7000S devices only.

Altera Corporation                                                                                                                  57
MAX 7000 Programmable Logic Device Family Data Sheet

Figure 18. 84-Pin Package Pin-Out Diagram

   Package outline not drawn to scale.

                         11 I/O
                            10 I/O

                                9 I/O
                                    8 I/O
                                        7 GND
                                          6 I/O (1)
                                                5 I/O
                                                    4 I/O
                                                        3 VCCINT
                                                        2 INPUT/OE2/(GCLK2) (2)
                                                                1 INPUT/GLCRn
                                                                    84 INPUT/OE1
                                                                        83 INPUT/GCLK1
                                                                            82 GND
                                                                                81 I/O
                                                                                    80 I/O
                                                                                 79 I/O (1)
                                                                                            78 VCCIO
                                                                                                77 I/O
                                                                                                    76 I/O
                                                                                                        75 I/O

                 I/O 12  EPM7064                                                                                  74 I/O
            VCCIO 13     EPM7064S                                                                                 73 I/O
     (3) I/O/(TDI) 14    EPM7096                                                                                  72 GND
                         EPM7128E                                                                                 71 I/O/(TDO) (3)
                 I/O 15  EPM7128S                                                                                 70 I/O
                 I/O 16  EPM7160E                                                                                 69 I/O
                 I/O 17  EPM7160S                                                                                 68 I/O
                 I/O 18                                                                                           67 I/O
               GND 19                                                                                             66 VCCIO
                 I/O 20                                                                                           65 I/O
                 I/O 21                                                                                           64 I/O
                 I/O 22                                                                                           63 I/O
    (3) I/O/(TMS) 23                                                                                              62 I/O/(TCK) (3)
                 I/O 24                                                                                           61 I/O
                 I/O 25                                                                                           60 I/O
            VCCIO 26                                                                                              59 GND
                 I/O 27                                                                                           58 I/O
                 I/O 28                                                                                           57 I/O
                 I/O 29                                                                                           56 I/O
                 I/O 30                                                                                           55 I/O
                 I/O 31                                                                                           54 I/O
               GND 32

                         I/O 33
                            I/O 34
                                I/O 35
                                    I/O 36
                                        I/O 37
                                            VCCIO 38
                                             I/O (1) 39
                                                    I/O 40
                                                        I/O 41
                                                            GND 42
                                                                VCCINT 43
                                                                    I/O 44
                                                                        I/O 45
                                                                      I/O (1) 46
                                                                                GND 47
                                                                                    I/O 48
                                                                                        I/O 49
                                                                                            I/O 50
                                                                                                I/O 51
                                                                                                    I/O 52
                                                                                                        VCCIO 53

                                                                84-Pin PLCC

Notes:
(1) Pins 6, 39, 46, and 79 are no-connect (N.C.) pins on EPM7096, EPM7160E, and EPM7160S devices.
(2) The pin functions shown in parenthesis are only available in MAX 7000E and MAX 7000S devices.
(3) JTAG ports are available in MAX 7000S devices only.

58                                                                                                                                  Altera Corporation
                                             MAX 7000 Programmable Logic Device Family Data Sheet

Figure 19. 100-Pin Package Pin-Out Diagram

Package outline not drawn to scale.

   Pin 1                             Pin 81  Pin 1                         Pin 76

                    EPM7064                                  EPM7064S
                    EPM7096                                  EPM7128S
                    EPM7128E                                 EPM7160S
                    EPM7128S
                    EPM7160E

   Pin 31                            Pin 51

                                                     Pin 26                Pin 51

                    100-Pin PQFP                             100-Pin TQFP

Figure 20. 160-Pin Package Pin-Out Diagram

   Package outline not drawn to scale.

                                             Pin 1                                 Pin 121
                                             Pin 41
R

P

N

M

L

K

J         EPM7192E                                              EPM7128E
                                                                EPM7128S
H                   Bottom                                      EPM7160E
                                                                EPM7160S
G                   View                                        EPM7192E
                                                                EPM7192S
F                                                               EPM7256E

E                                                            160-Pin PQFP

D

C

B

A

   1 2 3 4 5 6 7 8 9 10 11 12 13 14 15                                             Pin 81

                 160-Pin PGA

Altera Corporation                                                                          59
MAX 7000 Programmable Logic Device Family Data Sheet

Figure 21. 192-Pin Package Pin-Out Diagram

   Package outline not drawn to scale.

            U

            T

            R

            P

            N

            M

            L

            K                                     EPM7256E

            J                                     Bottom

            H                                     View

            G

            F

            E

            D

            C

            B

            A

               1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17

                                                  192-Pin PGA

Figure 22. 208-Pin Package Pin-Out Diagram                     Pin 157

   Package outline not drawn to scale.
                                           Pin 1

                                                  EPM7256E
                                                  EPM7256S

    Pin 53                                                     Pin 105

               208-Pin PQFP/RQFP

60                                                                      Altera Corporation
Revision                                       MAX 7000 Programmable Logic Device Family Data Sheet
History
                    The information contained in the MAX 7000 Programmable Logic Device
                    Family Data Sheet version 6.5 supersedes information published in
                    previous versions. The following changes were made in the MAX 7000
                    Programmable Logic Device Family Data Sheet version 6.5:

                    Version 6.5

                    The following changes were made in the MAX 7000 Programmable Logic
                    Device Family Data Sheet version 6.5:

                     Updated text on page 16.

                    Version 6.4

                    The following changes were made in the MAX 7000 Programmable Logic
                    Device Family Data Sheet version 6.4:

                     Added Note (5) on page 25.

                    Version 6.3

                    The following changes were made in the MAX 7000 Programmable Logic
                    Device Family Data Sheet version 6.3:

                     Updated the "Open-Drain Output Option (MAX 7000S Devices
                          Only)" section on page 18.

Altera Corporation  61
MAX 7000 Programmable Logic Device Family Data Sheet

101 Innovation Drive   Copyright 2002 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company, the
San Jose, CA 95134     stylized Altera logo, specific device designations, and all other words and logos that are identified as
(408) 544-7000         trademarks and/or service marks are, unless noted otherwise, the trademarks and service marks of Altera
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Applications Hotline:  respective holders. Altera products are protected under numerous U.S. and foreign patents and pending
(800) 800-EPLD         applications, maskwork rights, and copyrights. Altera warrants performance of its semiconductor products to
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(408) 544-7104         to make changes to any products and services at any time without notice. Altera assumes no
Literature Services:   responsibility or liability arising out of the application or use of any information, product, or
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                       Altera customers are advised to obtain the latest version of device specifications before
62                     relying on any published information and before placing orders for products or services

                                                                                                          Altera Corporation
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