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EPM3512AQI208-10N

器件型号:EPM3512AQI208-10N
器件类别:可编程逻辑器件   
厂商名称:Altera [Intel]
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EPM3512AQI208-10N在线购买

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器件描述

EE PLD, 10 ns, PQFP208

电子可编程逻辑器件, 10 ns, PQFP208

参数

EPM3512AQI208-10N功能数量 1
EPM3512AQI208-10N端子数量 208
EPM3512AQI208-10N最大工作温度 85 Cel
EPM3512AQI208-10N最小工作温度 -40 Cel
EPM3512AQI208-10N最大供电/工作电压 3.6 V
EPM3512AQI208-10N最小供电/工作电压 3 V
EPM3512AQI208-10N额定供电电压 3.3 V
EPM3512AQI208-10N输入输出总线数量 172
EPM3512AQI208-10N加工封装描述 塑料, 方型扁平式封装-208
EPM3512AQI208-10N无铅 Yes
EPM3512AQI208-10N欧盟RoHS规范 Yes
EPM3512AQI208-10N中国RoHS规范 Yes
EPM3512AQI208-10N状态 ACTIVE
EPM3512AQI208-10N工艺 CMOS
EPM3512AQI208-10N包装形状 SQUARE
EPM3512AQI208-10N包装尺寸 FLATPACK, FINE PITCH
EPM3512AQI208-10N表面贴装 Yes
EPM3512AQI208-10N端子形式 GULL WING
EPM3512AQI208-10N端子间距 0.5000 mm
EPM3512AQI208-10N端子涂层 MATTE 锡 (472) OVER 铜
EPM3512AQI208-10N端子位置
EPM3512AQI208-10N包装材料 塑料/环氧树脂
EPM3512AQI208-10N温度等级 INDUSTRIAL
EPM3512AQI208-10N组织 0 DEDICATED INPUTS, 172 I/O
EPM3512AQI208-10N输出功能 MACROCELL
EPM3512AQI208-10N可编程逻辑类型 电子可编程逻辑器件
EPM3512AQI208-10N传播延迟TPD 10 ns
EPM3512AQI208-10N专用输入数量 0.0

EPM3512AQI208-10N器件文档内容

                                                                                              MAX 3000A

June 2006, ver. 3.5                                                                      Programmable Logic
                                                                                                  Device Family

                                                                                                                    Data Sheet

Features...          Highperformance, lowcost CMOS EEPROMbased programmable
                          logic devices (PLDs) built on a MAX architecture (see Table 1)

                     3.3-V in-system programmability (ISP) through the builtin
                          IEEE Std. 1149.1 Joint Test Action Group (JTAG) interface with
                          advanced pin-locking capability
                           ISP circuitry compliant with IEEE Std. 1532

                     Builtin boundary-scan test (BST) circuitry compliant with
                          IEEE Std. 1149.1-1990

                     Enhanced ISP features:
                           Enhanced ISP algorithm for faster programming
                           ISP_Done bit to ensure complete programming
                           Pull-up resistor on I/O pins during insystem programming

                     Highdensity PLDs ranging from 600 to 10,000 usable gates
                     4.5ns pintopin logic delays with counter frequencies of up to

                          227.3 MHz
                     MultiVoltTM I/O interface enabling the device core to run at 3.3 V,

                          while I/O pins are compatible with 5.0V, 3.3V, and 2.5V logic
                          levels
                     Pin counts ranging from 44 to 256 in a variety of thin quad flat pack
                          (TQFP), plastic quad flat pack (PQFP), plastic Jlead chip carrier
                          (PLCC), and FineLine BGATM packages
                     Hotsocketing support
                     Programmable interconnect array (PIA) continuous routing structure
                          for fast, predictable performance
                     Industrial temperature range

Table 1. MAX 3000A Device Features

      Feature       EPM3032A        EPM3064A                                   EPM3128A  EPM3256A  EPM3512A

Usable gates            600            1,250                                      2,500     5,000    10,000
Macrocells               32              64                                        128       256       512
Logic array blocks        2               4                                                   16        32
Maximum user I/O         34              66                                          8       161       208
pins                                                                                98
tPD (ns)                 4.5             4.5                                                  7.5       7.5
tSU (ns)                 2.9             2.8                                        5.0       5.2       5.6
tCO1 (ns)                3.0             3.1                                        3.3       4.8       4.7
fCNT (MHz)             227.3           222.2                                        3.4     126.6     116.3
                                                                                  192.3
                                                                                                                     1
Altera Corporation

DS-MAX3000A-3.5
MAX 3000A Programmable Logic Device Family Data Sheet

...and More   PCI compatible
Features      Busfriendly architecture including programmable slewrate control
              Opendrain output option
General       Programmable macrocell flipflops with individual clear, preset,
Description
                   clock, and clock enable controls
              Programmable powersaving mode for a power reduction of over

                   50% in each macrocell
              Configurable expander productterm distribution, allowing up to

                   32 product terms per macrocell
              Programmable security bit for protection of proprietary designs
              Enhanced architectural features, including:

                   6 or 10 pin or logicdriven output enable signals
                   Two global clock signals with optional inversion
                   Enhanced interconnect resources for improved routability
                   Programmable output slewrate control
              Software design support and automatic placeandroute provided
                   by Altera's development systems for Windowsbased PCs and Sun
                   SPARCstations, and HP 9000 Series 700/800 workstations
              Additional design entry and simulation support provided by EDIF
                   2 0 0 and 3 0 0 netlist files, library of parameterized modules (LPM),
                   Verilog HDL, VHDL, and other interfaces to popular EDA tools from
                   thirdparty manufacturers such as Cadence, Exemplar Logic, Mentor
                   Graphics, OrCAD, Synopsys, Synplicity, and VeriBest
              Programming support with the Altera master programming unit
                   (MPU), MasterBlasterTM communications cable, ByteBlasterMVTM
                   parallel port download cable, BitBlasterTM serial download cable as
                   well as programming hardware from thirdparty manufacturers and
                   any incircuit tester that supports JamTM Standard Test and
                   Programming Language (STAPL) Files (.jam), Jam STAPL Byte-Code
                   Files (.jbc), or Serial Vector Format Files (.svf)

             MAX 3000A devices are lowcost, highperformance devices based on the
             Altera MAX architecture. Fabricated with advanced CMOS technology,
             the EEPROMbased MAX 3000A devices operate with a 3.3-V supply
             voltage and provide 600 to 10,000 usable gates, ISP, pin-to-pin delays as
             fast as 4.5 ns, and counter speeds of up to 227.3 MHz. MAX 3000A devices
             in the 4, 5, 6, 7, and 10 speed grades are compatible with the timing
             requirements of the PCI Special Interest Group (PCI SIG) PCI Local Bus
             Specification, Revision 2.2. See Table 2.

2                                                      Altera Corporation
                                MAX 3000A Programmable Logic Device Family Data Sheet

                    Table 2. MAX 3000A Speed Grades

                    Device                           Speed Grade

                                4      5               6            7       10

                    EPM3032A    v                                      v        v

                    EPM3064A    v                                      v        v

                    EPM3128A            v                              v        v

                    EPM3256A                                           v        v

                    EPM3512A                                           v        v

                    The MAX 3000A architecture supports 100% transistor-to-transistor logic
                    (TTL) emulation and highdensity small-scale integration (SSI),
                    medium-scale integration (MSI), and large-scale integration (LSI) logic
                    functions. The MAX 3000A architecture easily integrates multiple devices
                    ranging from PALs, GALs, and 22V10s to MACH and pLSI devices.
                    MAX 3000A devices are available in a wide range of packages, including
                    PLCC, PQFP, and TQFP packages. See Table 3.

                    Table 3. MAX 3000A Maximum User I/O Pins Note (1)

                        Device  44Pin  44Pin       100Pin 144Pin 208Pin 256-Pin
                                 PLCC    TQFP         TQFP TQFP PQFP FineLine
                    EPM3032A                                                                  BGA
                    EPM3064A       34      34
                    EPM3128A       34      34        66
                    EPM3256A
                    EPM3512A                         80      96                 98

                                                             116           158  161

                                                                           172  208

                    Note:
                    (1) When the IEEE Std. 1149.1 (JTAG) interface is used for insystem programming or

                           boundaryscan testing, four I/O pins become JTAG pins.

                    MAX 3000A devices use CMOS EEPROM cells to implement logic
                    functions. The userconfigurable MAX 3000A architecture accommodates
                    a variety of independent combinatorial and sequential logic functions.
                    The devices can be reprogrammed for quick and efficient iterations
                    during design development and debugging cycles, and can be
                    programmed and erased up to 100 times.

Altera Corporation                                                                   3
MAX 3000A Programmable Logic Device Family Data Sheet

             MAX 3000A devices contain 32 to 512 macrocells, combined into groups
             of 16 macrocells called logic array blocks (LABs). Each macrocell has a
             programmableAND/fixedOR array and a configurable register with
             independently programmable clock, clock enable, clear, and preset
             functions. To build complex logic functions, each macrocell can be
             supplemented with shareable expander and highspeed parallel
             expander product terms to provide up to 32 product terms per macrocell.

             MAX 3000A devices provide programmable speed/power optimization.
             Speedcritical portions of a design can run at high speed/full power,
             while the remaining portions run at reduced speed/low power. This
             speed/power optimization feature enables the designer to configure one
             or more macrocells to operate at 50% or lower power while adding only a
             nominal timing delay. MAX 3000A devices also provide an option that
             reduces the slew rate of the output buffers, minimizing noise transients
             when nonspeedcritical signals are switching. The output drivers of all
             MAX 3000A devices can be set for 2.5 V or 3.3 V, and all input pins are
             2.5V, 3.3V, and 5.0-V tolerant, allowing MAX 3000A devices to be used
             in mixedvoltage systems.

             MAX 3000A devices are supported by Altera development systems,
             which are integrated packages that offer schematic, text--including
             VHDL, Verilog HDL, and the Altera Hardware Description Language
             (AHDL)--and waveform design entry, compilation and logic synthesis,
             simulation and timing analysis, and device programming. The software
             provides EDIF 2 0 0 and 3 0 0, LPM, VHDL, Verilog HDL, and other
             interfaces for additional design entry and simulation support from other
             industrystandard PC and UNIXworkstationbased EDA tools. The
             software runs on Windowsbased PCs, as well as Sun SPARCstation, and
             HP 9000 Series 700/800 workstations.

   f         For more information on development tools, see the MAX+PLUS II
             Programmable Logic Development System & Software Data Sheet and the
             Quartus Programmable Logic Development System & Software Data Sheet.

Functional   The MAX 3000A architecture includes the following elements:
Description
              Logic array blocks (LABs)
              Macrocells
              Expander product terms (shareable and parallel)
              Programmable interconnect array (PIA)
              I/O control blocks

             The MAX 3000A architecture includes four dedicated inputs that can be
             used as generalpurpose inputs or as highspeed, global control signals
             (clock, clear, and two output enable signals) for each macrocell and I/O
             pin. Figure 1 shows the architecture of MAX 3000A devices.

4                                                      Altera Corporation
                                                                 MAX 3000A Programmable Logic Device Family Data Sheet

Figure 1. MAX 3000A Device Block Diagram

                 INPUT/GCLK1
          INPUT/OE2/GCLK2

                     INPUT/OE1

INPUT/GCLRn                                                               6 or 10 Output Enables (1)
                     6 or 10 Output Enables (1)

                                       LAB A                              LAB B

                                 2 to                 36         36 Macrocells         2 to
                                                   16                        17 to 32
                      I/O 16           Macrocells                                      16    I/O
                    Control              1 to 16                   16
2 to 16 I/O         Block                                                                    Control       2 to 16 I/O

                                                                                             Block

                    6 or 10                        2 to 16       2 to 16                          6 or 10

                                       LAB C                PIA           LAB D
                                                      36
                                 2 to                            36 Macrocells         2 to
                                                   16                       49 to 64
                      I/O 16           Macrocells                                      16    I/O
                    Control             33 to 48                   16
2 to 16 I/O          Block                                                                   Control       2 to 16 I/O

                                                                                             Block

                    6 or 10                        2 to 16       2 to 16                          6 or 10

Note:
(1) EPM3032A, EPM3064A, EPM3128A, and EPM3256A devices have six output enables. EPM3512A devices have

       10 output enables.

                             Logic Array Blocks

                                   The MAX 3000A device architecture is based on the linking of
                                   highperformance LABs. LABs consist of 16macrocell arrays, as shown
                                   in Figure 1. Multiple LABs are linked together via the PIA, a global bus
                                   that is fed by all dedicated input pins, I/O pins, and macrocells.

                                   Each LAB is fed by the following signals:

                                    36 signals from the PIA that are used for general logic inputs
                                    Global controls that are used for secondary register functions

Altera Corporation                                                                                                      5
MAX 3000A Programmable Logic Device Family Data Sheet

                             Macrocells

                                   MAX 3000A macrocells can be individually configured for either
                                   sequential or combinatorial logic operation. Macrocells consist of three
                                   functional blocks: logic array, productterm select matrix, and
                                   programmable register. Figure 2 shows a MAX 3000A macrocell.

Figure 2. MAX 3000A Macrocell                                 Global Global
                                                              Clear Clocks
                   LAB Local Array
                                                                           2
                                              Parallel Logic
                                              Expanders                                          Programmable
                                              (from other                                        Register
                                              macrocells)
                                                                                                     Register
                                                                                                      Bypass   To I/O
                                                                                                               Control
                                                                                          PRN                  Block
                                                                                        D/T Q
                                    Product-                                    Clock/
                                      Term                                      Enable  ENA
                                     Select                                     Select    CLRN
                                     Matrix
                                                                            VCC

                                                              Clear
                                                              Select

                                              Shared Logic                              To PIA
                                              Expanders

   36 Signals   16 Expander
    from PIA   Product Terms

                              Combinatorial logic is implemented in the logic array, which provides
                              five product terms per macrocell. The productterm select matrix
                              allocates these product terms for use as either primary logic inputs (to the
                              OR and XOR gates) to implement combinatorial functions, or as secondary
                              inputs to the macrocell's register preset, clock, and clock enable control
                              functions.

                              Two kinds of expander product terms ("expanders") are available to
                              supplement macrocell logic resources:

                               Shareable expanders, which are inverted product terms that are fed
                                    back into the logic array

                               Parallel expanders, which are product terms borrowed from adjacent
                                    macrocells

                              The Altera development system automatically optimizes productterm
                              allocation according to the logic requirements of the design.

6                                                                                               Altera Corporation
                                             MAX 3000A Programmable Logic Device Family Data Sheet

                    For registered functions, each macrocell flipflop can be individually
                    programmed to implement D, T, JK, or SR operation with programmable
                    clock control. The flipflop can be bypassed for combinatorial operation.
                    During design entry, the designer specifies the desired flipflop type; the
                    Altera development system software then selects the most efficient
                    flipflop operation for each registered function to optimize resource
                    utilization.

                    Each programmable register can be clocked in three different modes:

                     Global clock signal mode, which achieves the fastest clocktooutput
                          performance.

                     Global clock signal enabled by an activehigh clock enable. A clock
                          enable is generated by a product term. This mode provides an enable
                          on each flipflop while still achieving the fast clocktooutput
                          performance of the global clock.

                     Array clock implemented with a product term. In this mode, the
                          flipflop can be clocked by signals from buried macrocells or I/O pins.

                    Two global clock signals are available in MAX 3000A devices. As shown
                    in Figure 1, these global clock signals can be the true or the complement of
                    either of the two global clock pins, GCLK1 or GCLK2.

                    Each register also supports asynchronous preset and clear functions. As
                    shown in Figure 2, the productterm select matrix allocates product terms
                    to control these operations. Although the producttermdriven preset
                    and clear from the register are active high, activelow control can be
                    obtained by inverting the signal within the logic array. In addition, each
                    register clear function can be individually driven by the activelow
                    dedicated global clear pin (GCLRn).

                    All registers are cleared upon power-up. By default, all registered outputs
                    drive low when the device is powered up. You can set the registered
                    outputs to drive high upon power-up through the Quartus II software.
                    Quartus II software uses the NOT Gate Push-Back method, which uses an
                    additional macrocell to set the output high. To set this in the Quartus II
                    software, go to the Assignment Editor and set the Power-Up Level
                    assignment for the register to High.

Altera Corporation  7
MAX 3000A Programmable Logic Device Family Data Sheet

                             Expander Product Terms

                                   Although most logic functions can be implemented with the five product
                                   terms available in each macrocell, highly complex logic functions require
                                   additional product terms. Another macrocell can be used to supply the
                                   required logic resources. However, the MAX 3000A architecture also
                                   offers both shareable and parallel expander product terms ("expanders")
                                   that provide additional product terms directly to any macrocell in the
                                   same LAB. These expanders help ensure that logic is synthesized with the
                                   fewest possible logic resources to obtain the fastest possible speed.

                                Shareable Expanders
                                   Each LAB has 16 shareable expanders that can be viewed as a pool of
                                   uncommitted single product terms (one from each macrocell) with
                                   inverted outputs that feed back into the logic array. Each shareable
                                   expander can be used and shared by any or all macrocells in the LAB to
                                   build complex logic functions. Shareable expanders incur a small delay
                                   (tSEXP). Figure 3 shows how shareable expanders can feed multiple
                                   macrocells.

                                   Figure 3. MAX 3000A Shareable Expanders

                                           Shareable expanders can be shared by any or all macrocells in an LAB.

                                                                                                                                                             Macrocell
                                                                                                                                                             Product-Term
                                                                                                                                                             Logic

                                                                                                                                       Product-Term Select Matrix

                                                                                                                                                             Macrocell
                                                                                                                                                             Product-Term
                                                                                                                                                             Logic

   36 Signals  16 Shared
    from PIA   Expanders

8                         Altera Corporation
                                             MAX 3000A Programmable Logic Device Family Data Sheet

                    Parallel Expanders

                    Parallel expanders are unused product terms that can be allocated to a
                    neighboring macrocell to implement fast, complex logic functions.
                    Parallel expanders allow up to 20 product terms to directly feed the
                    macrocell OR logic, with five product terms provided by the macrocell and
                    15 parallel expanders provided by neighboring macrocells in the LAB.

                    The Altera development system compiler can automatically allocate up to
                    three sets of up to five parallel expanders to the macrocells that require
                    additional product terms. Each set of five parallel expanders incurs a
                    small, incremental timing delay (tPEXP). For example, if a macrocell
                    requires 14 product terms, the compiler uses the five dedicated product
                    terms within the macrocell and allocates two sets of parallel expanders;
                    the first set includes five product terms, and the second set includes four
                    product terms, increasing the total delay by 2 tPEXP.

                    Two groups of eight macrocells within each LAB (e.g., macrocells 1
                    through 8 and 9 through 16) form two chains to lend or borrow parallel
                    expanders. A macrocell borrows parallel expanders from lower
                    numbered macrocells. For example, macrocell 8 can borrow parallel
                    expanders from macrocell 7, from macrocells 7 and 6, or from macrocells
                    7, 6, and 5. Within each group of eight, the lowestnumbered macrocell
                    can only lend parallel expanders and the highestnumbered macrocell can
                    only borrow them. Figure 4 shows how parallel expanders can be
                    borrowed from a neighboring macrocell.

Altera Corporation  9
MAX 3000A Programmable Logic Device Family Data Sheet

Figure 4. MAX 3000A Parallel Expanders

   Unused product terms in a macrocell can be allocated to a neighboring macrocell.
                                                                                         From

                                                                                      Previous
                                                                                      Macrocell

                          Product-                                                               Preset  Macrocell
                             er                                                                          Product-
                                                                                                 Clock   Term Logic
                           Select                                                                Clear
                           Matrix

                          Product-                                                               Preset  Macrocell
                            Term                                                                         Product-
                           Select                                                                Clock   Term Logic
                           Matrix                                                                Clear

    36 Signals 16 Shared                                To Next
     from PIA Expanders                                Macrocell

                          Programmable Interconnect Array

                          Logic is routed between LABs on the PIA. This global bus is a
                          programmable path that connects any signal source to any destination on
                          the device. All MAX 3000A dedicated inputs, I/O pins, and macrocell
                          outputs feed the PIA, which makes the signals available throughout the
                          entire device. Only the signals required by each LAB are actually routed
                          from the PIA into the LAB. Figure 5 shows how the PIA signals are routed
                          into the LAB. An EEPROM cell controls one input to a two-input AND gate,
                          which selects a PIA signal to drive into the LAB.

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                                             MAX 3000A Programmable Logic Device Family Data Sheet

                    Figure 5. MAX 3000A PIA Routing

                                                                                                                                      To LAB

                                  PIA Signals

                    While the routing delays of channelbased routing schemes in masked or
                    FPGAs are cumulative, variable, and pathdependent, the MAX 3000A
                    PIA has a predictable delay. The PIA makes a design's timing
                    performance easy to predict.

                    I/O Control Blocks

                    The I/O control block allows each I/O pin to be individually configured
                    for input, output, or bidirectional operation. All I/O pins have a tristate
                    buffer that is individually controlled by one of the global output enable
                    signals or directly connected to ground or VCC. Figure 6 shows the I/O
                    control block for MAX 3000A devices. The I/O control block has 6 or
                    10 global output enable signals that are driven by the true or complement
                    of two output enable signals, a subset of the I/O pins, or a subset of the
                    I/O macrocells.

Altera Corporation  11
MAX 3000A Programmable Logic Device Family Data Sheet

Figure 6. I/O Control Block of MAX 3000A Devices

                                                                            6 or 10 Global
                                                                            Output Enable Signals (1)

    PIA

                                                                                                OE Select Multiplexer

                                                                                         VCC

           to Other I/O Pins                               GND

    from                                               Open-Drain Output
    Macrocell                                          Slew-Rate Control

    to PIA

Note:
(1) EPM3032A, EPM3064A, EPM3128A, and EPM3256A devices have six output enables. EPM3512A devices have

       10 output enables.

    When the tristate buffer control is connected to ground, the output is
    tri-stated (high impedance), and the I/O pin can be used as a dedicated
    input. When the tristate buffer control is connected to VCC, the output is
    enabled.

    The MAX 3000A architecture provides dual I/O feedback, in which
    macrocell and pin feedbacks are independent. When an I/O pin is
    configured as an input, the associated macrocell can be used for buried
    logic.

12                                                                        Altera Corporation
                    MAX 3000A Programmable Logic Device Family Data Sheet

InSystem           MAX 3000A devices can be programmed insystem via an industry
Programma-          standard fourpin IEEE Std. 1149.1-1990 (JTAG) interface. In-system
bility              programmability (ISP) offers quick, efficient iterations during design
                    development and debugging cycles. The MAX 3000A architecture
                    internally generates the high programming voltages required to program
                    its EEPROM cells, allowing insystem programming with only a single
                    3.3V power supply. During insystem programming, the I/O pins are
                    tristated and weakly pulledup to eliminate board conflicts. The pullup
                    value is nominally 50 k.

                    MAX 3000A devices have an enhanced ISP algorithm for faster
                    programming. These devices also offer an ISP_Done bit that ensures safe
                    operation when insystem programming is interrupted. This ISP_Done
                    bit, which is the last bit programmed, prevents all I/O pins from driving
                    until the bit is programmed.

                    ISP simplifies the manufacturing flow by allowing devices to be mounted
                    on a printed circuit board (PCB) with standard pickandplace equipment
                    before they are programmed. MAX 3000A devices can be programmed by
                    downloading the information via incircuit testers, embedded processors,
                    the MasterBlaster communications cable, the ByteBlasterMV parallel port
                    download cable, and the BitBlaster serial download cable. Programming
                    the devices after they are placed on the board eliminates lead damage on
                    highpincount packages (e.g., QFP packages) due to device handling.
                    MAX 3000A devices can be reprogrammed after a system has already
                    shipped to the field. For example, product upgrades can be performed in
                    the field via software or modem.

f                   The Jam STAPL programming and test language can be used to program
                    MAX 3000A devices with incircuit testers, PCs, or embedded processors.

                    For more information on using the Jam STAPL programming and test
                    language, see Application Note 88 (Using the Jam Language for ISP & ICR via
                    an Embedded Processor), Application Note 122 (Using Jam STAPL for ISP &
                    ICR via an Embedded Processor) and AN 111 (Embedded Programming Using
                    the 8051 and Jam Byte-Code).

                    The ISP circuitry in MAX 3000A devices is compliant with the IEEE Std.
                    1532 specification. The IEEE Std. 1532 is a standard developed to allow
                    concurrent ISP between multiple PLD vendors.

Altera Corporation  13
MAX 3000A Programmable Logic Device Family Data Sheet

                             Programming Sequence

                                   During in-system programming, instructions, addresses, and data are
                                   shifted into the MAX 3000A device through the TDI input pin. Data is
                                   shifted out through the TDO output pin and compared against the
                                   expected data.

                                   Programming a pattern into the device requires the following six ISP
                                   stages. A stand-alone verification of a programmed pattern involves only
                                   stages 1, 2, 5, and 6.

                                   1. Enter ISP. The enter ISP stage ensures that the I/O pins transition
                                         smoothly from user mode to ISP mode. The enter ISP stage requires
                                         1 ms.

                                   2. Check ID. Before any program or verify process, the silicon ID is
                                         checked. The time required to read this silicon ID is relatively small
                                         compared to the overall programming time.

                                   3. Bulk Erase. Erasing the device in-system involves shifting in the
                                         instructions to erase the device and applying one erase pulse of
                                         100 ms.

                                   4. Program. Programming the device in-system involves shifting in the
                                         address and data and then applying the programming pulse to
                                         program the EEPROM cells. This process is repeated for each
                                         EEPROM address.

                                   5. Verify. Verifying an Altera device in-system involves shifting in
                                         addresses, applying the read pulse to verify the EEPROM cells, and
                                         shifting out the data for comparison. This process is repeated for
                                         each EEPROM address.

                                   6. Exit ISP. An exit ISP stage ensures that the I/O pins transition
                                         smoothly from ISP mode to user mode. The exit ISP stage requires
                                         1 ms.

                             Programming Times

                                   The time required to implement each of the six programming stages can
                                   be broken into the following two elements:

                                    A pulse time to erase, program, or read the EEPROM cells.
                                    A shifting time based on the test clock (TCK) frequency and the

                                         number of TCK cycles to shift instructions, address, and data into the
                                         device.

14  Altera Corporation
                                            MAX 3000A Programmable Logic Device Family Data Sheet

                    By combining the pulse and shift times for each of the programming
                    stages, the program or verify time can be derived as a function of the TCK
                    frequency, the number of devices, and specific target device(s). Because
                    different ISP-capable devices have a different number of EEPROM cells,
                    both the total fixed and total variable times are unique for a single device.

                    Programming a Single MAX 3000A Device

                    The time required to program a single MAX 3000A device in-system can
                    be calculated from the following formula:

                    tPROG    =  tPPUL    S  E  +  C-----y---c---l---e--P----T----C-----K--
                                                      fTCK

                    where: tPROG                  = Programming time
                               tPPULSE            = Sum of the fixed times to erase, program, and

                               CyclePTCK             verify the EEPROM cells
                               fTCK               = Number of TCK cycles to program a device
                                                  = TCK frequency

                    The ISP times for a stand-alone verification of a single MAX 3000A device
                    can be calculated from the following formula:

                    tVER  =  tVP  UL  S  E  +  -C----y---c---l--e---V-----T----C----K---
                                                   fTCK

                    where: tVER                   = Verify time

                                tVPULSE = Sum of the fixed times to verify the EEPROM cells

                                CycleVTCK = Number of TCK cycles to verify a device

Altera Corporation                                                                                 15
MAX 3000A Programmable Logic Device Family Data Sheet

                                   The programming times described in Tables 4 through 6 are associated
                                   with the worst-case method using the enhanced ISP algorithm.

Table 4. MAX 3000A tPULSE & CycleTCK Values

    Device                   Programming                       Stand-Alone Verification

    EPM3032A          tPPULSE (s)            CyclePTCK         tVPULSE (s)              CycleVTCK
    EPM3064A
    EPM3128A              2.00                  55,000            0.002                    18,000
    EPM3256A              2.00                 105,000            0.002                    35,000
    EPM3512A              2.00                 205,000            0.002                    68,000
                          2.00                 447,000            0.002                   149,000
                          2.00                 890,000            0.002                   297,000

                      Tables 5 and 6 show the in-system programming and stand alone
                      verification times for several common test clock frequencies.

Table 5. MAX 3000A In-System Programming Times for Different Test Clock Frequencies

      Device                                       fTCK                                         Units

    EPM3032A  10 MHz  5 MHz  2 MHz           1 MHz 500 kHz     200 kHz  100 kHz         50 kHz    s
    EPM3064A                                                                                      s
    EPM3128A    2.01   2.01   2.03           2.06        2.11    2.28      2.55           3.10    s
    EPM3256A    2.01   2.02   2.05                               2.53      3.05           4.10    s
    EPM3512A    2.02   2.04   2.10           2.11        2.21    3.03      4.05           6.10    s
                2.05   2.09   2.23                               4.24      6.47         10.94
                2.09   2.18   2.45           2.21        2.41    6.45    10.90          19.80

                                             2.45        2.90

                                             2.89        3.78

Table 6. MAX 3000A Stand-Alone Verification Times for Different Test Clock Frequencies

      Device                                       fTCK                                         Units

    EPM3032A  10 MHz  5 MHz  2 MHz           1 MHz 500 kHz     200 kHz  100 kHz         50 kHz    s
    EPM3064A                                                                                      s
    EPM3128A    0.00   0.01   0.01           0.02        0.04    0.09     0.18           0.36     s
    EPM3256A    0.01   0.01   0.02                               0.18     0.35           0.70     s
    EPM3512A    0.01   0.02   0.04           0.04        0.07    0.34     0.68           1.36     s
                0.02   0.03   0.08                               0.75     1.49           2.98
                0.03   0.06   0.15           0.07        0.14    1.49     2.97           5.94

                                             0.15        0.30

                                             0.30        0.60

16                                                                               Altera Corporation
                                      MAX 3000A Programmable Logic Device Family Data Sheet

Programming          MAX 3000A devices can be programmed on Windowsbased PCs with an
with External        Altera Logic Programmer card, MPU, and the appropriate device adapter.
Hardware             The MPU performs continuity checking to ensure adequate electrical
                     contact between the adapter and the device.

f                    For more information, see the Altera Programming Hardware Data Sheet.

                     The Altera software can use text or waveformformat test vectors created
                     with the Altera Text Editor or Waveform Editor to test the programmed
                     device. For added design verification, designers can perform functional
                     testing to compare the functional device behavior with the results of
                     simulation.

                     Data I/O, BP Microsystems, and other programming hardware
                     manufacturers also provide programming support for Altera devices.

f For more information, see Programming Hardware Manufacturers.

IEEE Std.            MAX 3000A devices include the JTAG BST circuitry defined by IEEE
1149.1 (JTAG)        Std. 1149.11990. Table 7 describes the JTAG instructions supported by
BoundaryScan        MAX 3000A devices. The pin-out tables found on the Altera web site
Support              (http://www.altera.com) or the Altera Digital Library show the location of
                     the JTAG control pins for each device. If the JTAG interface is not
                     required, the JTAG pins are available as user I/O pins.

Table 7. MAX 3000A JTAG Instructions

   JTAG Instruction                                              Description

SAMPLE/PRELOAD       Allows a snapshot of signals at the device pins to be captured and examined during
EXTEST               normal device operation, and permits an initial data pattern output at the device pins
BYPASS               Allows the external circuitry and boardlevel interconnections to be tested by forcing a
                     test pattern at the output pins and capturing test results at the input pins
IDCODE               Places the 1bit bypass register between the TDI and TDO pins, which allows the BST
USERCODE             data to pass synchronously through a selected device to adjacent devices during normal
ISP Instructions     device operation
                     Selects the IDCODE register and places it between the TDI and TDO pins, allowing the
                     IDCODE to be serially shifted out of TDO
                     Selects the 32bit USERCODE register and places it between the TDI and TDO pins,
                     allowing the USERCODE value to be shifted out of TDO
                     These instructions are used when programming MAX 3000A devices via the JTAG ports
                     with the MasterBlaster, ByteBlasterMV, or BitBlaster cable, or when using a Jam STAPL
                     file, JBC file, or SVF file via an embedded processor or test equipment

Altera Corporation                                                                       17
MAX 3000A Programmable Logic Device Family Data Sheet

                                   The instruction register length of MAX 3000A devices is 10 bits. The
                                   IDCODE and USERCODE register length is 32 bits. Tables 8 and 9 show
                                   the boundaryscan register length and device IDCODE information for
                                   MAX 3000A devices.

       Table 8. MAX 3000A BoundaryScan Register Length

                     Device  BoundaryScan Register Length

                  EPM3032A                        96
                  EPM3064A                      192
                  EPM3128A                      288
                  EPM3256A                      480
                  EPM3512A                      624

       Table 9. 32Bit MAX 3000A Device IDCODE Value Note (1)

          Device             IDCODE (32 bits)

       EPM3032A   Version Part Number (16 Bits) Manufacturer's 1 (1 Bit)
       EPM3064A
       EPM3128A   (4 Bits)   Identity (11 Bits) (2)
       EPM3256A
       EPM3512A   0001 0111 0000 0011 0010 00001101110         1

                  0001 0111 0000 0110 0100 00001101110         1

                  0001 0111 0001 0010 1000 00001101110         1

                  0001 0111 0010 0101 0110 00001101110         1

                  0001 0111 0101 0001 0010 00001101110         1

    f  Notes:
       (1) The most significant bit (MSB) is on the left.
       (2) The least significant bit (LSB) for all JTAG IDCODEs is 1.

       See Application Note 39 (IEEE 1149.1 (JTAG) BoundaryScan Testing in Altera
       Devices) for more information on JTAG BST.

18                                                       Altera Corporation
                                             MAX 3000A Programmable Logic Device Family Data Sheet

                    Figure 7 shows the timing information for the JTAG signals.

                    Figure 7. MAX 3000A JTAG Waveforms

                           TMS

                           TDI         t JCP

                          TCK   t JCH         t JCL               t JPSU        t JPH
                                                                                               t JPXZ
                          TDO   tJPZX                      tJPCO
                        Signal         tJSSU         tJSH                       tJSXZ
                         to Be
                    Captured    tJSZX                tJSCO
                        Signal

                         to Be
                       Driven

                    Table 10 shows the JTAG timing parameters and values for MAX 3000A
                    devices.

                    Table 10. JTAG Timing Parameters & Values for MAX 3000A Devices

                    Symbol                    Parameter                         Min Max Unit

                    tJCP        TCK clock period                                100                    ns
                    tJCH        TCK clock high time
                    tJCL        TCK clock low time                              50                     ns
                    tJPSU       JTAG port setup time
                    tJPH        JTAG port hold time                             50                     ns
                    tJPCO       JTAG port clock to output
                    tJPZX       JTAG port high impedance to valid output        20                     ns
                    tJPXZ       JTAG port valid output to high impedance
                    tJSSU       Capture register setup time                     45                     ns
                    tJSH        Capture register hold time
                    tJSCO       Update register clock to output                      25 ns
                    tJSZX       Update register high impedance to valid output
                    tJSXZ       Update register valid output to high impedance       25 ns

                                                                                     25 ns

                                                                                20                     ns

                                                                                45                     ns

                                                                                     25 ns

                                                                                     25 ns

                                                                                     25 ns

Altera Corporation                                                                                     19
MAX 3000A Programmable Logic Device Family Data Sheet

Programmable   MAX 3000A devices offer a powersaving mode that supports low-power
Speed/Power    operation across userdefined signal paths or the entire device. This
Control        feature allows total power dissipation to be reduced by 50% or more
               because most logic applications require only a small fraction of all gates to
Output         operate at maximum frequency.
Configuration
               The designer can program each individual macrocell in a MAX 3000A
               device for either highspeed or lowpower operation. As a result,
               speed-critical paths in the design can run at high speed, while the
               remaining paths can operate at reduced power. Macrocells that run at low
               power incur a nominal timing delay adder (tLPA) for the tLAD, tLAC, tIC,
               tACL, tEN, tCPPW and tSEXP parameters.

               MAX 3000A device outputs can be programmed to meet a variety of
               systemlevel requirements.

               MultiVolt I/O Interface

               The MAX 3000A device architecture supports the MultiVolt I/O interface
               feature, which allows MAX 3000A devices to connect to systems with
               differing supply voltages. MAX 3000A devices in all packages can be set
               for 2.5V, 3.3V, or 5.0V I/O pin operation. These devices have one set of
               VCC pins for internal operation and input buffers (VCCINT), and another
               set for I/O output drivers (VCCIO).

               The VCCIO pins can be connected to either a 3.3V or 2.5V power supply,
               depending on the output requirements. When the VCCIO pins are
               connected to a 2.5V power supply, the output levels are compatible with
               2.5V systems. When the VCCIO pins are connected to a 3.3V power
               supply, the output high is at 3.3 V and is therefore compatible with 3.3-V
               or 5.0V systems. Devices operating with VCCIO levels lower than 3.0 V
               incur a nominally greater timing delay of tOD2 instead of tOD1. Inputs can
               always be driven by 2.5V, 3.3V, or 5.0V signals.

               Table 11 summarizes the MAX 3000A MultiVolt I/O support.

               Table 11. MAX 3000A MultiVolt I/O Support

               VCCIO Voltage       Input Signal (V)              Output Signal (V)

                      2.5     2.5                      3.3  5.0  2.5  3.3  5.0
                      3.3
                              v                        v    v    v

                              v                        v    v    v    v    v

               Note:

               (1) When VCCIO is 3.3 V, a MAX 3000A device can drive a 2.5V device that has 3.3V
                      tolerant inputs.

20                                                                    Altera Corporation
                    MAX 3000A Programmable Logic Device Family Data Sheet

                    OpenDrain Output Option

                    MAX 3000A devices provide an optional opendrain (equivalent to
                    open-collector) output for each I/O pin. This opendrain output enables
                    the device to provide systemlevel control signals (e.g., interrupt and
                    write enable signals) that can be asserted by any of several devices. It can
                    also provide an additional wiredOR plane.

                    Open-drain output pins on MAX 3000A devices (with a pull-up resistor to
                    the 5.0-V supply) can drive 5.0-V CMOS input pins that require a high VIH.
                    When the open-drain pin is active, it will drive low. When the pin is
                    inactive, the resistor will pull up the trace to 5.0 V, thereby meeting CMOS
                    requirements. The open-drain pin will only drive low or tri-state; it will
                    never drive high. The rise time is dependent on the value of the pull-up
                    resistor and load impedance. The IOL current specification should be
                    considered when selecting a pull-up resistor

Design Security     SlewRate Control
Generic Testing
                    The output buffer for each MAX 3000A I/O pin has an adjustable output
                    slew rate that can be configured for lownoise or highspeed
                    performance. A faster slew rate provides highspeed transitions for
                    high-performance systems. However, these fast transitions may introduce
                    noise transients into the system. A slow slew rate reduces system noise,
                    but adds a nominal delay of 4 to 5 ns. When the configuration cell is
                    turned off, the slew rate is set for lownoise performance. Each I/O pin
                    has an individual EEPROM bit that controls the slew rate, allowing
                    designers to specify the slew rate on a pinbypin basis. The slew rate
                    control affects both the rising and falling edges of the output signal.

                    All MAX 3000A devices contain a programmable security bit that controls
                    access to the data programmed into the device. When this bit is
                    programmed, a design implemented in the device cannot be copied or
                    retrieved. This feature provides a high level of design security because
                    programmed data within EEPROM cells is invisible. The security bit that
                    controls this function, as well as all other programmed data, is reset only
                    when the device is reprogrammed.

                    MAX 3000A devices are fully tested. Complete testing of each
                    programmable EEPROM bit and all internal logic elements ensures 100%
                    programming yield. AC test measurements are taken under conditions
                    equivalent to those shown in Figure 8. Test patterns can be used and then
                    erased during early stages of the production flow.

Altera Corporation  21
MAX 3000A Programmable Logic Device Family Data Sheet

            Figure 8. MAX 3000A AC Test Conditions

                                    Power supply transients can affect AC             703                     VCC
                                    measurements. Simultaneous transitions           [521 ]
                                    of multiple outputs should be avoided for  Device                         To Test
                                    accurate measurement. Threshold tests      Output                         System
                                    must not be performed under AC
                                    conditions. Largeamplitude, fast                620           C1 (includes jig
                                    groundcurrent transients normally occur         [481 ]         capacitance)
                                    as the device outputs discharge the load
                                    capacitances. When these transients flow   Device input
                                    through the parasitic inductance between   rise and fall
                                    the device ground pin and the test system  times < 2 ns
                                    ground, significant reductions in
                                    observable noise immunity can result.
                                    Numbers in brackets are for 2.5V
                                    outputs. Numbers without brackets are for
                                    3.3V devices or outputs.

Operating   Tables 12 through 15 provide information on absolute maximum ratings,
Conditions  recommended operating conditions, DC operating conditions, and
            capacitance for MAX 3000A devices.

Table 12. MAX 3000A Device Absolute Maximum Ratings Note (1)

Symbol      Parameter                              Conditions                  Min Max Unit

VCC     Supply voltage              With respect to ground (2)                                0.5  4.6   V
VI      DC input voltage
IOUT    DC output current, per pin  No bias                                                   2.0  5.75  V
TSTG    Storage temperature         Under bias
TA      Ambient temperature         PQFP and TQFP packages, under bias                        25   25    mA
TJ      Junction temperature
                                                                                              65   150   C

                                                                                              65   135   C

                                                                                                    135   C

22                                                                                                  Altera Corporation
                                                    MAX 3000A Programmable Logic Device Family Data Sheet

Table 13. MAX 3000A Device Recommended Operating Conditions

Symbol              Parameter                       Conditions                    Min   Max Unit

VCCINT  Supply voltage for internal logic and (10)                                3.0   3.6                   V
VCCIO   input buffers

VCCISP  Supply voltage for output drivers,                                        3.0   3.6                   V
VI      3.3V operation
VO
TA      Supply voltage for output drivers,                                        2.3   2.7                   V
        2.5V operation
TJ
        Supply voltage during ISP                                                 3.0   3.6                   V
tR
tF      Input voltage                       (3)                                   0.5  5.75                  V

        Output voltage                                                            0     VCCIO                 V

        Ambient temperature                 Commercial range                      0     70                    C

                                            Industrial range                      40   85                    C

        Junction temperature                Commercial range                      0     90                    C

                                            Industrial range (11)                 40   105                   C

        Input rise time                                                                 40                    ns

        Input fall time                                                                 40                    ns

Table 14. MAX 3000A Device DC Operating Conditions Note (4)

Symbol              Parameter                       Conditions                    Min   Max                   Unit

VIH     Highlevel input voltage                                                  1.7   5.75                    V
VIL                                                                                                             V
VOH     Lowlevel input voltage                                                   0.5  0.8                     V

VOL     3.3V highlevel TTL output         IOH = 8 mA DC, VCCIO = 3.00 V (5)    2.4                           V
        voltage
II                                                                                                              V
IOZ     3.3V highlevel CMOS output        IOH = 0.1 mA DC, VCCIO = 3.00 V (5)  VCCIO 0.2                   V
RI S P  voltage                                                                                                 V
                                                                                       2.1                      V
        2.5V highlevel output voltage     IOH = 100 A DC, VCCIO = 2.30 V (5)       2.0                      V
                                                                                       1.7
                                            IOH = 1 mA DC, VCCIO = 2.30 V (5)                                  V
                                                                                                         0.4    V
                                            IOH = 2 mA DC, VCCIO = 2.30 V (5)                           0.2    V
                                                                                                               A
        3.3V lowlevel TTL output voltage IOL = 8 mA DC, VCCIO = 3.00 V (6)                                   A

        3.3V lowlevel CMOS output         IOL = 0.1 mA DC, VCCIO = 3.00 V (6)                                k
        voltage

        2.5V lowlevel output voltage      IOL = 100 A DC, VCCIO = 2.30 V (6)         0.2
                                            IOL = 1 mA DC, VCCIO = 2.30 V (6)
        Input leakage current               IOL = 2 mA DC, VCCIO = 2.30 V (6)           0.4
        Tristate output offstate current  VI = 0.5 to 5.5 V (7)
        Value of I/O pin pullup resistor   VI = 0.5 to 5.5 V (7)                      0.7
        when programming insystem or       VC C I O = 2.3 to 3.6 V (8)
        during powerup                                                           10   10

                                                                                  10   10

                                                                                  20    74

Altera Corporation                                                                                                  23
MAX 3000A Programmable Logic Device Family Data Sheet

Table 15. MAX 3000A Device Capacitance Note (9)

Symbol  Parameter              Conditions               Min  Max Unit

CIN     Input pin capacitance  VIN = 0 V, f = 1.0 MHz        8  pF
                               VOUT = 0 V, f = 1.0 MHz
CI/O    I/O pin capacitance                                  8  pF

Notes to tables:

(1) See the Operating Requirements for Altera Devices Data Sheet.

(2) Minimum DC input voltage is 0.5 V. During transitions, the inputs may undershoot to 2.0 V or overshoot to

       5.75 V for input currents less than 100 mA and periods shorter than 20 ns.

(3) All pins, including dedicated inputs, I/O pins, and JTAG pins, may be driven before VCCINT and VCCIO are
       powered.

(4) These values are specified under the recommended operating conditions, as shown in Table 13 on page 23.

(5) The parameter is measured with 50% of the outputs each sourcing the specified current. The IOH parameter refers
       to highlevel TTL or CMOS output current.

(6) The parameter is measured with 50% of the outputs each sinking the specified current. The IOL parameter refers to
       lowlevel TTL, PCI, or CMOS output current.

(7) This value is specified during normal device operation. During power-up, the maximum leakage current is

      300 A.

(8) This pullup exists while devices are programmed insystem and in unprogrammed devices during powerup.
(9) Capacitance is measured at 25 C and is sampletested only. The OE1 pin (highvoltage pin during programming)

       has a maximum capacitance of 20 pF.
(10) The POR time for all MAX 3000A devices does not exceed 100 s. The sufficient VCCINT voltage level for POR is

       3.0 V. The device is fully initialized within the POR time after VCCINT reaches the sufficient POR voltage level.
(11) These devices support in-system programming for 40 to 100 C. For in-system programming support between 40

       and 0 C, contact Altera Applications.

                               Figure 9 shows the typical output drive characteristics of MAX 3000A
                               devices.

24                                                           Altera Corporation
                                             MAX 3000A Programmable Logic Device Family Data Sheet

                    Figure 9. Output Drive Characteristics of MAX 3000A Devices
                              3.3 V

                                                          150

                                                                             IOL

                                           100           VCCINT = 3.3 V
                                                         VCCIO = 3.3 V
                    Typical IO                           Temperature = 25 OC
                    Output
                    Current (mA)

                                            50

                                                                          IOH

                                             0     1  2       3                4
                                                0
                                                   VO Output Voltage (V)
                       2.5 V
                                                      IOL
                                          150
                                                      VCCINT = 3.3 V
                                          100         VCCIO = 2.5 V
                                                      Temperature = 25 OC
                    Typical IO
                    Output
                    Current (mA)

                                            50

                                                         IOH

                    0                           0  1  2       3                4

                                                   VO Output Voltage (V)

Power               Because MAX 3000A devices can be used in a mixedvoltage
Sequencing &        environment, they have been designed specifically to tolerate any possible
HotSocketing       powerup sequence. The VCCIO and VCCINT power planes can be
                    powered in any order.

                    Signals can be driven into MAX 3000A devices before and during
                    power-up without damaging the device. In addition, MAX 3000A devices
                    do not drive out during power-up. Once operating conditions are
                    reached, MAX 3000A devices operate as specified by the user.

Altera Corporation                                                                25
MAX 3000A Programmable Logic Device Family Data Sheet

Timing Model          MAX 3000A device timing can be analyzed with the Altera software, with
                      a variety of popular industrystandard EDA simulators and timing
                      analyzers, or with the timing model shown in Figure 10. MAX 3000A
                      devices have predictable internal delays that enable the designer to
                      determine the worstcase timing of any design. The software provides
                      timing simulation, pointtopoint delay prediction, and detailed timing
                      analysis for devicewide performance evaluation.

Figure 10. MAX 3000A Timing Model

    Input             Internal Output       Parallel   Register  Output
    Delay              Enable Delay    Expander Delay
                                                        Delay    Delay
     tIN                     t IOE           t PEXP
                                                        t SU     t OD1
               PIA     Global Control                   tH       t OD2
              Delay         Delay                       t PRE    t OD3
               t PIA        t GLOB                      t CLR    t XZ
                                                        t RD     t Z X1
                         Logic Array                    t COMB   t Z X2
                            Delay                                t Z X3
                             t LAD
                                                                          I/O
                           Register                                      Delay
                       Control Delay
                                                                          tI O
                             t LAC
                             tIC
                             t EN

                           Shared
                      Expander Delay

                            t SEXP

                      The timing characteristics of any signal path can be derived from the
                      timing model and parameters of a particular device. External timing
                      parameters, which represent pintopin timing delays, can be calculated
                      as the sum of internal parameters. Figure 11 shows the timing relationship
                      between internal and external delay parameters.

26                                                               Altera Corporation
                                                        MAX 3000A Programmable Logic Device Family Data Sheet

Figure 11. MAX 3000A Switching Waveforms

tR & tF < 2 ns. Inputs are  Input Pin               Combinatorial Mode
driven at 3 V for a logic     I/O Pin
high and 0 V for a logic                                                 tIN
low. All timing
characteristics are                                                       tIO
measured at 1.5 V.                                                                      tPIA

                                      PIA Delay                                               tSEXP
                                                                                                               tLAC , tLAD
                            Shared Expander                                                                             tPEXP
                                            Delay                                                                               tCOMB
                                                                                                                                                    tOD
                                    Logic Array
                                             Input

                            Parallel Expander
                                            Delay

                                    Logic Array
                                          Output

                                     Output Pin

                                                    Global Clock Mode

                            Global                  tR               tCH                      tCL         tF

                            Clock Pin

                            Global Clock                tIN
                                                                  tGLOB

                            at Register

                                                        tSU tH

                                  Data or Enable
                            (Logic Array Output)

                                                    Array Clock Mode

                                                    tR               tACH                     tACL        tF

                            Input or I/O Pin
                                                                tIN

                                                                tIO
                             Clock into PIA

                            Clock into                               tPIA

                            Logic Array

                                      Clock at                             tIC
                                     Register
                                                                           tSU                tH
                                   Data from
                                  Logic Array                              tRD                      tPIA      tCLR , tPRE       tPIA
                                                                                                                           tOD
                            Register to PIA                                                         tOD
                              to Logic Array

                            Register Output
                                         to Pin

Altera Corporation                                                                                                                                       27
MAX 3000A Programmable Logic Device Family Data Sheet

                                   Tables 16 through 23 show EPM3032A, EPM3064A, EPM3128A,
                                   EPM3256A, and EPM3512A timing information.

Table 16. EPM3032A External Timing Parameters Note (1)

Symbol         Parameter        Conditions                    Speed Grade                            Unit
                                                                    7                10
tPD1    Input to non           C1 = 35 pF        4                             Min Max
        registered output       (2)         Min Max           Min Max
tPD2                                                                                          10 ns
                                                         4.5                7.5
tSU
        I/O input to non       C1 = 35 pF         4.5               7.5                10 ns
tH
tCO1    registered output       (2)

tCH     Global clock setup (2)              2.9               4.7                6.3        ns
tCL     time
tASU
tAH     Global clock hold time (2)          0.0               0.0                0.0        ns
tACO1
        Global clock to output C1 = 35 pF   1.0    3.0        1.0    5.0         1.0    6.7 ns
tACH
tACL    delay
tCPPW
        Global clock high time              2.0               3.0                4.0        ns
tCNT
        Global clock low time               2.0               3.0                4.0        ns
fCNT
        Array clock setup time (2)          1.6               2.5                3.6        ns
tACNT
        Array clock hold time (2)           0.3               0.5                0.5        ns
fACNT
        Array clock to output C1 = 35 pF    1.0    4.3        1.0    7.2         1.0    9.4 ns

        delay                   (2)

        Array clock high time               2.0               3.0                4.0        ns
                                            2.0               3.0
        Array clock low time                2.0               3.0                4.0        ns

        Minimum pulse width (3)                                                  4.0        ns

        for clear and preset

        Minimum global clock (2)                   4.4               7.2                9.7 ns
        period

        Maximum internal        (2), (4)    227.3             138.9              103.1      MHz

        global clock frequency

        Minimum array clock (2)                    4.4               7.2                9.7 ns
        period

        Maximum internal        (2), (4)    227.3             138.9              103.1      MHz

        array clock frequency

28                                                                               Altera Corporation
                                      MAX 3000A Programmable Logic Device Family Data Sheet

Table 17. EPM3032A Internal Timing Parameters (Part 1 of 2) Note (1)

Symbol  Parameter                     Conditions                Speed Grade              Unit

                                                       4             7            10

                                                  Min Max Min Max Min Max

tIN     Input pad and buffer delay                         0.7            1.2            1.5 ns
tIO
        I/O input pad and buffer                           0.7            1.2            1.5 ns
tSEXP   delay
tPEXP
tLAD    Shared expander delay                              1.9            3.1            4.0 ns
tLAC
tIOE    Parallel expander delay                            0.5            0.8            1.0 ns
tOD1
        Logic array delay                                  1.5            2.5            3.3 ns
tOD2
        Logic control array delay                          0.6            1.0            1.2 ns
tOD3
        Internal output enable delay                       0.0            0.0            0.0 ns
tZX1
        Output buffer and pad         C1 = 35 pF           0.8            1.3            1.8 ns
tZX2    delay, slow slew rate = off   C1 = 35 pF
        VCCIO = 3.3 V                 C1 = 35 pF           1.3            1.8            2.3 ns
tZX3    Output buffer and pad         C1 = 35 pF
        delay, slow slew rate = off   C1 = 35 pF           5.8            6.3            6.8 ns
tXZ     VCCIO = 2.5 V                 C1 = 35 pF
tSU     Output buffer and pad         C1 = 5 pF            4.0            4.0            5.0 ns
tH      delay, slow slew rate = on
tRD     VCCIO = 2.5 V or 3.3 V                             4.5            4.5            5.5 ns
tCOMB   Output buffer enable delay,
tIC     slow slew rate = off                               9.0            9.0       10.0 ns
tEN     VCCIO = 3.3 V
tGLOB   Output buffer enable delay,                        4.0            4.0            5.0 ns
tPRE    slow slew rate = off
tCLR    VCCIO = 2.5 V
        Output buffer enable delay,
        slow slew rate = on
        VCCIO = 2.5 V or 3.3 V
        Output buffer disable delay

        Register setup time                       1.3           2.0            2.8       ns

        Register hold time                        0.6           1.0            1.3       ns

        Register delay                                     0.7            1.2            1.5 ns

        Combinatorial delay                                0.6            1.0            1.3 ns

        Array clock delay                                  1.2            2.0            2.5 ns

        Register enable time                               0.6            1.0            1.2 ns

        Global control delay                               0.8            1.3            1.9 ns

        Register preset time                               1.2            1.9            2.6 ns

        Register clear time                                1.2            1.9            2.6 ns

Altera Corporation                                                                               29
MAX 3000A Programmable Logic Device Family Data Sheet

Table 17. EPM3032A Internal Timing Parameters (Part 2 of 2) Note (1)

Symbol          Parameter          Conditions                       Speed Grade                      Unit

                                 (2)                       4              7             10
                                 (5)
                                                    Min Max Min Max Min Max

tPIA    PIA delay                                              0.9             1.5             2.1 ns

tLPA    Lowpower adder                                        2.5             4.0             5.0 ns

Table 18. EPM3064A External Timing Parameters Note (1)

Symbol          Parameter        Conditions                         Speed Grade                      Unit
                                                                          7
                                                         4                              10          ns
                                                                    Min Max          Min Max
                                                    Min Max                                           ns
                                                                                7.5            10.0
tPD1    Input to nonregistered C1 = 35 pF (2)                 4.5                                    ns
                                                                                                      ns
tPD2    output                                                                                        ns
                                                                                                      ns
tSU     I/O input to nonregistered C1 = 35 pF (2)             4.5             7.5          10.0      ns
tH                                                                                                    ns
tCO1    output                                                                                        ns
tCH                                                                                                   ns
tCL     Global clock setup time (2)                 2.8             4.7              6.2              ns
tASU                                                                                                  ns
tAH     Global clock hold time   (2)                0.0             0.0              0.0              ns
tACO1
tACH    Global clock to output delay C1 = 35 pF     1.0 3.1         1.0 5.1 1.0 7.0                   ns
tACL
tCPPW   Global clock high time                      2.0             3.0              4.0             MHz

tCNT    Global clock low time                       2.0             3.0              4.0              ns
                                                                                                     MHz
fCNT    Array clock setup time   (2)                1.6             2.6              3.6

tACNT   Array clock hold time    (2)                0.3             0.4              0.6
fACNT
        Array clock to output delay C1 = 35 pF (2) 1.0 4.3          1.0 7.2 1.0 9.6

        Array clock high time                       2.0             3.0              4.0

        Array clock low time                        2.0             3.0              4.0

        Minimum pulse width for (3)                 2.0             3.0              4.0

        clear and preset

        Minimum global clock     (2)                           4.5             7.4          10.0

        period

        Maximum internal global  (2), (4)           222.2           135.1            100.0
        clock frequency

        Minimum array clock period (2)                         4.5             7.4          10.0

        Maximum internal array   (2), (4)           222.2           135.1            100.0
        clock frequency

30                                                                                   Altera Corporation
                                      MAX 3000A Programmable Logic Device Family Data Sheet

Table 19. EPM3064A Internal Timing Parameters (Part 1 of 2) Note (1)

Symbol  Parameter                     Conditions                Speed Grade              Unit

                                                       4             7            10

                                                  Min Max Min Max Min Max

tIN     Input pad and buffer delay                         0.6            1.1            1.4 ns
tIO
        I/O input pad and buffer                           0.6            1.1            1.4 ns
tSEXP   delay
tPEXP
tLAD    Shared expander delay                              1.8            3.0            3.9 ns
tLAC
tIOE    Parallel expander delay                            0.4            0.7            0.9 ns
tOD1
        Logic array delay                                  1.5            2.5            3.2 ns
tOD2
        Logic control array delay                          0.6            1.0            1.2 ns
tOD3
        Internal output enable delay                       0.0            0.0            0.0 ns
tZX1
        Output buffer and pad         C1 = 35 pF           0.8            1.3            1.8 ns
tZX2    delay, slow slew rate = off   C1 = 35 pF
        VCCIO = 3.3 V                 C1 = 35 pF           1.3            1.8            2.3 ns
tZX3    Output buffer and pad         C1 = 35 pF
        delay, slow slew rate = off   C1 = 35 pF           5.8            6.3            6.8 ns
tXZ     VCCIO = 2.5 V                 C1 = 35 pF
tSU     Output buffer and pad         C1 = 5 pF            4.0            4.0            5.0 ns
tH      delay, slow slew rate = on
tRD     VCCIO = 2.5 V or 3.3 V                             4.5            4.5            5.5 ns
tCOMB   Output buffer enable delay,
tIC     slow slew rate = off                               9.0            9.0       10.0 ns
tEN     VCCIO = 3.3 V
tGLOB   Output buffer enable delay,                        4.0            4.0            5.0 ns
tPRE    slow slew rate = off
        VCCIO = 2.5 V
        Output buffer enable delay,
        slow slew rate = on
        VCCIO = 2.5 V or 3.3 V
        Output buffer disable delay

        Register setup time                       1.3           2.0            2.9       ns

        Register hold time                        0.6           1.0            1.3       ns

        Register delay                                     0.7            1.2            1.6 ns

        Combinatorial delay                                0.6            0.9            1.3 ns

        Array clock delay                                  1.2            1.9            2.5 ns

        Register enable time                               0.6            1.0            1.2 ns

        Global control delay                               1.0            1.5            2.2 ns

        Register preset time                               1.3            2.1            2.9 ns

Altera Corporation                                                                       31
MAX 3000A Programmable Logic Device Family Data Sheet

Table 19. EPM3064A Internal Timing Parameters (Part 2 of 2) Note (1)

Symbol          Parameter              Conditions                     Speed Grade             Unit

                                     (2)               4             7                 10
                                     (5)
                                                   Min Max Min Max Min Max

tCLR    Register clear time                                 1.3           2.1                 2.9 ns

tPIA    PIA delay                                           1.0           1.7                 2.3 ns

tLPA    Lowpower adder                                     3.5           4.0                 5.0 ns

Table 20. EPM3128A External Timing Parameters Note (1)

Symbol         Parameter        Conditions                  Speed Grade                                Unit
                                                                  7                    10
                                                   5                              Min Max
                                                            Min Max
                                            Min Max                                             10 ns
                                                                          7.5
tPD1    Input to non           C1 = 35 pF             5.0

        registered output       (2)

tPD2    I/O input to non       C1 = 35 pF             5.0            7.5                     10 ns

        registered output       (2)

tSU     Global clock setup (2)              3.3                  4.9               6.6        ns

        time

tH      Global clock hold time (2)          0.0                  0.0               0.0        ns

tCO1    Global clock to output C1 = 35 pF 1.0          3.4       1.0  5.0          1.0        6.6 ns

        delay

tCH     Global clock high time              2.0                  3.0               4.0        ns

tCL     Global clock low time               2.0                  3.0               4.0        ns

tASU    Array clock setup time (2)          1.8                  2.8               3.8        ns

tAH     Array clock hold time (2)           0.2                  0.3               0.4        ns

tACO1 Array clock to output C1 = 35 pF 1.0             4.9       1.0  7.1          1.0        9.4 ns

        delay                   (2)

tACH    Array clock high time               2.0                  3.0               4.0        ns
                                                                 3.0
tACL    Array clock low time                2.0                  3.0               4.0        ns

tCPPW Minimum pulse width (3)               2.0                                    4.0        ns

        for clear and preset

tCNT    Minimum global clock (2)                       5.2            7.7                10.2 ns

        period

fCNT    Maximum internal        (2), (4)    192.3           129.9                  98.0       MHz

        global clock frequency

tACNT Minimum array clock (2)                          5.2            7.7                10.2 ns

        period

32                                                                                 Altera Corporation
                                              MAX 3000A Programmable Logic Device Family Data Sheet

Table 20. EPM3128A External Timing Parameters Note (1)

Symbol  Parameter                 Conditions                Speed Grade                   Unit
                                                                  7
                                                     5                              10
                                               Min Max      Min Max
                                                                               Min Max
                                              192.3        129.9
fACNT   Maximum internal         (2), (4)                                      98.0       MHz

        array clock frequency

Table 21. EPM3128A Internal Timing Parameters (Part 1 of 2) Note (1)

Symbol  Parameter                          Conditions           Speed Grade               Unit

                                                       5             7             10

                                                       Min Max Min Max Min Max

tIN     Input pad and buffer delay                         0.7            1.0             1.4 ns
tIO
tSEXP   I/O input pad and buffer                           0.7            1.0             1.4 ns
tPEXP   delay
tLAD
tLAC    Shared expander delay                              2.0            2.9             3.8 ns
tIOE
tOD1    Parallel expander delay                            0.4            0.7             0.9 ns

tOD2    Logic array delay                                  1.6            2.4             3.1 ns

tOD3    Logic control array delay                          0.7            1.0             1.3 ns

tZX1    Internal output enable delay                       0.0            0.0             0.0 ns

tZX2    Output buffer and pad         C1 = 35 pF           0.8            1.2             1.6 ns
        delay, slow slew rate = off   C1 = 35 pF
tZX3    VCCIO = 3.3 V                 C1 = 35 pF           1.3            1.7             2.1 ns
        Output buffer and pad         C1 = 35 pF
tXZ     delay, slow slew rate = off   C1 = 35 pF           5.8            6.2             6.6 ns
        VCCIO = 2.5 V                 C1 = 35 pF
        Output buffer and pad         C1 = 5 pF            4.0            4.0             5.0 ns
        delay, slow slew rate = on
        VCCIO = 2.5 V or 3.3 V                             4.5            4.5             5.5 ns
        Output buffer enable delay,
        slow slew rate = off                               9.0            9.0             10.0 ns
        VCCIO = 3.3 V
        Output buffer enable delay,                        4.0            4.0             5.0 ns
        slow slew rate = off
        VCCIO = 2.5 V
        Output buffer enable delay,
        slow slew rate = on
        VCCIO = 2.5 V or 3.3 V
        Output buffer disable delay

Altera Corporation                                                                        33
MAX 3000A Programmable Logic Device Family Data Sheet

Table 21. EPM3128A Internal Timing Parameters (Part 2 of 2) Note (1)

Symbol         Parameter           Conditions                      Speed Grade             Unit

                                 (2)                     5             7            10
                                 (5)
                                                    Min Max Min Max Min Max

tSU     Register setup time                         1.4            2.1           2.9       ns
tH      Register hold time
tRD     Register delay                              0.6            1.0           1.3       ns
tCOMB   Combinatorial delay
tIC     Array clock delay                                     0.8           1.2            1.6 ns
tEN     Register enable time
tGLOB   Global control delay                                  0.5           0.9            1.3 ns
tPRE    Register preset time
tCLR    Register clear time                                   1.2           1.7            2.2 ns
tPIA    PIA delay
tLPA    Lowpower adder                                       0.7           1.0            1.3 ns

                                                              1.1           1.6            2.0 ns

                                                              1.4           2.0            2.7 ns

                                                              1.4           2.0            2.7 ns

                                                              1.4           2.0            2.6 ns

                                                              4.0           4.0            5.0 ns

Table 22. EPM3256A External Timing Parameters Note (1)

Symbol          Parameter        Conditions                        Speed Grade             Unit

                                                              7                 10

                                                    Min            Max      Min       Max

tPD1    Input to nonregistered  C1 = 35 pF (2)                    7.5                10   ns
        output
tPD2
        I/O input to nonregistered C1 = 35 pF (2)                 7.5                10   ns
tSU
tH      output
tCO1
        Global clock setup time (2)                      5.2                6.9            ns
tCH
tCL     Global clock hold time   (2)                     0.0                0.0            ns
tASU
tAH     Global clock to output   C1 = 35 pF              1.0       4.8      1.0       6.4  ns
tACO1
tACH    delay
tACL
tCPPW   Global clock high time                           3.0                4.0            ns

        Global clock low time                            3.0                4.0            ns

        Array clock setup time   (2)                     2.7                3.6            ns

        Array clock hold time    (2)                     0.3                0.5            ns

        Array clock to output delay C1 = 35 pF (2) 1.0             7.3      1.0       9.7  ns

        Array clock high time                            3.0                4.0            ns

        Array clock low time                             3.0                4.0            ns

        Minimum pulse width for (3)                      3.0                4.0            ns

        clear and preset

34                                                                               Altera Corporation
                                                MAX 3000A Programmable Logic Device Family Data Sheet

Table 22. EPM3256A External Timing Parameters Note (1)

Symbol              Parameter           Conditions                   Speed Grade                  Unit

                                                                 7                  10           ns
                                                                                                  MHz
                                                            Min      Max       Min          Max    ns
                                                                                                  MHz
tCNT    Minimum global clock          (2)                            7.9                    10.5
fCNT    period                        (2), (4)
tACNT   Maximum internal global       (2)             126.6                    95.2
fACNT   clock frequency               (2), (4)
        Minimum array clock                                          7.9                    10.5
        period
        Maximum internal array                        126.6                    95.2
        clock frequency

Table 23. EPM3256A Internal Timing Parameters (Part 1 of 2) Note (1)

Symbol              Parameter                   Conditions                Speed Grade             Unit

                                                                     7                10

                                                                 Min Max Min Max

tIN     Input pad and buffer delay                                        0.9               1.2   ns
tIO
tSEXP   I/O input pad and buffer delay                                    0.9               1.2   ns
tPEXP
tLAD    Shared expander delay                                             2.8               3.7   ns
tLAC
tIOE    Parallel expander delay                                           0.5               0.6   ns
tOD1
        Logic array delay                                                 2.2               2.8   ns
tOD2
        Logic control array delay                                         1.0               1.3   ns
tOD3
        Internal output enable delay                                      0.0               0.0   ns
tZX1
        Output buffer and pad delay,      C1 = 35 pF                      1.2               1.6   ns
tZX2    slow slew rate = off              C1 = 35 pF
        VCCIO = 3.3 V                     C1 = 35 pF                      1.7               2.1   ns
        Output buffer and pad delay,      C1 = 35 pF
        slow slew rate = off              C1 = 35 pF                      6.2               6.6   ns
        VCCIO = 2.5 V
        Output buffer and pad delay,                                      4.0               5.0   ns
        slow slew rate = on
        VCCIO = 2.5 V or 3.3 V                                            4.5               5.5   ns
        Output buffer enable delay, slow
        slew rate = off VCCIO = 3.3 V
        Output buffer enable delay, slow
        slew rate = off VCCIO = 2.5 V

Altera Corporation                                                                                    35
MAX 3000A Programmable Logic Device Family Data Sheet

Table 23. EPM3256A Internal Timing Parameters (Part 2 of 2) Note (1)

Symbol             Parameter                  Conditions                Speed Grade             Unit

                                                                    7               10

                                                               Min Max Min Max

tZX3    Output buffer enable delay, slow C1 = 35 pF                     9.0               10.0  ns
        slew rate = on
tXZ
tSU     VCCIO = 2.5 V or 3.3 V           C1 = 5 pF                      4.0               5.0   ns
tH      Output buffer disable delay
tRD
tCOMB   Register setup time                                    2.1           2.9                ns
tIC
tEN     Register hold time                                     0.9           1.2                ns
tGLOB
tPRE    Register delay                                                  1.2               1.6   ns
tCLR
tPIA    Combinatorial delay                                             0.8               1.2   ns
tLPA
        Array clock delay                                               1.6               2.1   ns

        Register enable time                                            1.0               1.3   ns

        Global control delay                                            1.5               2.0   ns

        Register preset time                                            2.3               3.0   ns

        Register clear time                                             2.3               3.0   ns

        PIA delay                        (2)                            2.4               3.2   ns

        Lowpower adder                  (5)                            4.0               5.0   ns

Table 24. EPM3512A External Timing Parameters Note (1)

Symbol             Parameter             Conditions                 Speed Grade                 Unit

                                                               -7                 -10

                                                          Min Max Min Max

tPD1    Input to non-registered output C1 = 35 pF (2)               7.5                10.0     ns
tPD2
        I/O input to non-registered      C1 = 35 pF (2)             7.5                10.0     ns
tSU
tH      output
tFSU
        Global clock setup time          (2)              5.6                7.6                ns
tFH
        Global clock hold time           (2)              0.0                0.0                ns
tCO1
tCH     Global clock setup time of fast                   3.0                3.0                ns
tCL
tASU    input

        Global clock hold time of fast                    0.0                0.0                ns
        input

        Global clock to output delay C1 = 35 pF           1.0       4.7      1.0       6.3      ns

        Global clock high time                            3.0                4.0                ns

        Global clock low time                             3.0                4.0                ns

        Array clock setup time           (2)              2.5                3.5                ns

36                                                                                   Altera Corporation
                                             MAX 3000A Programmable Logic Device Family Data Sheet

Table 24. EPM3512A External Timing Parameters Note (1)

Symbol              Parameter           Conditions              Speed Grade              Unit

                                                            -7               -10          ns
                                                                                          ns
                                                    Min Max Min Max                       ns
                                                                                          ns
tAH     Array clock hold time           (2)         0.2               0.3                 ns
tACO1
tACH    Array clock to output delay     C1 = 35 pF (2) 1.0      7.8   1.0         10.4    ns
tACL                                                                                     MHz
tCPPW   Array clock high time                       3.0               4.0
                                                                                          ns
tCNT    Array clock low time                        3.0               4.0                MHz
fCNT
        Minimum pulse width for clear (3)           3.0               4.0
tACNT
fACNT   and preset

        Minimum global clock period (2)                         8.6                11.5
                                                                      87.0
        Maximum internal global clock (2), (4)      116.3

        frequency

        Minimum array clock period (2)                          8.6                11.5
                                                                      87.0
        Maximum internal array clock (2), (4)       116.3
        frequency

Table 25. EPM3512A Internal Timing Parameters (Part 1 of 2) Note (1)

Symbol              Parameter           Conditions              Speed Grade              Unit

                                                            -7               -10

                                                    Min Max Min Max

tIN     Input pad and buffer delay                              0.7               0.9    ns
tIO     I/O input pad and buffer delay
tFIN    Fast input delay                                        0.7               0.9    ns
tSEXP   Shared expander delay
tPEXP   Parallel expander delay                                 3.1               3.6    ns
tLAD    Logic array delay
tLAC    Logic control array delay                               2.7               3.5    ns
tIOE    Internal output enable delay
tOD1    Output buffer and pad delay,                            0.4               0.5    ns
        slow slew rate = off
tOD2    VCCIO = 3.3 V                                           2.2               2.8    ns
        Output buffer and pad delay,
        slow slew rate = off                                    1.0               1.3    ns
        VCCIO = 2.5 V
                                                                0.0               0.0    ns

                                        C1 = 35 pF              1.0               1.5    ns
                                        C1 = 35 pF
                                                                1.5               2.0    ns

Altera Corporation                                                                             37
MAX 3000A Programmable Logic Device Family Data Sheet

Table 25. EPM3512A Internal Timing Parameters (Part 2 of 2) Note (1)

Symbol             Parameter               Conditions           Speed Grade             Unit

                                                            -7               -10

                                                       Min Max Min Max

tOD3    Output buffer and pad delay,       C1 = 35 pF           6.0               6.5   ns
        slow slew rate = on                C1 = 35 pF
tZX1    VCCIO = 2.5 V or 3.3 V             C1 = 35 pF           4.0               5.0   ns
        Output buffer enable delay,        C1 = 35 pF
tZX2    slow slew rate = off               C1 = 5 pF            4.5               5.5   ns
        VCCIO = 3.3 V
tZX3    Output buffer enable delay,                             9.0               10.0  ns
        slow slew rate = off
tXZ     VCCIO = 2.5 V                                           4.0               5.0   ns
tSU     Output buffer enable delay,
tH      slow slew rate = on
tFSU    VCCIO = 3.3 V
tFH     Output buffer disable delay
tRD
tCOMB   Register setup time                            2.1            3.0               ns
tIC
tEN     Register hold time                             0.6            0.8               ns
tGLOB
tPRE    Register setup time of fast input              1.6            1.6               ns
tCLR
tPIA    Register hold time of fast input               1.4            1.4               ns
tLPA
        Register delay                                          1.3               1.7   ns

        Combinatorial delay                                     0.6               0.8   ns

        Array clock delay                                       1.8               2.3   ns

        Register enable time                                    1.0               1.3   ns

        Global control delay                                    1.7               2.2   ns

        Register preset time                                    1.0               1.4   ns

        Register clear time                                     1.0               1.4   ns

        PIA delay                          (2)                  3.0               4.0   ns

        Low-power adder                    (5)                  4.5               5.0   ns

Notes to tables:

(1) These values are specified under the recommended operating conditions, as shown in Table 13 on page 23. See

       Figure 11 on page 27 for more information on switching waveforms.

(2) These values are specified for a PIA fanout of one LAB (16 macrocells). For each additional LAB fanout in these

       devices, add an additional 0.1 ns to the PIA timing value.

(3) This minimum pulse width for preset and clear applies for both global clear and array controls. The tLPA parameter
       must be added to this minimum width if the clear or reset signal incorporates the tLAD parameter into the signal
       path.

(4) These parameters are measured with a 16bit loadable, enabled, up/down counter programmed into each LAB.

(5) The tLPA parameter must be added to the tLAD, tLAC, tIC, tEN, tSEXP, tACL, and tCPPW parameters for macrocells
       running in lowpower mode.

38                                                                           Altera Corporation
                              MAX 3000A Programmable Logic Device Family Data Sheet

Power               Supply power (P) versus frequency (fMAX, in MHz) for MAX 3000A
Consumption         devices is calculated with the following equation:

Altera Corporation  P = PINT + PIO = ICCINT VCC + PIO

                    The PIO value, which depends on the device output load characteristics
                    and switching frequency, can be calculated using the guidelines given in
                    Application Note 74 (Evaluating Power for Altera Devices).

                    The ICCINT value depends on the switching frequency and the application
                    logic. The ICCINT value is calculated with the following equation:

                    ICCINT =

                    (A MCTON) + [B (MCDEV MCTON)] + (C MCUSED fMAX togLC)

                    The parameters in the ICCINT equation are:

                    MCTON = Number of macrocells with the Turbo BitTM option turned
                                       on, as reported in the Quartus II or MAX+PLUS II Report

                              File (.rpt)

                    MCDEV = Number of macrocells in the device
                    MCUSED = Total number of macrocells in the design, as reported in

                                       the RPT File

                    fMAX      = Highest clock frequency to the device
                    togLC     = Average percentage of logic cells toggling at each clock

                                  (typically 12.5%)

                    A, B, C = Constants (shown in Table 26)

                    Table 26. MAX 3000A ICC Equation Constants

                               Device      A                    B       C

                           EPM3032A        0.71                 0.30  0.014
                           EPM3064A                                   0.014
                           EPM3128A        0.71                 0.30  0.014
                           EPM3256A                                   0.014
                           EPM3512A        0.71                 0.30  0.014

                                           0.71                 0.30

                                           0.71                 0.30

                    The ICCINT calculation provides an ICC estimate based on typical
                    conditions using a pattern of a 16bit, loadable, enabled, up/down

                    counter in each LAB with no output load. Actual ICC should be verified
                    during operation because this measurement is sensitive to the actual

                    pattern in the device and the environmental operating conditions.

                    Figures 12 and 13 show the typical supply current versus frequency for
                    MAX 3000A devices.

                                                                                          39
MAX 3000A Programmable Logic Device Family Data Sheet

Figure 12. ICC vs. Frequency for MAX 3000A Devices

EPM3032A                                                                EPM3064A

             40                                                                   80

             35                VCC = 3.3 V                   227.3 MHz            70                   VCC = 3.3 V                        222.2 MHz
                                                                                                       Room Temperature
                               Room Temperature

             30                                                                   60

             25                                  High Speed                                     50                            High Speed

Typical ICC  20                                  144.9 MHz              Typical ICC 40
Active (mA)                                                             Active (mA)

             15                                                                                 30

             10                                                                   20                               125.0 MHz

                                            Low Power                                                      Low Power

             5                                                                    10

                            0  50  100           150   200   250                                    0  50  100           150  200         250

                                   Frequency (MHz)                                                         Frequency (MHz)

EPM3128A

             160

             140               VCC = 3.3 V

                               Room Temperature        192.3 MHz

             120

                       100                       High Speed

Typical ICC                             108.7 MHz
Active (mA) 80
                                   Low Power
                        60

                        40

                        20

                            0  50  100           150   200   250

                                   Frequency (MHz)

40                                                                                                                       Altera Corporation
                                                   MAX 3000A Programmable Logic Device Family Data Sheet

Figure 13. ICC vs. Frequency for MAX 3000A Devices

EPM3256A                                                      EPM3512A

          300                                                                       600  VCC = 3.3 V
                                                                                         Room Temperature
                   VCC = 3.3 V                                                      500
          250 Room Temperature
                                                                                    400
                                                   172.4 MHz
                                                              Typical ICC
                                                              Active (mA) 300                                          116.3 MHz

                      200              High Speed

Typical ICC                                                                                                High Speed
Active (mA) 150

          100                     102.0 MHz                                                                76.3 MHz

                                                              200

                                 Low Power                                               Low Power

          50                                                  100

                           0  50  100       150    200                                   0 20  40  60      80  100 120 140

                                  Frequency (MHz)                                                  Frequency (MHz)

Altera Corporation                                                                                                                41
MAX 3000A Programmable Logic Device Family Data Sheet

Device             See the Altera web site (http://www.altera.com) or the Altera Digital
PinOuts           Library for pinout information.

                   Figures 14 through 18 show the package pinout diagrams for
                   MAX 3000A devices.

Figure 14. 44Pin PLCC/TQFP Package PinOut Diagram

   Package outlines not drawn to scale.

                   I/O                                                                                                                                                                             Pin 34
                       I/O
                            I/O
                                 VCC
                                      INPUT/OE2/GCLK2
                                           INPUT/GCLRn
                                                INPUT/OE1
                                                     INPUT/GCLK1
                                                          GND
                                                              I/O
                                                                   I/O
                                                                                                                                          I/O
                                                                                                                                               I/O
                                                                                                                                                     I/O
                                                                                                                                                          VCC
                                                                                                                                                               INPUT/OE2/GCLK2
                                                                                                                                                                    INPUT/GCLRn
                                                                                                                                                                          INPUT/OE1
                                                                                                                                                                               INPUT/GCLK1
                                                                                                                                                                                    GND
                                                                                                                                                                                         I/O
                                                                                                                                                                                              I/O
                                                                       Pin 1
                   6 5 4 3 2 1 44 43 42 41 40
                                                                  I/O/TDI
     I/O/TDI 7     EPM3032A                          39 I/O             I/O   EPM3032A                                                                                                                    I/O
           I/O 8   EPM3064A                          38 I/O/TDO         I/O   EPM3064A                                                                                                                    I/O/TDO
           I/O 9                                     37 I/O                                                                                                                                               I/O
                                                     36 GND          GND      44-Pin TQFP                                                                                                                 GND
        GND 10                                       35 VCC             I/O                                                                                                                               VCC
           I/O 11                                    34 I/O             I/O                                                                                                                               I/O
           I/O 12                                    33 I/O                                                                                                                                               I/O
                                                     32 I/O/TCK  I/O/TMS                                                                                                                                  I/O/TCK
    I/O/TMS 13                                       31 I/O             I/O                                                                                                                               I/O
           I/O 14                                    30 GND                                                                                                                                               GND
                                                     29 I/O          VCC                                                                                                                                  I/O
        VCC 15                                                          I/O
           I/O 16                                                                                                                                                                                  Pin 23
                                                                     GND
        GND 17
                                                                     Pin 12
                   18 19 20 21 22 23 24 25 26 27 28

                   I/O
                       I/O
                            I/O
                                 I/O
                                      GND
                                           VCC
                                                I/O
                                                     I/O
                                                          I/O
                                                              I/O
                                                                   I/O
                                                                                                                                          I/O
                                                                                                                                               I/O
                                                                                                                                                     I/O
                                                                                                                                                          I/O
                                                                                                                                                               GND
                                                                                                                                                                    VCC
                                                                                                                                                                          I/O
                                                                                                                                                                               I/O
                                                                                                                                                                                    I/O
                                                                                                                                                                                         I/O
                                                                                                                                                                                              I/O

                   44-Pin PLCC

42                                                                                         Altera Corporation
                            MAX 3000A Programmable Logic Device Family Data Sheet

Figure 15. 100Pin TQFP Package PinOut Diagram                                      Pin 76

   Package outline not drawn to scale.
                                                      Pin 1

                            EPM3064A
                            EPM3128A

                                                      Pin 26                         Pin 51
                                                                                         Pin 109
Figure 16. 144Pin TQFP Package PinOut Diagram

  Package outline not drawn to scale.

                                                                 Indicates location
                                                                 of Pin 1

                                                  Pin 1

                            EPM3128A
                            EPM3256A

                    Pin 37                                                           Pin 73

Altera Corporation                                                                                43
MAX 3000A Programmable Logic Device Family Data Sheet  Pin 157

Figure 17. 208Pin PQFP Package PinOut Diagram

  Package outline not drawn to scale.

                                           Pin 1

            EPM3256A
            EPM3512A

    Pin 53                                             Pin 105

44                                                              Altera Corporation
                              MAX 3000A Programmable Logic Device Family Data Sheet

Figure 18. 256-Pin FineLine BGA Package Pin-Out Diagram

  Package outline not drawn to scale.

                                                         A1 Ball
                                                         Pad Corner

Indicates          EPM3512A                             A
Location of                                             B
Ball A1                                                 C
                                                         D
Revision                                                 E
History                                                  F
                                                         G
                                                         H
                                                         J
                                                         K
                                                         L
                                                         M
                                                         N
                                                         P
                                                         R
                                                         T

                                                                 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1

                    The information contained in the MAX 3000A Programmable Logic Device
                    Data Sheet version 3.5 supersedes information published in previous
                    versions. The following changes were made in the MAX 3000A
                    Programmable Logic Device Data Sheet version 3.5:

                    Version 3.5

                    The following changes were made in the MAX 3000A Programmable Logic
                    Device Data Sheet version 3.5:

                     New paragraph added before "Expander Product Terms".

                    Version 3.4

                    The following changes were made in the MAX 3000A Programmable Logic
                    Device Data Sheet version 3.4:

                     Updated Table 1.

Altera Corporation                                                                                       45
MAX 3000A Programmable Logic Device Family Data Sheet

                             Version 3.3

                                   The following changes were made in the MAX 3000A Programmable Logic
                                   Device Data Sheet version 3.3:

                                    Updated Tables 3, 13, and 26.
                                    Added Tables 4 through 6.
                                    Updated Figures 12 and 13.
                                    Added "Programming Sequence" on page 14 and "Programming

                                         Times" on page 14

                             Version 3.2

                                   The following change were made in the MAX 3000A Programmable Logic
                                   Device Data Sheet version 3.2:

                                    Updated the EPM3512 ICC versus frequency graph in Figure 13.

                             Version 3.1

                                   The following changes were made in the MAX 3000A Programmable Logic
                                   Device Data Sheet version 3.1:

                                    Updated timing information in Table 1 for the EPM3256A device.
                                    Updated Note (10) of Table 15.

                             Version 3.0

                                   The following changes were made in the MAX 3000A Programmable Logic
                                   Device Data Sheet version 3.0:

                                    Added EPM3512A device.
                                    Updated Tables 2 and 3.

101 Innovation Drive   Copyright 2006 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company, the
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46                     relying on any published information and before placing orders for products or services

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