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EPF81188A

器件型号:EPF81188A
厂商名称:Altera [Intel] [Altera Corporation]
厂商官网:http://www.altera.com
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EPF81188A器件文档内容

                                                                                                    FLEX 8000

September 1998, ver. 9.11                                                                     Programmable Logic
                                                                                                       Device Family

                                                                                                                         Data Sheet

Features...                s Low-cost, high-density, register-rich CMOS programmable logic
                                 device (PLD) family (see Table 1)
                                  2,500 to 16,000 usable gates
                                  282 to 1,500 registers

                           s System-level features
                                  In-circuit reconfigurability (ICR) via external Configuration
                                      EPROM or intelligent controller
                                  Fully compliant with the peripheral component interconnect
                                      (PCI) standard
                                  Built-in Joint-Test Action Group (JTAG) boundary-scan test (BST)
                                      circuitry compliant with IEEE Std. 1149.1-1990 on selected devices
                                  MultiVoltTM I/O interface enabling device core to run at 5.0 V,
                                      while I/O pins are compatible with 5.0-V and 3.3-V logic levels
                                  Low power consumption (typical specification less than 0.5 mA
                                      in standby mode)

                           s Flexible interconnect
                                  FastTrackTM Interconnect continuous routing structure for fast,
                                      predictable interconnect delays
                                  Dedicated carry chain that implements arithmetic functions such
                                      as fast adders, counters, and comparators (automatically used by
                                      software tools and megafunctions)
                                  Dedicated cascade chain that implements high-speed, high-fan-in
                                      logic functions (automatically used by software tools and
                                      megafunctions)
                                  Tri-state emulation that implements internal tri-state nets

                           s Powerful I/O pins
                                  Programmable output slew-rate control reduces switching noise

                           s Peripheral register for fast setup and clock-to-output delay

Table 1. FLEX 8000 Device Features

           Feature         EPF8282A EPF8452A                                        EPF8636A  EPF8820A EPF81188A EPF81500A
                           EPF8282AV
Usable gates                                                                           6,000
Flipflops                  2,500    4,000                                               636   8,000  12,000  16,000
Logic array blocks (LABs)                                                                63    820   1,188   1,500
Logic elements (LEs)       282                                                 452      504     84     126     162
Maximum user I/O pins                                                                   136    672   1,008   1,296
JTAG BST circuitry         26                                                  42       Yes    152     184     208
                                                                                               Yes             Yes
                           208                                                 336                     No

                           78                                                  120

                           Yes                                                 No

Altera Corporation                                                                                                          1

A-DS-F8000-09.11
FLEX 8000 Programmable Logic Device Family Data Sheet

...and More      s Fabricated on an advanced SRAM process
Features         s Available in a variety of packages with 84 to 304 pins (see Table 2)
                 s Software design support and automatic place-and-route provided by

                       the Altera MAX+PLUS II development system for 486- and
                       Pentium-based PCs, and Sun SPARCstation, HP 9000 Series 700/800,
                       and IBM RISC System/6000 workstations
                 s Additional design entry and simulation support provided by EDIF
                       2 0 0 and 3 0 0 netlist files, library of parameterized modules (LPM),
                       Verilog HDL, VHDL, and other interfaces to popular EDA tools from
                       manufacturers such as Cadence, Exemplar Logic, Mentor Graphics,
                       OrCAD, Synopsys, Synplicity, and Veribest

   Table 2. FLEX 8000 Package Options & I/O Pin Count Note (1)

   Device  84-Pin 100- 144- 160- 160- 192- 208- 225- 232- 240- 280- 304-
           PLCC Pin Pin Pin Pin Pin Pin Pin Pin Pin Pin Pin

                     TQFP TQFP PQFP PGA PGA PQFP BGA PGA PQFP PGA RQFP

EPF8282A 68  78
EPF8282AV
EPF8452A 68  78
EPF8636A 68
EPF8820A     68  120 120
EPF81188A
EPF81500A        118      136 136

                 112 120  152 152 152

                                                       148      184 184

                                                                181 208 208

Note:
(1) FLEX 8000 device package types include plastic J-lead chip carrier (PLCC), thin quad flat pack (TQFP), plastic quad

       flat pack (PQFP), power quad flat pack (RQFP), ball-grid array (BGA), and pin-grid array (PGA) packages.

General          Altera's Flexible Logic Element MatriX (FLEX) family combines the
Description      benefits of both erasable programmable logic devices (EPLDs) and field-
                 programmable gate arrays (FPGAs). The FLEX 8000 device family is ideal
                 for a variety of applications because it combines the fine-grained
                 architecture and high register count characteristics of FPGAs with the
                 high speed and predictable interconnect delays of EPLDs. Logic is
                 implemented in LEs that include compact 4-input look-up tables (LUTs)
                 and programmable registers. High performance is provided by a fast,
                 continuous network of routing resources.

2                                                               Altera Corporation
                                                   FLEX 8000 Programmable Logic Device Family Data Sheet

                         FLEX 8000 devices provide a large number of storage elements for
                         applications such as digital signal processing (DSP), wide-data-path
                         manipulation, and data transformation. These devices are an excellent
                         choice for bus interfaces, TTL integration, coprocessor functions, and
                         high-speed controllers. The high-pin-count packages can integrate
                         multiple 32-bit buses into a single device. Table 3 shows FLEX 8000
                         performance and LE requirements for typical applications.

Table 3. FLEX 8000 Performance

Application              LEs Used  A-2 Speed Grade A-3 Speed Grade  A-4 Speed  Units
                                                                      Grade
16-bit loadable counter  16        125  95                                     MHz
                                                                         83    MHz
16-bit up/down counter   16        125  95                               83    MHz
                                                                         58     ns
24-bit accumulator       24        87   67                               6.3    ns
                                                                         9.5
16-bit address decode           4  4.2  4.9

16-to-1 multiplexer      10        6.6  7.9

                         All FLEX 8000 device packages provide four dedicated inputs for
                         synchronous control signals with large fan-outs. Each I/O pin has an
                         associated register on the periphery of the device. As outputs, these
                         registers provide fast clock-to-output times; as inputs, they offer quick
                         setup times.

                  The logic and interconnections in the FLEX 8000 architecture are
                  configured with CMOS SRAM elements. FLEX 8000 devices are
                  configured at system power-up with data stored in an industry-standard
                  parallel EPROM or an Altera serial Configuration EPROM device, or with
                  data provided by a system controller. Altera offers the EPC1, EPC1213,
                  EPC1064, and EPC1441 Configuration EPROMs, which configure
                  FLEX 8000 devices via a serial data stream. Configuration data can also be
                  stored in an industry-standard 32 K 8 bit or larger EPROM, or
                  downloaded from system RAM. After a FLEX 8000 device has been
                  configured, it can be reconfigured in-circuit by resetting the device and
                  loading new data. Because reconfiguration requires less than 100 ms, real-
                  time changes can be made during system operation.

f For information on how to configure FLEX 8000 devices, go to the
                  following documents:

                  s Configuration EPROMs for FLEX Devices Data Sheet
                  s BitBlaster Serial Download Cable Data Sheet
                  s ByteBlaster Parallel Port Download Cable Data Sheet
                  s Application Note 33 (Configuring FLEX 8000 Devices)
                  s Application Note 38 (Configuring Multiple FLEX 8000 Devices)

Altera Corporation                                                                                  3
FLEX 8000 Programmable Logic Device Family Data Sheet

             FLEX 8000 devices contain an optimized microprocessor interface that
             permits the microprocessor to configure FLEX 8000 devices serially, in
             parallel, synchronously, or asynchronously. The interface also enables the
             microprocessor to treat a FLEX 8000 device as memory and configure the
             device by writing to a virtual memory location, making it very easy for the
             designer to create configuration software.

             The FLEX 8000 family is supported by Altera's MAX+PLUS II
             development system, a single, integrated package that offers schematic,
             text--including the Altera Hardware Description Language (AHDL),
             VHDL, and Verilog HDL--and waveform design entry; compilation and
             logic synthesis; simulation and timing analysis; and device programming.
             The MAX+PLUS II software provides EDIF 2 0 0 and 3 0 0, library of
             parameterized modules (LPM), VHDL, Verilog HDL, and other interfaces
             for additional design entry and simulation support from other industry-
             standard PC- and UNIX workstation-based EDA tools. The
             MAX+PLUS II software runs on 486- and Pentium-based PCs, and Sun
             SPARCstation, HP 9000 Series 700/800, and IBM RISC System/6000
             workstations.

             The MAX+PLUS II software interfaces easily with common gate array
             EDA tools for synthesis and simulation. For example, the MAX+PLUS II
             software can generate Verilog HDL files for simulation with tools such as
             Cadence Verilog-XL. Additionally, the MAX+PLUS II software contains
             EDA libraries that use device-specific features such as carry chains, which
             are used for fast counter and arithmetic functions. For instance, the
             Synopsys Design Compiler library supplied with the MAX+PLUS II
             development system includes DesignWare functions that are optimized
             for the FLEX 8000 architecture.

   f         For more information on the MAX+PLUS II software, go to the
             MAX+PLUS II Programmable Logic Development System & Software Data
             Sheet in this data book.

Functional   The FLEX 8000 architecture incorporates a large matrix of compact
Description  building blocks called logic elements (LEs). Each LE contains a 4-input
             LUT that provides combinatorial logic capability and a programmable
             register that offers sequential logic capability. The fine-grained structure
             of the LE provides highly efficient logic implementation.

             Eight LEs are grouped together to form a logic array block (LAB). Each
             FLEX 8000 LAB is an independent structure with common inputs,
             interconnections, and control signals. The LAB architecture provides a
             coarse-grained structure for high device performance and easy routing.

4                                                      Altera Corporation
                                              FLEX 8000 Programmable Logic Device Family Data Sheet

                    Figure 1 shows a block diagram of the FLEX 8000 architecture. Each
                    group of eight LEs is combined into an LAB; LABs are arranged into rows
                    and columns. The I/O pins are supported by I/O elements (IOEs) located
                    at the ends of rows and columns. Each IOE contains a bidirectional I/O
                    buffer and a flipflop that can be used as either an input or output register.

Figure 1. FLEX 8000 Device Block Diagram

                    I/O Element           IOE IOE  IOE IOE
                    (IOE)

  IOE                                                                                       IOE
                                                                                            IOE
  IOE
                                                            FastTrack
Logic Array                                                 Interconnect
Block (LAB)
                                                                                            IOE
  IOE                                                                                       IOE

  IOE

Logic
Element (LE)

                                          IOE IOE  IOE IOE

                    Signal interconnections within FLEX 8000 devices and between device
                    pins are provided by the FastTrack Interconnect, a series of fast,
                    continuous channels that run the entire length and width of the device.
                    IOEs are located at the end of each row (horizontal) and column (vertical)
                    FastTrack Interconnect path.

Altera Corporation                                          5
FLEX 8000 Programmable Logic Device Family Data Sheet

                             Logic Array Block

                                   A logic array block (LAB) consists of eight LEs, their associated carry and
                                   cascade chains, LAB control signals, and the LAB local interconnect. The
                                   LAB provides the coarse-grained structure of the FLEX 8000 architecture.
                                   This structure enables FLEX 8000 devices to provide efficient routing,
                                   high device utilization, and high performance. Figure 2 shows a block
                                   diagram of the FLEX 8000 LAB.

Figure 2. FLEX 8000 Logic Array Block

                                       Dedicated  Row Interconnect
                                         Inputs

                  24                   4
                          4
   LAB Local                                      Carry-In and     8             See Figure 8
   Interconnect           4                       Cascade-In    8 16             for details.
   (32 channels)          4                       from LAB
                          4                       on Left                        Column-to-Row
   LAB Control            4                                                      Interconnect
   Signals                4            4          2
                          4                                                      Column
                          4                       LE1                            Interconnect
                          4                       LE2
                                                  LE3
                                                  LE4
                                                  LE5
                                                  LE6
                                                  LE7
                                                  LE8

                  8                               2 Carry-Out and

                                                                Cascade-Out

                                                                to LAB on Right

6                                                                                Altera Corporation
                                                  FLEX 8000 Programmable Logic Device Family Data Sheet

                        Each LAB provides four control signals that can be used in all eight LEs.
                        Two of these signals can be used as clocks, and the other two for
                        clear/preset control. The LAB control signals can be driven directly from
                        a dedicated input pin, an I/O pin, or any internal signal via the LAB local
                        interconnect. The dedicated inputs are typically used for global clock,
                        clear, or preset signals because they provide synchronous control with
                        very low skew across the device. FLEX 8000 devices support up to four
                        individual global clock, clear, or preset control signals. If logic is required
                        on a control signal, it can be generated in one or more LEs in any LAB and
                        driven into the local interconnect of the target LAB. This process is called
                        programmable inversion, and is available for all four LAB control signals.

                        Logic Element

                        The logic element (LE) is the smallest unit of logic in the FLEX 8000
                        architecture, with a compact size that provides efficient logic utilization.
                        Each LE contains a 4-input LUT, a programmable flipflop, a carry chain,
                        and cascade chain. Figure 3 shows a block diagram of an LE.

Figure 3. FLEX 8000 LE

                                 Carry-In Cascade-In

      DATA1             Look-Up  Carry  Cascade         DFF      LE-Out
      DATA2               Table  Chain    Chain             PRN
      DATA3              (LUT)
      DATA4                                              DQ

LABCTRL1                                                   CLRN
LABCTRL2
                        Clear/
LABCTRL3                Preset
LABCTRL4                Logic

                        Clock
                        Select

                                 Carry-Out Cascade-Out

                        The LUT is a function generator that can quickly compute any function of
                        four variables. The programmable flipflop in the LE can be configured for
                        D, T, JK, or SR operation. The clock, clear, and preset control signals on the
                        flipflop can be driven by dedicated input pins, general-purpose I/O pins,
                        or any internal logic. For purely combinatorial functions, the flipflop is
                        bypassed and the output of the LUT goes directly to the output of the LE.

Altera Corporation                                               7
FLEX 8000 Programmable Logic Device Family Data Sheet

                                   The FLEX 8000 architecture provides two dedicated high-speed data
                                   paths--carry chains and cascade chains--that connect adjacent LEs
                                   without using local interconnect paths. The carry chain supports high-
                                   speed counters and adders; the cascade chain implements wide-input
                                   functions with minimum delay. Carry and cascade chains connect all LEs
                                   in an LAB and all LABs in the same row. Heavy use of carry and cascade
                                   chains can reduce routing flexibility. Therefore, the use of carry and
                                   cascade chains should be limited to speed-critical portions of a design.

                               Carry Chain

                                   The carry chain provides a very fast (less than 1 ns) carry-forward
                                   function between LEs. The carry-in signal from a lower-order bit moves
                                   forward into the higher-order bit via the carry chain, and feeds into both
                                   the LUT and the next portion of the carry chain. This feature allows the
                                   FLEX 8000 architecture to implement high-speed counters and adders of
                                   arbitrary width. The MAX+PLUS II Compiler can create carry chains
                                   automatically during design processing; designers can also insert carry
                                   chain logic manually during design entry.

                                   Figure 4 shows how an n-bit full adder can be implemented in n + 1 LEs
                                   with the carry chain. One portion of the LUT generates the sum of two bits
                                   using the input signals and the carry-in signal; the sum is routed to the
                                   output of the LE. The register is typically bypassed for simple adders, but
                                   can be used for an accumulator function. Another portion of the LUT and
                                   the carry chain logic generate the carry-out signal, which is routed directly
                                   to the carry-in signal of the next-higher-order bit. The final carry-out
                                   signal is routed to another LE, where it can be used as a general-purpose
                                   signal. In addition to mathematical functions, carry chain logic supports
                                   very fast counters and comparators.

8  Altera Corporation
                                              FLEX 8000 Programmable Logic Device Family Data Sheet

                    Figure 4. FLEX 8000 Carry Chain Operation

                                Carry-In

                    a1  LU           Register                                   s1

                    b1

                        Carry
                                                                       LE

                    a2  LUT          Register                                   s2

                    b2

                        Carry Chain
                                                                            LE

                    an  LUT          Register                                   sn

                    bn

                        Carry Chain
                                                                        LE

                        LUT          Register                                   Carry-Out

                        Carry Chain

                                     LEn + 1

                    Cascade Chain

                    With the cascade chain, the FLEX 8000 architecture can implement
                    functions that have a very wide fan-in. Adjacent LUTs can be used to
                    compute portions of the function in parallel; the cascade chain serially
                    connects the intermediate values. The cascade chain can use a logical AND
                    or logical OR (via De Morgan's inversion) to connect the outputs of
                    adjacent LEs. Each additional LE provides four more inputs to the
                    effective width of a function, with a delay as low as 0.6 ns per LE.

Altera Corporation                                                                         9
FLEX 8000 Programmable Logic Device Family Data Sheet

                                   The MAX+PLUS II Compiler can create cascade chains automatically
                                   during design processing; designers can also insert cascade chain logic
                                   manually during design entry. Cascade chains longer than eight LEs are
                                   automatically implemented by linking LABs together. The last LE of an
                                   LAB cascades to the first LE in the next LAB in the row.

                                   Figure 5 shows how the cascade function can connect adjacent LEs to
                                   form functions with a wide fan-in. These examples show functions of 4n
                                   variables implemented with n LEs. For a device with an A-2 speed grade,
                                   the LUT delay is approximately 1.6 ns; the cascade chain delay is 0.6 ns.
                                   With the cascade chain, 4.2 ns is needed to decode a 16-bit address.

Figure 5. FLEX 8000 Cascade Chain Operation

    AND Cascade Chain                        OR Cascade Chain

                            LE1                                      LE1

    d[3..0]            LUT                   d[3..0]            LUT

                            LE2                                      LE2

    d[7..4]            LUT                   d[7..4]            LUT

                            LEn                                      LEn

    d[(4n-1)..4(n-1)]  LUT                   d[(4n-1)..4(n-1)]  LUT

                       LE Operating Modes

                       The FLEX 8000 LE can operate in one of four modes, each of which uses
                       LE resources differently. See Figure 6. In each mode, seven of the ten
                       available inputs to the LE--the four data inputs from the LAB local
                       interconnect, the feedback from the programmable register, and the
                       carry-in and cascade-in from the previous LE--are directed to different
                       destinations to implement the desired logic function. The three remaining
                       inputs to the LE provide clock, clear, and preset control for the register.
                       The MAX+PLUS II software automatically chooses the appropriate mode
                       for each application. Design performance can also be enhanced by
                       designing for the operating mode that supports the desired application.

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                                               FLEX 8000 Programmable Logic Device Family Data Sheet

Figure 6. FLEX 8000 LE Operating Modes

Normal Mode

                                Carry-In                Cascade-In                                              LE-Out
                                                        Cascade-In                                              LE-Out
                        DATA1                  4-Input                                                    PRN
                        DATA2                   LUT                                                     DQ

                        DATA3                                                                            CLRN
                                                                                   Cascade-Out
Arithmetic Mode         DATA4
                                     Carry-In                                                              PRN
                                                                                                        DQ
                        DATA1                  3-Input
                        DATA2                   LUT                                                       CLRN
                                                                                   Cascade-Out
                                               3-Input
                                                LUT

                                                             Carry-Out

Up/Down

                                Carry-In                   Cascade-In

                 DATA1 (ena)                   3-Input                                          PRN
                 DATA2 (nclr)                   LUT
                                                        1                                       DQ              LE-Out
                 DATA3 (data)                  3-Input
                                                LUT     0

                                                                                                CLRN

                 DATA4 (nload)                                          Carry-Out  Cascade-Out

Clearable Counter Mode

                                Carry-In

                 DATA1 (ena)                   3-Input                                          PRN
                 DATA2 (nclr)                   LUT
                 DATA3 (data)                           1                                       DQ              LE-Out
                                               3-Input
                 DATA4 (nload)                  LUT     0

                                                                                                CLRN

                                                                        Carry-Out  Cascade-Out

Altera Corporation                                                                                              11
FLEX 8000 Programmable Logic Device Family Data Sheet

                                   Normal Mode

                                   The normal mode is suitable for general logic applications and wide
                                   decoding functions that can take advantage of a cascade chain. In normal
                                   mode, four data inputs from the LAB local interconnect and the carry-in
                                   signal are the inputs to a 4-input LUT. Using a configurable SRAM bit, the
                                   MAX+PLUS II Compiler automatically selects the carry-in or the DATA3
                                   signal as an input. The LUT output can be combined with the cascade-in
                                   signal to form a cascade chain through the cascade-out signal. The LE-Out
                                   signal--the data output of the LE--is either the combinatorial output of
                                   the LUT and cascade chain, or the data output (Q)of the programmable
                                   register.

                                   Arithmetic Mode

                                   The arithmetic mode offers two 3-input LUTs that are ideal for
                                   implementing adders, accumulators, and comparators. One LUT
                                   provides a 3-bit function; the other generates a carry bit. As shown in
                                   Figure 6, the first LUT uses the carry-in signal and two data inputs from
                                   the LAB local interconnect to generate a combinatorial or registered
                                   output. For example, in an adder, this output is the sum of three bits: a, b,
                                   and the carry-in. The second LUT uses the same three signals to generate
                                   a carry-out signal, thereby creating a carry chain. The arithmetic mode
                                   also supports a cascade chain.

                                   Up/Down Counter Mode

                                   The up/down counter mode offers counter enable, synchronous
                                   up/down control, and data loading options. These control signals are
                                   generated by the data inputs from the LAB local interconnect, the carry-in
                                   signal, and output feedback from the programmable register. Two 3-input
                                   LUTs are used: one generates the counter data, and the other generates the
                                   fast carry bit. A 2-to-1 multiplexer provides synchronous loading. Data
                                   can also be loaded asynchronously with the clear and preset register
                                   control signals, without using the LUT resources.

                                   Clearable Counter Mode

                                   The clearable counter mode is similar to the up/down counter mode, but
                                   supports a synchronous clear instead of the up/down control; the clear
                                   function is substituted for the cascade-in signal in the up/down counter
                                   mode. Two 3-input LUTs are used: one generates the counter data, and
                                   the other generates the fast carry bit. Synchronous loading is provided by
                                   a 2-to-1 multiplexer, and the output of this multiplexer is ANDed with a
                                   synchronous clear.

12  Altera Corporation
                                              FLEX 8000 Programmable Logic Device Family Data Sheet

                    Internal Tri-State Emulation

                    Internal tri-state emulation provides internal tri-stating without the
                    limitations of a physical tri-state bus. In a physical tri-state bus, the
                    tri-state buffers' output enable signals select the signal that drives the bus.
                    However, if multiple output enable signals are active, contending signals
                    can be driven onto the bus. Conversely, if no output enable signals are
                    active, the bus will float. Internal tri-state emulation resolves contending
                    tri-state buffers to a low value and floating buses to a high value, thereby
                    eliminating these problems. The MAX+PLUS II software automatically
                    implements tri-state bus functionality with a multiplexer.

                    Clear & Preset Logic Control

                    Logic for the programmable register's clear and preset functions is
                    controlled by the DATA3, LABCTRL1, and LABCTRL2 inputs to the LE. The
                    clear and preset control structure of the LE is used to asynchronously load
                    signals into a register. The register can be set up so that LABCTRL1
                    implements an asynchronous load. The data to be loaded is driven to
                    DATA3; when LABCTRL1 is asserted, DATA3 is loaded into the register.

                    During compilation, the MAX+PLUS II Compiler automatically selects
                    the best control signal implementation. Because the clear and preset
                    functions are active-low, the Compiler automatically assigns a logic high
                    to an unused clear or preset.

                    The clear and preset logic is implemented in one of the following six
                    asynchronous modes, which are chosen during design entry. LPM
                    functions that use registers will automatically use the correct
                    asynchronous mode. See Figure 7.

                    s Clear only
                    s Preset only
                    s Clear and preset
                    s Load with clear
                    s Load with preset
                    s Load without clear or preset

Altera Corporation  13
FLEX 8000 Programmable Logic Device Family Data Sheet

Figure 7. FLEX 8000 LE Asynchronous Clear & Preset Modes

Asynchronous Clear                         Asynchronous Preset                       Asynchronous Clear & Preset

                                      VCC  LABCTRL1 or                                  LABCTRL1
                                              LABCTRL2
                                      PRN                                                                                 PRN
                                    DQ                                          PRN                                    DQ
                                                                             DQ

                        CLRN                     CLRN                                          CLRN

LABCTRL1 or                                  PRN                                     LABCTRL2
   LABCTRL2                                DQ

Asynchronous Load with Clear                CLRN

    LABCTRL1            NOT
(Asynchronous

            Load)

    DATA3
    (Data)

                        NOT

    LABCTRL2
          (Clear)

Asynchronous Load with Preset

    LABCTRL1       NOT
(Asynchronous

            Load)

    LABCTRL2                                 PRN
        (Preset)                           DQ

          DATA3                             CLRN
          (Data)

                   NOT

Asynchronous Load without Clear or Preset

                        NOT

    LABCTRL1
(Asynchronous

            Load)

    DATA3                                    PRN
    (Data)                                 DQ

                                            CLRN

                        NOT

14                                                                                   Altera Corporation
                                              FLEX 8000 Programmable Logic Device Family Data Sheet

                    Asynchronous Clear

                    A register is cleared by one of the two LABCTRL signals. When the CLRn
                    port receives a low signal, the register is set to zero.

                    Asynchronous Preset

                    An asynchronous preset is implemented as either an asynchronous load
                    or an asynchronous clear. If DATA3 is tied to VCC, asserting LABCTRLl
                    asynchronously loads a 1 into the register. Alternatively, the
                    MAX+PLUS II software can provide preset control by using the clear and
                    inverting the input and output of the register. Inversion control is
                    available for the inputs to both LEs and IOEs. Therefore, if a register is
                    preset by only one of the two LABCTRL signals, the DATA3 input is not
                    needed and can be used for one of the LE operating modes.

                    Asynchronous Clear & Preset

                    When implementing asynchronous clear and preset, LABCTRL1 controls
                    the preset and LABCTRL2 controls the clear. The DATA3 input is tied to VCC;
                    therefore, asserting LABCTRL1 asynchronously loads a 1 into the register,
                    effectively presetting the register. Asserting LABCTRL2 clears the register.

                    Asynchronous Load with Clear

                    When implementing an asynchronous load with the clear, LABCTRL1
                    implements the asynchronous load of DATA3 by controlling the register
                    preset and clear. LABCTRL2 implements the clear by controlling the
                    register clear.

                    Asynchronous Load with Preset

                    When implementing an asynchronous load in conjunction with a preset,
                    the MAX+PLUS II software provides preset control by using the clear and
                    inverting the input and output of the register. Asserting LABCTRL2 clears
                    the register, while asserting LABCTRL1 loads the register. The
                    MAX+PLUS II software inverts the signal that drives the DATA3 signal to
                    account for the inversion of the register's output.

                    Asynchronous Load without Clear or Preset

                    When implementing an asynchronous load without the clear or preset,
                    LABCTRL1 implements the asynchronous load of DATA3 by controlling the
                    register preset and clear.

Altera Corporation  15
FLEX 8000 Programmable Logic Device Family Data Sheet

                             FastTrack Interconnect

                                   In the FLEX 8000 architecture, connections between LEs and device I/O
                                   pins are provided by the FastTrack Interconnect, a series of continuous
                                   horizontal (row) and vertical (column) routing channels that traverse the
                                   entire FLEX 8000 device. This device-wide routing structure provides
                                   predictable performance even in complex designs. In contrast, the
                                   segmented routing structure in FPGAs requires switch matrices to
                                   connect a variable number of routing paths, which increases the delays
                                   between logic resources and reduces performance.

                                   The LABs within FLEX 8000 devices are arranged into a matrix of
                                   columns and rows. Each row of LABs has a dedicated row interconnect
                                   that routes signals both into and out of the LABs in the row. The row
                                   interconnect can then drive I/O pins or feed other LABs in the device.
                                   Figure 8 shows how an LE drives the row and column interconnect.

                                  Figure 8. FLEX 8000 LAB Connections to Row & Column Interconnect

                                                                                                                            16 Column
                                                                                                                              Channels

                                        Row Channels
                                               Note (1)

                                                           Each LE drives one
                                                           row channel.

                                                                          LE1

    LE2

                                                to Local to Local  Each LE drives up to
                                                Feedback Feedback  two column channels.

    Note:
    (1) See Table 4 for the number of row channels.

16                                                                 Altera Corporation
                                              FLEX 8000 Programmable Logic Device Family Data Sheet

                    Each LE in an LAB can drive up to two separate column interconnect
                    channels. Therefore, all 16 available column channels can be driven by the
                    LAB. The column channels run vertically across the entire device, and
                    share access to LABs in the same column but in different rows. The
                    MAX+PLUS II Compiler chooses which LEs must be connected to a
                    column channel. A row interconnect channel can be fed by the output of
                    the LE or by two column channels. These three signals feed a multiplexer
                    that connects to a specific row channel. Each LE is connected to one 3-to-1
                    multiplexer. In an LAB, the multiplexers provide all 16 column channels
                    with access to 8 row channels.

                    Each column of LABs has a dedicated column interconnect that routes
                    signals out of the LABs into the column. The column interconnect can then
                    drive I/O pins or feed into the row interconnect to route the signals to
                    other LABs in the device. A signal from the column interconnect, which
                    can be either the output of an LE or an input from an I/O pin, must
                    transfer to the row interconnect before it can enter an LAB. Table 4
                    summarizes the FastTrack Interconnect resources available in each
                    FLEX 8000 device.

                    Table 4. FLEX 8000 FastTrack Interconnect Resources

                       Device  Rows  Channels per Row  Columns Channels per Column

                    EPF8282A     2             168     13                16
                    EPF8282AV
                    EPF8452A     2             168     21                16
                    EPF8636A     3             168
                    EPF8820A     4             168     21                16
                    EPF81188A    6             168
                    EPF81500A    6             216     21                16

                                                       21                16

                                                       27                16

                    Figure 9 shows the interconnection of four adjacent LABs, with row,
                    column, and local interconnects, as well as the associated cascade and
                    carry chains.

Altera Corporation                                                                          17
FLEX 8000 Programmable Logic Device Family Data Sheet

Figure 9. FLEX 8000 Device Interconnect Resources

   Each LAB is named according to its physical row (A, B, C, etc.) and column (1, 2, 3, etc.) position within the device.

                                                                                               See Figure 11
                                                                                               for details.

                                  IOE IOE                IOE IOE

           Column                          Row                              See Figure 10
           Interconnect                    Interconnect                     for details.

    1 IOE                                                         IOE 1

    8 IOE                                                         IOE 8

           LAB                             LAB

           A1                              A2

    1 IOE                                                         IOE 1
                                                                  IOE 8
    8 IOE

                             LAB                  LAB
                              B1                   B2

    LAB Local                     Cascade &
    Interconnect                  Carry Chain

                                  IOE IOE                IOE IOE

                                  I/O Element

                                  An IOE contains a bidirectional I/O buffer and a register that can be used
                                  either as an input register for external data that requires a fast setup time,
                                  or as an output register for data that requires fast clock-to-output
                                  performance. IOEs can be used as input, output, or bidirectional pins. The
                                  MAX+PLUS II Compiler uses the programmable inversion option to
                                  automatically invert signals from the row and column interconnect where
                                  appropriate. Figure 10 shows the IOE block diagram.

18                                                                Altera Corporation
                                                                  FLEX 8000 Programmable Logic Device Family Data Sheet

Figure 10. FLEX 8000 IOE

   Numbers in parentheses are for EPF81500A devices only.

                                                                          I/O Controls

   to Row or Column                                            6             DQ
   Interconnect                                           (6) Programmable    CLRN

from Row or Column                                                Inversion
Interconnect                                               VCC

                                                                 VCC                Slew-Rate
                                                                                      Control

                     CLR0
                         CLR1/OE0

                             CLK0
                                 CLK1/OE1

                                     OE2
                                         OE3
                                             (OE [4..9])

                     Row-to-IOE Connections

                     Figure 11 illustrates the connection between row interconnect channels
                     and IOEs. An input signal from an IOE can drive two separate row
                     channels. When an IOE is used as an output, the signal is driven by an
                     n-to-1 multiplexer that selects the row channels. The size of the
                     multiplexer varies with the number of columns in a device. EPF81500A
                     devices use a 27-to-1 multiplexer; EPF81188A, EPF8820A, EPF8636A, and
                     EPF8452A devices use a 21-to-1 multiplexer; and EPF8282A and
                     EPF8282AV devices use a 13-to-1 multiplexer. Eight IOEs are connected to
                     each side of the row channels.

Altera Corporation                                                                             19
FLEX 8000 Programmable Logic Device Family Data Sheet

Figure 11. FLEX 8000 Row-to-IOE Connections

  Numbers in parentheses are for EPF81500A devices. See Note (1).

                                                                                                                2
                                                                                                                2
                                                                                                                2
                                                                                                                2

    Each IOE can drive             n                                                                               IOE 1
                                                                                                                   IOE 2
    up to two row                                                                                                  IOE 3
                                                                                                                   IOE 4
    channels.                                                                                                      IOE 5
                                                                                                                   IOE 6
                                   n                                                                               IOE 7
                                                                                                                   IOE 8
                             2222  n

    Row Interconnect                           n

                      168                      n
                      (216)        168
                                   (216)
    Each IOE is              2222
    driven by an                               n
    n-to-1
    multiplexer.                               n

                                               n

                                                                                                                2
                                                                                                                2
                                                                                                                2
                                                                                                                2

Note:
(1) n = 13 for EPF8282A and EPF8282AV devices.

       n = 21 for EPF8452A, EPF8636A, EPF8820A, and EPF81188A devices.
       n = 27 for EPF81500A devices.

                      Column-to-IOE Connections

                      Two IOEs are located at the top and bottom of the column channels (see
                      Figure 12). When an IOE is used as an input, it can drive up to two
                      separate column channels. The output signal to an IOE can choose from 8
                      of the 16 column channels through an 8-to-1 multiplexer.

20                                                                                                                        Altera Corporation
                                  FLEX 8000 Programmable Logic Device Family Data Sheet

                    Figure 12. FLEX 8000 Column-to-IOE Connections

                    Each IOE is                                        Each IOE can drive
                                                                       up to two column
                    driven by an  IOE  IOE                             signals.

                    8-to-1

                    multiplexer.

                                  8                                 8

Altera Corporation                                                                16

                                                               Column Interconnect

                    In addition to general-purpose I/O pins, FLEX 8000 devices have four
                    dedicated input pins. These dedicated inputs provide low-skew, device-
                    wide signal distribution, and are typically used for global clock, clear, and
                    preset control signals. The signals from the dedicated inputs are available
                    as control signals for all LABs and I/O elements in the device. The
                    dedicated inputs can also be used as general-purpose data inputs because
                    they can feed the local interconnect of each LAB in the device.

                    Signals enter the FLEX 8000 device either from the I/O pins that provide
                    general-purpose input capability or from the four dedicated inputs. The
                    IOEs are located at the ends of the row and column interconnect channels.

                    I/O pins can be used as input, output, or bidirectional pins. Each I/O pin
                    has a register that can be used either as an input register for external data
                    that requires fast setup times, or as an output register for data that
                    requires fast clock-to-output performance. The MAX+PLUS II Compiler
                    uses the programmable inversion option to automatically invert signals
                    from the row and column interconnect when appropriate.

                    The clock, clear, and output enable controls for the IOEs are provided by
                    a network of I/O control signals. These signals can be supplied by either
                    the dedicated input pins or by internal logic. The IOE control-signal paths
                    are designed to minimize the skew across the device. All control-signal
                    sources are buffered onto high-speed drivers that drive the signals around
                    the periphery of the device. This "peripheral bus" can be configured to
                    provide up to four output enable signals (10 in EPF81500A devices), and
                    up to two clock or clear signals. Figure 13 shows how two output enable
                    signals are shared with one clock and one clear signal.

                                                                                                                              21
FLEX 8000 Programmable Logic Device Family Data Sheet

                                   The signals for the peripheral bus can be generated by any of the four
                                   dedicated inputs or signals on the row interconnect channels, as shown in
                                   Figure 13. The number of row channels in a row that can drive the
                                   peripheral bus correlates to the number of columns in the FLEX 8000
                                   device. EPF8282A and EPF8282AV devices use 13 channels; EPF8452A,
                                   EPF8636A, EPF8820A, and EPF81188A devices use 21 channels; and
                                   EPF81500A devices use 27 channels. The first LE in each LAB is the source
                                   of the row channel signal. The six peripheral control signals (12 in
                                   EPF81500A devices) can be accessed by each IOE.

    Figure 13. FLEX 8000 Peripheral Bus

       Numbers in parentheses are for EPF81500A devices.

                                                          Peripheral Control
                                                                 Signals

                                     Programmable
                                     Inversion

        Dedicated                 4
        Inputs
                   1
    Row Channels   2
                   n
                   Note (1)

                                                          CLR0
                                                              CLR1/OE0

                                                                   CLK0
                                                                       CLK1/OE1

                                                                            OE2
                                                                                OE3
                                                                                     (OE[4..9])

    Note:
    (1) n = 13 for EPF8282A and EPF8282AV devices.

           n = 21 for EPF8452A, EPF8636A, EPF8820A, and EPF81188A devices.
           n = 27 for EPF81500A devices.

22                                                        Altera Corporation
                                                    FLEX 8000 Programmable Logic Device Family Data Sheet

                           Table 5 lists the source of the peripheral control signal for each FLEX 8000
                           device by row.

Table 5. Row Sources of FLEX 8000 Peripheral Control Signals

  Peripheral EPF8282A      EPF8452A  EPF8636A                 EPF8820A  EPF81188A EPF81500A
Control Signal EPF8282AV
                             Row A     Row A                    Row A
CLK0                Row A    Row B     Row C                    Row C   Row E  Row E
                             Row A     Row B                    Row B   Row B  Row B
CLK1/OE1            Row B    Row B     Row C                    Row D   Row F  Row F
                             Row A     Row A                    Row A   Row C  Row C
CLR0                Row A    Row B     Row B                    Row B   Row D  Row A
                                                                        Row A  Row A
CLR1/OE0            Row B                                                   Row B
                                                                           Row C
OE2                 Row A                                                  Row D
                                                                           Row D
OE3                 Row B                                                  Row E
                                                                           Row F
OE4                                                                       

OE5                 

OE6                 

OE7                 

OE8                 

OE9                 

Output                     This section discusses slew-rate control and MultiVolt I/O interface
Configuration              operation for FLEX 8000 devices.

           f               Slew-Rate Control

                           The output buffer in each IOE has an adjustable output slew rate that can
                           be configured for low-noise or high-speed performance. A slow slew rate
                           reduces system noise by slowing signal transitions, adding a maximum
                           delay of 3.5 ns. The slow slew-rate setting affects only the falling edge of
                           a signal. The fast slew rate should be used for speed-critical outputs in
                           systems that are adequately protected against noise. Designers can specify
                           the slew rate on a pin-by-pin basis during design entry or assign a default
                           slew rate to all pins on a global basis.

                           For more information on high-speed system design, go to Application
                           Note 75 (High-Speed Board Designs) in this data book.

Altera Corporation                                                                    23
FLEX 8000 Programmable Logic Device Family Data Sheet

IEEE 1149.1           MultiVolt I/O Interface
(JTAG)
Boundary-Scan         The FLEX 8000 device architecture supports the MultiVolt I/O interface
Support               feature, which allows EPF81500A, EPF81188A, EPF8820A, and EPF8636A
                      devices to interface with systems with differing supply voltages. These
                      devices in all packages--except for EPF8636A devices in 84-pin PLCC
                      packages--can be set for 3.3-V or 5.0-V I/O pin operation. These devices
                      have one set of VCC pins for internal operation and input buffers
                      (VCCINT), and another set for I/O output drivers (VCCIO).

                      The VCCINT pins must always be connected to a 5.0-V power supply. With
                      a 5.0-V VCCINT level, input voltages are at TTL levels and are therefore
                      compatible with 3.3-V and 5.0-V inputs.

                      The VCCIO pins can be connected to either a 3.3-V or 5.0-V power supply,
                      depending on the output requirements. When the VCCIO pins are
                      connected to a 5.0-V power supply, the output levels are compatible with
                      5.0-V systems. When the VCCIO pins are connected to a 3.3-V power
                      supply, the output high is at 3.3 V and is therefore compatible with 3.3-V
                      or 5.0-V systems. Devices operating with VCCIO levels lower than 4.75 V
                      incur a nominally greater timing delay of tOD2 instead of tOD1. See Table 7
                      on page 26.

                      The EPF8282A, EPF8282AV, EPF8636A, EPF8820A, and EPF81500A
                      devices provide JTAG BST circuitry. FLEX 8000 devices with JTAG
                      circuitry support the JTAG instructions shown in Table 6. Figure 14
                      shows the timing requirements for the JTAG signals.

Table 6. EPF8282A, EPF8282AV, EPF8636A, EPF8820A & EPF81500A JTAG Instructions

    JTAG Instruction  Description

SAMPLE/PRELOAD Allows a snapshot of the signals at the device pins to be captured and examined during
                              normal device operation, and permits an initial data pattern to be output at the device pins.

EXTEST                Allows the external circuitry and board-level interconnections to be tested by forcing a test
                      pattern at the output pins and capturing test results at the input pins.

BYPASS                Places the 1-bit bypass register between the TDI and TDO pins, which allows the BST
                      data to pass synchronously through the selected device to adjacent devices during
                      normal device operation.

24                                                     Altera Corporation
                                              FLEX 8000 Programmable Logic Device Family Data Sheet

                    Figure 14. EPF8282A, EPF8282AV, EPF8636A, EPF8820A & EPF81500A JTAG
                    Waveforms

                           TMS

                           TDI        tJCP

                          TCK   tJCH        tJCL                  tJPSU  tJPH
                                                                                          tJPXZ
                          TDO   tJPZX                      tJPCO
                        Signal          tJSSU     tJSH                   tJSXZ
                         to Be
                    Captured    tJSZX                      tJSCO
                        Signal

                         to Be
                       Driven

                    Table 7 shows the timing parameters and values for EPF8282A,
                    EPF8282AV, EPF8636A, EPF8820A, and EPF81500A devices.

Altera Corporation                                                                               25
FLEX 8000 Programmable Logic Device Family Data Sheet

                 Table 7. JTAG Timing Parameters & Values

                 Symbol  Parameter                                       EPF8282A Unit
                                                                         EPF8282AV
                                                                         EPF8636A
                                                                         EPF8820A
                                                                         EPF81500A

                                                                         Min Max

                 tJCP    TCK clock period                                100      ns
                 tJCH    TCK clock high time
                 tJCL    TCK clock low time                              50       ns
                 tJPSU   JTAG port setup time
                 tJPH    JTAG port hold time                             50       ns
                 tJPCO   JTAG port clock to output
                 tJPZX   JTAG port high-impedance to valid output        20       ns
                 tJPXZ   JTAG port valid output to high-impedance
                 tJSSU   Capture register setup time                     45       ns
                 tJSH    Capture register hold time
                 tJSCO   Update register clock to output                      25 ns
                 tJSZX   Update register high-impedance to valid output
                 tJSXZ   Update register valid output to high-impedance       25 ns

                                                                              25 ns

                                                                         20       ns

                                                                         45       ns

                                                                              35 ns

                                                                              35 ns

                                                                              35 ns

           f     For detailed information on JTAG operation in FLEX 8000 devices, refer to
Generic Testing  Application Note 39 (JTAG Boundary-Scan Testing in Altera Devices).

                 Each FLEX 8000 device is functionally tested and specified by Altera.
                 Complete testing of each configurable SRAM bit and all logic
                 functionality ensures 100% configuration yield. AC test measurements for
                 FLEX 8000 devices are made under conditions equivalent to those shown
                 in Figure 15. Designers can use multiple test patterns to configure devices
                 during all stages of the production flow.

26                                                                       Altera Corporation
                                     FLEX 8000 Programmable Logic Device Family Data Sheet

                          Figure 15. FLEX 8000 AC Test Conditions

                                     Power supply transients can affect AC               464                    VCC
                                     measurements. Simultaneous transitions of          (703 )
                                     multiple outputs should be avoided for      Device                     to Test
                                     accurate measurement. Threshold tests       Output                     System
                                     must not be performed under AC
                                     conditions.                                        250     C1 (includes
                                     Large-amplitude, fast-ground-current            (8.06 K)   JIG capacitance)
                                     transients normally occur as the device
                                     outputs discharge the load capacitances.    Device input
                                     When these transients flow through the      rise and fall
                                     parasitic inductance between the device     times < 3 ns
                                     ground pin and the test system ground,
                                     significant reductions in observable noise
                                     immunity can result. Numbers in

Operating                 The following tables provide information on absolute maximum ratings,
Conditions                recommended operating conditions, operating conditions, and
                          capacitance for 5.0-V and 3.3-V FLEX 8000 devices.

FLEX 8000 5.0-V Device Absolute Maximum Ratings Note (1)

Symbol              Parameter        Conditions                                  Min            Max Unit

V CC     Supply voltage              With respect to ground, Note (2)            2.0           7.0          V
VI       DC input voltage                                                        2.0
I OUT    DC output current, per pin  No bias                                     25            7.0          V
T STG    Storage temperature         Under bias                                  65
T AMB    Ambient temperature         Ceramic packages, under bias                65            25           mA
TJ       Junction temperature        PQFP and RQFP, under bias
                                                                                                150          C

                                                                                                135          C

                                                                                                150          C

                                                                                                135          C

FLEX 8000 5.0-V Device Recommended Operating Conditions

Symbol              Parameter        Conditions                                     Min         Max Unit

V CCINT  Supply voltage for internal logic and Notes (3), (4)                    4.75 (4.50)    5.25 (5.50)  V
V CCIO   input buffers
                                                                                 4.75 (4.50)
VI       Supply voltage for output buffers, Notes (3), (4)                                      5.25 (5.50)  V
VO       5.0-V operation                                                         3.00 (3.00)
TA
         Supply voltage for output buffers, Notes (3), (4)                             0        3.60 (3.60)  V
tR       3.3-V operation                                                               0
tF                                                                                     0
         Input voltage                                                               40        V CCINT      V

         Output voltage                                                                         V CCIO       V

         Operating temperature       For commercial use                                         70           C

                                     For industrial use                                         85           C

         Input rise time                                                                        40           ns

         Input fall time                                                                        40           ns

Altera Corporation                                                                                              27
FLEX 8000 Programmable Logic Device Family Data Sheet

FLEX 8000 5.0-V Device DC Operating Conditions Notes (5), (6)

Symbol  Parameter                     Conditions                       Min  Typ                    Max Unit

V IH    High-level input voltage                                       2.0                         VCCINT +  V

                                                                                                   0.3

V IL    Low-level input voltage                                            0.3                    0.8       V
V OH                                                                        2.4
        5.0-V high-level TTL output   IOH = 4 mA DC, Note (7)              2.4                              V
V OL    voltage                       VCCIO = 4.75 V                   VCCIO 0.2

II      3.3-V high-level TTL output   IOH = 4 mA DC, Note (7)              10                              V
I OZ    voltage                       VCCIO = 3.00 V                        40
I CC0
        3.3-V high-level CMOS output  IOH = 0.1 mA DC, Note (7)                              0.5            V
        voltage                       VCCIO = 3.00 V

        5.0-V low-level TTL output voltage IOL = 12 mA DC, Note (7)                                0.45      V
                                                       VCCIO = 4.75 V

        3.3-V low-level TTL output voltage IOL = 12 mA DC, Note (7)                                0.45      V
                                                       VCCIO = 3.00 V

        3.3-V low-level CMOS output   IOL = 0.1 mA DC, Note (7)                                    0.2       V
        voltage                       VCCIO = 3.00 V

        Input leakage current         VI = VCC or ground                                           10        A

        Tri-state output off-state current VO = VCC or ground                                      40        A

        VCC supply current (standby)  VI = ground, no load                                         10        mA

FLEX 8000 5.0-V Device Capacitance Note (8)

Symbol  Parameter                            Conditions                     Min                    Max Unit

C IN    Input capacitance             VIN = 0 V, f = 1.0 MHz                                       10        pF
C OUT   Output capacitance            VOUT = 0 V, f = 1.0 MHz
                                                                                                   10        pF

28                                                                                                 Altera Corporation
                                            FLEX 8000 Programmable Logic Device Family Data Sheet

Notes to tables:

(1) See the Operating Requirements for Altera Devices Data Sheet in this data book.

(2) Minimum DC input is 0.3 V. During transitions, the inputs may undershoot to 2.0 V or overshoot to 7.0 V for

       periods shorter than 20 ns under no-load conditions.

(3) The maximum VCC rise time is 100 ms.
(4) Numbers in parentheses are for industrial-temperature-range devices.
(5) Typical values are for TA = 25 C and VCC = 5.0 V.
(6) These values are specified under "FLEX 8000 5.0-V Device Recommended Operating Conditions" on page 27.

(7) The IOH parameter refers to high-level TTL or CMOS output current; the IOL parameter refers to low-level TTL or
       CMOS output current.

(8) Capacitance is sample-tested only.

FLEX 8000 3.3-V Device Absolute Maximum Ratings Note (1)

Symbol              Parameter                                 Conditions                 Min Max Unit

V CC    Supply voltage                      With respect to ground, Note (2)             2.0  5.3   V
VI      DC input voltage
I OUT   DC output current, per pin          No bias                                      2.0  5.3   V
T STG   Storage temperature                 Under bias
T AMB   Ambient temperature                 Plastic packages, under bias                 25   25    mA
TJ      Junction temperature
                                                                                         65   150   C

                                                                                         65   135   C

                                                                                               135   C

FLEX 8000 3.3-V Device Recommended Operating Conditions

Symbol              Parameter                         Conditions                         Min Max Unit

V CC    Supply voltage                      Note (3)                                     3.0   3.6   V

VI      Input voltage                                                                    0     V CC  V

VO      Output voltage                                                                   0     V CC  V

TA      Operating temperature               For commercial use                           0     70    C

tR      Input rise time                                                                        40    ns

tF      Input fall time                                                                        40    ns

FLEX 8000 3.3-V Device DC Operating Conditions Note (4)

Symbol              Parameter                           Conditions            Min Typ Max Unit

V IH    High-level input voltage            IOH = 0.1 mA DC, Note (5)        2.0              VCC + 0.3 V
V IL    Low-level input voltage             IOL = 4 mA DC, Note (5)
V OH    High-level output voltage           VI = VCC or ground                0.3             0.8   V
V OL    Low-level output voltage            VO = VCC or ground
II      Input leakage current               VI = ground, no load, Note (6)    VCC 0.2              V
I OZ    Tri-state output off-state current
I CC0   VCC supply current (standby)                                                           0.45  V

                                                                              10              10    A

                                                                              40              40    A

                                                                                         0.3   10    mA

Altera Corporation                                                                                          29
FLEX 8000 Programmable Logic Device Family Data Sheet

FLEX 8000 3.3-V Device Capacitance Note (7)

Symbol         Parameter                                Conditions                                                 Min Max Unit

C IN        Input capacitance         VIN = 0 V, f = 1.0 MHz                                                                           10  pF
C OUT       Output capacitance        VOUT = 0 V, f = 1.0 MHz
                                                                                                                                       10  pF

Notes to tables:

(1) See the Operating Requirements for Altera Devices Data Sheet in this data book.

(2) Minimum DC input is 0.3 V. During transitions, the inputs may undershoot to 2.0 V or overshoot to 5.3 V for

       periods shorter than 20 ns under no-load conditions.

(3) The maximum VCC rise time is 100 ms. VCC must rise monotonically.
(4) These values are specified under "FLEX 8000 3.3-V Device Recommended Operating Conditions" on page 29.

(5) The IOH parameter refers to high-level TTL output current; the IOL parameter refers to low-level TTL output current.
(6) Typical values are for TA = 25 C and VCC = 3.3 V.
(7) Capacitance is sample-tested only.

                                Figures 16 and 17 show the typical output drive characteristics of 5.0-V
                                FLEX 8000 devices. The output driver is compliant with the PCI Local Bus
                                Specification, Revision 2.1.

Figure 16. Output Drive Characteristics of 5.0-V FLEX 8000 Devices (except EPF8282A)

       200                                                                                                 200

IO Output Current (mA) Typ.150IOL                                                                          150     IOL
                                                                              IO Output Current (mA) Typ.
       100                      VCCINT = 5.0 V                                                                                VCCINT = 5.0 V
                                                                                                                              VCCIO = 3.3 V
                                VCCIO = 5.0 V                                                              100                Room Temperature

                                Room Temperature                                                                    IOH

       50         IOH                                                                                      50

            1  2                3  4  5                                                                         1  2  3                    4

               VO Output Voltage (V)                                                                            VO Output Voltage (V)

30                                                                                                                    Altera Corporation
                                                                              FLEX 8000 Programmable Logic Device Family Data Sheet

                    Figure 17. Output Drive Characteristics of EPF8282A Devices with 5.0-V VCCIO

                                                                              150                   IOL

                                                 IO Output Current (mA) Typ.  120

                                                                                                                  VCC = 5.0 V
                                                                                                                  Room Temperature

                                                                               90

                                                                                                                         IOH

                                                                               60

                                                                              30

                                                                                   1     2          3    4      5

                                                                                         VO Output Voltage (V)

                    Figure 18 shows the typical output drive characteristics of EPF8282AV
                    devices.

                    Figure 18. Output Drive Characteristics of EPF8282AV Devices

                                                   100

                    IO Output Current (mA) Typ.  75                                         IOL

                                                 50                                                      VCC = 3.3 V

                                                                                                         Room Temperature

                                                                               IOH

                                                 25

                                                                                      1          2       3            4

                                                                                   VO Output Voltage (V)

Altera Corporation                                                                                                                  31
FLEX 8000 Programmable Logic Device Family Data Sheet

Timing Model  The continuous, high-performance FastTrack Interconnect routing
              structure ensures predictable performance and accurate simulation and
              timing analysis. This predictable performance contrasts with that of
              FPGAs, which use a segmented connection scheme and hence have
              unpredictable performance. Timing simulation and delay prediction are
              available with the MAX+PLUS II Simulator and Timing Analyzer, or with
              industry-standard EDA tools. The Simulator offers both pre-synthesis
              functional simulation to evaluate logic design accuracy and post-
              synthesis timing simulation with 0.1-ns resolution. The Timing Analyzer
              provides point-to-point timing delay information, setup and hold time
              prediction, and device-wide performance analysis.

              Tables 8 through 11 describe the FLEX 8000 timing parameters and their
              symbols.

Table 8. FLEX 8000 Internal Timing Parameters Note (1)

Symbol        Parameter

t IOD     IOE register data delay
t IOC     IOE register control signal delay
t IOE     Output enable delay
t IOCO    IOE register clock-to-output delay
t IOCOMB  IOE combinatorial delay
t IOSU    IOE register setup time before clock; IOE register recovery time after asynchronous clear
t IOH     IOE register hold time after clock
t IOCLR   IOE register clear delay
t IN      Input pad and buffer delay
t OD1     Output buffer and pad delay, slow slew rate = off, VCCIO = 5.0 V, C1 = 35 pF, Note (2)
t OD2     Output buffer and pad delay, slow slew rate = off, VCCIO = 3.3 V, C1 = 35 pF, Note (2)
t OD3     Output buffer and pad delay, slow slew rate = on, C1 = 35 pF, Note (3)
t XZ      Output buffer disable delay, C1 = 5 pF
t ZX1     Output buffer enable delay, slow slew rate = off, VCCIO = 5.0 V, C1 = 35 pF, Note (2)
t ZX2     Output buffer enable delay, slow slew rate = off, VCCIO = 3.3 V, C1 = 35 pF, Note (2)
t ZX3     Output buffer enable delay, slow slew rate = on, C1 = 35 pF, Note (3)

32                                                      Altera Corporation
                    FLEX 8000 Programmable Logic Device Family Data Sheet

Table 9. FLEX 8000 LE Timing Parameters Note (1)

Symbol              Parameter

t LUT    LUT delay for data-in
t CLUT   LUT delay for carry-in
t RLUT   LUT delay for LE register feedback
t GATE   Cascade gate delay
t CASC   Cascade chain routing delay
t CICO   Carry-in to carry-out delay
t CGEN   Data-in to carry-out delay
t CGENR  LE register feedback to carry-out delay
tC       LE register control signal delay
t CH     LE register clock high time
t CL     LE register clock low time
t CO     LE register clock-to-output delay
t COMB   Combinatorial delay
t SU     LE register setup time before clock; LE register recovery time after asynchronous preset, clear, or load
tH       LE register hold time after clock
t PRE    LE register preset delay
t CLR    LE register clear delay

Table 10. FLEX 8000 Interconnect Timing Parameters Note (1)

     Symbol                                                        Parameter

t LABCASC           Cascade delay between LEs in different LABs
t LABCARRY          Carry delay between LEs in different LABs
t LOCAL             LAB local interconnect delay
t ROW               Row interconnect routing delay, Note (4)
t COL               Column interconnect routing delay
t DIN_C             Dedicated input to LE control delay
t DIN_D             Dedicated input to LE data delay, Note (4)
t DIN_IO            Dedicated input to IOE control delay

Table 11. FLEX 8000 External Reference Timing Characteristics Note (5)

      Symbol                                                 Parameter
              Register-to-register delay via 4 LEs, 3 row interconnects, and 4 local interconnects, Note (6)
t DRR         Output data hold time after clock, Note (7)
tODH

Altera Corporation                                                            33
FLEX 8000 Programmable Logic Device Family Data Sheet

Notes to tables:
(1) Internal timing parameters cannot be measured explicitly. They are worst-case delays based on testable and

       external parameters specified by Altera. Internal timing parameters should be used for estimating device
       performance. Post-compilation timing simulation or timing analysis is required to determine actual worst-case
       performance.
(2) These values are specified under "FLEX 8000 3.3-V Device Recommended Operating Conditions" on page 29.
(3) For the tOD3 and tZX3 parameters, VCCIO = 3.3 V or 5.0 V.
(4) The tROW and tDIN_D delays are worst-case values for typical applications. Post-compilation timing simulation or
       timing analysis is required to determine actual worst-case performance.
(5) External reference timing characteristics are factory-tested, worst-case values specified by Altera. A representative
       subset of signal paths is tested to approximate typical device applications.
(6) For more information on test conditions, see Application Note 76 (Understanding FLEX 8000 Timing) in this data book.
(7) This parameter is a guideline that is sample-tested only and is based on extensive device characterization. This
       parameter applies to global and non-global clocking, and for LE and I/O element registers.

                                   The FLEX 8000 timing model shows the delays for various paths and
                                   functions in the circuit. See Figure 19. This model contains three distinct
                                   parts: the LE; the IOE; and the interconnect, including the row and column
                                   FastTrack Interconnect, LAB local interconnect, and carry and cascade
                                   interconnect paths. Each parameter shown in Figure 19 is expressed as a
                                   worst-case value in the "Timing Parameters" tables in this data sheet.
                                   Hand-calculations that use the FLEX 8000 timing model and these timing
                                   parameters can be used to estimate FLEX 8000 device performance.
                                   Timing simulation or timing analysis after compilation is required to
                                   determine the final worst-case performance. Table 12 summarizes the
                                   interconnect paths shown in Figure 19.

           f For more information on timing parameters, go to Application Note 76
                                   (Understanding FLEX 8000 Timing) in this data book.

Table 12. FLEX 8000 Timing Model Interconnect Paths

         Source              Destination                   Total Delay

    LE-Out         LE in same LAB                    t LOCAL
    LE-Out         LE in same row, different LAB     tROW + tLOCAL
    LE-Out         LE in different row               tCOL + tROW + tLOCAL
    LE-Out         IOE on column                     t COL
    LE-Out         IOE on row                        t ROW
    IOE on row     LE in same row                    tROW + tLOCAL
    IOE on column  Any LE                            tCOL + tROW + tLOCAL

34                                                   Altera Corporation
Altera Corporation          Carry-In from                       tROW                                                                                              Figure 19. FLEX 8000 Timing Model
                            Previous LE
                                               Cascade-In from
                                               Previous LE

                                   LUT Delay               Cascade                         LE                    Output Data   I/O Register         IOE
                                    tLUT                  Gate Delay                                                 Delay        Delays
                                    tRLUT                                       Register                                                     Output
                                    tCLUT                    tGATE               Delays                              tIOD        tIOCO       Delays
                                                                                                                                 tIOCOMB
                                   Carry Chain                                  tCO                              I/O Register    tIOSU       tOD1        I/O Pin
                                       Delay                                    tCOMB                               Control      tIOH        tOD2
                                                                                tSU                LE-Out              tIOC      tIOCLR      tOD3
                                    tCGEN                                       tH                                                           tXZ
                    tLOCAL          tCGENR                                      tPRE                       tCOL        tIOE                  tZX1
                                    tCICO                                       tCLR                                                         tZX2
                                                                                                                                             tZX3

                                   Register                                                                                                  Input                                                   FLEX 8000 Programmable Logic Device Family Data Sheet
                                   Control                                                                                                   Delay

                                           tC                                                                                                 tIN

                                                                      tCASC     Cascade
                                                                                Routing Delay

                                                                                                                 Data-In

                     Dedicated                 tLABCARRY              tLABCASC
                    Input Delays
                                   Carry-Out    Carry-Out             Cascade-Out Cascade-Out
                          tDIN_D   to Next LE   to Next LE            to Next LE in to Next LE in
                                   in Same      in Next               Next LAB Same LAB
                          tDIN_C   LAB          LAB

                          tDIN_IO

35
FLEX 8000 Programmable Logic Device Family Data Sheet

EPF8282A Internal Timing Parameters

EPF8282A I/O Element Timing Parameters

    Symbol     A-2 Speed Grade           A-3 Speed Grade    A-4 Speed Grade  Unit

               Min  Max                  Min           Max  Min  Max

t IOD                            0.7                   0.8       0.9         ns
t IOC                            1.7
t IOE                            1.7                   1.8       1.9         ns
tIOCO                            1.0
t IOCOMB                         0.3                   1.8       1.9         ns
t IOSU         1.4
t IOH          0.0                                     1.0       1.0         ns
t IOCLR                          1.2
t IN                             1.5                   0.2       0.1         ns
t OD1                            1.1
t OD2                                   1.6                1.8              ns
t OD3                            4.6
t XZ                             1.4     0.0                0.0              ns
t ZX1                            1.4
t ZX2                                                 1.2       1.2         ns
t ZX3                            4.9
                                                       1.6       1.7         ns

                                                       1.4       1.7         ns

                                                                           ns

                                                       4.9       5.2         ns

                                                       1.6       1.8         ns

                                                       1.6       1.8         ns

                                                                           ns

                                                       5.1       5.3         ns

EPF8282A Interconnect Timing Parameters

       Symbol  A-2 Speed Grade           A-3 Speed Grade    A-4 Speed Grade  Unit

               Min  Max                  Min           Max  Min  Max

t LABCASC           0.3                                0.3       0.4         ns

t LABCARRY          0.3                                0.3       0.4         ns

t LOCAL             0.5                                0.6       0.8         ns

t ROW               4.2                                4.2       4.2         ns

t COL               2.5                                2.5       2.5         ns

t DIN_C             5.0                                5.0       5.5         ns

t DIN_D             7.2                                7.2       7.2         ns

t DIN_IO            5.0                                5.0       5.5         ns

36                                                               Altera Corporation
                                            FLEX 8000 Programmable Logic Device Family Data Sheet

EPF8282A LE Timing Parameters

Symbol              A-2 Speed Grade         A-3 Speed Grade         A-4 Speed Grade  Unit

                    Min        Max          Min  Max                Min  Max

t LUT                                 2.0                     2.5        3.2         ns
t CLUT                                0.0                     0.0
t RLUT                                0.9                     1.1        0.0         ns
t GATE                                0.0                     0.0
t CASC                                0.6                     0.7        1.5         ns
t CICO                                0.4                     0.5
t CGEN                                0.4                     0.5        0.0         ns
t CGENR                               0.9                     1.1
tC                                    1.6                     2.0        0.9         ns
t CH                4.0                     4.0
t CL                4.0                     4.0                          0.6         ns
t CO                                  0.4                     0.5
t COMB                                0.4                     0.5        0.7         ns
t SU                0.8                     1.1
tH                  0.9                     1.1                          1.5         ns
t PRE                                 0.6                     0.7
t CLR                                 0.6                     0.7        2.5         ns

                                                                    4.0              ns

                                                                    4.0              ns

                                                                         0.6         ns

                                                                         0.6         ns

                                                                    1.2              ns

                                                                    1.5              ns

                                                                         0.8         ns

                                                                         0.8         ns

EPF8282A External Timing Parameters

     Symbol         A-2 Speed Grade         A-3 Speed Grade         A-4 Speed Grade  Unit

t DRR               Min        Max          Min  Max                Min  Max
t ODH
                                      15.8                    19.8       24.8        ns
                    1.0                     1.0
                                                                    1.0              ns

Altera Corporation                                                                       37
FLEX 8000 Programmable Logic Device Family Data Sheet

    EPF8282AV Internal Timing Parameters

    EPF8282AV I/O Element Timing Parameters

    Symbol     A-3 Speed Grade                              A-4 Speed Grade  Unit

    tIOD       Min  Max                                     Min  Max
    tIOC
    tIOE                         0.9                             2.2         ns
    tIOCO                        1.9
    tIOCOMB                      1.9                             2.0         ns
    tIOSU                        1.0
    tIOH                         0.1                             2.0         ns
    tIOCLR     1.8
    tIN        0.0                                               2.0         ns
    tOD1                         1.2
    tOD2                         1.7                             0.0         ns
    tOD3                         1.7
    tXZ                                                    2.8              ns
    tZX1                         5.2
    tZX2                         1.8                        0.2              ns
    tZX3                         1.8
                                                                2.3         ns
                                 5.3
                                                                 3.4         ns

                                                                 4.1         ns

                                                                            ns

                                                                 7.1         ns

                                                                 4.3         ns

                                                                 4.3         ns

                                                                            ns

                                                                 8.3         ns

    EPF8282AV Interconnect Timing Parameters

     Symbol    A-3 Speed Grade                              A-4 Speed Grade  Unit

    tLABCASC   Min  Max                                     Min  Max
    tLABCARRY
    tLOCAL                                             0.4       1.3         ns
    tROW                                               0.4
    tCOL                                               0.8       0.8         ns
    tDIN_C                                             4.2
    tDIN_D                                             2.5       1.5         ns
    tDIN_IO                                            5.5
                                                       7.2       6.3         ns
                                                       5.5
                                                                 3.8         ns

                                                                 8.0         ns

                                                                 10.8        ns

                                                                 9.0         ns

38                                                               Altera Corporation
                            FLEX 8000 Programmable Logic Device Family Data Sheet

                    EPF8282AV Logic Element Timing Parameters

                    Symbol  A-3 Speed Grade               A-4 Speed Grade  Unit

                    tLUT    Min  Max                      Min  Max
                    tCLUT
                    tRLUT                     3.2              7.3         ns
                    tGATE                     0.0
                    tCASC                     1.5              1.4         ns
                    tCICO                     0.0
                    tCGEN                     0.9              5.1         ns
                    tCGENR                    0.6
                    tC                        0.7              0.0         ns
                    tCH                       1.5
                    tCL                       2.5              2.8         ns
                    tCO     4.0
                    tCOMB   4.0                                1.5         ns
                    tSU                       0.6
                    tH                        0.6              2.2         ns
                    tPRE    1.2
                    tCLR    1.5                                3.7         ns
                                              0.8
                                              0.8              4.7         ns

                                                          6.0              ns

                                                          6.0              ns

                                                               0.9         ns

                                                               0.9         ns

                                                          2.4              ns

                                                          4.6              ns

                                                               1.3         ns

                                                               1.3         ns

                    EPF8282AV External Timing Parameters

                    Symbol  A-3 Speed Grade               A-4 Speed Grade  Unit

                    tDRR    Min  Max                      Min  Max
                    tODH
                                             24.8              50.1        ns
                            1.0
                                                          1.0              ns

Altera Corporation                                                               39
FLEX 8000 Programmable Logic Device Family Data Sheet

EPF8452A Internal Timing Parameters

EPF8452A I/O Element Timing Parameters

       Symbol  A-2 Speed Grade            A-3 Speed Grade        A-4 Speed Grade  Unit

               Min                   Max  Min          Max       Min  Max

t IOD                            0.7                        0.8       0.9         ns
t IOC                            1.7                        1.8
t IOE                            1.7                        1.8       1.9         ns
t IOCO                           1.0                        1.0
t IOCOMB                         0.3                        0.2       1.9         ns
t IOSU         1.4                        1.6
t IOH          0.0                        0.0                         1.0         ns
t IOCLR                          1.2                        1.2
t IN                             1.5                        1.6       0.1         ns
t OD1                            1.1                        1.4
t OD2                                                          1.8              ns
t OD3                            4.6                        4.9
t XZ                             1.4                        1.6  0.0              ns
t ZX1                            1.4                        1.6
t ZX2                                                               1.2         ns
t ZX3                            4.9                        5.1
                                                                      1.7         ns

                                                                      1.7         ns

                                                                                 ns

                                                                      5.2         ns

                                                                      1.8         ns

                                                                      1.8         ns

                                                                                 ns

                                                                      5.3         ns

EPF8452A Interconnect Timing Parameters

       Symbol  A-2 Speed Grade            A-3 Speed Grade        A-4 Speed Grade  Unit

               Min                   Max  Min          Max       Min  Max

t LABCASC                            0.3               0.4            0.4         ns
                                                       0.4
t LABCARRY                           0.3               0.5            0.4         ns
                                                       5.0
t LOCAL                              0.5               3.0            0.7         ns
                                                       5.0
t ROW                                5.0               7.0            5.0         ns
                                                       5.0
t COL                                3.0                              3.0         ns

t DIN_C                              5.0                              5.5         ns

t DIN_D                              7.0                              7.5         ns

t DIN_IO                             5.0                              5.5         ns

40                                                                    Altera Corporation
                                           FLEX 8000 Programmable Logic Device Family Data Sheet

EPF8452A LE Timing Parameters

Symbol              A-2 Speed Grade        A-3 Speed Grade        A-4 Speed Grade  Unit

                    Min              Max   Min  Max               Min  Max

t LUT                                 2.0                    2.3       3.0         ns
t CLUT                                0.0                    0.2
t RLUT                                0.9                    1.6       0.1         ns
t GATE                                0.0                    0.0
t CASC                                0.6                    0.7       1.6         ns
t CICO                                0.4                    0.5
t CGEN                                0.4                    0.9       0.0         ns
t CGENR                               0.9                    1.4
tC                                    1.6                    1.8       0.9         ns
t CH                4.0                    4.0
t CL                4.0                    4.0                         0.6         ns
t CO                                  0.4                    0.5
t COMB                                0.4                    0.5       0.8         ns
t SU                0.8                    1.0
tH                  0.9                    1.1                         1.5         ns
t PRE                                 0.6                    0.7
t CLR                                 0.6                    0.7       2.4         ns

                                                                  4.0              ns

                                                                  4.0              ns

                                                                       0.6         ns

                                                                       0.6         ns

                                                                  1.1              ns

                                                                  1.4              ns

                                                                       0.8         ns

                                                                       0.8         ns

EPF8452A External Timing Parameters

       Symbol       A-2 Speed Grade        A-3 Speed Grade        A-4 Speed Grade  Unit

t DRR               Min              Max   Min  Max               Min  Max
tODH
                                     16.0                   20.0       25.0        ns
                    1.0                    1.0
                                                                  1.0              ns

Altera Corporation                                                                     41
FLEX 8000 Programmable Logic Device Family Data Sheet

EPF8636A Internal Timing Parameters

EPF8636A I/O Element Timing Parameters

         Symbol   A-2 Speed Grade         A-3 Speed Grade       A-4 Speed Grade  Unit

                  Min                Max  Min          Max      Min  Max

t IOD                                0.7                   0.8       0.9         ns
t IOC                                1.7                   1.8
t IOE                                1.7                   1.8       1.9         ns
t IOCO                               1.0                   1.0
t IOCOMB                             0.3                   0.2       1.9         ns
t IOSU            1.4                     1.6
t IOH             0.0                     0.0                        1.0         ns
t IOCLR                              1.2                   1.2
t IN                                 1.5                   1.6       0.1         ns
t OD1                                1.1                   1.4
t OD2                                1.6                   1.9  1.8              ns
t OD3                                4.6                   4.9
t XZ                                 1.4                   1.6  0.0              ns
t ZX1                                1.4                   1.6
t ZX2                                1.9                   2.1       1.2         ns
t ZX3                                4.9                   5.1
                                                                     1.7         ns

                                                                     1.7         ns

                                                                     2.2         ns

                                                                     5.2         ns

                                                                     1.8         ns

                                                                     1.8         ns

                                                                     2.3         ns

                                                                     5.3         ns

EPF8636A Interconnect Timing Parameters

          Symbol  A-2 Speed Grade         A-3 Speed Grade       A-4 Speed Grade  Unit

                  Min                Max  Min          Max      Min  Max

t LABCASC                            0.3               0.4           0.4         ns
                                                       0.4
t LABCARRY                           0.3               0.5           0.4         ns
                                                       5.0
t LOCAL                              0.5               3.0           0.7         ns
                                                       5.0
t ROW                                5.0               7.0           5.0         ns
                                                       5.0
t COL                                3.0                             3.0         ns

t DIN_C                              5.0                             5.5         ns

t DIN_D                              7.0                             7.5         ns

t DIN_IO                             5.0                             5.5         ns

42                                                                   Altera Corporation
                                            FLEX 8000 Programmable Logic Device Family Data Sheet

EPF8636A LE Timing Parameters

         Symbol     A-2 Speed Grade         A-3 Speed Grade       A-4 Speed Grade  Unit

                    Min              Max    Min  Max              Min  Max

t LUT                                  2.0                   2.3       3.0         ns
t CLUT                                 0.0                   0.2
t RLUT                                 0.9                   1.6       0.1         ns
t GATE                                 0.0                   0.0
t CASC                                 0.6                   0.7       1.6         ns
t CICO                                 0.4                   0.5
t CGEN                                 0.4                   0.9       0.0         ns
t CGENR                                0.9                   1.4
tC                                     1.6                   1.8       0.9         ns
t CH                4.0                     4.0
t CL                4.0                     4.0                        0.6         ns
t CO                                   0.4                   0.5
t COMB                                 0.4                   0.5       0.8         ns
t SU                0.8                     1.0
tH                  0.9                     1.1                        1.5         ns
t PRE                                  0.6                   0.7
t CLR                                  0.6                   0.7       2.4         ns

                                                                  4.0              ns

                                                                  4.0              ns

                                                                       0.6         ns

                                                                       0.6         ns

                                                                  1.1              ns

                                                                  1.4              ns

                                                                       0.8         ns

                                                                       0.8         ns

EPF8636A External Timing Parameters

         Symbol     A-2 Speed Grade         A-3 Speed Grade       A-4 Speed Grade  Unit

t DRR               Min              Max    Min  Max              Min  Max
tODH
                                      16.0                  20.0       25.0        ns
                    1.0                     1.0
                                                                  1.0              ns

Altera Corporation                                                                     43
FLEX 8000 Programmable Logic Device Family Data Sheet

EPF8820A Internal Timing Parameters

EPF8820A I/O Element Timing Parameters

       Symbol  A-2 Speed Grade            A-3 Speed Grade        A-4 Speed Grade  Unit

               Min  Max                   Min          Max       Min  Max

t IOD                            0.7                        0.8       0.9         ns
t IOC                            1.7                        1.8
t IOE                            1.7                        1.8       1.9         ns
t IOCO                           1.0                        1.0
t IOCOMB                         0.3                        0.2       1.9         ns
t IOSU         1.4                        1.6
t IOH          0.0                        0.0                         1.0         ns
t IOCLR                          1.2                        1.2
t IN                             1.5                        1.6       0.1         ns
t OD1                            1.1                        1.4
t OD2                            1.6                        1.9  1.8              ns
t OD3                            4.6                        4.9
t XZ                             1.4                        1.6  0.0              ns
t ZX1                            1.4                        1.6
t ZX2                            1.9                        2.1       1.2         ns
t ZX3                            4.9                        5.1
                                                                      1.7         ns

                                                                      1.7         ns

                                                                      2.2         ns

                                                                      5.2         ns

                                                                      1.8         ns

                                                                      1.8         ns

                                                                      2.3         ns

                                                                      5.3         ns

EPF8820A Interconnect Timing Parameters

       Symbol  A-2 Speed Grade            A-3 Speed Grade        A-4 Speed Grade  Unit

               Min  Max                   Min          Max       Min  Max

t LABCASC                            0.3               0.3            0.4         ns
                                                       0.3
t LABCARRY                           0.3               0.6            0.4         ns
                                                       5.0
t LOCAL                              0.5               3.0            0.8         ns
                                                       5.0
t ROW                                5.0               7.0            5.0         ns
                                                       5.0
t COL                                3.0                              3.0         ns

t DIN_C                              5.0                              5.5         ns

t DIN_D                              7.0                              7.5         ns

t DIN_IO                             5.0                              5.5         ns

44                                                                    Altera Corporation
                                           FLEX 8000 Programmable Logic Device Family Data Sheet

EPF8820A LE Timing Parameters

Symbol              A-2 Speed Grade        A-3 Speed Grade        A-4 Speed Grade  Unit

                    Min        Max         Min  Max               Min  Max

t LUT                                 2.0                    2.5       3.2         ns
t CLUT                                0.0                    0.0
t RLUT                                0.9                    1.1       0.0         ns
t GATE                                0.0                    0.0
t CASC                                0.6                    0.7       1.5         ns
t CICO                                0.4                    0.5
t CGEN                                0.4                    0.5       0.0         ns
t CGENR                               0.9                    1.1
tC                                    1.6                    2.0       0.9         ns
t CH                4.0                    4.0
t CL                4.0                    4.0                         0.6         ns
t CO                                  0.4                    0.5
t COMB                                0.4                    0.5       0.7         ns
t SU                0.8                    1.1
tH                  0.9                    1.1                         1.5         ns
t PRE                                 0.6                    0.7
t CLR                                 0.6                    0.7       2.5         ns

                                                                  4.0              ns

                                                                  4.0              ns

                                                                       0.6         ns

                                                                       0.6         ns

                                                                  1.2              ns

                                                                  1.5              ns

                                                                       0.8         ns

                                                                       0.8         ns

EPF8820A External Timing Parameters

      Symbol        A-2 Speed Grade        A-3 Speed Grade        A-4 Speed Grade  Unit

t DRR               Min        Max         Min  Max               Min  Max
tODH
                                     16.0                   20.0       25.0        ns
                    1.0                    1.0
                                                                  1.0              ns

Altera Corporation                                                                     45
FLEX 8000 Programmable Logic Device Family Data Sheet

EPF81188A Internal Timing Parameters

EPF81188A I/O Element Timing Parameters

          Symbol  A-2 Speed Grade          A-3 Speed Grade       A-4 Speed Grade  Unit

                  Min                 Max  Min         Max       Min  Max

t IOD                              0.7                      0.8       0.9         ns
t IOC                              1.7                      1.8
t IOE                              1.7                      1.8       1.9         ns
t IOCO                             1.0                      1.0
t IOCOMB                           0.3                      0.2       1.9         ns
t IOSU            1.4                      1.6
t IOH             0.0                      0.0                        1.0         ns
t IOCLR                            1.2                      1.2
t IN                               1.5                      1.6       0.1         ns
t OD1                              1.1                      1.4
t OD2                              1.6                      1.9  1.8              ns
t OD3                              4.6                      4.9
t XZ                               1.4                      1.6  0.0              ns
t ZX1                              1.4                      1.6
t ZX2                              1.9                      2.1       1.2         ns
t ZX3                              4.9                      5.1
                                                                      1.7         ns

                                                                      1.7         ns

                                                                      2.2         ns

                                                                      5.2         ns

                                                                      1.8         ns

                                                                      1.8         ns

                                                                      2.3         ns

                                                                      5.3         ns

EPF81188A Interconnect Timing Parameters

          Symbol  A-2 Speed Grade          A-3 Speed Grade       A-4 Speed Grade  Unit

                  Min                 Max  Min         Max       Min  Max

t LABCASC                             0.3              0.3            0.4         ns
                                                       0.3
t LABCARRY                            0.3              0.6            0.4         ns
                                                       5.0
t LOCAL                               0.5              3.0            0.8         ns
                                                       5.0
t ROW                                 5.0              7.0            5.0         ns
                                                       5.0
t COL                                 3.0                             3.0         ns

t DIN_C                               5.0                             5.5         ns

t DIN_D                               7.0                             7.5         ns

t DIN_IO                              5.0                             5.5         ns

46                                                                    Altera Corporation
                                           FLEX 8000 Programmable Logic Device Family Data Sheet

EPF81188A LE Timing Parameters

         Symbol     A-2 Speed Grade        A-3 Speed Grade       A-4 Speed Grade  Unit

                    Min               Max  Min  Max              Min  Max

t LUT                                2.0                    2.5       3.2         ns
t CLUT                               0.0                    0.0
t RLUT                               0.9                    1.1       0.0         ns
t GATE                               0.0                    0.0
t CASC                               0.6                    0.7       1.5         ns
t CICO                               0.4                    0.5
t CGEN                               0.4                    0.5       0.0         ns
t CGENR                              0.9                    1.1
tC                                   1.6                    2.0       0.9         ns
t CH                4.0                    4.0
t CL                4.0                    4.0                        0.6         ns
t CO                                 0.4                    0.5
t COMB                               0.4                    0.5       0.7         ns
t SU                0.8                    1.1
tH                  0.9                    1.1                        1.5         ns
t PRE                                0.6                    0.7
t CLR                                0.6                    0.7       2.5         ns

                                                                 4.0              ns

                                                                 4.0              ns

                                                                      0.6         ns

                                                                      0.6         ns

                                                                 1.2              ns

                                                                 1.5              ns

                                                                      0.8         ns

                                                                      0.8         ns

EPF81188A External Timing Parameters

         Symbol     A-2 Speed Grade        A-3 Speed Grade       A-4 Speed Grade  Unit

t DRR               Min               Max  Min  Max              Min  Max
t ODH
                                    16.0                   20.0       25.0        ns
                    1.0                    1.0
                                                                 1.0              ns

Altera Corporation                                                                    47
FLEX 8000 Programmable Logic Device Family Data Sheet

EPF81500A Internal Timing Parameters

EPF81500A I/O Element Timing Parameters

       Symbol  A-2 Speed Grade            A-3 Speed Grade        A-4 Speed Grade  Unit

               Min  Max                   Min          Max       Min  Max

t IOD                            0.7                        0.8       0.9         ns
t IOC                            1.7                        1.8
t IOE                            1.7                        1.8       1.9         ns
t IOCO                           1.0                        1.0
t IOCOMB                         0.3                        0.2       1.9         ns
t IOSU         1.4                        1.6
t IOH          0.0                        0.0                         1.0         ns
t IOCLR                          1.2                        1.2
t IN                             1.5                        1.6       0.1         ns
t OD1                            1.1                        1.4
t OD2                            1.6                        1.9  1.8              ns
t OD3                            4.6                        4.9
t XZ                             1.4                        1.6  0.0              ns
t ZX1                            1.4                        1.6
t ZX2                            1.9                        2.1       1.2         ns
t ZX3                            4.9                        5.1
                                                                      1.7         ns

                                                                      1.7         ns

                                                                      2.2         ns

                                                                      5.2         ns

                                                                      1.8         ns

                                                                      1.8         ns

                                                                      2.3         ns

                                                                      5.3         ns

EPF81500A Interconnect Timing Parameters

       Symbol  A-2 Speed Grade            A-3 Speed Grade        A-4 Speed Grade  Unit

               Min  Max                   Min          Max       Min  Max

t LABCASC           0.3                                0.3            0.4         ns
                                                       0.3
t LABCARRY          0.3                                0.6            0.4         ns
                                                       6.2
t LOCAL             0.5                                3.0            0.8         ns
                                                       5.0
t ROW               6.2                                8.2            6.2         ns
                                                       5.0
t COL               3.0                                               3.0         ns

t DIN_C             5.0                                               5.5         ns

t DIN_D             8.2                                               8.7         ns

t DIN_IO            5.0                                               5.5         ns

48                                                                    Altera Corporation
                                           FLEX 8000 Programmable Logic Device Family Data Sheet

EPF81500A LE Timing Parameters

Symbol              A-2 Speed Grade        A-3 Speed Grade        A-4 Speed Grade  Unit

                    Min         Max        Min  Max               Min  Max

t LUT                                 2.0                    2.5       3.2         ns
t CLUT                                0.0                    0.0
t RLUT                                0.9                    1.1       0.0         ns
t GATE                                0.0                    0.0
t CASC                                0.6                    0.7       1.5         ns
t CICO                                0.4                    0.5
t CGEN                                0.4                    0.5       0.0         ns
t CGENR                               0.9                    1.1
tC                                    1.6                    2.0       0.9         ns
t CH                4.0                    4.0
t CL                4.0                    4.0                         0.6         ns
t CO                                  0.4                    0.5
t COMB                                0.4                    0.5       0.7         ns
t SU                0.8                    1.1
tH                  0.9                    1.1                         1.5         ns
t PRE                                 0.6                    0.7
t CLR                                 0.6                    0.7       2.5         ns

                                                                  4.0              ns

                                                                  4.0              ns

                                                                       0.6         ns

                                                                       0.6         ns

                                                                  1.2              ns

                                                                  1.5              ns

                                                                       0.8         ns

                                                                       0.8         ns

EPF81500A External Timing Parameters

      Symbol        A-2 Speed Grade        A-3 Speed Grade        A-4 Speed Grade  Unit

t DRR               Min         Max        Min  Max               Min  Max
t ODH
                                     16.1                   20.1       25.1        ns
                    1.0                    1.0
                                                                  1.0              ns

Altera Corporation                                                                     49
FLEX 8000 Programmable Logic Device Family Data Sheet

Power        The supply power for FLEX 8000 devices, P, can be calculated with the
Consumption  following equation:

             P = PINT + PIO = [(ICCSTANDBY + I CCACTIVE) VCC] + PIO

             Typical ICCSTANDBY values are shown as ICC0 in the "FLEX 8000 5.0-V
             Device DC Operating Conditions" table on page 28 and the "FLEX 8000
             3.3-V Device DC Operating Conditions" table on page 29. The PIO value,
             which depends on the device output load characteristics and switching
             frequency, can be calculated using the guidelines given in
             Application Note 74 (Evaluating Power for Altera Devices). The ICCACTIVE
             value depends on the switching frequency and the application logic. This
             value can be calculated based on the amount of current that each LE
             typically consumes.

             The following equation shows the general formula for calculating
             ICCACTIVE:
             ICCACTIVE = K fMAX N togLC M-------H-----z--A-------L----E--

             The parameters in this equation are shown below:

             fMAX = Maximum operating frequency in MHz
             N = Total number of logic cells used in the device

             togLC = Average percentage of logic cells toggling at each clock

             K  = Constant, shown in Table 13

             Table 13. Values for Constant K

                Device                                 K

                5.0-V FLEX 8000 devices                75

                3.3-V FLEX 8000 devices                60

             This calculation provides an ICC estimate based on typical conditions
             with no output load. The actual ICC value should be verified during
             operation because this measurement is sensitive to the actual pattern in

             the device and the environmental operating conditions.

             Figure 20 shows the relationship between ICC and operating frequency
             for several LE utilization values.

50                                                     Altera Corporation
                                                                                 FLEX 8000 Programmable Logic Device Family Data Sheet

                    Figure 20. FLEX 8000 ICCACTIVE vs. Operating Frequency                         1,500 LEs

                    5.0-V FLEX 8000 Devices

                                                1,000

                                                  800
                    ICC Supply Current (mA)
                                                                                 600
                                                                                                                                                                1,000 LEs

                                                                                 400
                                                                                                                                                                 500 LEs

                                                                                 200

                                                     0  ICC Supply Current (mA)               30   60

                    3.3-V FLEX 8000 Devices                                      Frequency (MHz)      200 LEs
                                                                                                      150 LEs
                                                    100                                        30     100 LEs
                                                      90
                                                      80                          Frequency (MHz)      50 LEs
                                                      70                                           60
                                                      60
                                                      50
                                                      40
                                                      30
                                                      20
                                                      10
                                                       0

Configuration &     The FLEX 8000 architecture supports several configuration schemes to
Operation           load a design into the device(s) on the circuit board. This section
                    summarizes the device operating modes and available device
           f        configuration schemes.

                    For more information, go to Application Note 33 (Configuring FLEX 8000
                    Devices) and Application Note 38 (Configuring Multiple FLEX 8000 Devices).

Altera Corporation                                                                                                                                                         51
FLEX 8000 Programmable Logic Device Family Data Sheet

                             Operating Modes

                                   The FLEX 8000 architecture uses SRAM elements that require
                                   configuration data to be loaded whenever the device powers up and
                                   begins operation. The process of physically loading the SRAM
                                   programming data into the device is called configuration. During
                                   initialization, which occurs immediately after configuration, the device
                                   resets registers, enables I/O pins, and begins to operate as a logic device.
                                   The I/O pins are tri-stated during power-up, and before and during
                                   configuration. The configuration and initialization processes together are
                                   called command mode; normal device operation is called user mode.

                                   SRAM elements allow FLEX 8000 devices to be reconfigured in-circuit
                                   with new programming data that is loaded into the device. Real-time
                                   reconfiguration is performed by forcing the device into command mode
                                   with a device pin, loading different programming data, reinitializing the
                                   device, and resuming user-mode operation. The entire reconfiguration
                                   process requires less than 100 ms and can be used to dynamically
                                   reconfigure an entire system. In-field upgrades can be performed by
                                   distributing new configuration files.

                             Configuration Schemes

                                   The configuration data for a FLEX 8000 device can be loaded with one of
                                   six configuration schemes, chosen on the basis of the target application.
                                   Both active and passive schemes are available. In the active configuration
                                   schemes, the FLEX 8000 device functions as the controller, directing the
                                   loading operation, controlling external EPROM devices, and completing
                                   the loading process. The clock source for all active configuration schemes
                                   is an oscillator on the FLEX 8000 device that operates between 2 MHz and
                                   6 MHz. In the passive configuration schemes, an external controller
                                   guides the FLEX 8000 device. Table 14 shows the data source for each of
                                   the six configuration schemes.

    Table 14. Data Source for Configuration

        Configuration Scheme       Acronym   Data Source

    Active serial                  AS        Altera Configuration EPROM
    Active parallel up
    Active parallel down           APU Parallel EPROM
    Passive serial
    Passive parallel synchronous   APD Parallel EPROM
    Passive parallel asynchronous
                                   PS        Serial data path

                                   PPS Intelligent host

                                   PPA Intelligent host

52                                           Altera Corporation
Device                                            FLEX 8000 Programmable Logic Device Family Data Sheet
Pin-Outs
                        Tables 15 through 17 show the pin names and numbers for the dedicated
                        pins in each FLEX 8000 device package.

Table 15. FLEX 8000 84-, 100-, 144- & 160-Pin Package Pin-Outs (Part 1 of 3)

    Pin Name    84-Pin    84-Pin   100-Pin    100-Pin   144-Pin                160-Pin   160-Pin
                 PLCC     PLCC       TQFP      TQFP      TQFP                    PGA      PQFP
              EPF8282A  EPF8452A  EPF8282A   EPF8452A  EPF8820A                         EPF8820A
                        EPF8636A  EPF8282AV                                   EPF8452A   Note (1)

nSP (2)       75        75        75         76        110                    R1        1

MSEL0 (2)     74        74        74         75        109                    P2        2

MSEL1 (2)     53        53        51         51        72                     A1        44

nSTATUS (2) 32          32        24         25        37                     C13       82

nCONFIG (2) 33          33        25         26        38                     A15       81

DCLK (2)      10        10        100        100       143                    P14       125

CONF_DONE (2) 11        11        1          1         144                    N13       124

nWS           30        30        22         23        33                     F13       87

nRS           48        48        42         45        31                     C6        89

RDCLK         49        49        45         46        12                     B5        110

nCS           29        29        21         22        4                      D15       118

CS            28        28        19         21        3                      E15       121

RDYnBUSY      77        77        77         78        20                     P3        100

CLKUSR        50        50        47         47        13                     C5        107

ADD17         51        51        49         48        75                     B4        40

ADD16         36        55        28         54        76                     E2        39

ADD15         56        56        55         55        77                     D1        38

ADD14         57        57        57         57        78                     E1        37

ADD13         58        58        58         58        79                     F3        36

ADD12         60        60        59         60        83                     F2        32

ADD11         61        61        60         61        85                     F1        30

ADD10         62        62        61         62        87                     G2        28

ADD9          63        63        62         64        89                     G1        26

ADD8          64        64        64         65        92                     H1        22

ADD7          65        65        65         66        94                     H2        20

ADD6          66        66        66         67        95                     J1        18

ADD5          67        67        67         68        97                     J2        16

ADD4          69        69        68         70        102                    K2        11

ADD3          70        70        69         71        103                    K1        10

ADD2          71        71        71         72        104                    K3        8

ADD1          76        72        76         73        105                    M1        7

Altera Corporation                                                                           53
FLEX 8000 Programmable Logic Device Family Data Sheet

Table 15. FLEX 8000 84-, 100-, 144- & 160-Pin Package Pin-Outs (Part 2 of 3)

   Pin Name     84-Pin      84-Pin      100-Pin    100-Pin         144-Pin      160-Pin   160-Pin
                 PLCC       PLCC          TQFP      TQFP            TQFP          PGA      PQFP
ADD0         EPF8282A     EPF8452A     EPF8282A   EPF8452A        EPF8820A               EPF8820A
DATA7                     EPF8636A     EPF8282AV                               EPF8452A   Note (1)
DATA6        78
DATA5        3            76           78         77              106          N3        6
DATA4        4            2                                       131
DATA3        6            4            90         89              132          P8        140
DATA2        7            6                                       133
DATA1        8            7            91         91              134          P10       139
DATA0        9            8                                       135
SDOUT (3)    13           9            92         95              137          R12       138
TDI (4)      14           13                                      138
TDO (4)      79           14           95         96              140          R13       136
TCK (4)      55           78                                      23
TMS (4)      27           45 (5)       97         97              96           P13       135
TRST (6)     72           27 (5)                                  18
Dedicated    20           44 (5)       99         98              88           R14       133
Inputs (8)   52           43 (5)                                  86
VCCINT       12, 31, 54,  52 (7)       4          4               71           N15       132
             73           12, 31, 54,                             9, 26, 82,
VCCIO        17, 38, 59,  73           5          5               99           K13       129
             80           17, 38, 59,                             8, 28, 70,
                          80           79         79              90, 111      P4        97
                     
                                       54                        16, 40, 60,           17
                                                                  69, 91,
                                       18                        112, 122,             102
                                                                  141
                                       72                                              27

                                       11                                              29

                                       50                                              45

                                       3, 23, 53, 73 3, 24, 53,                C3, D14, 14, 33, 94,
                                                          74                   N2, R15 113

                                       6, 20, 37, 56, 9, 32, 49,               B2, C4, D3, 3, 24, 46,
                                                                               D8, D12, 92, 114,
                                       70, 87     59, 82                       G3, G12, 160
                                                                               H4, H13,
                                                                               J3, J12,
                                                                               M4, M7,
                                                                               M9, M13,
                                                                               N12

                                                                                     23, 47, 57,

                                                                                         69, 79,

                                                                                         104, 127,

                                                                                         137, 149,

                                                                                         159

54                                                                                  Altera Corporation
                                          FLEX 8000 Programmable Logic Device Family Data Sheet

Table 15. FLEX 8000 84-, 100-, 144- & 160-Pin Package Pin-Outs (Part 3 of 3)

   Pin Name       84-Pin    84-Pin         100-Pin    100-Pin          144-Pin     160-Pin    160-Pin
                   PLCC     PLCC             TQFP      TQFP             TQFP         PGA       PQFP
GND             EPF8282A  EPF8452A        EPF8282A   EPF8452A         EPF8820A               EPF8820A
                          EPF8636A        EPF8282AV                               EPF8452A    Note (1)
No Connect
(N.C.)          5, 26, 47, 68 5, 26, 47,  2, 13, 30, 44, 19, 44, 69,  7, 17, 27,  C12, D4,   12, 13, 34,
Total User I/O                     68     52, 63, 80, 94              39, 54,     D7, D9,    35, 51, 63,
Pins                                      94                          80, 81,     D13, G4,   75, 80, 83,
                                                                      100,101,    G13, H3,   93, 103,
                                                                      128, 142    H12, J4,   115, 126,
                                                                                  J13, L1,   131, 143,
                                                                                  M3, M8,    155
                                                                                  M12, M15,
                                                                                  N4

                                                  2, 6, 13, 30,                             
                                          74
                                                     37, 42, 43,

                                                     50, 52, 56,

                                                     63, 80, 87,

                                                     92, 93, 99

                64        64                         64               108         116        116

Altera Corporation                                                                                   55
FLEX 8000 Programmable Logic Device Family Data Sheet

Table 16. FLEX 8000 160-, 192- & 208-Pin Package Pin-Outs (Part 1 of 2)

Pin Name         160-Pin     160-Pin  192-Pin PGA 208-Pin                    208-Pin      208-Pin
                  PQFP         PQFP
                EPF8452A    EFP8636A  EPF8636A              PQFP              PQFP         PQFP

                          1           EPF8820A EPF8636A (1) EPF8820A (1) EPF81188A (1)
                          3
nSP (2)   120             38          R15              207               207          5
                          83
MSEL0 (2) 117             81          T15              4                 4            21
                          120
MSEL1 (2) 84              118         T3               49                49           33

nSTATUS (2) 37                        B3               108               108          124

nCONFIG (2) 40                        C3               103               103          107

DCLK (2) 1                            C15              158               158          154

CONF_DONE 4                           B15              153               153          138
(2)

nWS       30              89          C5               114               114          118

nRS       71              50          B5               66                116          121

RDCLK     73              48          C11              64                137          137

nCS       29              91          B13              116               145          142

CS        27              93          A16              118               148          144

RDYnBUSY 125              155         A8               201               127          128

CLKUSR    76              44          A10              59                134          134

ADD17     78              43          R5               57                43           46

ADD16     91              33          U3               43                42           45

ADD15     92              31          T5               41                41           44

ADD14     94              29          U4               39                40           39

ADD13     95              27          R6               37                39           37

ADD12     96              24          T6               31                35           36

ADD11     97              23          R7               30                33           31

ADD10     98              22          T7               29                31           30

ADD9      99              21          T8               28                29           29

ADD8      101             20          U9               24                25           26

ADD7      102             19          U10              23                23           25

ADD6      103             18          U11              22                21           24

ADD5      104             17          U12              21                19           18

ADD4      105             13          R12              14                14           17

ADD3      106             11          U14              12                13           16

ADD2      109             9           U15              10                11           10

ADD1      110             7           R13              8                 10           9

ADD0      123             157         U16              203               9            8

DATA7     144             137         H17              178               178          177

DATA6     150             132         G17              172               176          175

56                                                                                  Altera Corporation
                                                FLEX 8000 Programmable Logic Device Family Data Sheet

Table 16. FLEX 8000 160-, 192- & 208-Pin Package Pin-Outs (Part 2 of 2)

Pin Name         160-Pin        160-Pin         192-Pin PGA 208-Pin                 208-Pin      208-Pin
                  PQFP           PQFP
                EPF8452A       EFP8636A         EPF8636A            PQFP             PQFP             PQFP

                                                EPF8820A EPF8636A (1) EPF8820A (1) EPF81188A (1)

DATA5       152                129              F17            169              174              172
DATA4
DATA3       154                127              E17            165              172              170
DATA2
DATA1       157                124              G15            162              171              168
DATA0
SDOUT (3)   159                122              F15            160              167              166
TDI (4)
TDO (4)     11                 115              E16            149              165              163
TCK (4)
TMS (4)     12                 113              C16            147              162              161
TRST (6)
Dedicated   128                152              C7 (9)         198              124              119
Inputs (8)
VCCINT                        55               R11            72               20                    
(5.0 V)
                              95               B9             120              129                  
VCCIO
(5.0 V or                     57               U8             74               30                    
3.3 V)
                              59               U7             76               32                    
GND
                              40               R3             54               54                    
No Connect
(N.C.)      5, 36, 85, 116 6, 35, 87, 116 A5, U5, U13, 7, 45, 112,              17, 36, 121, 13, 41, 116,

Total User                                      A13            150              140              146
I/O Pins
            21, 41, 53, 67, 4, 5, 26, 85, C8, C9, C10, 5, 6, 33, 110, 5, 6, 27, 48, 4, 20, 35, 48,

            80, 81, 100, 121, 106               R8, R9, R10, 137                119, 141         50, 102, 114,
            133, 147, 160                       R14                                              131, 147

                              25, 41, 60, 70, D3, D4, D9, 32, 55, 78, 91, 26, 55, 69, 87, 3, 19, 34, 49,

                               80, 107, 121, D14, D15, G4, 102, 138, 159, 102, 131, 159, 69, 87, 106,
                               140, 149, 160 G14, L4, L14, 182, 193, 206 173, 191, 206 123, 140, 156,

                                                P4, P9, P14                                      174, 192

            13, 14, 28, 46,    15, 16, 36, 37,  C4, D7, D8,    19, 20, 46, 47,  15, 16, 37, 38,  11, 12, 27, 28,
            60, 75, 93, 107,   45, 51, 75, 84,  D10, D11, H4,  60, 67, 96,      60, 78, 96,      42, 43, 60, 78,
            108, 126, 140,     86, 96, 97,      H14, K4, K14,  109, 111, 124,   109, 110, 120,   96, 105, 115,
            155                117, 126, 131,   P7, P8, P10,   125, 151, 164,   130, 142, 152,   122, 132, 139,
                               154              P11            171, 200         164, 182, 200    148, 155, 159,
                                                                                                 165, 183, 201

            2, 3, 38, 39, 70, 2, 39, 82, 119 C6, C12, C13, 1, 2, 3, 16, 17, 1, 2, 3, 50, 51, 1, 2, 51, 52, 53,

            82, 83, 118, 119,                   C14, E3, E15, 18, 25, 26, 27, 52, 53, 104, 54, 103, 104,

            148                                 F3, J3, J4, 34, 35, 36, 50, 105, 106, 107, 157, 158, 207,

                                                J14, J15, N3, 51, 52, 53, 154, 155, 156, 208

                                                N15, P3, P15, 104, 105, 106, 157, 208

                                                R4 (10)        107, 121, 122,

                                                               123, 130, 131,
                                                               132, 139, 140,

                                                               141, 154, 155,
                                                               156, 157, 208

            116                114              132, 148 (11) 132               148              144

Altera Corporation                                                                                          57
FLEX 8000 Programmable Logic Device Family Data Sheet

Table 17. FLEX 8000 225-, 232-, 240-, 280- & 304-Pin Package Pin-Outs (Part 1 of 3)

    Pin Name      225-Pin    232-Pin    240-Pin          240-Pin    280-Pin            304-Pin
                    BGA        PGA       PQFP             PQFP        PGA               RQFP
nSP (2)                               EPF81188A        EPF81500A                     EPF81500A
MSEL0 (2)        EPF8820A  EPF81188A                              EPF81500A
MSEL1 (2)
nSTATUS (2)    A15         C14        237              237        W1                 304
nCONFIG (2)    B14
DCLK (2)       R15         G15        21               19         N1                 26
CONF_DONE (2)  P2
nWS            R1          L15        40               38         H3                 51
nRS            B2
RDCLK          A1          L3         141              142        G19                178
nCS            L4
CS             K5          R4         117              120        B18                152
RDYnBUSY       F1
CLKUSR         D1          C4         184              183        U18                230
ADD17          C1
ADD16          J3          G3         160              161        M16                204
ADD15          G2
ADD14          M14         P1         133              134        F18                167
ADD13          L12
ADD12          M15         N1         137              138        G18                171
ADD11          L13
ADD10          L14         G2         158              159        M17                202
ADD9           K13
ADD8           K15         E2         166              167        N16                212
ADD7           J13
ADD6           J15         E3         169              170        N18                215
ADD5           G14
ADD4           G13         K2         146              147        J17                183
ADD3           G11
ADD2           F14         H2         155              156        K19                199
ADD1           E13
ADD0           D15         R15        58               56         E3                 73
DATA7          D14
DATA6          E12         T17        56               54         E2                 71
DATA5          C15
DATA4          A7          P15        54               52         F4                 69
               D7
               A6          M14        47               45         G1                 60
               A5
                           M15        45               43         H2                 58

                           M16        43               41         H1                 56

                           K15        36               34         J3                 47

                           K17        34               32         K3                 45

                           J14        32               30         K4                 43

                           J15        29               27         L1                 34

                           H17        27               25         L2                 32

                           H15        25               23         M1                 30

                           F16        18               16         N2                 20

                           F15        16               14         N3                 18

                           F14        14               12         N4                 16

                           D15        7                5          U1                 8

                           B17        5                3          U2                 6

                           C15        3                1          V1                 4

                           A7         205              199        W13                254

                           D8         203              197        W14                252

                           B7         200              196        W15                250

                           C7         198              194        W16                248

58                                                                                   Altera Corporation
                                           FLEX 8000 Programmable Logic Device Family Data Sheet

Table 17. FLEX 8000 225-, 232-, 240-, 280- & 304-Pin Package Pin-Outs (Part 2 of 3)

     Pin Name        225-Pin    232-Pin      240-Pin    240-Pin        280-Pin         304-Pin
                       BGA        PGA         PQFP       PQFP            PGA            RQFP
                                           EPF81188A  EPF81500A                      EPF81500A
                    EPF8820A  EPF81188A                              EPF81500A

DATA3          B5             D7           196        193            W17             246

DATA2          E6             B5           194        190            V16             243

DATA1          D5             A3           191        189            U16             241

DATA0          C4             A2           189        187            V17             239

SDOUT (3)      K1             N2           135        136            F19             169

TDI            F15 (4)                              63 (12)        B1 (12)         80 (12)

TDO            J2 (4)                               117 (12)       C17 (12)        149 (12)

TCK            J14 (4)                              116 (12)       A19 (12)        148 (12)

TMS            J12 (4)                              64 (12)        C2 (12)         81 (12)

TRST (6)       P14                                  115            A18             145

Dedicated Inputs F4, L1, K12, C1, C17, R1, 10, 51, 130, 8, 49, 131,  F1, F16, P3, 12, 64, 164,

(8)            E15            R17          171        172            P19             217

VCCINT         F5, F10, E1,   E4, H4, L4,  20, 42, 64, 66, 18, 40, 60, 62, B17, D3, D15, 24, 54, 77,
(5.0 V)        L2, K4, M12,   P12, L14,
               P15, H13,      H14, E14,    114, 128, 150, 91, 114, 129, E8, E10, E12, 144, 79, 115,
               H14, B15,      R14, U1
               C13                         172, 236   151, 173, 209, E14, R7, R9, 162, 191, 218,

                                                      236            R11, R13, 266, 301

                                                                     R14, T14

VCCIO          H3, H2, P6, N10, M13, 19, 41, 65, 81, 17, 39, 61, 78, D14, E7, E9, 22, 53, 78, 99,

(5.0 V or 3.3 V) R6, P10, N10, M5, K13, K5, 99, 116, 140, 94, 108, 130, E11, E13, R6, 119, 137, 163,
                        R14, N13, H13, H5, F5, 162, 186, 202, 152, 174, 191, R8, R10, R12, 193, 220, 244,

               H15, H12,      E10, E8, N8, 220, 235   205, 221, 235 T13, T15         262, 282, 300
               D12, A14,      F13

               B10, A10, B6,
               C6, A2, C3,

               M4, R2

GND            B1, D4, E14, A1, D6, E11, 8, 9, 30, 31, 6, 7, 28, 29, D4, D5, D16, 9, 11, 36, 38,

               F7, F8, F9, E7, E9, G4, 52, 53, 72, 90, 50, 51, 71, 85, E4, E5, E6, 65, 67, 90,

               F12, G6, G7, G5, G13,       108, 115, 129, 92, 101, 118, E15, E16, F5, 108, 116,

               G8, G9, G10, G14, J5, J13, 139, 151, 161, 119, 140, 141, F15, G5, G15, 128, 150,

               H1, H4, H5, K4, K14, L5, 173, 185, 187, 162, 163, 184, H5, H15, J5, 151, 175, 177,
               H6, H7, H8, L13, N4, N7, 193, 211, 229 185, 186, 198, J15, K5, K15, 206, 208, 231,

               H9, H10, H11, N9, N11, N14             208, 214, 228 L5, L15, M5, 232, 237, 253,
               J6, J7, J8, J9,
                                                                     M15, N5,        265, 273, 291

               J10, K6, K7,                                          N15, P4, P5,
               K8, K9, K11,                                          P15, P16, R4,

               L15, N3, P1                                           R5, R15, R16,
                                                                     T4, T5, T16,

                                                                     U17

Altera Corporation                                                                                    59
FLEX 8000 Programmable Logic Device Family Data Sheet

Table 17. FLEX 8000 225-, 232-, 240-, 280- & 304-Pin Package Pin-Outs (Part 3 of 3)

    Pin Name       225-Pin    232-Pin    240-Pin         240-Pin    280-Pin            304-Pin
                     BGA        PGA       PQFP            PQFP        PGA               RQFP
No Connect                             EPF81188A       EPF81500A                     EPF81500A
(N.C.)            EPF8820A  EPF81188A                             EPF81500A

Total User I/O                       61, 62, 119,                                10, 21, 23, 25,
Pins                        180                                   204                35, 37, 39, 40,
                148                    120, 181, 182,                                41, 42, 52, 55,
                                                                                     66, 68, 146,
                                       239, 240                                      147, 161, 173,
                                                                                     174, 176, 187,
                                       180             177                           188, 189, 190,
                                                                                     192, 194, 195,
                                                                                     205, 207, 219,
                                                                                     221, 233, 234,
                                                                                     235, 236, 302,
                                                                                     303

                                                                                     204

Notes to tables:
(1) Perform a complete thermal analysis before committing a design to this device package. See Application Note 74

       (Evaluating Power for Altera Devices) in this data book for more information.
(2) This pin is a dedicated pin and is not available as a user I/O pin.
(3) SDOUT will drive out during configuration. After configuration, it may be used as a user I/O pin. By default, the

       MAX+PLUS II software will not use SDOUT as a user I/O pin; the user can override the MAX+PLUS II software and
       use SDOUT as a user I/O pin.
(4) If the device is not configured to use the JTAG BST circuitry, this pin is available as a user I/O pin.
(5) JTAG pins are available for EPF8636A devices only. These pins are dedicated user I/O pins.
(6) TRST is a dedicated input pin for JTAG use. This pin must be grounded if JTAG BST is not used.
(7) Pin 52 is a VCC pin on EPF8452A devices only.
(8) Unused dedicated inputs should be tied to ground on the board.
(9) SDOUT does not exist in the EPF8636GC192 device.
(10) These pins are no connect (N.C.) pins for EPF8636A devices only. They are user I/O pins in EPF8820A devices.
(11) EPF8636A devices have 132 user I/O pins; EPF8820A devices have 148 user I/O pins.
(12) For EPF81500A devices, these pins are dedicated JTAG pins and are not available as user I/O pins. If JTAG BST is
       not used, TRST must be grounded. TMS, TDI, and TCK should be tied to VCC.

Revision        The information contained in the FLEX 8000 Programmable Logic Device
History         Family Data Sheet version 9.11 supersedes information published in
                previous versions.

                Version 9.11 Change

                The FLEX 8000 Programmable Logic Device Family Data Sheet version 9.11
                contains the following change: Figure 14 has been updated for accuracy.

60                                                                                   Altera Corporation
FLEX 8000 Programmable Logic Device Family Data Sheet

                                  Version 9.10 Changes

                                          The FLEX 8000 Programmable Logic Device Family Data Sheet
                                          version 9.10 contains the following changes:

                                          s Updated timing information for A-4 speed grade EPF8282AV
                                                devices.

                                          s Added timing information for A-3 speed grade EPF8282AV
                                                devices.

                                                                                Altera, MAX, MAX+PLUS, MAX+PLUS II, AHDL, FLEX, FLEX 8000, FastTrack Interconnect, and specific
                                                                                 device designations are trademarks and/or service marks of Altera Corporation in the United States and other
101 Innovation Drive                                                             countries. Altera products are protected under numerous U.S. and foreign patents and pending applications,
San Jose, CA 95134-2020                                                          maskwork rights, and copyrights. Altera warrants performance of its semiconductor products to current
(408) 544-7000                                                                   specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
Applications Hotline:                                                            products and services at any time without notice. Altera assumes no responsibility or
(800) 800-EPLD                                                                   liability arising out of the application or use of any information, product, or service
Customer Marketing:                                                              described herein except as expressly agreed to in writing by Altera Corporation. Altera
(408) 544-7104                                                                   customers are advised to obtain the latest version of device specifications before relying on
Literature Services:                                                             any published information and before placing orders for products or services.
(408) 544-7144
                                                                                 Copyright 1998 Altera Corporation. All rights reserved.
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                                                                                                                                                                   Altera Corporation
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