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EDS1216AABH-75-E

器件型号:EDS1216AABH-75-E
文件大小:7299.29KB,共17页
厂商名称:Elpida Memory
厂商官网:http://www.elpida.com/en
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器件描述

128m bits sdram (8M words x 16 bits)

EDS1216AABH-75-E器件文档内容

                                                    DATA SHEET

                                    128M bits SDRAM

                                  EDS1216AABH, EDS1216CABH

                                             (8M words × 16 bits)

Description                                                         Pin Configurations

The   EDS1216AABH,           EDS1216CABH       are  128M  bits      /xxx indicate active low signal.

SDRAM organized as 2,097,152 words × 16 bits × 4                                         54-ball FBGA

banks.  All inputs and outputs are synchronized with

the positive edge of the clock.                                        1     2      3    4            5  6     7    8     9

Supply voltages are 3.3V (EDS1216AABH) and 2.5V

(EDS1216CABH).                                                      A

They are packaged in 54-ball FBGA.                                     VSS   DQ15  VSSQ                     VDDQ    DQ0   VDD

                                                                    B

Features                                                               DQ14  DQ13  VDDQ                     VSSQ    DQ2   DQ1

• 3.3V and 2.5V power supply                                        C

                                                                       DQ12  DQ11  VSSQ                     VDDQ    DQ4   DQ3

• Clock frequency: 133MHz (max.)                                    D

• Single pulsed /RAS                                                   DQ10  DQ9   VDDQ                     VSSQ    DQ6   DQ5

• ×16 organization                                                  E

• 4 banks can operate simultaneously and                               DQ8   NC     VSS                        VDD  LDQM  DQ7

independently                                                       F

• Burst read/write operation and burst read/single                     UDQM  CLK    CKE                     /CAS    /RAS  /WE

write operation capability                                          G

• Programmable burst length (BL):            1, 2, 4, 8, full page     NC    A11    A9                         BA0  BA1   /CS

• 2 variations of burst sequence                                    H

                                                                       A8    A7     A6                         A0   A1    A10

     Sequential (BL = 1, 2, 4, 8, full page)                       J

     Interleave (BL = 1, 2, 4, 8)                                     VSS   A5     A4                         A3   A2    VDD

• Programmable /CAS latency (CL):            2, 3                                           (Top view)

• Byte control by UDQM and LDQM                                        A0 to A11         Address inputs

• Refresh cycles:   4096 refresh cycles/64ms                           BA0, BA1          Bank select

• 2 variations of refresh                                              DQ0 to DQ15       Data inputs/ outputs

     Auto refresh                                                     CLK               Clock input

     Self refresh                                                     CKE               Clock enable

• FBGA package with lead free solder (Sn-Ag-Cu)                        /CS               Chip select

                                                                       /RAS              Row address strobe

                                                                       /CAS              Column address strobe

                                                                       /WE               Write enable

                                                                       LDQM /UDQM        Input/output mask

                                                                       VDD               Power supply

                                                                       VSS               Ground

                                                                       VDDQ              Power supply for DQ

                                                                       VSSQ              Ground for DQ

                                                                       NC                No connection

Document No. E0410E40 (Ver. 4.0)

Date Published    February  2005  (K) Japan

Printed in Japan

URL:  http://www.elpida.com

                                                                                                      Elpida Memory, Inc. 2003-2005
                                                                    EDS1216AABH, EDS1216CABH

Ordering Information

                         Supply     Organization                    Clock frequency

Part number              voltage    (words × bits)  Internal Banks  MHz (max.)       /CAS latency       Package

EDS1216AABH-75-E*        3.3V       8M × 16         4               133              3                  54-ball FBGA

EDS1216CABH-75-E*        2.5V       8M × 16         4               133              3

Note:     100MHz operation at /CAS  latency = 2.

Part Number

                         EDS        12 16           A A BH               -      75 - E

Elpida Memory

                                                                                        Environment Code

Type                                                                                               E:   Lead Free

D:    Monolithic Device

Product Family

S:    SDRAM

Density / Bank

12:   128M/4-bank                                                                       Speed

                                                                                                   75:  133MHz/CL3

Organization                                                                                            100MHz/CL2

16: x16

Power Supply, Interface

A:    3.3V, LVTTL

C:    2.5V, LVTTL

Die Rev.                                                                                Package

                                                                                                   BH:  FBGA (Board Type)

Data Sheet  E0410E40 (Ver. 4.0)

                                                       2
                                    EDS1216AABH, EDS1216CABH

CONTENTS

Description.....................................................................................................................................................1

Features.........................................................................................................................................................1

Pin Configurations .........................................................................................................................................1

Ordering Information......................................................................................................................................2

Part Number ..................................................................................................................................................2

Electrical Specifications.................................................................................................................................4

Block Diagram .............................................................................................................................................10

Pin Function.................................................................................................................................................11

Command Operation ...................................................................................................................................12

Simplified State Diagram .............................................................................................................................20

Mode Register Configuration.......................................................................................................................21

Power-up sequence.....................................................................................................................................23

Operation of the SDRAM.............................................................................................................................24

Timing Waveforms.......................................................................................................................................40

Package Drawing ........................................................................................................................................46

Recommended Soldering Conditions..........................................................................................................47

Data Sheet  E0410E40 (Ver. 4.0)

                                 3
                                                                            EDS1216AABH, EDS1216CABH

Electrical Specifications

• All voltages are referenced to VSS (GND).

• After power up, execute power up sequence            and  initialization sequence before        proper   device operation   is achieved

(refer to the Power up sequence).

Absolute Maximum Ratings

Parameter                                    Symbol                Rating                                        Unit          Note

Voltage on any pin relative to VSS           VT                    –0.5 to VDD   +  0.5  (≤  4.6  (max.))        V

[EDS1216AA]

[EDS1216CA]                                  VT                    –0.5 to VDD   +  0.5  (≤  3.6  (max.))        V

Supply voltage relative to VSS               VDD                   –0.5 to +4.6                                  V

[EDS1216AA]

[EDS1216CA]                                  VDD                   –0.5 to +3.6                                  V

Short circuit output current                 IOS                   50                                            mA

Power dissipation                            PD                    1.0                                           W

Operating ambient temperature                TA                    0 to +70                                      °C

Storage temperature                          Tstg                  –55 to +125                                   °C

Caution

Exposing        the  device      to  stress  above     those  listed    in   Absolute        Maximum       Ratings     could   cause

permanent          damage.    The    device  is   not  meant  to  be    operated    under         conditions     outside  the  limits

described       in   the  operational  section     of  this  specification.  Exposure         to  Absolute       Maximum       Rating

conditions for extended periods may affect device reliability.

Recommended DC Operating Conditions (TA = 0 to +70°C)

[EDS1216AA]

Parameter                                    Symbol           min.                       max.                 Unit             Notes

Supply voltage                               VDD, VDDQ        3.0                        3.6                  V                1

                                             VSS, VSSQ        0                          0                    V                2

Input high voltage                           VIH              2.0                        VDD + 0.3            V                3

Input low voltage                            VIL              –0.3                       0.8                  V                4

Notes: 1.   The supply voltage with all VDD and VDDQ pins must be on the same level.

2.          The supply voltage with all VSS and VSSQ pins must be on the same level.

3.          VIH (max.) = VDD + 1.5V (pulse width ≤ 5ns).

4.          VIL (min.) = VSS – 1.5V (pulse width ≤ 5ns).

[EDS1216CA]

Parameter                                    Symbol           min.                       max.                 Unit             Notes

Supply voltage                               VDD, VDDQ        2.3                        2.7                  V                1

                                             VSS, VSSQ        0                          0                    V                2

Input high voltage                           VIH              1.7                        VDD + 0.3            V                3

Input low voltage                            VIL              –0.3                       0.7                  V                4

Notes: 1.   The supply voltage with all VDD and VDDQ pins must be on the same level.

2.          The supply voltage with all VSS and VSSQ pins must be on the same level.

3.          VIH (max.) = VDD + 1.5V (pulse width ≤ 5ns).

4.          VIL (min.) = VSS – 1.5V (pulse width ≤ 5ns).

Data Sheet  E0410E40 (Ver. 4.0)

                                                                  4
                                                                    EDS1216AABH, EDS1216CABH

DC Characteristics 1 (TA = 0 to +70°C, VDD, VDDQ = 3.3V ± 0.3V, VSS, VSSQ = 0V) [EDS1216AA]

                            (TA = 0 to +70°C, VDD, VDDQ = 2.5V ± 0.2V, VSS, VSSQ = 0V) [EDS1216CA]

                                                   EDS1216AA        EDS1216CA

Parameter                          Symbol  Grade   max.             max.                Unit  Test condition           Notes

Operating current                  IDD1            100              100                 mA    Burst length = 1         1, 2, 3

                                                                                              tRC = tRC (min.)

Standby current in power           IDD2P           3                3                   mA    CKE = VIL,               6

down                                                                                          tCK = tCK (min.)

Standby current in power           IDD2PS          2                2                   mA    CKE = VIL, tCK = ∞       7

down (input signal stable)

Standby current in non power       IDD2N           20               20                  mA    CKE, /CS = VIH,          4

down                                                                                          tCK = tCK (min.)

Standby current in non power       IDD2NS          9                9                   mA    CKE = VIH, tCK = ∞,      8

down (input signal stable)                                                                    /CS = VIH

Active standby current in          IDD3P           4                4                   mA    CKE = VIL,               1, 2, 6

power down                                                                                    tCK = tCK (min.)

Active standby current in

power down (input signal           IDD3PS          3                3                   mA    CKE = VIL, tCK = ∞       2, 7

stable)

Active standby current in non      IDD3N           40               40                  mA    CKE, /CS = VIH,          1, 2, 4

power down                                                                                    tCK = tCK (min.)

Active standby current in non                                                                 CKE = VIH, tCK = ∞,

power down (input signal           IDD3NS          25               25                  mA    /CS = VIH                2, 8

stable)

Burst operating current            IDD4            120              120                 mA    tCK = tCK (min.),        1, 2, 5

                                                                                              BL = 4

Refresh current                    IDD5            220              220                 mA    tRC = tRC (min.)         3

Self refresh  current              IDD6            1.5              1.5                 mA    VIH ≥ VDD – 0.2V

                                                                                              VIL ≤ 0.2V

Notes: 1.     IDD depends on output load condition when the device       is  selected.  IDD   (max.) is specified  at  the output

              open condition.

         2.   One bank operation.

         3.   Input signals are changed once per one clock.

         4.   Input signals are changed once per two clocks.

         5.   Input signals are changed once per four clocks.

         6.   After power down mode, CLK operating current.

         7.   After power down mode, no CLK operating current.

         8.   Input signals are VIH or VIL fixed.

Data Sheet    E0410E40 (Ver. 4.0)

                                                               5
                                                                         EDS1216AABH, EDS1216CABH

DC Characteristics 2 (TA = 0 to +70°C, VDD, VDDQ = 3.3V ± 0.3V, VSS, VSSQ = 0V) [EDS1216AA]

                        (TA = 0 to +70°C, VDD, VDDQ = 2.5V ± 0.2V, VSS, VSSQ = 0V) [EDS1216CA]

[EDS1216AA]

Parameter                        Symbol  min.              max.          Unit    Test condition                Notes

Input leakage current            ILI     –1                1             µA      0 ≤ VIN ≤ VDD

Output leakage current           ILO     –1.5              1.5           µA      0 ≤ VOUT ≤ VDD, DQ = disable

Output high voltage              VOH     2.4               —             V       IOH = –2 mA

Output low voltage               VOL     —                 0.4           V       IOL = 2 mA

[EDS1216CA]

Parameter                        Symbol  min.              max.          Unit    Test condition                Notes

Input leakage current            ILI     –1                1             µA      0 ≤ VIN ≤ VDD

Output leakage current           ILO     –1.5              1.5           µA      0 ≤ VOUT ≤ VDD, DQ = disable

Output high voltage              VOH     2.0               —             V       IOH = –1 mA

Output low voltage               VOL     —                 0.4           V       IOL = 1 mA

Pin Capacitance (TA = 25°C, VDD, VDDQ = 3.3V ± 0.3V) [EDS1216AA]

                       (TA = 25°C, VDD, VDDQ = 2.5V ± 0.2V) [EDS1216CA]

Parameter                        Symbol  Pins                      min.     Typ  max.            Unit          Notes

Input capacitance                CI1     CLK                       1.5      —    3               pF            1, 2, 4

                                         Address, CKE, /CS,

                                 CI2     /RAS, /CAS, /WE,          1.5      —    3               pF            1, 2, 4

                                         DQM

Data input/output                CI/O    DQ                        3        —    5.5             pF            1, 2, 3, 4

capacitance

Notes: 1.    Capacitance measured with Boonton Meter or effective capacitance    measuring method.

2.           Measurement condition:      f = 1MHz, 1.4V(EDS1216AABH) and 1.2V    (EDS1216CABH) bias,   200mV swing.

3.           DQM = VIH to disable DOUT.

4.           This parameter is sampled and not 100% tested.

Data Sheet  E0410E40 (Ver. 4.0)

                                                                6
                                                           EDS1216AABH, EDS1216CABH

AC Characteristics (TA = 0 to +70°C, VDD, VDDQ = 3.3V ± 0.3V, VSS, VSSQ = 0V) [EDS1216AA]

                         (TA = 0 to +70°C, VDD, VDDQ = 2.5V ± 0.2V, VSS, VSSQ = 0V) [EDS1216CA]

                                           -75

Parameter                          Symbol  min.            max.                 Unit               Notes

System clock cycle time            tCK     10              —                    ns                 1

(CL = 2)

(CL = 3)                           tCK     7.5             —                    ns                 1

CLK high pulse width               tCH     2.5             —                    ns                 1

CLK low pulse width                tCL     2.5             —                    ns                 1

Access time from CLK               tAC     —               6                    ns                 1, 2

(CL = 2)

(CL = 3)                           tAC     —               5.4                                     1, 2

Data-out hold time                 tOH     2.0             —                    ns                 1, 2

CLK to Data-out low impedance      tLZ     0               —                    ns                 1, 2, 3

CLK to Data-out high impedance     tHZ     —               6                    ns                 1, 4

(CL = 2)

(CL = 3)                           tHZ     —               5.4                  ns                 1, 4

Input setup time                   tSI     1.5             —                    ns                 1

Input hold time                    tHI     0.8             —                    ns                 1

Ref/Active to Ref/Active command   tRC     67.5            —                    ns                 1

period

Active to Precharge command        tRAS    45              120000               ns                 1

period

Active command to column           tRCD    20              —                    ns                 1

command (same bank)

Precharge to active command        tRP     20              —                    ns                 1

period

Write recovery or data-in to       tDPL    15              —                    ns                 1

precharge lead time

Last data into active latency      tDAL    2CLK + 20ns     —

Active (a) to Active (b) command   tRRD    15              —                    ns                 1

period

Transition time (rise and fall)    tT      0.5             5                    ns

Refresh period                     tREF    —               64                   ms

(4096 refresh cycles)

Notes: 1.     AC measurement assumes tT = 0.5ns.  Reference level for timing of input signals is 1.4V(EDS1216AA)

              and 1.2V (EDS1216CA).

          2.  Access time is measured at 1.4V(EDS1216AA) and 1.2V (EDS1216CA).  Load condition is CL = 30pF.

          3.  tLZ (min.) defines the time at which the outputs achieves the low impedance state.

          4.  tHZ (max.) defines the time at which the outputs achieves the high impedance state.

Data Sheet    E0410E40 (Ver. 4.0)

                                                        7
                                                                           EDS1216AABH,      EDS1216CABH

Test Conditions

[EDS1216AA]

• AC high level voltage/low level input voltage:         2.4V/0.4V

• Input and output timing reference levels:        1.4V

• Input waveform and output load:       See following figures

                                 2.4 V                                     I/O

                 input                  2.0 V

                                 0.4 V  0.8 V

                                                                                             CL

                                               tT                      tT

                                        Input waveform and Output          load [EDS1216AA]

[EDS1216CA]

• AC high level voltage/low level input voltage:   2.1V/0.3V

• Input and output timing reference levels:        1.2V

• Input waveform and output load:       See following figures

                                 2.1 V                                     I/O

                 input                  1.7 V

                                 0.3 V  0.7 V

                                                                                             CL

                                               tT                      tT

                                        Input waveform and Output          load [EDS1216CA]

Data Sheet  E0410E40 (Ver. 4.0)

                                                                    8
                                                                  EDS1216AABH,         EDS1216CABH

Relationship Between Frequency and Minimum Latency

Frequency (MHz)                                    133            100

tCK (ns)                                Symbol     7.5            10             Unit  Notes

Active command to column command        lRCD       3              2              tCK   1

(same bank)

Active command to active command        lRC        9              7              tCK   1

(same bank)

Active command to precharge command     lRAS       6              5              tCK   1

(same bank)

Precharge command to activecommand      lRP        3              2              tCK   1

(same bank)

Write recovery or data-in to precharge  lDPL       2              2              tCK   1

command (same bank)

Active command to active command        lRRD       2              2              tCK   1

(different bank)

Self refresh exit time                  lSREX      1              1              tCK   2

Last data in to active command          lDAL       5              4              tCK   = [lDPL  +  lRP]

(Auto precharge, same bank)

Self refresh exit to command input      lSEC       9              7              tCK   = [lRC]

                                                                                       3

Precharge command to high impedance     lHZP       —              2              tCK

(CL = 2)

(CL = 3)                                lHZP       3              3              tCK

Last data out to active command         lAPR       1              1              tCK

(Auto precharge, same bank)

Last data out to precharge (early

precharge)                              lEP        —              –1             tCK

(CL = 2)

(CL = 3)                                lEP        –2             –2             tCK

Column command to column command        lCCD       1              1              tCK

Write command to data in latency        lWCD       0              0              tCK

DQM to data in                          lDID       0              0              tCK

DQM to data out                         lDOD       2              2              tCK

CKE to CLK disable                      lCLE       1              1              tCK

Register set to active command          lMRD       2              2              tCK

/CS to command disable                  lCDD       0              0              tCK

Power down exit to command input        lPEC       1              1              tCK

Notes: 1.     lRCD to lRRD are recommended value.

          2.  Be valid [DESL] or [NOP] at next command  of  self  refresh exit.

          3.  Except [DESL] and [NOP]

Data Sheet    E0410E40 (Ver. 4.0)

                                                            9
                                                                          EDS1216AABH,                       EDS1216CABH

Block    Diagram

CLK         Clock

CKE         Generator

                                                                                       Bank 3

                                                                                       Bank 2

                                                                                       Bank 1

Address                                                      Row

                                                             Address      Row Decoder

                                                             Buffer

                                        Mode                 &

                                        Register             Refresh                   Bank 0

                                                             Counter

                                                                                       Sense Amplifier

/CS                    Command Decoder        Control Logic                            Column Decoder &                                     UDQM and LDQM

                                                             Column                    Latch Circuit

/RAS                                                         Address

                                                             Buffer                                          Latch Circuit  Input & Output

/CAS                                                         &

                                                             Burst                     Data Control Circuit                                         DQ

/WE                                                          Counter                                                                        Buffer

Data Sheet  E0410E40   (Ver.            4.0)

                                                                      10
                                                                     EDS1216AABH, EDS1216CABH

Pin Function

CLK (input pin)

CLK is the master clock input.   Other inputs signals are referenced to the CLK rising edge.

CKE (input pins)

CKE determine validity of the next CLK (clock).      If CKE is high, the next CLK rising edge is valid; otherwise it is

invalid.    If the CLK rising edge is invalid, the internal clock is not issued and the Synchronous DRAM suspends

operation.

When the Synchronous DRAM is not in burst mode and CKE is negated, the device enters power down mode.

During power down mode, CKE must remain low.

/CS (input pins)

/CS low starts the command input cycle.      When /CS is high, commands are ignored but operations continue.

/RAS, /CAS, and /WE (input pins)

/RAS, /CAS and /WE have the same symbols on conventional DRAM but different functions.        For details, refer to the

command table.

A0 to A11 (input pins)

Row Address is determined by A0 to A11 at the CLK (clock) rising edge in the active command cycle.

Column Address is determined by A0 to A8 at the CLK rising edge in the read or write command cycle.

A10 defines the precharge mode.   When A10 is high in the precharge command cycle, all banks are precharged;

when A10 is low, only the bank selected by BA0 and BA1 is precharged.

When A10 is high in read or write command cycle, the precharge starts automatically after the burst access.

BA0 and BA1 (input pin)

BA0 and BA1 are bank select      signal.  (See Bank  Select  Signal  Table)

[Bank Select Signal Table]

                                          BA0                                BA1

Bank 0                                    L                                  L

Bank 1                                    H                                  L

Bank 2                                    L                                  H

Bank 3                                    H                                  H

Remark:     H:  VIH.  L: VIL.

UDQM and LDQM (input pins)

UDQM and LDQM control input/output buffers.          UDQM and LDQM control upper byte (DQ8 to DQ15) and lower byte

(DQ0 to DQ7).

DQ0 to DQ15 (input/output pins)

DQ pins have the same function as I/O pins on a conventional DRAM.

VDD, VSS, VDDQ, VSSQ (Power supply)

VDD and VSS are power supply pins for internal circuits.         VDDQ and VSSQ are power supply pins for the output

buffers.

Data Sheet  E0410E40 (Ver. 4.0)

                                                             11
                                                                            EDS1216AABH, EDS1216CABH

Command Operation

Command Truth Table

The SDRAM recognizes the             following commands     specified by the /CS,  /RAS,  /CAS,  /WE and  address  pins.

                                                  CKE

                                                                                                                          A0 to

Function                             Symbol       n–1  n    /CS    /RAS            /CAS   /WE      BA1    BA0      A10    A11

Device deselect                      DESL         H    ×    H      ×               ×      ×        ×      ×        ×      ×

No operation                         NOP          H    ×    L      H               H      H        ×      ×        ×      ×

Burst stop                           BST          H    ×    L      H               H      L        ×      ×        ×      ×

Read                                 READ         H    ×    L      H               L      H        V      V        L      V

Read with auto precharge             READA        H    ×    L      H               L      H        V      V        H      V

Write                                WRIT         H    ×    L      H               L      L        V      V        L      V

Write with auto precharge            WRITA        H    ×    L      H               L      L        V      V        H      V

Bank activate                        ACT          H    ×    L      L               H      H        V      V        V      V

Precharge select bank                PRE          H    ×    L      L               H      L        V      V        L      ×

Precharge all banks                  PALL         H    ×    L      L               H      L        ×      ×        H      ×

Mode register set                    MRS          H    ×    L      L               L      L        L      L        L      V

Remark:     H: VIH.    L: VIL.   ×:  VIH or VIL.  V: Valid  address input.

Device deselect command [DESL]

When this command is set (/CS is High), the SDRAM ignore command input at the clock.                      However, the internal

status is held.

No operation [NOP]

This command is not an execution command.              However, the internal operations continue.

Burst stop command [BST]

This command can stop the current burst operation.

Column address strobe and read command [READ]

This command starts a read operation.             In addition, the start address of burst read is determined by the column

address (see Address Pins Table in Pin Function) and the bank select address (BA0, BA1).                  After the read operation,

the output buffer becomes High-Z.

Read with auto-precharge [READA]

This command automatically performs a precharge operation after a burst read with a burst length of 1, 2, 4 or 8.

Column address strobe and write command [WRIT]

This command starts a write operation.            When the burst write mode is selected, the column address (see Address

Pins Table in Pin Function) and the bank select address (BA0, BA1) become the burst write start address.                  When the

single write mode is selected, data is only written to the location specified by the column address (see Address Pins

Table in Pin Function) and the bank select address (BA0, BA1).

Write with auto-precharge [WRITA]

This command automatically performs a precharge operation after a burst write with a length of 1, 2, 4 or 8, or after a

single write operation.

Data Sheet  E0410E40 (Ver. 4.0)

                                                               12
                                                                    EDS1216AABH, EDS1216CABH

Row address strobe and bank activate [ACT]

This command activates the bank that is selected by BA0, BA1 and determines the row address (A0 to A11).                       (See

Bank Select Signal Table)

Precharge selected bank [PRE]

This command starts precharge operation for  the  bank    selected  by  BA0,         BA1.  (See  Bank  Select  Signal  Table)

[Bank Select Signal Table]

                                 BA0                                                       BA1

Bank 0                           L                                                         L

Bank 1                           H                                                         L

Bank 2                           L                                                         H

Bank 3                           H                                                         H

Remark:     H: VIH.  L: VIL.

Precharge all banks [PALL]

This command starts a precharge operation for all banks.

Refresh [REF/SELF]

This command starts the refresh operation.   There are two types of refresh operation, the one is auto-refresh, and

the other is self-refresh.       For details, refer to the CKE truth table section.

Mode register set [MRS]

The SDRAM has a mode register that defines how it operates.         The mode register is specified by the address pins

(A0 to BA0 and BA1) at the mode register set cycle.       For details, refer to the Mode Register Configuration.               After

power on, the contents of the mode register are undefined, execute the mode register set command to set up the

mode register.

Data Sheet  E0410E40 (Ver. 4.0)

                                                          13
                                                               EDS1216AABH, EDS1216CABH

DQM Truth Table

                                                                  CKE

Commands                                          Symbol          n–1       n        UDQM        LDQM

Upper byte write enable/output enable             ENBU            H         ×        L           ×

Lower byte write enable/output enable             ENBL            H         ×        ×           L

Upper byte write inhibit/output disable           MASKU           H         ×        H           ×

Lower byte write inhibit/output disable           MASKL           H         ×        ×           H

Remark:       H:  VIH.  L: VIL. ×: VIH or  VIL

              Write:  lDID is needed.

              Read:   lDOD is needed.

CKE Truth Table

                                                          CKE

Current state         Function                    Symbol  n–1  n       /CS     /RAS     /CAS  /WE   Address

Activating            Clock suspend mode entry            H    L       ×       ×        ×     ×     ×

Any                   Clock suspend mode                  L    L       ×       ×        ×     ×     ×

Clock suspend         Clock suspend mode exit             L    H       ×       ×        ×     ×     ×

Idle                  CBR (auto) refresh command  REF     H    H       L       L        L     H     ×

Idle                  Self refresh entry          SELF    H    L       L       L        L     H     ×

Self refresh          Self refresh exit                   L    H       L       H        H     H     ×

                                                          L    H       H       ×        ×     ×     ×

Idle                  Power down entry                    H    L       L       H        H     H     ×

                                                          H    L       H       ×        ×     ×     ×

Power down            Power down exit                     L    H       H       ×        ×     ×     ×

                                                          L    H       L       H        H     H     ×

Remark:       H:  VIH.  L: VIL. ×: VIH or VIL

Data Sheet    E0410E40 (Ver. 4.0)

                                                          14
                                                                 EDS1216AABH, EDS1216CABH

Function Truth Table

The following table shows the operations that are   performed when each command  is issued in each mode of the

SDRAM.

The following table assumes that CKE is high.

Current state         /CS        /RAS  /CAS    /WE  Address      Command         Operation

Precharge             H          ×     ×       ×    ×            DESL            Enter IDLE after tRP

                      L          H     H       H    ×            NOP             Enter IDLE after tRP

                      L          H     H       L    ×            BST             ILLEGAL

                      L          H     L       H    BA, CA, A10  READ/READA      ILLEGAL*3

                      L          H     L       L    BA, CA, A10  WRIT/WRITA      ILLEGAL*3

                      L          L     H       H    BA, RA       ACT             ILLEGAL*3

                      L          L     H       L    BA, A10      PRE, PALL       NOP*5

                      L          L     L       H    ×            REF, SELF       ILLEGAL

                      L          L     L       L    MODE         MRS             ILLEGAL

Idle                  H          ×     ×       ×    ×            DESL            NOP

                      L          H     H       H    ×            NOP             NOP

                      L          H     H       L    ×            BST             ILLEGAL

                      L          H     L       H    BA, CA, A10  READ/READA      ILLEGAL*4

                      L          H     L       L    BA, CA, A10  WRIT/WRITA      ILLEGAL*4

                      L          L     H       H    BA, RA       ACT             Bank and row active

                      L          L     H       L    BA, A10      PRE, PALL       NOP

                      L          L     L       H    ×            REF, SELF       Refresh

                      L          L     L       L    MODE         MRS             Mode register set*8

Row active            H          ×     ×       ×    ×            DESL            NOP

                      L          H     H       H    ×            NOP             NOP

                      L          H     H       L    ×            BST             ILLEGAL

                      L          H     L       H    BA, CA, A10  READ/READA      Begin read*6

                      L          H     L       L    BA, CA, A10  WRIT/WRITA      Begin write*6

                      L          L     H       H    BA, RA       ACT             Other bank active

                                                                                 ILLEGAL on same bank*2

                      L          L     H       L    BA, A10      PRE, PALL       Precharge*7

                      L          L     L       H    ×            REF, SELF       ILLEGAL

                      L          L     L       L    MODE         MRS             ILLEGAL

Read                  H          ×     ×       ×    ×            DESL            Continue burst to end

                      L          H     H       H    ×            NOP             Continue burst to end

                      L          H     H       L    ×            BST             Burst stop

                      L          H     L       H    BA, CA, A10  READ/READA      Continue burst read to /CAS

                                                                                 latency and New read

                      L          H     L       L    BA, CA, A10  WRIT/WRITA      Term burst read/start write

                      L          L     H       H    BA, RA       ACT             Other bank active

                                                                                 ILLEGAL on same bank*2

                      L          L     H       L    BA, A10      PRE, PALL       Term burst read and Precharge

                      L          L     L       H    ×            REF, SELF       ILLEGAL

                      L          L     L       L    MODE         MRS             ILLEGAL

Data Sheet  E0410E40 (Ver. 4.0)

                                                       15
                                                                EDS1216AABH, EDS1216CABH

Current state           /CS      /RAS  /CAS  /WE  Address       Command     Operation

Read with auto-         H        ×     ×     ×    ×             DESL        Continue burst to end and

precharge                                                                   precharge

                        L        H     H     H    ×             NOP         Continue burst to end and

                                                                            precharge

                        L        H     H     L    ×             BST         ILLEGAL

                        L        H     L     H    BA, CA,  A10  READ/READA  ILLEGAL*3

                        L        H     L     L    BA, CA,  A10  WRIT/WRITA  ILLEGAL*3

                        L        L     H     H    BA, RA        ACT         Other bank active

                                                                            ILLEGAL on same bank*2

                        L        L     H     L    BA, A10       PRE, PALL   ILLEGAL*3

                        L        L     L     H    ×             REF, SELF   ILLEGAL

                        L        L     L     L    MODE          MRS         ILLEGAL

Write                   H        ×     ×     ×    ×             DESL        Continue burst to end

                        L        H     H     H    ×             NOP         Continue burst to end

                        L        H     H     L    ×             BST         Burst stop

                        L        H     L     H    BA, CA,  A10  READ/READA  Term burst and New read

                        L        H     L     L    BA, CA,  A10  WRIT/WRITA  Term burst and New write

                        L        L     H     H    BA, RA        ACT         Other bank active

                                                                            ILLEGAL on same bank*3

                        L        L     H     L    BA, A10       PRE, PALL   Term burst write and Precharge*1

                        L        L     L     H    ×             REF, SELF   ILLEGAL

                        L        L     L     L    MODE          MRS         ILLEGAL

Write with auto-        H        ×     ×     ×    ×             DESL        Continue burst to end and

precharge                                                                   precharge

                        L        H     H     H    ×             NOP         Continue burst to end and

                                                                            precharge

                        L        H     H     L    ×             BST         ILLEGAL

                        L        H     L     H    BA, CA,  A10  READ/READA  ILLEGAL*3

                        L        H     L     L    BA, CA,  A10  WRIT/WRITA  ILLEGAL*3

                        L        L     H     H    BA, RA        ACT         Other bank active

                                                                            ILLEGAL on same bank*3

                        L        L     H     L    BA, A10       PRE, PALL   ILLEGAL*3

                        L        L     L     H    ×             REF, SELF   ILLEGAL

                        L        L     L     L    MODE          MRS         ILLEGAL

Refresh (auto-refresh)  H        ×     ×     ×    ×             DESL        Enter IDLE after tRC

                        L        H     H     H    ×             NOP         Enter IDLE after tRC

                        L        H     H     L    ×             BST         ILLEGAL

                        L        H     L     H    BA, CA,  A10  READ/READA  ILLEGAL*4

                        L        H     L     L    BA, CA,  A10  WRIT/WRITA  ILLEGAL*4

                        L        L     H     H    BA, RA        ACT         ILLEGAL*4

                        L        L     H     L    BA, A10       PRE, PALL   ILLEGAL*4

                        L        L     L     H    ×             REF, SELF   ILLEGAL

                        L        L     L     L    MODE          MRS         ILLEGAL

Data Sheet  E0410E40 (Ver. 4.0)

                                                     16
                                                                      EDS1216AABH, EDS1216CABH

Current state        /CS            /RAS    /CAS  /WE  Address        Command     Operation

Mode register set    H              ×       ×     ×    ×              DESL        NOP

                     L              H       H     H    ×              NOP         NOP

                     L              H       H     L    ×              BST         ILLEGAL

                     L              H       L     H    BA, CA, A10    READ/READA  ILLEGAL*4

                     L              H       L     L    BA, CA, A10    WRIT/WRITA  ILLEGAL*4

                     L              L       H     H    BA, RA         ACT         Bank and row active*9

                     L              L       H     L    BA, A10        PRE, PALL   NOP

                     L              L       L     H    ×              REF, SELF   Refresh*9

                     L              L       L     L    MODE           MRS         Mode register set*8

Remark: H:     VIH.  L: VIL. ×: VIH or VIL

Notes: 1.   An interval of tDPL is required between the final valid data input and the precharge command.

2.          If tRRD is not satisfied, this operation is illegal.

3.          Illegal for same bank, except for another bank.

4.          Illegal for all banks.

5.          NOP for same bank, except for another bank.

6.          Illegal if tRCD is not satisfied.

7.          Illegal if tRAS is not satisfied.

8.          MRS command must be issued after DOUT finished, in case of DOUT remaining.

9.          Illegal if lMRD is not satisfied.

Data Sheet  E0410E40 (Ver. 4.0)

                                                                  17
                                                                   EDS1216AABH, EDS1216CABH

Command Truth Table for CKE

                           CKE

Current State              n–1   n  /CS  /RAS /CAS /WE  Address    Operation                                     Notes

Self refresh               H     ×  ×    ×     ×  ×     ×          INVALID, CLK (n – 1) would exit self refresh

                           L     H  H    ×     ×  ×     ×          Self refresh recovery

                           L     H  L    H     H  ×     ×          Self refresh recovery

                           L     H  L    H     L  ×     ×          ILLEGAL

                           L     H  L    L     ×  ×     ×          ILLEGAL

                           L     L  ×    ×     ×  ×     ×          Continue self refresh

Self refresh recovery      H     H  H    ×     ×  ×     ×          Idle after tRC

                           H     H  L    H     H  ×     ×          Idle after tRC

                           H     H  L    H     L  ×     ×          ILLEGAL

                           H     H  L    L     ×  ×     ×          ILLEGAL

                           H     L  H    ×     ×  ×     ×          ILLEGAL

                           H     L  L    H     H  ×     ×          ILLEGAL

                           H     L  L    H     L  ×     ×          ILLEGAL

                           H     L  L    L     ×  ×     ×          ILLEGAL

Power down                 H     ×  ×    ×     ×  ×                INVALID, CLK (n – 1) would exit power down

                           L     H  H    ×     ×  ×     ×          EXIT power down

                           L     H  L    H     H  H     ×          EXIT power down

                           L     L  ×    ×     ×  ×     ×          Continue power down mode

All banks idle             H     H  H    ×     ×  ×                Refer to operations in Function Truth Table

                           H     H  L    H     ×  ×                Refer to operations in Function Truth Table

                           H     H  L    L     H  ×                Refer to operations in Function Truth Table

                           H     H  L    L     L  H     ×          CBR (auto) Refresh

                           H     H  L    L     L  L     OPCODE     Refer to operations in Function Truth Table

                           H     L  H    ×     ×  ×                Begin power down next cycle

                           H     L  L    H     ×  ×                Refer to operations in Function Truth Table

                           H     L  L    L     H  ×                Refer to operations in Function Truth Table

                           H     L  L    L     L  H     ×          Self refresh                                  1

                           H     L  L    L     L  L     OPCODE     Refer to operations in Function Truth Table

                           L     H  ×    ×     ×  ×     ×          Exit power down next cycle

                           L     L  ×    ×     ×  ×     ×          Power down                                    1

Row active                 H     ×  ×    ×     ×  ×     ×          Refer to operations in Function Truth Table

                           L     ×  ×    ×     ×  ×     ×          Clock suspend                                 1

Any state other than       H     H  ×    ×     ×  ×                Refer to operations in Function Truth Table

listed above               H     L  ×    ×     ×  ×     ×          Begin clock suspend next cycle                2

                           L     H  ×    ×     ×  ×     ×          Exit clock suspend next cycle

                           L     L  ×    ×     ×  ×     ×          Maintain clock suspend

Remark:       H:  VIH.  L: VIL. ×: VIH or VIL

Notes: 1.     Self refresh can be entered only from the all banks idle state.  Power down can be entered only from all

              banks idle.     Clock suspend can be entered only from following states, row active, read, read with auto-

              precharge, write and write with auto precharge.

2.            Must be legal command as defined in Function Truth Table.

Data Sheet  E0410E40 (Ver. 4.0)

                                                               18
                                                                 EDS1216AABH, EDS1216CABH

Clock suspend mode entry

The SDRAM enters clock suspend mode from active mode by setting CKE to Low.             If command is input in the clock

suspend mode entry cycle, the command is valid.         The clock suspend mode changes depending on the current

status (1 clock before) as shown below.

ACTIVE clock suspend

This suspend mode ignores inputs after the next clock by internally maintaining the bank active status.

READ suspend and READ with Auto-precharge suspend

The data being output is held (and continues to be output).

WRITE suspend and WRIT with Auto-precharge suspend

In this mode, external signals are not accepted.  However, the internal state is held.

Clock suspend

During clock suspend mode, keep the CKE to Low.

Clock suspend mode exit

The SDRAM exits from clock suspend mode by setting CKE to High during the clock suspend state.

IDLE

In this state, all banks are not selected, and completed precharge operation.

Auto-refresh command [REF]

When this command is input from the IDLE state, the SDRAM starts auto-refresh operation.    (The auto-refresh is the

same as the CBR refresh of conventional DRAMs.)         During the auto-refresh operation, refresh address and bank

select address are generated inside the SDRAM.          For every auto-refresh cycle, the internal address counter is

updated.    Accordingly, 4096 times are required to refresh the entire memory.          Before executing the auto-refresh

command, all the banks must be in the IDLE state.       In addition, since the precharge for all banks is automatically

performed after auto-refresh, no precharge command is required after auto-refresh.

Self-refresh entry [SELF]

When this command is input during the IDLE state, the SDRAM starts self-refresh operation.      After the execution of

this command, self-refresh continues while CKE is Low.       Since self-refresh is performed internally and automatically,

external refresh operations are unnecessary.

Power down mode entry

When this command is executed during the IDLE state, the SDRAM enters power down mode.                   In power down

mode, power consumption is suppressed by cutting off the initial input circuit.

Self-refresh exit

When this command is executed during self-refresh mode, the SDRAM can exit from self-refresh mode.       After exiting

from self-refresh mode, the SDRAM enters the IDLE state.

Power down exit

When this command is executed at the power down mode, the SDRAM can exit from power down mode.           After

exiting from power down mode, the SDRAM enters the IDLE state.

Data Sheet  E0410E40 (Ver. 4.0)

                                                             19
                                                                                  EDS1216AABH, EDS1216CABH

Simplified  State      Diagram

                                                                                                   SELF

                                                                                               REFRESH

                                                                                SR ENTRY

                                                                                          SR EXIT

                                                 MODE        MRS                    REFRESH        AUTO  *1

                                          REGISTER                      IDLE                   REFRESH

                                                 SET

                                                                                       CKE

                                                                                CKE_

                                                                                            IDLE

                                                                                            POWER

                                                       ACTIVE               ACTIVE          DOWN

                                                       CLOCK

                                                       SUSPEND

                                                                  CKE_

                                                             CKE

                                                                         ROW

                                                 BST                    ACTIVE                 BST

                                                       WRITE                             READ

                                          Write                   WRITE       READ                       Read

                                                                  WITH        WITH

                                          CKE_                    AP          AP                     CKE_

                                 WRITE               WRITE        READ                      READ               READ

                                 SUSPEND                                    WRITE                              SUSPEND

                                          CKE                                                            CKE

                                                                  READ          WRITE

                                          WRITE                   WITH AP       WITH AP        READ

                                          WITH AP                                              WITH AP

                                          CKE_                        PRECHARGE                      CKE_

                                 WRITEA              WRITEA                                 READA              READA

                                 SUSPEND  CKE                                                            CKE   SUSPEND

                                                             PRECHARGE        PRECHARGE

                       POWER              POWER                   PRECHARGE

                       APPLIED                   ON

                                                       PRECHARGE

                       Automatic transition after completion of command.

                       Transition resulting from command input.

            Note:  1.  After the auto-refresh operation, precharge operation is performed automatically and

                       enter the IDLE state.

Data Sheet  E0410E40 (Ver. 4.0)

                                                                        20
                                                                              EDS1216AABH, EDS1216CABH

Mode Register Configuration

Mode Register Set

The mode register is set by the input to the address pins (A0 to A11, BA0 and BA1) during mode register set cycles.

The mode register consists of five sections, each of which is assigned to address pins.

BA1, BA0, A8, A9, A10, A11:           (OPCODE):       The SDRAM has two types of write modes.         One is the burst write mode,

and the other is the single write mode.          These bits specify write mode.

Burst read and burst write:         Burst write is performed for the specified burst length starting from the column address

specified in the write cycle.

Burst read and single write:        Data is only written to the column address specified during the write cycle, regardless of

the burst length.

A7:  Keep this bit Low at the mode register set cycle.            If this pin is high, the vender test mode is set.

A6, A5, A4:    (LMODE):    These pins specify the /CAS latency.

A3:  (BT):     A burst type is specified.

A2, A1, A0:    (BL):  These pins specify the burst length.

     BA1       BA0    A11        A10      A9      A8  A7          A6      A5       A4  A3     A2      A1     A0

                         OPCODE                       0               LMODE            BT             BL

                                      A6   A5     A4  CAS latency         A3      Burst type                    Burst length

                                      0    0      0       R               0       Sequential      A2  A1  A0    BT=0       BT=1

                                      0    0      1       R               1       Interleave      0   0   0          1     1

                                      0    1      0       2                                       0   0   1          2     2

                                      0    1      1       3                                       0   1   0          4     4

                                      1    X      X       R                                       0   1   1          8     8

                                                                                                  1   0   0          R     R

     BA1       BA0    A11        A10  A9      A8      Write mode                                  1   0   1          R     R

            0  0      0          0    0       0       Burst read and burst write                  1   1   0          R     R

            0  0      X          X    0       1       R                                           1   1   1          F.P.  R

            0  0      X          X    1       0       Burst read and single write      F.P.:  Full Page

            0  0      X          X    1       1       R                                R is Reserved (inhibit)

            0  1      X          X    X       X       R                                X: 0 or 1

            1  0      X          X    X       X       R

            1  1      X          X    X       X       R

                                                      Mode Register Set

Data Sheet  E0410E40 (Ver. 4.0)

                                                                      21
                                                                     EDS1216AABH, EDS1216CABH

            Burst length = 2                                     Burst length = 4

            Starting Ad.         Addressing(decimal)         Starting Ad.  Addressing(decimal)

                A0               Sequential  Interleave          A1  A0    Sequential          Interleave

                0                0,  1,      0,  1,              0   0         0,  1,  2,  3,  0,  1,  2,  3,

                1                1,  0,      1,  0,              0   1         1,  2,  3,  0,  1,  0,  3,  2,

                                                                 1   0         2,  3,  0,  1,  2,  3,  0,  1,

                                                                 1   1         3,  0,  1,  2,  3,  2,  1,  0,

            Burst length = 8

            Starting Ad.             Addressing(decimal)

            A2  A1               A0  Sequential                      Interleave

            0       0            0   0,  1,  2,  3,  4,  5,  6,  7,  0,    1,  2,  3,  4,  5,  6,  7,

            0       0            1   1,  2,  3,  4,  5,  6,  7,  0,  1,    0,  3,  2,  5,  4,  7,  6,

            0       1            0   2,  3,  4,  5,  6,  7,  0,  1,  2,    3,  0,  1,  6,  7,  4,  5,

            0       1            1   3,  4,  5,  6,  7,  0,  1,  2,  3,    2,  1,  0,  7,  6,  5,  4,

            1       0            0   4,  5,  6,  7,  0,  1,  2,  3,  4,    5,  6,  7,  0,  1,  2,  3,

            1       0            1   5,  6,  7,  0,  1,  2,  3,  4,  5,    4,  7,  6,  1,  0,  3,  2,

            1       1            0   6,  7,  0,  1,  2,  3,  4,  5,  6,    7,  4,  5,  2,  3,  0,  1,

            1       1            1   7,  0,  1,  2,  3,  4,  5,  6,  7,    6,  5,  4,  3,  2,  1,  0,

                                                         Burst Sequence

Full page burst is available only for sequential addressing.         The addressing sequence is started from the column

address that is asserted by read/write command.          And the address is increased one by one.

It is back to the address 0 when the address reaches at the end of address 511.                “Full page burst” stops the burst

read/write with burst stop command.

Data Sheet  E0410E40 (Ver. 4.0)

                                                                 22
                                                               EDS1216AABH, EDS1216CABH

Power-up sequence

Power-up sequence

The SDRAM should be goes on the following sequence with power up.

The CLK, CKE, /CS, DQM and DQ pins keep low till power stabilizes.

The CLK pin is stabilized within 100 µs after power stabilizes before the following initialization sequence.

The CKE and DQM is driven to high between power stabilizes and the initialization sequence.

This SDRAM has VDD clamp diodes for CLK, CKE, address, /RAS, /CAS, /WE, /CS, DQM and DQ pins.                 If these

pins go high before power up, the large current flows from these pins to VDD through the diodes.

Initialization sequence

When 200 µs or more has past after the above power-up sequence, all banks must be precharged using the

precharge command (PALL).        After tRP delay, set 8 or more auto refresh commands (REF).      Set the mode register

set command (MRS) to initialize the mode register.     We recommend that by keeping DQM and CKE to High, the

output buffer becomes High-Z during Initialization sequence, to avoid DQ bus contention on memory system formed

with a number of device.

                                 Power up sequence                  Initialization sequence

                                                       100 µs       200 µs

            VDD, VDDQ            0V

                   CKE,          Low

            UDQM, LDQM

                   CLK           Low

            /CS, DQ              Low

                                      Power stabilize

                                      Power-up sequence and Initialization sequence

Data Sheet  E0410E40 (Ver. 4.0)

                                                       23
                                                                             EDS1216AABH, EDS1216CABH

Operation of the SDRAM

Read/Write Operations

Bank active

Before executing a read or write operation, the corresponding bank and the row address must be activated by the

bank active (ACT) command.               An interval of tRCD is required between the bank active command input and the

following read/write command input.

Read operation

A read operation starts when a read command is input.                 Output buffer becomes Low-Z in the (/CAS Latency - 1)

cycle after read command set.            The SDRAM can perform a burst read operation.

The burst length can be set to 1, 2, 4 and 8.           The start address for a burst read is specified by the column address

and the bank select address at the read command set cycle.                   In a read operation, data output starts after the number

of clocks specified by the /CAS Latency.        The /CAS Latency can be set to 2 or 3.

When the burst length is 1, 2, 4 and 8 the DOUT buffer automatically becomes High-Z at the next clock after the

successive burst-length data has been output.

The /CAS latency and burst length must be specified at the mode register.

    CLK

                                 tRCD

Command                  ACT             READ

Address                  Row             Column

                 CL = 2                                        out 0      out 1     out 2  out 3

DQ

                                                                          out 0     out 1  out 2  out 3

                 CL = 3                                                                                  CL = /CAS latency

                                                                                                         Burst Length = 4

                                                        /CAS Latency

CLK

                      tRCD

Command          ACT             READ

Address          Row             Column

                                         out 0

             BL  =1

                                         out 0  out 1

DQ           BL  =2

                                         out 0   out 1  out 2  out 3

             BL  =4

                                         out 0  out 1   out 2  out 3  out 4  out 5  out 6  out 7

             BL  =8

                                                                                                         BL : Burst Length

                                                                                                         /CAS Latency = 2

                                                               Burst Length

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                                                                      24
                                                                            EDS1216AABH, EDS1216CABH

Write operation

Burst write or single write mode is selected by the OPCODE of the mode register.

1.  Burst write:   A burst write operation is enabled by setting OPCODE (A9, A8) to (0, 0).          A burst write starts in the

    same clock as a write command set.           (The latency of data input is 0 clock.)     The burst length can be set to 1, 2, 4

    and 8, like burst read operations.     The write start address is specified by the column address and the bank select

    address at the write command set cycle.

    CLK

                            tRCD

    Command        ACT            WRIT

    Address        Row            Column

                                  in 0

                BL = 1

                                  in 0     in 1

    DQ          BL = 2

                                  in 0     in 1  in 2  in 3

                BL = 4

                                  in 0     in 1  in 2  in 3   in 4  in 5    in 6  in 7

                BL = 8                                                                                                   CL = 2, 3

                                                              Burst write

2.  Single write:  A single write operation is enabled by setting OPCODE (A9, A8) to (1, 0).                  In a single         write

    operation,    data  is  only  written  to    the  column  address     and     the  bank  select  address  specified  by  the  write

    command set cycle without regard to the burst length setting.              (The latency of data input is 0 clock).

                            CLK

                                                       tRCD

                   Command                       ACT                WRIT

                   Address                       Row                Column

                            DQ                                      in 0

                                                              Single write

Data Sheet  E0410E40 (Ver. 4.0)

                                                                    25
                                                                                                   EDS1216AABH, EDS1216CABH

Auto Precharge

Read with auto-precharge

In  this  operation,      since  precharge  is  automatically                              performed    after      completing                   a   read  operation,        a    precharge

command need not be executed after each read operation.                                            The command executed for the same bank after the

execution of this command must be the bank active (ACT) command.                                                   In addition, an interval defined by lAPR is

required before execution of the next command.

[Clock cycle time]

/CAS latency                          Precharge start cycle

3                                     2 cycle before the final data is output

2                                     1 cycle before the final data is output

            CLK

    CL=2  Command         ACT                                                          READA                                                                    ACT

                                                    lRAS

            DQ                                                                                          out0       out1                out2         out3

                                                                                                                                                          lAPR

    CL=3  Command         ACT                                                          READA                                                                                ACT

                                                    lRAS

            DQ                                                                                                     out0            out1             out2        out3

                   Note:  Internal auto-precharge starts at the timing indicated by "  ".                                                                             lAPR

                          And an interval of tRAS (lRAS) is required between previous active (ACT) command and internal precharge            "  ".

                                                        Burst Read (BL = 4)

Write with auto-precharge

In this operation, since precharge is automatically performed after completing a burst write or single write operation,

a precharge command need not be executed after each write operation. The command executed for the same bank

after the execution of this command must be the bank active (ACT) command.                                                                   In addition, an interval of lDAL is

required between the final valid data input and input of next command.

                          CLK

              Command            ACT                                                       WRITA                                                                      ACT

                                                                                       lRAS

                          DQ                                                                  in0  in1        in2        in3

                                                                                                                                                lDAL

                   Note:  Internal auto-precharge starts at the timing indicated by "                                              ".

                          and an interval of tRAS (lRAS) is required between previous active (ACT)                                                        command

                          and internal precharge "  ".

                                                        Burst Write (BL = 4)

Data Sheet  E0410E40 (Ver. 4.0)

                                                                                              26
                                                                EDS1216AABH, EDS1216CABH

                    CLK

             Command              ACT                   WRITA                    ACT

                                                  lRAS

                    DQ                                  in

                                                                lDAL

             Note:  Internal auto-precharge starts at the timing indicated by "  ".

                    and an interval of tRAS (lRAS) is required between previous active  (ACT)  command

                    and internal precharge "  ".

                                                  Single Write

Data  Sheet  E0410E40 (Ver. 4.0)

                                                        27
                                                               EDS1216AABH, EDS1216CABH

Burst Stop Command

During a read cycle, when the burst stop command is issued, the burst read data are terminated and the data bus

goes to High-Z after the /CAS latency from the burst stop command.

            CLK

Command                          READ                                   BST

            DQ                                            out           out       out                    High-Z

(CL = 2)

            DQ                                                          out       out   out              High-Z

(CL = 3)

                                        Burst Stop at Read

During a write cycle, when the burst stop command is issued, the burst write  data are  terminated  and  data bus  goes

to High-Z at the same clock with the burst stop command.

            CLK

Command                          WRITE                                                  BST

                                                                                                         High-Z

            DQ                   in     in                          in        in

                                        Burst Stop at Write

Data Sheet  E0410E40 (Ver. 4.0)

                                                          28
                                                                                       EDS1216AABH, EDS1216CABH

Command Intervals

Read command to Read command interval

1.  Same bank, same ROW address:                When another read command is executed at the same ROW address of the

    same bank as the preceding read command execution, the second read can be performed after an interval of no

    less than 1 clock.  Even when the first command is a burst read that is not yet finished, the data read by the

    second command will be valid.

            CLK

            Command     ACT           READ      READ

            Address     Row           Column A  Column B

            BS

            DQ                                                      out A0  out B0  out B1  out B2  out B3

                        Bank0    Column =A      Column =B  Column =A        Column =B                                            CL = 3

                        Active   Read           Read                Dout    Dout                                                 BL = 4

                                                                                                                                 Bank 0

                        READ to READ Command Interval (same ROW address in same bank)

2.  Same    bank,  different     ROW  address:            When      the     ROW     address         changes  on     same  bank,  consecutive  read

    commands cannot be executed; it is necessary to separate the two read commands with a precharge command

    and a bank active command.

3.  Different bank:  When the bank changes, the second read can be performed after an interval of no less than 1

    clock, provided that the other bank is in the bank active state.                        Even when the first command is a burst read that

    is not yet finished, the data read by the second command will be valid.

            CLK

            Command     ACT           ACT       READ      READ

            Address     Row 0         Row 1     Column A  Column B

            BS

            DQ                                                              out A0  out B0  out B1  out B2  out B3

                        Bank0         Bank3     Bank0     Bank3             Bank0   Bank3                                        CL = 3

                        Active        Active    Read      Read              Dout    Dout                                         BL = 4

                                 READ to READ Command Interval (different bank)

Data Sheet  E0410E40 (Ver. 4.0)

                                                                            29
                                                                             EDS1216AABH, EDS1216CABH

Write command to Write command interval

1.  Same bank, same ROW address:            When another write command is executed at the same ROW address of the

    same bank as the preceding write command, the second write can be performed after an interval of no less than

    1 clock.  In the case of burst writes, the second write command has priority.

              CLK

            Command  ACT         WRIT       WRIT

            Address  Row         Column A   Column B

              BS

              DQ                 in A0      in B0     in B1    in B2  in B3

                     Bank0       Column =A  Column =B                               Burst Write Mode

                     Active      Write      Write                                     BL = 4

                                                                                      Bank 0

                     WRITE to WRITE Command Interval (same ROW address in same bank)

2.  Same bank, different ROW address:       When the ROW address changes, consecutive write commands cannot be

    executed; it is necessary to separate the two write commands with a precharge command and a bank active

    command.

3.  Different bank:  When the bank changes, the second write can be performed after an interval of no less than 1

    clock, provided that the other bank is in the bank active state.                In the case of burst write, the second write

    command has priority.

              CLK

    Command          ACT         ACT        WRIT      WRIT

            Address  Row 0       Row 1      Column A Column B

              BS

              DQ                            in A0     in B0    in B1  in B2  in B3

                     Bank0       Bank3      Bank0     Bank3                         Burst Write Mode

                     Active      Active     Write     Write                           BL = 4

                                 WRITE to WRITE Command Interval (different bank)

Data Sheet  E0410E40 (Ver. 4.0)

                                                                      30
                                                                           EDS1216AABH, EDS1216CABH

Read command to Write command interval

1.  Same bank, same ROW address:          When the write command is executed at the same ROW address of the same

    bank as the preceding read command, the write command can be performed after an interval of no less than 1

    clock.  However, UDQM and LDQM must be set High so that the output buffer becomes High-Z before data input.

                       CLK

                   Command                          READ  WRIT

               UDQM    CL=2

               LDQM

                       CL=3

                   DQ (input)                             in B0    in B1   in B2   in B3

                                                          High-Z                                         BL = 4

                   DQ (output)                                                                           Burst write

                                          READ to WRITE Command Interval (1)

                                 CLK

                       Command            READ                                     WRIT

                       UDQM

                       LDQM                                               2 clock

                       CL=2                                   out     out  out        in  in         in  in

                   DQ

                       CL=3                                           out  out        in  in         in  in

                                          READ to WRITE Command Interval (2)

2.  Same bank, different ROW address:     When the ROW address changes, consecutive write commands cannot be

    executed;  it  is  necessary      to  separate  the  two  commands     with    a      precharge  command  and  a  bank  active

    command.

3.  Different bank:    When the bank changes, the write command can be performed after an interval of no less than 1

    cycle, provided that the other bank is in the bank active state.       However, UDQM and LDQM must be set High so

    that the output buffer becomes High-Z before data input.

Data Sheet  E0410E40 (Ver. 4.0)

                                                                  31
                                                                      EDS1216AABH, EDS1216CABH

Write command to Read command interval:

1.  Same bank, same ROW address:             When the read command is executed at the same ROW address of the same

    bank as the preceding write command, the read command can be performed after an interval of no less than 1

    clock.  However, in the case of a burst write, data will continue to be written until one clock before the read

    command is executed.

            CLK

    Command                         WRIT        READ

    UDQM

    LDQM

    DQ (input)                      in A0

    DQ (output)                                                      out B0        out B1   out B2     out B3

                                    Column  =A                        /CAS Latency                             Burst Write Mode

                                    Write    Column = B              Column = B                                        CL = 2

                                             Read                    Dout                                              BL = 4

                                                                                                                       Bank 0

                                            WRITE to READ        Command Interval (1)

            CLK

    Command                      WRIT                 READ

    UDQM

    LDQM

    DQ (input)                      in A0    in A1

    DQ (output)                                                            out B0   out B1     out B2  out B3

                                 Column = A                                  /CAS Latency                      Burst Write Mode

                                 Write                                                                                 CL = 2

                                                     Column = B       Column = B                                       BL = 4

                                                     Read             Dout                                             Bank 0

                                            WRITE to READ Command Interval (2)

2.  Same bank, different ROW address:           When the ROW address changes, consecutive read commands cannot be

    executed;    it  is  necessary  to     separate  the   two   commands  with  a  precharge  command         and  a  bank      active

    command.

3.  Different bank:      When the bank changes, the read command can be performed after an interval of no less than 1

    clock, provided that the other bank is in the bank active state.         However, in the case of a burst write, data will

    continue to be written until one clock before the read command is executed (as in the case of the same bank and

    the same address).

Data Sheet  E0410E40 (Ver. 4.0)

                                                                 32
                                                                    EDS1216AABH, EDS1216CABH

Read with auto precharge to Read command interval

1.  Different bank:  When some banks are in the active state, the second read command (another bank) is executed.

    Even when the first read with auto-precharge is a burst read that is not yet finished, the data read by the second

    command is valid.  The internal auto-precharge of one bank starts at the next clock of the second command.

                CLK

            Command              READA                   READ

                BS

                DQ                                                  out A0        out   A1      out B0  out B1

                                 bank0                   bank3

                                 Read A                  Read                                                   CL= 3

            Note:    Internal auto-precharge     starts  at the timing indicated  by "      ".                  BL = 4

                       Read with Auto Precharge to Read Command Interval (Different bank)

2.  Same bank:  The consecutive read command (the same bank) is illegal.

Write with auto precharge to Write command interval

1.  Different bank:  When some banks are in the active state, the second write command (another bank) is executed.

    In the case of burst writes, the second write command has priority.                 The internal auto-precharge of one bank

    starts 2 clocks later from the second command.

                CLK

            Command              WRITA                   WRIT

                BS

                DQ               in A0    in A1          in B0      in B1         in B2         in B3

                                 bank0                   bank3                                                  BL= 4

                                 Write A                 Write

            Note: Internal auto-precharge starts at the timing indicated by "           ".

                       Write with Auto Precharge to Write Command Interval                  (Different  bank)

2.  Same bank:  The consecutive write command (the same bank) is illegal.

Data Sheet  E0410E40 (Ver. 4.0)

                                                                33
                                                              EDS1216AABH, EDS1216CABH

Read with auto precharge to Write command interval

1.  Different bank:     When some banks are in the active state, the second write command (another bank) is executed.

    However, UDQM and LDQM must be set High so that the output buffer becomes High-Z before data input.                The

    internal auto-precharge of one bank starts at the next clock of the second command.

                        CLK

                  Command                READA  WRIT

                        BS

            UDQM        CL = 2

            LDQM        CL = 3

                  DQ (input)                    in B0  in B1  in B2     in B3

                DQ (output)                            High-Z

                                         bank0  bank3                                                   BL = 4

                                         ReadA  Write

                     Note: Internal auto-precharge starts at the timing indicated by "   ".

                        Read with Auto Precharge to Write Command Interval (Different bank)

2.  Same bank:       The consecutive write command from read with auto precharge (the same bank) is illegal.           It is

    necessary to separate the two commands with a bank active command.

Write with auto precharge to Read command interval

1.  Different bank:     When some banks are in the active state, the second read command (another bank) is executed.

    However, in case of a burst write, data will continue to be written until one clock before the read command is

    executed.  The internal auto-precharge of one bank starts at 2 clocks later from the second command.

               CLK

            Command              WRITA   READ

                BS

            UDQM

            LDQM

            DQ (input)           in A0

    DQ (output)                                                out B0   out B1           out B2     out B3

                                 bank0   bank3                                                              CL = 3

                                 WriteA  Read                                                               BL = 4

                                 Note: Internal auto-precharge starts at the timing indicated by "  ".

                        Write with Auto Precharge to Read Command Interval (Different bank)

2.  Same bank:       The consecutive read command from write with auto precharge (the same bank) is illegal.           It is

    necessary to separate the two commands with a bank active command.

Data Sheet  E0410E40 (Ver. 4.0)

                                                       34
                                                                     EDS1216AABH, EDS1216CABH

Read command to Precharge command interval (same bank)

When the precharge command is executed for the same bank as the read command that preceded it, the minimum

interval between the two commands is one clock.              However, since the output buffer then becomes High-Z after the

clocks defined by lHZP, there is a case of interruption to burst read data output will be interrupted, if the precharge

command is input during burst read.    To read all data by burst read, the clocks defined by lEP must be assured as

an interval from the final data output to precharge command execution.

CLK

Command                          READ                                PRE/PALL

DQ                                                 out A0    out A1  out A2          out A3

                                       CL=2                             lEP = -1 cycle

            READ to PRECHARGE Command Interval (same bank):                    To output all data (CL = 2, BL = 4)

CLK

Command                          READ                                PRE/PALL

DQ                                                           out A0  out A1          out A2         out A3

                                             CL=3                              lEP = -2 cycle

            READ  to  PRECHARGE        Command     Interval  (same   bank):    To output       all  data    (CL  =  3,  BL  =  4)

CLK

Command                          READ  PRE/PALL

                                                             High-Z

DQ                                                 out A0

                                                   lHZP = 2

READ        to  PRECHARGE Command Interval (same             bank):  To stop output data (CL = 2, BL = 1, 2, 4, 8)

CLK

Command                          READ  PRE/PALL

                                                                             High-Z

DQ                                                           out A0

                                                   lHZP =3

READ        to  PRECHARGE Command Interval (same bank):              To stop output data (CL = 3, BL = 1, 2, 4, 8)

Data Sheet  E0410E40 (Ver. 4.0)

                                                             35
                                                                EDS1216AABH, EDS1216CABH

Write command to Precharge command interval (same bank)

When the precharge command is executed for the same bank as the write command that preceded it, the minimum

interval between the two commands is 1 clock.  However, if the burst write operation is unfinished, the input data

must be masked by means of UDQM and LDQM for assurance of the clock defined by tDPL.

            CLK

Command                          WRIT                 PRE/PALL

UDQM

LDQM

            DQ                   in A0  in A1  in A2

                                               tDPL

            WRITE to PRECHARGE Command Interval (same bank) (BL = 4 (To stop write operation))

            CLK

Command                          WRIT                                 PRE/PALL

UDQM

LDQM

            DQ                   in A0  in A1  in A2  in A3

                                                                tDPL

                 WRITE  to       PRECHARGE Command    Interval (same bank) (BL =  4  (To  write  all  data))

Data Sheet  E0410E40 (Ver. 4.0)

                                                      36
                                                                       EDS1216AABH, EDS1216CABH

Bank active command interval

1.  Same bank:       The interval between the two bank     active commands must be no    less than tRC.

2.  In the case of different bank active commands:         The interval between the two  bank active commands  must  be     no

    less than tRRD.

            CLK

    Command          ACT                                                                       ACT

            Address  ROW                                                                 ROW

            BS

                                                                 tRC

                     Bank 0                                                              Bank 0

                     Active                                                              Active

                                           Bank Active to  Bank Active for Same Bank

                                 CLK

                     Command               ACT                         ACT

                     Address               ROW:0                     ROW:1

                                 BS

                                                           tRRD

                                           Bank 0                    Bank 3

                                           Active                     Active

                                      Bank Active to Bank Active for Different Bank

Mode register set to Bank active command interval

The interval between setting the mode register and executing a bank active command       must  be   no   less  than  lMRD.

                                      CLK

                                 Command           MRS                        ACT

                                 Address   OPCODE                      BS & ROW

                                                                 lMRD

                                                Mode                          Bank

                                           Register Set                       Active

                                      Mode register set to Bank active command interval

Data Sheet  E0410E40 (Ver. 4.0)

                                                                 37
                                                                       EDS1216AABH, EDS1216CABH

DQM Control

The UDQM and LDQM mask the upper and lower bytes of the DQ data, respectively.                  The timing of UDQM and

LDQM is different during reading and writing.

Reading

When data is read, the output buffer can be controlled by UDQM and LDQM.       By setting UDQM and LDQM to Low,

the output buffer becomes Low-Z, enabling data output.      By setting UDQM and LDQM to High, the output buffer

becomes High-Z, and the corresponding data is not output.      However, internal reading operations continue.  The

latency of UDQM and LDQM during reading is 2 clocks.

Writing

Input data can be masked by UDQM and LDQM.            By setting DQM to Low, data can be written.     In addition, when

UDQM and LDQM are set to High, the corresponding data is not written, and the previous data is held.  The latency

of UDQM and LDQM during writing is 0 clock.

             CLK

            UDQM

            LDQM

             DQ                                                        High-Z

                                               out 0    out 1                            out 3

                                                     lDOD = 2 Latency

                                                      Reading

             CLK

            UDQM

            LDQM

             DQ                                in 0     in 1                             in 3

                                                                       lDID = 0 Latency

                                                      Writing

Data Sheet  E0410E40 (Ver. 4.0)

                                                        38
                                                                      EDS1216AABH, EDS1216CABH

Refresh

Auto-refresh

All the banks must be precharged before executing an auto-refresh command.         Since the auto-refresh command

updates the internal counter every time it is executed and determines the banks and the ROW addresses to be

refreshed, external address specification is not required. The refresh cycles are required to refresh all the ROW

addresses within tREF (max.).        The output buffer becomes High-Z after auto-refresh start.  In addition, since a

precharge has been completed by an internal operation after the auto-refresh, an additional precharge operation by

the precharge command is not required.

Self-refresh

After executing a self-refresh command, the self-refresh operation continues while CKE is held Low.       During self-

refresh operation, all ROW addresses are refreshed by the internal refresh timer.  A self-refresh is terminated by a

self-refresh exit command.       Before and after self-refresh mode, execute auto-refresh to all refresh addresses in or

within tREF (max.) period on the condition 1 and 2 below.

1.  Enter self-refresh mode within time as below* after either burst refresh or distributed refresh at equal interval to

    all refresh addresses are completed.

2.  Start burst refresh or distributed refresh at equal interval to all refresh addresses within time as below*after

    exiting from self-refresh mode.

Note:   tREF (max.) / refresh cycles.

Others

Power-down mode

The SDRAM enters power-down mode when CKE goes Low in the IDLE state.              In power down mode, power

consumption is suppressed by deactivating the input initial circuit.  Power down mode continues while CKE is held

Low.   In addition, by setting CKE to High, the SDRAM exits from the power down mode, and command input is

enabled from the next clock.     In this mode, internal refresh is not performed.

Clock suspend mode

By driving CKE to Low during a bank active or read/write operation, the SDRAM enters clock suspend mode.  During

clock suspend mode, external input signals are ignored and the internal state is maintained.     When CKE is driven

High, the SDRAM terminates clock suspend mode, and command input is enabled from the next clock.          For details,

refer to the "CKE Truth Table".

Data Sheet  E0410E40 (Ver. 4.0)

                                                           39
                                                                             EDS1216AABH,          EDS1216CABH

Timing Waveforms

Read Cycle

                                 tCK

                                 tCH  tCL

            CLK

                                                                     t  RC

                  VIH

            CKE                                       tRAS                                   t RP

                                      tRCD

                       tSI       tHI        tSI  tHI                         tSI  tHI              tSI  tHI

            /CS

                       tSI       tHI        tSI  tHI                         tSI  tHI

                                                                                                   tSI  tHI

            /RAS

                       tSI       tHI                                         tSI  tHI              tSI  tHI

                                            tSI  tHI

            /CAS

                       tSI       tHI        tSI  tHI                                               tSI  tHI

                                                                             tSI  tHI

            /WE

                       tSI       tHI        tSI  tHI                         tSI  tHI              tSI  tHI

            BS

                       tSI       tHI                                         tSI  tHI              tSI  tHI

                                            tSI  tHI

            A10

                       tSI       tHI        tSI  tHI                                               tSI  tHI

Address

                                            tSI                      tHI

            UDQM

            LDQM

DQ (input)

                                                            tAC         tAC       tAC   tHZ

DQ (output)

                                                      tAC

                                                            tOH      tOH          tOH   tOH             /CAS latency = 2

                       Bank 0               Bank 0    tLZ                    Bank 0                     Burst length = 4

                       Active               Read                             Precharge                  Bank 0 access

                                                                                                             = VIH or VIL

                                                                                                             = VOH or VOL

Data Sheet  E0410E40 (Ver. 4.0)

                                                                 40
                                                                                              EDS1216AABH,                           EDS1216CABH

Write Cycle

                                         tCK

                                  tCH    tCL

            CLK                                                                               tRC

                     VIH

            CKE                                                          tRAS                                                   tRP

                                              tRCD

                             tSI  tHI                   tSI  tHI                                              tSI  tHI                         tSI   tHI

             /CS

                             tSI  tHI                   tSI  tHI

                                                                                                              tSI  tHI                         tSI   tHI

            /RAS

                             tSI  tHI                                                                         tSI  tHI                         tSI   tHI

                                                        tSI  tHI

            /CAS

                             tSI  tHI                                                                                                          tSI   tHI

                                                        tSI  tHI                                              tSI  tHI

            /WE

                             tSI  tHI                   tSI  tHI                                              tSI  tHI                         tSI   tHI

             BS

                             tSI  tHI                                                                                                          tSI   tHI

                                                        tSI  tHI                                              tSI  tHI

            A10

                             tSI  tHI                   tSI  tHI                                                                               tSI   tHI

            Address

                                                        tSI                                   tHI

            UDQM

            LDQM

                                                        tSI  t HI  tSI   tHI  tSI  tHI  tSI   tHI

DQ (input)

                                                                                                      tDPL

DQ (output)

                                 Bank 0                   Bank 0                                              Bank 0                     CL = 2

                                 Active                   Write                                               Precharge                  BL = 4

                                                                                                                                         Bank 0 access

                                                                                                                                               = VIH or VIL

Mode Register        Set Cycle

                          0       1      2          3        4     5     6         7    8     9       10      11      12    13  14   15  16    17    18      19

            CLK

            CKE      VIH

            /CS

            /RAS

            /CAS

            /WE

            BS

Address                   valid                     code           R: b                 C: b                        C:  b’

            UDQM

            LDQM

DQ (output)                                                                                                   b                 b+3  b’  b’+1  b’+2  b’+3

DQ (input)                                                                                    High-Z

                                  lRP                        lMRD        lRCD

                                                                                                      Output  mask                             lRCD  =3

                     Precharge                Mode               Bank 3               Bank 3                                                   /CAS latency = 3

                     If needed                register           Active               Read                                                     Burst length = 4

                                              Set                                                                                                = VIH or VIL

Data Sheet  E0410E40 (Ver. 4.0)

                                                                                      41
                                                                                                                  EDS1216AABH, EDS1216CABH

Read Cycle/Write Cycle

                              0    1       2  3         4       5       6     7       8    9          10     11   12        13     14        15     16  17      18         19  20

            CLK

            CKE          VIH                                                                                                                                                         Read cycle

            /CS                                                                                                                                                                      /RAS-/CAS delay     =   3

                                                                                                                                                                                     /CAS latency = 3

            /RAS                                                                                                                                                                     Burst length = 4

                                                                                                                                                                                          = VIH or VIL

            /CAS

            /WE

            BS

            Address           R:a             C:a             R:b                     C:b                         C:b'             C:b"

UDQM, LDQM

DQ (output)                                                          a     a+1     a+2     a+3            b      b+1     b+2    b+3      b'      b'+1   b"      b"+1 b"+2      b"+3

DQ (input)                                                                                            High-Z

                         Bank 0               Bank 0         Bank 3                Bank 3  Bank 0                Bank 3         Bank 3                          Bank 3

                         Active               Read           Active                Read    Precharge             Read           Read                            Precharge

            CKE          VIH                                                                                                                                                         Write cycle

                                                                                                                                                                                     /RAS-/CAS delay     =   3

            /CS                                                                                                                                                                      /CAS latency = 3

            /RAS                                                                                                                                                                     Burst length = 4

                                                                                                                                                                                          = VIH or VIL

            /CAS

            /WE

            BS

            Address           R:a             C:a             R:b                     C:b                         C:b'           C:b"

UDQM, LDQM

DQ (output)                                                                                           High-Z

DQ (input)                                    a         a+1   a+2    a+3              b    b+1     b+2     b+3    b'     b'+1 b"         b"+1    b"+2   b"+3

                         Bank 0               Bank 0         Bank 3                Bank 3       Bank 0           Bank 3         Bank 3                          Bank 3

                         Active               Write          Active                Write        Precharge        Write          Write                           Precharge

Read/Single Write        Cycle

                                   0       1         2     3         4     5          6    7          8       9         10      11       12      13     14         15      16  17         18      19     20

            CLK

            CKE               VIH

            /CS

            /RAS

            /CAS

            /WE

                     BS

            Address                R:a                  C:a                R:b                                              C:a'        C:a

UDQM, LDQM

            DQ (input)                                                                                                        a

DQ (output)                                                                        a       a+1     a+2     a+3                                                  a       a+1    a+2     a+3

                                   Bank 0               Bank 0             Bank 3                                           Bank 0     Bank 0                                  Bank 0         Bank 3

                                   Active               Read               Active                                           Write      Read                                    Precharge      Precharge

            CKE               VIH

            /CS

            /RAS

            /CAS

            /WE

                     BS

            Address                R:a                  C:a                R:b                                              C:a                  C:b    C:c

UDQM, LDQM

            DQ (input)                                                                                                      a                    b      c

DQ (output)                                                                        a       a+1               a+3

                                   Bank 0               Bank 0             Bank 3                                           Bank 0             Bank 0   Bank 0                 Bank 0

                                   Active               Read               Active                                           Write              Write    Write                  Precharge

                                                                                                                                                                               Read/Single write

                                                                                                                                                                               /RAS-/CAS delay =         3

                                                                                                                                                                               /CAS latency = 3

                                                                                                                                                                               Burst length = 4

                                                                                                                                                                                       = VIH or VIL

Data Sheet  E0410E40 (Ver. 4.0)

                                                                                                   42
                                                                                                     EDS1216AABH, EDS1216CABH

Read/Burst Write   Cycle

                              0      1     2     3          4  5          6     7    8           9    10  11      12      13   14         15      16      17      18    19       20

            CLK

            CKE

            /CS

            /RAS

            /CAS

            /WE

            BS

      Address                R:a                 C:a           R:b                                                C:a'

UDQM, LDQM

      DQ (input)                                                                                                  a       a+1  a+2    a+3

      DQ (output)                                                      a        a+1  a+2      a+3

                          Bank 0                 Bank 0        Bank 3                Clock                        Bank 0                              Bank 0          Bank 3

                          Active                 Read          Active                suspend                      Write                               Precharge       Precharge

            CKE    VIH

            /CS

            /RAS

            /CAS

            /WE

            BS

      Address                R:a                 C:a           R:b                                        C:a

UDQM, LDQM

      DQ (input)                                                                                          a       a+1     a+2  a+3

      DQ (output)                                                      a        a+1           a+3

                          Bank 0                 Bank 0        Bank 3                                     Bank 0                                      Bank 0

                          Active                 Read          Active                                     Write                                       Precharge

                                                                                                                                                      Read/Burst write

                                                                                                                                                      /RAS-/CAS delay            =  3

                                                                                                                                                      /CAS latency = 3

                                                                                                                                                      Burst length = 4

                                                                                                                                                              = VIH or VIL

Auto  Refresh      Cycle

                          0       1     2     3          4  5  6             7  8    9           10   11  12      13      14   15     16      17      18      19  20

            CLK

            CKE    VIH

            /CS

            /RAS

            /CAS

            /WE

            BS

      Address           A10=1                                                                                                  R:a            C:a

            UDQM

            LDQM

      DQ (input)

      DQ (output)                                                                             High-Z                                                          a   a+1

                                     t RP                              t RC                               t RC

                   Precharge               Auto Refresh                            Auto Refresh                               Active      Read        Refresh cycle and

                   If needed                                                                                                  Bank 0      Bank 0      Read cycle

                                                                                                                                                      /RAS-/CAS delay = 2

                                                                                                                                                      /CAS latency = 2

                                                                                                                                                      Burst length = 4

                                                                                                                                                          = VIH or VIL

Data Sheet  E0410E40 (Ver. 4.0)

                                                                                     43
                                                                                                                    EDS1216AABH, EDS1216CABH

Self  Refresh Cycle

            CLK

                                                                                                lSREX

            CKE                                            CKE Low

            /CS

            /RAS

            /CAS

            /WE

            BS

      Address        A10=1

            UDQM

            LDQM

      DQ (input)

      DQ (output)                                                                                         High-Z

                                   t RP                                                                       t RC                                          t RC

                     Precharge command            Self refresh entry                       Self refresh exit             Next       Self refresh entry           Next    Auto      Self refresh cycle

                     If needed                    command                                  ignore command                clock      command                      clock   refresh   /RAS-/CAS delay = 3

                                                                                           or No operation               enable                                  enable            CL = 3

                                                                                                                                                                                   BL = 4

                                                                                                                                                                                   = VIH or VIL

Clock Suspend        Mode

                                                              tSI                       tHI                         tSI

                                0  1     2        3        4          5  6      7          8    9         10  11    12          13  14         15       16  17    18     19    20

            CLK

            CKE                                                                                                                                                                    Read cycle

            /CS                                                                                                                                                                    /RAS-/CAS delay     =2

                                                                                                                                                                                   /CAS latency = 2

            /RAS                                                                                                                                                                   Burst length = 4

            /CAS                                                                                                                                                                   = VIH or VIL

            /WE

            BS

            Address  R:a                                                 C:a            R:b                                         C:b

      UDQM, LDQM

      DQ (output)                                                                       a       a+1    a+2                          a+3            b        b+1  b+2    b+3

      DQ (input)                                                                                              High-Z

                     Bank0         Active clock            Active clock  Bank0          Bank3   Read suspend      Read suspend      Bank3  Bank0            Earliest Bank3

                     Active        suspend start           suspend end   Read           Active         start                 end    Read   Precharge        Precharge

            CKE                                                                                                                                                                    Write cycle

                                                                                                                                                                                   /RAS-/CAS delay = 2

            /CS                                                                                                                                                                    /CAS latency = 2

            /RAS                                                                                                                                                                   Burst length = 4

                                                                                                                                                                                   = VIH or VIL

            /CAS

            /WE

            BS

            Address  R:a                                                 C:a    R:b                                            C:b

      UDQM, LDQM

      DQ (output)                                                                               High-Z

      DQ (input)                                                         a      a+1     a+2                         a+3         b   b+1    b+2     b+3

                     Bank0         Active clock      Active clock        Bank0  Bank3      Write suspend      Write suspend  Bank3 Bank0                    Earliest Bank3

                     Active        suspend start     supend end          Write  Active          start               end      Write  Precharge               Precharge

Data Sheet  E0410E40 (Ver. 4.0)

                                                                                                       44
                                                                                        EDS1216AABH, EDS1216CABH

Power    Down   Mode

                            CLK

                            CKE                                     CKE Low

                            /CS

                         /RAS

                         /CAS

                            /WE

                            BS

                      Address            A10=1                                                                 R: a

                      UDQM

                         LDQM

                DQ (input)

                DQ (output)                                                             High-Z

                                                       tRP

                                      Precharge command     Power   down  entry                Power down            Power down cycle

                                      If needed                                                mode exit             /RAS-/CAS delay = 3

                                                                                                Active Bank          0 /CAS latency = 3

                                                                                                                     Burst length = 4

                                                                                                                          = VIH or VIL

Initialization  Sequence

                      0     1         2  3       4       5       6  7     8          9  10      48             49    50   51    52       53  54       55

CLK

CKE             VIH

/CS

/RAS

/CAS

/WE

Address              valid                                                                                                code               Valid

UDQM            VIH

LDQM

DQ                                                                                                         High-Z

                                 tRP                        tRC                                           tRC                   lMRD

                All banks                Auto Refresh                            Auto Refresh                        Mode register       Bank active
                                                                                                                                         If needed
                Precharge                                                                                            Set

Data Sheet  E0410E40 (Ver. 4.0)

                                                                                 45
                                                                                EDS1216AABH,          EDS1216CABH

Package Drawing

54-ball FBGA

Solder ball:  Lead free (Sn-Ag-Cu)

                                                                                                      Unit: mm

                              B

                                                   8.00 ± 0.10                           0.15  S  2X

                                       INDEX MARK

                 8.00 ± 0.10

                 A                                                 ⁄⁄     0.20  S        1.20 max.

                                                                                         S

                                    0.10     S                                           0.33 ± 0.05

                                    1  2        3               7      8  9

                                 J

                                 H

                                 G

                                 F

                                 E                                                       6.40

                                 D

                                 C

                                 B                                                 0.80

                                 A

              INDEX MARK                           6.40         0.80

                              54-φ0.45±0.05        φ0.15  M  S  A      B

                                                   φ0.08  M  S                                        ECA-TS2-0101-01

Data Sheet  E0410E40 (Ver. 4.0)

                                                                   46
                                      EDS1216AABH, EDS1216CABH

Recommended Soldering Conditions

Please consult with our sales offices for soldering conditions of the EDS1216AABH and EDS1216CABH.

Type of Surface Mount Device

EDS1216AABH, EDS1216CABH : 54-ball FBGA< Lead free (Sn-Ag-Cu) >

Data Sheet  E0410E40 (Ver. 4.0)

                                  47
                                                                        EDS1216AABH, EDS1216CABH

                                              NOTES FOR CMOS DEVICES

1  PRECAUTION AGAINST ESD FOR MOS DEVICES

   Exposing the MOS devices to a strong electric field can cause destruction of the gate

   oxide and ultimately degrade the MOS devices operation. Steps must be taken to stop

   generation of static electricity as much as possible, and quickly dissipate it, when once

   it       has  occurred.       Environmental       control   must    be  adequate.   When      it  is  dry,  humidifier

   should        be      used.   It   is  recommended     to   avoid    using    insulators   that   easily   build  static

   electricity.          MOS     devices      must   be   stored  and   transported    in    an  anti-static   container,

   static shielding bag or conductive material. All test and measurement tools including

   work          bench   and     floor    should    be   grounded.    The  operator    should        be  grounded    using

   wrist         strap.  MOS     devices      must   not  be   touched     with  bare  hands.    Similar      precautions

   need to be taken for PW boards with semiconductor MOS devices on it.

2  HANDLING OF UNUSED INPUT PINS FOR CMOS DEVICES

   No       connection           for  CMOS    devices     input   pins  can    be  a   cause     of  malfunction.    If  no

   connection is provided to the input pins, it is possible that an internal input level may be

   generated             due     to   noise,  etc.,  hence     causing     malfunction.      CMOS        devices  behave

   differently than Bipolar or NMOS devices. Input levels of CMOS devices must be fixed

   high or low by using a pull-up or pull-down circuitry. Each unused pin should be connected

   to VDD or GND with a resistor, if it is considered to have a possibility of being an output

   pin. The unused pins must be handled in accordance with the related specifications.

3  STATUS BEFORE INITIALIZATION OF MOS DEVICES

   Power-on does not necessarily define initial status of MOS devices. Production process

   of MOS does not define the initial operation status of the device. Immediately after the

   power source is turned ON, the MOS devices with reset function have not yet been

   initialized.          Hence,       power-on      does  not    guarantee     output  pin   levels,     I/O   settings  or

   contents of registers. MOS devices are not initialized until the reset signal is received.

   Reset operation must be executed immediately after power-on for MOS devices having

   reset function.

                                                                                                                         CME0107

Data Sheet  E0410E40 (Ver. 4.0)

                                                                  48
                                                                                              EDS1216AABH, EDS1216CABH

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Descriptions              of   circuits,    software       and     other   related        information       in  this    document        are   provided     for

illustrative purposes in semiconductor product operation and application examples. The incorporation of

these circuits, software and information in the design of the customer's equipment shall be done under

the   full       responsibility       of  the   customer.          Elpida  Memory,        Inc.     assumes          no  responsibility    for   any  losses

incurred by customers or third parties arising from the use of these circuits, software and information.

[Product applications]

Elpida Memory, Inc. makes every attempt to ensure that its products are of high quality and reliability.

However,             users     are    instructed      to   contact      Elpida     Memory's        sales    office      before     using  the   product    in

aerospace,             aeronautics,       nuclear        power,     combustion       control,      transportation,           traffic,  safety   equipment,

medical          equipment          for   life  support,       or  other       such  application        in  which       especially      high    quality   and

reliability is demanded or where its failure or malfunction may directly threaten human life or cause risk

of bodily injury.

[Product usage]

Design           your  application        so    that     the   product     is  used   within      the   ranges      and      conditions   guaranteed       by

Elpida      Memory,            Inc.,  including       the     maximum      ratings,       operating     supply          voltage  range,      heat  radiation

characteristics,              installation      conditions     and      other  related        characteristics.      Elpida      Memory,      Inc.  bears   no

responsibility            for  failure    or    damage         when     the    product        is  used    beyond        the     guaranteed      ranges    and

conditions.          Even      within     the   guaranteed         ranges      and   conditions,        consider        normally       foreseeable   failure

rates or failure modes in semiconductor devices and employ systemic measures such as fail-safes, so

that the equipment incorporating Elpida Memory, Inc. products does not cause bodily injury, fire or other

consequential damage due to the operation of the Elpida Memory, Inc. product.

[Usage environment]

This product is not designed to be resistant to electromagnetic waves or radiation. This product must be

used in a non-condensing environment.

If you export the products or technology described in this document that are controlled by the Foreign

Exchange             and  Foreign        Trade       Law   of  Japan,     you   must      follow   the    necessary         procedures      in  accordance

with        the  relevant      laws      and    regulations     of    Japan.    Also,     if  you  export       products/technology           controlled   by

U.S. export control regulations, or another country's export control laws or regulations, you must follow

the necessary procedures in accordance with such laws or regulations.

If these products/technology are sold, leased, or transferred to a third party, or a third party is granted

license          to  use      these   products,       that     third    party   must      be      made  aware       that     they  are    responsible      for

compliance with the relevant laws and regulations.

                                                                                                                                                         M01E0107

Data Sheet  E0410E40 (Ver. 4.0)

                                                                                49
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