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EDI2CG472128V85D2

器件型号:EDI2CG472128V85D2
厂商名称:White Electronic Designs Corporation
厂商官网:http://www.wedc.com/
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器件描述

4 Megabyte Sync/Sync Burst, Dual Key DIMM

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EDI2CG472128V85D2器件文档内容

           White Electronic Designs                                                                     EDI2CG472128V

                                                                                                                             ADVANCED*

4 Megabyte Sync/Sync Burst, Dual Key DIMM

FEATURES                                                         DESCRIPTION

     4x128Kx72 Synchronous, Synchronous Burst                    The EDI2CG472128VxxD2 is a Synchronous/Synchronous
     Flow-Through Architecture                                   Burst SRAM, 84 position Dual Key; Double High DIMM (168
     Linear and Sequential Burst Support via MODE pin            contacts) Module, organized as 4x128Kx72. The Module
     Clock Controlled Registered Module Enable (EM#)             contains eight (8) Synchronous Burst Ram Devices,
     Clock Controlled Registered Bank Enables (E1#, E2#,         packaged in the industry standard JEDEC 14mmx20mm
     E3#, E4#)                                                   TQFP placed on a Multilayer FR4 Substrate. The module
     Clock Controlled Byte Write Mode Enable (BWE#)              architecture is defined as a Sync/Sync Burst, Flow-Through,
     Clock Controlled Byte Write Enables (BW1# - BW8#)           with support for either linear or sequential burst. This
     Clock Controlled Registered Address                         module provides High Performance, 2-1-1-1 accesses
     Clock Controlled Registered Global Write (GW#)              when used in Burst Mode, and used as a Synchronous
     Aysnchronous Output Enable (G#)                             Only Mode, provides a high performance cost advantage
     Internally Self-timed Write                                 over BiCMOS aysnchronous device architectures.
     Individual Bank Sleep Mode enables (ZZ1, ZZ2, ZZ3, ZZ4)
     Gold Lead Finish                                            Synchronous Only operations are performed via strapping
     3.3V +10% Operation                                         ADSC# Low, and ADSP# / ADV# High, which provides for
     Access Speed(s): TKHQV=8.5, 10, 12, 15ns                    Ultra Fast Accesses in Read Mode while providing for
     Common Data I/O                                             internally self-timed Early Writes.
     High Capacitance (30pf) drive, at rated Access Speed
     Single Total Array Clock                                    Synchronous/Synchronous Burst operations are in relation
     Multiple Vcc and Gnd                                        to an externally supplied clock, Registered Address,
                                                                 Registered Global Write, Registered Enables as well as
                                                                 an Asynchronous Output enable. This Module has been
                                                                 defined with full flexibility, which allows individual control
                                                                 of each of the eight bytes, as well as Quad Words in both
                                                                 Read and Write Operations.

                                                                 *This product is under development, is not qualified or characterized and is subject to
                                                                 change or cancellation without notice.

White Electronic Designs Corp. reserves the right to change products or specifications without notice.

July 1999                                                     1                                         White Electronic Designs Corporation (602) 437-1520 www.wedc.com
Rev 1
                     White Electronic Designs                                                                       EDI2CG472128V

                                                                                                                                          ADVANCED

PIN CONFIGURATION

           PIN FRONT PIN BACK   PIN FRONT PIN     BACK                                                              PIN NAMES
                                                  CRFU
           1   VSS   85   VSS   43  NC    127      VCC                                                  DQ0-DQ63    Input/Output Bus
                                                  DQ23
           2   A0    86   A17   44  VCC   128     DQ22                                                  DQP0-DQP7   Parity Bits
                                                  DQ21
           3   A16   87   A1    45  DQ16  129     DQ20
                                                   VSS
           4   A2    88   A15   46  DQ17  130     DQP3                                                  A0-A6       Address Bus
                                                   VCC
           5   A14   89   A3    47  DQ18  131     DQ31                                                  EM#         Module Enable
                                                  DQ30
           6   VCC   90   VCC   48  DQ19  132     DQ29                                                  E1#, E2#, E3#, E4# Synchronous Bank Enables
                                                  DQ28
           7   A4    91   A13   49  VSS   133      VSS
                                                  DQP4
           8   A12   92   A5    50  ZZ2   134      VCC                                                  BWE#        Byte Write Mode Enable
                                                  DQ39
           9   A6    93   A11   51  VCC   135     DQ38                                                  BWE1#-BW8#  Byte Write Enables
                                                  DQ37
           10  A10   94   A7    52  DQ24  136     DQ36                                                  CK          Array Clock
                                                   VSS
           11  VSS   95   VSS   53  DQ25  137     DQP5
                                                   VCC
           12  A8    96   A9    54  DQ26  138     DQ47                                                  GW#         Synchronous Global
                                                  DQ46
           13  NC    97   NC3   55  DQ27  139     DQ45                                                              Write Enable
                                                  DQ44
           14  E4#   98   E1#   56  VSS   140      VSS                                                  G#          Asynchronous Output Enable
                                                  DQP6
           15  E2#   99   E3#   57  NC5   141      VCC                                                  ZZ1, ZZ2, ZZ3, ZZ4 Blank Sleep Mode Enables
                                                  DQ55
           16  VSS   100  VSS   58  VCC   142     DQ54
                                                  DQ53
           17 MODE 101    CK    59  DQ32  143     DQ52                                                  Vcc         3.3V Power Supply
                                                   VSS
           18  EM# 102    VSS   60  DQ33  144     DQP7                                                  Vss         Ground
                                                   VCC
           19  GW# 103    G#    61  DQ34  145     DQ63
                                                  DQ62
           20  NC1   104 BWE#   62  DQ35  146     DQ61
                                                  DQ60
           21  VCC   105  VCC   63  VSS   147      VSS

           22  BW4# 106 BW2#    64  ZZ3   148

           23  BW3# 107 BW1#    65  VCC   149

           24  BW8# 108 BW6#    66  DQ40  150

           25  BW7# 109 BW5#    67  DQ41  151

           26 ADSC# 110   VSS   68  DQ42  152

           27 ADSP# 111 ADV#    69  DQ43  153

           28  VSS   112  VSS   70  VSS   154

           29  NC    113 DQP0   71  NC    155

           30  VCC   114  VCC   72  VCC   156

           31  DQ0   115  DQ7   73  DQ48  157

           32  DQ1   116  DQ6   74  DQ49  158

           33  DQ2   117  DQ5   75  DQ50  159

           34  DQ3   118  DQ4   76  DQ51  160

           35  VSS   119  VSS   77  VSS   161

           36  ZZ1   120 DQP1   78  ZZ4   162

           37  VCC   121  VCC   79  VCC   163

           38  DQ8   122 DQ15   80  DQ56  164

           39  DQ9   123 DQ14   81  DQ57  165

           40  DQ10  124  DQ13  82  DQ58  166

           41  DQ11  125  DQ12  83  DQ59  167

           42  VSS   126  VSS   84  VSS   168

White Electronic Designs Corp. reserves the right to change products or specifications without notice.

July 1999                                      2        White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
Rev 1
           White Electronic Designs                                                                                                    EDI2CG472128V

                                                                                                                                                             ADVANCED

                      FUNCTIONAL BLOCK DIAGRAM

           A0-16           128Kx36  ZZ                                                                                   128Kx36  ZZ   ZZ1
            GW#
                      GW#            DQ                                                                 GW#                        DQ
              G#                    U1                                                                                            U2

               E1#    G#         DQP                                                                    G#
                           CK                                                                           E# CK DQP
              E2#     E#

               E3#         128Kx36  ZZ                                                                                   128Kx36  ZZ   ZZ2

                 E4#  GW#             DQ                                                                GW#                        DQ
            DQP0-3                  U3                                                                                            U4
             DQ0-31
           DQ32-63    G#                                                                                G#
                                                                                                        E# CK DQP
                  CK  E# CK DQP
           DQP4-7
                                      ZZ128Kx36                                                                        ZZ128Kx36       ZZ3
                                     DQ                                                                                DQ              ZZ4
                      GW#                                                                               GW#
                                                                                                                   U6
                      G#         DQP                                                                    G#
                           CK                                                                           E# CK DQP
                      E#

                           128Kx36  ZZ                                                                       128Kx36              ZZ

                                    DQ                                                                                            DQ
                      GW# U7                                                                            GW# U8

                      G#        DQP                                                                     G#        DQP
                           CK                                                                                CK
                      E#                                                                                E#

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July 1999                                 3  White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
Rev 1
                    White Electronic Designs                                                            EDI2CG472128V

                                                                                                                              ADVANCED

                                                     PIN DESCRIPTIONS

  DIMM Pins                   Symbol        Type       Description
2, 87, 4, 89, 7, 92,                        Input
9, 94, 12, 96, 10,           A0-A16    Synchronous    Addresses: These inputs are registered and must meet the setup and hold times
93, 8, 91, 5, 88, 3                                    around the rising edge of CK. The burst counter generates internal addresses
                           BW1#, BW2#,      Input      associated with A0 and A1, during burst and wait cycle.
107, 106, 23, 22,          BW3#, BW4#,  Synchronous
109, 108, 25, 24          BW5#, BW6#,                 Byte Write: A byte write is LOW for a WRITE cycle and HIGH for a READ cycle.
                           BW7#, BW8#                  BW0/ controls DQ0-7 and DQP0, BW1# controls DQ8-15 and DQP1.
                                                       BW2# controls DQ16-23 and DQP2. BW3# controls DQ24-31 and DQP3.
                                                       BW4# controls DQ32-39 and DQP4. BW5# controls DQ40-47 and DQP5.
                                                       BW6# controls DQ48-55 and DQP6. BW7# controls DQ56-64 and DQP7.

           104             BWE#             Input      Write Enable: This active LOW input gates byte write operations and must meet the
                                        Synchronous    setup and hold times around the rising edge of CK.

           19              GW#              Input      Global Write: This active LOW input allows a full 72-bit WRITE to occur independent
                                        Synchronous    of the BWE# and BWx# lines and must meet the setup and hold times around the
                101           CK                       rising edge of CK.
           98, 15, 99, 14                   Input
                           E1#, E2#,    Synchronous    Clock: This signal registers the addresses, data, chip enables, write control and
                103        E3#, E4#                    burst control inputs on its rising edge. All synchronous inputs must meet setup and
                111                                    hold times around the clock's rising edge.
                              G#
                                            Input      Bank Enables: These active LOW inputs are used to enable each individual bank
                             ADV#       Synchronous    and to gate ADSP#.

                                            Input      Output Enable: This active LOW asynchronous input enables the data output drivers.

                                            Input      Address Status Processor: This active LOW input is used to control the internal burst
                                        Synchronous    counter. A HIGH on this pin generates wait cycle (no address advance).

             27            ADSP#             Input     Address Status Processor: This active LOW input, along with EL# and EH# being
                                        Synchronous    LOW, causes a new external address to be registered and a READ cycle is initiated
             26            ADSC#                       using the new address.
             17             MODE             Input
           36, 50,         ZZ1, ZZ2,    Synchronous    Address Status Controller: This active LOW input causes device to be de-selected or
           64, 78          ZZ3, ZZ4      Input Static  selected along with new external address to be registered.
                                                       A READ or WRITE cycle is initiated depending upon write control inputs.
           Various         DQ0-63            Input
                                        Asynchronous   Mode: This input selects the burst sequence. A LOW on this pin selects LINEAR
113, 120, 127, 134,        DQP0-7                      BURST. A NC or HIGH on this pin selects INTERLEAVED BURST.
141, 148, 155, 162                       Input/Output
                                                       Snooze: These active HIGH inputs put the individual banks in low power
           Various         Vcc           Input/Output  consumption standby mode. For normal operation, this input has to be either
                                                       LOW or NC (no connect).
           Various         Vss              Supply
                                           Ground      Data Inputs/Outputs: First byte is DQ0-7, second byte is DQ8-15, third byte is
                                                       DQ16-23, fourth byte is DQ24-31, fifth byte is DQ32-39, sixth byte is
                                                       DQ40-47, seventh byte is DQ48-55 and the eight byte is DQ56-64.

                                                       Parity Inputs/Outputs: DQP0 is parity bit for DQ0-7. DQP1 is parity bit for DQ8-15.
                                                       DQP2 is parity bit for DQ16-23. DQP3 is parity bit for DQ24-31. DQP4# is parity
                                                       bit for DQ-32-39. DQP5 is parity bit for DQ40-47. DQP6# is parity bit for DQ48-55.
                                                       DQP7 is parity bit for DQ56-64 and DQP7. In order to use the device configured as a
                                                       128K x 64, the parity bits need to be tied to VSS through a 10K ohm resistor.

                                                       Core Power supply: +3.3V -5%/+10%

                                                       Ground

White Electronic Designs Corp. reserves the right to change products or specifications without notice.

July 1999                                              4  White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
Rev 1
           White Electronic Designs                                                                        EDI2CG472128V

                                                                                                                                 ADVANCED

                                      SYNCHRONOUS BURST - TRUTH TABLE

Operation                             E1# E2# E3# E4# ADSP# ADSC# ADV# GW# G# CK                                     DQ     Addr. Used
Deselected Cycle, Power Down; Bank 1                                                                                High-Z     None
Deselected Cycle, Power Down; Bank 2  HX * *                         X  L                               X  X X L-H  High-Z     None
Read Cycle, Begin Burst; Bank 1
Read Cycle, Begin Burst; Bank 1       XH * *                         X  L                               X  X X L-H    Q      External
Read Cycle, Begin Burst; Bank 2                                                                                     High-Z   External
Read Cycle, Begin Burst; Bank 2       LH * *                         L  X                               X  X L L-H           External
Write Cycle, Begin Burst; Bank 1                                                                                      Q      External
Write Cycle, Begin Burst; Bank 2      LH * *                         L  X                               X  X H L-H  High-Z   External
Read Cycle, Begin Burst; Bank 1                                                                                              External
Read Cycle, Begin Burst; Bank 1       HL * *                         L  X                               X  X L L-H    D      External
Read Cycle, Begin Burst; Bank 2                                                                                       D      External
Read Cycle, Begin Burst; Bank 2       HL * *                         L  X                               X  X H L-H    Q      External
Read Cycle, Continue Burst; Bank 1                                                                                  High-Z   External
Read Cycle, Continue Burst; Bank 1    LH * *                         H  L                               X  L X L-H    Q
Read Cycle, Continue Burst; Bank 2                                                                                  High-Z     Next
Read Cycle, Continue Burst; Bank 2    HL * *                         H  L                               X  L X L-H    Q        Next
Read Cycle, Continue Burst; Bank 1                                                                                  High-Z     Next
Read Cycle, Continue Burst; Bank 1    LH * *                         H  L                               X  H L L-H    Q        Next
Read Cycle, Continue Burst; Bank 2                                                                                  High-Z     Next
Read Cycle, Continue Burst; Bank 2    LH * *                         H  L                               X  H H L-H    Q        Next
Write Cycle, Continue Burst; Bank 1                                                                                 High-Z     Next
Write Cycle, Continue Burst; Bank 1   HL * *                         H  L                               X  H L L-H    Q        Next
Write Cycle, Continue Burst; Bank 2                                                                                 High-Z     Next
Write Cycle, Continue Burst; Bank 2   HL * *                         H  L                               X  H H L-H    D        Next
Read Cycle, Suspend Burst; Bank 1                                                                                     D        Next
Read Cycle, Suspend Burst; Bank 1     XH * *                         X  H                               L  H L L-H    D        Next
Read Cycle, Suspend Burst; Bank 2                                                                                     D       Current
Read Cycle, Suspend Burst; Bank 2     XH * *                         X  H                               L  H H L-H    Q       Current
Read Cycle, Suspend Burst; Bank 1                                                                                   High-Z    Current
Read Cycle, Suspend Burst; Bank 1     HX * *                         X  H                               L  H L L-H    Q       Current
Read Cycle, Suspend Burst; Bank 2                                                                                   High-Z    Current
Read Cycle, Suspend Burst; Bank 2     HX * *                         X  H                               L  H H L-H    Q       Current
Write Cycle, Suspend Burst; Bank 1                                                                                  High-Z    Current
                                      HH * *                         X  H                               L  H L L-H    Q       Current
                                                                                                                    High-Z    Current
                                      HH * *                         X  H                               L  H H L-H    D
                                                                                                                              Current
                                      HH * *                         X  H                               L  H L L-H     D      Current
                                                                                                                       D      Current
                                      HH * *                         X  H                               L  H H L-H     D

                                      XH * *                         H  H                               L  L X L-H

                                      HH * *                         X  H                               L  L X L-H

                                      HX * *                         H  H                               L  L X L-H

                                      HH * *                         X  H                               L  L X L-H

                                      XH * *                         H  H                               H  H L L-H

                                      XH * *                         H  H                               H  H H L-H

                                      HX * *                         H  H                               H  H L L-H

                                      HX * *                         H  H                               H  H H L-H

                                      HH * *                         X  H                               H  H L L-H

                                      HH * *                         X  H                               H  H H L-H

                                      HH * *                         X  H                               H  H L L-H

                                      HH * *                         X  H                               H  H H L-H

                                      XH * *                         H  H                               H  L X L-H

Write Cycle, Suspend Burst; Bank 1    HH * *                         X  H                               H  L X L-H
Write Cycle, Suspend Burst; Bank 2
Write Cycle, Suspend Burst; Bank 2    HX * *                         H  H                               H  L X L-H

                                      HH * *                         X  H                               H  L X L-H

*All Truth Table Functions Repeat for Bank 3 (E3#) and Bank 4 (E4#)

White Electronic Designs Corp. reserves the right to change products or specifications without notice.

July 1999                                                            5  White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
Rev 1
           White Electronic Designs                                                                                             EDI2CG472128V

                                                                                                                                                      ADVANCED

                                        SYNCHRONOUS ONLY - TRUTH TABLE

           Operation                    E1#         E2#                           E3#     E4# GW#                G#             ZZ       CK         DQ
           Synchronous Write-Bank 1
           Synchronous Read-Bank 1       L          H                             H       H             L        H              L                   High-Z
           Synchronous Write-Bank 2
           Synchronous Read-Bank 2       L          H                             H       H             H        L              L
           Synchronous Write-Bank 3
           Synchronous Read-Bank 3       H          L                             H       H             L        H              L                   High-Z
           Synchronous Write-Bank 4
           Synchronous Read-Bank 4       H          L                             H       H             H        L              L
           Snooze Mode
                                         H          H                             L       H             L        H              L                   High-Z

                                         H          H                             L       H             H        L              L

                                         H          H                             H       L             L        H              L                   High-Z

                                         H          H                             H       L             H        L              L

                                         X          X                             X       X             X        X              H        X          High-Z

           ABSOLUTE MAXIMUM RATINGS*                                                   RECOMMENDED DC OPERATING CONDITIONS

Voltage on VCC Relative to VSS            -0.5V to +4.6V                                  Parameter              Sym Min            Typ Max Units
VIN                                     -0.5V to VCC +0.5V                                Supply Voltage
Storage Temperature                      -55C to +125C                                  Supply Voltage         VCC 3.14           3.3      3.6            V
Operating Temperature (Commercial)                                                        Input High
                                          0C to +70C                                    Input Low              VSS 0.0            0.0      0.0            V
                                                                                          Input Leakage
                                                                                          Output Leakage         VIH       1.1      3.0 VCC+0.3 V

Operating Temperature (Industrial)       -40C to +85C                                                          VIL -0.3           0.0      0.3            V
Short Circuit Output Current                  10 mA
                                                                                                                 ILI       -2       1        2          A

*Stress greater than those listed under "Absolute Maximum Ratings" may                                           ILO       -2       1        2          A
cause permanent damage to the device. This is a stress rating only and
functional operation of the device at these or any other conditions greater
than those indicated in operational sections of this specifications is not
implied. Exposure to absolute maximum rating conditions for extended
periods may affect reliability.

                         DC ELECTRICAL CHARACTERISTICS - READ CYCLE

           Description                       SYM            Typ                           8.5           10            12            15       Units
                                                                                                                                               A
           Power Supply Current              Icc1                            2.0          2.9           2.7           2.7           2.5
                                                                                                                                               A
           Power Supply Current Device       Icc            875                           1.8           1.8           1.3           1.3
           Selected, No Operation                                                                                                             mA
                                                                                                                                              mA
           Snooze Mode                       IccZZ          500                           700           700           700           700        A

           CMOS Standby                      Icc3           270                           350           350           350           350

           Clock Running-Deselect            IccK           900                           1.1           1.1           1.0           1.0

                         AC TEST CONDITIONS                                                                           AC TEST LOAD

           Input Pulse Levels                       Vss to 3.0V                                              DQ            Z0 = 50
           Input and Output Timing Ref.                1.25V
           Output Test equivalencies
                                                                                                                          Z0 = 50            50

                                                                                          Fig. 1 Output Load Equivalent                 Vt = 1.25V

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July 1999                                                                              6       White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
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                       White Electronic Designs                                                                                                   EDI2CG472128V

                                                                                                                                                                        ADVANCED

           BURST ADDRESS TABLE (MODE=NC/VCC)                                                BURST ADDRESS TABLE (MODE=GND)

             First     Second                  Third             Fourth                       First              Second                             Third              Fourth
           Address     Address               Address            Address                     Address              Address                          Address             Address
           (external)  (internal)            (internal)         (internal)                  (external)           (internal)                       (internal)          (internal)
            A-A00       A-A01                                                                A-A00                A-A01
                                              A-A10              A-A11                       A-A01                A-A10                            A-A10               A-A11
            A-A01       A-A00                                                                A-A10                A-A11                            A-A11               A-A00
                                              A-A11              A-A10                       A-A11                A-A00                            A-A00               A-A01
                                                                                                                                                   A-A01               A-A10
           A-A10       A-A11                 A-A00              A-A01

           A-A11       A-A10                 A-A01              A-A00

                                                    READ CYCLE TIMING PARAMETERS

                                                                          8.5ns             10ns                 12ns                                 15ns

             Description                     Sym Min Max Min Max Min Max                                                                          Min Max             Units
             Clock Cycle Time                                                                                                                     20                   ns
             Clock High Time                 tKHKH                     *         *     15                   15                                     6                   ns
             Clock Low Time                                                                                                                        6                   ns
             Clock to Output Valid           tKHKL                     *         *     5                    5                                                          ns
             Clock to Output Invalid                                                                                                                         15        ns
             Clock to Output Low-Z           tKLKH                     *         *     5                    5                                      3                   ns
             Output Enable to Output Valid                                                                                                         4                   ns
             Output Enable to Output Low-Z   tKHQV                     *         *                      10                     12                                      ns
             Output Enable to Output High-Z                                                                                                                   6        ns
             Address Setup                   tKHQX1                    *         *     3                    3                                      0                   ns
             Bank Enable Setup                                                                                                                                         ns
             Address Hold                    tKHQX                     *         *     4                    4                                                 5        ns
             Bank Enable Hold                                                                                                                     2.5                  ns
                                             tGLQV                     *         *                      5                      5                  2.5
           *TBD                                                                                                                                   1.0
                                             tGLQX                     *         *     0                    0                                     1.0

                                             tGHQZ                     *         *                      5                      5

                                             tAVKH                     *         *     2.5                  2.5

                                             tEVKH                     *         *     2.5                  2.5

                                             tKHAX                     *         *     1.0                  1.0

                                             tKHEX                     *         *     1.0                  1.0

           SYNCHRONOUS ONLY READ CYCLE

                                                         tKHKH

                                             tKHKL              tKLKH

                  CK
                                                                                                                                           tAVKH

                  Ex#

           ADDR                              Addr 1                                         Addr 1               Addr 2
              G#                                tKHQV                                                              tKHAX

            GW#                              tKHQX                                            tGLQV
              DQ                                                                            tGLQX

                                                                Q(Addr 1)                                   Q(Addr 1)                             Q(Addr 2)

                                                                          tKHQZ                                                                               tKHQX1

                                             Read Cycle                                                     Back to Back Read

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July 1999                                                                           7       White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
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                  White Electronic Designs                                                                                EDI2CG472128V

                                                                                                                                                ADVANCED

SYNC-BURST READ CYCLE

                                                        tKHKH
                                                   tKHKL tKLKH

              CK                       tSPVKH
           ADSP#                          tKHSPX

                                                                             tSCVKH
                                                                                tKHSCX

           ADSC#                       tAVKH
                                            tKHAX
           ADDR
           BWx,                        tEVKH
           GW#                           tKHEX

           Ex#

           ADV#                                                                tGHQX                    tAVVKH
            G#                                                  tGHQZ                                      tKHAVX
            DQ
                                                                                                        tKHQV

                    tGLQV                                                             tKHQX
                  tGLQX
                                                                                                        Burst Read Cycle
                    tKHQX
                  Read Cycle

                                                  WRITE CYCLE TIMING PARAMETERS

                                                                   8.5ns                  10ns              12ns             15ns

            Description                            Sym          Min Max               Min Max           Min Max           Min Max  Units
            Clock Cycle Time                      tKHKH                                15               15                20        ns
            Clock High Time                       tKHKL         *         *            5                 5                 6        ns
            Clock Low Time                        tKLKH                                5                 5                 6        ns
            Address Setup                         tAVKH         *         *           2.5               2.5               2.5       ns
            Address Hold                          tKHAX                               1.0               1.0               1.0       ns
            Bank Enable Setup                     tEVKH         *         *           2.5               2.5               2.5       ns
            Bank Enable Hold                      tKHEX                               1.0               1.0               1.0       ns
            Global Write Enable Setup             tWVKH         *         *           2.5               2.5               2.5       ns
            Global Write Enable Hold              tKHWX                               1.0               1.0               1.0       ns
            Data Setup                            tDVKH         *         *           2.5               2.5               2.5       ns
            Data Hold                             tKHDX                               1.0               1.0               1.0       ns
                                                                *         *
           *TBD
                                                                *         *

                                                                *         *

                                                                *         *

                                                                *         *

                                                                *         *

White Electronic Designs Corp. reserves the right to change products or specifications without notice.

July 1999                                                                    8               White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
Rev 1
           White Electronic Designs                                                                                                        EDI2CG472128V

                                                                                                                                                                 ADVANCED

SYNC (NON-BURST) WRITE CYCLE

                   tKHKH                                                                            tAVKH
                                                                                                  tKHAX
                   tKHKL                                                         tKLKH

           CK

              Ex#  Addr 1                                                                         Addr 1          Addr 2
           ADDR                                                                                        tGWLKH                tKHGWH
                         tDVKH
            GW#         Write Cycle                                                                                                 tKHGH
             OE#
                                                                                                  tKHDX
               DQ                                                                                   tGHKH
                                                                                                            Back to Back Writes

SYNCBURST WRITE CYCLE

                                                                          tKHKH
                                                                    tKHKL tKLKH

                                 CK

                               ADSP#

           ADSC#         tAVKH                                                                          tAVVKH
           ADDR              tKHAX                                                                        tKHAVX
            BWx#
            GW#          tEVKH
                            tKHEX
            Ex#
                         tDVKH
            ADV#            tKHQX
             G#
             DQ    Early Write Cycle

                                                                                           tKHQX        Burst - Late Write - Cycle

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July 1999                                                                               9         White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
Rev 1
           White Electronic Designs                                                                                   EDI2CG472128V

                                                                                                                                            ADVANCED

SYNC (NON-BURST) READ/WRITE CYCLE

                                   tKHKH

                   tKHKL                                           tKLKH

            CK
                                                            tAVKH

           Ex#

           ADDR    Addr 1                                                                                            Addr 2
               G#     tKHQV
                                                                                                        tKHDX

           GW#     tKHQX
             DQ
                                                                       Q (Addr 1)                              D (Addr 2)

                                                                                                               tDVKH         tKHDX

                                   Read Cycle                                                           Write Cycle

                                                                   Back to Back Cycles
                                                                      G# Controlled

White Electronic Designs Corp. reserves the right to change products or specifications without notice.

July 1999                                                          10     White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
Rev 1
           White Electronic Designs                                                                         EDI2CG472128V

                                                                                                                                  ADVANCED

PACKAGE DESCRIPTION                                               5.255                                                         .195
                                                                  MAX                                                           MAX.
Package No. 410
168 Lead
Dual Key DIMM

     .157
     (2x)

                       U1          U5                                      U2                           U6          1.00

                                                                                                                    MAX.        .160
                                                                                                            .700                MIN.

                                   .078 (2X)                                                  .050 TYP                          .050.004
                                                       .250 (2X)                     2.150
                 .450                                                    .125
                                                1.450                        U4                 U8
           P85                                  1.700

                       U3          U7

ORDERING INFORMATION

Part Number                       Organization                   Voltage            Speed (ns)                   Package
EDI2CG472128V85D2*                 4x128Kx72                       3.3                  8.5                168 Gold Lead DIMM
EDI2CG472128V10D2*                 4x128Kx72                       3.3                  10                 168 Gold Lead DIMM
EDI2CG472128V12D2                  4x128Kx72                       3.3                  12                 168 Gold Lead DIMM
EDI2CG472128V15D2                  4x128Kx72                       3.3                  15                 168 Gold Lead DIMM

*Consult Factory for Availability

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July 1999                                                                        11  White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
Rev 1
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