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EDI2CG272128V12D1

器件型号:EDI2CG272128V12D1
厂商名称:White Electronic Designs Corporation
厂商官网:http://www.wedc.com/
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器件描述

2x128Kx72, 3.3V Sync/Sync Burst SRAM SO-DIMM

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EDI2CG272128V12D1器件文档内容

             White Electronic Designs                                                                   EDI2CG272128V

                                                                                                                             ADVANCED*

2x128Kx72, 3.3V Sync/Sync Burst SRAM SO-DIMM

FEATURES                                                       DESCRIPTION

      2x128Kx72 Synchronous, Synchronous Burst                 The EDI2CG272128VxxD1 is a Synchronous/Synchronous
      Flow-Through Architecture                                Burst SRAM, 72 position DIMM (144 contacts) Module,
      Linear and Sequential Burst Support via MODE pin         small outline. The Module contains four (4) Synchronous
      Access Speed(s): TKHQV = 8.5, 9, 12, 15ns                Burst Ram Devices, packaged in the industry standard
      Clock Controlled Registered Bank Enables (E1#, E2#)      JEDEC 14mmx20mm TQFP placed on a Multilayer FR4
      Clock Controlled Registered Address                      Substrate. The module architecture is defined as a Sync/
      Clock Controlled Registered Global Write (GW#)           Sync Burst, Flow-Through, with support for linear burst.
      Aysnchronous Output Enable (G#)                          This module provides High Performance, 2-1-1-1 accesses
      Internally Self-timed Write                              when used in Burst Mode, and used as a Synchronous
      Individual Bank Sleep Mode enables (ZZ1, ZZ2)            Only Mode, provides a high performance cost advantage
      Gold Lead Finish                                         over BiCMOS aysnchronous device architectures.
      3.3V 10% Operation
      Common Data I/O                                          Synchronous Only operations are performed via strapping
      High Capacitance (30pf) drive, at rated Access Speed     ADSC# Low, and ADSP# / ADV# High, which provides
      Single Total Array Clock                                 for Ultra Fast Accesses in Read Mode while providing for
      Multiple Vcc and Gnd                                     internally self-timed Early Writes.

                                                               Synchronous/Synchronous Burst operations are in relation
                                                               to an externally supplied clock, Registered Address,
                                                               Registered Global Write, Registered Enables as well
                                                               as an Asynchronous Output enable. This Module has
                                                               been defined for Quad Words in both Read and Write
                                                               Operations.

                                                               *This product is under development, is not qualified or characterized and is subject to
                                                               change or cancellation without notice.

White Electronic Designs Corp. reserves the right to change products or specifications without notice.

August 2000                                                 1                                           White Electronic Designs Corporation (602) 437-1520 www.wedc.com
Rev. 0
                     White Electronic Designs                                                                     EDI2CG272128V

                                                                                                                                        ADVANCED

PIN CONFIGURATION

                           PIN SYMBOLS                                                                            PIN NAMES

PIN FUNCTION PIN FUNCTION        PIN FUNCTION PIN     FUNCTION                                          DQ0-DQ63 Input/Output Bus
                                                         DQ41
             1   VSS   37  DQ0   73     VSS   109        DQ46                                           DQP0-DQP7 Parity Bits
                                                         DQ42
             2   VSS   38  DQ7   74     VSS   110        DQ45                                           A0-A16    Address Bus
                                                         DQ43
             3   A0    39  DQ1   75     ZZ2   111        DQ44                                           E1#, E2# Synchronous Bank Enables
                                                          VSS
             4   RFU   40  DQ6   76     DQP3  112         VSS
                                                         RFU
             5   A16   41  DQ2   77     VCC   113        DQP6                                           CK        Array Clock
                                                          VCC
             6   A1    42  DQ5   78     VCC   114         VCC                                           GW#       Synchronous Global
                                                         DQ48
             7   A2    43  DQ3   79     DQ24 115         DQ55                                                     Write Enable
                                                         DQ49
             8   A15   44  DQ4   80     DQ31 116         DQ54                                           G#        Asynchronous Output
                                                         DQ50
                                                         DQ53                                                     Enable
                                                         DQ51
             9   A14   45  VSS   81     DQ25 117         DQ52                                           ZZ1, ZZ2  Blank Sleep Mode Enables
                                                          VSS
             10  A3    46  VSS   82     DQ30 118          VSS
                                                         RFU
             11  A4    47  ZZ1   83     DQ26 119         DQP7                                           Vcc       3.3V Power Supply
                                                          VCC
             12  A13   48 DQP1   84     DQ29 120          VCC                                           Vss       Ground
                                                         DQ56
             13  A12   49  VCC   85     DQ27 121         DQ63                                           NC        No Connect
                                                         DQ57
             14  A5    50  VCC   86     DQ28 122         DQ62
                                                         DQ58
             15  A6    51  DQ8   87     VSS   123        DQ61
                                                         DQ59
             16  A11   52 DQ15   88     VSS   124        DQ60
                                                          VSS
             17  A10   53  DQ9   89     RFU   125         VSS

             18  A7    54 DQ14   90     DQP4  126

             19  A8    55 DQ10   91     VCC   127

             20  A9    56 DQ13   92     VCC   128

             21  VCC   57 DQ11   93     DQ32 129

             22  VCC   58 DQ12   94     DQ39 130

             23  G#    59  VSS   95     DQ33 131

             24  RFU   60  VSS   96     DQ38 132

             25  GW#   61  E2    97     DQ34 133

             26  ADV#  62  DQP2  98     DQ37 134

             27 ADSP# 63   VCC   99     DQ35 135

             28 ADSC# 64   VCC   100 DQ36 136

             29 MODE 65 DQ16     101    VSS   137

             30  CK    66 DQ23   102    VSS   138

             31  VSS   67 DQ17   103    RFU   139

             32  VSS   68 DQ22   104    DQP5  140

             33  E1#   69 DQ18   105    VCC   141

             34 DQP0 70 DQ21     106    VCC   142

             35  VCC   71 DQ19   107 DQ40 143

             36  VCC   72 DQ20   108 DQ47 144

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August 2000                                        2  White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
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             White Electronic Designs                                                                          EDI2CG272128V

                                                                                                                                     ADVANCED

FIG. 1                      FUNCTIONAL BLOCK DIAGRAM

                    A0-16      ADSC#                                                                       DQ  DQ0-31
                  ADSC#                                                                                        DQP0-3
                  ADSP#        ADSP#                                                                    U1
                               ADV#                                                                            DQ0-31
                    ADV#       CK                                                                              DQP0-3
                       CK      G#
                        G#                                                                                     DQ32-63
                               GW#                                                                             DQP4-7
                     GW#
                               E#                                                                              DQ32-63
                       E1#     ZZ                                                                              DQP4-7
                       ZZ1
                               ADSC#                                                                       DQ
                       E2#
                               ADSP#                                                                    U2
                       ZZ2     ADV#
                               CK
                               G#

                               GW#

                               E#
                               ZZ

                               ADSC#                                                                      DQ

                               ADSP#                                                                    U3
                               ADV#
                               CK
                               G#

                               GW#

                               E#
                               ZZ

                               ADSC#                                                                      DQ

                               ADSP#                                                                    U4
                               ADV#
                               CK
                               G#

                               GW#

                               E#
                               ZZ

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August 2000                 3  White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
Rev. 0
             White Electronic Designs                                                                   EDI2CG272128V

                                                                                                                              ADVANCED

                                               PIN DESCRIPTIONS

   DIMM Pins           Symbol    Type          Description
3, 6, 10, 11, 14, 15,   A0-16
18, 19, 20, 17, 16,      GW#         Input     Addresses: These inputs are registered and must meet the setup and hold times around the
                                 Synchronous   rising edge of CK. The burst counter generates internal addresses associated with A0 and A1,
13, 12, 9, 8, 3, 5       CK                   during burst and wait cycle.
         25            E1#, E2#      Input
                                 Synchronous   Global Write: This active LOW input allows a full 72-bit WRITE to occur independent of the
         30               G#                   BWE# and BWx# lines and must meet the setup and hold times around the rising edge of CK.
                        ADV#
       33, 61           ADSP#    Input         Clock: This signal registers the addresses, data, chip enables, write control and burst control
         23
         26            ADSC#     Synchronous inputs on its rising edge. All synchronous inputs must meet setup and hold times around the
                        MODE                   clock's rising edge.
         27            ZZ1, ZZ2
                       DQ0-63    Input         Bank Enables: These active LOW inputs are used to enable each individual bank and to
         28
                       DQP0-7    Synchronous gate ADSP#.
         29
       47, 75             Vcc        Input     Output Enable: This active LOW asynchronous input enables the data output drivers.
                          Vss    Synchronous
      Various
                                 Input         Address Status Processor: This active LOW input is used to control the internal burst counter.
  34, 48, 62, 76,
90, 104, 118, 132               Synchronous A HIGH on this pin generates wait cycle (no address advance)

      Various                    Input         Address Status Processor: This active LOW input, along with EL# and EH# being LOW,
      Various
                                 Synchronous causes a new external address to be registered and a READ cycle is initiated using the new
                                               address.

                                 Input         Address Status Controller: This active LOW input causes device to be de-selected or selected

                                 Synchronous along with new external address to be registered. A READ or WRITE cycle is initiated depend-
                                               ing upon write control inputs.

                                 Input Static  Mode: This input selects the burst sequence. A LOW on this pin selects LINEAR BURST.
                                               A NC or HIGH on this pin selects INTERLEAVED BURST.

                                 Input         Snooze: These active HIGH inputs put the individual banks in low power consumption standby

                                 Asynchronous mode. For normal operation,this input has to be either LOW or NC (no connect).

                                 Input/Output  Data Inputs/Outputs: First byte is DQ0-7, second byte is DQ8-15, third byte is DQ16-23, fourth
                                               byte is DQ24-31, fifth byte is DQ32-39, sixth byte is DQ40-47, seventh byte is DQ48-55 and
                                               the eight byte is DQ56-64.

                                 Input/Output  Parity Inputs/Outputs: DQP0 is parity bit for DQ0-7. DQP1 is parity bit for DQ8-15. DQP2 is
                                               parity bit for DQ16-23. DQP3 is parity bit for DQ24-31. DQP4# is parity bit for DQ32-39. DQP5
                                               is parity bit for DQ40-47. DQP6# is parity bit for DQ48-55. DQP7 is parity bit for DQ56-64 and
                                               DQP7. In order to use the device configured as a 128K x 64, the parity bits need to be tied to
                                               Vss through a 10K ohm resistor.

                                 Supply Core power supply: +3.3V -5%/+10%

                                 Ground Ground

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August 2000                                                 4                  White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
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             White Electronic Designs                                                                            EDI2CG272128V

                                                                                                                                       ADVANCED

                                      SYNCHRONOUS BURST - TRUTH TABLE

Operation                             E1# E2# ADSP# ADSC# ADV# GW# G#                                            CK DQ Addr. Used
Deselected Cycle, Power Down; Bank 1
Deselected Cycle, Power Down; Bank 2  H  X  X     L                                                     X  X  X  L-H High-Z None
Read Cycle, Begin Burst; Bank 1
Read Cycle, Begin Burst; Bank 1       X  H  X     L                                                     X  X  X  L-H High-Z None
Read Cycle, Begin Burst; Bank 2
Read Cycle, Begin Burst; Bank 2       L  H  L     X                                                     X  X  L  L-H  Q      External
Write Cycle, Begin Burst; Bank 1
Write Cycle, Begin Burst; Bank 2      L  H  L     X                                                     X  X  H  L-H High-Z External
Read Cycle, Begin Burst; Bank 1
Read Cycle, Begin Burst; Bank 1       H  L  L     X                                                     X  X  L  L-H  Q      External
Read Cycle, Begin Burst; Bank 2
Read Cycle, Begin Burst; Bank 2       H  L  L     X                                                     X  X  H  L-H High-Z External
Read Cycle, Continue Burst; Bank 1
Read Cycle, Continue Burst; Bank 1    L  H  H     L                                                     X  L  X  L-H  D      External
Read Cycle, Continue Burst; Bank 2
Read Cycle, Continue Burst; Bank 2    H  L  H     L                                                     X  L  X  L-H  D      External
Read Cycle, Continue Burst; Bank 1
Read Cycle, Continue Burst; Bank 1    L  H  H     L                                                     X  H  L  L-H  Q      External
Read Cycle, Continue Burst; Bank 2
Read Cycle, Continue Burst; Bank 2    L  H  H     L                                                     X  H  H  L-H High-Z External
Write Cycle, Continue Burst; Bank 1
Write Cycle, Continue Burst; Bank 1   H  L  H     L                                                     X  H  L  L-H  Q      External
Write Cycle, Continue Burst; Bank 2
Write Cycle, Continue Burst; Bank 2   H  L  H     L                                                     X  H  H  L-H High-Z External
Read Cycle, Suspend Burst; Bank 1
Read Cycle, Suspend Burst; Bank 1     X  H  X     H                                                     L  H  L  L-H  Q      Next
Read Cycle, Suspend Burst; Bank 2
Read Cycle, Suspend Burst; Bank 2     X  H  X     H                                                     L  H  H  L-H High-Z  Next
Read Cycle, Suspend Burst; Bank 1
Read Cycle, Suspend Burst; Bank 1     H  X  X     H                                                     L  H  L  L-H  Q      Next
Read Cycle, Suspend Burst; Bank 2
Read Cycle, Suspend Burst; Bank 2     H  X  X     H                                                     L  H  H  L-H High-Z  Next
Write Cycle, Suspend Burst; Bank 1
Write Cycle, Suspend Burst; Bank 1    H  H  X     H                                                     L  H  L  L-H  Q      Next
Write Cycle, Suspend Burst; Bank 2
Write Cycle, Suspend Burst; Bank 2    H  H  X     H                                                     L  H  H  L-H High-Z  Next

                                      H  H  X     H                                                     L  H  L  L-H  Q      Next

                                      H  H  X     H                                                     L  H  H  L-H High-Z  Next

                                      X  H  H     H                                                     L  L  X  L-H  D      Next

                                      H  H  X     H                                                     L  L  X  L-H  D      Next

                                      H  X  H     H                                                     L  L  X  L-H  D      Next

                                      H  H  X     H                                                     L  L  X  L-H  D      Next

                                      X  H  H     H                                                     H  H  L  L-H  Q      Current

                                      X  H  H     H                                                     H  H  H  L-H High-Z Current

                                      H  X  H     H                                                     H  H  L  L-H  Q      Current

                                      H  X  H     H                                                     H  H  H  L-H High-Z Current

                                      H  H  X     H                                                     H  H  L  L-H  Q      Current

                                      H  H  X     H                                                     H  H  H  L-H High-Z Current

                                      H  H  X     H                                                     H  H  L  L-H  Q      Current

                                      H  H  X     H                                                     H  H  H  L-H High-Z Current

                                      X  H  H     H                                                     H  L  X  L-H  D      Current

                                      H  H  X     H                                                     H  L  X  L-H  D      Current

                                      H  X  H     H                                                     H  L  X  L-H  D      Current

                                      H  H  X     H                                                     H  L  X  L-H  D      Current

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August 2000                                    5     White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
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             White Electronic Designs                                                                                             EDI2CG272128V

                                                                                                                                                        ADVANCED

                                       SYNCHRONOUS ONLY - TRUTH TABLE

             Operation                                             E1#       E2#      GW#               G#           ZZ           CK          DQ

             Synchronous Write-Bank 1                              L         H        L                 H            L                        High-Z

             Synchronous Read-Bank 1                               L         H        H                 L            L

             Synchronous Write-Bank 2                              H         L        L                 H            L                        High-Z

             Synchronous Read-Bank 2                               H         L        H                 L            L

             Synchronous Write-Bank 3                              H         H        L                 H            L                        High-Z

             Synchronous Read-Bank 3                               H         H        H                 L            L

             Synchronous Write-Bank 4                              H         H        L                 H            L                        High-Z

             Synchronous Read-Bank 4                               H         H        H                 L            L

             Snooze Mode                                           X         X        X                 X            H            X           High-Z

ABSOLUTE MAXIMUM RATINGS*                                                         RECOMMENDED DC OPERATING CONDITIONS

Voltage on VCC Relative to VSS           -0.5V to +4.6V                           Parameter                     Sym Min                 Typ          Max Units
VIN                                    -0.5V to VCC +0.5V
Storage Temperature                     -55C to +125C                           Supply Voltage                VCC         3.14        3.3          3.6    V
Operating Temperature (Commercial)                                                Supply Voltage
Operating Temperature (Industrial)       0C to +70C                             Input High                    VSS         0.0         0.0          0.0    V
Short Circuit Output Current            -40C to +85C                            Input Low
                                                                                  Input Leakage                 VIH         2.0         3.0 VCC+0.3 V
                                             10 mA                                Output Leakage
                                                                                                                VIL         -0.3        0.0          0.8    V

                                                                                                                ILI         -2          1             2     A

*Stress greater than those listed under "Absolute Maximum Ratings" may                                          ILO         -2          1             2     A
cause permanent damage to the device. This is a stress rating only and
functional operation of the device at these or any other conditions greater
than those indicated in operational sections of this specifications is not
implied. Exposure to absolute maximum rating conditions for extended
periods may affect reliability.

                          DC ELECTRICAL CHARACTERISTICS - READ CYCLE

                                                                                                                Max

             Description                                           Symbol       Typ      8.5                9           12        15          Units

             Power Supply Current                                  Icc1         1.55     2.2               2.1       2.1          2.0            A

             Power Supply Current Device                           Icc          750      1.5               1.5       1.0          1.0            A
             Selected, No Operation

             Snooze Mode                                           Icczz        150      200            200          200          200            mA

             CMOS Standby                                          Icc3         400      600            600          600          600            mA

             Clock Running-Deselect                                IccK         600      1.0               1.0       0.75         0.75           mA

             AC TEST CIRCUIT                                                                            AC TEST CONDITIONS

             I/O          ZZ00==5500                                                  Parameter                                         I/0           Unit
                                                                                      Input Pulse Levels
                                                                                      Input and Output Timing Ref.                   VSS to 3.0          V
                                                                                      Output Test equivalencies
                                          50                                                                                            1.25             V

                                                                                                                                     See figure
                                                                                                                                       at left

                                                       Vt = 1.25V

             FIG. 2 AC Output Load Equivalent

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August 2000                                                                       6        White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
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                    White Electronic Designs                                                                                                    EDI2CG272128V

                                                                                                                                                                      ADVANCED

BURST ADDRESS TABLE (MODE=NC/VCC)                                            BURST ADDRESS TABLE (MODE=VSS)

  First             Second         Third             Fourth                    First                       Second                                 Third              Fourth
Address             Address      Address            Address                  Address                       Address                              Address             Address
(external)          (internal)   (internal)         (internal)               (external)                    (internal)                           (internal)          (internal)
A-A00               A-A01                                                    A-A00                         A-A01
                                  A-A10              A-A11                                                                                       A-A10               A-A11

A-A01               A-A00        A-A11              A-A10                    A-A01                         A-A10                                A-A11               A-A00
A-A10               A-A11        A-A00              A-A01                    A-A10                         A-A11                                A-A00               A-A01
A-A11               A-A10        A-A01              A-A00                    A-A11                         A-A00                                A-A01               A-A10

                                        READ CYCLE TIMING PARAMETERS

                                                           8.5ns             9ns                           12ns                                     15ns

Description                     Sym                Min Max Min Max                                        Min Max                              Min Max             Units
Clock Cycle Time                tKHKH                                                                     12                                   15                   ns
Clock High Time                 tKHKL              *             *     10                                  5                                    5                   ns
Clock Low Time                  tKLKH                                                                      5                                    5                   ns
Clock to Output Valid           tKHQV              *             *     4                                                                                            ns
Clock to Output Invalid         tKHQX1                                                                               10                                   12        ns
Clock to Output Low-Z           tKHQX              *             *     4                                   3                                    3                   ns
Output Enable to Output Valid   tGLQV                                                                      2                                    2                   ns
Output Enable to Output Low-Z   tGLQX              *             *                                     9                                                            ns
Output Enable to Output High-Z  tGHQZ                                                                                 4                                    5        ns
Address Setup                   tAVKH              *             *     3                                   0                                    0                   ns
Bank Enable Setup               tEVKH                                                                                                                               ns
Address Hold                    tKHAX              *             *     2                                              4                                    5        ns
Bank Enable Hold                tKHEX                                                                     2.5                                  2.5                  ns
*TBD                                                *             *                                     4  2.5                                  2.5
                                                                                                           1.0                                  1.0
                                                    *             *     0                                  1.0                                  1.0

                                                    *             *                                     4

                                                    *             *     2.5

                                                    *             *     2.5

                                                    *             *     1.0

                                                    *             *     1.0

FIG. 3       SYNCHRONOUS ONLY READ CYCLE

                                             tKHKH

                                 tKHKL              tKLKH

              CK
                                                                                                                                         tAVKH

             EX#

             ADDR                Addr 1                                      Addr 1                        Addr 2
                G#                  tKHQV                                                                    tKHAX

              GW#                tKHQX                                         tGLQV
                DQ                                                           tGLQX

                                                    Q(Addr 1)                                              Q(Addr 1)                            Q(Addr 2)

                                                           tKHQZ                                                                                            tKHQX1

                                        Read Cycle                                                         Back to Back Read

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August 2000                                                          7       White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
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             White Electronic Designs                                                                                     EDI2CG272128V

                                                                                                                                                ADVANCED

FIG. 4 SYNCHRONOUS-BURST READ CYCLE

                                                  tKHKH
                                            tKHKL tKLKH

CK          tSPVKH      tSCVKH
ADSP#           tKHSPX      tKHSCX
ADSC#
ADDR         tAVKH
                  tKHAX

BWx#,          tEVKH                    tGHQX                                                           tAVVKH
GW#               tKHEX  tGHQZ                                                                             tKHAVX
Ex#
               tGLQV                                                                                    tKHQV
ADV#         tGLQX
G#
DQ            tKHQX
             Read Cycle
                                                            tKHQX

                                                                                                        Burst Read Cycle

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August 2000                                              8         White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
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                 White Electronic Designs                                                                         EDI2CG272128V

                                                                                                                                        ADVANCED

                                                   WRITE CYCLE TIMING PARAMETERS

                 Description                       Sym               8.5ns          9ns                     12ns     15ns  Units
                 Clock Cycle Time                  tKHKH         Min Max                                                    ns
                 Clock High Time                   tKHKL                       Min Max                  Min Max   Min Max   ns
                 Clock Low Time                    tKLKH                        9                       12        15        ns
                 Address Setup                     tAVKH                        4                        5         5        ns
                 Address Hold                      tKHAX                        4                        5         5        ns
                 Bank Enable Setup                 tEVKH                       2.5                      2.5       2.5       ns
                 Bank Enable Hold                  tKHEX                       1.0                      1.0       1.0       ns
                 Global Write Enable Setup         tWVKH                       2.5                      2.5       2.5       ns
                 Global Write Enable Hold          tKHWX                       1.0                      1.0       1.0       ns
                 Data Setup                        tDVKH                       2.5                      2.5       2.5       ns
                 Data Hold                         tKHDX                       1.0                      1.0       1.0       ns
                                                                               2.5                      2.5       2.5
                                                                               1.0                      1.0       1.0

FIG. 5 SYNCHRONOUS (NON-BURST) WRITE CYCLE

                                                   tKHKH                         tAVKH
                                                                               tKHAX
                                            tKHKL         tKLKH

             CK

  Ex#                                       Addr 1                             Addr 1                   Addr 2
ADDR                                                                                tGWLKH                        tKHGWH
GW#                                              tDVKH
                                                 Write Cycle                                                    tKHGH
   GG##
   DQ                                                                          tKHDX
                                                                                 tGHKH
                                                                                         Back to Back Writes

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August 2000                                                                 9  White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
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             White Electronic Designs                                                                                              EDI2CG272128V

                                                                                                                                                         ADVANCED

FIG. 6 SYNCHRONOUS-BURST WRITE CYCLE

                                                    tKHKH
                                              tKHKL tKLKH

      CK

   ADSP#

ADSC#             tAVKH                                                                                 tAVVKH
ADDR                  tKHAX                                                                               tKHAVX
BWx#,
GW#               tEVKH
                     tKHEX
Ex#
                  tDVKH
ADV#                 tKHQX
G#
DQ          Early Write Cycle

                                                           tKHQX                                        Burst - Late Write- Cycle

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August 2000                     10                                White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
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             White Electronic Designs                                                                                EDI2CG272128V

                                                                                                                                           ADVANCED

FIG. 7 SYNCHRONOUS (NON-BURST) READ/WRITE CYCLE

                            tKHKH

                     tKHKL                                            tKLKH

              CK
                                                               tAVKH

             Ex#

             ADDR    Addr 1                                                  Addr 2
                 G#      tKHQV                                                    tKHDX
                GW#
                 DQ  tKHQX

                                                                          Q (Addr 1)                    D (Addr 2)

                                                                                                        tDVKH        tKHDX

                     Read Cycle                                                                         Write Cycle

                                                                      Back to Back Cycles
                                                                      G# Controlled

White Electronic Designs Corp. reserves the right to change products or specifications without notice.

August 2000                                                           11     White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
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                 White Electronic Designs                                                                                 EDI2CG272128V

                                                                                                                                                ADVANCED

PACKAGE DESCRIPTION: 144 Lead SMALL OUTLINE DIMM                                                                                     0.175
Package No. 409                                                                                                                      MAX.

                                                2.667 MAX.

             R3                                  R1                                                     R9
                                                      R11

0.157                                                              U3                                   R18        1.000
                              U1
                                                 0.181 TYP                                                         MAX.
            P1                                                  1.291
                                                                1.490                                   R17 0.788
                        0.913
                        1.112R5                                                                       R15

                                                      R13
                                                 R7

                                                 ALL DIMENSIONS ARE IN INCHES

ORDERING INFORMATION

Part Number                        Organization            Voltage      Speed (ns)                                   Package
EDI2CG272128V85D1*                  2x128Kx72                3.3            8.5                              144 Small Outline DIMM
EDI2CG272128V9D1*                   2x128Kx72                3.3             9                               144 Small Outline DIMM
EDI2CG272128V12D1                   2x128Kx72                3.3            12                               144 Small Outline DIMM
EDI2CG272128V15D1                   2x128Kx72                3.3            15                               144 Small Outline DIMM

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August 2000                                                         12  White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
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