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EDI2AG272129V85D1

器件型号:EDI2AG272129V85D1
厂商名称:White Electronic Designs Corporation
厂商官网:http://www.wedc.com/
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2 Megabyte Sync/Sync Burst, Small Outline DIMM

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EDI2AG272129V85D1器件文档内容

           White Electronic Designs                                                                     EDI2AG272129V

                                                                                                                         ADVANCED*

2 Megabyte Sync/Sync Burst, Small Outline DIMM

FEATURES                                                      DESCRIPTION

     2x128Kx72 Synchronous, Synchronous Burst                 The EDI2AG272129VxxD1 is a Synchronous/
     Flow-Through Architecture                                Synchronous Burst SRAM, 72 position SO DIMM (144
     Sequential Burst MODE                                    contacts) Module, organized as 2x128Kx72. The Module
     Clock Controlled Registered Bank Enables (E1#, E2#)      contains four (4) Synchronous Burst Ram Devices,
     Clock Controlled Byte Write Mode Enable (BWE#)           packaged in the industry standard JEDEC 14mmx20mm
     Clock Controlled Byte Write Enables                      TQFP placed on a Multilayer FR4 Substrate. The
     (BW1# - BW8#)                                            module architecture is defined as a Sync/Sycn Burst,
     Clock Controlled Registered Address                      Flow-Through, with support for sequential burst. This
     Clock Controlled Registered Global Write (GW#)           module provides High Performance, 2-1-1-1 accesses
     Aysnchronous Output Enable (G#)                          when used in Burst Mode, and used as a Synchronous
     Internally self-timed Write                              Only Mode, provides a high performance cost advantage
     Gold Lead Finish                                         over BiCMOS aysnchronous device architectures.
     3.3V 10% Operation
     Access Speed(s): TKHQV=8.5, 9, 10, 12ns                  Synchronous Only operations are performed via
     Common Data I/O                                          strapping ADSC# Low, and ADSP# / ADV# High, which
     High Capacitance (30pf) drive, at rated Access Speed     provides for Ultra Fast Accesses in Read Mode while
     Single total array Clock                                 providing for internally self-timed Early Writes.
     Multiple Vcc and Gnd
                                                              Synchronous/Synchronous Burst operations are in
                                                              relation to an externally supplied clock, Registered
                                                              Address, Registered Global Write, Registered Enables
                                                              as well as an Asynchronous Output enable. This Module
                                                              has been defined with full flexibility, which allows
                                                              individual control of each of the eight bytes, as well as
                                                              Quad Words in both Read and Write Operations.

                                                              *This product is under development, is not qualified or characterized and is subject to
                                                              change or cancellation without notice.

White Electronic Designs Corp. reserves the right to change products or specifications without notice.

July 1999                                                  1  White Electronic Designs Corporation (602) 437-1520 www.wedc.com
Rev 1
                    White Electronic Designs                                                                    EDI2AG272129V

                                                                                                                                  ADVANCED

PIN CONFIGURATION

                         PIN SYMBOLS                                                                            PIN NAMES

           PIN FUNCTION PIN FUNCTION  PIN FUNCTION PIN     FUNCTION                                     DQ0-DQ63 Input/Output Bus
                                                              DQ41
           1   VSS   37  DQ0          73   VSS   109          DQ46                                      DQP0-DQP7 Parity Bits
                                                              DQ42
           2   VSS   38  DQ7          74   VSS   110          DQ45                                      A0-A16  Address Bus
                                                              DQ43
           3   A0    39  DQ1          75   BW4#  111          DQ44
                                                               VSS
           4   RFU   40  DQ6          76   DQP3  112           VSS                                      E1#, E2# Synchronous Bank Enables
                                                              BW7#
           5   A16   41  DQ2          77   VCC   113          DQP6                                      BWE#    Byte Write Mode Enable
                                                               VCC
           6   A1    42  DQ5          78   VCC   114           VCC                                      BW1#-BW8# Byte Write Enables
                                                              DQ48
           7   A2    43  DQ3          79   DQ24 115           DQ55                                      CK      Array Clock
                                                              DQ49
           8   A15   44  DQ4          80   DQ31 116           DQ54                                      GW#     Synchronous Global write
                                                              DQ50
           9   A14   45  VSS          81   DQ25 117           DQ53                                              Enable
                                                              DQ51
           10  A3    46  VSS          82   DQ30 118           DQ52                                      G#      Asynchronous Output
                                                               VSS
           11  A4    47 BW2#          83   DQ26 119            VSS                                              Enable
                                                              BW8#
           12  A13   48 DQP1          84   DQ29 120           DQP7                                      Vcc     3.3V Power Supply
                                                               VCC
           13  A12   49  VCC          85   DQ27 121            VCC                                      Vss     Gnd
                                                              DQ56
           14  A5    50  VCC          86   DQ28 122           DQ63
                                                              DQ57
           15  A6    51  DQ8          87   VSS   123          DQ62
                                                              DQ58
           16  A11   52 DQ15          88   VSS   124          DQ61
                                                              DQ59
           17  A10   53  DQ9          89   BW5#  125          DQ60
                                                               VSS
           18  A7    54 DQ14          90   DQP4  126           VSS

           19  A8    55 DQ10          91   VCC   127

           20  A9    56 DQ13          92   VCC   128

           21  VCC   57 DQ11          93   DQ32 129

           22  VCC   58 DQ12          94   DQ39 130

           23  G#    59  VSS          95   DQ33 131

           24  RFU   60  VSS          96   DQ38 132

           25  GW#   61 BW3#          97   DQ34 133

           26  ADV#  62  DQP2         98   DQ37 134

           27 ADSP# 63   VCC          99   DQ35 135

           28 ADSC# 64   VCC          100 DQ36 136

           29  E1#   65 DQ16          101  VSS   137

           30  CK    66 DQ23          102  VSS   138

           31  E2#   67 DQ17          103  BW6#  139

           32 BWE# 68 DQ22            104  DQP5  140

           33  BW1#  69  DQ18         105  VCC   141

           34 DQP0 70 DQ21            106  VCC   142

           35  VCC   71 DQ19          107 DQ40 143

           36  VCC   72 DQ20          108 DQ47 144

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July 1999                                               2  White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
Rev 1
           White Electronic Designs                                                                              EDI2AG272129V

                                                                                                                                   ADVANCED

                      FUNCTIONAL BLOCK DIAGRAM

               A0-16     ADSC#                                                                               DQ  DQ0-31
            ADSC#                                                                                                DQP0-3
            ADSP#        ADSP#                                                                          U1
                         ADV#                                                                                    DQ0-31
              ADV#       BWE#                                                                                    DQP0-3
              BWE#       CK
                         G#                                                                                      DQ32-63
                  CK     GW#                                                                                     DQP4-7
                  G#     E#
               GW#       BW#                                                                                     DQ32-63
                                                                                                                 DQP4-7
                 E1#     ADSC#                                                                               DQ
            BW1-4#       ADSP#
                         ADV#                                                                           U2
                 E2#     BWE#
                         CK
           BW5-8#        G#
                         GW#

                         E#
                         BW#

                         ADSC#                                                                              DQ
                         ADSP#
                         ADV#                                                                           U3
                         BWE#
                         CK
                         G#
                         GW#
                         E#
                         BW#

                         ADSC#                                                                              DQ
                         ADSP#
                         ADV#                                                                           U4
                         BWE#
                         CK
                         G#
                         GW#

                         E#
                         BW#

White Electronic Designs Corp. reserves the right to change products or specifications without notice.

July 1999             3  White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
Rev 1
                    White Electronic Designs                                                            EDI2AG272129V

                                                                                                                          ADVANCED

                                                    PIN DESCRIPTIONS

DIMM Pins                   Symbol        Type      Description
                             A0-A16       Input
3, 6, 7, 10, 11, 14                  Synchronous   Addresses: These inputs are registered and must meet the setup and hold times
15, 18, 19, 20, 17      BW1#, BW2#,                around the rising edge of CK. The burst counter generates internal addresses
16, 13, 12, 9, 8, 5     BW3#, BW4#,      Input     associated with A0 and A1, during burst and wait cycle.
                         BW5#, BW6#,  Synchronous
  33, 47, 61, 75,        BW7#, BW8#                 Byte Write: A byte write is LOW for a WRITE cycle and HIGH for a READ cycle.
89, 103, 117, 131                        Input     BW0# controls DQ0-7 and DQP0, BW1# controls DQ8-15 and DQP1. BW2#
                                      Synchronous   controls DQ16-23 and DQP2. BW3# controls DQ24-31 and DQP3.
           32            BWE#                       BW4# controls DQ32-39 and DQP4. BW5# controls DQ40-47 and DQP5.
                                          Input     BW6#controls DQ48-55 and DQP6. BW7# controls DQ56-64 and DQP7.
           25            GW#          Synchronous
                                                    Write Enable: This active LOW input gates byte write operations and must meet the
           30            CK               Input     setup and hold times around the rising edge of CK.
                                      Synchronous
           29, 31        E1#, E2#                   Global Write: This active LOW input allows a full 72-bit WRITE to occur
             23             G#            Input     independent of the BWE# and BWx# lines and must meet the setup and hold times
             26                       Synchronous   around the rising edge of CK.
             27           ADV#
                          ADSP#           Input     Clock: This signal registers the addresses, data, chip enables, write control and
                                                    burst control inputs on its rising edge. All synchronous inputs must meet setup and
           28            ADSC#            Input     hold times around the clock's rising edge.
                                      Synchronous
           Various       DQ0-63                     Bank Enables: These active LOW inputs are used to enable each individual bank
                                          Input     and to gate ADSP#.
           38, 48, 62,   DQP0-7       Synchronous
           76, 90, 104,                             Output Enable: This active LOW asynchronous input enables the data output
                                          Input     drivers.
            118, 132                  Synchronous
                                                    Address Status Processor: This active LOW input is used to control the internal
           Various       Vcc          Input/Output  burst counter. A HIGH on this pin generates wait cycle (no address advance)

           Various       Vss          Input/Output  Address Status Processor: This active LOW input, along with EL# and EH# being
                                                    LOW, causes a new external address to be registered and a READ cycle is initiated
                                         Supply     using the new address.
                                         Ground
                                                    Address Status Controller: This active LOW input causes device to be de-selected
                                                    or selected along with new external address to be registered.
                                                    A READ or WRITE cycle is initiated depending upon write control inputs.

                                                    Data Inputs/Outputs: First byte is DQ0-7, second byte is DQ8-15, third byte is
                                                    DQ16-23, fourth byte is DQ24-31, fifth byte is DQ32-39, sixth byte is
                                                    DQ40-47, seventh byte is DQ48-55 and the eight byte is DQ56-64.

                                                    Parity Inputs/Outputs: DQP0 is parity bit for DQ0-7. DQP1 is parity bit for DQ8-15.
                                                    DQP2 is parity bit for DQ16-23. DQP3 is parity bit for DQ24-31. DQP4# is parity
                                                    bit for DQ32-39. DQP5 is parity bit for DQ40-47. DQP6# is parity bit for DQ48-55.
                                                    DQP7 is parity bit for DQ56-64 and DQP7. In order to use the device configured as
                                                    a 128K x 64, the parity bits need to be tied to Vss through a 10K ohm resistor.

                                                    Core power supply: +3.3V -5%/ + 10%

                                                    Ground

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July 1999                                           4  White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
Rev 1
           White Electronic Designs                                                                           EDI2AG272129V

                                                                                                                                ADVANCED

                                      SYNCHRONOUS BURST - TRUTH TABLE

Operation                             E1# E2# ADSP# ADSC# ADV# GW# G#                                         CK DQ Addr. Used
Deselected Cycle, Power Down; Bank 1
Deselected Cycle, Power Down; Bank 2  H  X  X     L  X                                                  X  X  L-H High-Z None
Read Cycle, Begin Burst; Bank 1
Read Cycle, Begin Burst; Bank 1       X  H  X     L  X                                                  X  X  L-H High-Z None
Read Cycle, Begin Burst; Bank 2
Read Cycle, Begin Burst; Bank 2       L  H  L     X  X                                                  X  L  L-H  Q      External
Write Cycle, Begin Burst; Bank 1
Write Cycle, Begin Burst; Bank 2      L  H  L     X  X                                                  X  H  L-H High-Z External
Read Cycle, Begin Burst; Bank 1
Read Cycle, Begin Burst; Bank 1       H  L  L     X  X                                                  X  L  L-H  Q      External
Read Cycle, Begin Burst; Bank 2
Read Cycle, Begin Burst; Bank 2       H  L  L     X  X                                                  X  H  L-H High-Z External
Read Cycle, Continue Burst; Bank 1
Read Cycle, Continue Burst; Bank 1    L  H  H     L  X                                                  L  X  L-H  D      External
Read Cycle, Continue Burst; Bank 2
Read Cycle, Continue Burst; Bank 2    H  L  H     L  X                                                  L  X  L-H  D      External
Read Cycle, Continue Burst; Bank 1
Read Cycle, Continue Burst; Bank 1    L  H  H     L  X                                                  H  L  L-H  Q      External
Read Cycle, Continue Burst; Bank 2
Read Cycle, Continue Burst; Bank 2    L  H  H     L  X                                                  H  H  L-H High-Z External
Write Cycle, Continue Burst; Bank 1
Write Cycle, Continue Burst; Bank 1   H  L  H     L  X                                                  H  L  L-H  Q      External
Write Cycle, Continue Burst; Bank 2
Write Cycle, Continue Burst; Bank 2   H  L  H     L  X                                                  H  H  L-H High-Z External
Read Cycle, Suspend Burst; Bank 1
Read Cycle, Suspend Burst; Bank 1     X  H  X     H  L                                                  H  L  L-H  Q      Next
Read Cycle, Suspend Burst; Bank 2
Read Cycle, Suspend Burst; Bank 2     X  H  X     H  L                                                  H  H  L-H High-Z  Next
Read Cycle, Suspend Burst; Bank 1
Read Cycle, Suspend Burst; Bank 1     H  X  X     H  L                                                  H  L  L-H  Q      Next
Read Cycle, Suspend Burst; Bank 2
Read Cycle, Suspend Burst; Bank 2     H  X  X     H  L                                                  H  H  L-H High-Z  Next
Write Cycle, Suspend Burst; Bank 1
Write Cycle, Suspend Burst; Bank 1    H  H  X     H  L                                                  H  L  L-H  Q      Next
Write Cycle, Suspend Burst; Bank 2
Write Cycle, Suspend Burst; Bank 2    H  H  X     H  L                                                  H  H  L-H High-Z  Next

                                      H  H  X     H  L                                                  H  L  L-H  Q      Next

                                      H  H  X     H  L                                                  H  H  L-H High-Z  Next

                                      X  H  H     H  L                                                  L  X  L-H  D      Next

                                      H  H  X     H  L                                                  L  X  L-H  D      Next

                                      H  X  H     H  L                                                  L  X  L-H  D      Next

                                      H  H  X     H  L                                                  L  X  L-H  D      Next

                                      X  H  H     H  H                                                  H  L  L-H  Q      Current

                                      X  H  H     H  H                                                  H  H  L-H High-Z Current

                                      H  X  H     H  H                                                  H  L  L-H  Q      Current

                                      H  X  H     H  H                                                  H  H  L-H High-Z Current

                                      H  H  X     H  H                                                  H  L  L-H  Q      Current

                                      H  H  X     H  H                                                  H  H  L-H High-Z Current

                                      H  H  X     H  H                                                  H  L  L-H  Q      Current

                                      H  H  X     H  H                                                  H  H  L-H High-Z Current

                                      X  H  H     H  H                                                  L  X  L-H  D      Current

                                      H  H  X     H  H                                                  L  X  L-H  D      Current

                                      H  X  H     H  H                                                  L  X  L-H  D      Current

                                      H  H  X     H  H                                                  L  X  L-H  D      Current

White Electronic Designs Corp. reserves the right to change products or specifications without notice.

July 1999                                      5     White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
Rev 1
           White Electronic Designs                                                                                             EDI2AG272129V

                                                                                                                                                  ADVANCED

                                         SYNCHRONOUS ONLY - TRUTH TABLE

           Operation                     E1#                                 E2#       GW#              G#            ZZ        CK       DQ
           Synchronous Write-Bank 1
           Synchronous Read-Bank 1       L                                   H         L                H             L                High-Z
           Synchronous Write-Bank 2
           Synchronous Read-Bank 2       L                                   H         H                L             L

                                         H                                   L         L                H             L                High-Z

                                         H                                   L         H                L             L

           ABSOLUTE MAXIMUM RATINGS*                                                RECOMMENDED DC OPERATING CONDITIONS

Voltage on VCC Relative to VSS             -0.5V to +4.6V                           Parameter                  Sym Min              Typ        Max Units
VIN                                      -0.5V to VCC +0.5V
Storage Temperature                       -55C to +125C                           Supply Voltage               VCC      3.14      3.3        3.6  V
Operating Temperature (Commercial)                                                  Supply Voltage
                                           0C to +70C                             Input High                   VSS      0.0       0.0        0.0  V
                                                                                    Input Low
                                                                                    Input Leakage                VIH      1.1       3.0 VCC+0.3 V
                                                                                    Output Leakage
Operating Temperature (Industrial)       -40C to +85C                                                          VIL      -0.3      0.0        0.3  V
Short Circuit Output Current                  10 mA
                                                                                                                 ILI      -2        1           2   A

*Stress greater than those listed under "Absolute Maximum Ratings" may                                           ILO      -2        1           2   A
cause permanent damage to the device. This is a stress rating only and
functional operation of the device at these or any other conditions greater
than those indicated in operational sections of this specifications is not
implied. Exposure to absolute maximum rating conditions for extended
periods may affect reliability.

           DC ELECTRICAL CHARACTERISTICS - READ CYCLE

           Description                   SYM Typ                                                            Max                     Units

           Power Supply Current                                                        8.5              9        10       12
           Power Supply Current Device
           Selected, No Operation        Icc1                                1.6       2.2  2.1                  2.1      2.0          A
           CMOS Standby
           Clock Running-Deselect        Icc                                 750       1.5  1.5                  1.0      1.0          A

                                         Icc3                                250       300  300                  300      300       mA

                                         IccK                                600       1000 1000                 750      750       mA

           AC TEST CONDITIONS                                                                                         AC TEST LOAD

           Input Pulse Levels                  VSS to 3.0V                                                 DQ             Z0 = 50

           Input and Output Timing Ref.                                      1.25V

           Output Test equivalencies                                                                                      Z0 = 50          50

                                                                                       Fig. 1                                       Vt = 1.25V
                                                                                       Output Load Equivalent

White Electronic Designs Corp. reserves the right to change products or specifications without notice.

July 1999                                                                           6       White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
Rev 1
                       White Electronic Designs                                                                                                         EDI2AG272129V

                                                                                                                                                                          ADVANCED

BURST ADDRESS TABLE (MODE=NC/VCC)                                                   BURST ADDRESS TABLE (MODE=GND)

             First            Second          Third             Fourth                First             Second                                            Third             Fourth
           Address            Address       Address            Address              Address             Address                                         Address            Address
           (external)         (internal)    (internal)         (internal)           (external)          (internal)                                      (internal)         (internal)
            A-A00              A-A01                                                 A-A00               A-A01
            A-A01              A-A00         A-A10              A-A11                A-A01               A-A10                                           A-A10              A-A11
            A-A10              A-A11         A-A11              A-A10                A-A10               A-A11                                           A-A11              A-A00
            A-A11              A-A10         A-A00              A-A01                A-A11               A-A00                                           A-A00              A-A01
                                             A-A01              A-A00                                                                                    A-A01              A-A10

                                            READ CYCLE TIMING PARAMETERS

                                                                       8.5ns        9ns                 10ns                                                12ns

            Description                       Sym              Min Max              Min Max             Min Max                                         Min Max            Units
            Clock Cycle Time                tKHKH                                    10                 12                                              15                  ns
            Clock High Time                 tKHKL                   *         *      4                   5                                               5                  ns
            Clock Low Time                  tKLKH                                    4                   5                                               5                  ns
            Clock to Output Valid           tKHQV                   *         *                                                                                             ns
            Clock to Output Invalid         tKHQX1                                              9                  10                                              12       ns
            Clock to Output Low-Z           tKHQX                   *         *      3                   3                                               3                  ns
            Output Enable to Output Valid   tGLQV                                    2                   2                                               2                  ns
            Output Enable to Output Low-Z   tGLQX                   *         *                                                                                             ns
            Output Enable to Output High-Z  tGHQZ                                               4                   4                                               5       ns
            Address Setup                   tAVKH                   *         *      0                   0                                               0                  ns
            Bank Enable Setup               tEVKH                                                                                                                           ns
            Address Hold                    tKHAX                   *         *                 4                   4                                               5       ns
            Bank Enable Hold                tKHEX                                   2.5                 2.5                                             2.5                 ns
                                                                    *         *     2.5                 2.5                                             2.5
           *TBD                                                                     1.0                 1.0                                             1.0
                                                                    *         *     1.0                 1.0                                             1.0

                                                                    *         *

                                                                    *         *

                                                                    *         *

                                                                    *         *

                                                                    *         *

           SYNCHRONOUS ONLY READ CYCLE

                                                        tKHKH

                                            tKHKL              tKLKH

                        CK
                                                                                                                                                 tAVKH

                       EX#

                       ADDR                 Addr 1                                  Addr 1              Addr 2
                          G#                   tKHQV                                                      tKHAX

                        GW#                 tKHQX                                     tGLQV
                          DQ                                                        tGLQX

                                                               Q(Addr 1)                                Q(Addr 1)                                       Q(Addr 2)

                                                                       tKHQZ                                                                                       tKHQX1

                                                        Read Cycle                                 Back to Back Read

White Electronic Designs Corp. reserves the right to change products or specifications without notice.

July 1999                                                                        7  White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
Rev 1
                  White Electronic Designs                                                                                EDI2AG272129V

                                                                                                                                            ADVANCED

SYNC-BURST READ CYCLE

                                      tKHKH

                                      tKHKL  tKLKH

           CK                         tSPVKH
           ADSP#                         tKHSPX

                                                               tSCVKH
                                                                  tKHSCX

           ADSC#                      tAVKH
                                            tKHAX
           ADDR
           BWx#,                      tEVKH
           GW#                           tKHEX

           EX#

           ADV#                                                      tGHQX         tAVVKH
           G#                                       tGHQZ                              tKHAVX
           DQ
                                                                                   tKHQV

                                         tGLQV                              tKHQX
                                      tGLQX
                                                                                                        Burst Read Cycle
                                       tKHQX
                                      Read Cycle

                                             WRITE CYCLE TIMING PARAMETERS

           Description                        Sym       8.5ns                    9ns                        10ns             12ns  Units
           Clock Cycle Time                  tKHKH  Min Max                 Min Max                     Min Max           Min Max   ns
           Clock High Time                   tKHKL                           10                         12                15        ns
           Clock Low Time                    tKLKH                                                                         5        ns
           Address Setup                     tAVKH                           4                           5                 5        ns
           Address Hold                      tKHAX                           4                           5                2.5       ns
           Bank Enable Setup                 tEVKH                          2.5                         2.5               1.0       ns
           Bank Enable Hold                  tKHEX                          1.0                         1.0               2.5       ns
           Global Write Enable Setup         tWVKH                          2.5                         2.5               1.0       ns
           Global Write Enable Hold          tKHWX                          1.0                         1.0               2.5       ns
           Data Setup                        tDVKH                          2.5                         2.5               1.0       ns
           Data Hold                         tKHDX                          1.0                         1.0               2.5       ns
                                                                            2.5                         2.5               1.0
                                                                            1.0                         1.0

White Electronic Designs Corp. reserves the right to change products or specifications without notice.

July 1999                                                      8                   White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
Rev 1
           White Electronic Designs                                                                                                        EDI2AG272129V

                                                                                                                                                             ADVANCED

SYNC (NON-BURST) WRITE CYCLE

                             tKHKH                                                                  tAVKH
                                                                                                  tKHAX
                  tKHKL                                                          tKLKH

           CK

             Ex#  Addr 1                                                                   Addr 1            Addr 2
           ADDR                                                                                 tGWLKH                  tKHGWH
            GW#         tDVKH
                       Write Cycle                                                                                                  tKHGH
              G#
              DQ                                                                                  tKHDX
                                                                                                    tGHKH
                                                                                                            Back to Back Writes

SYNCBURST WRITE CYCLE

                                                                          tKHKH
                                                                    tKHKL tKLKH

                                CK

                               ADSP#

           ADSC#  tAVKH
                      tKHAX
           ADDR
            BWx#  tEVKH
            GW#      tKHEX

            Ex#

                                                                                                  tAVVKH
                                                                                                     tKHAVX

           ADV#         tDVKH
           G#              tKHQX
            DQ
                  Early Write Cycle
                                                                                           tKHQX  Burst - Late Write - Cycle

White Electronic Designs Corp. reserves the right to change products or specifications without notice.

July 1999                                                                               9         White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
Rev 1
           White Electronic Designs                                                                                  EDI2AG272129V

                                                                                                                                       ADVANCED

SYNC (NON-BURST) READ/WRITE CYCLE

                                   tKHKH

                  tKHKL                                             tKLKH

            CK
                                                             tAVKH

           CE#

           ADDR   Addr 1                                                   Addr 2
              G#      tKHQV                                                     tKHDX

            GW#   tKHQX
              DQ
                                                                        Q (Addr 1)                      D (Addr 2)

                                                                                                        tDVKH        tKHDX

                                   Read Cycle                                                           Write Cycle

                                                                    Back to Back Cycles
                                                                    G# Controlled

White Electronic Designs Corp. reserves the right to change products or specifications without notice.

July 1999                                                           10     White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
Rev 1
           White Electronic Designs                                                                                   EDI2AG272129V

                                                                                                                                        ADVANCED

PACKAGE DESCRIPTION                                                                                                         0.175
Package No. 409                                                                                                             MAX.
144 Lead
SO DIMM

                                               2.667 MAX.

           R3                                        R1                     R9
                                                          R11

0.157

                                   U1                                   U3  R18                                1.000

                                                                                                               MAX.

                                                                            R17 0.788

           R5                                                                                             R15

                                                          R13
                                                     R7

           P1                                        0.181 TYP
                                                                    1.291
                         0.913                                      1.490
                         1.112

ORDERING INFORMATION

Part Number                           Organization            Voltage      Speed (ns)                           Package
EDI2AG272129V85D1*                     2x128Kx72                3.3            8.5                            144 SO-DIMM
EDI2AG272129V9D1*                      2x128Kx72                3.3             9                             144 SO-DIMM
EDI2AG272129V10D1                      2x128Kx72                3.3            10                             144 SO-DIMM
EDI2AG272129V12D1                      2x128Kx72                3.3            12                             144 SO-DIMM

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July 1999                                                               11  White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
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