电子工程世界电子工程世界电子工程世界

产品描述

搜索
 

EBD10RD4ABFB-7B

器件型号:EBD10RD4ABFB-7B
文件大小:1937.35KB,共5页
厂商名称:Elpida Memory
厂商官网:http://www.elpida.com/en
下载文档

器件描述

1gb registered ddr sdram dimm

EBD10RD4ABFB-7B器件文档内容

                                         PRELIMINARY DATA SHEET

                1GB Registered DDR SDRAM DIMM

EBD10RD4ABFB (128M words × 72 bits, 1 Rank) Description
Eperformed at the cross points of the CK and the /CK.              Features

The EBD10RD4ABFB is 128M words × 72 bits, 1 rank                   • 184-pin socket type dual in line memory module

Double Data Rate (DDR) SDRAM registered module,                       (DIMM)

  Oreliable data bus design.
mounting 18 pieces of 512M bits DDR SDRAM sealed                     PCB height:     43.18mm

in     TSOP  package.         Read  and  write   operations  are     Lead pitch:   1.27mm

This high-speed data transfer is realized by the 2-bit             • 2.5V power supply

prefetch-pipelined     architecture.     Data    strobe   (DQS)    • Data rate: 266Mbps (max.)

both for read and write are available for high speed and           • 2.5 V (SSTL_2 compatible) I/O
  L Product beside each TSOP on the module board.
                                    By setting extended mode       • Double Data Rate architecture; two data transfers per

  register, the on-chip Delay Locked Loop (DLL) can be                clock cycle

  set  enable   or  disable.      This   module  provides    high  • Bi-directional, data strobe (DQS) is transmitted

  density    mounting  without      utilizing    surface  mount       /received with data, to be used in capturing data at

  technology.       Decoupling      capacitors   are  mounted         the receiver

                                                                   • Data inputs and outputs are synchronized with DQS

                                                                   • 4 internal banks for concurrent operation
                                                                      (Component)

                                                                   • DQS is edge aligned with data for READs; center

                                                                      aligned with data for WRITEs

                                                                   •  Differential clock inputs (CK and /CK)

                                                                   •  DLL aligns DQ and DQS transitions with CK

                                                                      transitions

                                                                   • Commands entered on each positive CK edge; data
                                                                      referenced to both edges of DQS

                                                                   • Auto precharge option for each burst access

                                                                   • Programmable burst length:     2, 4, 8

                                                                   • Programmable /CAS latency (CL):         2.5

                                                                   • Refresh cycles:  (8192 refresh cycles /64ms)

                                                                     7.8µs maximum average periodic refresh interval

                                                                   • 2 variations of refresh

                                                                     Auto refresh

                                                                     Self refresh

                                                                   • 1 piece of PLL clock driver, 2 pieces of register driver

                                                                      and 1 piece of serial EEPROM (2k bits) for Presence

                                                                      Detect (SPD) on PCB.

Document No. E0400E10 (Ver. 1.0)         This product became EOL in March, 2004.

Date Published  August 2003   (K) Japan

URL:   http://www.elpida.com

                                                                                                       Elpida Memory,Inc. 2003
                                                                                                            EBD10RD4ABFB

Ordering Information

                                                     Component

                        Data rate                    JEDEC speed bin*1                             Contact

Part number             Mbps (max.)                  (CL-tRCD-tRP)              Package            pad      Mounted devices

EBD10RD4ABFB-7B         266                          DDR266B (2.5-3-3)          184-pin DIMM       Gold     EDD5104ABTA-7A, -7B

Note:  1.    Module /CAS latency = component CL + 1

EOPin No.Pin Configurations

                                                               Front side

                                             1 pin                                  52 pin 53 pin  92 pin

                                             93 pin                             144 pin 145 pin 184 pin

L 3                                                           Back side

             Pin name   Pin No.                          Pin name          Pin No.       Pin name           Pin No.  Pin name

1           VREF       47                               DQS8              93            VSS                139      VSS

2            DQ0        48                           A0                    94            DQ4                140      DM8/DQS17

             VSS        49                           CB2                   95            DQ5                141      A10

4           DQ1        50                   PDQ33   VSS                   96            VDD                142      CB6

5           DQS0       51                           CB3                   97            DM0/DQS9           143      VDD

6           DQ2        52                           BA1                   98            DQ6                144      CB7

7           VDD        53                               DQ32              99            DQ7                145      VSS
                                                     rVSS
8           DQ3        54                           VDD                   100           VSS                146      DQ36

9           NC         55                                                 101           NC                 147      DQ37
                                                         o DQ35
10          /RESET     56                           DQS4                  102           NC                 148      VDD

11          VSS        57                           DQ34                  103           NC                 149      DM4/DQS13

12          DQ8        58                                                 104           VDD                150      DQ38
                                                         d DQ41
13          DQ9        59                           BA0                   105           DQ12               151      DQ39

14          DQS1       60                                                 106           DQ13               152      VSS

15          VDD        61                               DQ40              107           DM1/DQS10          153      DQ44

16          NC         62                           u DQS5VDD             108           VDD                154      /RAS

17          NC         63                               /WE               109           DQ14               155      DQ45

18          VSS        64                                                 110           DQ15               156      VDD

19          DQ10       65                           /CAS                  111           NC                 157      /CS0
                                                     c VDD
20          DQ11       66                           VSS                   112           VDD                158      NC

21          CKE0       67                                                 113           NC                 159      DM5/DQS14

22          VDD        68                               DQ42              114           DQ20               160      VSS
                                                     t DQ48
23          DQ16       69                           DQ43                  115           A12                161      DQ46

24          DQ17       70                                                 116           VSS                162      DQ47

25          DQS2       71                           NC                    117           DQ21               163      NC

26          VSS        72                                                 118           A11                164      VDD

27          A9         73                           DQ49                  119           DM2/DQS11          165      DQ52

28          DQ18       74                           VSS                   120           VDD                166      DQ53

29          A7         75                               NC                121           DQ22               167      NC

Preliminary Data Sheet  E0400E10 (Ver. 1.0)

                                                                           2
                                                                           EBD10RD4ABFB

Pin No.  Pin name       Pin No.              Pin name  Pin No.  Pin name   Pin No.  Pin name

     30  VDD            76                   NC        122      A8         168      VDD

31       DQ19           77                   VDD       123      DQ23       169      DM6/DQS15

32       A5             78                   DQS6      124      VSS        170      DQ54

33       DQ24           79                   DQ50      125      A6         171      DQ55

34       VSS            80                   DQ51      126      DQ28       172      VDD

E4035    DQ25           81                   VSS       127      DQ29       173      NC

36       DQS3           82                   VDDID     128      VDD        174      DQ60

37       A4             83                   DQ56      129      DM3/DQS12  175      DQ61

38       VDD            84                   DQ57      130      A3         176      VSS
   O43
39       DQ26           85                   VDD       131      DQ30       177      DM7/DQS16

         DQ27           86                   DQS7      132      VSS        178      DQ62

41       A2             87                   DQ58      133      DQ31       179      DQ63

42       VSS            88                   DQ59      134      CB4        180      VDD
     L 46
         A1             89                   VSS       135      CB5        181      SA0

   44    CB0            90                   NC        136      VDD        182      SA1

   45    CB1            91                   SDA       137      CK0        183      SA2

         VDD            92                   SCL       138      /CK0       184      VDDSPD

                                             Product

Preliminary Data Sheet  E0400E10 (Ver. 1.0)

                                                       3
                                                                                            EBD10RD4ABFB

Pin Description

Pin name                                          Function

                                                  Address input

A0 to A12                                         Row address           A0 to A12

                                                  Column address        A0 to A9, A11, A12

BA0, BA1                                          Bank select address

E/CS0DQ0 to DQ63                                  Data input/output

CB0 to CB7                                        Check bit (Data input/output)

/RAS                                              Row address strobe command

/CAS                                              Column address strobe command
     ODQS0 to DQS8
/WE                                               Write enable

                                                  Chip select

CKE0                                              Clock enable

CK0                                               Clock input
     L SDA
/CK0                                              Differential clock input

                                                  Input and output data strobe

     DM0 to DM8/DQS9         to  DQS17            Input and output data strobe

     SCL                                          Clock input for serial PD

                                                  Data input/output for serial PD
                                                  PInput reference voltage
     SA0 to SA2                                   Serial address input

     VDD                                          Power for internal circuit

     VDD                                          Power for DQ circuit

     VDDSPD                                       roduct No connectionPower for serial EEPROM

     VREF

     VSS                                          Ground

     VDDID                                        VDD identification flag

     /RESET                                       Reset pin (forces register inputs  low)

     NC

     Preliminary Data Sheet  E0400E10 (Ver. 1.0)

                                                                 4
                                                                                                              EBD10RD4ABFB

Serial PD Matrix*1

Byte No.  Function described                                  Bit7  Bit6  Bit5  Bit4  Bit3  Bit2  Bit1  Bit0  Hex value  Comments

0         Number of bytes utilized by module                  1     0     0     0     0     0     0     0     80H        128

          manufacturer

1         Total number of bytes in serial PD                  0     0     0     0     1     0     0     0     08H        256 byte

          device

2E7       Memory type                                         0     0     0     0     0     1     1     1     07H        SDRAM DDR

3         Number of row address                               0     0     0     0     1     1     0     1     0DH        13

4         Number of column address                            0     0     0     0     1     1     0     0     0CH        12

5         Number of DIMM ranks                                0     0     0     0     0     0     0     1     01H        1

6 O11     Module data width                                   0     1     0     0     1     0     0     0     48H        72 bits

          Module data width continuation                      0     0     0     0     0     0     0     0     00H        0 (+)

8         Voltage interface level of this assembly            0     0     0     0     0     1     0     0     04H        SSTL 2.5V

9         DDR SDRAM cycle time, CL = X                        0     1     1     1     0     1     0     1     75H        CL = 2.5*3

10  L 13  SDRAM access from clock (tAC)                       0     1     1     1     0     1     0     1     75H        0.75ns*3

          DIMM configuration type                             0     0     0     0     0     0     1     0     02H        ECC

  12      Refresh rate/type                                   1     0     0     0     0     0     1     0     82H        7.8 µs

                                                                                                                         Self refresh

          Primary SDRAM width                                 0     0     0     0     0     1     0     0     04H        ×4

    14    Error checking SDRAM width                          0     0     0     0     0     1     0     0     04H        ×4
          P banks on SDRAM device
          SDRAM device attributes:

    15    Minimum clock delay back-to-back                    0     0     0     0     0     0     0     1     01H        1 CLK

          column access

    16    SDRAM device attributes:                            0     0     0     0     1     1     1     0     0EH        2, 4, 8

          r SDRAM device attributes:Burst length supported

    17    SDRAM device attributes: Number                 of  0     0     0     0     0     1     0     0     04H        4

    18    o SDRAM module attributesSDRAM device attributes:   0     0     0     0     1     1     0     0     0CH        2/2.5

          /CAS latency

    19    SDRAM device attributes:                            0     0     0     0     0     0     0     1     01H        0

          /CS latency

    20    d clock at CLX - 0.5/WE latency                     0     0     0     0     0     0     1     0     02H        1

    21                                                        0     0     1     0     0     1     1     0     26H        Registered

    22    SDRAM device attributes:               General      1     1     0     0     0     0     0     0     C0H        ± 0.2V

    23    u Minimum row precharge time (tRP)                                                                             CL = 2*3
          Minimum clock cycle time at CLX - 0.5               1     0     1     0     0     0     0     0     A0H

    24    Maximum data access time (tAC) from                 0     1     1     1     0     1     0     1     75H        0.75ns*3

    25    Minimum clock cycle time at CLX - 1                 0     0     0     0     0     0     0     0     00H
          c Minimum active to precharge time
    26    Maximum data access time (tAC) from                 0     0     0     0     0     0     0     0     00H

          clock at CLX - 1

    27                                                        0     1     0     1     0     0     0     0     50H        20ns

          Minimum row active to row active
    28    t Module rank density                               0     0     1     1     1     1     0     0     3CH        15ns
          delay (tRRD)

    29    Minimum /RAS to /CAS delay (tRCD)                   0     1     0     1     0     0     0     0     50H        20ns

    30    (tRAS)                                              0     0     1     0     1     1     0     1     2DH        45ns

    31                                                        0     0     0     0     0     0     0     1     01H        1 rank

                                                                                                                         1GB

    32    Address and command setup time                      1     0     0     1     0     0     0     0     90H        0.9ns*3

          before clock (tIS)

    33    Address and command hold time after                 1     0     0     1     0     0     0     0     90H        0.9ns*3

          clock (tIH)

    Preliminary Data Sheet  E0400E10 (Ver. 1.0)

                                                                          5
                                                                                                                       EBD10RD4ABFB

Byte No.                    Function described                      Bit7    Bit6  Bit5  Bit4  Bit3  Bit2   Bit1  Bit0  Hex value  Comments

34                          Data input setup time before clock      0       1     0     1     0     0      0     0     50H        0.5ns*3

                            (tDS)

35                          Data input hold time after clock (tDH)  0       1     0     1     0     0      0     0     50H        0.5ns*3

36 to 40                    Superset information                    0       0     0     0     0     0      0     0     00H        Future use

41                          Active command period (tRC)             0       1     0     0     0     0      0     1     41H        65ns*3
E46
42                          Auto refresh to active/                 0       1     0     0     1     0      1     1     4BH        75ns*3

                            Auto refresh command cycle (tRFC)

43                          SDRAM tCK cycle max. (tCK max.)         0       0     1     1     0     0      0     0     30H        12ns*3

44                          Dout to DQS skew                        0       0     1     1     0     0      1     0     32H        500ps*3
   O64
45                          Data hold skew (tQHS)                   0       1     1     1     0     1      0     1     75H        750ps*3

                   to  61   Superset information                    0       0     0     0     0     0      0     0     00H        Future use

62                          SPD revision                            0       0     0     0     0     0      0     0     00H        Initial

63                          Checksum for bytes 0 to 62              1       0     1     1     0     1      0     1     B5H        181
     L 72
                            Manufacturer’s JEDEC ID code            0       1     1     1     1     1      1     1     7FH

   65                       Manufacturer’s JEDEC ID code            0       1     1     1     1     1      1     1     7FH

   66                       Manufacturer’s JEDEC ID code            1       1     1     1     1     1      1     0     FEH        Elpida Memory

   67              to  71   Manufacturer’s JEDEC ID code            0       0     0     0     0     0      0     0     00H

                            Manufacturing location                                                                                (ASCII-8bit
       P 77                                                         ×       ×     ×     ×     ×     ×      ×     ×     ××
                                                                                                                                  code)

     73                     Module part number                      0       1     0     0     0     1      0     1     45H        E

     74                     Module part number                      0       1     0     0     0     0      1     0     42H        B

     75                     Module part number                      0       1     0     0     0     1      0     0     44H        D
         r 80
     76                     Module part number                      0       0     1     1     0     0      0     1     31H        1

                            Module part number                      0       0     1     1     0     0      0     0     30H        0
           o 82
       78                   Module part number                      0       1     0     1     0     0      1     0     52H        R

       79                   Module part number                      0       1     0     0     0     1      0     0     44H        D

                            Module part number                      0       0     1     1     0     1      0     0     34H        4

         81  d 86           Module part number                      0       1     0     0     0     0      0     1     41H        A

                            Module part number                      0       1     0     0     0     0      1     0     42H        B

           83               Module part number                      0       1     0     0     0     1      1     0     46H        F

           84  u 91         Module part number                      0       1     0     0     0     0      1     0     42H        B

           85               Module part number                      0       0     1     0     1     1      0     1     2DH        —

                            Module part number                      0       0     1     1     0     1      1     1     37H        7

             87             Module part number                      0       1     0     0     0     0      1     0     42H        B
                 c 94
             88    to  90   Module part number                      0       0     1     0     0     0      0     0     20H        (Space)

                            Revision code                           0       0     1     1     0     0      0     0     30H        Initial

               92           Revision code                           0       0     1     0     0     0      0     0     20H        (Space)
                 t 95
               93           Manufacturing date                      ×       ×     ×     ×     ×     ×      ×     ×     ××         Year code

                                                                                                                                  (HEX)

                            Manufacturing date                      ×       ×     ×     ×     ×     ×      ×     ×     ××         Week code

                                                                                                                                  (HEX)

                   to  98   Module serial number                    *2

                 99 to 127  Manufacturer specific data

                 Notes: 1.  All serial PD data are not protected.       0:  Serial data, “driven Low”, 1:  Serial data, “driven High”.

                       2.   Bytes 95 through 98 are assembly serial number.

                       3.   These specifications are defined based on component specification, not module.

                 Preliminary Data Sheet  E0400E10 (Ver. 1.0)

                                                                                  6
                                                                                                                                   EBD10RD4ABFB

Block Diagram

                                   VSS

                              /RCS0

                                              RS                                                    RS

                              DQS0                                            DM0/DQS9

                                           4  RS    DQS        /CS  DM                      4       RS          DQS       /CS      DM

                        DQ0 to DQ3                  DQ      D0                DQ4 to DQ7                        DQ    D9
E DQ16 to DQ19
                                              RS                                                    RS

                              DQS1                                            DM1/DQS10

                                           4  RS    DQS        /CS  DM                      4       RS          DQS       /CS      DM

                        DQ8 to DQ11                 DQ      D1                DQ12 to DQ15                      DQ    D10

                                              RS                                                    RS

                              DQS2                                            DM2/DQS11
O DQS4
                                           4  RS    DQS        /CS  DM                      4       RS          DQS       /CS      DM

                                                    DQ      D2                DQ20 to DQ23                      DQ    D11

                                              RS                                                    RS

                              DQS3                                            DM3/DQS12

                                           4  RS    DQS        /CS  DM                      4       RS          DQS       /CS      DM

                        DQ24 to DQ27                        D3                DQ28 to DQ31                            D12
                        LDQ40 to DQ43               DQ                                                          DQ

                                              RS                                                    RS

                                                                              DM4/DQS13

                                           4  RS    DQS        /CS  DM                      4       RS          DQS       /CS      DM

                        DQ32 to DQ35                DQ      D4                DQ36 to DQ39                      DQ    D13

                                              RS                                                    RS

                              DQS5                                            DM5/DQS14

                                           4  RS    DQS        /CS  DM                      4       RS          DQS       /CS      DM
                        P DQ56 to DQ59
                                                    DQ      D5                DQ44 to DQ47                      DQ    D14

                                              RS                                                    RS

                              DQS6                                            DM6/DQS15

                                           4  RS    DQS        /CS  DM                      4       RS          DQS       /CS      DM

                        DQ48 to DQ51                DQ      D6                DQ52 to DQ55                      DQ    D15

                        r /CS0                RS                                                    RS

                              DQS7                                            DM7/DQS16

                                           4  RS    DQS        /CS  DM                      4       RS          DQS       /CS      DM

o BA0 to BA1                                        DQ      D7                DQ60 to DQ63                      DQ    D16

                                              RS                                                    RS

                              DQS8                                            DM8/DQS17

                                           4  RS    DQS        /CS  DM                      4       RS          DQS       /CS      DM

                        CB0 to CB3                  DQ      D8                CB4 to CB7                        DQ    D17

                        d /WE RS              /RCS0 -> /CS:    SDRAMs D0 to D17

                              RS        R                                                                       * D0 to D17:   512M bits DDR SDRAM

                                        E     RBA0 to RBA1 -> BA0 to BA1:     SDRAMs     D0 to D17              U0:   2k bits EEPROM

A0 to A12                     RS        G     RA0 to RA12 -> A0 to A12:       SDRAMs D0  to D17                 RS:   22Ω

                        /RAS  RS        I     /RRAS -> /RAS:    SDRAMs D0 to D17                                PLL:  CDCV857

u VREF                        RS        S                                                                       Register:     SSTV16857

                        /CAS            T     /RCAS -> /CAS:    SDRAMs D0 to D17

                        CKE0  RS        E     RCKE0A -> CKE:        SDRAMs D0 to D17                            Serial PD

                              RS        R

                                              /RWE -> /WE:     SDRAMs D0 to D17             SCL         SCL                SDA           SDA

                             PCK              /RESET                                                                 U0

c CK0, /CK0                  /PCK

                                                                                                        A0            A1       A2

                        VDD                         D0 to D17

                                                    D0 to D17                                           SA0          SA1      SA2

                        VSS                         D0 to D17                               Notes:
               t Note:
VDDID                                                                                       1. The SDA pull-up resistor is required due to

                              open                                                               the open-drain/open-collector output.

                                                                                            2. The SCL pull-up resistor is recommended

                                              PLL*                                               because of the normal SCL line inacitve

                             Wire per Clock   loading table/Wiring diagrams.                     "high" state.

Preliminary Data Sheet  E0400E10 (Ver. 1.0)

                                                                              7
                                                                             EBD10RD4ABFB

Differential Clock Net Wiring (CK0, /CK0)

                                                   0ns (nominal)

                                                                             SDRAM

                                                   PLL                       stack

EOL /CK0                                           OUT1                                                                   120Ω

CK0                        120Ω                                              SDRAM

                                                                             stack

                                              IN

                                                                       240Ω  Register1

                           120Ω                    OUT'N'              (Typically two registers                      per  DIMM)

                        C

                                                   Feedback            240Ω  Register2

Notes:  1.              P in a similar manner.
                        The clock delay from the input of the PLL clock to the input of any SDRAM or register willl

                        be set to 0 ns (nominal).

        2.              Input, output and feedback clock lines are terminated from line to line as shown, and not
                        roduct Termination resistors for feedback path clocks are located after the pins of the PLL.
                        from line to ground.

        3.              Only one PLL output is shown per output type.  Any additional PLL outputs will be wired

        4.

Preliminary Data Sheet  E0400E10 (Ver. 1.0)

                                                                  8
                                                                                                          EBD10RD4ABFB

Electrical Specifications

• All voltages are referenced to VSS (GND).

Absolute Maximum Ratings

Parameter                                              Symbol                Value                     Unit            Note

Voltage on any pin relative to VSS                     VT                    –1.0 to +3.6              V

ENote:1.Supply voltage relative to VSS                 VDD                   –1.0 to +3.6              V

Short circuit output current                           IOUT                  50                        mA

Power dissipation                                      PT                    18                        W

Operating ambient temperature                          TA                    0 to +70                  °C              1
        Odescribed
Storage temperature                                    Tstg                  –55 to +125               °C

                DDR SDRAM component specification

Caution

Exposing        the     device     to  stress    above     those     listed  in  Absolute    Maximum      Ratings      could    cause

L Parameterpermanent damage.    The    device    is  not   meant     to  be  operated      under  conditions    outside   the   limits

                in    the    operational     section   of  this  specification.       Exposure    to  Absolute  Maximum        Rating

        conditions for extended periods may affect device reliability.

DC Operating Conditions (TA = 0 to +70°C) (DDR SDRAM Component Specification)

                                       Symbol              Min                   Typ              Max                  Unit     Notes

P Input low voltageSupply voltage      VDD,VDDQ            2.3                   2.5              2.7                  V        1

                                       VSS                 0                     0                0                    V

Input reference voltage                VREF                0.49 × VDDQ           0.50 × VDDQ      0.51 × VDDQ          V

Termination voltage                    VTT                 VREF – 0.04           VREF             VREF + 0.04          V
r voltage, CK and /CK inputs
Input high voltage                     VIH (DC)            VREF + 0.15           —                VDDQ + 0.3           V        2

                                       VIL (DC)            –0.3                  —                VREF – 0.15          V        3
o Notes: 1.
Input voltage level,                   VIN (DC)            –0.3                  —                VDDQ + 0.3           V        4

CK and /CK inputs

Input differential cross point         VIX (DC)            0.5 × VDDQ − 0.2V     0.5 × VDDQ       0.5 × VDDQ + 0.2V    V

Input differential voltage,d 4.        VID (DC)            0.36                  —                VDDQ + 0.6           V        5,  6

CK and /CK inputs

                VDDQ must be lower than or equal to VDD.

          2.    VIH is allowed to exceed VDD up to 3.6V for the period shorter than or equal to 5ns.
              uct 6.
          3.    VIL is allowed to outreach below VSS down to –1.0V for the period shorter than or equal                to 5ns.

                VIN (DC) specifies the allowable DC execution of each differential input.

            5.  VID (DC) specifies the input differential voltage required for switching.

                VIH   (CK)    min  assumed       over  VREF       +  0.18V,      VIL   (CK)  max     assumed    under  VREF     –      0.18V

                if measurement.

Preliminary Data Sheet  E0400E10 (Ver. 1.0)

                                                                         9
                                                                                                     EBD10RD4ABFB

DC Characteristics 1 (TA = 0 to +70°C, VDD = 2.5V ± 0.2V, VSS = 0V)

Parameter                             Symbol         Grade     max.     Unit          Test condition               Notes

Operating current (ACTV-PRE)          IDD0                     2830     mA            CKE ≥ VIH, tRC = tRC (min.)  1, 2, 9

Operating current                     IDD1                     3190     mA            CKE ≥ VIH, BL = 4,CL = 3.5,  1, 2, 5

(ACTV-READ-PRE)                                                                       tRC = tRC (min.)

Idle power down standby current       IDD2P                    454      mA            CKE ≤ VIL                    4

EActive standby currentFloating idle standby currentIDD2F      1030     mA            CKE ≥ VIH, /CS ≥ VIH,        4,  5

                                                                                      DQ, DQS, DM = VREF

Quiet idle standby current            IDD2Q                    850      mA            CKE ≥ VIH, /CS ≥ VIH,        4,  10

                                                                                      DQ, DQS, DM = VREF

Active power down                     IDD3P                    760      mA            CKE ≤ VIL                    3
O(Burst write operation)
standby current

                                      IDD3N                    1480     mA            CKE ≥ VIH, /CS ≥ VIH         3,  5, 6

                                                                                      tRAS = tRAS (max.)

Operating current                     IDD4R                    3460     mA            CKE ≥ VIH, BL = 2, CL = 3.5  1,  2, 5,  6

(Burst read operation)

Operating current
L (4 banks interleaving)              IDD4W                    3460     mA            CKE ≥ VIH, BL = 2,CL = 3.5   1,  2, 5,  6

Auto refresh current                  IDD5                     5260     mA            tRFC = tRFC (min.),

                                                                                      Input ≤ VIL or ≥ VIH

Self refresh current                  IDD6                     472      mA            Input ≥ VDD – 0.2 V

                                                                                      Input ≤ 0.2 V

Operating current                     IDD7A                    6880     mA            BL = 4                       5,  6, 7
         P 5.
Notes. 1.    These IDD data are measured under condition that DQ pins are not connected.

         2.  One bank operation.

         3.  One bank active.

4.r 9.       All banks idle.

             Command/Address transition once per one cycle.

6.           DQ, DM and DQS transition twice per one clock cycle.
o DC Characteristics 2 (TA = 0 to +70°C, VDD,
7.           4 banks active.   Only one bank is running at tRC = tRC (min.)

8.           The IDD data on this table are measured with regard to tCK = tCK (min.) in general.

             Command/Address transition once every two clock cycles.

d Parameter
  10. Command/Address stable at ≥ VIH or ≤ VIL.

u Output high current                                VDDQ = 2.5V     ±  0.2V, VSS  =  0V)

(DDR SDRAM Component Specification)

                                 Symbol       min.          max.        Unit          Test condition                   Notes

ct Output low currentInput leakage currentIL  –2            2           µA            VDD ≥ VIN ≥ VSS

Output leakage current           IOZ          –5            5           µA            VDDQ ≥ VOUT ≥ VSS

                                 IOH          –15.2         —           mA            VOUT = 1.95V

                                 IOL          15.2          —           mA            VOUT = 0.35V

Preliminary Data Sheet   E0400E10 (Ver. 1.0)

                                                               10
                                                                                           EBD10RD4ABFB

Pin Capacitance (TA = +25°C, VDD = 2.5V ± 0.2V)

Parameter                              Symbol       Pins                       max.               Unit      Notes

Input capacitance                      CI1          Address, /RAS, /CAS, /WE,  12                 pF        1, 3

                                                    /CS, CKE

Input capacitance                      CI2          CK, /CK                    20                 pF        1, 3

Data and DQS input/output              CO           DQ, DQS, CB                15                 pF        1, 2, 3

capacitance
E(DDR SDRAM Component Specification)
Notes: 1.    These parameters are measured on conditions:        f = 100MHz, VOUT =      VDDQ/2,  ∆VOUT  =  0.2V.

         2.  Dout circuits are disabled.

         3.  This parameter is sampled and not 100% tested.

OCK high-level widthAC Characteristics (TA = 0 to +70°C, VDD, VDDQ = 2.5V ± 0.2V, VSS = 0V)

Parameter                                           Symbol        min.             max            Unit      Notes

Clock cycle time                                    tCK           7.5              12             ns        10
L DQS output access time from CK, /CK
                                                    tCH           0.45             0.55           tCK

CK low-level width                                  tCL           0.45             0.55           tCK

CK half period                                      tHP           min              —              tCK

                                                                  (tCH, tCL)

DQ output access time from                          tAC           –0.75            0.75           ns        2,  11

CK, /CK
P Data-out high-impedance time from CK, /CK
                                                    tDQSCK        –0.75            0.75           ns        2,  11

DQS to DQ skew                                      tDQSQ         —                0.5            ns        3

DQ/DQS output hold time from DQS                    tQH           tHP – tQHS       —              ns

r DQ and DM input setup timeData hold skew factor   tQHS          —                0.75           ns

                                                    tHZ           –0.75            0.75           ns        5,  11

o DQ and DM input pulse width
Data-out low-impedance time from CK, /CK            tLZ           –0.75            0.75           ns        6,  11

Read preamble                                       tRPRE         0.9              1.1            tCK

Read postamble                                      tRPST         0.4              0.6            tCK

                                                    tDS           0.5              —              ns        8
d Write postamble
DQ and DM input hold time                           tDH           0.5              —              ns        8

                                                    tDIPW         1.75             —              ns        7

Write preamble setup time                           tWPRES        0                —              ns
u DQS falling edge hold time from CK
Write preamble                                      tWPRE         0.25             —              tCK

                                                    tWPST         0.4              0.6            tCK       9

Write command to first DQS latching transition      tDQSS         0.75             1.25           tCK

c Address and control input hold time
DQS falling edge to CK setup time                   tDSS          0.2              —              tCK

                                                    tDSH          0.2              —              tCK

DQS input high pulse width                          tDQSH         0.35             —              tCK

t Mode register set command cycle timeDQS input low pulse widthtDQSL0.35           —              tCK

Address and control input setup time                tIS           0.9              —              ns        8

                                                    tIH           0.9              —              ns        8

Address and control input pulse width               tIPW          2.2              —              ns        7

                                                    tMRD          2                —              tCK

Active to Precharge command period                  tRAS          45               120000         ns

Active to Active/Auto refresh command period        tRC           65               —              ns

Auto refresh to Active/Auto refresh command period  tRFC          75               —              ns

Preliminary Data Sheet  E0400E10 (Ver. 1.0)

                                                              11
                                                                                                          EBD10RD4ABFB

Parameter                                                   Symbol          min.            max               Unit           Notes

Active to Read/Write delay                                  tRCD            20              —                 ns

Precharge to active command period                          tRP             20              —                 ns

Active to auto precharge delay                              tRAP            tRCD min.       —                 ns

Active to active command period                             tRRD            15              —                 ns

Write recovery time                                         tWR             15              —                 ns

ENotes: 1.Auto precharge write recovery and precharge time  tDAL            (tWR/tCK)+      —                 tCK            13

                                                                            (tRP/tCK)

Internal write to Read command delay                        tWTR            1               —                 tCK

Average periodic refresh interval                           tREF            —               7.8               µs

          O4.   All the AC parameters listed in this data sheet is component specifications.                  For AC testing conditions,

                refer to the corresponding component data sheet.

          2.    This  parameter     defines    the  signal  transition  delay   from   the  cross  point  of  CK  and  /CK.      The signal

                transition is defined to occur when the signal level crossing VTT.

          3.    The timing reference level is VTT.
            L6.
                Output valid window is defined to be the period between two successive transition of data out or DQS

                (read) signals.   The signal transition is defined to occur when the signal level crossing VTT.

          5.    tHZ is defined as DOUT transition delay from Low-Z to High-Z at the end of read burst operation.                    The

                timing reference is cross point of CK and /CK.          This parameter is not referred to a specific DOUT voltage

                level, but specify when the device output stops driving.

                tLZ is defined as DOUT transition delay from High-Z to Low-Z at the beginning of read operation.                    This
            P 9.
                parameter is not referred to a specific DOUT voltage level, but specify when the device output begins

                driving.

          7.    Input valid windows is defined to be the period between two successive transition of data input or DQS

                (write) signals.  The signal transition is defined to occur when the signal level crossing VREF.

            8.  r values are 10% of tCK.
                The timing reference level is VREF.

                The transition from Low-Z to High-Z is defined to occur when the device output stops driving.                    A specific

                reference voltage to judge this transition is not given.
                o 0.4V/400 cycle.
          10. tCK (max.) is determined by the lock range of the DLL.              Beyond this lock range, the DLL operation is not

                assured.

            11. tCK = tCK (min.) when these parameters are measured.                   Otherwise, absolute minimum values of these

                          d tDAL = (15ns/7.5ns) + (20ns/7.5ns) = (2) + (3)
            12. VDD is assumed to be 2.5V ± 0.2V.           VDD power supply variation per cycle expected to be less than

          13. tDAL = (tWR/tCK)+(tRP/tCK)

                For each of the terms above, if not already an integer, round to the next highest integer.
                          uct tDAL = 5 clocks
                          Example:  For –7B Speed at CL = 2.5, tCK = 7.5ns, tWR = 15ns and tRP= 20ns,

Preliminary Data Sheet    E0400E10 (Ver. 1.0)

                                                                        12
                                                                                             EBD10RD4ABFB

Timing Parameter Measured in Clock Cycle for Registered DIMM

                                                                 Number of clock cycle

tCK                                                              7.5ns

Parameter                                                Symbol  min.                   max.  Unit

Write to pre-charge command delay                        tWPD    3 + BL/2                     tCK

(same bank)
ERead command to write command delay
Read to pre-charge command delay                         tRPD    BL/2                         tCK

(same bank)

Write to read command delay                              tWRD    2 + BL/2                     tCK

(to input all data)

Burst stop command to write command delay                tBSTW   3                            tCK
OWrite recovery
Burst stop command to DQ High-Z                          tBSTZ   3.5                    3.5   tCK

(to output all data)                                     tRWD    3 + BL/2                     tCK

Pre-charge command to High-Z                             tHZP    3.5                    3.5   tCK

L Power down entry
Write command to data in latency                         tWCD    2                      2     tCK

                                                         tWR     1                            tCK

Register set command to active or register set  command  tMRD    2                            tCK

Self refresh exit to non-read command                    tSNR    10                           tCK

Self refresh exit to read command                        tSRD    200                          tCK
Product Power down exit to command input
                                                         tPDEN   1                      1     tCK

                                                         tPDEX   1                            tCK

Preliminary Data Sheet  E0400E10 (Ver. 1.0)

                                                         13
                                                                                                          EBD10RD4ABFB

Pin Functions

CK, /CK (input pin)

The CK and the /CK are the master clock inputs.          All inputs except DMs, DQSs and DQs are referred to the cross

point of the CK rising edge and the VREF level.          When a read operation, DQSs and DQs are referred to the cross

point of the CK and the /CK.     When a write operation, DMs and DQs are referred to the cross point of the DQS and

the VREF level.  DQSs for write operation are referred to the cross point of the CK and the /CK.

EThese pins define operating commands (read, write, etc.) depending on the combinations of their voltage levels./CS (input pin)

When /CS is low, commands and data can be input.                 When /CS is high, all inputs are ignored.             However, internal

operations (bank active, burst operations, etc.) are held.

ORow address (AX0 to AX12) is determined by the A0 to the A12 level at the cross point of the CK rising edge and the
/RAS, /CAS, and /WE (input pins)

See "Command operation".

A0 to A12 (input pins)
L cycle.
VREF level in a bank active command cycle.               Column address (AY0 to AY9, AY11, AY12) is loaded via the A0 to the

A9, the A11 and the A12 at the cross point of the CK rising edge and the VREF level in a read or a write command

        This column address becomes the starting address of a burst operation.

P BA0, BA1 (input pin)A10 (AP) (input pin)

A10 defines the precharge mode when a precharge command, a read command or a write command is issued.                                 If

A10 = high when a precharge command is issued, all banks are precharged.                            If A10 = low when a precharge

command is issued, only the bank that is selected by BA1, BA0 is precharged.                        If A10 = high when read or write

command, auto-precharge function is enabled.             While A10 = low, auto-precharge function is disabled.
r Bank 0
o Bank 1
BA0, BA1 are bank select signals             (BA).  The  memory  array  is  divided  into  bank 0,  bank  1,  bank  2  and  bank  3.  (See

Bank Select Signal Table)

[Bank Select Signal Table]

                                             BA0                                           BA1
d Remark:
                                             L                                             L

                                             H                                             L

Bank 2                                       L                                             H

u CKE is driven low and exited when it resumes to high.Bank 3H                             H

           H:  VIH.     L: VIL.

c DQ, CB (input and output pins)CKE (input pin)

CKE controls power down and self-refresh.                The power down and the self-refresh commands are entered when the

The CKE level must be kept for 1 CK cycle at least, that is, if CKE changes at the cross point of the CK rising edge
t Data are input to and output from these pins.
and the VREF level with proper setup time tIS, at the next CK rising edge CKE level must be kept with proper hold

time tIH.

DQS (input and output pin)

DQS provide the read data strobes (as output) and the write data strobes (as input).

Preliminary Data Sheet  E0400E10 (Ver. 1.0)

                                                                 14
                                                                                               EBD10RD4ABFB

VDD (power supply pins)

2.5V is applied.  (VDD is for the internal circuit.)

VDDSPD (power supply pin)

2.5V is applied (For serial EEPROM).

VSS (power supply pin)
EDetailed Operation Part and Timing Waveforms
Ground is connected.

/RESET (input pin)

LVCMOS reset input.     When /RESET is low, all registers  are reset and all outputs are low.
OL on the module board.
Refer to the EDD5104ABTA, EDD5108ABTA datasheet            (E0237E).  DM pins of component     device  fixed  to  VSS  level

                        DIMM /CAS latency = component      CL + 1 for registered type.

                                             Product

Preliminary Data Sheet  E0400E10 (Ver. 1.0)

                                                           15
                                                                                                                       EBD10RD4ABFB

Physical Outline

                                                                                                                                        Unit:         mm

                                                            133.35 ± 0.15

                                                                         128.95

                                                                                                                              4.80

                                  (64.48)                                        (DATUM -A-)

E 2 – φ 2.50 ± 0.102.30                                Component area                                                         4.00 min

                                                            (Front)

      1                                                                                                         92
OL93
                                                                                   B                         A

                                            64.77                                             49.53                    1.27 ± 0.10

                                                                                                                184    10.00

                                                       Component area                                                         17.80     43.18 ± 0.15

                                                            (Back)

0.10                    Product R2.00                                                                        3.00 min

±

4.00

                        Detail A                                         Detail B

                               2.50 ± 0.20                  1.27 typ                          (DATUM -A-)

                                                                                     6.62

                                                            0.20 ± 0.15                       2.175

                                                                                              R 0.90

                                                                                                     6.35

                              1.00 ± 0.05                                3.80                 1.80 ± 0.10

                        Note:  Tolerance           on  all  dimensions   ± 0.13 unless otherwise specified.

                                                                                                                ECA-TS2-0052-01

Preliminary Data Sheet  E0400E10 (Ver. 1.0)

                                                                                 16
                                                                                                       EBD10RD4ABFB

CAUTION FOR HANDLING MEMORY MODULES

When handling or inserting memory modules, be sure not to touch any components on the modules, such as

the memory ICs, chip capacitors and chip resistors. It is necessary to avoid undue mechanical stress on

these components to prevent damaging them.

In particular, do not push module cover or drop the modules in order to protect from mechanical defects,

which would be electrical defects.

E NOTES FOR CMOS DEVICES
When re-packing memory modules, be sure the modules are not touching each other.

Modules in contact with other modules may cause excessive mechanical stress, which                               may  damage the

modules.

OL 1                                                                                                                        MDE0202

PRECAUTION AGAINST ESD FOR MOS DEVICES

Exposing the MOS devices to a strong electric field can cause destruction of the gate

oxide and ultimately degrade the MOS devices operation. Steps must be taken to stop

generation of static electricity as much as possible, and quickly dissipate it, when once

it  has   occurred.              Environmental       control     must   be  adequate.     When      it  is  dry,  humidifier

should    be            used.    It  is      recommended   to    avoid   using    insulators     that   easily   build  static

electricity.            MOS      devices     must    be    stored  and    transported     in  an  anti-static     container,

static shielding bag or conductive material. All test and measurement tools including
Pr 2
work      bench         and      floor       should  be   grounded.    The  operator      should      be  grounded      using

wrist     strap.        MOS      devices     must    not   be    touched    with  bare    hands.    Similar      precautions

need to be taken for PW boards with semiconductor MOS devices on it.

HANDLING OF UNUSED INPUT PINS FOR CMOS DEVICES

No        connection           for   CMOS    devices       input   pins   can     be  a   cause   of    malfunction.    If  no

connection is provided to the input pins, it is possible that an internal input level may be
odu 3
generated               due      to  noise,  etc.,        hence  causing    malfunction.       CMOS       devices     behave

differently than Bipolar or NMOS devices. Input levels of CMOS devices must be fixed

high or low by using a pull-up or pull-down circuitry. Each unused pin should be connected

to VDD or GND with a resistor, if it is considered to have a possibility of being an output

pin. The unused pins must be handled in accordance with the related specifications.

STATUS BEFORE INITIALIZATION OF MOS DEVICES

Power-on does not necessarily define initial status of MOS devices. Production process

of MOS does not define the initial operation status of the device. Immediately after the

power     source             is  turned      ON,     the  MOS    devices    with  reset   function     have  not   yet  been

initialized.            Hence,       power-on        does  not    guarantee       output  pin  levels,      I/O   settings  or

contents of registers. MOS devices are not initialized until the reset signal is received.                   ctCME0107

Reset operation must be executed immediately after power-on for MOS devices having

reset function.

Preliminary Data Sheet  E0400E10 (Ver. 1.0)

                                                                   17
                                                                                                                               EBD10RD4ABFB

The information in this document is subject to change without notice. Before using this document, confirm that this is the latest version.

No part of this document may be copied or reproduced in any form or by any means without the prior

written consent of Elpida Memory, Inc.

Elpida      Memory,         Inc.    does      not  assume        any  liability    for  infringement          of  any     intellectual  property     rights

(including      but     not  limited      to  patents,       copyrights,     and   circuit      layout    licenses)       of  Elpida    Memory,      Inc.  or

third parties by or arising from the use of the products or information listed in this document. No license,

express,    implied          or   otherwise,       is   granted     under     any  patents,      copyrights           or  other  intellectual     property

rights of Elpida Memory, Inc. or others.
EElpida Memory, Inc. makes every attempt to ensure that its products are of high quality and reliability.
Descriptions            of   circuits,    software       and     other   related        information       in  this    document        are   provided       for

illustrative purposes in semiconductor product operation and application examples. The incorporation of

these circuits, software and information in the design of the customer's equipment shall be done under

the   full  responsibility          of  the   customer.          Elpida  Memory,        Inc.     assumes          no  responsibility    for     any  losses

incurred by customers or third parties arising from the use of these circuits, software and information.
O[Product usage]
[Product applications]

However,        users        are    instructed      to   contact      Elpida     Memory's        sales    office      before     using  the     product    in

aerospace,        aeronautics,          nuclear        power,     combustion       control,      transportation,           traffic,  safety     equipment,

medical     equipment             for   life  support,       or  other       such  application        in  which       especially      high      quality  and

reliability is demanded or where its failure or malfunction may directly threaten human life or cause risk
L rates or failure modes in semiconductor devices and employ systemic measures such as fail-safes, so
of bodily injury.

Design      your        application     so    that     the   product     is  used   within      the   ranges      and      conditions   guaranteed         by

Elpida      Memory,          Inc.,  including       the     maximum      ratings,       operating     supply          voltage  range,       heat  radiation

characteristics,            installation      conditions     and      other  related        characteristics.      Elpida      Memory,       Inc.  bears    no

responsibility          for  failure    or    damage         when     the    product        is  used    beyond        the     guaranteed        ranges   and

conditions.     Even         within     the   guaranteed         ranges      and   conditions,        consider        normally       foreseeable     failure
P If you export the products or technology described in this document that are controlled by the Foreign
that the equipment incorporating Elpida Memory, Inc. products does not cause bodily injury, fire or other

consequential damage due to the operation of the Elpida Memory, Inc. product.

[Usage environment]

This product is not designed to be resistant to electromagnetic waves or radiation. This product must be
r license
used in a non-condensing environment.

Exchange        and     Foreign        Trade       Law   of  Japan,     you   must      follow   the    necessary         procedures        in  accordance
                                                                                   oductM01E0107
with  the   relevant         laws      and    regulations     of    Japan.    Also,     if  you  export       products/technology           controlled     by

U.S. export control regulations, or another country's export control laws or regulations, you must follow

the necessary procedures in accordance with such laws or regulations.

If these products/technology are sold, leased, or transferred to a third party, or a third party is granted

            to  use         these   products,       that     third    party   must      be      made  aware       that     they  are    responsible        for

compliance with the relevant laws and regulations.

Preliminary Data Sheet  E0400E10 (Ver. 1.0)

                                                                              18
This datasheet has been downloaded from:

datasheet.eeworld.com.cn

Free Download

Daily Updated Database

100% Free Datasheet Search Site

100% Free IC Replacement Search Site

Convenient Electronic Dictionary

Fast Search System

www.EEworld.com.cn

All Datasheets Cannot Be Modified Without Permission

               Copyright © Each Manufacturing Company
小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved