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DSPIC30F6011BT-20I/S-ES

器件型号:DSPIC30F6011BT-20I/S-ES
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Microchip
厂商官网:https://www.microchip.com
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器件描述

16-BIT, FLASH, 20 MHz, RISC MICROCONTROLLER, PQFP64

16位, FLASH, 20 MHz, 精简指令集微控制器, PQFP64

参数

DSPIC30F6011BT-20I/S-ES功能数量 1
DSPIC30F6011BT-20I/S-ES端子数量 64
DSPIC30F6011BT-20I/S-ES最大工作温度 85 Cel
DSPIC30F6011BT-20I/S-ES最小工作温度 -40 Cel
DSPIC30F6011BT-20I/S-ES最大供电/工作电压 5.5 V
DSPIC30F6011BT-20I/S-ES最小供电/工作电压 4.5 V
DSPIC30F6011BT-20I/S-ES额定供电电压 5 V
DSPIC30F6011BT-20I/S-ES外部数据总线宽度 0.0
DSPIC30F6011BT-20I/S-ES输入输出总线数量 52
DSPIC30F6011BT-20I/S-ES线速度 20 MHz
DSPIC30F6011BT-20I/S-ES加工封装描述 14 X 14 MM, 1 MM HEIGHT, PLASTIC, MS-026, TQFP-64
DSPIC30F6011BT-20I/S-ES无铅 Yes
DSPIC30F6011BT-20I/S-ES欧盟RoHS规范 Yes
DSPIC30F6011BT-20I/S-ES中国RoHS规范 Yes
DSPIC30F6011BT-20I/S-ES状态 ACTIVE
DSPIC30F6011BT-20I/S-ES工艺 CMOS
DSPIC30F6011BT-20I/S-ES包装形状 SQUARE
DSPIC30F6011BT-20I/S-ES包装尺寸 FLATPACK, THIN PROFILE
DSPIC30F6011BT-20I/S-ES表面贴装 Yes
DSPIC30F6011BT-20I/S-ES端子形式 GULL WING
DSPIC30F6011BT-20I/S-ES端子间距 0.8000 mm
DSPIC30F6011BT-20I/S-ES端子涂层 MATTE TIN
DSPIC30F6011BT-20I/S-ES端子位置 QUAD
DSPIC30F6011BT-20I/S-ES包装材料 PLASTIC/EPOXY
DSPIC30F6011BT-20I/S-ES温度等级 INDUSTRIAL
DSPIC30F6011BT-20I/S-ESADC通道 Yes
DSPIC30F6011BT-20I/S-ES地址总线宽度 0.0
DSPIC30F6011BT-20I/S-ES位数 16
DSPIC30F6011BT-20I/S-ES最大FCLK时钟频率 40 MHz
DSPIC30F6011BT-20I/S-ES微处理器类型 RISC MICROCONTROLLER
DSPIC30F6011BT-20I/S-ESPWM通道 Yes
DSPIC30F6011BT-20I/S-ESROM编程 FLASH

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DSPIC30F6011BT-20I/S-ES器件文档内容

dsPIC30F6011, dsPIC30F6012
dsPIC30F6013, dsPIC30F6014

                         Data Sheet

                       High Performance
              Digital Signal Controllers

2004 Microchip Technology Inc.  Preliminary  DS70117C
Note the following details of the code protection feature on Microchip devices:
Microchip products meet the specification contained in their particular Microchip Data Sheet.

Microchip believes that its family of products is one of the most secure families of its kind on the market today, when used in the
      intended manner and under normal conditions.

There are dishonest and possibly illegal methods used to breach the code protection feature. All of these methods, to our
      knowledge, require using the Microchip products in a manner outside the operating specifications contained in Microchip's Data
      Sheets. Most likely, the person doing so is engaged in theft of intellectual property.

Microchip is willing to work with the customer who is concerned about the integrity of their code.

Neither Microchip nor any other semiconductor manufacturer can guarantee the security of their code. Code protection does not
      mean that we are guaranteeing the product as "unbreakable."

Code protection is constantly evolving. We at Microchip are committed to continuously improving the code protection features of our
products. Attempts to break Microchip's code protection feature may be a violation of the Digital Millennium Copyright Act. If such acts
allow unauthorized access to your software or other copyrighted work, you may have a right to sue for relief under that Act.

Information contained in this publication regarding device       Trademarks
applications and the like is intended through suggestion only
and may be superseded by updates. It is your responsibility to   The Microchip name and logo, the Microchip logo, Accuron,
ensure that your application meets with your specifications.     dsPIC, KEELOQ, MPLAB, PIC, PICmicro, PICSTART,
No representation or warranty is given and no liability is       PRO MATE, PowerSmart and rfPIC are registered
assumed by Microchip Technology Incorporated with respect        trademarks of Microchip Technology Incorporated in the
to the accuracy or use of such information, or infringement of   U.S.A. and other countries.
patents or other intellectual property rights arising from such
use or otherwise. Use of Microchip's products as critical        AmpLab, FilterLab, microID, MXDEV, MXLAB, PICMASTER,
components in life support systems is not authorized except      SEEVAL, SmartShunt and The Embedded Control Solutions
with express written approval by Microchip. No licenses are      Company are registered trademarks of Microchip Technology
conveyed, implicitly or otherwise, under any intellectual        Incorporated in the U.S.A.
property rights.
                                                                 Application Maestro, dsPICDEM, dsPICDEM.net,
                                                                 dsPICworks, ECAN, ECONOMONITOR, FanSense,
                                                                 FlexROM, fuzzyLAB, In-Circuit Serial Programming, ICSP,
                                                                 ICEPIC, Migratable Memory, MPASM, MPLIB, MPLINK,
                                                                 MPSIM, PICkit, PICDEM, PICDEM.net, PICtail, PowerCal,
                                                                 PowerInfo, PowerMate, PowerTool, rfLAB, Select Mode,
                                                                 SmartSensor, SmartTel and Total Endurance are trademarks
                                                                 of Microchip Technology Incorporated in the U.S.A. and other
                                                                 countries.

                                                                 Serialized Quick Turn Programming (SQTP) is a service mark
                                                                 of Microchip Technology Incorporated in the U.S.A.

                                                                 All other trademarks mentioned herein are property of their
                                                                 respective companies.

                                                                  2004, Microchip Technology Incorporated, Printed in the
                                                                 U.S.A., All Rights Reserved.

                                                                      Printed on recycled paper.

                                                                 Microchip received ISO/TS-16949:2002 quality system certification for
                                                                 its worldwide headquarters, design and wafer fabrication facilities in
                                                                 Chandler and Tempe, Arizona and Mountain View, California in October
                                                                 2003. The Company's quality system processes and procedures are for
                                                                 its PICmicro 8-bit MCUs, KEELOQ code hopping devices, Serial
                                                                 EEPROMs, microperipherals, non-volatile memory and analog
                                                                 products. In addition, Microchip's quality system for the design and
                                                                 manufacture of development systems is ISO 9001:2000 certified.

DS70117C-page ii  Preliminary                                     2004 Microchip Technology Inc.
             dsPIC30F6011/6012/6013/6014

dsPIC30F6011/6012/6013/6014 High Performance
              Digital Signal Controllers

High Performance Modified RISC CPU:                     I2CTM module supports Multi-Master/Slave mode
                                                          and 7-bit/10-bit addressing
Modified Harvard architecture
C compiler optimized instruction set architecture    Two addressable UART modules with FIFO
Flexible addressing modes                               buffers
84 base instructions
24-bit wide instructions, 16-bit wide data path       Two CAN bus modules compliant with CAN 2.0B
Up to 144 Kbytes on-chip Flash program space            standard
Up to 48K instruction words
Up to 8 Kbytes of on-chip data RAM                   Analog Features:
Up to 4 Kbytes of non-volatile data EEPROM
16 x 16-bit working register array                   12-bit Analog-to-Digital Converter (A/D) with:
Up to 30 MIPs operation:                                - 100 Ksps conversion rate
                                                          - Up to 16 input channels
   - DC to 40 MHz external clock input                    - Conversion available during Sleep and Idle
   - 4 MHz-10 MHz oscillator input with
                                                       Programmable Low Voltage Detection (PLVD)
      PLL active (4x, 8x, 16x)                         Programmable Brown-out Detection and Reset
Up to 41 interrupt sources:
                                                          generation
   - 8 user selectable priority levels
   - 5 external interrupt sources                      Special Microcontroller Features:
   - 4 processor traps
                                                       Enhanced Flash program memory:
DSP Features:                                             - 10,000 erase/write cycle (min.) for
                                                             industrial temperature range, 100K (typical)
Dual data fetch
Modulo and Bit-reversed modes                         Data EEPROM memory:
Two 40-bit wide accumulators with optional              - 100,000 erase/write cycle (min.) for
                                                             industrial temperature range, 1M (typical)
   saturation logic
17-bit x 17-bit single cycle hardware fractional/    Self-reprogrammable under software control
                                                       Power-on Reset (POR), Power-up Timer (PWRT)
   integer multiplier
All DSP instructins are single cycle                    and Oscillator Start-up Timer (OST)
                                                       Flexible Watchdog Timer (WDT) with on-chip low
   - Multiply-Accumulate (MAC) operation
Single cycle 16 shift                                  power RC oscillator for reliable operation
                                                       Fail-Safe Clock Monitor operation:
Peripheral Features:
                                                          - Detects clock failure and switches to on-chip
High current sink/source I/O pins: 25 mA/25 mA             low power RC oscillator
Five 16-bit timers/counters; optionally pair up 16-
                                                       Programmable code protection
   bit timers into 32-bit timer modules                In-Circuit Serial ProgrammingTM (ICSPTM)
16-bit Capture input functions                        Selectable Power Management modes:
16-bit Compare/PWM output functions:
Data Converter Interface (DCI) supports common          - Sleep, Idle and Alternate Clock modes

   audio Codec protocols, including I2S and AC'97      CMOS Technology:
3-wire SPITM modules (supports 4 Frame modes)
                                                       Low power, high speed Flash technology
                                                       Wide operating voltage range (2.5V to 5.5V)
                                                       Industrial and Extended temperature ranges
                                                       Low power consumption

2004 Microchip Technology Inc.  Preliminary           DS70117C-page 1
dsPIC30F6011/6012/6013/6014

dsPIC30F6011/6012/6013/6014 Controller Families

Device  Pins     Program Memory SRAM                               EEPROM                             Timer                Input                   Output                                                           Codec     A/D 12-bit  UART
                 Bytes Instructions Bytes                            Bytes                            16-bit               Cap                   Comp/Std                                                          Interface  100 Ksps
                                                                                                                                                                                                                                                SPITM
                                                                                                                                                    PWM                                                                                              I2CTM

                                                                                                                                                                                                                                                             CAN

dsPIC30F6011 64 132K  44K             6144 2048                                                                  5                    8                                          8                                 --         16 ch 2     2 12
                                                                                                                                                                                                                                          2 12
dsPIC30F6012 64 144K  48K             8192 4096                                                                  5                    8                                          8                             AC'97, I2S 16 ch 2         2 12
                                                                                                                                                                                                                                          2 12
dsPIC30F6013 80 132K  44K             6144 2048                                                                  5                    8                                          8                                 --         16 ch 2

dsPIC30F6014 80 144K  48K             8192 4096                                                                  5                    8                                          8                             AC'97, I2S 16 ch 2

Pin Diagrams

64-Pin TQFP

                                      64 RG13
                                          63 RG12
                                              62 RG14
                                                  61 C2RX/RG0
                                                      60 C2TX/RG1
                                                          59 C1TX/RF1
                                                               58 C1RX/RF0
                                                                   57 VDD
                                                                       56 VSS
                                                                           55 OC8/CN16/RD7
                                                                               54 OC7/CN15/RD6
                                                                                    53 OC6/IC6/CN14/RD5
                                                                                        52 OC5/IC5/CN13/RD4
                                                                                            51 OC4/RD3
                                                                                                50 OC3/RD2
                                                                                                    49 EMUD2/OC2/RD1

                      RG15        1                                                                                                                                                                            48 EMUC1/SOSCO/T1CK/CN0/RC14

                 T2CK/RC1         2                                                                                                                                                                            47 EMUD1/SOSCI/T4CK/CN1/RC13

                 T3CK/RC2         3                                                                                                                                                                            46 EMUC2/OC1/RD0

                 SCK2/CN8/RG6     4                                                                                                                                                                            45 IC4/INT4/RD11

                 SDI2/CN9/RG7     5                                                                                                                                                                            44  IC3/INT3/RD10

                 SDO2/CN10/RG8    6                                                                                                                                                                            43 IC2/INT2/RD9

                      MCLR        7                                                                                                                                                                            42 IC1/INT1/RD8

                 SS2/CN11/RG9     8                                      dsPIC30F6011                                                                                                                          41  VSS

                      VSS         9                                                                                                                                                                            40 OSC2/CLKO/RC15

                      VDD         10                                                                                                                                                                           39 OSC1/CLKI

                 AN5/IC8/CN7/RB5  11                                                                                                                                                                           38  VDD

                 AN4/IC7/CN6/RB4  12                                                                                                                                                                           37 SCL/RG2

                 AN3/CN5/RB3      13                                                                                                                                                                           36 SDA/RG3

        AN2/SS1/LVDIN/CN4/RB2     14                                                                                                                                                                           35 EMUC3/SCK1/INT0/RF6

PGC/EMUC/AN1/VREF-/CN3/RB1        15                                                                                                                                                                           34 U1RX/SDI1/RF2

PGD/EMUD/AN0/VREF+/CN2/RB0        16                                                                                                                                                                           33 EMUD3/U1TX/SDO1/RF3

                                      17            18       19    20    21       22       23         24         25   26   27         28         29         30                   31             32

                                      AN6/OCFA/RB6  AN7/RB7  AVDD  AVSS  AN8/RB8  AN9/RB9  AN10/RB10  AN11/RB11  VSS  VDD  AN12/RB12  AN13/RB13  AN14/RB14  AN15/OCFB/CN12/RB15  U2RX/CN17/RF4  U2TX/CN18/RF5

        Note: Pinout subject to change.
Note: For descriptions of individual pins, see Section 1.0.

DS70117C-page 2                                                          Preliminary                                                                                                                                    2004 Microchip Technology Inc.
                     dsPIC30F6011/6012/6013/6014

Pin Diagrams (Continued)

          64-Pin TQFP

                                     64 CSDO/RG13
                                         63 CSDI/RG12
                                             62 CSCK/RG14
                                                 61 C2RX/RG0
                                                     60 C2TX/RG1
                                                         59 C1TX/RF1
                                                              58 C1RX/RF0
                                                                  57 VDD
                                                                      56 VSS
                                                                          55 OC8/CN16/RD7
                                                                              54 OC7/CN15/RD6
                                                                                   53 OC6/IC6/CN14/RD5
                                                                                       52 OC5/IC5/CN13/RD4
                                                                                           51 OC4/RD3
                                                                                               50 OC3/RD2
                                                                                                   49 EMUD2/OC2/RD1

COFS/RG15                        1                                                                                                                                                                            48 EMUC1/SOSCO/T1CK/CN0/RC14

T2CK/RC1                         2                                                                                                                                                                            47 EMUD1/SOSCI/T4CK/CN1/RC13

T3CK/RC2                         3                                                                                                                                                                            46 EMUC2/OC1/RD0

SCK2/CN8/RG6                     4                                                                                                                                                                            45 IC4/INT4/RD11

SDI2/CN9/RG7                     5                                                                                                                                                                            44  IC3/INT3/RD10

SDO2/CN10/RG8                    6                                                                                                                                                                            43 IC2/INT2/RD9

MCLR                             7                                                                                                                                                                            42 IC1/INT1/RD8

SS2/CN11/RG9                     8                                                                                                                                                                            41  VSS

VSS                              9                                      dsPIC30F6012                                                                                                                          40 OSC2/CLKO/RC15

VDD                              10                                                                                                                                                                           39 OSC1/CLKI

AN5/IC8/CN7/RB5                  11                                                                                                                                                                           38  VDD

AN4/IC7/CN6/RB4                  12                                                                                                                                                                           37 SCL/RG2

AN3/CN5/RB3                      13                                                                                                                                                                           36 SDA/RG3

AN2/SS1/LVDIN/CN4/RB2            14                                                                                                                                                                           35 EMUC3/SCK1/INT0/RF6

PGC/EMUC/AN1/VREF-/CN3/RB1       15                                                                                                                                                                           34 U1RX/SDI1/RF2

PGD/EMUD/AN0/VREF+/CN2/RB0       16                                                                                                                                                                           33 EMUD3/U1TX/SDO1/RF3

                                     17            18       19    20    21       22       23         24         25   26   27         28         29         30                   31             32

                                     AN6/OCFA/RB6  AN7/RB7  AVDD  AVSS  AN8/RB8  AN9/RB9  AN10/RB10  AN11/RB11  VSS  VDD  AN12/RB12  AN13/RB13  AN14/RB14  AN15/OCFB/CN12/RB15  U2RX/CN17/RF4  U2TX/CN18/RF5

       Note: Pinout subject to change.
Note: For descriptions of individual pins, see Section 1.0.

2004 Microchip Technology Inc.                                         Preliminary                                                                                                                                              DS70117C-page 3
dsPIC30F6011/6012/6013/6014

Pin Diagrams (Continued)

     80-Pin TQFP

                                     RG13     RG12       RG14        CN23/RA7  CN22/RA6  C2RX/RG0  C2TX/RG1  C1TX/RF1  C1RX/RF0  VDD  VSS  OC8/CN16/RD7  OC7/CN15/RD6  OC6/CN14/RD5  OC5/CN13/RD4  IC6/CN19/RD13        IC5/RD12       OC4/RD3        OC3/RD2        EMUD2/OC2/RD1

                                     80       79         78          77        76        75        74        73        72        71   70   69            68            67            66            65                   64             63             62             61

                 RG15  1                                                                                                                                                                                                                                             60             EMUC1/SOSCO/T1CK/CN0/RC14

T2CK/RC1               2                                                                                                                                                                                                                                             59             EMUD1/SOSCI/CN1/RC13

T3CK/RC2               3                                                                                                                                                                                                                                             58             EMUC2/OC1/RD0

T4CK/RC3               4                                                                                                                                                                                                                                             57             IC4/RD11

T5CK/RC4               5                                                                                                                                                                                                                                             56             IC3/RD10

SCK2/CN8/RG6           6                                                                                                                                                                                                                                             55             IC2/RD9

SDI2/CN9/RG7           7                                                                                                                                                                                                                                             54             IC1/RD8

SDO2/CN10/RG8          8                                                                                                                                                                                                                                             53             INT4/RA15

                 MCLR  9                                                                                                                                                                                                                                             52             INT3/RA14

SS2/CN11/RG9           10                                                                                                                                                                                                                                            51             VSS

                 VSS   11                                                                          dsPIC30F6013                                                                                                                                                      50             OSC2/CLKO/RC15

                 VDD   12                                                                                                                                                                                                                                            49             OSC1/CLKI

INT1/RA12              13                                                                                                                                                                                                                                            48             VDD

INT2/RA13              14                                                                                                                                                                                                                                            47             SCL/RG2

AN5/CN7/RB5            15                                                                                                                                                                                                                                            46             SDA/RG3

AN4/CN6/RB4            16                                                                                                                                                                                                                                            45             EMUC3/SCK1/INT0/RF6

AN3/CN5/RB3            17                                                                                                                                                                                                                                            44             SDI1/RF7

AN2/SS1/LVDIN/CN4/RB2  18                                                                                                                                                                                                                                            43             EMUD3/SDO1/RF8

PGC/EMUC/AN1/CN3/RB1   19                                                                                                                                                                                                                                            42             U1RX/RF2

PGD/EMUD/AN0/CN2/RB0   20                                                                                                                                                                                                                                            41             U1TX/RF3

                       21            22       23         24          25        26        27        28        29         30            31   32            33            34            35            36                   37             38             39             40

                       AN6/OCFA/RB6  AN7/RB7  VREF-/RA9  VREF+/RA10  AVDD      AVSS      AN8/RB8   AN9/RB9   AN10/RB10     AN11/RB11  VSS  VDD           AN12/RB12     AN13/RB13     AN14/RB14     AN15/OCFB/CN12/RB15  IC7/CN20/RD14  IC8/CN21/RD15  U2RX/CN17/RF4  U2TX/CN18/RF5

  Note: Pinout subject to change.
Note: For descriptions of individual pins, see Section 1.0.

DS70117C-page 4                                                                                              Preliminary                                                                                                                                                             2004 Microchip Technology Inc.
                     dsPIC30F6011/6012/6013/6014

Pin Diagrams (Continued)

        80-Pin TQFP

                                     CSDO/RG13  CSDI/RG12  CSCK/RG14   CN23/RA7  CN22/RA6  C2RX/RG0  C2TX/RG1  C1TX/RF1  C1RX/RF0  VDD  VSS  OC8/CN16/RD7  OC7/CN15/RD6  OC6/CN14/RD5  OC5/CN13/RD4  IC6/CN19/RD13        IC5/RD12       OC4/RD3        OC3/RD2        EMUD2/OC2/RD1

                                     80         79         78          77        76        75        74        73        72        71   70   69            68            67            66            65                   64             63             62             61

COFS/RG15              1                                                                                                                                                                                                                                               60             EMUC1/SOSCO/T1CK/CN0/RC14

T2CK/RC1               2                                                                                                                                                                                                                                               59             EMUD1/SOSCI/CN1/RC13

T3CK/RC2               3                                                                                                                                                                                                                                               58             EMUC2/OC1/RD0

T4CK/RC3               4                                                                                                                                                                                                                                               57             IC4/RD11

T5CK/RC4               5                                                                                                                                                                                                                                               56             IC3/RD10

SCK2/CN8/RG6           6                                                                                                                                                                                                                                               55             IC2/RD9

SDI2/CN9/RG7           7                                                                                                                                                                                                                                               54             IC1/RD8

SDO2/CN10/RG8          8                                                                                                                                                                                                                                               53             INT4/RA15

MCLR                   9                                                                                                                                                                                                                                               52             INT3/RA14

SS2/CN11/RG9           10                                                                            dsPIC30F6014                                                                                                                                                      51             VSS

VSS                    11                                                                                                                                                                                                                                              50             OSC2/CLKO/RC15

VDD                    12                                                                                                                                                                                                                                              49             OSC1/CLKI

INT1/RA12              13                                                                                                                                                                                                                                              48             VDD

INT2/RA13              14                                                                                                                                                                                                                                              47             SCL/RG2

AN5/CN7/RB5            15                                                                                                                                                                                                                                              46             SDA/RG3

AN4/CN6/RB4            16                                                                                                                                                                                                                                              45             EMUC3/SCK1/INT0/RF6

AN3/CN5/RB3            17                                                                                                                                                                                                                                              44             SDI1/RF7

AN2/SS1/LVDIN/CN4/RB2  18                                                                                                                                                                                                                                              43             EMUD3/SDO1/RF8

PGC/EMUC/AN1/CN3/RB1   19                                                                                                                                                                                                                                              42             U1RX/RF2

PGD/EMUD/AN0/CN2/RB0   20                                                                                                                                                                                                                                              41             U1TX/RF3

                       21            22         23         24          25        26        27        28        29         30            31   32            33            34            35            36                   37             38             39             40

                       AN6/OCFA/RB6  AN7/RB7    VREF-/RA9  VREF+/RA10  AVDD      AVSS      AN8/RB8   AN9/RB9   AN10/RB10     AN11/RB11  VSS  VDD           AN12/RB12     AN13/RB13     AN14/RB14     AN15/OCFB/CN12/RB15  IC7/CN20/RD14  IC8/CN21/RD15  U2RX/CN17/RF4  U2TX/CN18/RF5

     Note: Pinout subject to change.
Note: For descriptions of individual pins, see Section 1.0.

2004 Microchip Technology Inc.                                                                                Preliminary                                                                                                                                                                       DS70117C-page 5
dsPIC30F6011/6012/6013/6014

Table of Contents

1.0 Device Overview .......................................................................................................................................................................... 7
2.0 CPU Architecture Overview........................................................................................................................................................ 13
3.0 Memory Organization ................................................................................................................................................................. 23
4.0 Address Generator Units ............................................................................................................................................................ 37
5.0 Interrupts .................................................................................................................................................................................... 43
6.0 Flash Program Memory .............................................................................................................................................................. 49
7.0 Data EEPROM Memory ............................................................................................................................................................. 55
8.0 I/O Ports ..................................................................................................................................................................................... 61
9.0 Timer1 Module ........................................................................................................................................................................... 67
10.0 Timer2/3 Module ........................................................................................................................................................................ 71
11.0 Timer4/5 Module ........................................................................................................................................................................ 77
12.0 Input Capture Module ................................................................................................................................................................. 81
13.0 Output Compare Module ............................................................................................................................................................ 85
14.0 SPI Module ................................................................................................................................................................................. 89
15.0 I2C Module ................................................................................................................................................................................. 93
16.0 Universal Asynchronous Receiver Transmitter (UART) Module .............................................................................................. 101
17.0 CAN Module ............................................................................................................................................................................. 109
18.0 Data Converter Interface (DCI) Module.................................................................................................................................... 121
19.0 12-bit Analog-to-Digital Converter (A/D) Module ...................................................................................................................... 131
20.0 System Integration ................................................................................................................................................................... 139
21.0 Instruction Set Summary .......................................................................................................................................................... 153
22.0 Development Support............................................................................................................................................................... 161
23.0 Electrical Characteristics .......................................................................................................................................................... 167
24.0 Packaging Information.............................................................................................................................................................. 207
Index .................................................................................................................................................................................................. 211
On-Line Support................................................................................................................................................................................. 217
Systems Information and Upgrade Hot Line ...................................................................................................................................... 217
Reader Response .............................................................................................................................................................................. 218
Product Identification System............................................................................................................................................................. 219

                                    TO OUR VALUED CUSTOMERS

  It is our intention to provide our valued customers with the best documentation possible to ensure successful use of your Microchip
  products. To this end, we will continue to improve our publications to better suit your needs. Our publications will be refined and
  enhanced as new volumes and updates are introduced.
  If you have any questions or comments regarding this publication, please contact the Marketing Communications Department via
  E-mail at docerrors@mail.microchip.com or fax the Reader Response Form in the back of this data sheet to (480) 792-4150.
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DS70117C-page 6  Preliminary   2004 Microchip Technology Inc.
                     dsPIC30F6011/6012/6013/6014

1.0 DEVICE OVERVIEW

This document contains specific information for the
dsPIC30F6011/6012/6013/6014 Digital Signal Control-
ler (DSC) devices. The dsPIC30F devices contain
extensive Digital Signal Processor (DSP) functionality
within a high performance 16-bit microcontroller (MCU)
architecture. Figure 1-1 and Figure 1-2 show device
block diagrams for dsPIC30F6011/6012 and
dsPIC30F6013/6014 respectively.

2004 Microchip Technology Inc.  Preliminary  DS70117C-page 7
dsPIC30F6011/6012/6013/6014

FIGURE 1-1:             dsPIC30F6011/6012 BLOCK DIAGRAM

                                          Y Data Bus

                                                                                  X Data Bus

                                                                  16         16 16             16

Interrupt                  PSV & Table                               Data Latch Data Latch
Controller
                            Data Access   8               16           Y Data        X Data
                  24    24 Control Block                                 RAM           RAM
                                                                      (4 Kbytes)    (4 Kbytes)
Address Latch                                                                        Address 16            PGD/EMUD/AN0/CN2/RB0
Program Memory                                                         Address                             PGC/EMUC/AN1/CN3/RB1
                                                                                      Latch                AN2/SS1/LVDIN/CN4/RB2
  (144 Kbytes)                                                          Latch                              AN3/CN5/RB3
Data EEPROM                                                                                               AN4/CN6/RB4
                                                                             16 16             16          AN5/CN7/RB5
    (4 Kbytes)                                                                                             AN6/OCFA/RB6
   Data Latch           24                                            Y AGU       X RAGU                   AN7/RB7
                                                                                  X WAGU                   AN8/RB8
                                          PCU PCH PCL                                                      AN9/RB9
                                                                                                           AN10/RB10
                                          Program Counter                                                  AN11/RB11
                                                                                                           AN12/RB12
                                           Stack    Loop                                                   AN13/RB13
                                          Control  Control                                                 AN14/RB14
                                                   Logic                                                   AN15/OCFB/CN12/RB15
                                           Logic
                                                                                                           T2CK/RC1
                                                                            Effective Address              T3CK/RC2
                                   16                                                                      EMUD1/SOSCI/CN1/RC13
                                                                                                           EMUC1/SOSCO/T1CK/CN0/RC14
                                          ROM Latch                          16                            OSC2/CLKO/RC15

                            24                                                                     PORTB   EMUC2/OC1/RD0
                                                                                                   PORTC   EMUD2/OC2/RD1
                        16                         IR                                       16             OC3/RD2
                                                          Decode             16 x 16                PORTD  OC4/RD3
                                                                          W Reg Array                      OC5/CN13/RD4
                      Instruction                                                                          OC6/CN14/RD5
                      Decode &                                        16 16                                OC7/CN15/RD6
                       Control                                                                             OC8/CN16/RD7
                                           Power-up            DSP                  Divide                 IC1/RD8
Control Signals                               Timer           Engine                Unit                   IC2/RD9
         to Various Blocks                                                                                 IC3/RD10
                                            Oscillator                                                     IC4/RD11
OSC1/CLKI               Timing            Start-up Timer
                      Generation                                                                           C1RX/RF0
                                           POR/BOR                                                         C1TX/RF1
                                              Reset                          ALU<16>                       U1RX/RF2
                                                                                                           U1TX/RF3
                         MCLR              Watchdog           16                    16                     U2RX/CN17/RF4
                                              Timer                                                        U2TX/CN18/RF5
                       VDD, VSS                                                                            EMUC3/SCK1/INT0/RF6
                      AVDD, AVSS          Low Voltage                                                      SDI1/RF7
                                              Detect                                                       EMUD3/SDO1/RF8

                 CAN1,      12-bit ADC              Input          Output               I2C                C2RX/RG0
                 CAN2                              Capture        Compare                                  C2TX/RG1
                                                                                                           SCL/RG2
                                                   Module         Module                                   SDA/RG3
                                                                                                           SCK2/CN8/RG6
                                  Timers           DCI                SPI1,         UART1,                 SDI2/CN9/RG7
                                                                      SPI2          UART2                  SDO2/CN10/RG8
                                                                                                           SS2/CN11/RG9
                                                                                                   PORTF   CSDI/RG12
                                                                                                           CSDO/RG13
                                                                                                           CSCK/RG14
                                                                                                           COFS/RG15

                                                                                                   PORTG

DS70117C-page 8                                                   Preliminary                               2004 Microchip Technology Inc.
                                              dsPIC30F6011/6012/6013/6014

FIGURE 1-2:           dsPIC30F6013/6014 BLOCK DIAGRAM

                                           Y Data Bus                                                     CN22/RA6
                                                                                                          CN23/RA7
                                                                               X Data Bus                 VREF-/RA9
                                                                                                          VREF+/RA10
                                                               16         16 16                16         INT1/RA12
                                                                                                          INT2/RA13
Interrupt                PSV & Table                              Data Latch     Data Latch              INT3/RA14
Controller                                                                                                INT4/RA15
                          Data Access      8               16        Y Data         X Data
                  24  24 Control Block                                RAM            RAM                  PGD/EMUD/AN0/CN2/RB0
                                                                   (4 Kbytes)     (4 Kbytes)              PGC/EMUC/AN1/CN3/RB1
Address Latch                                                                      Address 16      PORTA  AN2/SS1/LVDIN/CN4/RB2
Program Memory                                                      Address                               AN3/CN5/RB3
                                                                      Latch         Latch                 AN4/CN6/RB4
  (144 Kbytes)                                                                                            AN5/CN7/RB5
Data EEPROM                                                               16 16               16         AN6/OCFA/RB6
                                                                                                          AN7/RB7
    (4 Kbytes)        24                                           Y AGU       X RAGU                     AN8/RB8
   Data Latch                                                                  X WAGU                     AN9/RB9
                                           PCU PCH PCL                                                    AN10/RB10
                                                                                                          AN11/RB11
                                           Program Counter                                                AN12/RB12
                                                                                                          AN13/RB13
                                    Stack      Loop                                                       AN14/RB14
                                   Control    Control                                                     AN15/OCFB/CN12/RB15
                                              Logic
                                    Logic                                                                 T2CK/RC1
                                                                                                          T3CK/RC2
                                                                            Effective Address             T4CK/RC3
                                   16                                                                     T5CK/RC4
                                                                                                          EMUD1/SOSCI/CN1/RC13
                                           ROM Latch                        16                            EMUC1/SOSCO/T1CK/CN0/RC14
                                                                                                          OSC2/CLKO/RC15
                          24                                                                       PORTB
                                                                                                   PORTC  EMUC2/OC1/RD0
                      16                      IR                                             16           EMUD2/OC2/RD1
                                                     Decode                   16 x 16              PORTD  OC3/RD2
                                                                           W Reg Array                    OC4/RD3
                      Instruction                                                                         OC5/CN13/RD4
                      Decode &                                         16 16                              OC6/CN14/RD5
                       Control                                                                            OC7/CN15/RD6
                                            Power-up            DSP               Divide                  OC8/CN16/RD7
Control Signals                                Timer           Engine              Unit                   IC1/RD8
         to Various Blocks                                                                                IC2/RD9
                                             Oscillator                                                   IC3/RD10
OSC1/CLKI               Timing             Start-up Timer                                                 IC4/RD11
                      Generation                                                                          IC5/RD12
                                            POR/BOR                                                       IC6/CN19/RD13
                                               Reset                        ALU<16>                       IC7/CN20/RD14
                                                                                                          IC8/CN21/RD15
                         MCLR               Watchdog           16                16
                                               Timer                                                      C1RX/RF0
                       VDD, VSS                                                                           C1TX/RF1
                      AVDD, AVSS           Low Voltage                                                    U1RX/RF2
                                               Detect                                                     U1TX/RF3
                                                                                                          U2RX/CN17/RF4
             CAN1,        12-bit ADC            Input               Output           I2C                  U2TX/CN18/RF5
             CAN2                             Capture              Compare                                EMUC3/SCK1/INT0/RF6
                                                                                                          SDI1/RF7
                                              Module               Module                                 EMUD3/SDO1/RF8

                                   Timers     DCI                  SPI1,          UART1,                  C2RX/RG0
                                                                   SPI2           UART2                   C2TX/RG1
                                                                                                          SCL/RG2
                                                                                                   PORTF  SDA/RG3
                                                                                                          SCK2/CN8/RG6
                                                                                                          SDI2/CN9/RG7
                                                                                                          SDO2/CN10/RG8
                                                                                                          SS2/CN11/RG9
                                                                                                          CSDI/RG12
                                                                                                          CSDO/RG13
                                                                                                          CSCK/RG14
                                                                                                          COFS/RG15

                                                                                                   PORTG

2004 Microchip Technology Inc.                                    Preliminary                            DS70117C-page 9
dsPIC30F6011/6012/6013/6014

Table 1-1 provides a brief description of device I/O
pinouts and the functions that may be multiplexed to a
port pin. Multiple functions may exist on one port pin.
When multiplexing occurs, the peripheral module's
functional requirements may force an override of the
data direction of the port pin.

TABLE 1-1: PINOUT I/O DESCRIPTIONS

         Pin Name           Pin  Buffer                                               Description
                           Type   Type

AN0-AN15                   I     Analog                  Analog input channels.

                                                         AN0 and AN1 are also used for device programming data and

                                                         clock inputs, respectively.

AVDD                       P     P                       Positive supply for analog module.
AVSS
CLKI                       P     P                       Ground reference for analog module.

CLKO                       I     ST/CMOS External clock source input. Always associated with OSC1 pin

CN0-CN23                                                 function.

COFS                       O     --                      Oscillator crystal output. Connects to crystal or resonator in
CSCK
CSDI                                                     Crystal Oscillator mode. Optionally functions as CLKO in RC
CSDO
C1RX                                                     and EC modes. Always associated with OSC2 pin
C1TX
C2RX                                                     function.
C2TX
EMUD                       I     ST                      Input change notification inputs.
EMUC
EMUD1                                                    Can be software programmed for internal weak pull-ups on all

EMUC1                                                    inputs.
EMUD2
EMUC2                      I/O   ST                      Data Converter Interface frame synchronization pin.
EMUD3
                           I/O   ST                      Data Converter Interface serial clock input/output pin.
EMUC3
                           I     ST                      Data Converter Interface serial data input pin.

                           O     --                      Data Converter Interface serial data output pin.

                           I     ST                      CAN1 bus receive pin.

                           O     --                      CAN1 bus transmit pin.

                           I     ST                      CAN2 bus receive pin.

                           O     --                      CAN2 bus transmit pin

                           I/O   ST                      ICD Primary Communication Channel data input/output pin.

                           I/O   ST                      ICD Primary Communication Channel clock input/output pin.

                           I/O   ST                      ICD Secondary Communication Channel data

                                                         input/output pin.

                           I/O   ST                      ICD Secondary Communication Channel clock input/output pin.

                           I/O   ST                      ICD Tertiary Communication Channel data input/output pin.

                           I/O   ST                      ICD Tertiary Communication Channel clock input/output pin.

                           I/O   ST                      ICD Quaternary Communication Channel data

                                                         input/output pin.

                           I/O   ST                      ICD Quaternary Communication Channel clock input/output pin.

IC1-IC8                    I     ST                      Capture inputs 1 through 8.

INT0                       I     ST                      External interrupt 0.
INT1
INT2                       I     ST                      External interrupt 1.
INT3
INT4                       I     ST                      External interrupt 2.

                           I     ST                      External interrupt 3.

                           I     ST                      External interrupt 4.

LVDIN                      I     Analog                  Low Voltage Detect Reference Voltage input pin.

MCLR                       I/P   ST                      Master Clear (Reset) input or programming voltage input. This

                                                         pin is an active low Reset to the device.

OCFA                       I     ST                      Compare Fault A input (for Compare channels 1, 2, 3 and 4).
OCFB
OC1-OC8                    I     ST                      Compare Fault B input (for Compare channels 5, 6, 7 and 8).

                           O     --                      Compare outputs 1 through 8.

Legend: CMOS = CMOS compatible input or output                      Analog = Analog input

          ST = Schmitt Trigger input with CMOS levels               O       = Output

          I       = Input                                           P       = Power

DS70117C-page 10                     Preliminary                                        2004 Microchip Technology Inc.
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TABLE 1-1: PINOUT I/O DESCRIPTIONS (CONTINUED)

         Pin Name                 Pin  Buffer                     Description
                                 Type   Type

OSC1                             I     ST/CMOS Oscillator crystal input. ST buffer when configured in RC mode;

OSC2                                             CMOS otherwise.

PGD                              I/O   --        Oscillator crystal output. Connects to crystal or resonator in
PGC
RA6-RA7                                          Crystal Oscillator mode. Optionally functions as CLKO in RC
RA9-RA10
RA12-RA15                                        and EC modes.
RB0-RB15
RC1-RC4                          I/O   ST        In-Circuit Serial Programming data input/output pin.
RC13-RC15
                                 I     ST        In-Circuit Serial Programming clock input pin.

                                 I/O   ST        PORTA is a bidirectional I/O port.

                                 I/O   ST

                                 I/O   ST

                                 I/O   ST        PORTB is a bidirectional I/O port.

                                 I/O   ST        PORTC is a bidirectional I/O port.

                                 I/O   ST

RD0-RD15                         I/O   ST        PORTD is a bidirectional I/O port.

RF0-RF8                          I/O   ST        PORTF is a bidirectional I/O port.

RG0-RG3                          I/O   ST        PORTG is a bidirectional I/O port.
RG6-RG9
RG12-RG15                        I/O   ST

SCK1                             I/O   ST
SDI1
SDO1                             I/O   ST        Synchronous serial clock input/output for SPI1.
SS1
SCK2                             I     ST        SPI1 Data In.
SDI2
SDO2                             O     --        SPI1 Data Out.
SS2
                                 I     ST        SPI1 Slave Synchronization.
SCL
SDA                              I/O   ST        Synchronous serial clock input/output for SPI2.

SOSCO                            I     ST        SPI2 Data In.
SOSCI
                                 O     --        SPI2 Data Out.

                                 I     ST        SPI2 Slave Synchronization.

                                 I/O   ST        Synchronous serial clock input/output for I2C.

                                 I/O   ST        Synchronous serial data input/output for I2C.

                                 O     --        32 kHz low power oscillator crystal output.

                                 I     ST/CMOS 32 kHz low power oscillator crystal input. ST buffer when config-

                                                 ured in RC mode; CMOS otherwise.

T1CK                             I     ST        Timer1 external clock input.
T2CK
T3CK                             I     ST        Timer2 external clock input.
T4CK
T5CK                             I     ST        Timer3 external clock input.

U1RX                             I     ST        Timer4 external clock input.
U1TX
U1ARX                            I     ST        Timer5 external clock input.
U1ATX
U2RX                             I     ST        UART1 Receive.
U2TX
                                 O     --        UART1 Transmit.
VDD
                                 I     ST        UART1 Alternate Receive.
VSS
                                 O     --        UART1 Alternate Transmit.
VREF+
                                 I     ST        UART2 Receive.
VREF-
                                 O     --        UART2 Transmit.
Legend:
                                 P     --        Positive supply for logic and I/O pins.

                                 P     --        Ground reference for logic and I/O pins.

                                 I     Analog    Analog Voltage Reference (High) input.

                                 I     Analog    Analog Voltage Reference (Low) input.

         CMOS = CMOS compatible input or output       Analog = Analog input

         ST = Schmitt Trigger input with CMOS levels  O           = Output

         I  = Input                                   P           = Power

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NOTES:

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2.0 CPU ARCHITECTURE                                       Overhead-free circular buffers (modulo addressing) are
         OVERVIEW                                          supported in both X and Y address spaces. This is pri-
                                                           marily intended to remove the loop overhead for DSP
2.1 Core Overview                                          algorithms.

This section contains a brief overview of the CPU          The X AGU also supports bit-reversed addressing on
architecture of the dsPIC30F. For additional hard-         destination effective addresses to greatly simplify input
ware and programming information, please refer to          or output data reordering for radix-2 FFT algorithms.
the dsPIC30F Family Reference Manual and                   Refer to Section 4.0 for details on modulo and
the dsPIC30F Programmer's Reference Manual                 bit-reversed addressing.
respectively.
                                                           The core supports Inherent (no operand), Relative,
The core has a 24-bit instruction word. The Program        Literal, Memory Direct, Register Direct, Register
Counter (PC) is 23-bits wide with the Least Significant    Indirect, Register Offset and Literal Offset Addressing
(LS) bit always clear (refer to Section 3.1), and the      modes. Instructions are associated with predefined
Most Significant (MS) bit is ignored during normal         Addressing modes, depending upon their functional
program execution, except for certain specialized          requirements.
instructions. Thus, the PC can address up to 4M
instruction words of user program space. An instruction    For most instructions, the core is capable of executing
pre-fetch mechanism is used to help maintain through-      a data (or program data) memory read, a working reg-
put. Program loop constructs, free from loop count         ister (data) read, a data memory write and a program
management overhead, are supported using the DO            (instruction) memory read per instruction cycle. As a
and REPEAT instructions, both of which are interrupt-      result, 3-operand instructions are supported, allowing
ible at any point.                                         C = A+B operations to be executed in a single cycle.

The working register array consists of 16 x 16-bit regis-  A DSP engine has been included to significantly
ters, each of which can act as data, address or offset     enhance the core arithmetic capability and throughput.
registers. One working register (W15) operates as a        It features a high speed 17-bit by 17-bit multiplier, a
software stack pointer for interrupts and calls.           40-bit ALU, two 40-bit saturating accumulators and a
                                                           40-bit bidirectional barrel shifter. Data in the accumula-
The data space is 64 Kbytes (32K words) and is split       tor or any working register can be shifted up to 15 bits
into two blocks, referred to as X and Y data memory.       right, or 16 bits left in a single cycle. The DSP instruc-
Each block has its own independent Address Genera-         tions operate seamlessly with all other instructions and
tion Unit (AGU). Most instructions operate solely          have been designed for optimal real-time performance.
through the X memory, AGU, which provides the              The MAC class of instructions can concurrently fetch
appearance of a single unified data space. The             two data operands from memory while multiplying two
Multiply-Accumulate (MAC) class of dual source DSP         W registers. To enable this concurrent fetching of data
instructions operate through both the X and Y AGUs,        operands, the data space has been split for these
splitting the data address space into two parts (see       instructions and linear for all others. This has been
Section 3.2). The X and Y data space boundary is           achieved in a transparent and flexible manner, by ded-
device specific and cannot be altered by the user. Each    icating certain working registers to each address space
data word consists of 2 bytes, and most instructions       for the MAC class of instructions.
can address data either as words or bytes.
                                                           The core does not support a multi-stage instruction
There are two methods of accessing data stored in          pipeline. However, a single stage instruction pre-fetch
program memory:                                            mechanism is used, which accesses and partially
                                                           decodes instructions a cycle ahead of execution, in
The upper 32 Kbytes of data space memory can             order to maximize available execution time. Most
   be mapped into the lower half (user space) of pro-      instructions execute in a single cycle with certain
   gram space at any 16K program word boundary,            exceptions.
   defined by the 8-bit Program Space Visibility Page
   (PSVPAG) register. This lets any instruction            The core features a vectored exception processing
   access program space as if it were data space,          structure for traps and interrupts, with 62 independent
   with a limitation that the access requires an addi-     vectors. The exceptions consist of up to 8 traps (of
   tional cycle. Moreover, only the lower 16 bits of       which 4 are reserved) and 54 interrupts. Each interrupt
   each instruction word can be accessed using this        is prioritized based on a user assigned priority between
   method.                                                 1 and 7 (1 being the lowest priority and 7 being the
                                                           highest), in conjunction with a predetermined `natural
Linear indirect access of 32K word pages within          order'. Traps have fixed priorities ranging from 8 to 15.
   program space is also possible using any working
   register, via table read and write instructions.
   Table read and write instructions can be used to
   access all 24 bits of an instruction word.

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2.2 Programmer's Model                                       2.2.1 SOFTWARE STACK POINTER/
                                                                           FRAME POINTER
The programmer's model is shown in Figure 2-1 and
consists of 16 x 16-bit working registers (W0 through        The dsPIC devices contain a software stack. W15 is
W15), 2 x 40-bit accumulators (AccA and AccB),               the dedicated software Stack Pointer (SP), and will be
STATUS register (SR), Data Table Page register               automatically modified by exception processing and
(TBLPAG), Program Space Visibility Page register             subroutine calls and returns. However, W15 can be ref-
(PSVPAG), DO and REPEAT registers (DOSTART,                  erenced by any instruction in the same manner as all
DOEND, DCOUNT and RCOUNT) and Program                        other W registers. This simplifies the reading, writing
Counter (PC). The working registers can act as data,         and manipulation of the stack pointer (e.g., creating
address or offset registers. All registers are memory        stack frames).
mapped. W0 acts as the W register for file register
addressing.                                                     Note: In order to protect against misaligned
                                                                            stack accesses, W15<0> is always clear.
Some of these registers have a shadow register asso-
ciated with each of them, as shown in Figure 2-1. The        W15 is initialized to 0x0800 during a Reset. The user
shadow register is used as a temporary holding register      may reprogram the SP during initialization to any
and can transfer its contents to or from its host register   location within data space.
upon the occurrence of an event. None of the shadow
registers are accessible directly. The following rules       W14 has been dedicated as a stack frame pointer as
apply for transfer of registers into and out of shadows.     defined by the LNK and ULNK instructions. However,
                                                             W14 can be referenced by any instruction in the same
PUSH.S and POP.S                                           manner as all other W registers.
   W0, W1, W2, W3, SR (DC, N, OV, Z and C bits
   only) are transferred.                                    2.2.2 STATUS REGISTER

DO instruction                                             The dsPIC core has a 16-bit STATUS register (SR), the
   DOSTART, DOEND, DCOUNT shadows are                        LS Byte of which is referred to as the SR Low byte
   pushed on loop start, and popped on loop end.             (SRL) and the MS Byte as the SR High byte (SRH).
                                                             See Figure 2-1 for SR layout.
When a byte operation is performed on a working reg-
ister, only the Least Significant Byte of the target regis-  SRL contains all the MCU ALU operation status flags
ter is affected. However, a benefit of memory mapped         (including the Z bit), as well as the CPU Interrupt Prior-
working registers is that both the Least and Most Sig-       ity Level status bits, IPL<2:0> and the Repeat Active
nificant Bytes can be manipulated through byte wide          status bit, RA. During exception processing, SRL is
data memory space accesses.                                  concatenated with the MS Byte of the PC to form a
                                                             complete word value which is then stacked.

                                                             The upper byte of the STATUS register contains the
                                                             DSP Adder/Subtracter status bits, the DO Loop Active
                                                             bit (DA) and the Digit Carry (DC) status bit.

                                                             2.2.3 PROGRAM COUNTER

                                                             The program counter is 23-bits wide; bit 0 is always
                                                             clear. Therefore, the PC can address up to 4M
                                                             instruction words.

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                                         dsPIC30F6011/6012/6013/6014

FIGURE 2-1:   PROGRAMMER'S MODEL

                                         D15                               D0

                                                     W0/WREG                                                     PUSH.S Shadow
                                                                                                                 DO Shadow
                                                             W1                                             Legend

                                                             W2                        Working Registers

                                                             W3

                                                             W4

                          DSP Operand                        W5
                          Registers
                                                             W6
                          DSP Address                        W7
                          Registers
                                                             W8

                                                             W9

                                                             W10

                                                             W11

                                                     W12/DSP Offset

                                                     W13/DSP Write Back

                                                     W14/Frame Pointer
                                                      W15/Stack Pointer

                                                     SPLIM                       Stack Pointer Limit Register

                                   AD39  AD31                                    AD15                     AD0
                          AccA
DSP                       AccB
Accumulators

   PC22                                                                    PC0
                                                                              0
                                                                                 Program Counter

7                         0

             TBALBPPAAGG            Data Table Page Address

   7                             0

             PSVPAG                      Program Space Visibility Page Address

                                                     15                         0
                                                                  RCOUNT                 REPEAT Loop Counter

                                                     15                         0
                                                                  DCOUNT                 DO Loop Counter

   22                                                                           0
                                            DOSTART                                     DO Loop Start Address

   22                                                                                   DO Loop End Address
                                             DOEND

                                                     15                         0
                                                                   CORCON                Core Configuration Register

OA OB SA SB OAB SAB DA DC IPL2 IPL1 IPL0 RA N OV Z                                     C  Status Register

              SRH                                                 SRL

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2.3 Divide Support                                           The divide instructions must be executed within a
                                                             REPEAT loop. Any other form of execution (e.g., a
The dsPIC devices feature a 16/16-bit signed fractional      series of discrete divide instructions) will not function
divide operation, as well as 32/16-bit and 16/16-bit         correctly because the instruction flow depends on
signed and unsigned integer divide operations, in the        RCOUNT. The divide instruction does not automatically
form of single instruction iterative divides. The following  set up the RCOUNT value and it must, therefore, be
instructions and data sizes are supported:                   explicitly and correctly specified in the REPEAT instruc-
                                                             tion as shown in Table 2-1 (REPEAT will execute the tar-
1. DIVF - 16/16 signed fractional divide                     get instruction {operand value+1} times). The REPEAT
2. DIV.sd - 32/16 signed divide                              loop count must be setup for 18 iterations of the DIV/
3. DIV.ud - 32/16 unsigned divide                            DIVF instruction. Thus, a complete divide operation
4. DIV.sw - 16/16 signed divide                              requires 19 cycles.
5. DIV.uw - 16/16 unsigned divide
                                                             Note:     The divide flow is interruptible. However,
The 16/16 divides are similar to the 32/16 (same number                the user needs to save the context as
of iterations), but the dividend is either zero-extended or            appropriate.
sign-extended during the first iteration.

TABLE 2-1: DIVIDE INSTRUCTIONS

Instruction                                                  Function

DIVF              Signed fractional divide: Wm/Wn  W0; Rem  W1

DIV.sd            Signed divide: (Wm+1:Wm)/Wn  W0; Rem  W1

DIV.sw or         Signed divide: Wm/Wn  W0; Rem  W1
DIV.s

DIV.ud            Unsigned divide: (Wm+1:Wm)/Wn  W0; Rem  W1

DIV.uw or         Unsigned divide: Wm/Wn  W0; Rem  W1
DIV.u

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2.4 DSP Engine                                            The DSP engine has various options selected through
                                                          various bits in the CPU Core Configuration register
The DSP engine consists of a high speed 17-bit x          (CORCON), as listed below:
17-bit multiplier, a barrel shifter and a 40-bit adder/
subtracter (with two target accumulators, round and       1. Fractional or integer DSP multiply (IF).
saturation logic).                                        2. Signed or unsigned DSP multiply (US).
                                                          3. Conventional or convergent rounding (RND).
The dsPIC30F is a single-cycle instruction flow archi-    4. Automatic saturation on/off for AccA (SATA).
tecture, threfore, concurrent operation of the DSP        5. Automatic saturation on/off for AccB (SATB).
engine with MCU instruction flow is not possible.         6. Automatic saturation on/off for writes to data
However, some MCU ALU and DSP engine resources
may be used concurrently by the same instruction (e.g.,         memory (SATDW).
ED, EDAC).                                                7. Accumulator Saturation mode selection

The DSP engine also has the capability to perform               (ACCSAT).
inherent accumulator-to-accumulator operations,
which require no additional data. These instructions are     Note: For CORCON layout, see Table 4-2.
ADD, SUB and NEG.
                                                          A block diagram of the DSP engine is shown in
                                                          Figure 2-2.

TABLE 2-2: DSP INSTRUCTIONS SUMMARY

Instruction                      Algebraic Operation      ACC WB?

CLR                              A=0                      Yes

ED                               A = (x y)2             No

EDAC                             A = A + (x y)2         No

MAC                              A = A + (x * y)          Yes

MAC                              A = A + x2               No

MOVSAC                           No change in A           Yes

MPY                              A=x*y                    No

MPY.N                            A=x*y                   No

MSC                              A=Ax*y                  Yes

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FIGURE 2-2:       DSP ENGINE BLOCK DIAGRAM

                                                                                 S
                                                                                 a
             40                     40-bit Accumulator A              40         t 16
                                                                          Round  u
                                    40-bit Accumulator B
                                                                          Logic r
                                                                                 a
                  Carry/Borrow Out                                               t
                                    Saturate
                                                                                 e

                  Carry/Borrow In   Adder

                                        Negate

                                    40        40            40

                                                          Barrel
                                                          Shifter 16

Y Data Bus                              40
                                                                                                                                     X Data Bus
                                    Sign-Extend

                                                            32                         16

                                                                      Zero Backfill

                                                        32
                                    33

                                           17-bit
                                    Multiplier/Scaler

                                    16        16

                                    To/From W Array

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2.4.1 MULTIPLIER                                                2.4.2.1  Adder/Subtracter, Overflow and
                                                                         Saturation
The 17 x 17-bit multiplier is capable of signed or
unsigned operation and can multiplex its output using a         The adder/subtracter is a 40-bit adder with an optional
scaler to support either 1.31 fractional (Q31) or 32-bit        zero input into one side and either true, or complement
integer results. Unsigned operands are zero-extended            data into the other input. In the case of addition, the
into the 17th bit of the multiplier input value. Signed         carry/borrow input is active high and the other input is
operands are sign-extended into the 17th bit of the mul-        true data (not complemented), whereas in the case of
tiplier input value. The output of the 17 x 17-bit multi-       subtraction, the carry/borrow input is active low and the
plier/scaler is a 33-bit value which is sign-extended to        other input is complemented. The adder/subtracter
40 bits. Integer data is inherently represented as a            generates overflow status bits SA/SB and OA/OB,
signed two's complement value, where the MSB is                 which are latched and reflected in the STATUS register:
defined as a sign bit. Generally speaking, the range of
an N-bit two's complement integer is -2N-1 to 2N-1 1.          Overflow from bit 39: this is a catastrophic
For a 16-bit integer, the data range is -32768 (0x8000)            overflow in which the sign of the accumulator is
to 32767 (0x7FFF) including `0'. For a 32-bit integer,             destroyed.
the data range is -2,147,483,648 (0x8000 0000) to
2,147,483,645 (0x7FFF FFFF).                                     Overflow into guard bits 32 through 39: this is a
                                                                   recoverable overflow. This bit is set whenever all
When the multiplier is configured for fractional multipli-         the guard bits bits are not identical to each other.
cation, the data is represented as a two's complement
fraction, where the MSB is defined as a sign bit and the        The adder has an additional saturation block which
radix point is implied to lie just after the sign bit (QX for-  controls accumulator data saturation, if selected. It
mat). The range of an N-bit two's complement fraction           uses the result of the adder, the overflow status bits
with this implied radix point is -1.0 to (1 21-N). For a      described above, and the SATA/B (CORCON<7:6>)
16-bit fraction, the Q15 data range is -1.0 (0x8000) to         and ACCSAT (CORCON<4>) mode control bits to
0.999969482 (0x7FFF) including `0' and has a preci-             determine when and to what value to saturate.
sion of 3.01518x10-5. In Fractional mode, the 16x16
multiply operation generates a 1.31 product which has           Six STATUS register bits have been provided to
a precision of 4.65661 x 10-10.                                 support saturation and overflow; they are:

The same multiplier is used to support the MCU multi-           1. OA:
ply instructions which include integer 16-bit signed,                 AccA overflowed into guard bits
unsigned and mixed sign multiplies.
                                                                2. OB:
The MUL instruction may be directed to use byte or                    AccB overflowed into guard bits
word sized operands. Byte operands will direct a 16-bit
result, and word operands will direct a 32-bit result to        3. SA:
the specified register(s) in the W array.                             AccA saturated (bit 31 overflow and saturation)
                                                                     or
2.4.2  DATA ACCUMULATORS AND                                          AccA overflowed into guard bits and saturated
       ADDER/SUBTRACTER                                               (bit 39 overflow and saturation)

The data accumulator consists of a 40-bit adder/                4. SB:
subtracter with automatic sign extension logic. It can                AccB saturated (bit 31 overflow and saturation)
select one of two accumulators (A or B) as its pre-                  or
accumulation source and post-accumulation destina-                    AccB overflowed into guard bits and saturated
tion. For the ADD and LAC instructions, the data to be                (bit 39 overflow and saturation)
accumulated or loaded can be optionally scaled via the
barrel shifter, prior to accumulation.                          5. OAB:
                                                                      Logical OR of OA and OB

                                                                6. SAB:
                                                                      Logical OR of SA and SB

                                                                The OA and OB bits are modified each time data
                                                                passes through the adder/subtracter. When set, they
                                                                indicate that the most recent operation has overflowed
                                                                into the accumulator guard bits (bits 32 through 39).
                                                                The OA and OB bits can also optionally generate an
                                                                arithmetic warning trap when set and the correspond-
                                                                ing overflow trap flag enable bit (OVATEN, OVBTEN) in
                                                                the INTCON1 register (refer to Section 5.0) is set. This
                                                                allows the user to take immediate action, for example,
                                                                to correct system gain.

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The SA and SB bits are modified each time data               2.4.2.2 Accumulator `Write Back'
passes through the adder/subtracter but can only be
cleared by the user. When set, they indicate that the        The MAC class of instructions (with the exception of
accumulator has overflowed its maximum range (bit 31         MPY, MPY.N, ED and EDAC) can optionally write a
for 32-bit saturation, or bit 39 for 40-bit saturation) and  rounded version of the high word (bits 31 through 16)
will be saturated (if saturation is enabled). When satu-     of the accumulator that is not targeted by the instruction
ration is not enabled, SA and SB default to bit 39 over-     into data space memory. The write is performed across
flow and thus indicate that a catastrophic overflow has      the X bus into combined X and Y address space. The
occurred. If the COVTE bit in the INTCON1 register is        following Addressing modes are supported:
set, SA and SB bits will generate an arithmetic warning
trap when saturation is disabled.                            1. W13, Register Direct:
                                                                   The rounded contents of the non-target
The overflow and saturation status bits can optionally             accumulator are written into W13 as a 1.15
be viewed in the STATUS register (SR) as the logical               fraction.
OR of OA and OB (in bit OAB) and the logical OR of SA
and SB (in bit SAB). This allows programmers to check        2. [W13]+=2, Register Indirect with Post-Increment:
one bit in the STATUS register to determine if either              The rounded contents of the non-target accumu-
accumulator has overflowed, or one bit to determine if             lator are written into the address pointed to by
either accumulator has saturated. This would be useful             W13 as a 1.15 fraction. W13 is then
for complex number arithmetic which typically uses                 incremented by 2 (for a word write).
both the accumulators.
                                                             2.4.2.3 Round Logic
The device supports three saturation and overflow
modes:                                                       The round logic is a combinational block which per-
                                                             forms a conventional (biased) or convergent (unbi-
1. Bit 39 Overflow and Saturation:                           ased) round function during an accumulator write
      When bit 39 overflow and saturation occurs, the        (store). The Round mode is determined by the state of
      saturation logic loads the maximally positive 9.31     the RND bit in the CORCON register. It generates a 16-
      (0x7FFFFFFFFF), or maximally negative 9.31             bit, 1.15 data value which is passed to the data space
      value (0x8000000000) into the target accumula-         write saturation logic. If rounding is not indicated by the
      tor. The SA or SB bit is set and remains set until     instruction, a truncated 1.15 data value is stored and
      cleared by the user. This is referred to as `super     the LS Word is simply discarded.
      saturation' and provides protection against erro-
      neous data, or unexpected algorithm problems           Conventional rounding takes bit 15 of the accumulator,
      (e.g., gain calculations).                             zero-extends it and adds it to the ACCxH word (bits 16
                                                             through 31 of the accumulator). If the ACCxL word
2. Bit 31 Overflow and Saturation:                           (bits 0 through 15 of the accumulator) is between
      When bit 31 overflow and saturation occurs, the        0x8000 and 0xFFFF (0x8000 included), ACCxH is
      saturation logic then loads the maximally posi-        incremented. If ACCxL is between 0x0000 and 0x7FFF,
      tive 1.31 value (0x007FFFFFFF), or maximally           ACCxH is left unchanged. A consequence of this
      negative 1.31 value (0x0080000000) into the            algorithm is that over a succession of random rounding
      target accumulator. The SA or SB bit is set and        operations, the value will tend to be biased slightly
      remains set until cleared by the user. When this       positive.
      Saturation mode is in effect, the guard bits are
      not used (so the OA, OB or OAB bits are never          Convergent (or unbiased) rounding operates in the
      set).                                                  same manner as conventional rounding, except when
                                                             ACCxL equals 0x8000. If this is the case, the LS bit
3. Bit 39 Catastrophic Overflow:                             (bit 16 of the accumulator) of ACCxH is examined. If it
      The bit 39 overflow status bit from the adder is       is `1', ACCxH is incremented. If it is `0', ACCxH is not
      used to set the SA or SB bit which remain set          modified. Assuming that bit 16 is effectively random in
      until cleared by the user. No saturation operation     nature, this scheme will remove any rounding bias that
      is performed and the accumulator is allowed to         may accumulate.
      overflow (destroying its sign). If the COVTE bit in
      the INTCON1 register is set, a catastrophic            The SAC and SAC.R instructions store either a trun-
      overflow can initiate a trap exception.                cated (SAC) or rounded (SAC.R) version of the contents
                                                             of the target accumulator to data memory via the X bus
                                                             (subject to data saturation, see Section 2.4.2.4). Note
                                                             that for the MAC class of instructions, the accumulator
                                                             write back operation will function in the same manner,
                                                             addressing combined MCU (X and Y) data space
                                                             though the X bus. For this class of instructions, the data
                                                             is always subject to rounding.

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2.4.2.4 Data Space Write Saturation                         2.4.3 BARREL SHIFTER

In addition to adder/subtracter saturation, writes to data  The barrel shifter is capable of performing up to 16-bit
space may also be saturated but without affecting the       arithmetic or logic right shifts, or up to 16-bit left shifts
contents of the source accumulator. The data space          in a single cycle. The source can be either of the two
write saturation logic block accepts a 16-bit, 1.15 frac-   DSP accumulators, or the X bus (to support multi-bit
tional value from the round logic block as its input,       shifts of register or memory data).
together with overflow status from the original source
(accumulator) and the 16-bit round adder. These are         The shifter requires a signed binary value to determine
combined and used to select the appropriate 1.15            both the magnitude (number of bits) and direction of the
fractional value as output to write to data space           shift operation. A positive value will shift the operand
memory.                                                     right. A negative value will shift the operand left. A
                                                            value of `0' will not modify the operand.
If the SATDW bit in the CORCON register is set, data
(after rounding or truncation) is tested for overflow and   The barrel shifter is 40-bits wide, thereby obtaining a
adjusted accordingly, For input data greater than           40-bit result for DSP shift operations and a 16-bit result
0x007FFF, data written to memory is forced to the max-      for MCU shift operations. Data from the X bus is pre-
imum positive 1.15 value, 0x7FFF. For input data less       sented to the barrel shifter between bit positions 16 to
than 0xFF8000, data written to memory is forced to the      31 for right shifts, and bit positions 0 to 16 for left shifts.
maximum negative 1.15 value, 0x8000. The MS bit of
the source (bit 39) is used to determine the sign of the
operand being tested.

If the SATDW bit in the CORCON register is not set, the
input data is always passed through unmodified under
all conditions.

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NOTES:

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3.0 MEMORY ORGANIZATION                                  User program space access is restricted to the lower
                                                         4M instruction word address range (0x000000 to
3.1 Program Address Space                                0x7FFFFE) for all accesses other than TBLRD/TBLWT,
                                                         which use TBLPAG<7> to determine user or configura-
The program address space is 4M instruction words. It    tion space access. In Table 3-1, Program Space
is addressable by a 24-bit value from either the 23-bit  Address Construction, bit 23 allows access to the
PC, table instruction Effective Address (EA), or data    Device ID, the User ID and the configuration bits.
space EA, when program space is mapped into data         Otherwise, bit 23 is always clear.
space as defined by Table 3-1. Note that the program
space address is incremented by two between succes-      Note:  The address map shown in Figure 3-1 and
sive program words in order to provide compatibility            Figure 3-2 is conceptual, and the actual
with data space addressing.                                     memory configuration may vary across
                                                                individual devices depending on available
                                                                memory.

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FIGURE 3-1:           PROGRAM SPACE MEMORY                     FIGURE 3-2:           PROGRAM SPACE MEMORY
                      MAP FOR dsPIC30F6011/6013                                      MAP FOR dsPIC30F6012/6014

                      Reset - GOTO Instruction  000000                               Reset - GOTO Instruction  000000
                      Reset - Target Address    000002                               Reset - Target Address    000002

                                                000004                                                         000004

                                                Vector Tables                                                  Vector Tables

                      Interrupt Vector Table                                         Interrupt Vector Table

User Memory                    Reserved         00007E         User Memory                    Reserved         00007E
   Space              Alternate Vector Table    000080            Space              Alternate Vector Table    000080
                                                000084                                                         000084
                              User Flash        0000FE                                       User Flash        0000FE
                          Program Memory        000100                                   Program Memory        000100
                          (44K instructions)                                             (48K instructions)
                                                013FFE                                                         017FFE
                               Reserved         014000                                        Reserved         018000
                              (Read `0's)                                                    (Read `0's)
                                                7FF7FE                                                         7FEFFE
                           Data EEPROM          7FF800                                    Data EEPROM          7FF000
                               (2 Kbytes)                                                     (4 Kbytes)
                                                7FFFFE                                                         7FFFFE
                                                800000                                                         800000

                      Reserved                                                       Reserved

Configuration Memory    UNITID (32 instr.)      8005BE         Configuration Memory    UNITID (32 instr.)      8005BE
   Space                                        8005C0            Space                                        8005C0
                             Reserved           8005FE                                      Reserved           8005FE
                      Device Configuration      800600                               Device Configuration      800600

                             Registers          F7FFFE                                      Registers          F7FFFE
                                                F80000                                                         F80000
                                                F8000E                                                         F8000E
                                                F80010                                                         F80010

                       Reserved                 FEFFFE                                Reserved                 FEFFFE
                      DEVID (2)                                                      DEVID (2)
                                                FF0000                                                         FF0000
                                                FFFFFE                                                         FFFFFE

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TABLE 3-1: PROGRAM SPACE ADDRESS CONSTRUCTION

Access Type                      Access                                Program Space Address
                                 Space
                                                     <23>              <22:16>  <15>      <14:1>         <0>

Instruction Access        User                       0                          PC<22:1>                    0

TBLRD/TBLWT               User                          TBLPAG<7:0>                       Data EA<15:0>
                          (TBLPAG<7> = 0)

TBLRD/TBLWT               Configuration                 TBLPAG<7:0>                       Data EA<15:0>
                          (TBLPAG<7> = 1)

Program Space Visibility User                        0                 PSVPAG<7:0>           Data EA<14:0>

FIGURE 3-3:         DATA ACCESS FROM PROGRAM SPACE ADDRESS GENERATION

                                                           23 bits

             Using

             Program             0         Program Counter                                0

             Counter

             Using                                  Select                EA
             Program                                                1  15 bits
             Space
                                 0 PSVPAG Reg
             Visibility                     8 bits

             Using               1/0 TBLPAG Reg                           EA
             Table                           8 bits                    16 bits
             Instruction

                    User/                                  24-bit EA                       Byte
                    Configuration                                                         Select
                    Space
                    Select

Note: Program space visibility cannot be used to access bits <23:16> of a word in program memory.

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3.1.1  DATA ACCESS FROM PROGRAM                              A set of table instructions are provided to move byte or
       MEMORY USING TABLE                                    word sized data to and from program space.
       INSTRUCTIONS
                                                             1. TBLRDL: Table Read Low
This architecture fetches 24-bit wide program memory.             Word: Read the LS Word of the program address;
Consequently, instructions are always aligned.                     P<15:0> maps to D<15:0>.
However, as the architecture is modified Harvard, data            Byte: Read one of the LS Bytes of the program
can also be present in program space.                              address;
                                                                   P<7:0> maps to the destination byte when byte
There are two methods by which program space can                   select = 0;
be accessed: via special table instructions, or through            P<15:8> maps to the destination byte when byte
the remapping of a 16K word program space page into                select = 1.
the upper half of data space (see Section 3.1.2). The
TBLRDL and TBLWTL instructions offer a direct method         2. TBLWTL: Table Write Low (refer to Section 6.0
of reading or writing the LS Word of any address within            for details on Flash Programming)
program space, without going through data space. The
TBLRDH and TBLWTH instructions are the only method           3. TBLRDH: Table Read High
whereby the upper 8 bits of a program space word can              Word: Read the MS Word of the program address;
be accessed as data.                                               P<23:16> maps to D<7:0>; D<15:8> will always
                                                                   be = 0.
The PC is incremented by two for each successive                  Byte: Read one of the MS Bytes of the program
24-bit program word. This allows program memory                    address;
addresses to directly map to data space addresses.                 P<23:16> maps to the destination byte when
Program memory can thus be regarded as two 16-bit                  byte select = 0;
word wide address spaces, residing side by side, each              The destination byte will always be = 0 when
with the same address range. TBLRDL and TBLWTL                     byte select = 1.
access the space which contains the LS Data Word,
and TBLRDH and TBLWTH access the space which                 4. TBLWTH: Table Write High (refer to Section 6.0
contains the MS Data Byte.                                         for details on Flash Programming)

Figure 3-3 shows how the EA is created for table oper-
ations and data space accesses (PSV = 1). Here,
P<23:0> refers to a program space word, whereas
D<15:0> refers to a data space word.

FIGURE 3-4:       PROGRAM DATA TABLE ACCESS (LS WORD)

       PC Address         23                             16  8  0

       0x000000 00000000

       0x000002 00000000

       0x000004 00000000

       0x000006 00000000

       Program Memory     TBLRDL.W                                        TBLRDL.B (Wn<0> = 0)
       `Phantom' Byte                                        TBLRDL.B (Wn<0> = 1)
       (read as `0')

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FIGURE 3-5:  PROGRAM DATA TABLE ACCESS (MS BYTE)

                                                           TBLRDH.W

             PC Address          23                        16        8                        0

             0x000000 00000000

             0x000002 00000000

             0x000004 00000000

             0x000006 00000000

             Program Memory                                             TBLRDH.B (Wn<0> = 0)
             `Phantom' Byte      TBLRDH.B (Wn<0> = 1)
             (read as `0')

3.1.2  DATA ACCESS FROM PROGRAM                            Note that by incrementing the PC by 2 for each
       MEMORY USING PROGRAM SPACE                          program memory word, the LS 15 bits of data space
       VISIBILITY                                          addresses directly map to the LS 15 bits in the corre-
                                                           sponding program space addresses. The remaining
The upper 32 Kbytes of data space may optionally be        bits are provided by the Program Space Visibility Page
mapped into any 16K word program space page. This          register, PSVPAG<7:0>, as shown in Figure 3-6.
provides transparent access of stored constant data
from X data space without the need to use special             Note: PSV access is temporarily disabled during
instructions (i.e., TBLRDL/H, TBLWTL/H instructions).                     table reads/writes.

Program space access through the data space occurs         For instructions that use PSV which are executed
if the MS bit of the data space EA is set and program      outside a REPEAT loop:
space visibility is enabled by setting the PSV bit in the
Core Control register (CORCON). The functions of            The following instructions will require one
CORCON are discussed in Section 2.4, DSP Engine.              instruction cycle in addition to the specified
                                                              execution time:
Data accesses to this area add an additional cycle to         - MAC class of instructions with data operand
the instruction being executed, since two program                pre-fetch
memory fetches are required.                                  - MOV instructions
                                                              - MOV.D instructions
Note that the upper half of addressable data space is
always part of the X data space. Therefore, when a          All other instructions will require two instruction
DSP operation uses program space mapping to access            cycles in addition to the specified execution time
this memory region, Y data space should typically con-        of the instruction.
tain state (variable) data for DSP operations, whereas
X data space should typically contain coefficient          For instructions that use PSV which are executed
(constant) data.                                           inside a REPEAT loop:

Although each data space address, 0x8000 and higher,       The following instances will require two instruction
maps directly into a corresponding program memory             cycles in addition to the specified execution time
address (see Figure 3-6), only the lower 16 bits of the       of the instruction:
24-bit program word are used to contain the data. The         - Execution in the first iteration
upper 8 bits should be programmed to force an illegal         - Execution in the last iteration
instruction to maintain machine robustness. Refer to          - Execution prior to exiting the loop due to an
the dsPIC30F Programmer's Reference Manual                       interrupt
(DS70030) for details on instruction encoding.                - Execution upon re-entering the loop after an
                                                                 interrupt is serviced

                                                            Any other iteration of the REPEAT loop will allow
                                                              the instruction accessing data, using PSV, to
                                                              execute in a single cycle.

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FIGURE 3-6:       DATA SPACE WINDOW INTO PROGRAM SPACE OPERATION
                                                                                               Program Space

                       15  Data Space
       EA<15> = 0                               0x0000

                                                            PSVPAG(1)
                                                                0x21
                                                                    8

Data 16                    0x8000                                                                                0x108000
                                     Address                                                                  0
Space              15                                                  23  15
EA                                                                                                               0x108200

       EA<15> = 1          15 Concatenation 23                                                                   0x10FFFF

Upper Half of Data
Space is Mapped
into Program Space

                           0xFFFF

BSET         CORCON,#2     ; PSV bit set
MOV          #0x21, W0     ; Set PSVPAG register
MOV          W0, PSVPAG
MOV          0x8200, W0    ; Access program memory location
                           ; using a data space access

                                                                               Data Read

Note: PSVPAG is an 8-bit register, containing bits <22:15> of the program space address (i.e., it defines
            the page in program space to which the upper half of data space is being mapped).

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3.2 Data Address Space                                      3.2.2 DATA SPACES

The core has two data spaces. The data spaces can be        The X data space is used by all instructions and sup-
considered either separate (for some DSP instruc-           ports all Addressing modes. There are separate read
tions), or as one unified linear address range (for MCU     and write data buses. The X read data bus is the return
instructions). The data spaces are accessed using two       data path for all instructions that view data space as
Address Generation Units (AGUs) and separate data           combined X and Y address space. It is also the X
paths.                                                      address space data path for the dual operand read
                                                            instructions (MAC class). The X write data bus is the
3.2.1 DATA SPACE MEMORY MAP                                 only write path to data space for all instructions.

The data space memory is split into two blocks, X and       The X data space also supports modulo addressing for
Y data space. A key element of this architecture is that    all instructions, subject to Addressing mode restric-
Y space is a subset of X space, and is fully contained      tions. Bit-reversed addressing is only supported for
within X space. In order to provide an apparent linear      writes to X data space.
addressing space, X and Y spaces have contiguous
addresses.                                                  The Y data space is used in concert with the X data
                                                            space by the MAC class of instructions (CLR, ED,
When executing any instruction other than one of the        EDAC, MAC, MOVSAC, MPY, MPY.N and MSC) to
MAC class of instructions, the X block consists of the 64-  provide two concurrent data read paths. No writes
Kbyte data address space (including all Y addresses).       occur across the Y bus. This class of instructions dedi-
When executing one of the MAC class of instructions,        cates two W register pointers, W10 and W11, to always
the X block consists of the 64-Kbyte data address           address Y data space, independent of X data space,
space excluding the Y address block (for data reads         whereas W8 and W9 always address X data space.
only). In other words, all other instructions regard the    Note that during accumulator write back, the data
entire data memory as one composite address space.          address space is considered a combination of X and Y
The MAC class instructions extract the Y address space      data spaces, so the write occurs across the X bus.
from data space and address it using EAs sourced from       Consequently, the write can be to any address in the
W10 and W11. The remaining X data space is                  entire data space.
addressed using W8 and W9. Both address spaces are
concurrently accessed only with the MAC class               The Y data space can only be used for the data pre-
instructions.                                               fetch operation associated with the MAC class of
                                                            instructions. It also supports modulo addressing for
The data space memory maps are shown in Figure 3-8          automated circular buffers. Of course, all other instruc-
and Figure 3-9.                                             tions can access the Y data address space through the
                                                            X data path as part of the composite linear space.

                                                            The boundary between the X and Y data spaces is
                                                            defined as shown in Figure 3-8 and Figure 3-8 and is
                                                            not user programmable. Should an EA point to data
                                                            outside its own assigned address space, or to a loca-
                                                            tion outside physical memory, an all zero word/byte will
                                                            be returned. For example, although Y address space is
                                                            visible by all non-MAC instructions using any Address-
                                                            ing mode, an attempt by a MAC instruction to fetch data
                                                            from that space using W8 or W9 (X space pointers) will
                                                            return 0x0000.

2004 Microchip Technology Inc.  Preliminary                DS70117C-page 29
dsPIC30F6011/6012/6013/6014

FIGURE 3-7:       DATA SPACE MEMORY MAP FOR dsPIC30F6011/6013

                  MS Byte       16 bits                LS Byte
                  Address                              Address

                           MSB             LSB  0x0000

2 Kbyte           0x0001        SFR Space       0x07FE
SFR Space                                       0x0800
                  0x07FF
                  0x0801                                        8 Kbyte
                                                                Near
                           X Data RAM (X)                       Data
                                                                Space

6 Kbyte           0x13FF                        0x13FE
SRAM Space        0x1401                        0x1400
                                                0x1FFE
                  0x1FFF
                                                0x1FFE
                           Y Data RAM (Y)       0x2000

                  0x1FFF
                  0x2001

                  0x8001                        0x8000

                                  X Data
                           Unimplemented (X)

Optionally
Mapped
into Program
Memory

                  0xFFFF                        0xFFFE

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                                         dsPIC30F6011/6012/6013/6014

FIGURE 3-8:   DATA SPACE MEMORY MAP FOR dsPIC30F6012/6014

              MS Byte                         16 bits                LS Byte
              Address                                                Address

                                         MSB             LSB  0x0000

2 Kbyte                          0x0001       SFR Space       0x07FE
SFR Space                                                     0x0800
                                 0x07FF
                                 0x0801                                       8 Kbyte
                                                                              Near
                                         X Data RAM (X)                       Data
                                                                              Space

8 Kbyte                          0x17FF                       0x17FE
SRAM Space                       0x1801                       0x1800
                                                              0x1FFE
                                 0x1FFF
                                                              0x27FE
                                         Y Data RAM (Y)       0x2800

                                 0x27FF
                                 0x2801

                                 0x8001                       0x8000

                                                X Data
                                         Unimplemented (X)

Optionally
Mapped
into Program
Memory

                                 0xFFFF                       0xFFFE

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FIGURE 3-9:       DATA SPACE FOR MCU AND DSP (MAC CLASS) INSTRUCTIONS EXAMPLE

             SFR SPACE                                               SFR SPACE

                                                            UNUSED                                   X SPACE

             (Y SPACE)           X SPACE                    Y SPACE  UNUSED

                                                            UNUSED                                   X SPACE

Non-MAC Class Ops (Read)                                              MAC Class Ops (Read)
   Indirect EA from any W                         Indirect EA from W8, W9 Indirect EA from W10, W11

TABLE 3-2: EFFECT OF INVALID                                3.2.4 DATA ALIGNMENT
                     MEMORY ACCESSES
                                                            To help maintain backward compatibility with
Attempted Operation              Data Returned              PICmicro devices and improve data space memory
                                                            usage efficiency, the dsPIC30F instruction set supports
EA = an unimplemented address             0x0000            both word and byte operations. Data is aligned in data
                                          0x0000            memory and registers as words, but all data space EAs
W8 or W9 used to access Y data                              resolve to bytes. Data byte reads will read the complete
space in a MAC instruction                0x0000            word which contains the byte, using the LS bit of any
                                                            EA to determine which byte to select. The selected byte
W10 or W11 used to access X                                 is placed onto the LS Byte of the X data path (no byte
data space in a MAC instruction                             accesses are possible from the Y data path as the MAC
                                                            class of instruction can only fetch words). That is, data
All effective addresses are 16 bits wide and point to       memory and registers are organized as two parallel
bytes within the data space. Therefore, the data space      byte wide entities with shared (word) address decode
address range is 64 Kbytes or 32K words.                    but separate write lines. Data byte writes only write to
                                                            the corresponding side of the array or register which
3.2.3 DATA SPACE WIDTH                                      matches the byte address.

The core data width is 16 bits. All internal registers are  As a consequence of this byte accessibility, all effective
organized as 16-bit wide words. Data space memory is        address calculations (including those generated by the
organized in byte addressable, 16-bit wide blocks.          DSP operations which are restricted to word sized
                                                            data) are internally scaled to step through word aligned
                                                            memory. For example, the core would recognize that
                                                            Post-Modified Register Indirect Addressing mode
                                                            [Ws++] will result in a value of Ws+1 for byte operations
                                                            and Ws+2 for word operations.

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All word accesses must be aligned to an even address.       3.2.6 SOFTWARE STACK
Misaligned word data fetches are not supported so
care must be taken when mixing byte and word opera-         The dsPIC devices contain a software stack. W15 is
tions, or translating from 8-bit MCU code. Should a mis-    used as the stack pointer.
aligned read or write be attempted, an address error
trap will be generated. If the error occurred on a read,    The stack pointer always points to the first available
the instruction underway is completed, whereas if it        free word and grows from lower addresses towards
occurred on a write, the instruction will be executed but   higher addresses. It pre-decrements for stack pops and
the write will not occur. In either case, a trap will then  post-increments for stack pushes as shown in Figure 3-
be executed, allowing the system and/or user to exam-       11. Note that for a PC push during any CALL instruc-
ine the machine state prior to execution of the address     tion, the MSB of the PC is zero-extended before the
fault.                                                      push, ensuring that the MSB is always clear.

                                                            Note:                A PC push during exception processing
                                                                                 will concatenate the SRL register to the
FIGURE 3-10:         DATA ALIGNMENT                                              MSB of the PC prior to the push.

      15 MS Byte 8 7 LS Byte 0                              There is a Stack Pointer Limit register (SPLIM) associ-
                                                            ated with the stack pointer. SPLIM is uninitialized at
0001          Byte1              Byte 0  0000               Reset. As is the case for the stack pointer, SPLIM<0>
                                                            is forced to `0' because all stack operations must be
0003          Byte3              Byte 2  0002               word aligned. Whenever an effective address (EA) is
0005          Byte5              Byte 4  0004               generated using W15 as a source or destination
                                                            pointer, the address thus generated is compared with
All byte loads into any W register are loaded into the LS   the value in SPLIM. If the contents of the Stack Pointer
Byte. The MSB is not modified.                              (W15) and the SPLIM register are equal and a push
                                                            operation is performed, a Stack Error Trap will not
A sign-extend (SE) instruction is provided to allow         occur. The Stack Error Trap will occur on a subsequent
users to translate 8-bit signed data to 16-bit signed       push operation. Thus, for example, if it is desirable to
values. Alternatively, for 16-bit unsigned data, users      cause a Stack Error Trap when the stack grows beyond
can clear the MSB of any W register by executing a          address 0x2000 in RAM, initialize the SPLIM with the
zero-extend (ZE) instruction on the appropriate             value, 0x1FFE.
address.
                                                            Similarly, a stack pointer underflow (stack error) trap is
Although most instructions are capable of operating on      generated when the stack pointer address is found to
word or byte data sizes, it should be noted that some       be less than 0x0800, thus preventing the stack from
instructions, including the DSP instructions, operate       interfering with the Special Function Register (SFR)
only on words.                                              space.

3.2.5 NEAR DATA SPACE                                       A write to the SPLIM register should not be immediately
                                                            followed by an indirect read operation using W15.
An 8-Kbyte `near' data space is reserved in X address
memory space between 0x0000 and 0x1FFF, which is            FIGURE 3-11:         CALL STACK FRAME
directly addressable via a 13-bit absolute address field
within all memory direct instructions. The remaining X        0x0000 15                      0
address space and all of the Y address space is
addressable indirectly. Additionally, the whole of X data   Stack Grows Towards            PC<15:0>
space is addressable using MOV instructions, which             Higher Address    000000000 PC<22:16>
support memory direct addressing with a 16-bit
address field.                                                                        

                                                                                                      W15 (before CALL)

                                                                                                      W15 (after CALL)
                                                                                                      POP : [--W15]
                                                                                                      PUSH : [W15++]

2004 Microchip Technology Inc.                Preliminary                                            DS70117C-page 33
DS70117C-page 34                 TABLE 3-3: CORE REGISTER MAP                                                                                                                                     dsPIC30F6011/6012/6013/6014

                                 SFR Name  Address  Bit 15        Bit 14 Bit 13 Bit 12 Bit 11 Bit 10  Bit 9 Bit 8 Bit 7     Bit 6 Bit 5  Bit 4  Bit 3 Bit 2    Bit 1  Bit 0  Reset State
                                           (Home)
                                                                                                                 W0 / WREG                                       Z
                                 W0        0000                                                                        W1                                      RND           0000 0000 0000 0000
                                                                                                                       W2                                                    0000 0000 0000 0000
                                 W1        0002                                                                        W3                                                    0000 0000 0000 0000
                                                                                                                       W4                                                    0000 0000 0000 0000
                                 W2        0004                                                                        W5                                                    0000 0000 0000 0000
                                                                                                                       W6                                                    0000 0000 0000 0000
                                 W3        0006                                                                        W7                                                    0000 0000 0000 0000
                                                                                                                       W8                                                    0000 0000 0000 0000
                                 W4        0008                                                                        W9                                                    0000 0000 0000 0000
                                                                                                                      W10                                                    0000 0000 0000 0000
                                 W5        000A                                                                       W11                                                    0000 0000 0000 0000
                                                                                                                      W12                                                    0000 0000 0000 0000
                                 W6        000C                                                                       W13                                                    0000 0000 0000 0000
                                                                                                                      W14                                                    0000 0000 0000 0000
                                 W7        000E                                                                       W15                                                    0000 0000 0000 0000
                                                                                                                                                                             0000 1000 0000 0000
                                 W8        0010                                                                     SPLIM                                                    0000 0000 0000 0000
                                                                                                                    ACCAL                                                    0000 0000 0000 0000
                                 W9        0012                                                                     ACCAH                                                    0000 0000 0000 0000
                                                                                                                                                                             0000 0000 0000 0000
                                 W10       0014                                                                                                                              0000 0000 0000 0000
                                                                                                                                                                             0000 0000 0000 0000
                                 W11       0016                                                                                                                              0000 0000 0000 0000
                                                                                                                                                                             0000 0000 0000 0000
                                 W12       0018                                                                                                                              0000 0000 0000 0000
                                                                                                                                                                             0000 0000 0000 0000
                                 W13       001A                                                                                                                              0000 0000 0000 0000
                                                                                                                                                                             uuuu uuuu uuuu uuuu
Preliminary                      W14       001C                                                                                                                              uuuu uuuu uuuu uuuu
                                                                                                                                                                      0 uuuu uuuu uuuu uuu0
                                 W15       001E                                                                                                                              0000 0000 0uuu uuuu
                                                                                                                                                                      0 uuuu uuuu uuuu uuu0
                                 SPLIM     0020                                                                                                                              0000 0000 0uuu uuuu
                                                                                                                                                                      C 0000 0000 0000 0000
                                 ACCAL     0022                                                                                                                       IF 0000 0000 0010 0000

                                 ACCAH     0024

                                 ACCAU     0026                       Sign-Extension (ACCA<39>)                                          ACCAU

                                 ACCBL     0028                                                            ACCBL                         ACCBU
                                                                                                           ACCBH                                  PCH
                                 ACCBH     002A
                                                                                                                                         TBLPAG
                                 ACCBU     002C                       Sign-Extension (ACCB<39>)                                          PSVPAG

                                 PCL       002E                                                            PCL

                                 PCH       0030     --            --  --  --  --                 --   --   --       --

                                 TBLPAG    0032     --            --  --  --  --                 --   --   --

2004 Microchip Technology Inc.  PSVPAG    0034     --            --  --  --  --                 --   --   --

                                 RCOUNT    0036                                                            RCOUNT

                                 DCOUNT    0038                                                            DCOUNT

                                 DOSTARTL 003A                                                            DOSTARTL

                                 DOSTARTH 003C      --            --  --  --  --                 --   --   --       --                          DOSTARTH

                                 DOENDL    003E                                                            DOENDL

                                 DOENDH    0040     --            --  --  --  --                 --   --   --       --                          DOENDH

                                 SR        0042     OA            OB  SA  SB OAB SAB                  DA   DC IPL2          IPL1  IPL0   RA     N         OV
                                                                                                                            SATB                          PSV
                                 CORCON    0044     --            --  --  US  EDT DL2                 DL1  DL0 SATA               SATDW ACCSAT IPL3

                                 Legend:   u = uninitialized bit
2004 Microchip Technology Inc.  TABLE 3-3: CORE REGISTER MAP (CONTINUED)

                                 SFR Name  Address  Bit 15        Bit 14 Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8 Bit 7 Bit 6 Bit 5  Bit 4  Bit 3  Bit 2 Bit 1 Bit 0  Reset State
                                           (Home)

                                 MODCON    0046 XMODEN YMODEN --      --   BWM<3:0>                      YWM<3:0>                                 XWM<3:0>         0000 0000 0000 0000
                                                                                                                                                            0 uuuu uuuu uuuu uuu0
                                 XMODSRT 0048                                        XS<15:1>                                                               1 uuuu uuuu uuuu uuu1
                                                                                                                                                            0 uuuu uuuu uuuu uuu0
                                 XMODEND 004A                                        XE<15:1>                                                               1 uuuu uuuu uuuu uuu1

                                 YMODSRT 004C                                        YS<15:1>                                                                      uuuu uuuu uuuu uuuu
                                                                                                                                                                   0000 0000 0000 0000
                                 YMODEND 004E                                        YE<15:1>

                                 XBREV     0050     BREN                                       XB<14:0>

                                 DISICNT   0052     --            --                           DISICNT<13:0>

                                 Legend:   u = uninitialized bit

Preliminary                                                                                                                                                                             dsPIC30F6011/6012/6013/6014

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NOTES:

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                                 dsPIC30F6011/6012/6013/6014

4.0 ADDRESS GENERATOR UNITS                                  4.1 Instruction Addressing Modes

The dsPIC core contains two independent address              The Addressing modes in Table 4-1 form the basis of
generator units: the X AGU and Y AGU. The Y AGU              the Addressing modes optimized to support the specific
supports word sized data reads for the DSP MAC class         features of individual instructions. The Addressing
of instructions only. The dsPIC30F AGUs support:             modes provided in the MAC class of instructions are
                                                             somewhat different from those in the other instruction
Linear Addressing                                          types.
Modulo (Circular) Addressing
Bit-Reversed Addressing

Linear and Modulo Data Addressing modes can be
applied to data space or program space. Bit-reversed
addressing is only applicable to data space addresses.

TABLE 4-1: FUNDAMENTAL ADDRESSING MODES SUPPORTED

Addressing Mode                                                     Description

File Register Direct             The address of the File register is specified explicitly.

Register Direct                  The contents of a register are accessed directly.

Register Indirect                The contents of Wn forms the EA.

Register Indirect Post-modified  The contents of Wn forms the EA. Wn is post-modified (incremented or
                                 decremented) by a constant value.

Register Indirect Pre-modified   Wn is pre-modified (incremented or decremented) by a signed constant value
                                 to form the EA.

Register Indirect with Register Offset The sum of Wn and Wb forms the EA.

Register Indirect with Literal Offset The sum of Wn and a literal forms the EA.

4.1.1 FILE REGISTER INSTRUCTIONS                             4.1.2 MCU INSTRUCTIONS

Most File register instructions use a 13-bit address field   The three-operand MCU instructions are of the form:
(f) to directly address data present in the first 8192
bytes of data memory (Near data space). Most File            Operand 3 = Operand 1 Operand 2
register instructions employ a working register, W0,
which is denoted as WREG in these instructions. The          where Operand 1 is always a working register (i.e., the
destination is typically either the same File register or    Addressing mode can only be register direct) which is
WREG (with the exception of the MUL instruction),            referred to as Wb. Operand 2 can be a W register,
which writes the result to a register or register pair. The  fetched from data memory or a 5-bit literal. The result
MOV instruction allows additional flexibility and can        location can be either a W register or a data memory
access the entire data space.                                location. The following addressing modes are
                                                             supported by MCU instructions:

                                                             Register Direct
                                                             Register Indirect
                                                             Register Indirect Post-modified
                                                             Register Indirect Pre-modified
                                                             5-bit or 10-bit Literal

                                                             Note:  Not all instructions support all the
                                                                    Addressing modes given above. Individual
                                                                    instructions may support different subsets
                                                                    of these Addressing modes.

2004 Microchip Technology Inc.  Preliminary                                                    DS70117C-page 37
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4.1.3  MOVE AND ACCUMULATOR                                   In summary, the following Addressing modes are
       INSTRUCTIONS                                           supported by the MAC class of instructions:

Move instructions and the DSP accumulator class of             Register Indirect
instructions provide a greater degree of addressing            Register Indirect Post-modified by 2
flexibility than other instructions. In addition to the       Register Indirect Post-modified by 4
Addressing modes supported by most MCU instruc-                Register Indirect Post-modified by 6
tions, move and accumulator instructions also support          Register Indirect with Register Offset (Indexed)
Register Indirect with Register Offset Addressing
mode, also referred to as Register Indexed mode.              4.1.5 OTHER INSTRUCTIONS

Note:  For the MOV instructions, the Addressing               Besides the various Addressing modes outlined above,
       mode specified in the instruction can differ           some instructions use literal constants of various sizes.
       for the source and destination EA.                     For example, BRA (branch) instructions use 16-bit
       However, the 4-bit Wb (register offset)                signed literals to specify the branch destination directly,
       field is shared between both source and                whereas the DISI instruction uses a 14-bit unsigned
       destination (but typically only used by                literal field. In some instructions, such as ADD Acc, the
       one).                                                  source of an operand or result is implied by the opcode
                                                              itself. Certain operations, such as NOP, do not have any
In summary, the following Addressing modes are                operands.
supported by move and accumulator instructions:
                                                              4.2 Modulo Addressing
Register Direct
Register Indirect                                           Modulo addressing is a method of providing an auto-
Register Indirect Post-modified                             mated means to support circular data buffers using
Register Indirect Pre-modified                              hardware. The objective is to remove the need for soft-
Register Indirect with Register Offset (Indexed)            ware to perform data address boundary checks when
Register Indirect with Literal Offset                       executing tightly looped code, as is typical in many
                                                              DSP algorithms.
8-bit Literal
16-bit Literal                                              Modulo addressing can operate in either data or pro-
                                                              gram space (since the data pointer mechanism is
Note:  Not all instructions support all the                   essentially the same for both). One circular buffer can
       Addressing modes given above. Individual               be supported in each of the X (which also provides the
       instructions may support different subsets             pointers into program space) and Y data spaces. Mod-
       of these Addressing modes.                             ulo addressing can operate on any W register pointer.
                                                              However, it is not advisable to use W14 or W15 for mod-
4.1.4 MAC INSTRUCTIONS                                        ulo addressing since these two registers are used as
                                                              the stack frame pointer and stack pointer, respectively.
The dual source operand DSP instructions (CLR, ED,
EDAC, MAC, MPY, MPY.N, MOVSAC and MSC), also                  In general, any particular circular buffer can only be
referred to as MAC instructions, utilize a simplified set of  configured to operate in one direction, as there are cer-
Addressing modes to allow the user to effectively             tain restrictions on the buffer start address (for incre-
manipulate the data pointers through register indirect        menting buffers), or end address (for decrementing
tables.                                                       buffers) based upon the direction of the buffer.

The 2 source operand pre-fetch registers must be a            The only exception to the usage restrictions is for buff-
member of the set {W8, W9, W10, W11}. For data                ers which have a power-of-2 length. As these buffers
reads, W8 and W9 will always be directed to the X             satisfy the start and end address criteria, they may
RAGU and W10 and W11 will always be directed to the           operate in a Bidirectional mode (i.e., address boundary
Y AGU. The effective addresses generated (before and          checks will be performed on both the lower and upper
after modification) must, therefore, be valid addresses       address boundaries).
within X data space for W8 and W9 and Y data space
for W10 and W11.

Note:  Register indirect with register offset
       addressing is only available for W9 (in X
       space) and W11 (in Y space).

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4.2.1 START AND END ADDRESS                                    4.2.2  W ADDRESS REGISTER
                                                                      SELECTION
The modulo addressing scheme requires that a starting
and an ending address be specified and loaded into the         The Modulo and Bit-Reversed Addressing Control reg-
16-bit Modulo Buffer Address registers: XMODSRT,               ister MODCON<15:0> contains enable flags as well as
XMODEND, YMODSRT, YMODEND (see Table 3-3).                     a W register field to specify the W address registers.
                                                               The XWM and YWM fields select which registers will
Note:  Y space modulo addressing EA calcula-                   operate with modulo addressing. If XWM = 15, X
       tions assume word sized data (LS bit of                 RAGU and X WAGU modulo addressing is disabled.
       every EA is always clear).                              Similarly, if YWM = 15, Y AGU modulo addressing is
                                                               disabled.
The length of a circular buffer is not directly specified. It
is determined by the difference between the corre-             The X Address Space Pointer W register (XWM), to
sponding start and end addresses. The maximum pos-             which modulo addressing is to be applied, is stored in
sible length of the circular buffer is 32K words               MODCON<3:0> (see Table 3-3). Modulo addressing is
(64 Kbytes).                                                   enabled for X data space when XWM is set to any value
                                                               other than `15' and the XMODEN bit is set at
                                                               MODCON<15>.

                                                               The Y Address Space Pointer W register (YWM), to
                                                               which modulo addressing is to be applied, is stored in
                                                               MODCON<7:4>. Modulo addressing is enabled for Y
                                                               data space when YWM is set to any value other than
                                                               `15' and the YMODEN bit is set at MODCON<14>.

FIGURE 4-1:  MODULO ADDRESSING OPERATION EXAMPLE

Byte                             MOV #0x1100,W0
Address                          MOV W0,XMODSRT ;set modulo start address
                                 MOV #0x1163,W0
  0x1100                         MOV W0,MODEND ;set modulo end address
                                 MOV #0x8001,W0
                                 MOV W0,MODCON ;enable W1, X AGU for modulo

                                 MOV #0x0000,W0 ;W0 holds buffer fill value
                                 MOV #0x1110,W1 ;point W1 to buffer

                                 DO             AGAIN,#0x31 ;fill the 50 buffer locations

                                 MOV W0,[W1++] ;fill the next location

                                 AGAIN: INC W0,W0 ;increment the fill value

0x1163

       Start Addr = 0x1100
       End Addr = 0x1163
       Length = 0x0032 words

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4.2.3  MODULO ADDRESSING                                     If the length of a bit-reversed buffer is M = 2N bytes,
       APPLICABILITY                                         then the last `N' bits of the data buffer start address
                                                             must be zeros.
Modulo addressing can be applied to the effective
address (EA) calculation associated with any W regis-        XB<14:0> is the bit-reversed address modifier or `pivot
ter. It is important to realize that the address bound-      point' which is typically a constant. In the case of an
aries check for addresses less than, or greater than the     FFT computation, its value is equal to half of the FFT
upper (for incrementing buffers), and lower (for decre-      data buffer size.
menting buffers) boundary addresses (not just equal
to). Address changes may, therefore, jump beyond             Note:  All bit-reversed EA calculations assume
boundaries and still be adjusted correctly.                         word sized data (LS bit of every EA is
                                                                    always clear). The XB value is scaled
Note:  The modulo corrected effective address is                    accordingly to generate compatible (byte)
       written back to the register only when Pre-                  addresses.
       Modify or Post-Modify Addressing mode is
       used to compute the effective address.                When enabled, bit-reversed addressing will only be
       When an address offset (e.g., [W7+W2]) is             executed for register indirect with pre-increment or
       used, modulo address correction is per-               post-increment addressing and word sized data writes.
       formed but the contents of the register               It will not function for any other Addressing mode or for
       remain unchanged.                                     byte sized data, and normal addresses will be gener-
                                                             ated instead. When bit-reversed addressing is active,
4.3 Bit-Reversed Addressing                                  the W address pointer will always be added to the
                                                             address modifier (XB) and the offset associated with
Bit-reversed addressing is intended to simplify data re-     the Register Indirect Addressing mode will be ignored.
ordering for radix-2 FFT algorithms. It is supported by      In addition, as word sized data is a requirement, the LS
the X AGU for data writes only.                              bit of the EA is ignored (and always clear).

The modifier, which may be a constant value or register      Note:  Modulo addressing and bit-reversed
contents, is regarded as having its bit order reversed. The         addressing should not be enabled together.
address source and destination are kept in normal order.            In the event that the user attempts to do
Thus, the only operand requiring reversal is the modifier.          this, bit-reversed addressing will assume
                                                                    priority when active for the X WAGU, and X
4.3.1  BIT-REVERSED ADDRESSING                                      WAGU modulo addressing will be disabled.
       IMPLEMENTATION                                               However, modulo addressing will continue
                                                                    to function in the X RAGU.

Bit-reversed addressing is enabled when:                     If bit-reversed addressing has already been enabled by
                                                             setting the BREN (XBREV<15>) bit, then a write to the
1. BWM (W register selection) in the MODCON                  XBREV register should not be immediately followed by
      register is any value other than `15' (the stack       an indirect read operation using the W register that has
      cannot be accessed using bit-reversed                  been designated as the bit-reversed pointer.
      addressing) and

2. the BREN bit is set in the XBREV register and

3. the Addressing mode used is Register Indirect
      with Pre-Increment or Post-Increment.

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FIGURE 4-2:  BIT-REVERSED ADDRESS EXAMPLE
                                                               Sequential Address

b15 b14 b13 b12 b11 b10 b9 b8 b7 b6 b5 b4 b3 b2 b1 0

                                                            Bit Locations Swapped Left-to-Right
                                                            Around Center of Binary Value

b15 b14 b13 b12 b11 b10 b9 b8 b7 b6 b5 b1 b2 b3 b4 0
                                                                            Bit-Reversed Address

                                  Pivot Point

                                                   XB = 0x0008 for a 16-word Bit-Reversed Buffer

TABLE 4-2:   BIT-REVERSED ADDRESS SEQUENCE (16-ENTRY)

             Normal Address                                 Bit-Reversed Address

A3  A2       A1  A0               Decimal      A3       A2  A1                                    A0      Decimal

0   0        0   0                     0       0        0   0                                     0           0
                                       1                                                                      8
0   0        0   1                     2       1        0   0                                     0           4
                                       3                                                                      12
0   0        1   0                     4       0        1   0                                     0           2
                                       5                                                                      10
0   0        1   1                     6       1        1   0                                     0           6
                                       7                                                                      14
0   1        0   0                     8       0        0   1                                     0           1
                                       9                                                                      9
0   1        0   1                    10       1        0   1                                     0           5
                                      11                                                                      13
0   1        1   0                    12       0        1   1                                     0           3
                                      13                                                                      11
0   1        1   1                    14       1        1   1                                     0            7
                                      15                                                                      15
1   0        0   0                             0        0   0                                     1

1   0        0   1                             1        0   0                                     1

1   0        1   0                             0        1   0                                     1

1   0        1   1                             1        1   0                                     1

1   1        0   0                             0        0   1                                     1

1   1        0   1                             1        0   1                                     1

1   1        1   0                             0        1   1                                     1

1   1        1   1                             1        1   1                                     1

TABLE 4-3:   BIT-REVERSED ADDRESS MODIFIER VALUES FOR XBREV REGISTER

             Buffer Size (Words)                   XB<14:0> Bit-Reversed Address Modifier Value

                 32768                                                                            0x4000
                 16384                                                                            0x2000
                 8192                                                                             0x1000
                 4096                                                                             0x0800
                 2048                                                                             0x0400
                 1024                                                                             0x0200
                                                                                                  0x0100
                  512                                                                             0x0080
                  256                                                                             0x0040
                  128                                                                             0x0020
                   64                                                                             0x0010
                   32                                                                             0x0008
                   16                                                                             0x0004
                                                                                                  0x0002
                    8                                                                             0x0001
                    4
                    2

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NOTES:

DS70117C-page 42  Preliminary   2004 Microchip Technology Inc.
                                 dsPIC30F6011/6012/6013/6014

5.0 INTERRUPTS                                            All interrupt sources can be user assigned to one of 7
                                                          priority levels, 1 through 7, via the IPCx registers. Each
The dsPIC30F Sensor and General Purpose Family            interrupt source is associated with an interrupt vector,
has up to 41 interrupt sources and 4 processor excep-     as shown in Table 5-1. Levels 7 and 1 represent the
tions (traps) which must be arbitrated based on a         highest and lowest maskable priorities, respectively.
priority scheme.
                                                          Note:  Assigning a priority level of `0' to an inter-
The CPU is responsible for reading the Interrupt Vector          rupt source is equivalent to disabling that
Table (IVT) and transferring the address contained in            interrupt.
the interrupt vector to the program counter. The inter-
rupt vector is transferred from the program data bus      If the NSTDIS bit (INTCON1<15>) is set, nesting of
into the program counter via a 24-bit wide multiplexer    interrupts is prevented. Thus, if an interrupt is currently
on the input of the program counter.                      being serviced, processing of a new interrupt is pre-
                                                          vented even if the new interrupt is of higher priority than
The Interrupt Vector Table (IVT) and Alternate Interrupt  the one currently being serviced.
Vector Table (AIVT) are placed near the beginning of
program memory (0x000004). The IVT and AIVT are              Note: The IPL bits become read only whenever
shown in Table 5-1.                                                      the NSTDIS bit has been set to `1'.

The interrupt controller is responsible for pre-          Certain interrupts have specialized control bits for fea-
processing the interrupts and processor exceptions        tures like edge or level triggered interrupts, interrupt-
prior to them being presented to the processor core.      on-change, etc. Control of these features remains
The peripheral interrupts and traps are enabled, priori-  within the peripheral module which generates the
tized and controlled using centralized Special Function   interrupt.
Registers:
                                                          The DISI instruction can be used to disable the pro-
IFS0<15:0>, IFS1<15:0>, IFS2<15:0>                      cessing of interrupts of priorities 6 and lower for a cer-
   All interrupt request flags are maintained in these    tain number of instructions, during which the DISI bit
   three registers. The flags are set by their respec-    (INTCON2<14>) remains set.
   tive peripherals or external signals, and they are
   cleared via software.                                  When an interrupt is serviced, the PC is loaded with the
                                                          address stored in the vector location in program mem-
IEC0<15:0>, IEC1<15:0>, IEC2<15:0>                      ory that corresponds to the interrupt. There are 63 dif-
   All interrupt enable control bits are maintained in    ferent vectors within the IVT (refer to Table 5-1). These
   these three registers. These control bits are used     vectors are contained in locations 0x000004 through
   to individually enable interrupts from the             0x0000FE of program memory (refer to Table 5-1).
   peripherals or external signals.                       These locations contain 24-bit addresses and in order
                                                          to preserve robustness, an address error trap will take
IPC0<15:0>... IPC10<7:0>                                place should the PC attempt to fetch any of these
   The user assignable priority level associated with     words during normal execution. This prevents execu-
   each of these 41 interrupts is held centrally in       tion of random data as a result of accidentally decre-
   these twelve registers.                                menting a PC into vector space, accidentally mapping
                                                          a data space address into vector space, or the PC roll-
IPL<3:0>                                                ing over to 0x000000 after reaching the end of imple-
   The current CPU priority level is explicitly stored    mented program memory space. Execution of a GOTO
   in the IPL bits. IPL<3> is present in the CORCON       instruction to this vector space will also generate an
   register, whereas IPL<2:0> are present in the          address error trap.
   STATUS register (SR) in the processor core.

INTCON1<15:0>, INTCON2<15:0>
   Global interrupt control functions are derived from
   these two registers. INTCON1 contains the con-
   trol and status flags for the processor exceptions.
   The INTCON2 register controls the external
   interrupt request signal behavior and the use of
   the alternate vector table.

Note:  Interrupt flag bits get set when an interrupt
       condition occurs, regardless of the state of
       its corresponding enable bit. User soft-
       ware should ensure the appropriate inter-
       rupt flag bits are clear prior to enabling an
       interrupt.

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5.1 Interrupt Priority                                        TABLE 5-1: INTERRUPT VECTOR TABLE

The user assignable interrupt priority (IP<2:0>) bits for        INT Vector                   Interrupt Source
each individual interrupt source are located in the LS        Number Number
3 bits of each nibble within the IPCx register(s). Bit 3 of
each nibble is not used and is read as a `0'. These bits      Highest Natural Order Priority
define the priority level assigned to a particular interrupt
by the user.                                                  0   8 INT0 - External Interrupt 0

                                                              1   9 IC1 - Input Capture 1

                                                              2   10 OC1 - Output Compare 1

Note:  The user selectable priority levels start at           3   11 T1 - Timer 1
       0 as the lowest priority and level 7 as the
       highest priority.                                      4   12 IC2 - Input Capture 2

                                                              5   13 OC2 - Output Compare 2

Natural Order Priority is determined by the position of       6   14 T2 - Timer 2
an interrupt in the vector table, and only affects
interrupt operation when multiple interrupts with the         7   15 T3 - Timer 3
same user-assigned priority become pending at the
same time.                                                    8   16 SPI1

                                                              9   17 U1RX - UART1 Receiver

                                                              10  18 U1TX - UART1 Transmitter

Table 5-1 lists the interrupt numbers and interrupt           11  19 ADC - ADC Convert Done
sources for the dsPIC device and their associated
vector numbers.                                               12  20 NVM - NVM Write Complete

                                                              13  21 SI2C - I2C Slave Interrupt

    Note 1: The natural order priority scheme has 0           14  22 MI2C - I2C Master Interrupt
                as the highest priority and 53 as the
                lowest priority.                              15  23 Input Change Interrupt

           2: The natural order priority number is the        16  24 INT1 - External Interrupt 1
                same as the INT number.
                                                              17  25 IC7 - Input Capture 7
The ability for the user to assign every interrupt to one
of seven priority levels implies that the user can assign     18  26 IC8 - Input Capture 8
a very high overall priority level to an interrupt with a
low natural order priority. For example, the PLVD (Low        19  27 OC3 - Output Compare 3
Voltage Detect) can be given a priority of 7. The INT0
(External Interrupt 0) may be assigned to priority level      20  28 OC4 - Output Compare 4
1, thus giving it a very low effective priority.
                                                              21  29 T4 - Timer 4

                                                              22  30 T5 - Timer 5

                                                              23  31 INT2 - External Interrupt 2

                                                              24  32 U2RX - UART2 Receiver

                                                              25  33 U2TX - UART2 Transmitter

                                                              26  34 SPI2

                                                              27  35 C1 - Combined IRQ for CAN1

                                                              28  36 IC3 - Input Capture 3

                                                              29  37 IC4 - Input Capture 4

                                                              30  38 IC5 - Input Capture 5

                                                              31  39 IC6 - Input Capture 6

                                                              32  40 OC5 - Output Compare 5

                                                              33  41 OC6 - Output Compare 6

                                                              34  42 OC7 - Output Compare 7

                                                              35  43 OC8 - Output Compare 8

                                                              36  44 INT3 - External Interrupt 3

                                                              37  45 INT4 - External Interrupt 4

                                                              38  46 C2 - Combined IRQ for CAN2

                                                              39-40 47-48 Reserved

                                                              41  49 DCI - Codec Transfer Done

                                                              42  50 LVD - Low Voltage Detect

                                                              43-53 51-61 Reserved

                                                              Lowest Natural Order Priority

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5.2 Reset Sequence                                          Note that many of these trap conditions can only be
                                                            detected when they occur. Consequently, the question-
A Reset is not a true exception, because the interrupt      able instruction is allowed to complete prior to trap
controller is not involved in the Reset process. The pro-   exception processing. If the user chooses to recover
cessor initializes its registers in response to a Reset     from the error, the result of the erroneous action that
which forces the PC to zero. The processor then begins      caused the trap may have to be corrected.
program execution at location 0x000000. A GOTO
instruction is stored in the first program memory loca-     There are 8 fixed priority levels for traps: level 8 through
tion immediately followed by the address target for the     level 15, which implies that the IPL3 is always set
GOTO instruction. The processor executes the GOTO to        during processing of a trap.
the specified address and then begins operation at the
specified target (start) address.                           If the user is not currently executing a trap, and he sets
                                                            the IPL<3:0> bits to a value of `0111' (level 7), then all
5.2.1 RESET SOURCES                                         interrupts are disabled but traps can still be processed.

In addition to external Reset and Power-on Reset            5.3.1 TRAP SOURCES
(POR), there are 6 sources of error conditions which
`trap' to the Reset vector.                                 The following traps are provided with increasing prior-
                                                            ity. However, since all traps can be nested, priority has
Watchdog Time-out:                                        little effect.
   The watchdog has timed out, indicating that the
   processor is no longer executing the correct flow        Math Error Trap:
   of code.
                                                            The math error trap executes under the following four
Uninitialized W Register Trap:                            circumstances:
   An attempt to use an uninitialized W register as
   an address pointer will cause a Reset.                   1. Should an attempt be made to divide by zero,
                                                                  the divide operation will be aborted on a cycle
Illegal Instruction Trap:                                       boundary and the trap taken.
   Attempted execution of any unused opcodes will
   result in an illegal instruction trap. Note that a       2. If enabled, a math error trap will be taken when
   fetch of an illegal instruction does not result in an          an arithmetic operation on either accumulator A
   illegal instruction trap if that instruction is flushed        or B causes an overflow from bit 31 and the
   prior to execution due to a flow change.                       accumulator guard bits are not utilized.

Brown-out Reset (BOR):                                    3. If enabled, a math error trap will be taken when
   A momentary dip in the power supply to the                     an arithmetic operation on either accumulator A
   device has been detected which may result in                   or B causes a catastrophic overflow from bit 39
   malfunction.                                                   and all saturation is disabled.

Trap Lockout:                                             4. If the shift amount specified in a shift instruction
   Occurrence of multiple trap conditions                         is greater than the maximum allowed shift
   simultaneously will cause a Reset.                             amount, a trap will occur.

                                                            Address Error Trap:

5.3 Traps                                                   This trap is initiated when any of the following
                                                            circumstances occurs:
Traps can be considered as non-maskable interrupts
indicating a software or hardware error, which adhere       1. A misaligned data word access is attempted.
to a predefined priority, as shown in Table 5-1. They are
intended to provide the user a means to correct             2. A data fetch from and unimplemented data
erroneous operation during debug and when operating               memory location is attempted.
within the application.
                                                            3. A data fetch from an unimplemented program
Note:  If the user does not intend to take correc-                memory location is attempted.
       tive action in the event of a trap error con-
       dition, these vectors must be loaded with            4. An instruction fetch from vector space is
       the address of a default handler that sim-                 attempted.
       ply contains the RESET instruction. If, on
       the other hand, one of the vectors contain-          Note:  In the MAC class of instructions, wherein
       ing an invalid address is called, an                        the data space is split into X and Y data
       address error trap is generated.                            space, unimplemented X space includes
                                                                   all of Y space, and unimplemented Y
                                                                   space includes all of X space.

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5. Execution of a "BRA #literal" instruction or a            FIGURE 5-1:                      TRAP VECTORS
      "GOTO #literal" instruction, where literal
      is an unimplemented program memory address.                             IVTDecreasing    Reset - GOTO Instruction    0x000000
                                                                                    Priority                               0x000002
6. Executing instructions after modifying the PC to                        AIVT                Reset - GOTO Address        0x000004
      point to unimplemented program memory
      addresses. The PC may be modified by loading                                                       Reserved          0x000014
      a value into the stack and executing a RETURN                                           Oscillator Fail Trap Vector
      instruction.                                                                            Address Error Trap Vector    0x00007E
                                                                                                                           0x000080
Stack Error Trap:                                                                              Stack Error Trap Vector     0x000082
                                                                                                Math Error Trap Vector     0x000084
This trap is initiated under the following conditions:
                                                                                                    Reserved Vector        0x000094
1. The stack pointer is loaded with a value which is                                                Reserved Vector
      greater than the (user programmable) limit value                                                                     0x0000FE
      written into the SPLIM register (stack overflow).                                             Reserved Vector
                                                                                                   Interrupt 0 Vector
2. The stack pointer is loaded with a value which is                                               Interrupt 1 Vector
      less than 0x0800 (simple stack underflow).
                                                                                                              ~
Oscillator Fail Trap:                                                                                         ~
                                                                                                              ~
This trap is initiated if the external oscillator fails and                                        Interrupt 52 Vector
operation becomes reliant on an internal RC backup.                                                Interrupt 53 Vector
                                                                                                         Reserved
5.3.2 HARD AND SOFT TRAPS                                                                                Reserved
                                                                                                         Reserved
It is possible that multiple traps can become active                                          Oscillator Fail Trap Vector
within the same cycle (e.g., a misaligned word stack                                           Stack Error Trap Vector
write to an overflowed address). In such a case, the                                          Address Error Trap Vector
fixed priority shown in Figure 5-1 is implemented,                                              Math Error Trap Vector
which may require the user to check if other traps are                                              Reserved Vector
pending in order to completely correct the fault.                                                   Reserved Vector

`Soft' traps include exceptions of priority level 8 through                                         Reserved Vector
level 11, inclusive. The arithmetic error trap (level 11)                                          Interrupt 0 Vector
falls into this category of traps.                                                                 Interrupt 1 Vector

`Hard' traps include exceptions of priority level 12                                                          ~
through level 15, inclusive. The address error (level                                                         ~
12), stack error (level 13) and oscillator error (level 14)                                                   ~
traps fall into this category.                                                                     Interrupt 52 Vector
                                                                                                   Interrupt 53 Vector
Each hard trap that occurs must be Acknowledged
before code execution of any type may continue. If a         5.4 Interrupt Sequence
lower priority hard trap occurs while a higher priority
trap is pending, Acknowledged, or is being processed,        All interrupt event flags are sampled in the beginning of
a hard trap conflict will occur.                             each instruction cycle by the IFSx registers. A pending
                                                             interrupt request (IRQ) is indicated by the flag bit being
The device is automatically reset in a hard trap conflict    equal to a `1' in an IFSx register. The IRQ will cause an
condition. The TRAPR status bit (RCON<15>) is set            interrupt to occur if the corresponding bit in the Interrupt
when the Reset occurs so that the condition may be           Enable (IECx) register is set. For the remainder of the
detected in software.                                        instruction cycle, the priorities of all pending interrupt
                                                             requests are evaluated.

                                                             If there is a pending IRQ with a priority level greater
                                                             than the current processor priority level in the IPL bits,
                                                             the processor will be interrupted.

                                                             The processor then stacks the current program counter
                                                             and the low byte of the processor STATUS register
                                                             (SRL), as shown in Figure 5-2. The low byte of the
                                                             STATUS register contains the processor priority level at
                                                             the time prior to the beginning of the interrupt cycle.
                                                             The processor then loads the priority level for this inter-
                                                             rupt into the STATUS register. This action will disable
                                                             all lower priority interrupts until the completion of the
                                                             Interrupt Service Routine.

DS70117C-page 46  Preliminary                                                                  2004 Microchip Technology Inc.
                                         dsPIC30F6011/6012/6013/6014

FIGURE 5-2:          INTERRUPT STACK                          5.6 Fast Context Saving
                     FRAME
  0x0000 15                                                   A context saving option is available using shadow reg-
                               0                              isters. Shadow registers are provided for the DC, N,
                                                              OV, Z and C bits in SR, and the registers W0 through
Stack Grows Towards         PC<15:0>     W15 (before CALL)    W3. The shadows are only one level deep. The shadow
   Higher Address    SRL IPL3 PC<22:16>  W15 (after CALL)     registers are accessible using the PUSH.S and POP.S
                                                              instructions only.
                          
                                                              When the processor vectors to an interrupt, the
                                         POP : [--W15]        PUSH.S instruction can be used to store the current
                                         PUSH: [W15++]        value of the aforementioned registers into their
                                                              respective shadow registers.
    Note 1: The user can always lower the priority
                level by writing a new value into SR. The     If an ISR of a certain priority uses the PUSH.S and
                Interrupt Service Routine must clear the      POP.S instructions for fast context saving, then a
                interrupt flag bits in the IFSx register      higher priority ISR should not include the same instruc-
                before lowering the processor interrupt       tions. Users must save the key registers in software
                priority, in order to avoid recursive         during a lower priority interrupt if the higher priority ISR
                interrupts.                                   uses fast context saving.

           2: The IPL3 bit (CORCON<3>) is always              5.7 External Interrupt Requests
                clear when interrupts are being pro-
                cessed. It is set only during execution of    The interrupt controller supports up to five external
                traps.                                        interrupt request signals, INT0-INT4. These inputs are
                                                              edge sensitive; they require a low-to-high or a high-to-
The RETFIE (return from interrupt) instruction will           low transition to generate an interrupt request. The
unstack the program counter and STATUS registers to           INTCON2 register has five bits, INT0EP-INT4EP, that
return the processor to its state prior to the interrupt      select the polarity of the edge detection circuitry.
sequence.
                                                              5.8 Wake-up from Sleep and Idle
5.5 Alternate Vector Table
                                                              The interrupt controller may be used to wake-up the
In program memory, the Interrupt Vector Table (IVT) is        processor from either Sleep or Idle modes, if Sleep or
followed by the Alternate Interrupt Vector Table (AIVT),      Idle mode is active when the interrupt is generated.
as shown in Table 5-1. Access to the alternate vector
table is provided by the ALTIVT bit in the INTCON2 reg-       If an enabled interrupt request of sufficient priority is
ister. If the ALTIVT bit is set, all interrupt and exception  received by the interrupt controller, then the standard
processes will use the alternate vectors instead of the       interrupt request is presented to the processor. At the
default vectors. The alternate vectors are organized in       same time, the processor will wake-up from Sleep or
the same manner as the default vectors. The AIVT sup-         Idle and begin execution of the Interrupt Service
ports emulation and debugging efforts by providing a          Routine (ISR) needed to process the interrupt request.
means to switch between an application and a support
environment without requiring the interrupt vectors to
be reprogrammed. This feature also enables switching
between applications for evaluation of different
software algorithms at run time.

If the AIVT is not required, the program memory allo-
cated to the AIVT may be used for other purposes.
AIVT is not a protected section and may be freely
programmed by the user.

2004 Microchip Technology Inc.                         Preliminary  DS70117C-page 47
DS70117C-page 48                 TABLE 5-2: INTERRUPT CONTROLLER REGISTER MAP                                                                                                                            dsPIC30F6011/6012/6013/6014

                                  SFR   ADR Bit 15  Bit 14 Bit 13 Bit 12 Bit 11            Bit 10  Bit 9        Bit 8  Bit 7 Bit 6 Bit 5   Bit 4  Bit 3  Bit 2  Bit 1        Bit 0  Reset State
                                 Name

                                 INTCON1 0080 NSTDIS --             --           --    --  OVATE OVBTE COVTE --            --  -- MATHERR ADDRERR STKERR OSCFAIL -- 0000 0000 0000 0000
                                                                                       --
                                 INTCON2 0082 ALTIVT --             --           --  ADIF  --      --           --     --  --  --         INT4EP  INT3EP INT2EP INT1EP INT0EP 0000 0000 0000 0000
                                                                                     C1IF
                                 IFS0   0084 CNIF MI2CIF SI2CIF NVMIF                  --  U1TXIF U1RXIF SPI1IF T3IF       T2IF OC2IF IC2IF       T1IF   OC1IF IC1IF INT0IF 0000 0000 0000 0000
                                                                                     ADIE
                                 IFS1   0086 IC6IF IC5IF IC4IF IC3IF                 C1IE  SPI2IF U2TXIF U2RXIF INT2IF     T5IF T4IF OC4IF        OC3IF  IC8IF  IC7IF INT1IF 0000 0000 0000 0000
                                                                                       --
                                 IFS2   0088 --                 --  --           --    --  LVDIF DCIIF          --     --  C2IF INT4IF INT3IF     OC8IF  OC7IF OC6IF OC5IF 0000 0000 0000 0000
                                                                                       --
                                 IEC0   008C CNIE MI2CIE SI2CIE NVMIE                  --  U1TXIE U1RXIE SPI1IE T3IE       T2IE OC2IE IC2IE       T1IE   OC1IE IC1IE INT0IE 0000 0000 0000 0000
                                                                                       --
                                 IEC1   008E IC6IE IC5IE IC4IE IC3IE                   --  SPI2IE U2TXIE U2RXIE INT2IE     T5IE T4IE OC4IE        OC3IE  IC8IE IC7IE INT1IE 0000 0000 0000 0000
                                                                                       --
                                 IEC2   0090 --                 --  --           --    --  LVDIE DCIIE          --     --  C2IE INT4IE INT3IE     OC8IE  OC7IE OC6IE OC5IE 0000 0000 0000 0000
                                                                                       --
                                 IPC0   0094 --                     T1IP<2:0>          --          OC1IP<2:0>          --      IC1IP<2:0>         --            INT0IP<2:0>         0100 0100 0100 0100
                                                                                       --
                                 IPC1   0096 --                     T31P<2:0>          --          T2IP<2:0>           --      OC2IP<2:0>         --            IC2IP<2:0>          0100 0100 0100 0100

                                 IPC2   0098 --                     ADIP<2:0>                      U1TXIP<2:0>         --      U1RXIP<2:0>        --            SPI1IP<2:0>         0100 0100 0100 0100

                                 IPC3   009A --                     CNIP<2:0>                      MI2CIP<2:0>         --      SI2CIP<2:0>        --            NVMIP<2:0>          0100 0100 0100 0100

                                 IPC4   009C --                     OC3IP<2:0>                     IC8IP<2:0>          --      IC7IP<2:0>         --            INT1IP<2:0>         0100 0100 0100 0100

Preliminary                      IPC5   009E --                     INT2IP<2:0>                    T5IP<2:0>           --      T4IP<2:0>          --            OC4IP<2:0>          0100 0100 0100 0100

                                 IPC6   00A0 --                     C1IP<2:0>                      SPI2IP<2:0>         --      U2TXIP<2:0>        --            U2RXIP<2:0>         0100 0100 0100 0100

                                 IPC7   00A2 --                     IC6IP<2:0>                     IC5IP<2:0>          --      IC4IP<2:0>         --            IC3IP<2:0>          0100 0100 0100 0100

                                 IPC8   00A4 --                     OC8IP<2:0>                     OC7IP<2:0>          --      OC6IP<2:0>         --            OC5IP<2:0>          0100 0100 0100 0100

                                 IPC9   00A6 --                 --  --           --                C2IP<2:0>           --      INT41IP<2:0>       --            INT3IP<2:0>         0000 0100 0100 0100

                                 IPC10  00A8 --                 --  --           --                LVDIP<2:0>          --      DCIIP<2:0>         --     --     --           -- 0000 0100 0100 0000

                                 Legend: u = uninitialized bit

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6.0 FLASH PROGRAM MEMORY                                   6.2 Run-Time Self-Programming
                                                                    (RTSP)
The dsPIC30F family of devices contains internal pro-
gram Flash memory for executing user code. There are       RTSP is accomplished using TBLRD (table read) and
two methods by which the user can program this             TBLWT (table write) instructions.
memory:
                                                           With RTSP, the user may erase program memory, 32
1. Run-Time Self-Programming (RTSP)                        instructions (96 bytes) at a time and can write program
2. In-Circuit Serial ProgrammingTM (ICSPTM)                memory data, 32 instructions (96 bytes) at a time.

6.1 In-Circuit Serial Programming                          6.3 Table Instruction Operation
         (ICSP)                                                     Summary

dsPIC30F devices can be serially programmed while in       The TBLRDL and the TBLWTL instructions are used to
the end application circuit. This is simply done with two  read or write to bits<15:0> of program memory.
lines for Programming Clock and Programming Data           TBLRDL and TBLWTL can access program memory in
(which are named PGC and PGD respectively), and            Word or Byte mode.
three other lines for Power (VDD), Ground (VSS) and
Master Clear (MCLR). this allows customers to manu-        The TBLRDH and TBLWTH instructions are used to read
facture boards with unprogrammed devices, and then         or write to bits<23:16> of program memory. TBLRDH
program the microcontroller just before shipping the       and TBLWTH can access program memory in Word or
product. This also allows the most recent firmware or a    Byte mode.
custom firmware to be programmed.
                                                           A 24-bit program memory address is formed using
                                                           bits<7:0> of the TBLPAG register and the effective
                                                           address (EA) from a W register specified in the table
                                                           instruction, as shown in Figure 6-1.

FIGURE 6-1:  ADDRESSING FOR TABLE AND NVM REGISTERS

                                                           24 bits

             Using

             Program             0                         Program Counter   0

             Counter

             Using               1/0 NVMADRU Reg           NVMADR Reg EA
             NVMADR                          8 bits                 16 bits
             Addressing

             Using               1/0 TBLPAG Reg            Working Reg EA
             Table                           8 bits                 16 bits
             Instruction

             User/Configuration                            24-bit EA         Byte
             Space Select                                                    Select

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6.4 RTSP Operation                                           6.5 Control Registers

The dsPIC30F Flash program memory is organized               The four SFRs used to read and write the program
into rows and panels. Each row consists of 32 instruc-       Flash memory are:
tions or 96 bytes. Each panel consists of 128 rows or         NVMCON
4K x 24 instructions. RTSP allows the user to erase one       NVMADR
row (32 instructions) at a time and to program four          NVMADRU
instructions at one time. RTSP may be used to program         NVMKEY
multiple program memory panels, but the table pointer
must be changed at each panel boundary.                      6.5.1 NVMCON REGISTER

Each panel of program memory contains write latches          The NVMCON register controls which blocks are to be
that hold 32 instructions of programming data. Prior to      erased, which memory type is to be programmed and
the actual programming operation, the write data must        start of the programming cycle.
be loaded into the panel write latches. The data to be
programmed into the panel is loaded in sequential            6.5.2 NVMADR REGISTER
order into the write latches: instruction 0, instruction 1,
etc. The instruction words loaded must always be from        The NVMADR register is used to hold the lower two
a group of 32 boundary.                                      bytes of the effective address. The NVMADR register
                                                             captures the EA<15:0> of the last table instruction that
The basic sequence for RTSP programming is to set up         has been executed and selects the row to write.
a table pointer, then do a series of TBLWT instructions
to load the write latches. Programming is performed by       6.5.3 NVMADRU REGISTER
setting the special bits in the NVMCON register. Four
TBLWTL and four TBLWTH instructions are required to          The NVMADRU register is used to hold the upper byte
load the four instructions. If multiple panel program-       of the effective address. The NVMADRU register cap-
ming is required, the table pointer needs to be changed      tures the EA<23:16> of the last table instruction that
and the next set of multiple write latches written.          has been executed.

All of the table write operations are single word writes     6.5.4 NVMKEY REGISTER
(2 instruction cycles) because only the table latches
are written. A programming cycle is required for             NVMKEY is a write only register that is used for write
programming each row.                                        protection. To start a programming or an erase
                                                             sequence, the user must consecutively write 0x55 and
The Flash program memory is readable, writable, and          0xAA to the NVMKEY register. Refer to Section 6.6 for
erasable during normal operation over the entire VDD         further details.
range.

                                                             Note:  The user can also directly write to the
                                                                    NVMADR and NVMADRU registers to
                                                                    specify a program memory address for
                                                                    erasing or programming.

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6.6 Programming Operations                                    4. Write 32 instruction words of data from data
                                                                    RAM "image" into the program Flash write
A complete programming sequence is necessary for                    latches.
programming or erasing the internal Flash in RTSP
mode. A programming operation is nominally 2 msec in          5. Program 32 instruction words into program
duration and the processor stalls (waits) until the oper-           Flash.
ation is finished. Setting the WR bit (NVMCON<15>)
starts the operation, and the WR bit is automatically               a) Setup NVMCON register for multi-word,
cleared when the operation is finished.                                   program Flash, program, and set WREN
                                                                          bit.
6.6.1  PROGRAMMING ALGORITHM FOR
       PROGRAM FLASH                                                b) Write `55' to NVMKEY.

The user can erase and program one row of program                   c) Write `AA' to NVMKEY.
Flash memory at a time. The general process is:
                                                                    d) Set the WR bit. This will begin program
1. Read one row of program Flash (32 instruction                          cycle.
      words) and store into data RAM as a data
      "image".                                                      e) CPU will stall for duration of the program
                                                                          cycle.
2. Update the data image with the desired new
      data.                                                         f) The WR bit is cleared by the hardware
                                                                          when program cycle ends.
3. Erase program Flash row.
      a) Setup NVMCON register for multi-word,                6. Repeat steps 1 through 5 as needed to program
            program Flash, erase, and set WREN bit.                 desired amount of program Flash memory.
      b) Write address of row to be erased into
            NVMADRU/NVMADR.                                   6.6.2  ERASING A ROW OF PROGRAM
      c) Write `55' to NVMKEY.                                       MEMORY
      d) Write `AA' to NVMKEY.
                                                              Example 6-1 shows a code sequence that can be used
                                                              to erase a row (32 instructions) of program memory.

e) Set the WR bit. This will begin erase cycle.

f) CPU will stall for the duration of the erase
      cycle.

g) The WR bit is cleared when erase cycle
      ends.

EXAMPLE 6-1: ERASING A ROW OF PROGRAM MEMORY

; Setup NVMCON for erase operation, multi word write

; program memory selected, and writes enabled

       MOV   #0x4041,W0                                    ;

       MOV   W0,NVMCON                                     ; Init NVMCON SFR

; Init pointer to row to be ERASED

       MOV   #tblpage(PROG_ADDR),W0                        ;

       MOV   W0,NVMADRU                                    ; Initialize PM Page Boundary SFR
                                                           ; Intialize in-page EA[15:0] pointer
       MOV   #tbloffset(PROG_ADDR),W0

       MOV   W0, NVMADR                                    ; Initialize NVMADR SFR

       DISI #5                                             ; Block all interrupts with priority <7 for

                                                           ; next 5 instructions

       MOV   #0x55,W0

       MOV   W0,NVMKEY                                     ; Write the 0x55 key
                                                           ;
       MOV   #0xAA,W1

       MOV   W1,NVMKEY                                     ; Write the 0xAA key
       BSET  NVMCON,#WR                                    ; Start the erase sequence

       NOP                                                 ; Insert two NOPs after the erase

       NOP                                                 ; command is asserted

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6.6.3 LOADING WRITE LATCHES

Example 6-2 shows a sequence of instructions that can
be used to load the 96 bytes of write latches. 32
TBLWTL and 32 TBLWTH instructions are needed to
load the write latches selected by the table pointer.

EXAMPLE 6-2: LOADING WRITE LATCHES

; Set up a pointer to the first program memory location to be written

; program memory selected, and writes enabled

       MOV        #0x0000,W0                            ;

       MOV        W0,TBLPAG                             ; Initialize PM Page Boundary SFR
                                                        ; An example program memory address
       MOV        #0x6000,W0

; Perform the TBLWT instructions to write the latches

; 0th_program_word

       MOV        #LOW_WORD_0,W2                        ;

       MOV        #HIGH_BYTE_0,W3                       ;

             TBLWTL W2,[W0]                             ; Write PM low word into program latch
             TBLWTH W3,[W0++]                           ; Write PM high byte into program latch
; 1st_program_word

       MOV        #LOW_WORD_1,W2                        ;

       MOV        #HIGH_BYTE_1,W3                       ;

             TBLWTL W2,[W0]                             ; Write PM low word into program latch
             TBLWTH W3,[W0++]                           ; Write PM high byte into program latch
; 2nd_program_word

       MOV        #LOW_WORD_2,W2                        ;

       MOV        #HIGH_BYTE_2,W3                       ;

       TBLWTL W2, [W0]                                  ; Write PM low word into program latch
                                                        ; Write PM high byte into program latch
       TBLWTH W3, [W0++]
      

      

      

; 31st_program_word

       MOV        #LOW_WORD_31,W2                       ;

       MOV        #HIGH_BYTE_31,W3                      ;

       TBLWTL W2, [W0]                                  ; Write PM low word into program latch
       TBLWTH W3, [W0++]                                ; Write PM high byte into program latch

Note: In Example 6-2, the contents of the upper byte of W3 has no effect.

6.6.4  INITIATING THE PROGRAMMING                          executed, the user must wait for the programming time
       SEQUENCE                                            until programming is complete. The two instructions
                                                           following the start of the programming sequence
For protection, the write initiate sequence for NVMKEY     should be NOPs.
must be used to allow any erase or program operation
to proceed. After the programming command has been

EXAMPLE 6-3: INITIATING A PROGRAMMING SEQUENCE

       DISI       #5                ; Block all interrupts with priority <7 for
                                    ; next 5 instructions
       MOV        #0x55,W0          ;
       MOV        W0,NVMKEY         ; Write the 0x55 key
       MOV        #0xAA,W1          ;
       MOV        W1,NVMKEY         ; Write the 0xAA key
       BSET       NVMCON,#WR        ; Start the erase sequence
       NOP                          ; Insert two NOPs after the erase
       NOP                          ; command is asserted

DS70117C-page 52                    Preliminary                             2004 Microchip Technology Inc.
2004 Microchip Technology Inc.  TABLE 6-1: NVM REGISTER MAP

                                 File Name Addr. Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8 Bit 7 Bit 6  Bit 5  Bit 4 Bit 3 Bit 2  Bit 1  Bit 0          All RESETS
                                                                                                                                 PROGOP<6:0>                0000 0000 0000 0000
                                 NVMCON   0760  WR               WREN WRERR --  --  -- -- TWRI --                                                           uuuu uuuu uuuu uuuu
                                                                                                                                                            0000 0000 uuuu uuuu
                                 NVMADR   0762                                          NVMADR<15:0>                                                        0000 0000 0000 0000

                                 NVMADRU 0764   --               --  --  --     --  --  ----                               NVMADR<23:16>
                                                                                                                                KEY<7:0>
                                 NVMKEY   0766  --               --  --  --     --  --  ----

                                 Legend:  u = uninitialized bit

Preliminary                                                                                                                                                                      dsPIC30F6011/6012/6013/6014

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NOTES:

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7.0 DATA EEPROM MEMORY                                    Control bit WR initiates write operations similar to pro-
                                                          gram Flash writes. This bit cannot be cleared, only set,
The Data EEPROM Memory is readable and writable           in software. They are cleared in hardware at the com-
during normal operation over the entire VDD range. The    pletion of the write operation. The inability to clear the
data EEPROM memory is directly mapped in the              WR bit in software prevents the accidental or
program memory address space.                             premature termination of a write operation.

The four SFRs used to read and write the program          The WREN bit, when set, will allow a write operation.
Flash memory are used to access data EEPROM               On power-up, the WREN bit is clear. The WRERR bit is
memory, as well. As described in Section 6.5, these       set when a write operation is interrupted by a MCLR
registers are:                                            Reset or a WDT Time-out Reset during normal opera-
                                                          tion. In these situations, following Reset, the user can
NVMCON                                                  check the WRERR bit and rewrite the location. The
                                                          address register NVMADR remains unchanged.
NVMADR
                                                          Note:   Interrupt flag bit NVMIF in the IFS0 regis-
NVMADRU                                                         ter is set when write is complete. It must be
                                                                  cleared in software.
NVMKEY
                                                          7.1 Reading the Data EEPROM
The EEPROM data memory allows read and write of
single words and 16-word blocks. When interfacing to      A TBLRD instruction reads a word at the current pro-
data memory, NVMADR in conjunction with the               gram word address. This example uses W0 as a
NVMADRU register are used to address the EEPROM           pointer to data EEPROM. The result is placed in
location being accessed. TBLRDL and TBLWTL                register W4 as shown in Example 7-1.
instructions are used to read and write data EEPROM.
The dsPIC30F devices have up to 8 Kbytes (4K              EXAMPLE 7-1: DATA EEPROM READ
words) of data EEPROM with an address range from
0x7FF000 to 0x7FFFFE.                                     MOV     #LOW_ADDR_WORD,W0 ; Init Pointer
                                                          MOV
A word write operation should be preceded by an erase     MOV     #HIGH_ADDR_WORD,W1
of the corresponding memory location(s). The write typ-   TBLRDL
ically requires 2 ms to complete but the write time will          W1,TBLPAG           ; read data EEPROM
vary with voltage and temperature.                                [ W0 ], W4

A program or erase operation on the data EEPROM
does not stop the instruction flow. The user is respon-
sible for waiting for the appropriate duration of time
before initiating another data EEPROM write/erase
operation. Attempting to read the data EEPROM while
a programming or erase operation is in progress results
in unspecified data.

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dsPIC30F6011/6012/6013/6014

7.2 Erasing Data EEPROM

7.2.1        ERASING A BLOCK OF DATA
             EEPROM

In order to erase a block of data EEPROM, the
NVMADRU and NVMADR registers must initially point
to the block of memory to be erased. Configure
NVMCON for erasing a block of data EEPROM, and
set the ERASE and WREN bits in the NVMCON
register. Setting the WR bit initiates the erase as
shown in Example 7-2.

EXAMPLE 7-2: DATA EEPROM BLOCK ERASE

; Select data EEPROM block, ERASE, WREN bits

       MOV   #4045,W0

       MOV   W0,NVMCON                ; Initialize NVMCON SFR

; Start erase cycle by setting WR after writing key sequence

       DISI #5                        ; Block all interrupts with priority <7 for

                                      ; next 5 instructions

       MOV   #0x55,W0                 ;

       MOV   W0,NVMKEY                ; Write the 0x55 key
                                      ;
       MOV   #0xAA,W1

       MOV   W1,NVMKEY                ; Write the 0xAA key
       BSET  NVMCON,#WR               ; Initiate erase sequence

       NOP

       NOP

; Erase cycle will complete in 2mS. CPU is not stalled for the Data Erase Cycle

; User can poll WR bit, use NVMIF or Timer IRQ to determine erasure complete

7.2.2        ERASING A WORD OF DATA
             EEPROM

The TBLPAG and NVMADR registers must point to the
block. Select erase a block of data Flash, and set the
ERASE and WREN bits in the NVMCON register. Set-
ting the WR bit initiates the erase as shown in
Example 7-3.

EXAMPLE 7-3: DATA EEPROM WORD ERASE

; Select data EEPROM word, ERASE, WREN bits

       MOV   #4044,W0

       MOV   W0,NVMCON

; Start erase cycle by setting WR after writing key sequence

       DISI #5                           ; Block all interrupts with priority <7 for

                                         ; next 5 instructions

       MOV   #0x55,W0                    ;

       MOV   W0,NVMKEY                   ; Write the 0x55 key
                                         ;
       MOV   #0xAA,W1

       MOV   W1,NVMKEY                   ; Write the 0xAA key
       BSET  NVMCON,#WR                  ; Initiate erase sequence

       NOP

       NOP

; Erase cycle will complete in 2mS. CPU is not stalled for the Data Erase Cycle

; User can poll WR bit, use NVMIF or Timer IRQ to determine erasure complete

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                                 dsPIC30F6011/6012/6013/6014

7.3 Writing to the Data EEPROM                         The write will not initiate if the above sequence is not
                                                       exactly followed (write 0x55 to NVMKEY, write 0xAA to
To write an EEPROM data location, the following        NVMCON, then set WR bit) for each word. It is strongly
sequence must be followed:                             recommended that interrupts be disabled during this
                                                       code segment.
1. Erase data EEPROM word.
      a) Select word, data EEPROM erase, and set       Additionally, the WREN bit in NVMCON must be set to
            WREN bit in NVMCON register.               enable writes. This mechanism prevents accidental
      b) Write address of word to be erased into       writes to data EEPROM due to unexpected code exe-
            NVMADR.                                    cution. The WREN bit should be kept clear at all times
      c) Enable NVM interrupt (optional).              except when updating the EEPROM. The WREN bit is
      d) Write `55' to NVMKEY.                         not cleared by hardware.
      e) Write `AA' to NVMKEY.
      f) Set the WR bit. This will begin erase cycle.  After a write sequence has been initiated, clearing the
      g) Either poll NVMIF bit or wait for NVMIF       WREN bit will not affect the current write cycle. The WR
            interrupt.                                 bit will be inhibited from being set unless the WREN bit
      h) The WR bit is cleared when the erase cycle    is set. The WREN bit must be set on a previous instruc-
            ends.                                      tion. Both WR and WREN cannot be set with the same
                                                       instruction.
2. Write data word into data EEPROM write
      latches.                                         At the completion of the write cycle, the WR bit is
                                                       cleared in hardware and the Non-Volatile Memory
3. Program 1 data word into data EEPROM.               Write Complete Interrupt Flag bit (NVMIF) is set. The
      a) Select word, data EEPROM program, and         user may either enable this interrupt or poll this bit.
            set WREN bit in NVMCON register.           NVMIF must be cleared by software.
      b) Enable NVM write done interrupt (optional).
      c) Write `55' to NVMKEY.                         7.3.1  WRITING A WORD OF DATA
      d) Write `AA' to NVMKEY.                                EEPROM
      e) Set the WR bit. This will begin program
            cycle.                                     Once the user has erased the word to be programmed,
      f) Either poll NVMIF bit or wait for NVM         then a table write instruction is used to write one write
            interrupt.                                 latch, as shown in Example 7-4.
      g) The WR bit is cleared when the write cycle
            ends.

EXAMPLE 7-4: DATA EEPROM WORD WRITE

; Point to data memory

MOV     #LOW_ADDR_WORD,W0                              ; Init pointer

MOV     #HIGH_ADDR_WORD,W1                             ; Get data
                                                       ; Write data
MOV     W1,TBLPAG

MOV     #LOW(WORD),W2

TBLWTL  W2,[ W0]

; The NVMADR captures last table access address

; Select data EEPROM for 1 word op

MOV     #0x4004,W0

MOV     W0,NVMCON

; Operate key to allow write operation

DISI    #5                                             ; Block all interrupts with priority <7 for

                                                       ; next 5 instructions

MOV     #0x55,W0

MOV     W0,NVMKEY                                      ; Write the 0x55 key

MOV     #0xAA,W1

MOV     W1,NVMKEY                                      ; Write the 0xAA key
BSET    NVMCON,#WR                                     ; Initiate program sequence

NOP

NOP

; Write cycle will complete in 2mS. CPU is not stalled for the Data Write Cycle

; User can poll WR bit, use NVMIF or Timer IRQ to determine write complete

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7.3.2  WRITING A BLOCK OF DATA
       EEPROM

To write a block of data EEPROM, write to all sixteen
latches first, then set the NVMCON register and
program the block.

EXAMPLE 7-5: DATA EEPROM BLOCK WRITE

       MOV        #LOW_ADDR_WORD,W0 ; Init pointer
       MOV
       MOV        #HIGH_ADDR_WORD,W1
       MOV
       TBLWTL     W1,TBLPAG           ; Get 1st data
       MOV        #data1,W2
       TBLWTL
       MOV        W2,[ W0]++          ; write data
       TBLWTL     #data2,W2           ; Get 2nd data
       MOV
       TBLWTL     W2,[ W0]++          ; write data
       MOV        #data3,W2           ; Get 3rd data
       TBLWTL
       MOV        W2,[ W0]++          ; write data
       TBLWTL     #data4,W2           ; Get 4th data
       MOV
       TBLWTL     W2,[ W0]++          ; write data
       MOV        #data5,W2           ; Get 5th data
       TBLWTL
       MOV        W2,[ W0]++          ; write data
       TBLWTL     #data6,W2           ; Get 6th data
       MOV
       TBLWTL     W2,[ W0]++          ; write data
       MOV        #data7,W2           ; Get 7th data
       TBLWTL
       MOV        W2,[ W0]++          ; write data
       TBLWTL     #data8,W2           ; Get 8th data
       MOV
       TBLWTL     W2,[ W0]++          ; write data
       MOV        #data9,W2           ; Get 9th data
       TBLWTL
       MOV        W2,[ W0]++          ; write data
       TBLWTL     #data10,W2          ; Get 10th data
       MOV
       TBLWTL     W2,[ W0]++          ; write data
       MOV        #data11,W2          ; Get 11th data
       MOV
       DISI #5    W2,[ W0]++          ; write data
                  #data12,W2          ; Get 12th data
       MOV
       MOV        W2,[ W0]++          ; write data
       MOV        #data13,W2          ; Get 13th data
       MOV
       BSET       W2,[ W0]++          ; write data
       NOP        #data14,W2          ; Get 14th data
       NOP
                  W2,[ W0]++          ; write data
                  #data15,W2          ; Get 15th data

                  W2,[ W0]++          ; write data
                  #data16,W2          ; Get 16th data

                  W2,[ W0]++          ; write data. The NVMADR captures last table access address.
                  #0x400A,W0          ; Select data EEPROM for multi word op

                  W0,NVMCON           ; Operate Key to allow program operation
                                      ; Block all interrupts with priority <7 for

                                      ; next 5 instructions

                  #0x55,W0

                  W0,NVMKEY           ; Write the 0x55 key
                  #0xAA,W1

                  W1,NVMKEY           ; Write the 0xAA key
                  NVMCON,#WR          ; Start write cycle

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7.4 Write Verify                                         7.5 Protection Against Spurious Write

Depending on the application, good programming           There are conditions when the device may not want to
practice may dictate that the value written to the mem-  write to the data EEPROM memory. To protect against
ory should be verified against the original value. This  spurious EEPROM writes, various mechanisms have
should be used in applications where excessive writes    been built-in. On power-up, the WREN bit is cleared;
can stress bits near the specification limit.            also, the Power-up Timer prevents EEPROM write.

                                                         The write initiate sequence and the WREN bit together
                                                         help prevent an accidental write during brown-out,
                                                         power glitch, or software malfunction.

2004 Microchip Technology Inc.  Preliminary             DS70117C-page 59
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NOTES:

DS70117C-page 60  Preliminary   2004 Microchip Technology Inc.
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8.0 I/O PORTS                                                   Writes to the latch, write the latch (LATx). Reads from
                                                                the port (PORTx), read the port pins and writes to the
All of the device pins (except VDD, VSS, MCLR and               port pins, write the latch (LATx).
OSC1/CLKI) are shared between the peripherals and
the parallel I/O ports.                                         Any bit and its associated data and control registers
                                                                that are not valid for a particular device will be dis-
All I/O input ports feature Schmitt Trigger inputs for          abled. That means the corresponding LATx and TRISx
improved noise immunity.                                        registers and the port pin will read as zeros.

8.1 Parallel I/O (PIO) Ports                                    When a pin is shared with another peripheral or func-
                                                                tion that is defined as an input only, it is nevertheless
When a peripheral is enabled and the peripheral is              regarded as a dedicated port because there is no
actively driving an associated pin, the use of the pin as       other competing source of outputs. An example is the
a general purpose output pin is disabled. The I/O pin           INT4 pin.
may be read but the output driver for the parallel port bit
will be disabled. If a peripheral is enabled but the            The format of the registers for PORTA are shown in
peripheral is not actively driving a pin, that pin may be       Table 8-1.
driven by a port.
                                                                The TRISA (Data Direction Control) register controls
All port pins have three registers directly associated          the direction of the RA<7:0> pins, as well as the INTx
with the operation of the port pin. The Data Direction          pins and the VREF pins. The LATA register supplies
register (TRISx) determines whether the pin is an input         data to the outputs and is readable/writable. Reading
or an output. If the data direction bit is a `1', then the pin  the PORTA register yields the state of the input pins,
is an input. All port pins are defined as inputs after a        while writing the PORTA register modifies the contents
Reset. Reads from the latch (LATx), read the latch.             of the LATA register.

FIGURE 8-1:  BLOCK DIAGRAM OF A DEDICATED PORT STRUCTURE

                                 Dedicated Port Module

                                 Read TRIS

             Data Bus            TRIS Latch                     I/O Cell
             WR TRIS               DQ                                  I/O Pad

             WR LAT +              CK
             WR Port
                                  Data Latch
                                   DQ

                                    CK

             Read LAT
             Read Port

2004 Microchip Technology Inc.             Preliminary                         DS70117C-page 61
dsPIC30F6011/6012/6013/6014

A parallel I/O (PIO) port that shares a pin with a periph-  Note: The actual bits in use vary between
eral is, in general, subservient to the peripheral. The                 devices.
peripheral's output buffer data and control signals are
provided to a pair of multiplexers. The multiplexers
select whether the peripheral or the associated port
has ownership of the output data and control signals of
the I/O pad cell. Figure 8-2 shows how ports are shared
with other peripherals and the associated I/O cell (pad)
to which they are connected. Table 8-2 through
Table 8-9 show the formats of the registers for the
shared ports, PORTB through PORTG.

FIGURE 8-2:       BLOCK DIAGRAM OF A SHARED PORT STRUCTURE

                     Peripheral Module                              Output Multiplexers
                  Peripheral Input Data
                  Peripheral Module Enable                                         I/O Cell
                  Peripheral Output Enable                  1 Output Enable
                  Peripheral Output Data                    0
                                                            1 Output Data
                        PIO Module                          0

                            Read TRIS                                                       I/O Pad

                  Data Bus    DQ
                  WR TRIS
                              CK
                  WR LAT +  TRIS Latch
                  WR Port
                              DQ

                              CK
                            Data Latch

                               Read LAT                     Input Data
                  Read Port

8.2 Configuring Analog Port Pins                            When reading the Port register, all pins configured as
                                                            analog input channels will read as cleared (a low level).
The use of the ADPCFG and TRIS registers control the
operation of the A/D port pins. The port pins that are      Pins configured as digital inputs will not convert an ana-
desired as analog inputs must have their correspond-        log input. Analog levels on any pin that is defined as a
ing TRIS bit set (input). If the TRIS bit is cleared (out-  digital input (including the ANx pins) may cause the
put), the digital output level (VOH or VOL) will be         input buffer to consume current that exceeds the
converted.                                                  device specifications.

DS70117C-page 62                         Preliminary         2004 Microchip Technology Inc.
2004 Microchip Technology Inc.  TABLE 8-1: PORTA REGISTER MAP FOR dsPIC30F6013/6014

                                    SFR   Addr. Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8 Bit 7 Bit 6                             Bit 5         Bit 4         Bit 3  Bit 2  Bit 1   Bit 0  Reset State
                                   Name
                                 TRISA    02C0 TRISA15 TRISA14 TRISA13 TRISA12 -- TRISA10 TRISA9 -- TRISA7 TRISA6                              --            --            --     --     --     -- 1111 0110 1100 0000
                                 PORTA                                                                                                         --            --            --     --     --     -- 0000 0000 0000 0000
                                 LATA     02C2 RA15 RA14 RA13 RA12                   --               RA10 RA9 -- RA7 RA6                      --            --            --     --     --     -- 0000 0000 0000 0000
                                 Legend:
                                 Note:    02C4 LATA15 LATA14 LATA13 LATA12           --         LATA10 LATA9 -- LATA7 LATA6

                                          u = uninitialized bit

                                          PORTA is not implemented in the dsPIC30F6011/6012 devices.

                                 TABLE 8-2: PORTB REGISTER MAP FOR dsPIC30F6011/6012/6013/6014

                                  SFR     Addr.  Bit 15          Bit 14  Bit 13  Bit 12 Bit 11  Bit 10    Bit 9   Bit 8   Bit 7        Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0                       Reset State
                                 Name

                                 TRISB    02C6 TRISB15 TRISB14 TRISB13 TRISB12 TRISB11 TRISB10            TRISB9  TRISB8  TRISB7 TRISB6 TRISB5 TRISB4 TRISB3 TRISB2 TRISB1 TRISB0                      1111 1111 1111 1111   dsPIC30F6011/6012/6013/6014
                                 PORTB    02C8 RB15 RB14 RB13 RB12 RB11 RB10                                RB9     RB8     RB7 RB6 RB5 RB4 RB3 RB2 RB1 RB0                                            0000 0000 0000 0000
                                 LATB     02CB LATB15 LATB14 LATB13 LATB12 LATB11 LATB10                                                                                                               0000 0000 0000 0000
                                 Legend:                                                                  LATB9   LATB8   LATB7 LATB6 LATB5 LATB4 LATB3 LATB2 LATB1 LATB0
                                             u = uninitialized bit

Preliminary                      TABLE 8-3: PORTC REGISTER MAP FOR dsPIC30F6011/6012

                                  SFR     Addr.  Bit 15          Bit 14  Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8         Bit 7  Bit 6  Bit 5         Bit 4         Bit 3         Bit 2  Bit 1   Bit 0           Reset State
                                 Name
                                                                                                                          --     --     --            --            --                           --    1110 0000 0000 0110
                                 TRISC    02CC TRISC15 TRISC14 TRISC13 --            --               --  --      --      --     --     --            --            --    TRISC2        TRISC1   --    0000 0000 0000 0000
                                                                                                                          --     --     --            --            --      RC2           RC1    --    0000 0000 0000 0000
                                 PORTC    02CE RC15 RC14 RC13                    --  --               --  --      --
                                                                                                                                                                          LATC2         LATC1
                                 LATC     02D0 LATC15 LATC14 LATC13 --               --               --  --      --

                                 Legend:  u = uninitialized bit

                                 TABLE 8-4: PORTC REGISTER MAP FOR dsPIC30F6013/6014

                                  SFR     Addr.  Bit 15          Bit 14  Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8         Bit 7  Bit 6  Bit 5         Bit 4         Bit 3         Bit 2  Bit 1   Bit 0           Reset State
                                 Name
                                                                                                                          --     --     --                                                       --    1110 0000 0001 1110
                                 TRISC    02CC TRISC15 TRISC14 TRISC13 --            --               --  --      --      --     --     --    TRISC4        TRISC3        TRISC2        TRISC1   --    0000 0000 0000 0000
                                                                                                                          --     --     --      RC4           RC3           RC2           RC1    --    0000 0000 0000 0000
                                 PORTC    02CE RC15 RC14 RC13                    --  --               --  --      --
                                                                                                                                              LATC4         LATC3         LATC2         LATC1
                                 LATC     02D0 LATC15 LATC14 LATC13 --               --               --  --      --

                                 Legend:  u = uninitialized bit

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DS70117C-page 64                 TABLE 8-5: PORTD REGISTER MAP FOR dsPIC30F6011/6012                                                                                                                   dsPIC30F6011/6012/6013/6014

                                  SFR     Addr.  Bit 15  Bit 14          Bit 13  Bit 12 Bit 11 Bit 10      Bit 9  Bit 8    Bit 7    Bit 6  Bit 5  Bit 4 Bit 3 Bit 2 Bit 1     Bit 0  Reset State
                                 Name

                                 TRISD 02D2 --           --              --      -- TRISD11 TRISD10 TRISD9 TRISD8 TRISD7 TRISD6 TRISD5 TRISD4 TRISD3 TRISD2 TRISD1 TRISD0 0000 1111 1111 1111

                                 PORTD 02D4 --           --              --      --        RD11 RD10       RD9        RD8      RD7  RD6    RD5    RD4    RD3 RD2       RD1    RD0 0000 0000 0000 0000

                                 LATD 02D6 --            --              --      -- LATD11 LATD10 LATD9 LATD8 LATD7 LATD6 LATD5 LATD4 LATD3 LATD2 LATD1 LATD0 0000 0000 0000 0000

                                 Legend:  u = uninitialized bit

                                 TABLE 8-6: PORTD REGISTER MAP FOR dsPIC30F6013/6014

                                  SFR     Addr.  Bit 15  Bit 14          Bit 13  Bit 12 Bit 11 Bit 10      Bit 9  Bit 8    Bit 7    Bit 6  Bit 5  Bit 4 Bit 3 Bit 2 Bit 1     Bit 0  Reset State
                                 Name

                                 TRISD 02D2 TRISD15 TRISD14 TRISD13 TRISD12 TRISD11 TRISD10 TRISD9 TRISD8 TRISD7 TRISD6 TRISD5 TRISD4 TRISD3 TRISD2 TRISD1 TRISD0 1111 1111 1111 1111

                                 PORTD 02D4 RD15 RD14 RD13 RD12 RD11 RD10                                  RD9        RD8      RD7  RD6    RD5    RD4    RD3 RD2       RD1    RD0 0000 0000 0000 0000

                                 LATD 02D6 LATD15 LATD14 LATD13 LATD12 LATD11 LATD10 LATD9 LATD8 LATD7 LATD6 LATD5 LATD4 LATD3 LATD2 LATD1 LATD0 0000 0000 0000 0000

                                 Legend:  u = uninitialized bit

                                 TABLE 8-7: PORTF REGISTER MAP FOR dsPIC30F6011/6012

Preliminary                       SFR     Addr.  Bit 15  Bit 14          Bit 13  Bit 12 Bit 11 Bit 10 Bit 9       Bit 8    Bit 7 Bit 6 Bit 5 Bit 4       Bit 3  Bit 2 Bit 1 Bit 0    Reset State
                                 Name

                                 TRISF 02DE --           --              --      --        --      --      --     --       -- TRISF6 TRISF5 TRISF4 TRISF3 TRISF2 TRISF1 TRISF0 0000 0000 0111 1111

                                 PORTF 02E0      --      --              --      --        --      --      --     --       --       RF6    RF5    RF4    RF3    RF2    RF1    RF0 0000 0000 0000 0000

                                 LATF 02E2       --      --              --      --        --      --      --     --       --       LATF6 LATF5 LATF4 LATF3 LATF2 LATF1 LATF0 0000 0000 0000 0000

                                 Legend:  u = uninitialized bit

                                 TABLE 8-8: PORTF REGISTER MAP FOR dsPIC30F6013/6014

                                  SFR     Addr.  Bit 15  Bit 14          Bit 13  Bit 12 Bit 11 Bit 10 Bit 9 Bit 8          Bit 7    Bit 6  Bit 5  Bit 4  Bit 3  Bit 2 Bit 1 Bit 0    Reset State
                                 Name

                                 TRISF 02DE --           --              --      --        --      --      -- TRISF8 TRISF7 TRISF6 TRISF5 TRISF4 TRISF3 TRISF2 TRISF1 TRISF0 0000 0001 1111 1111

                                 PORTF 02E0      --      --              --      --        --      --      --     RF8      RF7      RF6    RF5    RF4    RF3    RF2    RF1    RF0 0000 0000 0000 0000

2004 Microchip Technology Inc.  LATF 02E2       --      --              --      --        --      --      -- LATF8 LATF7 LATF6 LATF5 LATF4 LATF3 LATF2 LATF1 LATF0 0000 0000 0000 0000

                                 Legend:  u = uninitialized bit

                                 TABLE 8-9: PORTG REGISTER MAP FOR dsPIC30F6011/6012/6013/6014

                                  SFR     Addr.  Bit 15          Bit 14  Bit 13      Bit 12 Bit 11 Bit 10 Bit 9   Bit 8    Bit 7    Bit 6 Bit 5 Bit 4 Bit 3     Bit 2  Bit 1  Bit 0  Reset State
                                 Name

                                 TRISG 02E4 TRISG15 TRISG14 TRISG13 TRISG12 --                         -- TRISG9 TRISG8 TRISG7 TRISG6 --          -- TRISG3 TRISG2 TRISG1 TRISG0 1111 0011 1100 1111

                                 PORTG 02E6 RG15                 RG14    RG13        RG12      --      --  RG9    RG8          RG7  RG6    --     --     RG3    RG2    RG1    RG0 0000 0000 0000 0000

                                 LATG     02E8 LATG15 LATG14 LATG13 LATG12 --                          -- LATG9 LATG8 LATG7 LATG6 --              -- LATG3 LATG2 LATG1 LATG0 0000 0000 0000 0000

                                 Legend:  u = uninitialized bit
                                        dsPIC30F6011/6012/6013/6014

8.3 Input Change Notification Module

The input change notification module provides the
dsPIC30F devices the ability to generate interrupt
requests to the processor, in response to a change of
state on selected input pins. This module is capable of
detecting input change of states even in Sleep mode,
when the clocks are disabled. There are up to 24 exter-
nal signals (CN0 through CN23) that may be selected
(enabled) for generating an interrupt request on a
change of state.

TABLE 8-10: INPUT CHANGE NOTIFICATION REGISTER MAP FOR dsPIC30F6011/6012 (BITS 15-8)

SFR     Addr.  Bit 15          Bit 14  Bit 13  Bit 12   Bit 11  Bit 10  Bit 9    Bit 8    Reset State
Name

CNEN1    00C0 CN15IE CN14IE CN13IE CN12IE CN11IE CN10IE                   CN9IE    CN8IE   0000 0000 0000 0000
CNEN2                                                                        --       --   0000 0000 0000 0000
CNPU1    00C2   --               --     --      --       --      --                        0000 0000 0000 0000
CNPU2                                                                    CN9PUE   CN8PUE   0000 0000 0000 0000
Legend:  00C4 CN15PUE CN14PUE CN13PUE CN12PUE CN11PUE CN10PUE                --       --

         00C6   --               --     --      --       --      --

         u = uninitialized bit

TABLE 8-11: INPUT CHANGE NOTIFICATION REGISTER MAP FOR dsPIC30F6011/6012 (BITS 7-0)

SFR     Addr.  Bit 7            Bit 6  Bit 5   Bit 4    Bit 3   Bit 2   Bit 1    Bit 0    Reset State
Name

CNEN1    00C0 CN7IE              CN6IE   CN5IE   CN4IE    CN3IE    CN2IE CN1IE      CN0IE  0000 0000 0000 0000
CNEN2                               --      --      --       --   CN18IE CN17IE    CN16IE  0000 0000 0000 0000
CNPU1    00C2   --                                               CN2PUE CN1PUE    CN0PUE   0000 0000 0000 0000
CNPU2                           CN6PUE  CN5PUE  CN4PUE   CN3PUE  CN18PUE CN17PUE  CN16PUE  0000 0000 0000 0000
Legend:  00C4 CN7PUE                --      --      --       --

         00C6   --

         u = uninitialized bit

TABLE 8-12: INPUT CHANGE NOTIFICATION REGISTER MAP FOR dsPIC30F6013/6014 (BITS 15-8)

SFR     Addr.  Bit 15          Bit 14  Bit 13  Bit 12   Bit 11  Bit 10  Bit 9    Bit 8    Reset State
Name

CNEN1    00C0 CN15IE CN14IE CN13IE CN12IE CN11IE CN10IE                   CN9IE    CN8IE   0000 0000 0000 0000
CNEN2                                                                        --       --   0000 0000 0000 0000
CNPU1    00C2   --               --     --      --       --      --                        0000 0000 0000 0000
CNPU2                                                                    CN9PUE   CN8PUE   0000 0000 0000 0000
Legend:  00C4 CN15PUE CN14PUE CN13PUE CN12PUE CN11PUE CN10PUE                --       --

         00C6   --               --     --      --       --      --

         u = uninitialized bit

TABLE 8-13: INPUT CHANGE NOTIFICATION REGISTER MAP FOR dsPIC30F6013/6014 (BITS 7-0)

SFR     Addr.  Bit 7            Bit 6  Bit 5   Bit 4    Bit 3   Bit 2   Bit 1    Bit 0    Reset State
Name

CNEN1    00C0   CN7IE           CN6IE   CN5IE   CN4IE    CN3IE   CN2IE   CN1IE    CN0IE 0000 0000 0000 0000
CNEN2
CNPU1    00C2 CN23IE CN22IE CN21IE CN20IE CN19IE CN18IE CN17IE CN16IE 0000 0000 0000 0000
CNPU2
Legend:  00C4 CN7PUE CN6PUE CN5PUE CN4PUE CN3PUE CN2PUE CN1PUE CN0PUE 0000 0000 0000 0000

         00C6 CN23PUE CN22PUE CN21PUE CN20PUE CN19PUE CN18PUE CN17PUE CN16PUE 0000 0000 0000 0000

         u = uninitialized bit

2004 Microchip Technology Inc.                 Preliminary                                DS70117C-page 65
dsPIC30F6011/6012/6013/6014

NOTES:

DS70117C-page 66  Preliminary   2004 Microchip Technology Inc.
                                        dsPIC30F6011/6012/6013/6014

9.0 TIMER1 MODULE                                                    16-bit Timer Mode: In the 16-bit Timer mode, the timer
                                                                     increments on every instruction cycle up to a match
This section describes the 16-bit General Purpose                    value preloaded into the Period register PR1, then
(GP) Timer1 module and associated Operational                        resets to `0' and continues to count.
modes. Figure 9-1 depicts the simplified block diagram
of the 16-bit Timer1 module.                                         When the CPU goes into the Idle mode, the timer will
                                                                     stop incrementing unless the TSIDL (T1CON<13>)
The following sections provide a detailed description                bit = 0. If TSIDL = 1, the timer module logic will resume
including setup and control registers, along with asso-              the incrementing sequence upon termination of the
ciated block diagrams for the Operational modes of the               CPU Idle mode.
timers.
                                                                     16-bit Synchronous Counter Mode: In the 16-bit
The Timer1 module is a 16-bit timer which can serve as               Synchronous Counter mode, the timer increments on
the time counter for the real-time clock, or operate as a            the rising edge of the applied external clock signal
free-running interval timer/counter. The 16-bit timer has            which is synchronized with the internal phase clocks.
the following modes:                                                 The timer counts up to a match value preloaded in PR1,
                                                                     then resets to `0' and continues.
16-bit Timer
16-bit Synchronous Counter                                         When the CPU goes into the Idle mode, the timer will
16-bit Asynchronous Counter                                        stop incrementing unless the respective TSIDL bit = 0.
                                                                     If TSIDL = 1, the timer module logic will resume the
Further, the following operational characteristics are               incrementing sequence upon termination of the CPU
supported:                                                           Idle mode.

Timer gate operation                                               16-bit Asynchronous Counter Mode: In the 16-bit
Selectable prescaler settings                                      Asynchronous Counter mode, the timer increments on
Timer operation during CPU Idle and Sleep                          every rising edge of the applied external clock signal.
                                                                     The timer counts up to a match value preloaded in PR1,
   modes                                                             then resets to `0' and continues.
Interrupt on 16-bit Period register match or falling
                                                                     When the timer is configured for the Asynchronous
   edge of external gate signal                                      mode of operation and the CPU goes into the Idle
                                                                     mode, the timer will stop incrementing if TSIDL = 1.
These Operating modes are determined by setting the
appropriate bit(s) in the 16-bit SFR, T1CON. Figure 9-1
presents a block diagram of the 16-bit timer module.

FIGURE 9-1:  16-BIT TIMER1 MODULE BLOCK DIAGRAM

                                          PR1

                                 Equal                                                  TSYNC
                                              Comparator x 16

                                                                                        1      Sync

                                 Reset    TMR1

                                                                                        0

                     0                          QD                   TGATE
T1IF                                            Q CK
Event Flag 1

             TGATE                                                          TCS
                                                                                TGATE
                                                                                               TCKPS<1:0>
SOSCO/                           LPOSCEN                       Gate                TON              2
    T1CK                                                       Sync         1x
                                                                                                 Prescaler
  SOSCI                                                         TCY         01                 1, 8, 64, 256

                                                                            00

2004 Microchip Technology Inc.                 Preliminary                                          DS70117C-page 67
dsPIC30F6011/6012/6013/6014

9.1 Timer Gate Operation                                  9.4 Timer Interrupt

The 16-bit timer can be placed in the Gated Time Accu-    The 16-bit timer has the ability to generate an interrupt on
mulation mode. This mode allows the internal TCY to       period match. When the timer count matches the Period
increment the respective timer when the gate input sig-   register, the T1IF bit is asserted and an interrupt will be
nal (T1CK pin) is asserted high. Control bit TGATE        generated if enabled. The T1IF bit must be cleared in
(T1CON<6>) must be set to enable this mode. The           software. The timer interrupt flag, T1IF, is located in the
timer must be enabled (TON = 1) and the timer clock       IFS0 Control register in the interrupt controller.
source set to internal (TCS = 0).
                                                          When the Gated Time Accumulation mode is enabled,
When the CPU goes into the Idle mode, the timer will      an interrupt will also be generated on the falling edge of
stop incrementing unless TSIDL = 0. If TSIDL = 1, the     the gate signal (at the end of the accumulation cycle).
timer will resume the incrementing sequence upon
termination of the CPU Idle mode.                         Enabling an interrupt is accomplished via the respec-
                                                          tive timer interrupt enable bit, T1IE. The timer interrupt
9.2 Timer Prescaler                                       enable bit is located in the IEC0 Control register in the
                                                          interrupt controller.
The input clock (FOSC/4 or external clock) to the 16-bit
Timer has a prescale option of 1:1, 1:8, 1:64 and 1:256,  9.5 Real-Time Clock
selected by control bits TCKPS<1:0> (T1CON<5:4>).
The prescaler counter is cleared when any of the          Timer1, when operating in Real-Time Clock (RTC)
following occurs:                                         mode, provides time of day and event time-stamping
                                                          capabilities. Key operational features of the RTC are:
a write to the TMR1 register
a write to the T1CON register                            Operation from 32 kHz LP oscillator
device Reset, such as POR and BOR                        8-bit prescaler
                                                          Low power
However, if the timer is disabled (TON = 0), then the      Real-Time Clock interrupts
timer prescaler cannot be reset since the prescaler
clock is halted.                                          These Operating modes are determined by setting the
                                                          appropriate bit(s) in the T1CON Control register.
TMR1 is not cleared when T1CON is written. It is
cleared by writing to the TMR1 register.                  FIGURE 9-2:     RECOMMENDED
                                                                          COMPONENTS FOR
9.3 Timer Operation During Sleep                                          TIMER1 LP OSCILLATOR
         Mode                                                             RTC

During CPU Sleep mode, the timer will operate if:         C1
                                                                                                 SOSCI
The timer module is enabled (TON = 1) and
The timer clock source is selected as external                       32.768 kHz    dsPIC30FXXXX
                                                                       XTAL
   (TCS = 1) and
The TSYNC bit (T1CON<2>) is asserted to a logic                                    SOSCO

   `0' which defines the external clock source as         C2           R
   asynchronous.
                                                          C1 = C2 = 18 pF; R = 100K
When all three conditions are true, the timer will con-
tinue to count up to the Period register and be reset to
0x0000.

When a match between the timer and the Period regis-
ter occurs, an interrupt can be generated if the
respective timer interrupt enable bit is asserted.

DS70117C-page 68  Preliminary                                              2004 Microchip Technology Inc.
                                 dsPIC30F6011/6012/6013/6014

9.5.1 RTC OSCILLATOR OPERATION                              9.5.2 RTC INTERRUPTS

When the TON = 1, TCS = 1 and TGATE = 0, the timer          When an interrupt event occurs, the respective interrupt
increments on the rising edge of the 32 kHz LP oscilla-     flag, T1IF, is asserted and an interrupt will be generated
tor output signal, up to the value specified in the Period  if enabled. The T1IF bit must be cleared in software. The
register and is then reset to `0'.                          respective Timer interrupt flag, T1IF, is located in the
                                                            IFS0 Status register in the interrupt controller.
The TSYNC bit must be asserted to a logic `0'
(Asynchronous mode) for correct operation.                  Enabling an interrupt is accomplished via the respec-
                                                            tive timer interrupt enable bit, T1IE. The timer interrupt
Enabling LPOSCEN (OSCCON<1>) will disable the               enable bit is located in the IEC0 Control register in the
normal Timer and Counter modes and enable a timer           interrupt controller.
carry-out wake-up event.

When the CPU enters Sleep mode, the RTC will con-
tinue to operate provided the 32 kHz external crystal
oscillator is active and the control bits have not been
changed. The TSIDL bit should be cleared to `0' in
order for RTC to continue operation in Idle mode.

2004 Microchip Technology Inc.  Preliminary                DS70117C-page 69
DS70117C-page 70                 TABLE 9-1: TIMER1 REGISTER MAP                                                                                                                                       dsPIC30F6011/6012/6013/6014

                                 SFR Name Addr. Bit 15 Bit 14        Bit 13  Bit 12  Bit 11  Bit 10 Bit 9  Bit 8 Bit 7          Bit 6 Bit 5  Bit 4  Bit 3   Bit 2 Bit 1  Bit 0           Reset State
                                                                     TSIDL     --      --                                                            --    TSYNC TCS      --    uuuu uuuu uuuu uuuu
                                 TMR1     0100                                                                 Timer1 Register                                                  1111 1111 1111 1111
                                 PR1                                                                                                                                            0000 0000 0000 0000
                                 T1CON    0102                                                                 Period Register 1
                                 Legend:
                                          0104 TON               --                          --  --        --  --       TGATE TCKPS1 TCKPS0

                                          u = uninitialized bit

Preliminary

2004 Microchip Technology Inc.
                                 dsPIC30F6011/6012/6013/6014

10.0 TIMER2/3 MODULE                                     16-bit Timer Mode: In the 16-bit mode, Timer2 and
                                                         Timer3 can be configured as two independent 16-bit
This section describes the 32-bit General Purpose        timers. Each timer can be set up in either 16-bit Timer
(GP) Timer module (Timer2/3) and associated Opera-       mode or 16-bit Synchronous Counter mode. See
tional modes. Figure 10-1 depicts the simplified block   Section 9.0, Timer1 Module for details on these two
diagram of the 32-bit Timer2/3 module. Figure 10-2       Operating modes.
and Figure 10-3 show Timer2/3 configured as two
independent 16-bit timers, Timer2 and Timer3,            The only functional difference between Timer2 and
respectively.                                            Timer3 is that Timer2 provides synchronization of the
                                                         clock prescaler output. This is useful for high frequency
The Timer2/3 module is a 32-bit timer (which can be      external clock inputs.
configured as two 16-bit timers) with selectable
Operating modes. These timers are utilized by other      32-bit Timer Mode: In the 32-bit Timer mode, the timer
peripheral modules, such as:                             increments on every instruction cycle, up to a match
                                                         value preloaded into the combined 32-bit Period
Input Capture                                          register PR3/PR2, then resets to `0' and continues to
Output Compare/Simple PWM                              count.

The following sections provide a detailed description,   For synchronous 32-bit reads of the Timer2/Timer3
including setup and control registers, along with asso-  pair, reading the LS Word (TMR2 register) will cause
ciated block diagrams for the Operational modes of the   the MS word to be read and latched into a 16-bit
timers.                                                  holding register, termed TMR3HLD.

The 32-bit timer has the following modes:                For synchronous 32-bit writes, the holding register
                                                         (TMR3HLD) must first be written to. When followed by
Two independent 16-bit timers (Timer2 and              a write to the TMR2 register, the contents of TMR3HLD
   Timer3) with all 16-bit Operating modes (except       will be transferred and latched into the MSB of the
   Asynchronous Counter mode)                            32-bit timer (TMR3).

Single 32-bit timer operation                          32-bit Synchronous Counter Mode: In the 32-bit
Single 32-bit synchronous counter                      Synchronous Counter mode, the timer increments on
                                                         the rising edge of the applied external clock signal
Further, the following operational characteristics are   which is synchronized with the internal phase clocks.
supported:                                               The timer counts up to a match value preloaded in the
                                                         combined 32-bit period register PR3/PR2, then resets
ADC event trigger                                      to `0' and continues.
Timer gate operation
Selectable prescaler settings                          When the timer is configured for the Synchronous
Timer operation during Idle and Sleep modes            Counter mode of operation and the CPU goes into the
Interrupt on a 32-bit period register match            Idle mode, the timer will stop incrementing unless the
                                                         TSIDL (T2CON<13>) bit = 0. If TSIDL = 1, the timer
These Operating modes are determined by setting the      module logic will resume the incrementing sequence
appropriate bit(s) in the 16-bit T2CON and T3CON         upon termination of the CPU Idle mode.
SFRs.

For 32-bit timer/counter operation, Timer2 is the LS
Word and Timer3 is the MS Word of the 32-bit timer.

Note:  For 32-bit timer operation, T3CON control
       bits are ignored. Only T2CON control bits
       are used for setup and control. Timer2
       clock and gate inputs are utilized for the
       32-bit timer module but an interrupt is gen-
       erated with the Timer3 interrupt flag (T3IF)
       and the interrupt is enabled with the
       Timer3 interrupt enable bit (T3IE).

2004 Microchip Technology Inc.  Preliminary             DS70117C-page 71
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FIGURE 10-1:      32-BIT TIMER2/3 BLOCK DIAGRAM

                  Data Bus<15:0>

                  Write TMR2          TMR3HLD
                  Read TMR2                              16

                                           16

                                  16

                     Reset            TMR3  TMR2                               Sync

                                      MSB   LSB

ADC Event Trigger

                     Equal            Comparator x 32

                                      PR3   PR2

T3IF              0

Event Flag        1                         QD               TGATE (T2CON<6>)
                                            Q CK

                 TGATE
              (T2CON<6>)

                                                                   TCS               TCKPS<1:0>
                                                                       TGATE               2

T2CK                                                                      TON          Prescaler
                                                                   1x                1, 8, 64, 256
                                                             Gate
                                                             Sync  01

                                                              TCY  00

Note:         Timer configuration bit T32 (T2CON<3>) must be set to `1' for a 32-bit timer/counter operation. All control

              bits are respective to the T2CON register.

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FIGURE 10-2:  16-BIT TIMER2 BLOCK DIAGRAM

                                        PR2

                          Equal         Comparator x 16

                       Reset            TMR2                                           Sync
              0
T2IF          1                               QD               TGATE              TCKPS<1:0>
Event Flag                                    Q CK                                      2

              TGATE                                                   TCS           Prescaler
                                                                         TGATE    1, 8, 64, 256

T2CK                                                                         TON
                                                                      1x
                                              Gate
                                              Sync                    01

                                               TCY                    00

FIGURE 10-3:  16-BIT TIMER3 BLOCK DIAGRAM

ADC Event Trigger                Equal          PR3
                                        Comparator x 16

                                        TMR3

                                 Reset

                       0                                       TGATE
T3IF

Event Flag    1                               QD
                                              Q CK

              TGATE                                                   TCS
                                                                          TGATE
                                                                                  TCKPS<1:0>
T3CK                                                     Sync                TON       2
                                                         TCY          1x
                                                                                    Prescaler
                                                                      01          1, 8, 64, 256

                                                                      00

2004 Microchip Technology Inc.               Preliminary                         DS70117C-page 73
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10.1 Timer Gate Operation                                   10.4 Timer Operation During Sleep
                                                                     Mode
The 32-bit timer can be placed in the Gated Time Accu-
mulation mode. This mode allows the internal TCY to         During CPU Sleep mode, the timer will not operate
increment the respective timer when the gate input sig-     because the internal clocks are disabled.
nal (T2CK pin) is asserted high. Control bit TGATE
(T2CON<6>) must be set to enable this mode. When in         10.5 Timer Interrupt
this mode, Timer2 is the originating clock source. The
TGATE setting is ignored for Timer3. The timer must be      The 32-bit timer module can generate an interrupt on
enabled (TON = 1) and the timer clock source set to         period match or on the falling edge of the external gate
internal (TCS = 0).                                         signal. When the 32-bit timer count matches the
                                                            respective 32-bit period register, or the falling edge of
The falling edge of the external signal terminates the      the external "gate" signal is detected, the T3IF bit
count operation but does not reset the timer. The user      (IFS0<7>) is asserted and an interrupt will be gener-
must reset the timer in order to start counting from zero.  ated if enabled. In this mode, the T3IF interrupt flag is
                                                            used as the source of the interrupt. The T3IF bit must
10.2 ADC Event Trigger                                      be cleared in software.

When a match occurs between the 32-bit timer (TMR3/         Enabling an interrupt is accomplished via the
TMR2) and the 32-bit combined period register (PR3/         respective timer interrupt enable bit, T3IE (IEC0<7>).
PR2), a special ADC trigger event signal is generated
by Timer3.

10.3 Timer Prescaler

The input clock (FOSC/4 or external clock) to the timer
has a prescale option of 1:1, 1:8, 1:64, and 1:256,
selected by control bits TCKPS<1:0> (T2CON<5:4>
and T3CON<5:4>). For the 32-bit timer operation, the
originating clock source is Timer2. The prescaler oper-
ation for Timer3 is not applicable in this mode. The
prescaler counter is cleared when any of the following
occurs:

a write to the TMR2/TMR3 register
a write to the T2CON/T3CON register
device Reset, such as POR and BOR

However, if the timer is disabled (TON = 0), then the
Timer 2 prescaler cannot be reset since the prescaler
clock is halted.

TMR2/TMR3 is not cleared when T2CON/T3CON is
written.

DS70117C-page 74  Preliminary                                2004 Microchip Technology Inc.
2004 Microchip Technology Inc.  TABLE 10-1: TIMER2/3 REGISTER MAP

                                 SFR Name Addr. Bit 15 Bit 14 Bit 13 Bit 12 Bit 11  Bit 10 Bit 9 Bit 8 Bit 7     Bit 6  Bit 5                   Bit 4  Bit 3  Bit 2 Bit 1  Bit 0           Reset State
                                                                                                                                                                                  uuuu uuuu uuuu uuuu
                                 TMR2     0106                                                  Timer2 Register                                        T32                  --    uuuu uuuu uuuu uuuu
                                                                                                                                                        --                  --    uuuu uuuu uuuu uuuu
                                 TMR3HLD 0108                                       Timer3 Holding Register (for 32-bit timer operations only)                                    1111 1111 1111 1111
                                                                                                                                                                                  1111 1111 1111 1111
                                 TMR3     010A                                                  Timer3 Register                                                                   0000 0000 0000 0000
                                                                                                                                                                                  0000 0000 0000 0000
                                 PR2      010C                                              Period Register 2

                                 PR3      010E                                              Period Register 3

                                 T2CON    0110 TON               -- TSIDL --  --    --  --  --  --            TGATE TCKPS1 TCKPS0                             --  TCS

                                 T3CON    0112 TON               -- TSIDL --  --    --  --  --  --            TGATE TCKPS1 TCKPS0                             --  TCS

                                 Legend:  u = uninitialized bit

Preliminary                                                                                                                                                                                             dsPIC30F6011/6012/6013/6014

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NOTES:

DS70117C-page 76  Preliminary   2004 Microchip Technology Inc.
                                 dsPIC30F6011/6012/6013/6014

11.0 TIMER4/5 MODULE                                              The Operating modes of the Timer4/5 module are
                                                                  determined by setting the appropriate bit(s) in the
This section describes the second 32-bit General Pur-             16-bit T4CON and T5CON SFRs.
pose (GP) Timer module (Timer4/5) and associated
Operational modes. Figure 11-1 depicts the simplified             For 32-bit timer/counter operation, Timer4 is the LS
block diagram of the 32-bit Timer4/5 module.                      Word and Timer5 is the MS Word of the 32-bit timer.
Figure 11-2 and Figure 11-3 show Timer4/5 configured
as two independent 16-bit timers, Timer4 and Timer5,              Note:  For 32-bit timer operation, T5CON control
respectively.                                                            bits are ignored. Only T4CON control bits
                                                                         are used for setup and control. Timer4
The Timer4/5 module is similar in operation to the                       clock and gate inputs are utilized for the
Timer2/3 module. However, there are some differences                     32-bit timer module but an interrupt is gen-
which are listed below:                                                  erated with the Timer5 interrupt flag (T5IF)
                                                                         and the interrupt is enabled with the
The Timer4/5 module does not support the ADC                           Timer5 interrupt enable bit (T5IE).
   event trigger feature

Timer4/5 can not be utilized by other peripheral
   modules, such as input capture and
   output compare

FIGURE 11-1:  32-BIT TIMER4/5 BLOCK DIAGRAM

              Data Bus<15:0>

              Write TMR4             TMR5HLD
              Read TMR4                                 16

                                          16

                                 16

              Reset              TMR5  TMR4                                   Sync
                                 MSB   LSB

              Equal              Comparator x 32

                                 PR5   PR4

                   0                   QD                   TGATE (T4CON<6>)
T5IF                                   Q CK
Event Flag 1

               TGATE
           (T4CON<6>)

                                                                         TCS         TCKPS<1:0>
                                                                             TGATE        2

T4CK                                                                            TON    Prescaler
                                                                         1x          1, 8, 64, 256
                                                            Gate
                                                            Sync         01

                                                            TCY          00

Note:         Timer configuration bit T32 (T4CON<3>) must be set to `1' for a 32-bit timer/counter operation. All control

              bits are respective to the T4CON register.

2004 Microchip Technology Inc.                             Preliminary              DS70117C-page 77
dsPIC30F6011/6012/6013/6014

FIGURE 11-2:      16-BIT TIMER4 BLOCK DIAGRAM

                                   PR4

                            Equal  Comparator x 16

                            Reset  TMR4                                     Sync

                      0                                                TCKPS<1:0>
T4IF                                                                         2

Event Flag        1                     QD          TGATE                 Prescaler
                                        Q CK                           1, 8, 64, 256

                  TGATE                                    TCS
                                                               TGATE

T4CK                                                              TON
                                                           1x
                                         Gate
                                         Sync              01

                                          TCY              00

FIGURE 11-3:      16-BIT TIMER5 BLOCK DIAGRAM

                                   PR5

ADC Event Trigger           Equal

                                   Comparator x 16

                            Reset  TMR5

                       0
T5IF

Event Flag               1               QD         TGATE
                                         Q CK

                  TGATE                                    TCS
                                                               TGATE
                                                                       TCKPS<1:0>
T5CK                                     Sync                     TON       2
                                          TCY              1x
                                                                         Prescaler
                                                           01          1, 8, 64, 256

                                                           00

Note:             In the dsPIC30F6011 and dsPIC30F6012 devices, there is no T5CK pin. Therefore, in this device the
                  following modes should not be used for Timer5:

                  1: TCS = 1 (16-bit counter)
                  2: TCS = 0, TGATE = 1 (gated time accumulation)

DS70117C-page 78                         Preliminary                    2004 Microchip Technology Inc.
2004 Microchip Technology Inc.  TABLE 11-1: TIMER4/5 REGISTER MAP

                                 SFR Name Addr. Bit 15 Bit 14 Bit 13 Bit 12 Bit 11  Bit 10 Bit 9 Bit 8 Bit 7 Bit 6  Bit 5                  Bit 4   Bit 3  Bit 2  Bit 1  Bit 0           Reset State
                                                                                                                                                                               uuuu uuuu uuuu uuuu
                                 TMR4     0114                                                Timer 4 Register                                     T45     --    TCS     --    uuuu uuuu uuuu uuuu
                                                                                                                                                    --     --    TCS     --    uuuu uuuu uuuu uuuu
                                 TMR5HLD  0116                                      Timer 5 Holding Register (for 32-bit operations only)                                      1111 1111 1111 1111
                                                                                                                                                                               1111 1111 1111 1111
                                 TMR5     0118                                                Timer 5 Register                                                                 0000 0000 0000 0000
                                                                                                                                                                               0000 0000 0000 0000
                                 PR4      011A                                          Period Register 4

                                 PR5      011C                                          Period Register 5

                                 T4CON    011E TON -- TSIDL --      --              --  ----  -- TGATE TCKPS1                              TCKPS0
                                                                                                                                           TCKPS0
                                 T5CON    0120 TON -- TSIDL --      --              --  ----  -- TGATE TCKPS1

                                 Legend:  u = uninitialized

Preliminary                                                                                                                                                                                          dsPIC30F6011/6012/6013/6014

DS70117C-page 79
dsPIC30F6011/6012/6013/6014

NOTES:

DS70117C-page 80  Preliminary   2004 Microchip Technology Inc.
                                   dsPIC30F6011/6012/6013/6014

12.0 INPUT CAPTURE MODULE                                 The key operational features of the input capture
                                                          module are:
This section describes the input capture module and
associated Operational modes. The features provided       Simple Capture Event mode
by this module are useful in applications requiring fre-   Timer2 and Timer3 mode selection
quency (period) and pulse measurement. Figure 12-1         Interrupt on input capture event
depicts a block diagram of the input capture module.
Input capture is useful for such modes as:                These Operating modes are determined by setting the
                                                          appropriate bits in the ICxCON register (where
Frequency/Period/Pulse Measurements                     x = 1,2,...,N). The dsPIC devices contain up to 8
Additional Sources of External Interrupts               capture channels (i.e., the maximum value of N is 8).

FIGURE 12-1:  INPUT CAPTURE MODE BLOCK DIAGRAM

                                                          From GP Timer Module         T2_CNT T3_CNT

ICx pin                                                     Edge                         16 16
                                                          Detection                                  ICTMR
              Prescaler              Clock                                      FIFO
               1, 4, 16          Synchronizer               Logic               R/W    10
                                                                                Logic
                                                                                       ICxBUF
              3          ICM<2:0>

                         Mode Select

                                 ICBNE, ICOV

                                               ICI<1:0>

                         ICxCON                                      Interrupt
                                                                       Logic

                         Data Bus                                    Set Flag
                                                                     ICxIF

Note:    Where `x' is shown, reference is made to the registers or bits associated to the respective input capture
         channels 1 through N.

12.1 Simple Capture Event Mode                            12.1.1 CAPTURE PRESCALER

The simple capture events in the dsPIC30F product         There are four input capture prescaler settings speci-
family are:                                               fied by bits ICM<2:0> (ICxCON<2:0>). Whenever the
                                                          capture channel is turned off, the prescaler counter will
Capture every falling edge                              be cleared. In addition, any Reset will clear the
Capture every rising edge                               prescaler counter.
Capture every 4th rising edge
Capture every 16th rising edge
Capture every rising and falling edge

These simple Input Capture modes are configured by
setting the appropriate bits ICM<2:0> (ICxCON<2:0>).

2004 Microchip Technology Inc.                Preliminary                             DS70117C-page 81
dsPIC30F6011/6012/6013/6014

12.1.2 CAPTURE BUFFER OPERATION                               12.2 Input Capture Operation During
                                                                       Sleep and Idle Modes
Each capture channel has an associated FIFO buffer
which is four 16-bit words deep. There are two status         An input capture event will generate a device wake-up
flags which provide status on the FIFO buffer:                or interrupt, if enabled, if the device is in CPU Idle or
                                                              Sleep mode.
ICBFNE - Input Capture Buffer Not Empty
ICOV - Input Capture Overflow                               Independent of the timer being enabled, the input cap-
                                                              ture module will wake-up from the CPU Sleep or Idle
The ICBFNE will be set on the first input capture event       mode when a capture event occurs if ICM<2:0> = 111
and remain set until all capture events have been read        and the interrupt enable bit is asserted. The same wake-
from the FIFO. As each word is read from the FIFO, the        up can generate an interrupt if the conditions for pro-
remaining words are advanced by one position within           cessing the interrupt have been satisfied. The wake-up
the buffer.                                                   feature is useful as a method of adding extra external pin
                                                              interrupts.
In the event that the FIFO is full with four capture
events and a fifth capture event occurs prior to a read       12.2.1 INPUT CAPTURE IN CPU SLEEP
of the FIFO, an overflow condition will occur and the                       MODE
ICOV bit will be set to a logic `1'. The fifth capture event
is lost and is not stored in the FIFO. No additional          CPU Sleep mode allows input capture module opera-
events will be captured until all four events have been       tion with reduced functionality. In the CPU Sleep mode,
read from the buffer.                                         the ICI<1:0> bits are not applicable and the input cap-
                                                              ture module can only function as an external interrupt
If a FIFO read is performed after the last read and no        source.
new capture event has been received, the read will
yield indeterminate results.                                  The capture module must be configured for interrupt
                                                              only on rising edge (ICM<2:0> = 111) in order for the
12.1.3 TIMER2 AND TIMER3 SELECTION                            input capture module to be used while the device is in
              MODE                                            Sleep mode. The prescale settings of 4:1 or 16:1 are
                                                              not applicable in this mode.
The input capture module consists of up to 8 input cap-
ture channels. Each channel can select between one of         12.2.2 INPUT CAPTURE IN CPU IDLE
two timers for the time base, Timer2 or Timer3.                             MODE

Selection of the timer resource is accomplished               CPU Idle mode allows input capture module operation
through SFR bit, ICTMR (ICxCON<7>). Timer3 is the             with full functionality. In the CPU Idle mode, the Inter-
default timer resource available for the input capture        rupt mode selected by the ICI<1:0> bits is applicable,
module.                                                       as well as the 4:1 and 16:1 capture prescale settings
                                                              which are defined by control bits ICM<2:0>. This mode
12.1.4 HALL SENSOR MODE                                       requires the selected timer to be enabled. Moreover,
                                                              the ICSIDL bit must be asserted to a logic `0'.
When the input capture module is set for capture on
every edge, rising and falling, ICM<2:0> = 001, the fol-      If the input capture module is defined as
lowing operations are performed by the input capture          ICM<2:0> = 111 in CPU Idle mode, the input capture
logic:                                                        pin will serve only as an external interrupt pin.

The input capture interrupt flag is set on every            12.3 Input Capture Interrupts
   edge, rising and falling.
                                                              The input capture channels have the ability to generate
The interrupt on Capture mode setting bits,                 an interrupt based upon the selected number of cap-
   ICI<1:0>, is ignored since every capture                   ture events. The selection number is set by control bits
   generates an interrupt.                                    ICI<1:0> (ICxCON<6:5>).

A capture overflow condition is not generated in            Each channel provides an interrupt flag (ICxIF) bit. The
   this mode.                                                 respective capture channel interrupt flag is located in
                                                              the corresponding IFSx Status register.

                                                              Enabling an interrupt is accomplished via the respec-
                                                              tive capture channel interrupt enable (ICxIE) bit. The
                                                              capture interrupt enable bit is located in the
                                                              corresponding IEC Control register.

DS70117C-page 82  Preliminary                                  2004 Microchip Technology Inc.
2004 Microchip Technology Inc.  TABLE 12-1: INPUT CAPTURE REGISTER MAP

                                 SFR Name Addr. Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10  Bit 9 Bit 8  Bit 7            Bit 6 Bit 5  Bit 4   Bit 3  Bit 2 Bit 1 Bit 0           Reset State
                                                                                                                            ICI<1:0>  ICOV   ICBNE           ICM<2:0>   uuuu uuuu uuuu uuuu
                                 IC1BUF   0140                                                 Input 1 Capture Register     ICI<1:0>  ICOV   ICBNE           ICM<2:0>   0000 0000 0000 0000
                                                                                                                            ICI<1:0>  ICOV   ICBNE           ICM<2:0>   uuuu uuuu uuuu uuuu
                                 IC1CON   0142  --               -- ICSIDL --  --  --      --  --       ICTMR               ICI<1:0>  ICOV   ICBNE           ICM<2:0>   0000 0000 0000 0000
                                                                                                                            ICI<1:0>  ICOV   ICBNE           ICM<2:0>   uuuu uuuu uuuu uuuu
                                 IC2BUF   0144                                                 Input 2 Capture Register     ICI<1:0>  ICOV   ICBNE           ICM<2:0>   0000 0000 0000 0000
                                                                                                                            ICI<1:0>  ICOV   ICBNE           ICM<2:0>   uuuu uuuu uuuu uuuu
                                 IC2CON   0146  --               -- ICSIDL --  --  --      --  --       ICTMR               ICI<1:0>  ICOV   ICBNE           ICM<2:0>   0000 0000 0000 0000
                                                                                                                                                                        uuuu uuuu uuuu uuuu
                                 IC3BUF   0148                                                 Input 3 Capture Register                                                 0000 0000 0000 0000
                                                                                                                                                                        uuuu uuuu uuuu uuuu
                                 IC3CON   014A  --               -- ICSIDL --  --  --      --  --       ICTMR                                                           0000 0000 0000 0000
                                                                                                                                                                        uuuu uuuu uuuu uuuu
                                 IC4BUF   014C                                                 Input 4 Capture Register                                                 0000 0000 0000 0000
                                                                                                                                                                        uuuu uuuu uuuu uuuu
                                 IC4CON   014E  --               -- ICSIDL --  --  --      --  --       ICTMR                                                           0000 0000 0000 0000

                                 IC5BUF   0150                                                 Input 5 Capture Register

                                 IC5CON   0152  --               -- ICSIDL --  --  --      --  --       ICTMR

                                 IC6BUF   0154                                                 Input 6 Capture Register                                                                       dsPIC30F6011/6012/6013/6014

                                 IC6CON   0156  --               -- ICSIDL --  --  --      --  --       ICTMR

                                 IC7BUF   0158                                                 Input 7 Capture Register

                                 IC7CON   015A  --               -- ICSIDL --  --  --      --  --       ICTMR

Preliminary                      IC8BUF   015C                                                 Input 8 Capture Register

                                 IC8CON   015E  --               -- ICSIDL --  --  --      --  --       ICTMR

                                 Legend:  u = uninitialized bit

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dsPIC30F6011/6012/6013/6014

NOTES:

DS70117C-page 84  Preliminary   2004 Microchip Technology Inc.
                                 dsPIC30F6011/6012/6013/6014

13.0 OUTPUT COMPARE MODULE                            These Operating modes are determined by setting the
                                                      appropriate bits in the 16-bit OCxCON SFR (where
This section describes the output compare module and  x = 1,2,3,...,N). The dsPIC devices contain up to 8
associated Operational modes. The features provided   compare channels (i.e., the maximum value of N is 8).
by this module are useful in applications requiring
Operational modes, such as:                           OCxRS and OCxR in Figure 13-1 represent the Dual
                                                      Compare registers. In the Dual Compare mode, the
Generation of Variable Width Output Pulses          OCxR register is used for the first compare and OCxRS
Power Factor Correction                             is used for the second compare.

Figure 13-1 depicts a block diagram of the output
compare module.

The key operational features of the output compare
module include:

Timer2 and Timer3 Selection mode
Simple Output Compare Match mode
Dual Output Compare Match mode
Simple PWM mode
Output Compare During Sleep and Idle modes
Interrupt on Output Compare/PWM Event

FIGURE 13-1:  OUTPUT COMPARE MODE BLOCK DIAGRAM

                                                                                         Set Flag bit
                                                                                            OCxIF

                 OCxRS

                        OCxR                                   Output   SQ
                                                                 Logic  R

                                                                3                                                   OCx
                                                       OCM<2:0>                                        Output
                                                      Mode Select                                      Enable

                 Comparator                                  1

              0                  1  OCTSEL  0                                                                  OCFA
                                                                                                       (for x = 1, 2, 3 or 4)
From GP
Timer Module                                                                                                  or OCFB
                                                                                                       (for x = 5, 6, 7 or 8)
             TMR2<15:0
                                 TMR3<15:0> T2P2_MATCH T3P3_MATCH

Note:         Where `x' is shown, reference is made to the registers associated with the respective output compare
              channels 1 through N.

2004 Microchip Technology Inc.     Preliminary                                                        DS70117C-page 85
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13.1 Timer2 and Timer3 Selection Mode                     13.3.2 CONTINUOUS PULSE MODE

Each output compare channel can select between one        For the user to configure the module for the generation
of two 16-bit timers, Timer2 or Timer3.                   of a continuous stream of output pulses, the following
                                                          steps are required:
The selection of the timers is controlled by the OCTSEL
bit (OCxCON<3>). Timer2 is the default timer resource      Determine instruction cycle time TCY.
for the output compare module.                            Calculate desired pulse value based on TCY.
                                                          Calculate timer to start pulse width from timer start
13.2 Simple Output Compare Match
         Mode                                                value of 0x0000.
                                                          Write pulse width start and stop times into OCxR
When control bits OCM<2:0> (OCxCON<2:0>) = 001,
010 or 011, the selected output compare channel is           and OCxRS (x denotes channel 1, 2, ...,N)
configured for one of three simple Output Compare            Compare registers, respectively.
Match modes:                                              Set Timer Period register to value equal to, or
                                                             greater than value in OCxRS Compare register.
Compare forces I/O pin low                               Set OCM<2:0> = 101.
Compare forces I/O pin high                              Enable timer, TON (TxCON<15>) = 1.
Compare toggles I/O pin
                                                          13.4 Simple PWM Mode
The OCxR register is used in these modes. The OCxR
register is loaded with a value and is compared to the    When control bits OCM<2:0> (OCxCON<2:0>) = 110
selected incrementing timer count. When a compare         or 111, the selected output compare channel is config-
occurs, one of these Compare Match modes occurs. If       ured for the PWM mode of operation. When configured
the counter resets to zero before reaching the value in   for the PWM mode of operation, OCxR is the main latch
OCxR, the state of the OCx pin remains unchanged.         (read only) and OCxRS is the secondary latch. This
                                                          enables glitchless PWM transitions.
13.3 Dual Output Compare Match Mode
                                                          The user must perform the following steps in order to
When control bits OCM<2:0> (OCxCON<2:0>) = 100            configure the output compare module for PWM
or 101, the selected output compare channel is config-    operation:
ured for one of two Dual Output Compare modes,
which are:                                                1. Set the PWM period by writing to the appropriate
                                                                period register.
Single Output Pulse mode
Continuous Output Pulse mode                            2. Set the PWM duty cycle by writing to the OCxRS
                                                                register.
13.3.1 SINGLE PULSE MODE
                                                          3. Configure the output compare module for PWM
For the user to configure the module for the generation         operation.
of a single output pulse, the following steps are
required (assuming timer is off):                         4. Set the TMRx prescale value and enable the
                                                                Timer, TON (TxCON<15>) = 1.
Determine instruction cycle time TCY.
Calculate desired pulse width value based on TCY.       13.4.1 INPUT PIN FAULT PROTECTION
Calculate time to start pulse from timer start value                  FOR PWM

   of 0x0000.                                             When control bits OCM<2:0> (OCxCON<2:0>) = 111,
Write pulse width start and stop times into OCxR        the selected output compare channel is again config-
                                                          ured for the PWM mode of operation with the additional
   and OCxRS Compare registers (x denotes                 feature of input FAULT protection. While in this mode,
   channel 1, 2, ...,N).                                  if a logic `0' is detected on the OCFA/B pin, the respec-
Set Timer Period register to value equal to, or         tive PWM output pin is placed in the high impedance
   greater than value in OCxRS Compare register.          input state. The OCFLT bit (OCxCON<4>) indicates
Set OCM<2:0> = 100.                                     whether a FAULT condition has occurred. This state will
Enable timer, TON (TxCON<15>) = 1.                      be maintained until both of the following events have
                                                          occurred:
To initiate another single pulse, issue another write to
set OCM<2:0> = 100.                                        The external FAULT condition has been removed.
                                                          The PWM mode has been re-enabled by writing

                                                             to the appropriate control bits.

DS70117C-page 86  Preliminary                              2004 Microchip Technology Inc.
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13.4.2 PWM PERIOD                                            When the selected TMRx is equal to its respective
The PWM period is specified by writing to the PRx            period register, PRx, the following four events occur on
register. The PWM period can be calculated using             the next increment cycle:
Equation 13-1.
                                                             TMRx is cleared.
EQUATION 13-1:                                                The OCx pin is set.
        PWM period = [(PRx) + 1] 4 TOSC
                              (TMRx prescale value)             - Exception 1: If PWM duty cycle is 0x0000,
                                                                   the OCx pin will remain low.
PWM frequency is defined as 1 / [PWM period].
                                                                - Exception 2: If duty cycle is greater than PRx,
                                                                   the pin will remain high.

                                                             The PWM duty cycle is latched from OCxRS into
                                                                OCxR.

                                                             The corresponding timer interrupt flag is set.

                                                             See Figure 13-2 for key PWM period comparisons.
                                                             Timer3 is referred to in Figure 13-2 for clarity.

FIGURE 13-2:  PWM OUTPUT TIMING

                                        Period

                                 Duty Cycle

               TMR3 = PR3                                      TMR3 = PR3
                   T3IF = 1                                       T3IF = 1

              (Interrupt Flag)                                (Interrupt Flag)

              OCxR = OCxRS                                   OCxR = OCxRS

                                 TMR3 = Duty Cycle           TMR3 = Duty Cycle
                                         (OCxR)                      (OCxR)

13.5 Output Compare Operation During                         13.7 Output Compare Interrupts
         CPU Sleep Mode
                                                             The output compare channels have the ability to gener-
When the CPU enters Sleep mode, all internal clocks          ate an interrupt on a compare match, for whichever
are stopped. Therefore, when the CPU enters the              Match mode has been selected.
Sleep state, the output compare channel will drive the
pin to the active state that was observed prior to           For all modes except the PWM mode, when a compare
entering the CPU Sleep state.                                event occurs, the respective interrupt flag (OCxIF) is
                                                             asserted and an interrupt will be generated if enabled.
For example, if the pin was high when the CPU entered        The OCxIF bit is located in the corresponding IFS
the Sleep state, the pin will remain high. Likewise, if the  Status register and must be cleared in software. The
pin was low when the CPU entered the Sleep state, the        interrupt is enabled via the respective compare inter-
pin will remain low. In either case, the output compare      rupt enable (OCxIE) bit located in the corresponding
module will resume operation when the device wakes           IEC Control register.
up.
                                                             For the PWM mode, when an event occurs, the respec-
13.6 Output Compare Operation During                         tive timer interrupt flag (T2IF or T3IF) is asserted and
         CPU Idle Mode                                       an interrupt will be generated if enabled. The IF bit is
                                                             located in the IFS0 Status register and must be cleared
When the CPU enters the Idle mode, the output                in software. The interrupt is enabled via the respective
compare module can operate with full functionality.          timer interrupt enable bit (T2IE or T3IE) located in the
                                                             IEC0 Control register. The output compare interrupt
The output compare channel will operate during the           flag is never set during the PWM mode of operation.
CPU Idle mode if the OCSIDL bit (OCxCON<13>) is at
logic `0' and the selected time base (Timer2 or Timer3)
is enabled and the TSIDL bit of the selected timer is set
to logic `0'.

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DS70117C-page 88                 TABLE 13-1: OUTPUT COMPARE REGISTER MAP                                                                                                                dsPIC30F6011/6012/6013/6014

                                 SFR Name Addr. Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8 Bit 7 Bit 6 Bit 5         Bit 4  Bit 3  Bit 2 Bit 1 Bit 0            Reset State
                                                                                                                                                       OCM<2:0>   0000 0000 0000 0000
                                 OC1RS    0180                                         Output Compare 1 Secondary Register                              OCM<2:0>  0000 0000 0000 0000
                                                                                                                                                       OCM<2:0>   0000 0000 0000 0000
                                 OC1R     0182                                             Output Compare 1 Main Register                              OCM<2:0>   0000 0000 0000 0000
                                                                                                                                                       OCM<2:0>   0000 0000 0000 0000
                                 OC1CON 0184 --                  -- OCSIDL --  --  --  --  --  --  --                       --  OCFLT OCTSEL           OCM<2:0>   0000 0000 0000 0000
                                                                                                                                OCFLT OCTSE            OCM<2:0>   0000 0000 0000 0000
                                 OC2RS    0186                                         Output Compare 2 Secondary Register      OCFLT OCTSEL           OCM<2:0>   0000 0000 0000 0000
                                                                                                                                OCFLT OCTSEL                      0000 0000 0000 0000
                                 OC2R     0188                                             Output Compare 2 Main Register       OCFLT OCTSEL                      0000 0000 0000 0000
                                                                                                                                OCFLT OCTSEL                      0000 0000 0000 0000
                                 OC2CON 018A --                  -- OCSIDL --  --  --  --  --  --  --                       --  OCFLT OCTSEL                      0000 0000 0000 0000
                                                                                                                                                                  0000 0000 0000 0000
                                 OC3RS    018C                                         Output Compare 3 Secondary Register                                        0000 0000 0000 0000
                                                                                                                                                                  0000 0000 0000 0000
                                 OC3R     018E                                             Output Compare 3 Main Register                                         0000 0000 0000 0000
                                                                                                                                                                  0000 0000 0000 0000
                                 OC3CON 0190 --                  -- OCSIDL --  --  --  --  --  --  --                       --                                    0000 0000 0000 0000
                                                                                                                                                                  0000 0000 0000 0000
                                 OC4RS    0192                                         Output Compare 4 Secondary Register                                        0000 0000 0000 0000
                                                                                                                                                                  0000 0000 0000 0000
                                 OC4R     0194                                             Output Compare 4 Main Register                                         0000 0000 0000 0000
                                                                                                                                                                  0000 0000 0000 0000
                                 OC4CON 0196 --                  -- OCSIDL --  --  --  --  --  --  --                       --                                    0000 0000 0000 0000

                                 OC5RS    0198                                         Output Compare 5 Secondary Register

                                 OC5R     019A                                             Output Compare 5 Main Register

Preliminary                      OC5CON 019C --                  -- OCSIDL --  --  --  --  --  --  --                       --

                                 OC6RS    019E                                         Output Compare 6 Secondary Register

                                 OC6R     01A0                                             Output Compare 6 Main Register

                                 OC6CON 01A2 --                  -- OCSIDL --  --  --  --  --  --  --                       --

                                 OC7RS    01A4                                         Output Compare 7 Secondary Register

                                 OC7R     01A6                                             Output Compare 7 Main Register

                                 OC7CON 01A8 --                  -- OCSIDL --  --  --  --  --  --  --                       --

                                 OC8RS    01AA                                         Output Compare 8 Secondary Register

                                 OC8R     01AC                                             Output Compare 8 Main Register

                                 OC8CON 01AE --                  -- OCSIDL --  --  --  --  --  --  --                       --  OCFLT OCTSEL

                                 Legend:  u = uninitialized bit

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14.0 SPI MODULE                                              In Slave mode, data is transmitted and received as
                                                             external clock pulses appear on SCK. Again, the inter-
The Serial Peripheral Interface (SPI) module is a syn-       rupt is generated when the last bit is latched. If SSx
chronous serial interface. It is useful for communicating    control is enabled, then transmission and reception are
with other peripheral devices, such as EEPROMs, shift        enabled only when SSx = low. The SDOx output will be
registers, display drivers and A/D converters, or other      disabled in SSx mode with SSx high.
microcontrollers. It is compatible with Motorola's SPITM
and SIOP interfaces.                                         The clock provided to the module is (FOSC/4). This
                                                             clock is then prescaled by the primary (PPRE<1:0>)
14.1 Operating Function Description                          and the secondary (SPRE<2:0>) prescale factors. The
                                                             CKE bit determines whether transmit occurs on transi-
Each SPI module consists of a 16-bit shift register,         tion from active clock state to Idle clock state, or vice
SPIxSR (where x = 1 or 2), used for shifting data in and     versa. The CKP bit selects the Idle state (high or low)
out, and a buffer register, SPIxBUF. A control register,     for the clock.
SPIxCON, configures the module. Additionally, a status
register, SPIxSTAT, indicates various status conditions.     14.1.1 WORD AND BYTE
                                                                           COMMUNICATION
The serial interface consists of 4 pins: SDIx (serial data
input), SDOx (serial data output), SCKx (shift clock         A control bit, MODE16 (SPIxCON<10>), allows the
input or output), and SSx (active low slave select).         module to communicate in either 16-bit or 8-bit mode.
                                                             16-bit operation is identical to 8-bit operation except
In Master mode operation, SCK is a clock output but in       that the number of bits transmitted is 16 instead of 8.
Slave mode, it is a clock input.
                                                             The user software must disable the module prior to
A series of eight (8) or sixteen (16) clock pulses shift     changing the MODE16 bit. The SPI module is reset
out bits from the SPIxSR to SDOx pin and simulta-            when the MODE16 bit is changed by the user.
neously shift in data from SDIx pin. An interrupt is gen-
erated when the transfer is complete and the                 A basic difference between 8-bit and 16-bit operation is
corresponding interrupt flag bit (SPI1IF or SPI2IF) is       that the data is transmitted out of bit 7 of the SPIxSR for
set. This interrupt can be disabled through an interrupt     8-bit operation, and data is transmitted out of bit15 of
enable bit (SPI1IE or SPI2IE).                               the SPIxSR for 16-bit operation. In both modes, data is
                                                             shifted into bit 0 of the SPIxSR.
The receive operation is double-buffered. When a com-
plete byte is received, it is transferred from SPIxSR to     14.1.2 SDOx DISABLE
SPIxBUF.
                                                             A control bit, DISSDO, is provided to the SPIxCON reg-
If the receive buffer is full when new data is being trans-  ister to allow the SDOx output to be disabled. This will
ferred from SPIxSR to SPIxBUF, the module will set the       allow the SPI module to be connected in an input only
SPIROV bit indicating an overflow condition. The trans-      configuration. SDO can also be used for general
fer of the data from SPIxSR to SPIxBUF will not be           purpose I/O.
completed and the new data will be lost. The module
will not respond to SCL transitions while SPIROV is `1',     14.2 Framed SPI Support
effectively disabling the module until SPIxBUF is read
by user software.                                            The module supports a basic framed SPI protocol in
                                                             Master or Slave mode. The control bit FRMEN enables
Transmit writes are also double-buffered. The user           framed SPI support and causes the SSx pin to perform
writes to SPIxBUF. When the master or slave transfer         the frame synchronization pulse (FSYNC) function.
is completed, the contents of the shift register (SPIxSR)    The control bit SPIFSD determines whether the SSx
are moved to the receive buffer. If any transmit data has    pin is an input or an output (i.e., whether the module
been written to the buffer register, the contents of the     receives or generates the frame synchronization
transmit buffer are moved to SPIxSR. The received            pulse). The frame pulse is an active high pulse for a
data is thus placed in SPIxBUF and the transmit data in      single SPI clock cycle. When frame synchronization is
SPIxSR is ready for the next transfer.                       enabled, the data transmission starts only on the
                                                             subsequent transmit edge of the SPI clock.
Note:  Both the transmit buffer (SPIxTXB) and
       the receive buffer (SPIxRXB) are mapped
       to the same register address, SPIxBUF.

In Master mode, the clock is generated by prescaling
the system clock. Data is transmitted as soon as a
value is written to SPIxBUF. The interrupt is generated
at the middle of the transfer of the last bit.

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FIGURE 14-1:         SPI BLOCK DIAGRAM

               SDIx       Read                         Internal
              SDOx                                    Data Bus
                SSx
                                                Write

                            SPIxBUF             SPIxBUF
                          Receive                Transmit

                                        SPIxSR
                               bit 0

                     SS and FSYNC                    Shift  Edge
                          Control                   Clock   Select

                                                Clock
                                               Control

                                                                              Secondary      Primary       FCY
                                                                               Prescaler
                                                                              1, 2, 4, 6, 8  Prescaler
                                                                                             1, 4, 16, 64
SCKx

                                                                        Enable Master Clock

Note: x = 1 or 2.

FIGURE 14-2:         SPI MASTER/SLAVE CONNECTION

                      SPI Master               SDOx                     SDIy          SPI Slave

                     Serial Input Buffer                                      Serial Input Buffer
                         (SPIxBUF)                                                (SPIyBUF)

                          Shift Register       SDIx                     SDOy       Shift Register
                            (SPIxSR)                      Serial Clock               (SPIySR)

                     MSb                  LSb  SCKx                           MSb                  LSb

                                                                        SCKy

                     PROCESSOR 1                                                   PROCESSOR 2

Note: x = 1 or 2, y = 1 or 2.

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14.3 Slave Select Synchronization                        14.5 SPI Operation During CPU Idle
                                                                  Mode
The SSx pin allows a Synchronous Slave mode. The
SPI must be configured in SPI Slave mode with SSx pin    When the device enters Idle mode, all clock sources
control enabled (SSEN = 1). When the SSx pin is low,     remain functional. The SPISIDL bit (SPIxSTAT<13>)
transmission and reception are enabled and the SDOx      selects if the SPI module will stop or continue on Idle. If
pin is driven. When SSx pin goes high, the SDOx pin is   SPISIDL = 0, the module will continue to operate when
no longer driven. Also, the SPI module is re-            the CPU enters Idle mode. If SPISIDL = 1, the module
synchronized, and all counters/control circuitry are     will stop when the CPU enters Idle mode.
reset. Therefore, when the SSx pin is asserted low
again, transmission/reception will begin at the MS bit
even if SSx had been de-asserted in the middle of a
transmit/receive.

14.4 SPI Operation During CPU Sleep
         Mode

During Sleep mode, the SPI module is shutdown. If the
CPU enters Sleep mode while an SPI transaction is in
progress, then the transmission and reception is
aborted.

The transmitter and receiver will stop in Sleep mode.
However, register contents are not affected by entering
or exiting Sleep mode.

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DS70117C-page 92                 TABLE 14-1: SPI1 REGISTER MAP                                                                                                                              dsPIC30F6011/6012/6013/6014

                                  SFR      Addr. Bit 15 Bit 14    Bit 13 Bit 12 Bit 11  Bit 10  Bit 9 Bit 8 Bit 7  Bit 6         Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0   Reset State
                                 Name

                                 SPI1STAT  0220 SPIEN -- SPISIDL  --  --                --      --  --  --         SPIROV           --     --  --  -- SPITBF SPIRBF 0000 0000 0000 0000
                                 SPI1CON   0222 -- FRMEN SPIFSD                                                                  MSTEN  SPRE2
                                 SPI1BUF   0224                   -- DISSDO MODE16 SMP CKE SSEN                    CKP                         SPRE1 SPRE0 PPRE1 PPRE0 0000 0000 0000 0000
                                 Legend:   u = uninitialized bit
                                                                                                    Transmit and Receive Buffer                                        0000 0000 0000 0000

                                 TABLE 14-2: SPI2 REGISTER MAP

                                 SFR Name Addr. Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8 Bit 7 Bit 6                Bit 5  Bit 4 Bit 3 Bit 2 Bit 1 Bit 0  Reset State

                                 SPI2STAT 0226 SPIEN -- SPISIDL --    --                --      --  --  -- SPIROV --                    --     --  -- SPITBF SPIRBF 0000 0000 0000 0000

                                 SPI2CON   0228  -- FRMEN SPIFSD -- DISSDO MODE16 SMP CKE SSEN CKP MSTEN SPRE2 SPRE1 SPRE0 PPRE1 PPRE0 0000 0000 0000 0000

                                 SPI2BUF   022A                                                     Transmit and Receive Buffer                                        0000 0000 0000 0000

                                 Legend:   u = uninitialized bit

Preliminary

2004 Microchip Technology Inc.
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15.0 I2C MODULE                                          15.1 Operating Function Description

The Inter-Integrated Circuit (I2CTM) module provides     The hardware fully implements all the master and slave
complete hardware support for both Slave and Multi-      functions of the I2C Standard and Fast mode
Master modes of the I2C serial communication             specifications, as well as 7 and 10-bit addressing.
standard, with a 16-bit interface.                       Thus, the I2C module can operate either as a slave or
                                                         a master on an I2C bus.
This module offers the following key features:
                                                         15.1.1 VARIOUS I2C MODES
I2C interface supporting both master and slave         The following types of I2C operation are supported:
   operation.                                             I2C slave operation with 7-bit address
                                                          I2C slave operation with 10-bit address
I2C Slave mode supports 7 and 10-bit address.          I2C master operation with 7 or 10-bit address
I2C Master mode supports 7 and 10-bit address.         See the I2C programmer's model in Figure 15-1.
I2C port allows bidirectional transfers between

   master and slaves.
Serial clock synchronization for I2C port can be

   used as a handshake mechanism to suspend and
   resume serial transfer (SCLREL control).
I2C supports multi-master operation; detects bus
   collision and will arbitrate accordingly.

FIGURE 15-1:  PROGRAMMER'S MODEL

                                        Bit 7                            I2CRCV (8 bits)
                                                                Bit 0
                                             Bit 7
                                        Bit 8                            I2CTRN (8 bits)
                                                                Bit 0
              Bit 15
              Bit 15                                                     I2CBRG (9 bits)
                                                                Bit 0
                                 Bit 9
                                                                         I2CCON (16 bits)
                                                                Bit 0

                                                                         I2CSTAT (16 bits)
                                                                Bit 0

                                                                         I2CADD (10 bits)
                                                                Bit 0

15.1.2 PIN CONFIGURATION IN I2C MODE                     The I2CADD register holds the slave address. A status
I2C has a 2-pin interface: the SCL pin is clock and the  bit, ADD10, indicates 10-bit Address mode. The
SDA pin is data.                                         I2CBRG acts as the baud rate generator reload value.

15.1.3 I2C REGISTERS                                     In receive operations, I2CRSR and I2CRCV together
                                                         form a double-buffered receiver. When I2CRSR
I2CCON and I2CSTAT are control and status registers,     receives a complete byte, it is transferred to I2CRCV
respectively. The I2CCON register is readable and writ-  and an interrupt pulse is generated. During
able. The lower 6 bits of I2CSTAT are read only. The     transmission, the I2CTRN is not double-buffered.
remaining bits of the I2CSTAT are read/write.
                                                         Note:  Following a RESTART condition in 10-bit
I2CRSR is the shift register used for shifting data,            mode, the user only needs to match the
whereas I2CRCV is the buffer register to which data             first 7-bit address.
bytes are written, or from which data bytes are read.
I2CRCV is the receive buffer as shown in Figure 15-1.
I2CTRN is the transmit register to which bytes are
written during a transmit operation, as shown in
Figure 15-2.

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FIGURE 15-2:      I2C BLOCK DIAGRAM

SCL               Shift  I2CRCV                                                     Internal
SDA               Clock                                                            Data Bus
                         I2CRSR                                                  Read
                                        LSB
                                                                                 Write
                         Match Detect        Addr_Match                          Read
                                                                                 Write
                         I2CADD                                                  Read
                                                                                 Write
                              Start and                                 I2CSTAT  Read
                          Stop bit Detect                                        Write
                                                                                 Read
                         Start, RESTART,                                         Write
                         Stop bit Generate                                       Read

                         Collision                       Control Logic
                          Detect

                         Acknowledge                                    I2CCON
                          Generation

                           Clock
                         Stretching

                  Shift  I2CTRN
                  Clock                 LSB

                         Reload
                         Control

                         BRG Down                        I2CBRG
                           Counter           FCY

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15.2 I2C Module Addresses                                        received, if I2CRCV is not full or I2COV is not set,
                                                                 I2CRSR is transferred to I2CRCV. ACK is sent on the
The I2CADD register contains the Slave mode                      ninth clock.
addresses. The register is a 10-bit register.
                                                                 If the RBF flag is set, indicating that I2CRCV is still
If the A10M bit (I2CCON<10>) is `0', the address is              holding data from a previous operation (RBF = 1), then
interpreted by the module as a 7-bit address. When an            ACK is not sent; however, the interrupt pulse is gener-
address is received, it is compared to the 7 LS bits of          ated. In the case of an overflow, the contents of the
the I2CADD register.                                             I2CRSR are not loaded into the I2CRCV.

If the A10M bit is `1', the address is assumed to be a           Note:  The I2CRCV will be loaded if the I2COV
10-bit address. When an address is received, it will be                 bit = 1 and the RBF flag = 0. In this case,
compared with the binary value `11110 A9 A8' (where                     a read of the I2CRCV was performed but
A9 and A8 are two Most Significant bits of I2CADD). If                  the user did not clear the state of the
that value matches, the next address will be compared                   I2COV bit before the next receive
with the Least Significant 8 bits of I2CADD, as specified               occurred. The Acknowledgement is not
in the 10-bit addressing protocol.                                      sent (ACK = 1) and the I2CRCV is
                                                                        updated.
7-bit I2C Slave Addresses supported by dsPIC30F:

0x00       General call address or start byte                    15.4 I2C 10-bit Slave Mode Operation
0x01-0x03  Reserved
0x04-0x77  Valid 7-bit addresses                                 In 10-bit mode, the basic receive and transmit opera-
0x78-0x7b  Valid 10-bit addresses (lower 7                       tions are the same as in the 7-bit mode. However, the
           bits)                                                 criteria for address match is more complex.
0x7c-0x7f  Reserved                                              The I2C specification dictates that a slave must be
                                                                 addressed for a write operation with two address bytes
15.3 I2C 7-bit Slave Mode Operation                              following a Start bit.

Once enabled (I2CEN = 1), the slave module will wait             The A10M bit is a control bit that signifies that the
for a Start bit to occur (i.e., the I2C module is `Idle'). Fol-  address in I2CADD is a 10-bit address rather than a 7-bit
lowing the detection of a Start bit, 8 bits are shifted into     address. The address detection protocol for the first byte
I2CRSR and the address is compared against                       of a message address is identical for 7-bit and 10-bit
I2CADD. In 7-bit mode (A10M = 0), bits I2CADD<6:0>               messages, but the bits being compared are different.
are compared against I2CRSR<7:1> and I2CRSR<0>
is the R_W bit. All incoming bits are sampled on the ris-        I2CADD holds the entire 10-bit address. Upon receiv-
ing edge of SCL.                                                 ing an address following a Start bit, I2CRSR <7:3> is
                                                                 compared against a literal `11110' (the default 10-bit
If an address match occurs, an Acknowledgement will              address) and I2CRSR<2:1> are compared against
be sent, and the slave event interrupt flag (SI2CIF) is          I2CADD<9:8>. If a match occurs and if R_W = 0, the
set on the falling edge of the ninth (ACK) bit. The              interrupt pulse is sent. The ADD10 bit will be cleared to
address match does not affect the contents of the                indicate a partial address match. If a match fails or
I2CRCV buffer or the RBF bit.                                    R_W = 1, the ADD10 bit is cleared and the module
                                                                 returns to the Idle state.
15.3.1 SLAVE TRANSMISSION
                                                                 The low byte of the address is then received and com-
If the R_W bit received is a `1', then the serial port will      pared with I2CADD<7:0>. If an address match occurs,
go into Transmit mode. It will send ACK on the ninth bit         the interrupt pulse is generated and the ADD10 bit is
and then hold SCL to `0' until the CPU responds by writ-         set, indicating a complete 10-bit address match. If an
ing to I2CTRN. SCL is released by setting the SCLREL             address match did not occur, the ADD10 bit is cleared
bit, and 8 bits of data are shifted out. Data bits are           and the module returns to the Idle state.
shifted out on the falling edge of SCL, such that SDA is
valid during SCL high. The interrupt pulse is sent on the        15.4.1 10-BIT MODE SLAVE
falling edge of the ninth clock pulse, regardless of the                       TRANSMISSION
status of the ACK received from the master.
                                                                 Once a slave is addressed in this fashion with the full
15.3.2 SLAVE RECEPTION                                           10-bit address (we will refer to this state as
                                                                 "PRIOR_ADDR_MATCH"), the master can begin
If the R_W bit received is a `0' during an address               sending data bytes for a slave reception operation.
match, then Receive mode is initiated. Incoming bits
are sampled on the rising edge of SCL. After 8 bits are

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15.4.2 10-BIT MODE SLAVE RECEPTION                            vice the ISR and read the contents of the I2CRCV
                                                              before the master device can initiate another receive
Once addressed, the master can generate a Repeated            sequence. This will prevent buffer overruns from
Start, reset the high byte of the address and set the         occurring.
R_W bit without generating a Stop bit, thus initiating a
slave transmit operation.                                         Note 1: If the user reads the contents of the
                                                                              I2CRCV, clearing the RBF bit before the
15.5 Automatic Clock Stretch                                                  falling edge of the ninth clock, the
                                                                              SCLREL bit will not be cleared and clock
In the Slave modes, the module can synchronize buffer                         stretching will not occur.
reads and write to the master device by clock stretching.
                                                                         2: The SCLREL bit can be set in software
15.5.1 TRANSMIT CLOCK STRETCHING                                              regardless of the state of the RBF bit. The
                                                                              user should be careful to clear the RBF bit
Both 10-bit and 7-bit Transmit modes implement clock                          in the ISR before the next receive
stretching by asserting the SCLREL bit after the falling                      sequence in order to prevent an overflow
edge of the ninth clock, if the TBF bit is cleared, indicat-                  condition.
ing the buffer is empty.
                                                              15.5.4 CLOCK STRETCHING DURING
In Slave Transmit modes, clock stretching is always                         10-BIT ADDRESSING (STREN = 1)
performed irrespective of the STREN bit.
                                                              Clock stretching takes place automatically during the
Clock synchronization takes place following the ninth         addressing sequence. Because this module has a
clock of the transmit sequence. If the device samples         register for the entire address, it is not necessary for
an ACK on the falling edge of the ninth clock and if the      the protocol to wait for the address to be updated.
TBF bit is still clear, then the SCLREL bit is automati-
cally cleared. The SCLREL being cleared to `0' will           After the address phase is complete, clock stretching
assert the SCL line low. The user's ISR must set the          will occur on each data receive or transmit sequence as
SCLREL bit before transmission is allowed to continue.        was described earlier.
By holding the SCL line low, the user has time to ser-
vice the ISR and load the contents of the I2CTRN              15.6 Software Controlled Clock
before the master device can initiate another transmit                 Stretching (STREN = 1)
sequence.
                                                              When the STREN bit is `1', the SCLREL bit may be
    Note 1: If the user loads the contents of I2CTRN,         cleared by software to allow software to control the
                setting the TBF bit before the falling edge   clock stretching. The logic will synchronize writes to the
                of the ninth clock, the SCLREL bit will not   SCLREL bit with the SCL clock. Clearing the SCLREL
                be cleared and clock stretching will not      bit will not assert the SCL output until the module
                occur.                                        detects a falling edge on the SCL output and SCL is
                                                              sampled low. If the SCLREL bit is cleared by the user
           2: The SCLREL bit can be set in software,          while the SCL line has been sampled low, the SCL out-
                regardless of the state of the TBF bit.       put will be asserted (held low). The SCL output will
                                                              remain low until the SCLREL bit is set, and all other
15.5.2 RECEIVE CLOCK STRETCHING                               devices on the I2C bus have de-asserted SCL. This
                                                              ensures that a write to the SCLREL bit will not violate
The STREN bit in the I2CCON register can be used to           the minimum high time requirement for SCL.
enable clock stretching in Slave Receive mode. When
the STREN bit is set, the SCL pin will be held low at the     If the STREN bit is `0', a software write to the SCLREL
end of each data receive sequence.                            bit will be disregarded and have no effect on the
                                                              SCLREL bit.
15.5.3 CLOCK STRETCHING DURING
              7-BIT ADDRESSING (STREN = 1)                    15.7 Interrupts

When the STREN bit is set in Slave Receive mode, the          The I2C module generates two interrupt flags, MI2CIF
SCL line is held low when the buffer register is full. The    (I2C Master Interrupt Flag) and SI2CIF (I2C Slave Inter-
method for stretching the SCL output is the same for          rupt Flag). The MI2CIF interrupt flag is activated on
both 7 and 10-bit Addressing modes.                           completion of a master message event. The SI2CIF
                                                              interrupt flag is activated on detection of a message
Clock stretching takes place following the ninth clock of     directed to the slave.
the receive sequence. On the falling edge of the ninth
clock at the end of the ACK sequence, if the RBF bit is
set, the SCLREL bit is automatically cleared, forcing
the SCL output to be held low. The user's ISR must set
the SCLREL bit before reception is allowed to continue.
By holding the SCL line low, the user has time to ser-

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15.8 Slope Control                                         15.12 I2C Master Operation

The I2C standard requires slope control on the SDA         The master device generates all of the serial clock
and SCL signals for Fast mode (400 kHz). The control       pulses and the Start and Stop conditions. A transfer is
bit, DISSLW, enables the user to disable slew rate con-    ended with a Stop condition or with a Repeated Start
trol if desired. It is necessary to disable the slew rate  condition. Since the Repeated Start condition is also
control for 1 MHz mode.                                    the beginning of the next serial transfer, the I2C bus will
                                                           not be released.
15.9 IPMI Support
                                                           In Master Transmitter mode, serial data is output
The control bit, IPMIEN, enables the module to support     through SDA, while SCL outputs the serial clock. The
Intelligent Peripheral Management Interface (IPMI).        first byte transmitted contains the slave address of the
When this bit is set, the module accepts and acts upon     receiving device (7 bits) and the data direction bit. In
all addresses.                                             this case, the data direction bit (R_W) is logic `0'. Serial
                                                           data is transmitted 8 bits at a time. After each byte is
15.10 General Call Address Support                         transmitted, an ACK bit is received. Start and Stop con-
                                                           ditions are output to indicate the beginning and the end
The general call address can address all devices.          of a serial transfer.
When this address is used, all devices should, in
theory, respond with an Acknowledgement.                   In Master Receive mode, the first byte transmitted con-
                                                           tains the slave address of the transmitting device
The general call address is one of eight addresses         (7 bits) and the data direction bit. In this case, the data
reserved for specific purposes by the I2C protocol. It     direction bit (R_W) is logic `1'. Thus, the first byte trans-
consists of all `0's with R_W = 0.                         mitted is a 7-bit slave address, followed by a `1' to indi-
                                                           cate receive bit. Serial data is received via SDA while
The general call address is recognized when the Gen-       SCL outputs the serial clock. Serial data is received
eral Call Enable (GCEN) bit is set (I2CCON<15> = 1).       8 bits at a time. After each byte is received, an ACK bit
Following a Start bit detection, 8 bits are shifted into   is transmitted. Start and Stop conditions indicate the
I2CRSR and the address is compared with I2CADD,            beginning and end of transmission.
and is also compared with the general call address
which is fixed in hardware.                                15.12.1 I2C MASTER TRANSMISSION

If a general call address match occurs, the I2CRSR is      Transmission of a data byte, a 7-bit address, or the sec-
transferred to the I2CRCV after the eighth clock, the      ond half of a 10-bit address is accomplished by simply
RBF flag is set and on the falling edge of the ninth bit   writing a value to I2CTRN register. The user should
(ACK bit), the master event interrupt flag (MI2CIF) is     only write to I2CTRN when the module is in a WAIT
set.                                                       state. This action will set the Buffer Full Flag (TBF) and
                                                           allow the baud rate generator to begin counting and
When the interrupt is serviced, the source for the inter-  start the next transmission. Each bit of address/data
rupt can be checked by reading the contents of the         will be shifted out onto the SDA pin after the falling
I2CRCV to determine if the address was device              edge of SCL is asserted. The Transmit Status Flag,
specific or a general call address.                        TRSTAT (I2CSTAT<14>), indicates that a master
                                                           transmit is in progress.
15.11 I2C Master Support
                                                           15.12.2 I2C MASTER RECEPTION
As a master device, six operations are supported:
                                                           Master mode reception is enabled by programming the
Assert a Start condition on SDA and SCL.                 Receive Enable bit, RCEN (I2CCON<11>). The I2C
Assert a RESTART condition on SDA and SCL.               module must be Idle before the RCEN bit is set, other-
Write to the I2CTRN register initiating                  wise the RCEN bit will be disregarded. The baud rate
                                                           generator begins counting and on each rollover, the
   transmission of data/address.                           state of the SCL pin ACK and data are shifted into the
Generate a Stop condition on SDA and SCL.                I2CRSR on the rising edge of each clock.
Configure the I2C port to receive data.
Generate an ACK condition at the end of a

   received byte of data.

2004 Microchip Technology Inc.  Preliminary               DS70117C-page 97
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15.12.3 BAUD RATE GENERATOR                                      If a Start, RESTART, Stop or Acknowledge condition
In I2C Master mode, the reload value for the BRG is              was in progress when the bus collision occurred, the
located in the I2CBRG register. When the BRG is                  condition is aborted, the SDA and SCL lines are de-
loaded with this value, the BRG counts down to `0' and           asserted, and the respective control bits in the I2CCON
stops until another reload has taken place. If clock arbi-       register are cleared to `0'. When the user services the
tration is taking place, for instance, the BRG is reloaded       bus collision Interrupt Service Routine, and if the I2C
when the SCL pin is sampled high.                                bus is free, the user can resume communication by
As per the I2C standard, FSCK may be 100 kHz or                  asserting a Start condition.
400 kHz. However, the user can specify any baud rate
up to 1 MHz. I2CBRG values of `0' or `1' are illegal.            The master will continue to monitor the SDA and SCL
                                                                 pins, and if a Stop condition occurs, the MI2CIF bit will
EQUATION 15-1: SERIAL CLOCK RATE                                 be set.

                      FSCK = FCY / I2CBRG                        A write to the I2CTRN will start the transmission of data
                                                                 at the first data bit regardless of where the transmitter
15.12.4 CLOCK ARBITRATION                                        left off when bus collision occurred.

Clock arbitration occurs when the master de-asserts              In a multi-master environment, the interrupt generation
the SCL pin (SCL allowed to float high) during any               on the detection of Start and Stop conditions allows the
receive, transmit, or RESTART/Stop condition. When               determination of when the bus is free. Control of the I2C
the SCL pin is allowed to float high, the baud rate gen-         bus can be taken when the P bit is set in the I2CSTAT
erator (BRG) is suspended from counting until the SCL            register, or the bus is Idle and the S and P bits are
pin is actually sampled high. When the SCL pin is sam-           cleared.
pled high, the baud rate generator is reloaded with the
contents of I2CBRG and begins counting. This ensures             15.13 I2C Module Operation During CPU
that the SCL high time will always be at least one BRG                    Sleep and Idle Modes
rollover count in the event that the clock is held low by
an external device.                                              15.13.1 I2C OPERATION DURING CPU
                                                                               SLEEP MODE
15.12.5 MULTI-MASTER COMMUNICATION,
              BUS COLLISION, AND BUS                             When the device enters Sleep mode, all clock sources
              ARBITRATION                                        to the module are shutdown and stay at logic `0'. If
                                                                 Sleep occurs in the middle of a transmission and the
Multi-master operation support is achieved by bus arbi-          state machine is partially into a transmission as the
tration. When the master outputs address/data bits               clocks stop, then the transmission is aborted. Similarly,
onto the SDA pin, arbitration takes place when the               if Sleep occurs in the middle of a reception, then the
master outputs a `1' on SDA by letting SDA float high            reception is aborted.
while another master asserts a `0'. When the SCL pin
floats high, data should be stable. If the expected data         15.13.2 I2C OPERATION DURING CPU IDLE
on SDA is a `1' and the data sampled on the SDA                                MODE
pin = 0, then a bus collision has taken place. The
master will set the MI2CIF pulse and reset the master            For the I2C, the I2CSIDL bit selects if the module will
portion of the I2C port to its Idle state.                       stop on Idle or continue on Idle. If I2CSIDL = 0, the
                                                                 module will continue operation on assertion of the Idle
If a transmit was in progress when the bus collision             mode. If I2CSIDL = 1, the module will stop on Idle.
occurred, the transmission is halted, the TBF flag is
cleared, the SDA and SCL lines are de-asserted and a
value can now be written to I2CTRN. When the user
services the I2C master event Interrupt Service Rou-
tine, if the I2C bus is free (i.e., the P bit is set), the user
can resume communication by asserting a Start
condition.

DS70117C-page 98  Preliminary                                     2004 Microchip Technology Inc.
2004 Microchip Technology Inc.  TABLE 15-1: I2C REGISTER MAP

                                 SFR Name Addr. Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8 Bit 7 Bit 6 Bit 5 Bit 4 Bit 3                 Bit 2  Bit 1  Bit 0  Reset State

                                 I2CRCV   0200  --               --  --  --  --              --  --  --                          Receive Register   PEN    RSEN          0000 0000 0000 0000
                                 I2CTRN                                                      --                                                     R_W     RBF          0000 0000 1111 1111
                                 I2CBRG   0202  --               --  --  --  --              --  --  --                          Transmit Register                       0000 0000 0000 0000
                                 I2CCON                                                    A10M                                                                          0001 0000 0000 0000
                                 I2CSTAT  0204  --               --  --  --  --            BCL   --                   Baud Rate Generator                                0000 0000 0000 0000
                                 I2CADD                                                      --                                                                          0000 0000 0000 0000
                                 Legend:  0206 I2CEN             -- I2CSIDL SCLREL IPMIEN        DISSLW SMEN   GCEN   STREN ACKDT ACKEN RCEN                      SEN
                                                                                                               IWCOL                                              TBF
                                          0208 ACKSTAT TRSTAT --         --  --                  GCSTAT ADD10         I2COV D_A  P      S

                                          020A  --               --  --  --  --                                       Address Register

                                          u = uninitialized bit

Preliminary                                                                                                                                                                                   dsPIC30F6011/6012/6013/6014

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NOTES:

DS70117C-page 100  Preliminary   2004 Microchip Technology Inc.
                                 dsPIC30F6011/6012/6013/6014

16.0 UNIVERSAL ASYNCHRONOUS                               Fully integrated baud rate generator with 16-bit
         RECEIVER TRANSMITTER                                prescaler
         (UART) MODULE
                                                          Baud rates range from 38 bps to 1.875 Mbps at a
This section describes the Universal Asynchronous            30 MHz instruction rate
Receiver/Transmitter Communications module.
                                                          4-word deep transmit data buffer
16.1 UART Module Overview                                  4-word deep receive data buffer
                                                          Parity, framing and buffer overrun error detection
The key features of the UART module are:                   Support for interrupt only on address detect
Full-duplex, 8 or 9-bit data communication
Even, odd or no parity options (for 8-bit data)            (9th bit = 1)
One or two Stop bits                                     Separate transmit and receive interrupts
                                                          Loopback mode for diagnostic support

FIGURE 16-1:  UART TRANSMITTER BLOCK DIAGRAM

                   Internal Data Bus                                                Control and Status bits

                                                   Write        Write

                                                   UTX8 UxTXREG Low Byte              Transmit Control

                                                                                     Control TSR
                                                                                     Control Buffer
                                                                                     Generate Flags
                                                                                     Generate Interrupt

                                                                Load TSR

                   UTXBRK                                                                         UxTXIF

                                 Data              Transmit Shift Register (UxTSR)  16x Baud Clock
                                                                                    from Baud Rate
UxTX                                  `0' (Start)
                                                                                       Generator
                                 `1' (Stop)

                                 Parity    Parity               16 Divider
                                         Generator

                                                                Control
                                                                Signals

Note: x = 1 or 2.

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FIGURE 16-2:       UART RECEIVER BLOCK DIAGRAM

                   Internal Data Bus                            16

                                         Read                                Write   Read Read                       Write

                                                                             UxMODE                   UxSTA

                                         URX8 UxRXREG Low Byte

                                                                             Receive Buffer Control
                                                                              Generate Flags
                                                                              Generate Interrupt
                                                                              Shift Data Characters

            LPBACK                                      8-9                         Control           PERR
From UxTX                                                        Load RSR           Signals                    FERR
                                                                  to Buffer
                 1
                                         Receive Shift Register
   UxRX 0                                        (UxRSR)

                Start bit Detect                             16 Divider
                Parity Check
                Stop bit Detect
                Shift Clock Generation
                Wake Logic

                                                16x Baud Clock from
                                                Baud Rate Generator

                                                                                                      UxRXIF

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16.2 Enabling and Setting Up UART                          16.3 Transmitting Data

16.2.1 ENABLING THE UART                                   16.3.1 TRANSMITTING IN 8-BIT DATA
                                                                         MODE
The UART module is enabled by setting the UARTEN
bit in the UxMODE register (where x = 1 or 2). Once        The following steps must be performed in order to
enabled, the UxTX and UxRX pins are configured as an       transmit 8-bit data:
output and an input respectively, overriding the TRIS
and LATCH register bit settings for the corresponding      1. Set up the UART:
I/O port pins. The UxTX pin is at logic `1' when no              First, the data length, parity and number of Stop
transmission is taking place.                                    bits must be selected. Then, the transmit and
                                                                 receive interrupt enable and priority bits are
16.2.2 DISABLING THE UART                                        setup in the UxMODE and UxSTA registers.
                                                                 Also, the appropriate baud rate value must be
The UART module is disabled by clearing the UARTEN               written to the UxBRG register.
bit in the UxMODE register. This is the default state
after any Reset. If the UART is disabled, all I/O pins     2. Enable the UART by setting the UARTEN bit
operate as port pins under the control of the latch and          (UxMODE<15>).
TRIS bits of the corresponding port pins.
                                                           3. Set the UTXEN bit (UxSTA<10>), thereby
Disabling the UART module resets the buffers to empty            enabling a transmission.
states. Any data characters in the buffers are lost and
the baud rate counter is reset.                            4. Write the byte to be transmitted to the lower byte
                                                                 of UxTXREG. The value will be transferred to the
All error and status flags associated with the UART              Transmit Shift register (UxTSR) immediately
module are reset when the module is disabled. The                and the serial bit stream will start shifting out
URXDA, OERR, FERR, PERR, UTXEN, UTXBRK and                       during the next rising edge of the baud clock.
UTXBF bits are cleared, whereas RIDLE and TRMT                   Alternatively, the data byte may be written while
are set. Other control bits, including ADDEN,                    UTXEN = 0, following which, the user may set
URXISEL<1:0>, UTXISEL, as well as the UxMODE                     UTXEN. This will cause the serial bit stream to
and UxBRG registers, are not affected.                           begin immediately because the baud clock will
                                                                 start from a cleared state.
Clearing the UARTEN bit while the UART is active will
abort all pending transmissions and receptions and         5. A transmit interrupt will be generated, depend-
reset the module as defined above. Re-enabling the               ing on the value of the interrupt control bit
UART will restart the UART in the same configuration.            UTXISEL (UxSTA<15>).

16.2.3 ALTERNATE I/O                                       16.3.2 TRANSMITTING IN 9-BIT DATA
                                                                         MODE
The alternate I/O function is enabled by setting the
ALTIO bit (UxMODE<10>). If ALTIO = 1, the UxATX            The sequence of steps involved in the transmission of
and UxARX pins (alternate transmit and alternate           9-bit data is similar to 8-bit transmission, except that a
receive pins, respectively) are used by the UART mod-      16-bit data word (of which the upper 7 bits are always
ule instead of the UxTX and UxRX pins. If ALTIO = 0,       clear) must be written to the UxTXREG register.
the UxTX and UxRX pins are used by the UART
module.                                                    16.3.3 TRANSMIT BUFFER (UXTXB)

16.2.4 SETTING UP DATA, PARITY AND                         The transmit buffer is 9 bits wide and 4 characters
              STOP BIT SELECTIONS                          deep. Including the Transmit Shift register (UxTSR),
                                                           the user effectively has a 5-deep FIFO (First-In, First-
Control bits PDSEL<1:0> in the UxMODE register are         Out) buffer. The UTXBF status bit (UxSTA<9>)
used to select the data length and parity used in the      indicates whether the transmit buffer is full.
transmission. The data length may either be 8 bits with
even, odd or no parity, or 9 bits with no parity.          If a user attempts to write to a full buffer, the new data
                                                           will not be accepted into the FIFO, and no data shift will
The STSEL bit determines whether one or two Stop bits      occur within the buffer. This enables recovery from a
will be used during data transmission.                     buffer overrun condition.

The default (power-on) setting of the UART is 8 bits, no   The FIFO is reset during any device Reset but is not
parity and 1 Stop bit (typically represented as 8, N, 1).  affected when the device enters or wakes up from a
                                                           Power Saving mode.

2004 Microchip Technology Inc.  Preliminary               DS70117C-page 103
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16.3.4 TRANSMIT INTERRUPT                                 16.4.2 RECEIVE BUFFER (UXRXB)

The transmit interrupt flag (U1TXIF or U2TXIF) is         The receive buffer is 4 words deep. Including the
located in the corresponding interrupt flag register.     Receive Shift register (UxRSR), the user effectively
                                                          has a 5-word deep FIFO buffer.
The transmitter generates an edge to set the UxTXIF
bit. The condition for generating the interrupt depends   URXDA (UxSTA<0>) = 1 indicates that the receive
on the UTXISEL control bit:                               buffer has data available. URXDA = 0 implies that the
                                                          buffer is empty. If a user attempts to read an empty
a) If UTXISEL = 0, an interrupt is generated when         buffer, the old values in the buffer will be read and no
      a word is transferred from the transmit buffer to   data shift will occur within the FIFO.
      the Transmit Shift register (UxTSR). This implies
      that the transmit buffer has at least one empty     The FIFO is reset during any device Reset. It is not
      word.                                               affected when the device enters or wakes up from a
                                                          Power Saving mode.
b) If UTXISEL = 1, an interrupt is generated when
      a word is transferred from the transmit buffer to   16.4.3 RECEIVE INTERRUPT
      the Transmit Shift register (UxTSR) and the
      transmit buffer is empty.                           The receive interrupt flag (U1RXIF or U2RXIF) can be
                                                          read from the corresponding interrupt flag register. The
Switching between the two Interrupt modes during          interrupt flag is set by an edge generated by the
operation is possible and sometimes offers more           receiver. The condition for setting the receive interrupt
flexibility.                                              flag depends on the settings specified by the
                                                          URXISEL<1:0> (UxSTA<7:6>) control bits.
16.3.5 TRANSMIT BREAK
                                                          a) If URXISEL<1:0> = 00 or 01, an interrupt is gen-
Setting the UTXBRK bit (UxSTA<11>) will cause the               erated every time a data word is transferred
UxTX line to be driven to logic `0'. The UTXBRK bit             from the Receive Shift register (UxRSR) to the
overrides all transmission activity. Therefore, the user        receive buffer. There may be one or more
should generally wait for the transmitter to be Idle            characters in the receive buffer.
before setting UTXBRK.
                                                          b) If URXISEL<1:0> = 10, an interrupt is generated
To send a break character, the UTXBRK bit must be set           when a word is transferred from the Receive Shift
by software and must remain set for a minimum of 13             register (UxRSR) to the receive buffer, which as a
baud clock cycles. The UTXBRK bit is then cleared by            result of the transfer, contains 3 characters.
software to generate Stop bits. The user must wait for
a duration of at least one or two baud clock cycles in    c) If URXISEL<1:0> = 11, an interrupt is set when
order to ensure a valid Stop bit(s) before reloading the        a word is transferred from the Receive Shift reg-
UxTXB, or starting other transmitter activity. Transmis-        ister (UxRSR) to the receive buffer, which as a
sion of a break character does not generate a transmit          result of the transfer, contains 4 characters (i.e.,
interrupt.                                                      becomes full).

16.4 Receiving Data                                       Switching between the Interrupt modes during opera-
                                                          tion is possible, though generally not advisable during
16.4.1 RECEIVING IN 8-BIT OR 9-BIT                        normal operation.
              DATA MODE
                                                          16.5 Reception Error Handling
The following steps must be performed while receiving
8-bit or 9-bit data:                                      16.5.1 RECEIVE BUFFER OVERRUN
                                                                        ERROR (OERR BIT)
1. Set up the UART (see Section 16.3.1).
2. Enable the UART (see Section 16.3.1).                  The OERR bit (UxSTA<1>) is set if all of the following
3. A receive interrupt will be generated when one         conditions occur:

      or more data words have been received,              a) The receive buffer is full.
      depending on the receive interrupt settings         b) The Receive Shift register is full, but unable to
      specified by the URXISEL bits (UxSTA<7:6>).
4. Read the OERR bit to determine if an overrun                 transfer the character to the receive buffer.
      error has occurred. The OERR bit must be reset      c) The Stop bit of the character in the UxRSR is
      in software.
5. Read the received data from UxRXREG. The act                 detected, indicating that the UxRSR needs to
      of reading UxRXREG will move the next word to             transfer the character to the buffer.
      the top of the receive FIFO, and the PERR and
      FERR values will be updated.                        Once OERR is set, no further data is shifted in UxRSR
                                                          (until the OERR bit is cleared in software or a Reset
                                                          occurs). The data held in UxRSR and UxRXREG
                                                          remains valid.

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16.5.2 FRAMING ERROR (FERR)                                   16.6 Address Detect Mode

The FERR bit (UxSTA<2>) is set if a `0' is detected           Setting the ADDEN bit (UxSTA<5>) enables this spe-
instead of a Stop bit. If two Stop bits are selected, both    cial mode in which a 9th bit (URX8) value of `1' identi-
Stop bits must be `1', otherwise FERR will be set. The        fies the received word as an address, rather than data.
read only FERR bit is buffered along with the received        This mode is only applicable for 9-bit data communica-
data. It is cleared on any Reset.                             tion. The URXISEL control bit does not have any
                                                              impact on interrupt generation in this mode since an
16.5.3 PARITY ERROR (PERR)                                    interrupt (if enabled) will be generated every time the
                                                              received word has the 9th bit set.
The PERR bit (UxSTA<3>) is set if the parity of the
received word is incorrect. This error bit is applicable      16.7 Loopback Mode
only if a Parity mode (odd or even) is selected. The
read only PERR bit is buffered along with the received        Setting the LPBACK bit enables this special mode in
data bytes. It is cleared on any Reset.                       which the UxTX pin is internally connected to the UxRX
                                                              pin. When configured for the Loopback mode, the
16.5.4 IDLE STATUS                                            UxRX pin is disconnected from the internal UART
                                                              receive logic. However, the UxTX pin still functions as
When the receiver is active (i.e., between the initial        in a normal operation.
detection of the Start bit and the completion of the Stop     To select this mode:
bit), the RIDLE bit (UxSTA<4>) is `0'. Between the com-       a) Configure UART for desired mode of operation.
pletion of the Stop bit and detection of the next Start bit,  b) Set LPBACK = 1 to enable Loopback mode.
the RIDLE bit is `1', indicating that the UART is Idle.       c) Enable transmission as defined in Section 16.3.

16.5.5 RECEIVE BREAK                                          16.8 Baud Rate Generator

The receiver will count and expect a certain number of        The UART has a 16-bit baud rate generator to allow
bit times based on the values programmed in the               maximum flexibility in baud rate generation. The baud
PDSEL (UxMODE<2:1>) and STSEL (UxMODE<0>)                     rate generator register (UxBRG) is readable and
bits.                                                         writable. The baud rate is computed as follows:
                                                              BRG = 16-bit value held in UxBRG register
If the break is longer than 13 bit times, the reception is
considered complete after the number of bit times                       (0 through 65535)
specified by PDSEL and STSEL. The URXDA bit is set,           FCY = Instruction Clock Rate (1/TCY)
FERR is set, zeros are loaded into the receive FIFO,          The Baud Rate is given by Equation 16-1.
interrupts are generated if appropriate and the RIDLE
bit is set.                                                   EQUATION 16-1: BAUD RATE

When the module receives a long break signal and the                         Baud Rate = FCY / (16*(BRG+1))
receiver has detected the Start bit, the data bits and the
invalid Stop bit (which sets the FERR), the receiver          Therefore, the maximum baud rate possible is
must wait for a valid Stop bit before looking for the next    FCY /16 (if BRG = 0),
Start bit. It cannot assume that the break condition on       and the minimum baud rate possible is
the line is the next Start bit.                               FCY / (16* 65536).
                                                              With a full 16-bit baud rate generator at 30 MIPs
Break is regarded as a character containing all `0's with     operation, the minimum baud rate achievable is
the FERR bit set. The break character is loaded into the      28.5 bps.
buffer. No further reception can occur until a Stop bit is
received. Note that RIDLE goes high when the Stop bit
has not yet been received.

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16.9 Auto Baud Support                                      16.10.2 UART OPERATION DURING CPU
                                                                          IDLE MODE
To allow the system to determine baud rates of
received characters, the input can be optionally linked     For the UART, the USIDL bit selects if the module will
to a selected capture input. To enable this mode, the       stop operation when the device enters Idle mode or
user must program the input capture module to detect        whether the module will continue on Idle. If USIDL = 0,
the falling and rising edges of the Start bit.              the module will continue operation during Idle mode. If
                                                            USIDL = 1, the module will stop on Idle.
16.10 UART Operation During CPU
         Sleep and Idle Modes

16.10.1 UART OPERATION DURING CPU
              SLEEP MODE

When the device enters Sleep mode, all clock sources
to the module are shutdown and stay at logic `0'. If entry
into Sleep mode occurs while a transmission is in
progress, then the transmission is aborted. The UxTX
pin is driven to logic `1'. Similarly, if entry into Sleep
mode occurs while a reception is in progress, then the
reception is aborted. The UxSTA, UxMODE, transmit
and receive registers and buffers, and the UxBRG
register are not affected by Sleep mode.

If the WAKE bit (UxSTA<7>) is set before the device
enters Sleep mode, then a falling edge on the UxRX pin
will generate a receive interrupt. The Receive Interrupt
Select mode bit (URXISEL) has no effect for this func-
tion. If the receive interrupt is enabled, then this will
wake-up the device from Sleep. The UARTEN bit must
be set in order to generate a wake-up interrupt.

DS70117C-page 106  Preliminary                               2004 Microchip Technology Inc.
2004 Microchip Technology Inc.  TABLE 16-1: UART1 REGISTER MAP

                                 SFR Name Addr. Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8    Bit 7  Bit 6            Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0  Reset State

                                 U1MODE 020C UARTEN --               USIDL  --  --  ALTIO  --     --     WAKE LPBACK ABAUD --    -- PDSEL1 PDSEL0 STSEL 0000 0000 0000 0000
                                                                       --
                                 U1STA    020E UTXISEL --              --   -- UTXBRK UTXEN UTXBF TRMT URXISEL1 URXISEL0 ADDEN RIDLE PERR FERR OERR URXDA 0000 0001 0001 0000
                                                                       --
                                 U1TXREG 0210  --                --         --  --  --     --     UTX8                           Transmit Register                    0000 000u uuuu uuuu

                                 U1RXREG 0212  --                --         --  --  --     --     URX8                           Receive Register                     0000 0000 0000 0000

                                 U1BRG 0214                                                       Baud Rate Generator Prescaler                                       0000 0000 0000 0000

                                 Legend:  u = uninitialized bit

                                 TABLE 16-2: UART2 REGISTER MAP

                                  SFR     Addr. Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10  Bit 9  Bit 8  Bit 7  Bit 6            Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0  Reset State
                                 Name

                                 U2MODE 0216 UARTEN --               USIDL  --  --  --     --     --     WAKE LPBACK ABAUD --    -- PDSEL1 PDSEL0 STSEL 0000 0000 0000 0000                dsPIC30F6011/6012/6013/6014
                                                                       --
                                 U2STA    0218 UTXISEL --              --   -- UTXBRK UTXEN UTXBF TRMT URXISEL1 URXISEL0 ADDEN RIDLE PERR FERR OERR URXDA 0000 0001 0001 0000
                                                                       --
                                 U2TXREG 021A  --                --         --  --  --     --     UTX8                           Transmit Register                    0000 000u uuuu uuuu

                                 U2RXREG 021C  --                --         --  --  --     --     URX8                           Receive Register                     0000 0000 0000 0000

Preliminary                      U2BRG 021E                                                       Baud Rate Generator Prescaler                                       0000 0000 0000 0000

                                 Legend:  u = uninitialized bit

DS70117C-page 107
dsPIC30F6011/6012/6013/6014

NOTES:

DS70117C-page 108  Preliminary   2004 Microchip Technology Inc.
                                 dsPIC30F6011/6012/6013/6014

17.0 CAN MODULE                                          The CAN bus module consists of a protocol engine and
                                                         message buffering/control. The CAN protocol engine
17.1 Overview                                            handles all functions for receiving and transmitting
                                                         messages on the CAN bus. Messages are transmitted
The Controller Area Network (CAN) module is a serial     by first loading the appropriate data registers. Status
interface, useful for communicating with other CAN       and errors can be checked by reading the appropriate
modules or microcontroller devices. This interface/      registers. Any message detected on the CAN bus is
protocol was designed to allow communications within     checked for errors and then matched against filters to
noisy environments.                                      see if it should be received and stored in one of the