厂商名称:National Semiconductor(TI )



                                                                   ADVANCED                                                                                                                                                                                                                                   DP8459

                                                                       December 1995                                                                                                                                                                                                        DP8459 All-Code Data Synchronizer

DP8459 All-Code Data Synchronizer

General Description                                                PREAMBLE DETECTED signal when a pre-determined
                                                                   length of the user-selected pattern is encountered. All digital
The DP8459 Data Synchronizer is an integrated phase                input and output signals are TTL compatible and a single,
locked loop circuit which has been designed for application        +5V power supply is required. The DP8459V is offered as a
in magnetic hard disk, flexible (floppy) disk, optical disk, and   DP8459V-10 (250 Kbit/sec thru 10 Mbits/sec) or
tape drive memory systems for data re-synchronization and          DP8459V-25 (250 Kbits/sec thru 25 Mbit/sec), see AC
clock recovery with any standard recording code, operating         Electrical Characteristics.
to 25 Mb/s. The DP8459 is provided in a 28-pin PCC
package. Zero phase start is employed during both data and         Features
reference clock lock sequences for rapid acquisition. An
optional (Customer-controlled) synchronization field               n Fully integrated dual-gain PLL
frequency-acquisition feature guarantees lock, accommo-            n Zero phase start lock sequence
dating the preamble types used with GCR (Group Code                n 250 Kbit/sec25 Mbit/sec data rate range
Recording), MFM (Modified Frequency Modulation), the               n Frequency lock capability (optional) for all standard
[1,N] run length limited (RLL) codes, and either of the
standard 2,7 RLL codes. Precise synchronization window                recording codes
generation is achieved via an internal, self-aligning delay line   n Digital window strobe control, 5-bit resolution
which remains accurate independent of temperature, power           n Two-port PLL filter network
supply, external component and IC process variations. The          n PLL free-run (Coast) control for optical disk defects
DP8459 also incorporates a digitally controlled ( MICROW-          n Synchronization pattern (preamble lock) detection
IRETM bus compatible) strobe function with 5-bit resolution        n Non-glitching multiplexed read/write clock output
which allows for margin testing, error recovery routines, and      n +5V supply
precise window calibration. The PLL filter resides external to     n DP8459 supplied in 28-pin plastic chip carrier (PCC)
the chip, with two ports provided to allow significant design
flexibility. Synchronization pattern detection circuitry issues a     and 40-pin TapePak packages

Connection Diagrams


FIGURE 1. DP8459 in 28-Pin Plastic Chip Carrier (PCC) V-Type Package Order Number DP8459V-10 or DP8459V-25

TapePak is a registered trademark of National Semiconductor Corporation.
MICROWIRETM is a trademark of National Semiconductor Corporation.

1996 National Semiconductor Corporation TL/F/9322                http:\\                                                                                                                                                                                                  1

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Connection Diagrams



Top ViewOrder Number DP8459TP-10 or DP8459TP-25See NS Package TP40A

                                                                                                                         2  http:\\

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System Diagram


                         FIGURE 2. DP8459 System Block Diagram

http:\\  3

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1.0 Pin Descriptions

DP8459 28-pin PCC package

Pin #


16            DIGITAL VCC: 5.0V 5%. (Note 1 )

4             ANALOG VCC: 5.0V 5%. (Note 1 )

13            DIGITAL GROUND.

3             ANALOG GROUND.


5             READ GATE (RG): Read mode control input, active high (logical-one). Assertion causes the PLL to lock to

              the ENCODED READ DATA, employing a zero phase start routine. Deassertion causes the PLL to lock the

              REFERENCE CLOCK input, also employing a zero phase start routine. READ GATE timing is allowed to

              be fully asynchronous.

6, 7, 8       RANGE SELECT 0, 1, 2 (RS0, RS1, RS2): Control the operating frequency range of the VCO. A 2:1
              continuously variable sub-range is available within each of 6 allowed selections, enabling the VCO to
              operate at any frequency within a 96:1 range from 500 kHz to 50 MHz.

9             CONTROL REGISTER ENABLE (CRE): A logical Low level allows the CONTROL REGISTER CLOCK to

              clock data into the Control Register via the CONTROL REGISTER DATA input; a logical HIGH level

              latches the register data and issues the information to the appropriate circuitry.

10            CONTROL REGISTER DATA (CRD): Control Register data input.

11            CONTROL REGISTER CLOCK (CRC): Negative edge triggered Control Register clock input.

12            ENCODED READ DATA (ERD): Incoming TTL-level data derived from the storage media; issued from a

              pulse detector circuit. Each positive edge represents a single recorded code bit.

14            REFERENCE CLOCK (RFC): A reference frequency input required for DP8459 operation. The RFC

              frequency must be accurate and highly stable (crystal or servo derived) and equivalent to the 2F frequency

              for the MFM or [2,7] codes (i.e., equal to, but not derived from the VCO frequency).

18            FREQUENCY LOCK CONTROL (FLC): Selects or de-selects the frequency lock function during a READ

              operation. Has no effect with READ GATE deasserted; frequency lock is automatically employed for the full

              duration of time READ GATE is deasserted regardless of the level of the FLC input. With READ GATE

              high and FLC low (logical-zero) the PLL is forced to lock to the pattern frequency selected via the SYNC

              PATTERN SELECT inputs. When high (logical-one) frequency lock action is terminated and the PLL

              employs a pulse gate to accommodate random disk data patterns. FLC may be tied to PREAMBLE

              DETECTED output pin for self-regulated frequency lock control. FLC timing is allowed to be fully


20, 19        SYNC PATTERN SELECT 0, 1 (SP0, SP1): Control inputs for selection of the preamble type being
              employed. These inputs determine the pattern to which the PLL will frequency-lock during preamble
              acquisition (if frequency lock is employed) and for which the PREAMBLE DETECTED circuitry searches.

24            COAST (CST): Control for Coast function. The Coast function may be activated when READ GATE is

              either high or low. When the COAST input is low (logical-zero), the phase comparator is disabled and held

              in a cleared state, allowing the VCO to coast regardless of ENCODED READ DATA input activity (READ

              GATE high) or REFERENCE CLOCK input activity (READ GATE low). No other circuit functions are

              disturbed. When high (logical-one), the phase comparator operates normally.

27            HIGH-GAIN DISABLE (HGD): Charge Pump gain switch control. When low (logical-zero), the charge pump

              input current is the combined value of the currents at both RBOOST and RNOMINAL pins. When high
              (logical-one), charge pump input current is taken from the RNOMINAL pin only. HGD may be tied either to
              READ GATE or PREAMBLE DETECTED for self-regulated gain control.


15            SYNCHRONIZED CLOCK (SCK): Issues the VCO signal following READ GATE assertion and completion

              of zero phase start sequence; issues REFERENCE CLOCK input signal when READ GATE is deasserted.

              Multiplexer switching is achieved without glitches.

17            PREAMBLE DETECTED (PDT): Issues a high level (logical-one) following assertion of READ GATE,

              completion of the zero phase start sequence, and the detection of approximately 32 sequential pulses of

              1T, 2T or 3T period preamble, or 16 sequential pulses of 4T period preamble, depending on state of SYNC

              PATTERN SELECT inputs (T = VCO period). Following preamble detection, the output remains latched

              high until de-assertion of READ GATE. The PDT output will be at a logical zero state whenever READ

              GATE is inactive.

                                                4                                                   http:\\

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1.0 Pin Descriptions (Continued)

Pin #


21                       SYNCHRONIZED DATA (SD): A reconstructed replica of the ENCODED READ DATA signal,

                         time-stabilized and synchronized to the SYNCHRONIZED CLOCK output.

22                       PUMP UP (PU): Active HIGH whenever the phase comparator issues a pump-up signal to the charge

                         pump. The PU pin is an open-emitter output requiring an external passive pull down resistor whenever in

                         active use. The output should be allowed to float when not needed.

23                       PUMP DOWN (PD): Active HIGH whenever the phase comparator issues a pump-down signal to the

                         charge pump. The PD pin is an open-emitter output requiring an external passive pull down resistor

                         whenever in active use. The output should be allowed to float when not needed.


28                       CHARGE PUMP OUTPUT: The output of the high-speed, switching bi-directional current source circuitry of

                         the charge pump. The external, passive PLL filter network is established between this pin, the VCO INPUT

                         pin, and ground.

1                        VCO INPUT: The high-impedance control voltage input to the voltage controlled oscillator (VCO). The

                         external, passive PLL filter network is established between this pin, the CHARGE PUMP OUTPUT pin, and


2                        TIMING EXTRACTOR FILTER: A pin for the connection of external, passive components employed to

                         stabilize the delay line timing extraction circuitry. Delay accuracy is not a function of external component

                         values or tolerances.

25                       RNOMINAL: A resistor is tied between this pin and VCC to set the charge pump nominal operating current.

                         The current is internally multiplied by 2 for charge pump use.

26                       RBOOST: A resistor is tied between this pin and VCC to set the charge pump boost (or adder) current. The

                         RBOOST resistor is effectively paralleled with the RNOMINAL resistor when the HIGH GAIN DISABLE input is

                         inactive (logical-zero); thus the sum of the resistor currents sets the total input current. The input current is

                         multiplied by 2 within the charge pump circuitry.

Note 1: These pins should always be tied together; they are not intended to be used with separate power supplies.

2.0 Circuit Operation                                                               provided in this mode produces a lock-in range equivalent to
                                                                                    the available VCO operating range and thus eliminates the
In the non-Read mode, the DP8459 PLL is locked to the                               possibility of fractional-harmonic lock. Windowing (pulse gate
REFERENCE CLOCK signal. This permits the VCO to remain                              action; see Pulse Gate, Section 2.1) is not employed in the
at a frequency very close to the encoded data clock rate while                      frequency acquisition mode and thus quadrature lock is
the PLL is "idling" and thus will minimize the frequency step                       prevented (see National Semiconductor Application Note
and associated lock time encountered at the initiation of lock to                   AN-414, APPS Mass Storage Handbook #1, 1986, for an
ENCODED READ DATA. Frequency acquisition is employed                                explanation of typical false lock modes). The DP8459 will
in the non-Read mode to ensure lock.                                                remain in the frequency acquisition mode until the FLC input is
                                                                                    deactivated (logical-one). In ordinary hard sectored or
Note: The REFERENCE CLOCK signal is employed by circuitry which sets the            pseudo-hard sectored operation, the PREAMBLE DETECTED
time delay of the internal delay line. This requires the REFERENCE CLOCK            (PDT) output is tied to the FLC input for automatic switching
signal to be present at all times at a stable and accurate frequency for proper     from frequency acquisition to phase lock following internal
DP8459 operation.                                                                   detection of the selected preamble by the DP8459. The
                                                                                    Customer may choose to intervene in this path and extend the
At the assertion of READ GATE, which is allowed to be done                          frequency lock period. However, the DP8459 must be placed
asynchronously (no timing requirements), and following the                          in the phase lock mode (FLC deactivated--logical-one) prior
completion of two subsequent VCO cycles, the DP8459 VCO                             to encountering the end of the preamble, or loss of lock will
is stopped momentarily and restarted in accurate phase                              result. Switching of the FLC input may be done
alignment with the second data bit which arrives following the                      asynchronously (no set-up or hold timing requirements).
VCO pause. This minimization of phase misalignment
between the ENCODED READ DATA and the VCO (referred to                              The PREAMBLE DETECTED (PDT) output will become active
as zero phase start, or ZPS) significantly reduces data lock                        (logical-one) following READ GATE assertion, completion of
acquisition time.                                                                   the ZPS sequence and the subsequent detection of
                                                                                    approximately 32 ENCODED READ DATA (ERD) pulses of the
The DP8459 incorporates a preamble-specific frequency                               1T, 2T or 3T preamble types, or 16 ENCODED READ DATA
acquisition feature which may be employed at the user's                             (ERD) pulses of the 4T preamble type (see specification
option. The frequency acquisition feature is intended                               tables), and will remain active (logical-one) until deassertion of
specifically for use within hard or pseudo-hard sectored                            READ GATE.
systems where READ GATE is asserted only within a
preamble. With the READ GATE active (logical-one) and the                           The Customer has the option of employing an elevated PLL
FREQUENCY LOCK CONTROL (FLC) input active                                           bandwidth during preamble acquisition (or at any other time)
(logical-zero), the DP8459 will be forced to lock to the exact                      for an extended capture range. An RBOOST pin is provided to
preamble frequency selected at the SYNC PATTERN SELECT
inputs. The frequency discriminating action of the PLL

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allow for an increase in charge pump gain above the level set          determine the average magnitude of media bit shift.
by the RNOMINAL pin. When the HIGH GAIN DISABLE pin                    Additionally, the pulse widening/narrowing effect bit displace-
(HGD) is inactive (logical-zero), the RBOOST resistor is               ment has on the PU/PD outputs produces an amplitude
electrically paralleled with the RNOMINAL for an elevated              modulation of the output's waveform. The waveform envelope,
charge pump gain. When HIGH GAIN DISABLE is active                     when observed with a relatively slow oscilloscope time base,
(logical-one), only the RNOMINAL resistor is employed to set the       can be employed for observation of PLL dynamics. This is
pump current. The Charge Pump throughput gain is ICPO = 2 x            particularly useful if intrusive probing of the PLL filter nodes is
IRp where IRp = 0.25VCC/Rp, Rp = RNOM with HGD high, and               not desirable.
Rp = RNOM||RBOOST with HGD low. The Customer may choose
to configure the system for high gain prior to DP8459 preamble         It is strongly recommended that the PU/PD outputs be left
detection by tying the HGD pin to the PDT output pin, or for           "floating" (unconnected to any net or circuit element, including
high gain only during REFERENCE CLOCK lock by tying the                the output pull-down resistor) in any application where they are
HGD pin to the READ GATE pin. Other configurations may be              not specifically needed. This will serve to minimize
employed, if desired.                                                  unnecessary, spurious digital switching transients in the
                                                                       vicinity of the DP8459, and thus improve noise performance.
The DP8459 issues a clock waveform from the SYNCHRO-
NIZED CLOCK output which is derived from the REFERENCE                 The DP8459 provides a wide operating data rate range to
CLOCK input when the READ GATE is inactive (logical-zero),             facilitate use within a broad base of applications, including
and from the VCO signal following READ GATE assertion                  multiple data rate systems or constant density recording
(logical-one) and completion of the zero phase start sequence.         (CDR). In order to achieve the specified 250 kbit /sec to 25
The REFERENCE CLOCK signal is issued from the                          Mbit/sec span, the operation of the VCO has been divided into
SYNCHRONIZED CLOCK output during non-Read activity                     6 contiguous frequency sub-ranges, with approximately a 2:1
and may be used as a write clock, if desired. Once data lock is        ratio between adjacent range selections. Three inputs are
achieved and the SYNCHRONIZED CLOCK output is issuing                  provided for selecting of the sub-ranges, RANGE SELECT 0, 1
VCO, the SYNCHRONIZED DATA output and the SYNCHRO-                     and 2. Some code type restrictions have been placed on the
NIZED CLOCK output are held in a fixed, specified timing               higher ranges of operating VCO frequency. See Figure 3 for
relationship for use by decoding/deserializing circuitry. The          the operating data rate truth table and allowed code type
SYNCHRONIZED CLOCK output multiplexer switching is                     versus VCO range selection.
achieved without glitches, i.e., no pulse is narrower than 50%
of the VCO or REFERENCE CLOCK period.                                  The DP8459 allows for flexible synchronization window strobe
                                                                       control. The inputs CONTROL REGISTER DATA (CRD),
The DP8459 provides a COAST control input which serves to              CONTROL REGISTER CLOCK (CRC), and CONTROL
clear the phase comparator and disable charge pump action              REGISTER ENABLE (CRE) are configured to permit
whenever taken to an active, logical-zero level. This function is      interfacing of the DP8459 to the MICROWIRETM (or
made available to allow the PLL to be set to free-run,                 equivalent) bus for entry of strobe information. Information is
undisturbed, while a detectable defect is being read from the          serially shifted into the CONTROL REGISTER via the CRD
media in a region where re-initiation of the lock procedure is         and CRC pins whenever the CRE pin is active (logical-zero).
impractical (e.g., data field). External data controller circuitry is  When the CRE pin is inactive (logical-one), CRD and CRC are
responsible for the detection of the defect and issuance of the        ignored. The strobe function allows the Customer to shift the
COAST command. The primary application of this feature is              synchronization window in 31 equal steps of magnitude tS = M
expected to be optical disk bright-spot avoidance, though it will      x [1.8% x VCO] from approximately 27% early to 27% late with
lend itself to other applications as well.                             respect to nominal window position. This function may be
                                                                       employed for margin testing (eg., approximately 12%) or
As in the previous family of National Semiconductor data               error recovery read re-try operations (eg., approximately 2%
separators/synchronizers, the DP8459 provides phase                    to 3%). Additionally, this feature allows the Customer to align
comparator activity information to the Customer. The phase             the center of the synchronization window to within one half
comparator's pump-up and pump-down outputs are brought                 strobe step of ideal, regardless of the initial performance or
out to separate pins, PUMP UP (PU) and PUMP DOWN (PD).                 specification of the DP8459. This window centering function
The outputs are of the open-emitter type, requiring an external        may be performed completely within the drive system itself
"pull-down" resistor when in active use. These outputs serve to        (auto-alignment) given the employment of an intelligent
indicate the relative displacement of the current data bit with        window alignment routine. Such a routine would be configured
respect to the internal VCO phase (window center). When in             to determine the maximum error free early and late window
completely stabilized lock with no bit displacement, the               positions via the strobe function, and then would fix the
output(s) will issue a pulse of a finite, minimum-valued width         DP8459 window in the arithmetic mean position (Section
for each arriving data pulse. If any data pulse is displaced with      4.3.3). See Figure 4 for a window strobe truth table.
respect to the VCO phase, the corresponding output pulse will
widen by an amount equivalent to the bit displacement. These           Note: In all DP8459 applications, provision must be made to load the
output signals may be integrated over time and employed to             appropriate information into the Control Register.

                                                                                                                         6  http:\\

PrintDate=1996/07/31 PrintTime=11:05:43 ds009322 Rev. No. 1 Proof                                                                             6
RANGE SELECT Input                                  Equivalent     Minimum N (Allowed Code Type)

   ( Note 1 )                   VCO Range        NRZ Data Rate
2  1                     0                         MFM or 2,7         1          2       3      4
                            0.50  Fvco  1.25                       (GCR)  (MFM; 1, N)  (2,7)  (2,7)
1  1                     X                          (Mbit/sec)
                            1.25 < Fvco  2.5                                                   
1  0                     1    2.5 < Fvco  5   0.250 Fnrz  0.625                                 
                              5 < Fvco  10                                                      
1  0                     0   10 < Fvco  20    0.625< Fnrz  1.25                                 
                             20 < Fvco  50     1.25< Fnrz  2.5      N/A                        
0  1                     1                                          N/A                        
                                  ( Note 3 )     2.5< Fnrz  5
0  1                     0                       5< Fnrz  10
                                                 10< Fnrz  25
0  0                     X

Note 1: N/A--Not Allowed.

Note 2: Operation slightly beyond listed range boundaries may be acceptable in some applications. At or near range boundaries, range selection should be made
to place the operating frequency near the UPPER boundary; e.g., use RS2 = 0, RS1 = 1, and RS0 = 0 for 10 Mb/s.

Note 3: 20 MHz < Fvco  38 MHz for 1, N codes.

                            FIGURE 3. Code Type Allowance Versus VCO Frequency Range

http:\\                       7

PrintDate=1996/07/31 PrintTime=11:05:45 ds009322 Rev. No. 1 Proof                                                                                              7
Strobe Bit                                                             Strobe Window Strobe

4 3 2 1 0 Word M TS (Typical)

01111                                                                  -15  -0.270 x VCO

01110                                                                  -14  -0.252 x VCO

01101                                                                  -13  -0.234 x VCO

01100                                                                  -12  -0.216 x VCO

01011                                                                  -11  -0.198 x VCO

01010                                                                  -10  -0.180 x VCO

01001                                                                  -9   -0.162 x VCO

01000                                                                  -8   -0.144 x VCO

00111                                                                  -7   -0.126 x VCO

00110                                                                  -6   -0.108 x VCO

00101                                                                  -5   -0.090 x VCO

00100                                                                  -4   -0.072 x VCO

00011                                                                  -3   -0.054 x VCO

00010                                                                  -2   -0.036 x VCO

00001                                                                  -1   -0.018 x VCO

00000                                                                  0    0

10000                                                                  0    0

10001                                                                  1    0.018 x VCO
                                                                            0.036 x VCO
10010                                                                  2    0.054 x VCO
                                                                            0.072 x VCO
10011                                                                  3    0.090 x VCO
                                                                            0.108 x VCO
10100                                                                  4    0.126 x VCO
                                                                            0.144 x VCO
10101                                                                  5    0.162 x VCO
                                                                            0.180 x VCO
10110                                                                  6    0.198 x VCO
                                                                            0.216 x VCO
10111                                                                  7    0.234 x VCO
                                                                            0.252 x VCO
11000                                                                  8    0.270 x VCO

11001                                                                  9

11010                                                                  10

11011                                                                  11

11100                                                                  12

11101                                                                  13

11110                                                                  14

11111                                                                  15

FIGURE 4. Window Strobe Truth Table

Customers who employ the DP8459 in a system without a                  (single-node) with a simple lead-lag, C||(R+C) filter tied
MICROWIRETM (or functionally equivalent) bus configuration             between these pins and ground. More esoteric filter designs
and who wish to fix the synchronization window in the nominal          may be implemented if the pins are electrically separated and
position while deselecting the test mode need only load                a two-port filter network is established between CPO, VCOI,
all-zero's into the Control Register following power-up; this          and ground. National Semiconductor supplies initial PLL filter
may be easily achieved in some system configurations                   recommendations for the single-node configuration within this
(requiring no additional hardware) by tying CRE to RG, tying           data sheet with the qualifying statement that they are very
CRC to ERD and tying CRD to ground, providing the                      general in nature, intended primarily for production testing of
necessary waveforms are present for register loading prior to          static window margin, and are NOT optimized for any
the first read operation.                                              particular disk system. For optimum performance, the
                                                                       Customer should pursue a filter design which is individualized
The DP8459 provides two pins for PLL filtering purposes,               and tailored to the requirements of the specific system
CHARGE PUMP OUTPUT (CPO) and VCO INPUT (VCOI).                         involved. This is particularly true for the two-port filtering
These provide the Customer with great flexibility in fliter            technique. See Figure 5 for initial single-node filter design
design, permitting high-order filter functions for optimization of     recommendations.
PLL lock characteristics and bit jitter rejection. For basic 3rd
order applications, CPO and VCOI may be tied together

                                                                    8                        http:\\

PrintDate=1996/07/31 PrintTime=11:05:47 ds009322 Rev. No. 1 Proof                                                                       8
   Code                   MFM     MFM   MFM                             2,7      2,7     Units
    Rate                  0.500     2     5                              10      20    Mbit/sec
VCO freq.                           4    10                              20      40
Sync bytes                   1     12    12                              12      12       MHz
pulses/byte                 12      8     8                              4        4      bytes
sync length                  8     48                                   9.6      4.8   flux tran's
sync freq                 192      2   19.2                             5       10
    Nsync                 0.500     2     5                              4        4        s
Nmax/Nmin                    2     4/2    2                             8/3      8/3      MHz
     min                    4/2    0.5   4/2                            0.5      0.5      none
    max                     0.5    0.7   0.5                            0.8      0.8      none
    sync                    0.7    0.7   0.7                            0.7      0.7      none
    sync                    0.7          0.7                            606     1230      none
     C1                     35    144                                  0.018  8200 pF     none
     R1                     0.5   0.12  353                             150      150   Krad/sec
     C2                     82     82   0.05                            510      200       F*
                         0.01 F  2700   82

Note 1: Preamble (sync) natural frequency chosen yields phase error  0.01 radians at sync field end, given a 1% frequency step at READ GATE assertion. Rnom
= Rboost = 2.4k for all above loop filter selections. HGD is tied to RG, FLC is tied to PD and CPO is tied to VCOI as well as to the loop flter components.

Note 2: Component values are listed for purposes of window specification testing and correlation. These values do not necessarily yield optimum performance in
actual system applications. PLL dynamics and code characteristics are presented for Customer information and convenience only. See Section 3.1.

*Unless otherwise noted.

FIGURE 5. Test Conditions and Component Values for Static Window Truncation Testing

The DP8459 VCO is constrained at all times to operate within           2.1 Functional Block Description
a frequency swing of approximately 50% of the frequency
present at the REFERENCE CLOCK input. Internal frequency               PULSE GATE
detector/comparator circuitry senses when the VCO overruns
the 50% boundary and forces the charge pump to move the                The function of the Pulse Gate within the DP8459 is twofold.
VCO back toward the REFERENCE CLOCK frequency until                    First, the block contains the ECL flip-flop which captures each
the 50% constraint is again satisfied--thus preventing VCO             arriving ENCODED READ DATA bit and transmits the bit to the
runaway in the event of loss of lock or during extended periods        SYNCHRONIZED DATA output. The very high switching
where ENCODED READ DATA is not present. Additionally, this             speed of the bit-capture ECL flip-flop minimizes the portion of
technique causes the filter node voltage to behave as if a             window margin loss caused by flip-flop metastability at window
voltage clamp were present at the Charge Pump Output,                  boundaries. Second, the Pulse Gate regulates the
preventing the control voltage, in the event of loss of lock, from     transmission of the VCO waveform into the Phase
drifting outside of its operating range and inadvertently              Comparator, allowing only one VCO pulse to pass with each
extending lock recovery time.                                          arriving ENCODED READ DATA pulse. See Figure 6 for a
                                                                       simplified logical representation of the Pulse Gate block. The
A special test mode feature has been incorporated into the             one-to-one data/VCO pulse ratio produced by the Pulse Gate
DP8459 which allows a specific input pin to change function            permits the multiple-harmonic nature of encoded data to be
and act as an excitation source (substitute VCO) for clocking          accommodated by the phase/frequency comparator. During
internal logic circuitry. When the last bit in the CONTROL             the non-Read mode or during the portion of the Read mode
REGISTER is taken to a logical ONE, the VCO is stopped, and            within which the Customer has set the FREQUENCY LOCK
the HGD input is redirected to act as a clock source for the           CONTROL pin to a logical-zero (low), the Pulse Gate is
VCO divider circuitry. Additionally, the Delay Line and Timing         inactive (bypassed) and the VCO frequency is divided as
Extractor blocks are disabled when the Test Mode is entered,           appropriate to match the incoming frequency source
and thus the device will not function normally and should not          (ENCODED READ DATA or the REFERENCE CLOCK input).
be operated in this mode for purposes other than internal gate
exercising. Further information regarding application of the
Test Mode will be furnished at the Customer's request: contact
National Semiconductor Logic Marketing Group or Logic
Applications Group.

http:\\                                             9

PrintDate=1996/07/31 PrintTime=11:05:48 ds009322 Rev. No. 1 Proof                                                                                               9

FIGURE 6. Simplified Diagram of Window Generation Circuitry


FIGURE 7. Capture of Nominally Positioned ENCODED READ DATA Pulse

                                                                                                                         10  http:\\

PrintDate=1996/07/31 PrintTime=11:05:49 ds009322 Rev. No. 1 Proof                                                                            10

                         FIGURE 8. Capture of Early-Shifted ENCODED READ DATA Pulse


                         FIGURE 9. Capture of Late-Shifted ENCODED READ DATA Pulse

DELAY LINE                                                          Control Register in order to achieve the window strobe
                                                                    function. The Timing Extractor circuitry derives realtive timing
The DP8459 employs an internal silicon delay line to establish      information soley from the REFERENCE CLOCK signal and
synchronization window alignment. The delay is nominally            regulates the magnitude of the delay within the Delay Line.
equivalent to one half of the period of the REFERENCE
CLOCK waveform, and is variable in fine increments via the

http:\\                                         11

PrintDate=1996/07/31 PrintTime=11:05:49 ds009322 Rev. No. 1 Proof                                                                     11
The Delay Line thus remains insensitive to the external               frequency difference. The function of the Phase Comparator
components associated with the extractor as well as to supply         circuit can be represented in a diagrammatically simplified
voltage, temperature, and IC process variations.                      form as in Figure 11 .

TIMING EXTRACTOR                                                      The Phase Comparator's action can be disabled at any time
                                                                      (cleared) via the COAST input pin, allowing the VCO to
This block extracts timing information from the REFERENCE             free-run.
CLOCK input for use by the variable silicon delay line. External
passive components (tied to the Timing Extractor Filter pin) are      CHARGE PUMP
associated with this block, although the accuracy of the
circuit's function remains independent of the general value and       The Charge pump is a high speed, switching, dual-gain,
tolerance of the components. The resistor-capacitor net is            bi-directional current source whose current flow is controlled
employed by the Timing Extractor for stabilization                    by the digital Phase Comparator circuit. The current pulses at
purposes--no monostable multivibrator (one-shot) circuitry is         the CHARGE PUMP OUTPUT (CPO) pin thus reflect the
employed by the DP8459. Note that the performance of the              magnitude and sign of the phase error seen at the input of the
delay line is directly dependent upon the accuracy of the             Phase Comparator. The CPO pin is connected externally to a
REFERENCE CLOCK input waveform. Either a crystal                      passive component network whose impedance translates the
reference generator or a stable servo clock source must be            aggregate current into a voltage for the VCO INPUT while
applied to this input. Multiplexing of the REFERENCE CLOCK            providing a low-pass filter function for the PLL. The matched
waveform between read operations (within multiple data rate           source and sink current generators' operating currents are set
systems) is acceptable, although sufficient Timing Extractor          via the RNOMINAL and RBOOST pins, which are supplied current
stabilization time must be allowed following any perturbation at      from VCC through external resistors. The bias voltages at the
this pin before a read operation may be performed (see Figure         RNOMINAL and RBOOST pins are set to 0.75 x VCC; the current
10 for timing table).                                                 into each of these pins is internally multiplied by 2 for Charge
                                                                      Pump use. The CPO current is defined as follows:
                                                                                                 ICPO = (VCC/2)/RNOM
The DP8459 employs a digital Phase Comparator
(non-harmonic discriminator circuit) which has the capability of                    HIGH GAIN DISABLE high (logical-one)
forcing the frequency of the PLL VCO toward the frequency of
the reference input regardless of the magnitude of the                                    ICPO = (VCC/2)/(RNOM||RBOOST)

                                                                                    HIGH GAIN DISABLE low (logical-zero)

RFC Frequency  1                  4                                   10     20         40     MHz

CT1            0.82               0.2                                 0.082  0.056      0.027  F

RT1            68                 68                                  68     68         68     

Settling Time  192                96                                  19.2   9.6        4.6    s

Values may be interpolated for intermediate data rates. Timing Extractor settling times are given which indicate time required for the DP8459 to accommodate a
change of Strobe setting from nominal selection to either extreme (early/late), or vice versa, to within approximately 1% of final value.

     FIGURE 10. TIMING EXTRACTOR FILTER Component Values for Various Data Rates


               FIGURE 11. Simplified Digital Phase-Frequency Comparator

VOLTAGE CONTROL OSCILLATOR (VCO)                                      CONTROL REGISTER

The DP8459 VCO is comprised of two portions--a self                   Within the DP8459, the Control Register is a MICROWIRE
contained, high frequency oscillator (no external components)         compatible, 6-bit shift register block with bits 0 through 4
whose frequency is regulated by the voltage at the VCO                employed to control the window strobe function and bit 5
INPUT pin, and a programmable modulus digital divider. The            employed to regulate the device test mode (see Figures 13
oscillator is only required to operate over approximately a 2:1       and 14 ). Information is serially shifted into the Control
frequency range; the divider modulus is programmable in               Register via the CRD and CRC (negative edge clock) pins
factors of 2. The two blocks work in conjunction to achieve a         whenever the CRE pin is active (logical-zero). When the CRE
continuous range of equivalent VCO operating frequencies              pin is inactive (logical-one), CRD and CRC are ignored.
from 500 kHz to 50 MHz. (See Figure 12. )                             Figure 3 shows the truth table for the VCO range select
                                                                      function; Figure 4 shows the truth table for the window strobe

                                                                  12                           http:\\

PrintDate=1996/07/31 PrintTime=11:05:51 ds009322 Rev. No. 1 Proof                                                                                               12

                         FIGURE 12.


                         FIGURE 13. Control Register

                         FIGURE 14. Microwire Compatible Control Register Serial Load Timing Diagram          TL/F/9322-10

SYNCHRONIZATION FIELD MATCHING DIVIDER                              Sync Pattern  Sync Matching       Expected
The Synchronization field Matching Divider is a programmable           Select     Divider Modulus
modulus counter employed for implementation of the preamble                                 M         Preamble
frequency lock function. It is placed in the VCO feedback path      1          0             1
to match the relative frequency of the VCO seen at the Phase                                 2           GCR
Comparator to the frequency of the ENCODED READ DATA                0          0             3        MFM; 1,N
(preamble) during the read operation whenever the                                            4
FREQUENCY LOCK CONTROL input is active (logic-zero).                0          1                          2,7
The modulus of the divider, M, is determined by the states of                                             2,7
the SYNC PATTERN SELECT 0 and 1 inputs, as defined by               1          0
the table in Figure 15 .
                                                                    1          1

                                                                     FIGURE 15. SYNC PATTERN SELECT Input Truth Table

                                                                    Prior to the assertion of READ GATE, the divider is held in a
                                                                    known count state and is enabled at the end of the zero phase

http:\\                                         13

PrintDate=1996/07/31 PrintTime=11:05:52 ds009322 Rev. No. 1 Proof                                                                  13
start sequence in correct phase relationship with the                  sequence, and continues until approximately 32 uninterrupted
ENCODED READ DATA. Re-assertion (logical zero) of the                  ENCODED READ DATA pulses of the 1T, 2T or 3T pattern
FREQUENCY LOCK CONTROL pin within a read operation                     have been detected, or until 16 uninterrupted ENCODED
(following the normal FLC deassertion after lock is achieved) is       READ DATA pulses of the 4T pattern have been detected (see
permissible; however, it should be noted that the initial phase        specification tables). When this event occurs, the PREAMBLE
error of the Synchronization Field Matching Divider with               DETECTED output becomes active high (logical-one). The
respect to the ENCODED READ DATA at FREQUENCY-                         output will then remain latched in the high state until READ
                                                                       GATE is deasserted. The PREAMBLE DETECTED output may
LOCK CONTROL re-assertion may be as large as M x VCO                  be tied to the HIGH GAIN DISABLE input to regulate the gain
in magnitude, possibly resulting in an extended PLL settling           of the PLL during the preamble lock sequence, and/or tied to
time.                                                                  the FREQUENCY LOCK CONTROL input for self-regulation
                                                                       of frequency acquisition in hard or pseudo-hard sectored
ZERO PHASE START                                                       systems.

The function of the zero phase start (ZPS) block is to clear the       50% VCO FREQUENCY OFFSET DETECTOR
Phase Comparator and freeze the VCO in a known phase
when a transition occurs at the READ GATE input (either high           The Frequency Offset Detector is employed to constrain the
or low), and restart the VCO in a precise, controlled phase with       VCO frequency swing, preventing VCO runaway associated
respect to the newly selected input (ENCODED READ DATA                 with standard, wide-range voltage controlled oscillators. The
or REFERENCE CLOCK 2, respectively). The ZPS circuit                 circuitry will sense the relative difference between the
also resets the count state of the Synchronization field               REFERENCE CLOCK frequency and the VCO frequency,
Matching Divider in anticipation of locking to specific preamble       sending a "charge-up" signal to the Charge Pump to correct
information (when frequency lock is being employed), and               the VCO should a limit of approximately -50% in frequency
controls the operation of the REFERENCE CLOCK                          differential (VCO w.r.t. REF CLOCK) be exceeded, and
multiplexer. ZPS operation at READ GATE assertion is aimed             sending a "charge-down" signal to the Charge Pump to correct
at optimizing initial window alignment and thus minimizing             the VCO should a limit of approximately +50% in frequency
initial phase step and the resulting phase lock acquisition time.      differential be exceeded. The resulting voltage-clamping action
ZPS is also employed at deassertion of READ GATE;                      at the filter node(s) also prevents out-of-range control voltage
however, the ZPS phase alignment for the REFERENCE                     straying and thus speeds lock recovery.
CLOCK signal at READ GATE deassertion has been made
                                                                       This block issues the VCO signal following READ GATE
PREAMBLE PATTERN DETECTOR                                              assertion and completion of the zero phase start sequence,
                                                                       and issues the REFERENCE CLOCK input signal when the
The Preamble Pattern Detector block has a pattern-specific             READ GATE is deasserted. Multiplexer switching is achieved
recognition circuit keyed to search the ENCODED READ                   without glitches. The output is intended to be used both for
DATA for the pattern selected at the SYNC PATTERN SELECT               read and write clock purposes. (Please note output loading
inputs. The pattern search begins following the assertion of           recommendations for this pin in Section 6.)
READ GATE and the completion of the zero phase start


Absolute Maximum Ratings                                               Input Current                                      2 mA
                                                                          (RNOM, RBOOST, CPO, VCOI, TEF)
If Military/Aerospace specified devices are required,                                                     -65C to +150C
please contact the National Semiconductor Sales                        Storage Temperature                    0C to +70C
Office/Distributors for availability and specifications.               Operating Temperature Range
                                                                       ESD Susceptibility ( Note 3 )                    1500V
Supply Voltage                               7V

TTL Inputs                                   7V

Output Voltages                              7V

Operating Conditions

Symbol                           Parameter                          Conditions  Min   Typ                Max    Units
VCC         Supply Voltage
TA          Ambient Temperature                                    SYNC CLOCK    4.75  5.00               5.25   V
IOH         High Logic Level Output Current                             Others
                                                                                 0     25                 70     C
                                                                   SYNC CLOCK
                                                                        Others                            -2000  A


IOL         Low Logic Level Output Current                                                                20     mA

            ( Note 1 )                                                                                    8

VIH         High Logic Level Input Voltage                                       2                               V

VIL         Low Logic Level Input Voltage                                                                 0.8    V

fNRZ        Operating Data Rate Range                                            0.25                     25     Mb/s

                                                                   14                                     http:\\

PrintDate=1996/07/31 PrintTime=11:05:54 ds009322 Rev. No. 1 Proof                                                                        14
Operating Conditions (Continued)

Symbol                   Parameter                             Conditions  Min                                           Typ       Max   Units

tPW-RFC      Width of REFERENCE CLOCK, High or                             8                                                                 ns


tPW-ERD      Width of ENCODED READ DATA                                    12 High                                                           ns
                                                                           18 Low

tPW-CRE      Width of CONTROL REGISTER ENABLE,                             40                                                                ns

             High or Low ( Note 2 )

tSU-CRD      CONTROL REGISTER DATA Set-Up Time                             20                                                                ns

             with Respect to CRC ( Note 2 )

tH-CRD       CONTROL REGISTER DATA Hold Time                               10                                                                ns

             with Respect to CRC ( Note 2 )

tSU-CRE      CONTROL REGISTER ENABLE Set-Up                                20                                                                ns
             Time with Respect to CRC ( Note 2 )

tH-CRE       CONTROL REGISTER ENABLE Hold Time                             20

             with Respect to CRC ( Note 2 )

tPW-CRC      CONTROL REGISTER CLOCK Pulse                                  40                                                                ns

             Width, Positive or Negative ( Note 2 )

ICPIN        Combined RNOM & RBOOST Input Current                                                                                  1000      A

Note 1: PUMP UP and PUMP DOWN outputs have no current sinking capability and thus are excluded from this specification.
Note 2: Parameter guaranteed by correlation to characterization data. No outgoing test performed.
Note 3: Human body model; 120 picofarads through 1.5 k.

AC Electrical Characteristics

    Over recommended VCC and operating temperature range.

    Symbol                           Parameter                    Min          Typ                                            Max        Units
tSTOP        SYNC CLOCK Negative Transitions following READ      1.0 O           2                                            3          --
             GATE until Data Lock ZPS Sequence Begins (VCO         70
             Freezes)                                               0      3% x VCO
                                                                    0      4% x VCO
tRESTART     Positive ENCODED READ DATA Transitions following                                                                            --
             VCO Freeze until VCO Restarts                                    
                                                                             1.2 O
tREAD ABORT  Number of REF CLOCK Cycles following READ GATE
             Deactivation until REF CLOCK Lock ZPS Sequence                      2
                                                                                10                                            4          --

tT           Window Truncation (Half Window Loss);

             DP8459V-10 10 Mbit/sec (Note 1 )                                                                                 3.0        ns

             DP8459V-25 20 Mbit/sec (Note 2 )                                                                                 2.5        ns

Linearity   Phase Range for Charge Pump Linearity                                                                                       Radians

             (wrt VCO)

KVCO         VCO Gain Constant                                                                                           1.6 O           Rad/Sec V
fMAX VCO     VCO Maximum Frequency; RS0 = RS1 = RS2 =                                                                                        MHz
             Logical ZERO

tSD0         Time Skew between SYNC CLOCK Negative Edge                                                                       10         ns

             and SYNC DATA Negative Edge

tSD1         Time Skew between SYNC CLOCK Negative Edge                                                                       10         ns

             and SYNC DATA Positive Edge

tZPSR        Zero Phase Start Trigger Bit Targeting Accuracy,                                                                            ns
             READ GATE Activation (READ) ( Note 4 )

tPWPC        Width of PCT, PU or PD Outputs in Fully Stabilized                                                                          ns
             Lock (ERD Free of Jitter); R-Pull-Down = 510

fVCO/fRFC    Automatic fVCO Range Limiting

http:\\                                    15

PrintDate=1996/07/31 PrintTime=11:05:55 ds009322 Rev. No. 1 Proof                                                                                   15
AC Electrical Characteristics (Continued)

     Over recommended VCC and operating temperature range.

     Symbol                             Parameter                          Min         Typ            Max             Units
tHOLD        SYNC CLOCK Rest Period (Logical One) at Assertion             1/2                         3
             or De-Assertion of READ GATE
tPDT         SCK Negative Edge to PREAMBLE DETECTED                                                    25             Pulses
             Positive Edge at End of Detection Sequence                                                               Pulses
LPDT1        Length of Valid 1T Preamble Pattern Required for              33            34            35             Pulses
             Occurrence of PREAMBLE DETECTED                                                                          Pulses

LPDT2        Length of Valid 2T Preamble Pattern Required for              32            33            34               ns

             Occurrence of PREAMBLE DETECTED                                                                            ns

LPDT3        Length of Valid 3T Preamble Pattern Required for              31            32            33               ns

             Occurrence of PREAMBLE DETECTED

LPDT4        Length of Valid 4T Preamble Pattern Required for              15            16            17

             Occurrence of PREAMBLE DETECTED

tS           Window Strobe Time Step (M = Hex Value of Bits 03                 M x (1.8%)
tRFCSCK1    in CONTROL REGISTER; Bit 4 = Sign Bit)                                x tRFC
             Positive Transition Propagation Delay from
             REF CLOCK INPUT to SYNC CLOCK OUTPUT,                                                       15

             READ GATE Low

tRFCSCK0    Negative Transition Propagation Delay from

             REF CLOCK INPUT to SYNC CLOCK OUTPUT,                                                     15

             READ GATE Low

Note 1: The DP8459V-10 static window specification, tT, applies only to the factory-tested 2,7-code data rate of 10 Mb/s (with RS0,1,2 = 010) and with the
component values as listed in Figures 5 and 10, test configuration as shown in Figure 23, test procedure as shown in Figure 24, and strobe word M = -2. Significant
variation in tT as a percentage of the VCO period due to the use of other filters and data rates is not expected.

Note 2: The DP8459V-25 static window specification, tT, incorporates the DP8459V-10 window specification and, in addition, the factory-tested 2,7-code data rate
of 20 Mb/s (with RS0, 1, 2, = 000), with the component values as listed in Figures 5 and 10, test configuration as shown in Figure 23, test procedure as shown in
Figure 24, and strobe word M = -3. Significant variation in tT as a percentage of the VCO period due to the use of other filters and data rates is not expected.

Note 3: IIN = VCC/(4 x RIN). RIN = RNOM (HGD High) or RNOM||RBOOST (HGD Low).

Note 4: tZPSR (ZPS Read) gauges the accuracy with which the ZPS circuitry aligns the VCO to the triggering ERD bit internally (i.e., initial phase step) at the
completion of a ZPS operation following READ GATE assertion.

DC Electrical Characteristics Over recommended operating temperature range.

Symbol       Parameter                                      Conditions          Min          Typ             Max Units

VIC          Input Clamp Voltage                   VCC = Min, II = -18 mA                                    -1.5     V

VOH          High Level Output Voltage             VCC = Min, IOH = Max         VCC-2V VCC-1.6V                       V

VOL          Low Level Output Voltage ( Note 4 )   VCC = Min, IOL = Max                                      0.5      V

IIH          High Level Input Current              VCC = Max, VI = 2.7V                                      20       A

IIL          Low Level Input Current               VCC = Max, VI = 0.4V                                      -200     A

IO           Output Drive Current ( Note 1 )       VCC = Max, VO = 2.125V       -12                          -110     mA

ICPO         Charge Pump Output Current (K1)       100  IRp  1000 (Note 2 )     1.7 IRp      2.0 IRp         2.5 IRp  A

ICPO-OFF Charge Pump Output Inactive Current 100  IRp  1000 (Note 2 )           -0.85                        +0.85    A

IVCOI        VCOI Offset Current                   VCOI Voltage 1.5V            -0.25                        +0.25    A

VRNOM        Voltage across R-NOM Resistor         1.2 k  R-NOM  12 k           Typ.         0.26 VCC        Typ.     V

                                                                                -18%                         +18%

VRBST        Voltage across R-BOOST Resistor       1.2 k  R-BOOST  12           Typ.         0.26 VCC        Typ.     V
                                                                                -18%                         +18%

ICC1         Supply Current, Nominal Strobe        VCC = Max (Note 3 )                                       190      mA

Note 1: This value has been chosen to produce a current that closely approximates one-half of the true short-circuit output current, IOS.

Note 2: IRp = INOM + IBOOST.

Note 3: ICC1 is measured with the window strobe set at nominal timing (Strobe Bits 0 through 5 = 0,0,0,0,0,0); VCO operating at maximum allowed frequency within
any given range selection. ICC typically increases by 30 mA when the strobe is set at the maximum early position (M = -15). This is not a linear increase per step.
Most of the increase occurs as the -15 step is approached. ICC decreases as the window is moved late.

Note 4: PUMP UP and PUMP DOWN outputs have no current sinking capability and thus are excluded from this specification.

                                                            16                                               http:\\

PrintDate=1996/07/31 PrintTime=11:05:57 ds009322 Rev. No. 1 Proof                                                                                                    16
External Component Selection

    Symbol                                     Parameter                Min                  Typ            Max  Units
RNOM                     Charge Pump Nominal Operating                                                       12   k
                         Current Setting Resistor ( Note 1 )            1.2
RBOOST                   Charge Pump Boost Current                                                                k
                         Setting Resistor ( Note 1 )                    1.2
CNOM                     RNOM Bypass Capacitor (Note 2 )                                                           F
CBOOST                   RBOOST Bypass Capacitor (Note 2 )              0.01                                       F
RPU                      PUMP UP Open Emitter Output                    0.01                                       
                         Pull-Down Resistor                             510
RPD                      PUMP DOWN Open Emitter Output                                                            
                         Pull-Down Resistor                             510

Note 1: The minimum allowed value for the parallel combination of RNOM and RBOOST is 1.2 k.
Note 2: CNOM and CBOOST should be high quality, high frequency type.

3.0 PLL Applications: Loop Filter Design                                Mathematical gain representations for each block are:

In order to maintain greatest design flexibility for the Customer,      KPG = 1/N Pulse Gate equivalent gain
all PLL filter components and Charge Pump gain setting
elements reside external to the DP8459. All PLL dynamics are            KPC = 1/(2) Phase Comparator gain
thus under the control of the system designer. The following is
a brief analysis of the DP8459 PLL; Section 3.1 contains a              KCP = VCC/2Rp Charge Pump gain where Rp = RNOM,
derivation of component values based on projected                       HGD high; Rp = RNOM||RBOOST, HGD low
requirements within an example hard disk drive system.
                                                                        KVCO = 1.2 O         VCO gain (O = operating center
Figure 16 represents the DP8459 PLL in simplified form.                 frequency)


                         FIGURE 16. Basic DP8459 Phase Locked Loop Block Diagram

N is defined as the number VCO cycles per recorded                      If C2 < < C1, the impedance Z(s) approximates to
ENCODED READ DATA pulse, or conversely, the ratio of the
VCO frequency to the ENCODED READ DATA frequency. The                   The overall open loop gain (including the filter) is then
aggregate block gain equation (excluding the loop filter) can be
written as:

                         KB = 1.2 VCC fO/(2RpN)

The impedance of the loop filter is

                                                                        Substituting KB into the equation,

The open loop system response G(s) is given by

This last equation reveals the PLL with this filter configuration       1 = RpC1 and 2 = R1C1 are the pole and zero, respectively,
                                                                        which govern the system response. The closed loop gain H(s)
is a third order system, which is typically difficult to analyze.
However, if C2 < < C1, it can be argued that the behavior of the

third order loop closely resembles that of a second order

system, allowing for a greatly simplified analysis.

http:\\                                             17

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Substituting,                                                       3.1 2,7 CODE, 10 MBIT/SEC LOOP FILTERDESIGN
The second order characteristic equation can be written as
follows:                                                            Initial Requirements and Definitions

              s2 + sKBR1 + KB/C1 = s2 + s2n + n2                    This example illustrates a 10 MBit/sec 2,7 hard disk system
Extracting the component values from these results,                 employing a 4T preamble field (recorded at 1/4 the VCO
                                                                    frequency, i.e., N = 4). The component derivations are not
Thus, one is able to select component values in accordance          meant to produce values which will be optimum for all systems
with specific system requirements, i.e., with given VCO center      employing this data rate, code, and preamble type; this
frequency (equivalent to REFERENCE CLOCK frequency), Rp             exercise is for exemplary purposes only. (See National
(in either high or low gain mode), N (the ratio of the VCO          Semiconductor Advanced Peripheral Processing Solutions
frequency to the ENCODED READ DATA frequency), the                  Mass Storage Handbook #1, 1986, AN-413, section 3.4, pages
desired natural frequency of the loop, and the desired damping      1-43 through 1-48 for additional information regarding disk
ratio.                                                              system PLL filter design.)
The natural frequency and the damping ratio may be extracted
from the component values to determine system behavior              Although the DP8459 provides a frequency acquisition feature
under various conditions (differing data patterns, i.e., varying N  intended for use within the preamble, this design example will
value; high gain or low gain; read or non-read mode):               be approached so as to achieve PLL dynamics which will avoid
                                                                    the cycle-slipping phenomenon frequency-lock action is
                      n = [1.2 VCC fo/2RpNC1)]0.5                   normally employed to accommodate. Thus, the design will be
                   Natural frequency Damping ratio                  valid both for systems which do employ frequency lock as well
                                                                    as for those which do not. Advantages gained by the use of
                                = n R1C1/2                          frequency-lock beyond that of extended lock-in range,
                                                                    however, such as harmonic false lock avoidance and
                                                                    quadrature lock avoidance, make the use of this feature
                                                                    strongly advisable even with the intrinsic lock-in range
                                                                    achieved by design in this example.

                                                                    The DP8459 is configured here with the FREQ LOCK CON-
                                                                    TROL input tied to the PREAMBLE DETECTED output, the
                                                                    HIGH GAIN DISABLE input tied to the READ GATE input, and
                                                                    the CHARGE PUMP OUTPUT tied to the VCO INPUT pin as
                                                                    well as to the external loop filter components (see Figure 17 ).
                                                                    This establishes self-regulated frequency lock control, READ
                                                                    GATE regulated Charge Pump gain, and single node loop

                                                                                                                         18  http:\\

PrintDate=1996/07/31 PrintTime=11:06:01 ds009322 Rev. No. 1 Proof                                                                            18

                         FIGURE 17. DP8459 in a Typical System Configuration

System constraints:                                                  1. Residual phase error e at the end of the preamble (a full 11
                                                                         NRZ bytes allowed for PLL stabilization) will be 2 ns or less
   fNRZ DATA = 10 Mbit/sec                                               (4% of the total synchronization window).
   fVCO = 20 MHz
   fREFERENCE CLOCK = 20 MHz                                         2. The lock-in range L must be at least 1.5 times the
   Code type = 1/2 (2, 7)                                                expected frequency step range.

   Nmin = 3 (highest recorded frequency)                             3. The minimum 3 dB bandwidth -3 dB in the data field must
   Nmax = 8 (lowest recorded frequency)                                  be twice the expected maximum mechanical vibration
   Npreamble = 4 (fpreamble = 5 MHz)                                     frequency (10 kHz).
   Preamble Length = 11 NRZ bytes (ESDI min.) = 8.8 s
                                                                     4. The natural frequency of the loop n and damping ratio
   (44 recorded pulses)                                                  will be minimized in the data field in order to achieve a high
                                                                         level of jitter rejection. (Minimum damping ratio  will be 0.5
   Disk formatting = pseudo hard sectored
                                                                        (phase margin of 52) for adequate stability).
The DP8459 provides a zero phase start function which
minimizes the initial phase step encountered at the start of         5. Re-lock time to the REFERENCE CLOCK will be
preamble lock acquisition and thus the phase stabilization time          minimized.
within the preamble is significantly reduced with respect to a
fully random-phase lock sequence. However, the PLL will              First, some definitions will be established. Regarding
encounter a finite frequency step at the start of preamble           requirement #1, the equations for phase error due to a
acquisition due to variations in disk rotational velocity which      frequency step are1:
may be as large as 1% (more pronounced in exchangable
media systems). The lock-in range of the PLL at the time of          e(t) = [ /n] [1/(12)0.5 sin(1-2)0.5nt]exp(-nt) for  <
preamble acquisition must then be at least 0.01 x fpreamble.
Given that the PLL lock sequence involves only an adjustment                                                 1;
to a frequency step, the following requirements will be set for
final PLL dynamics within the filter design procedure:                             e(t) = [ /n] [nt]exp(-nt) for  = 1;
                                                                     e(t) = [/n] [1/(2 - 1)0.5 sinh (2 - 1)0.5 nt] x exp(-nt)

                                                                                                   for >1.

                                                                     These equations are plotted in Figure 18 . The equations for
                                                                     phase error due to a phase step are1:

                                                                                           e(t) = { cos (1-2)0.5 nt

                                                                           -[/(1-2)0.5] sin (1-2)0.5 nt} exp(-nt) for <1;

http:\\                                          19

PrintDate=1996/07/31 PrintTime=11:06:03 ds009322 Rev. No. 1 Proof                                                                        19
        e(t) = [1-nt]exp(-nt) for  = 1;                           (These equations are plotted in Figure 19 and are supplied for
            e(t) =  {cosh(2-1)0.5 nt-                             informational purposes only; an ideal zero phase start function
                                                                  would not produce a phase step at lock initiation.)
[/(2-1)0.5]sinh(2-1)0.5 nt}exp(-nt) for >1.


FIGURE 18. Transient Phase-Error Versus the Dimensionless Parameter nt Due to a Step in Frequency for Various
                                Loop Damping Factors,  (from Ref. 4 by Permission of L. A. Hoffman)


FIGURE 19. Phase-Error Versus the Dimensionless Parameter nt Due to a Step inPhase for Various Loop Damping
                                            Factors,  (from Ref. 4 by Permission of L. A. Hoffman)

Note that the phase error e is measured with respect to the       Regarding requirement #2, the lock-in range (with no
divided (or gated) VCO phase, i.e., 2 radians = N/(20 MHz) =      cycle-slipping) can be shown to be equal to the open loop
                                                                  transfer function multiplied by the loop filter impedance
200 ns in this example.                                           evaluated at infinite frequency2:

                                                                                           L  KBZf(s)|s

                                                              20   http:\\

PrintDate=1996/07/31 PrintTime=11:06:04 ds009322 Rev. No. 1 Proof                                                                                                                                                                                                                       20
The 3 dB bandwidth for requirement #3 is defined by the                       n             e (8.8 s)                 |te|
                                                                       700 Kr/s             -0.008 rad  0.026 ns
            -3 dB = n [22 + 1 +{(22 +1)2 + 1}0.5]0.5
                                                                          e (8.8s)|400 Kr/s = 0.056 radian < 0.063 radian
Requirement #4 has been established in order to maximize the           te = 0.056 radian x 200 ns/2 radian = 1.78 ns < 2 ns
available window margin via PLL dynamics. Conceptually,
window margin is preserved if the loop phase response to               Thus 400 Kr/s is chosen as the desired natural frequency
individually displaced bits (jitter) is not allowed to cause
subsequent windows to be readily shifted from the "average"            within the preamble to satisfy requirement #1.
position. Any window movement from nominal position can
readily degrade the window margin. It can be seen from Figure          If the assumption that e(t) dominates the minimum natural
19 that systems employing low values of damping ratio exhibit          frequency requirement is correct, then the L requirement of
a reduced instantaneous response to phase step and thus                #2 and the -3 dB requirement of #3 should be met by the n
display improved jitter rejection with respect to higher damping       obtained above. First, examining requirement #2,
ratio systems. Damping ratio, fortunately, is easily regulated by
loop filter design. It also follows that a low natural frequency                 Zf(s)|s  = R1 (C2 neglected).
and its associated "slower" instantaneous phase response will
assist in achieving the goal of jitter rejection. However, the         Thus,
minimum natural frequency limit for the PLL may actually be
imposed on the system by the e(t) settling time requirement,                                L = KBR1
the L requirement, or the -3 dB requirement. Whichever of
these produces the highest minimum n value must, by                    Rearranging for R1:
necessity, dominate in the design. The goal of minimizing the
natural frequency in order to maximize jitter rejection,                                    R1 = L/KB
therefore, may have to defer to one of these other three
criteria.                                                              The equation for R1 previously derived shows
                                                                                                      R1 = 2 n/KB
Requirement #5 is addressed in three ways: 1) the DP8459
itself engages the frequency discriminating action of the Phase        Thus,
Comparator whenever the READ GATE is deasserted and the
PLL locks to the REFERENCE CLOCK signal, thus                                                       L/KB = 2n/KB
guaranteeing re-lock regardless of the initial frequency step; 2)                                      L = 2 n
tying the HIGH GAIN DISABLE pin to the READ GATE input
places the Charge Pump in the high gain mode whenever the              In this case, n = 400 Kr/s and  = 0.707 (preamble), thus
PLL is locked to the REFERENCE CLOCK, producing an
elevated natural frequency and a more rapid locking action; 3)               L = 400 Kr/s x 2 x 0.707 = 566 Kr/s > 471 Kr/s
N = 2 whenever the READ GATE is deasserted, which, in this
example, effectively increases the loop gain by another factor         Thus, requirement #2 is met.
of 2 with respect to the gain within the preamble, where N = 4.
                                                                       Examining requirement #3, where -3 dB  2 x 10 kHz x 2
                                                                       when N equals its maximum value of 8 (minimum frequency
                                                                       data pattern;  = 0.5):

                                                                               n(min) = n(preamble) x 1/(NMAX/NPREAMBLE)
                                                                                            = 400 Kr/s x 1/2 = 283 Kr/s

                                                                                -3 dB = n(min) [22 + 1 + {(22 + 1)2+1}0.5]0.5
                                                                                            =283 Kr/s x 1.817 = 514 Kr/s

                                                                                    514 Kr/s 2 = 82 kHz > 2 x 10 kHz

Determining PLL Response Characteristics                               Thus requirements #1 through #3 are met, and #4 defers to
                                                                       the minimum n established by #1.
It is expected that the minimum value of n will be determined
by the residual phase error requirement of #1 rather than the          Regarding requirement #5, the DP8459 has been configured
lock-in range requirement of #2 or the -3 dB requirement of            externally in this example such that when the READ GATE is
#3. This assumption will be checked at the end of the analysis.        deasserted, the loop gain will be increased by a factor of 2 due
System requirements then are as follows:                               to the Charge Pump gain switching (RNOM = RBOOST; HGD
                                                                       tied to RG) and by an additional factor of 2 due to the decrease
1. e(t)  (2 ns) x (2 rad/ 200 ns) = 0.063 radians,                     in N from 4 (preamble) to a fixed internal value of 2. The
                                                                       resulting factor of 4 effective gain elevation results in an
       where t = preamble length 8.8 s                                increase in both the natural frequency, n, and the damping
                                                                       ratio, , by 4 = 2. Thus, when READ GATE is deasserted,
2. L  KBZf(s)|s  0.015 x 5 MHz x 2 = 471 Krad/sec
3. -3 dB = n[22 + 1 + {(22 + 1)2 + 1}0.5]0.5                                               n = 2 x 400 Kr/s = 800 Krad/s
                                                                                                  = 2 x 0.707 = 1.414
     2 x 10 kHz x 2 = 126 Kr/s
                                                                               L = 2n = 2 x 1.414 x 800 Krad/s = 2.3 Mr/s
Requirement #1 calls for e(8.8 s)  0.063 radians. Damping
ratio  varies as the inverse square root of N (see the equation        COMPONENT CALCULATIONS
for Damping Ratio in Section 3.0) such that PREAMBLE =
(NMAX/NPREAMBLE) x MIN = 2 x 0.5 = 0.707. Solving the                  The formulae for the filter components, derived previously, are
appropriate equation for e(t) for various values of n with  =
0.707, t = 8.8 s and an expected frequency step of 0.01 x 5
MHz x 2 = 314 Kr/s:

   n                     e (8.8 s)      |te|                          A 2:1 ratio of high-to-low Charge Pump gain was chosen for
200 Kr/s                  0.606 rad   19.29 ns
300 Kr/s                  0.219 rad   6.97 ns                          the derivation of RNOM and RBOOST. To achieve the 2:1 gain
400 Kr/s                  0.056 rad   1.78 ns                          ratio, RNOM must be equal to RBOOST while the parallel
500 Kr/s                 0.0012 rad   0.038 ns
600 Kr/s                 -0.0098 rad  0.312 ns

http:\\                                            21

PrintDate=1996/07/31 PrintTime=11:06:07 ds009322 Rev. No. 1 Proof                                                                        21
combination RNOM ||RBOOST must be equal to or greater than       R1 can now be calculated:
1.2 k as per specification. Note that in the equation for C1
above, the capacitor value is inversely proportional to Rp.      A standard value of 100 is chosen. Since C2  0.1 x C1, C2
Thus, external field interference immunity can be achieved if    will be chosen to be 510 pF. A table listing the dynamics of the
                                                                 PLL under standard operation conditions and with component
C1 is maximized through the minimizing of Rp. The selection of   values adjusted to industry standards is shown in Figure 20 .
RNOM = RBOOST = 2.4 k satisfies the requirements for the
Charge Pump resistors and the gain ratio. Rp will be equal to
RNOM with READ GATE high, and thus

C1 = [1.2 x 5 x 20 MHz/(2 x 2.4k x 4)]/(400 Kr/s)2

= 0.039 F

  Field   Preamble                          Min Freq Data                                                                    Max Freq Data  Ref Clock
    N           4                                    8                                                                                3           2

CP Gain       Low                                  Low                                                                              Low         High
Natural  400 Krad/s                          283 Krad/s                                                                        462 Krad/s  800 Krad/s
               0.7                                  0.5                                                                              0.8         1.4


          FIGURE 20. 2,7 Code, 10 Mbits/Sec Design Example PLL Dynamics

4.0 Window Margin and Bit Jitter Tolerance

A key performance specification for the DP8459 involves the      position) is centered about the mean location of the ERD
integrity of the synchronization window. The synchronization     pulses via the delay line and the time-averaging action of the
window is defined as a continuously repeating time cell,         PLL. National Semiconductor specifies the static window
nominally equal in span to the period of the VCO, within which   truncation (tT) of the DP8459 data synchronizer as the
an ENCODED READ DATA pulse will be recognized                    maximum expected loss of the synchronization window seen
(captured) regardless of its position within the window (see     adjacent to the ideal window boundary following complete PLL
Figure 21 ). The captured ERD bit is then transmitted to the     stabilization with the strobe control setting at the M = -2
SYNCHRONIZED DATA output on the next occurring SYNC              position (see Figure 22 ). Static lock conditions are defined as
CLOCK negative edge. The SYNCHRONIZED DATA and the               having been achieved when the PLL has been allowed to
SYNC CLOCK are held in a fixed, specified timing relationship    establish fully stabilized lock to a consistent preamble-type
for use by the data controller in deserialization and decoding.  pattern of nominally positioned, non-shifted ERD pulses.
The synchronization window (with strobe setting at nominal


                      FIGURE 21. Synchronization Window

                                                                                                                         22                 http:\\

PrintDate=1996/07/31 PrintTime=11:06:08 ds009322 Rev. No. 1 Proof                                                                                           22

                         FIGURE 22. Window Specification Diagram

4.1 SYNCHRONIZATION WINDOW GENERATION                                  average. If td is set equal to 0.5 x VCO, the nominal or average
                                                                       ERD pulse will open the pulse gate at to - 0.5 x VCO, precisely
The DP8459 employs a pulse gate-delay line scheme in the               the midpoint between VCO edges. ERD pulses are then free to
generation of the synchronization window. Figure 6 shows a             shift to any position (ideally) between VCO edges, that is, they
simplified block diagram of the pulse gate and delay line              have an allowed displacement of 0.5 VCO from the mean,
circuitry coupled with the phase locked loop. All elements             while yet opening the pulse gate for the passing of the
except the delay line are assumed to be delayless for                  appropriate VCO edge to the phase comparator and at the
simplicity of analysis. The pulse gate allows a single VCO             same time being properly captured by the data synchroniza-
edge to be transmitted to the pump down input of the phase             tion latch (flip-flop D, Figure 6 ). The 0.5 VCO region is
comparator for each arriving ENCODED READ DATA pulse,                  referred to as the synchronization (capture) window.
while the delay line allows the ENCODED READ DATA pulse
to open (enable) the pulse gate at a predetermined time (td)           Any variation in the value of the time delay td causes the time
prior to the arrival of the ERD pulse at the pump up input of the      at which the pulse gate is enabled (totd) to shift away from the
phase comparator. Figures 7, 8 and 9 show waveform                     VCO waveform midpoint, and thus produces a corresponding
diagrams of the capture of nominal, early and late ERD pulses,         shift in the position of the synchronization (capture) window.
respectively. In normal operation where stable lock has been           This action, when done in a controlled fashion, is known as
achieved, the time-integrating action of the PLL has                   window strobing and is useful for purposes of window skew
established time alignment between the waveforms at the                compensation, determination of system window margin, and
phase comparator inputs, i.e., both events occur at to, on             recovery routines for non-readable data (see Section 4.3).

http:\\                                            23

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Notes: SD and SCK outputs are buffered by Advanced Schottky gates to provide standardized, typical loading conditions.
CRC, CRD, CRE, RG, and ERD are driven by a pattern generator providing the appropriate sequences both to load the control register with the appropriate
strobe position information and to cycle the RG and ERD test routine as per Figure 24 .

FIGURE 23. DP8459 Window Measurement Configuration

4.2 WINDOW TRUNCATION TESTING                                           center of the target window until it resides in a position where
                                                                        it is able to be detected a large number of times consecutively,
The DP8459 static window truncation specification is an                 guaranteeing VCO jitter immunity. The time displacement
aggregate figure within which the window margin loss                    between the bit's valid detection position and the ideal leading
contributions from all relevant blocks in the data synchroniza-         window boundary is recorded as tTf (front). (This value may be
tion chain are combined into the single parameter, tT.                  negative if the actual window boundary resides outside the
                                                                        ideal window.) The variable bit is then placed outside the
The preliminary DP8459 static window specification, tT,                 trailing window boundary and the variable bit is again moved,
applies only to the factory-tested data rates of 10 Mb/s                once per read cycle, from outside the target window across the
(with RS0,1,2 = 010) and 20 Mb/s (with RS0,1,2 = 000), with             ideal boundary and into the window. The bit continues to
the component values as listed for each corresponding                   advanced toward the center of the recognition region until it is
data rate in Figures 5, and 10, test configuration as shown             in a position where it is able to be read a large number of times
in Figure 23, test procedure as shown in Figure 24, and                 consecutively. The time displacement between the bit's valid
strobe word M = -2 for 10 Mbits/sec and M = -3 for 20                   detection position and the ideal trailing window boundary is
Mbits/sec. Significant variation in tT due to the use of                recorded as tTb (back). (Again, the value may be negative if the
other filters and data rates is not expected.                           actual window boundary resides outside the ideal window due
                                                                        to window encroachment.) The larger (more positive) of the
The test algorithm employed in the outgoing factory                     two (tTf, tTb) values is taken as tT. A flow chart of the test
measurement (screening) of tT emulates an ENCODED READ                  sequence is shown in Figure 24. Tables of external component
DATA stream consisting of a long synchronization field with a           values used for production screening of the DP8459 at various
single, movable test bit at its end. This method is referred to as      data rates are shown in Figures 5 and 10.
static window testing, since the window in which the test bit is
inserted is fully stabilized and unable to react instantaneously        Window truncation evaluated within data patterns containing
to the phase step introduced by the displaced bit. The standard         shifted bits is a direct function of PLL dynamics which are
screening procedure employed for determining DP8459 static              under Customer control, and thus is neither tested nor
window truncation is divided into two portions, one which               specified.
determines the location of the leading (front) window boundary
and one which determines the trailing (back) window
boundary. The DP8459 is made to cycle through the read
operation many times as a variable bit is moved, once per read
cycle, from outside the target window across the ideal leading
boundary and into the window. The bit is advanced toward the

                                                                    24  http:\\

PrintDate=1996/07/31 PrintTime=11:06:10 ds009322 Rev. No. 1 Proof                                                                                                                                                                                                                          24
4.3 WINDOW STROBE                                                        such as media bit shift, head-amplifier anomalies, pulse
                                                                         detector anomalies, cable-induced skew, synchronizer losses,
The DP8459 incorporates a window strobe function capable of              and extraneous noise. The remaining margin must be
shifting the synchronization window either early or late with            sufficient to allow the system to perform with an acceptable
respect to its nominal position in small, specified steps. The           media error rate under all operating conditions. Acceptable
strobe step tS is defined as the controlled time displacement of         media error rates will vary between systems depending on
the DP8459 synchronization window from its nominal (strobe               ECC codes, data redundancy, and other factors. The
centered) position and is typically                                      measured value of the synchronization window margin is often
                                                                         used as a performance criteria for HDA (head-disk assembly)
                         tS = M x [1.8% x VCO]                           and read channel qualification, and for gauging the probability
                                                                         of encountering data errors on the media.
where M is the value of the strobe control word (-15 through
+15; see Figure 4 ) set by the first 5 bits within the Control           The DP8459 strobe function can be readily used to measure
Register. (Note that M is equivalent to the hexidecimal value of         the window margin within a drive system. Margin tests have
the five strobe control bits where bits 0 through 3 are the LSB          been most frequently employed only during outgoing factory
through MSB and bit 4 is the sign bit.)                                  tests of storage media systems with specialized and costly test
                                                                         apparatus employed for the purpose; however, the DP8459
The changing of the strobe value tS is not an instantaneous              allows media/system qualification at any time in the factory or
event following the changing of the control word in the Control          the field during the system's operational life, given the
Register. The response time of the strobe control circuitry to           incorporation of an appropriate margin test algorithm within the
any change in strobe setting is a function of the timing                 disk system controller. The algorithm may be configured first to
elements connected to the TIMING EXTRACTOR FILTER pin                    record the most bit-interactive (shift-producing) pattern
and the data rate at which the device is being operated. A finite        possible with the recording code being employed (eg., a
settling time must be allowed for the delay circuitry to respond         repeating hex 6D B6 pattern in MFM) in an area of the media
following the loading and latching of the new control word               where recording density is its highest (inner-most track in
(latching occurs and strobe changes begin at de-assertion of             constant-angular velocity or constant data rate disk systems),
CONTROL REGISTER ENABLE, i.e., at transition to logical                  and secondly to read the track repeatedly while incremently
ONE). It is recommended that any changes to the strobe                   advancing the degree of window "strobe" (controlled shift) first
setting be done with READ GATE deasserted and with a                     in the early direction until the data error rate crosses a
sufficient allowance for settling time prior to the initiation of a      pre-determined threshold and then in the late direction until the
subsequent read operation. Approximate settling times are                same threshold is again crossed. The smaller of the two
given in Figure 10 for various TEF component values at                   DP8459 window strobe measurements (either the early or the
specific data rates. (Please refer to AN-578 Window Strobe               late value) determined at the error rate threshold crossing
Function.)                                                               points is then equal to the read channel window margin.


The read channel window margin of a disk/tape memory
system is the portion of the synchronization window remaining
after the subtraction of all possible sources of degradation

http:\\                                              25

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FIGURE 24. DP8459 Static Window Truncation Test Flow Chart

4.3.2 ERROR-BOUND SECTOR/TRACK DATA RECOVERY                           threshold crossing points would be numerically combined to
                                                                       determine the window center skew. For example, if at 10 Mb/s
A standard technique exists for attempting to recover illegible        the strobe-until-error value in the "early" direction were found
data from a sector or track within a disk system which involves        to be M = -8 and the "late" value M = 4, window skew would
the re-reading of the bad data while shifting the data                 be determined as follows:
synchronizer window a small amount early/late with respect to
the nominal position. A typical early/late strobe value for data                       tskew = 1.8 x VCO x [Mearly + Mlate]/2
retrieval is in the range from approximately 2% to 3% of the                                      = 0.9 ns x [-8 + 4]/2
total window width. The strobe step size produced by the
DP8459 window control circuitry easily allows for this type of                                           = - 1.8 ns
data recovery procedure, and is in fact small enough to
feasibly permit more than one degree of window movement                The window has an apparent shift of 1.8 ns in the late
within the data recovery algorithm.                                    direction. The strobe setting in the DP8459 would then be set
                                                                       to compensate for the skew, centering the synchronization
4.3.3 AUTO WINDOW ALIGNMENT (DE-SKEW ROUTINE)                          window and maximizing the available read channel window
                                                                       margin. In this case, the strobe setting would be M = -2. This
It is possible to configure an intelligent drive system to employ      routine could be executed at system power-up and perhaps on
the DP8459 strobe feature in a window auto-calibration                 a regular, specified time schedule during system operation to
(de-skew) routine implemented to center the detection window           maintain a fine-tuning of the read channel timing
about the mean position of the bit distribution curve. The             characteristics under varying operating conditions (conceiv-
de-skew routine would maximize the read channel window                 ably eliminating the need for an error-strobe routine).
margin and correspondingly minimize the bit error rate (BER).
The auto-calibration routine would be configured as an
extension of the window margin routine (Section 4.3.1), where
the early and late strobe values determined at the error rate

                                                                   26  http:\\

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                       Original Window Position                                                                           necessary new RANGE SELECT information be presented to
                                                                                                                          the chip in cases where the Customer chooses to employ
                                                                                                         TL/F/9322-2      compromise loop and Timing Extractor filters. The Customer
                                                                                                                          may alternatively choose to employ a transmission gate
                   Early Strobe Window Position                                                                           technique to multiplex between appropriate filter elements for
                                                                                                                          various operating data rates should the frequencies be
                                                                                                         TL/F/9322-3      sufficiently different (e.g., streaming tape drive versus hard
                                                                                                                          disk drive).
                    Late Strobe Window Position
                                                                                                                          6.0 PC Board Layout Recommendations
                                                                                                                          The DP8459 data synchronizer circuit has been designed to
                    De-Skewed Window Position                                                                             minimize the sensitivities normally associated with phase
                                                                                                                          locked loops which operate within digital environments, and in
                                                                                                         TL/F/9322-5      particular those within disk and tape memory systems. A list of
                                                                                                                          recommendations and precautions is made available here for
5.0 Multiple Data Rate Applications                                                                                       the Customer, however, such that the DP8459 environment
The DP8459 may be rapidly and easily switched from one data                                                               can be optimized and the best possible performance achieved
rate to another, conceivably from its highest to its lowest                                                               with the device.
specified data rate and vice versa, with a minimum of
adaptation effort. This capacity facilitates the employment of                                                            1. A localized VCC supply net or island should be established
the DP8459 for stepped data rate disk applications (constant                                                                  for the device and all its associated passive components,
density recording, or CDR), or for the employment of a single                                                                 supplied by but separated from the main VCC plane. The
data synchronizer for multiple-media controllers as a cost and                                                                local VCC net should be tied to the main VCC plane at only
space conserving measure, e.g., allowing a controller to                                                                      one point and bypassed to the ground plane at that point.
address tape, floppy disk and hard disk read channels on a
multiplexed basis while employing a single data separator.                                                                2. The DP8459 VCC pins should be bypassed to ground
DP8459 data rate changes require only the appropriate new                                                                     through the shortest electrical path possible between the
REFERENCE CLOCK frequency be applied and the                                                                                  supply pins the ground pins themselves. Bypassing should
                                                                                                                              be achieved with a 0.1 F ceramic capacitor in parallel with
                                                                                                                              a 1000 pF silver mica capacitor.

                                                                                                                          3. The main digital ground plane should be used for all
                                                                                                                              grounding associated with the device. Both Analog and
                                                                                                                              Digital ground pins should be tied to this plane.

                                                                                                                          4. All passive components associated with the DP8459
                                                                                                                              should be located as close to their respective device pins
                                                                                                                              as possible. Lead length should be minimized.

                                                                                                                          5. External passive components should be oriented so as to
                                                                                                                              minimize the length of the ground-return path between the
                                                                                                                              component's ground plane tie point and the DP8459 Analog
                                                                                                                              ground pin.

                                                                                                                          6. In order to minimize pin parasitic capacitances, planing
                                                                                                                              (supply or ground) should not be placed between device pin

                                                                                                                          7. Digital signal lines should not be run adjacent to external
                                                                                                                              passive analog components associated with the device.
                                                                                                                              Digital signal lines should not be run between analog signal
                                                                                                                              pins or traces associated with the device.

                                                                                                                          8. Digital input noise experience by the device should be
                                                                                                                              minimized, i.e., it may be advisable to condition input
                                                                                                                              waveforms in order to reduce transient noise. This may be
                                                                                                                              done with a series damping resistor at the REFERENCE
                                                                                                                              CLOCK input (and perhaps at the ENCODED READ DATA
                                                                                                                              input) in high frequency systems. This would terminate
                                                                                                                              board traces and thus prevent under-damped,
                                                                                                                              noise-producing switching transients at the device inputs.

                                                                                                                          9. Digital output loading should be minimized, i.e., if outputs
                                                                                                                              must drive large loads or long traces, employ buffering.
                                                                                                                              Pre-termination of PC traces driven by the SYNCHRO-
                                                                                                                              NIZED CLOCK and SYNC DATA outputs may be advisable
                                                                                                                              in high frequency systems (i.e., include series resistance
                                                                                                                              equivalent to the characteristic impedance of the PC board

                                                                                                                          10. All unused digital output pins should be allowed to float,
                                                                                                                               unconnected to any trace.

                                                                                                                          11. The device should not be located in a region of the PC
                                                                                                                               board where large VCC or ground plane currents are

http:\\                                                                                               27

PrintDate=1996/07/31 PrintTime=11:06:13 ds009322 Rev. No. 1 Proof                                                                                                                           27
     expected, or where strong electric or magnetic fields may   7.0 Application Support
     be present. The lowest ambient noise region of the board
     should be chosen for device location.                       It is National Semiconductor's policy to offer and maintain a
                                                                 high level of direct Customer support on all of its mass storage
12. If device socketing is desired, a low-profile, low mutual    products. National's experience in supporting the disk data
     capacitance, low resistance, forced-insertion socket type   memory industry has allowed the DP8459 to be designed to
     should be employed.                                         directly address the unique challenges of serial data
                                                                 synchronization within the areas of magnetic and optical media
13. Wire-wrapping should not be employed, even in an             data storage and local area networks, facilitating straightfor-
     evaluation set-up.                                          ward use of the device in a diverse range of applications. In the
                                                                 event that questions arise regarding the use of the DP8459 or
14. Capacitors used for the loop filter, the Timing Extractor    any other associated NSC mass storage device, the Customer
     filter, and all bypassing purposes should be ultra-stable   is encouraged to contact the Logic Applications Group or Logic
     monolithic ceramic capacitors or equivalent timing quality  Marketing Group at
     capacitors. Silver-mica capacitors should be employed for
     values 1000 pF and below.                                   National Semiconductor Corporation

15. In order to achieve very close proximity of passive          2900 Semiconductor Drive
     components to the DP8459 device, it is acceptable to
     have axial-lead resistors standing upright; however, the    P.O. Box 58090
     shorter component lead should be connected to the
     device pins to obviate noise induction into sensitive       Santa Clara, CA 95052-8090
                                                                 Telephone (408) 721-5000


FIGURE 25. Zero Phase Start Lock Acquistion Sequence and Start of Preamble Detection; Frequency Lock Employed,
                                                                              4T Pattern

                                                                                                                         28  http:\\

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7.0 Application Support (Continued)


FIGURE 26. Zero Phase Start Lock Acquisition Sequence, Frequency Lock not Employed (Soft Sectoring)

http:\\              29

PrintDate=1996/07/31 PrintTime=11:06:14 ds009322 Rev. No. 1 Proof                                                                                                                                                                                                          29
7.0 Application Support (Continued)


FIGURE 27. Start of Preamble Detection; 4T Pattern, Frequency Lock not Employed (Soft Sectoring)


FIGURE 28. Occurrance of Preamble Detection; 4T Pattern, Frequency Lock not Employed (Soft Sectored)

                                                                                                                         30  http:\\

PrintDate=1996/07/31 PrintTime=11:06:15 ds009322 Rev. No. 1 Proof                                                                            30
7.0 Application Support (Continued)


                         FIGURE 29. Occurrance of Preamble Detection, Frequency Lock Employed


                         FIGURE 30. End of Read Cycle; REFERENCE CLOCK Lock Sequence

http:\\              31

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7.0 Application Support (Continued)


FIGURE 31. Typical TTL Digital Output


FIGURE 32. Open Emitter TTL Output (PU and PD Outputs)

                                                                                                                         32  http:\\

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7.0 Application Support (Continued)


                         FIGURE 33. RNOMINAL and RBOOST Pin Configurations


                         FIGURE 34. Typical TTL Digital Input

http:\\              33

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7.0 Application Support (Continued)


FIGURE 35. Charge Pump Output and VCO Input Circuit Configurations

                                                                                                                                                                                                                                                                             TL/F/9322-37  Book
                                         FIGURE 36. Timing Extractor Filter Pin Circuit Configurations                                                                                                                                                                                     End
1. Phaselock Techniques , Floyd M. Gardner, Second Edition, John Wiley & Sons, 1979, pp. 48.
2. ibid, pp. 70.
3. ibid, pp. 14.
4. Receiver Design and the Phase Locked Loop , L.A. Hoffman, Aerospace Corporation, El Segundo, Ca., May 1963.

                                                                                                                         34  http:\\

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Physical Dimensions inches (millimeters)                                                                                                                                                                                        DP8459 All-Code Data Synchronizer

Plastic Chip Carrier Package (V) Order Number DP8459V-10 or DP8459V-25NS Package Number V28A





1. Life support devices or systems are devices or 2. A critical component in any component of a life support

systems which, (a) are intended for surgical implant                         device or system whose failure to perform can be

into the body, or (b) support or sustain life, and whose                     reasonably expected to cause the failure of the life

failure to perform when properly used in accordance                          support device or system, or to affect its safety or

with instructions for use provided in the labeling, can                      effectiveness.

be reasonably expected to result in a significant injury

to the user.

              National Semiconductor  National Semiconductor                 National Semiconductor       National Semiconductor
              Corporation             Europe                                 Hong Kong Ltd.               Japan Ltd.
              1111 West Bardin Road                                          13th Floor, Straight Block,  Tel: 81-043-299-2308
              Arlington, TX 76017                Fax: (+49) 0-180-530 85 86  Ocean Centre, 5 Canton Rd.   Fax: 81-043-299-2408
              Tel: 1(800) 272-9959             Email:   Tsimshatsui, Kowloon
              Fax: 1(800) 737-7018    Deutsch Tel: (+49) 0-180-530 85 85     Hong Kong
                                      English Tel: (+49) 0-180-532 78 32     Tel: (852) 2737-1600
http:\\               Franais Tel: (+49) 0-180-532 93 58    Fax: (852) 2736-9960
                                      Italiano Tel: (+49) 0-180-534 16 80

National does not assume any responsibility for use of any circuitry described, no circuit patent licenses are implied and National reserves the right at any time without notice to change said circuitry and specifications.                                     35

PrintDate=1996/07/31 PrintTime=11:06:17 ds009322 Rev. No. 1 Proof                                                                                                                                                                                                  35
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