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DF2266TF20V

器件型号:DF2266TF20V
器件类别:集成电路    嵌入式 - 微控制器   
文件大小:44667KB,共38页
厂商名称:Renesas Electronics Corporation
厂商官网:https://www.renesas.com/
标准:  
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器件描述

IC mcu 16bit 128kb flash 100tqfp

参数

Datasheets:
H8S/2268, H8S/2264 Group Hardware Manual:
Product Photos:
100-TQFP Series:
PTQP0100LC-A:
100TQFP:
Product Training Modules:
Electromagnetic Noise Reduction Techniques Part 1:
Standard Package : 1
Category: Integrated Circuits (ICs)
Family: Embedded - Microcontrollers
Series: H8® H8S/2200
Packaging : Tray
Core Processor: H8S/2000
Core Size: 16-Bit
Speed: 20MHz
Connectivity: I²C, SCI, SmartCard
Peripherals: LCD, POR, PWM, WDT
Number of I/O: 67
Program Memory Size: 128KB (128K x 8)
Program Memory Type: FLASH
EEPROM Size: -
RAM Size: 8K x 8
Voltage - Supply (Vcc/Vdd): 4 V ~ 5.5 V
Data Converters: A/D 10x10b
Oscillator Type: Internal
Operating Temperature: -20°C ~ 75°C
Package / Case: 100-TQFP
Supplier Device Package: 100-TQFP (12x12)

DF2266TF20V器件文档内容

To our customers,

                  Old Company Name in Catalogs and Other Documents

   On April 1st, 2010, NEC Electronics Corporation merged with Renesas Technology
Corporation, and Renesas Electronics Corporation took over all the business of both
companies. Therefore, although the old company name remains in this document, it is a valid
Renesas Electronics document. We appreciate your understanding.

                          Renesas Electronics website: http://www.renesas.com

                                                                            April 1st, 2010
                                                                            Renesas Electronics Corporation

Issued by: Renesas Electronics Corporation (http://www.renesas.com)
Send any inquiries to http://www.renesas.com/inquiry.
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       you or third parties arising from the use of these circuits, software, or information.

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       Electronics products or the technology described in this document for any purpose relating to military applications or use by
       the military, including but not limited to the development of weapons of mass destruction. Renesas Electronics products and
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       under any applicable domestic or foreign laws or regulations.

6. Renesas Electronics has used reasonable care in preparing the information included in this document, but Renesas Electronics
       does not warrant that such information is error free. Renesas Electronics assumes no liability whatsoever for any damages
       incurred by you resulting from errors in or omissions from the information included herein.

7. Renesas Electronics products are classified according to the following three quality grades: "Standard", "High Quality", and
       "Specific". The recommended applications for each Renesas Electronics product depends on the product's quality grade, as
       indicated below. You must check the quality grade of each Renesas Electronics product before using it in a particular
       application. You may not use any Renesas Electronics product for any application categorized as "Specific" without the prior
       written consent of Renesas Electronics. Further, you may not use any Renesas Electronics product for any application for
       which it is not intended without the prior written consent of Renesas Electronics. Renesas Electronics shall not be in any way
       liable for any damages or losses incurred by you or third parties arising from the use of any Renesas Electronics product for an
       application categorized as "Specific" or for which the product is not intended where you have failed to obtain the prior written
       consent of Renesas Electronics. The quality grade of each Renesas Electronics product is "Standard" unless otherwise
       expressly specified in a Renesas Electronics data sheets or data books, etc.

"Standard":  Computers; office equipment; communications equipment; test and measurement equipment; audio and visual
             equipment; home electronic appliances; machine tools; personal electronic equipment; and industrial robots.

"High Quality": Transportation equipment (automobiles, trains, ships, etc.); traffic control systems; anti-disaster systems; anti-
                    crime systems; safety equipment; and medical equipment not specifically designed for life support.

"Specific":  Aircraft; aerospace equipment; submersible repeaters; nuclear reactor control systems; medical equipment or
             systems for life support (e.g. artificial life support devices or systems), surgical implantations, or healthcare
             intervention (e.g. excision, etc.), and any other applications or purposes that pose a direct threat to human life.

8. You should use the Renesas Electronics products described in this document within the range specified by Renesas Electronics,
       especially with respect to the maximum rating, operating supply voltage range, movement power voltage range, heat radiation
       characteristics, installation and other product characteristics. Renesas Electronics shall have no liability for malfunctions or
       damages arising out of the use of Renesas Electronics products beyond such specified ranges.

9. Although Renesas Electronics endeavors to improve the quality and reliability of its products, semiconductor products have
       specific characteristics such as the occurrence of failure at a certain rate and malfunctions under certain use conditions. Further,
       Renesas Electronics products are not subject to radiation resistance design. Please be sure to implement safety measures to
       guard them against the possibility of physical injury, and injury or damage caused by fire in the event of the failure of a
       Renesas Electronics product, such as safety design for hardware and software including but not limited to redundancy, fire
       control and malfunction prevention, appropriate treatment for aging degradation or any other appropriate measures. Because
       the evaluation of microcomputer software alone is very difficult, please evaluate the safety of the final products or system
       manufactured by you.

10. Please contact a Renesas Electronics sales office for details as to environmental matters such as the environmental
       compatibility of each Renesas Electronics product. Please use Renesas Electronics products in compliance with all applicable
       laws and regulations that regulate the inclusion or use of controlled substances, including without limitation, the EU RoHS
       Directive. Renesas Electronics assumes no liability for damages or losses occurring as a result of your noncompliance with
       applicable laws and regulations.

11. This document may not be reproduced or duplicated, in any form, in whole or in part, without prior written consent of Renesas
       Electronics.

12. Please contact a Renesas Electronics sales office if you have any questions regarding the information contained in this
       document or Renesas Electronics products, or if you have any other inquiries.

(Note 1) "Renesas Electronics" as used in this document means Renesas Electronics Corporation and also includes its majority-
            owned subsidiaries.

(Note 2) "Renesas Electronics product(s)" means any product developed or manufactured by or for Renesas Electronics.
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               The revision list summarizes the locations of revisions and
               additions. Details should always be checked by referring to the
               relevant text.

16             H8S/2268 Group,
               H8S/2264 Group

               Hardware Manual

               Renesas 16-Bit Single-Chip Microcomputer

               H8S Family/H8S/2200 Series

               H8S/2268 HD64F2268

               H8S/2266                    HD64F2266
               H8S/2265                    HD64F2265
               H8S/2264                    HD6432264

               H8S/2262                    HD6432264W
                                           HD6432262
                                           HD6432262W

                                Rev.5.00 2009.09
                                                Notes regarding these materials

     1. This document is provided for reference purposes only so that Renesas customers may select the appropriate
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          out of the use of any information in this document, including, but not limited to, product data, diagrams, charts,
          programs, algorithms, and application circuit examples.

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     5. Renesas has used reasonable care in compiling the information included in this document, but Renesas
          assumes no liability whatsoever for any damages incurred as a result of errors or omissions in the information
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     6. When using or otherwise relying on the information in this document, you should evaluate the information in
          light of the total system before deciding about the applicability of such information to the intended application.
          Renesas makes no representations, warranties or guaranties regarding the suitability of its products for any
          particular application and specifically disclaims any liability arising out of the application and use of the
          information in this document or Renesas products.

     7. With the exception of products specified by Renesas as suitable for automobile applications, Renesas
          products are not designed, manufactured or tested for applications or otherwise in systems the failure or
          malfunction of which may cause a direct threat to human life or create a risk of human injury or which require
          especially high quality and reliability such as safety systems, or equipment or systems for transportation and
          traffic, healthcare, combustion control, aerospace and aeronautics, nuclear power, or undersea communication
          transmission. If you are considering the use of our products for such purposes, please contact a Renesas
          sales office beforehand. Renesas shall have no liability for damages arising out of the uses set forth above.

     8. Notwithstanding the preceding paragraph, you should not use Renesas products for the purposes listed below:
            (1) artificial life support devices or systems
            (2) surgical implantations
            (3) healthcare intervention (e.g., excision, administration of medication, etc.)
            (4) any other purposes that pose a direct threat to human life

          Renesas shall have no liability for damages arising out of the uses set forth in the above and purchasers who
          elect to use Renesas products in any of the foregoing applications shall indemnify and hold harmless Renesas
          Technology Corp., its affiliated companies and their officers, directors, and employees against any and all
          damages arising out of such applications.
     9. You should use the products described herein within the range specified by Renesas, especially with respect
          to the maximum rating, operating supply voltage range, movement power voltage range, heat radiation
          characteristics, installation and other product characteristics. Renesas shall have no liability for malfunctions or
          damages arising out of the use of Renesas products beyond such specified ranges.
     10. Although Renesas endeavors to improve the quality and reliability of its products, IC products have specific
          characteristics such as the occurrence of failure at a certain rate and malfunctions under certain use
          conditions. Please be sure to implement safety measures to guard against the possibility of physical injury, and
          injury or damage caused by fire in the event of the failure of a Renesas product, such as safety design for
          hardware and software including but not limited to redundancy, fire control and malfunction prevention,
          appropriate treatment for aging degradation or any other applicable measures. Among others, since the
          evaluation of microcomputer software alone is very difficult, please evaluate the safety of the final products or
          system manufactured by you.
     11. In case Renesas products listed in this document are detached from the products to which the Renesas
          products are attached or affixed, the risk of accident such as swallowing by infants and small children is very
          high. You should implement safety measures so that Renesas products may not be easily detached from your
          products. Renesas shall have no liability for damages arising out of such detachment.
     12. This document may not be reproduced or duplicated, in any form, in whole or in part, without prior written
          approval from Renesas.
     13. Please contact a Renesas sales office if you have any questions regarding the information contained in this
          document, Renesas semiconductor products, or if you have any other inquiries.

Rev. 5.00 Sep. 01, 2009 Page ii of l
REJ09B0071-0500
General Precautions in the Handling of MPU/MCU Products

The following usage notes are applicable to all MPU/MCU products from Renesas. For detailed usage notes
on the products covered by this manual, refer to the relevant sections of the manual. If the descriptions under
General Precautions in the Handling of MPU/MCU Products and in the body of the manual differ from each
other, the description in the body of the manual takes precedence.

  1. Handling of Unused Pins
       Handle unused pins in accord with the directions given under Handling of Unused Pins in
       the manual.
        The input pins of CMOS products are generally in the high-impedance state. In
            operation with an unused pin in the open-circuit state, extra electromagnetic noise is
            induced in the vicinity of LSI, an associated shoot-through current flows internally, and
            malfunctions may occur due to the false recognition of the pin state as an input signal.
            Unused pins should be handled as described under Handling of Unused Pins in the
            manual.

  2. Processing at Power-on
       The state of the product is undefined at the moment when power is supplied.
        The states of internal circuits in the LSI are indeterminate and the states of register
            settings and pins are undefined at the moment when power is supplied.
            In a finished product where the reset signal is applied to the external reset pin, the
            states of pins are not guaranteed from the moment when power is supplied until the
            reset process is completed.
            In a similar way, the states of pins in a product that is reset by an on-chip power-on
            reset function are not guaranteed from the moment when power is supplied until the
            power reaches the level at which resetting has been specified.

  3. Prohibition of Access to Reserved Addresses
       Access to reserved addresses is prohibited.
        The reserved addresses are provided for the possible future expansion of functions. Do
            not access these addresses; the correct operation of LSI is not guaranteed if they are
            accessed.

  4. Clock Signals
       After applying a reset, only release the reset line after the operating clock signal has
       become stable. When switching the clock signal during program execution, wait until the
       target clock signal has stabilized.
        When the clock signal is generated with an external resonator (or from an external
            oscillator) during a reset, ensure that the reset line is only released after full stabilization
            of the clock signal. Moreover, when switching to a clock signal produced with an
            external resonator (or by an external oscillator) while program execution is in progress,
            wait until the target clock signal is stable.

  5. Differences between Products
       Before changing from one product to another, i.e. to one with a different type number,
       confirm that the change will not lead to problems.
       The characteristics of MPU/MCU in the same group but having different type numbers
            may differ because of the differences in internal memory capacity and layout pattern.
            When changing to products of different type numbers, implement a system-evaluation
            test for each of the products.

                                                                                   Rev. 5.00 Sep. 01, 2009 Page iii of l
                                                                                                           REJ09B0071-0500
                   Configuration of This Manual

This manual comprises the following items:

1. General Precautions in the Handling of MPU/MCU Products
2. Configuration of This Manual
3. Preface
4. Main Revisions for This Edition

    The list of revisions is a summary of points that have been revised or added to earlier versions.
    This does not include all of the revised contents. For details, see the actual locations in this
    manual.
5. Contents
6. Overview
7. Description of Functional Modules
    CPU and System-Control Modules
    On-Chip Peripheral Modules
    The configuration of the functional description of each module differs according to the
    module. However, the generic style includes the following items:
    i) Feature
    ii) Input/Output Pin
    iii) Register Description
    iv) Operation
    v) Usage Note

When designing an application system that includes this LSI, take notes into account. Each section
includes notes in relation to the descriptions given, and usage notes are given, as required, as the
final part of each section.

8. List of Registers
9. Electrical Characteristics
10. Appendix
11. Index

Rev. 5.00 Sep. 01, 2009 Page iv of l
REJ09B0071-0500
                               Preface

This LSI is a high-performance microcontroller (MCU) made up of the H8S/2000 CPU with an
internal 32-bit configuration as its core, and the peripheral functions required to configure a
system.

A single-power flash memory (F-ZTATTM)* version and a masked-ROM version are available for
this LSI's ROM. The F-ZTAT version provides flexibility as it can be reprogrammed in no time to
cope with all situations from the early stages of mass production to full-scale mass production.
This is particularly applicable to application devices with specifications that will most probably
change.

Note: * F-ZTAT is a trademark of Renesas Technology Corp.

Target Users:  This manual was written for users who will be using the H8S/2268 Group and
               H8S/2264 Group in the design of application systems. Target users are expected to
               understand the fundamentals of electrical circuits, logical circuits, and
               microcomputers.

Objective:     This manual was written to explain the hardware functions and electrical
               characteristics of the H8S/2268 Group and H8S/2264 Group to the target users.
               Refer to the H8S/2600 Series, H8S/2000 Series Programming Manual for a
               detailed description of the instruction set.

Notes on Reading This Manual:

In order to understand the overall functions of the chip

Read the manual according to the contents. This manual can be roughly categorized into parts

on the CPU, system control functions, peripheral functions and electrical characteristics.

In order to understand the details of the CPU's functions

Read the H8S/2600 Series, H8S/2000 Series Programming Manual.

In order to understand the details of a register when its name is known

Read the index that is the final part of the manual to find the page number of the entry on the
register. The addresses, bits, and initial values of the registers are summarized in section 24,
List of Registers.

Examples: Register name: The following notation is used for cases when the same or a

                               similar function, e.g. 16-bit timer pulse unit or serial

                               communication, is implemented on more than one channel:

                               XXX_N (XXX is the register name and N is the channel

                               number)

               Bit order:      The MSB is on the left and the LSB is on the right.

                                                             Rev. 5.00 Sep. 01, 2009 Page v of l
                                                                                    REJ09B0071-0500
Number notation: Binary is B'xxxx, hexadecimal is H'xxxx, decimal is xxxx
Signal notation: An overbar is added to a low-active signal: xxxx

List of On-Chip Peripheral Functions:

Group Name                             H8S/2268 Group               H8S/2264 Group
Product Name                           H8S/2268, H8S/2266,          H8S/2264, H8S/2262
                                       H8S/2265
PC break controller (PBC)              2                           
Data transfer controller (DTC)         1                           
16-bit timer pulse unit (TPU)          3                           2
8-bit timer (TMR_0 to TMR_3)           4                           2
8-bit reload timer (TMR_4)             4                           
Watch dog timer (WDT)                  2                           2
Serial communication interface (SCI)   3                           3
I2C bus interface (IIC)                2                           1 (option)
A/D converter                          10                          10
D/A converter                          2                           
LCD controller/driver                  40 SEG/4 COM                 40 SEG/4 COM
DTMF generation circuit                1                           
Ports                                  1, 3, 4, 7, 9, F, H, J to N  1, 3, 4, 7, 9, F, H, J to L
External interrupts                    14                           13
Interrupt priorities                   8 levels                     

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                      Please ensure you have the latest versions of all documents you require.
                      http://www.renesas.com/eng/

H8S/2268 Group, H8S/2264 Group manuals:

Document Title                                                      Document No.
H8S/2268 Group, H8S/2264 Group Hardware Manual                      This manual
H8S/2600 Series, H8S/2000 Series Programming Manual                 REJ09B0139

Rev. 5.00 Sep. 01, 2009 Page vi of l
REJ09B0071-0500
User's Manuals for Development Tools:

Document Title                                              Document No.

H8S, H8/300 Series C/C++ Compiler, Assembler, Optimized Linkage EditorREJ10B0161
Compiler Package Ver. 6.01 User's Manual

High-performance Embedded Workshop User's Manual            REJ10J2000

Application Notes:                                          Document No.
                                                            REJ05B0464
Document Title
H8S, H8/300 Series C/C++ Compiler Package Application Note

                                                  Rev. 5.00 Sep. 01, 2009 Page vii of l
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                         Main Revisions for This Edition

Item                     Page  Revision (See Manual for Details)
                         9
1.4 Pin Functions              Table amended
Table 1.1 Pin
Functions                      Type           Symbol  Pin NO.  I/O           Function
                                              AVcc    54       Input
                               A/D                                           Power supply pin for the A/D converter, D/A
                               converter,                                    converter*1 and DTMF generation circuit*1. If
                               D/A                                           none of the A/D converter, D/A converter*1 and
                               converter*1                                   DTMF generation circuit*1 is used, connect this
                                                                             pin to the system power supply (Vcc level).
                                              Vref    53       Input
                                                                             Reference voltage input pin for the A/D converter
                                                                             and D/A converter*1. If neither the A/D converter
                                                                             nor D/A converter*1 is used, connect this pin to
                                                                             the system power supply (Vcc level).

2.6 Instruction Set 29         Table amended

Table 2.1 Instruction          Function             Instructions                                            Size   Types
Classification                 Data transfer                                                                B/W/L  5
                                                    MOV                                                     W/L
                                                    POP*1, PUSH*1                                           L
                                                    LDM*5, STM*5                                            B
                                                    MOVFPE*3, MOVTPE*3

                               Note added

                               Notes: 5. Only register ER0 to ER6 should be used when using
                                             the STM/LDM instruction.

2.6.1 Table of           31    Table amended

Instructions Classified        Instruction    Size*1  Function
                               LDM*2          L
by Function                                           @SP+ Rn (register list)
                               STM*2          L       Pops two or more general registers from the stack.
Table 2.3 Data
Transfer Instructions                                 Rn (register list) @SP
                                                      Pushes two or more general registers onto the stack.

4.8 Usage Note           66    Note added
                               Notes: 2. Only register ER0 to ER6 should be used when using

                                             the STM/LDM instruction.

                               Figure amended

Figure 4.3 Operation                                                    CCR  SP            R1L                     H'FFFEFA
when SP Value Is Odd

                                                          SP                                                       H'FFFEFB

                                                                        PC                 PC                      H'FFFEFC

                                                                                                                   H'FFFEFD

                               SP                                                                                  H'FFFEFF

                               SP set to H'FFFEFF              TRAPA instruction executed  MOV.B R1L, @-ER7 executed
                                                               Data saved above SP         Contents of CCR lost

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5.6.5 IRQ Interrupt 102     5.6.5 added

5.6.6 NMI Interrupt 102     5.6.6 added
Usage Notes
                            Description deleted
6.3.4 Operation in 107
Transitions to Power-       When the SLEEP instruction causes a transition from high
Down Modes                     speed mode to subactive mode (figure 6.2 (B)).

8.2.5 DTC Transfer 119      Description amended
Count Register A
(CRA)                       In repeat mode or block transfer mode, the CRA is divided into
                            two parts: the upper 8 bits (CRAH) and the lower 8 bits (CRAL).
8.5 Operation         127   In repeat mode, CRAH holds the number of transfers while
                            CRAL functions as an 8-bit transfer counter (1 to 256). In block
                            transfer mode, CRAH holds the block size while CRAL functions
                            as an 8-bit block size counter (1 to 256). CRAL is decremented
                            by 1 every time data is transferred, and the contents of CRAH
                            are sent when the count reaches H'00. This operation is
                            repeated.

                            Figure amended

Figure 8.5 Flowchart
of DTC Operation

                                     Transfer Counter = 0

                                     or DISEL = 1               Yes

                                     No

                                     Clear an activeation flag       Clear DTCER

                                         End                         Interupt exception *

                                                                     handling

9.1.1 Port 1 Data 145             Note: * For details, see section related to each peripheral module.
Direction Register
(P1DDR)                     Description added

                            P1DDR specifies input or output of the port 1 pins using the
                            individual bits. P1DDR cannot be read; if it is, an undefined
                            value will be read.

                            The value of this register when read is undefined after a bit
                            manipulation instruction is executed. To prevent undefined read
                            values, do not use bit manipulation instructions to write to this
                            register. For details, see section 2.9.4, Access Methods for
                            Registers with Write-Only Bits.

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                    151
9.2.1 Port 3 Data         Description added
Direction Register
(P3DDR)                   P3DDR cannot be read; if it is, an undefined value will be read.

                          The value of this register when read is undefined after a bit
                          manipulation instruction is executed. To prevent undefined read
                          values, do not use bit manipulation instructions to write to this
                          register. For details, see section 2.9.4, Access Methods for
                          Registers with Write-Only Bits.

9.2.5 Pin Functions 155   Description deleted
P34/RxD1/SDA0
                          The pin function is switched as shown below according to the
                          combination of the ICE bit in ICCR_0 of IIC_0, RE bit in SCR
                          of SCI_1 and the P34DDR bit.

                          Table amended

                          ICE                        0                                         1
                          RE                                                           SDAO I/O pin
                          P34DDR               0                                1
                          Pin functions                                RxD1 input pin
                                         0        1

                                         P34 input pin P34 output pin

9.4.1 Port 7 Data 158     Description added
Direction Register
(P7DDR)                   P7DDR specifies input or output of the port 7 pins using the
                          individual bits. P7DDR cannot be read; if it is, an undefined
9.6.1 Port F Data 163     value will be read.
Direction Register
(PFDDR)                   The value of this register when read is undefined after a bit
                          manipulation instruction is executed. To prevent undefined read
                          values, do not use bit manipulation instructions to write to this
                          register. For details, see section 2.9.4, Access Methods for
                          Registers with Write-Only Bits.

                          Description added

                          PFDDR specifies input or output the port F pins using the
                          individual bits. PFDDR cannot be read; if it is, an undefined
                          value will be read.

                          The value of this register when read is undefined after a bit
                          manipulation instruction is executed. To prevent undefined read
                          values, do not use bit manipulation instructions to write to this
                          register. For details, see section 2.9.4, Access Methods for
                          Registers with Write-Only Bits.

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                    165
9.7.1 Port H Data         Description added
Direction Register
(PHDDR)                   PHDDR specifies input or output the port H pins using the
                          individual bits. PHDDR cannot be read; if it is, an undefined
9.8.1 Port J Data 170     value will be read.
Direction Register
(PJDDR)                   The value of this register when read is undefined after a bit
                          manipulation instruction is executed. To prevent undefined read
9.9.1 Port K Data 174     values, do not use bit manipulation instructions to write to this
Direction Register        register. For details, see section 2.9.4, Access Methods for
(PKDDR)                   Registers with Write-Only Bits.

9.10.1 Port L Data 176    Description added
Direction Register
(PLDDR)                   PJDDR specifies input or output the port J pins using the
                          individual bits. PJDDR cannot be read; if it is, an undefined
                          value will be read.

                          The value of this register when read is undefined after a bit
                          manipulation instruction is executed. To prevent undefined read
                          values, do not use bit manipulation instructions to write to this
                          register. For details, see section 2.9.4, Access Methods for
                          Registers with Write-Only Bits.

                          Description added

                          PKDDR specifies input or output the port K pins using the
                          individual bits. PKDDR cannot be read; if it is, an undefined
                          value will be read.

                          The value of this register when read is undefined after a bit
                          manipulation instruction is executed. To prevent undefined read
                          values, do not use bit manipulation instructions to write to this
                          register. For details, see section 2.9.4, Access Methods for
                          Registers with Write-Only Bits.

                          Description added

                          PLDDR specifies input or output of the port L pins using the
                          individual bits. PLDDR cannot be read; if it is, an undefined
                          value will be read.

                          The value of this register when read is undefined after a bit
                          manipulation instruction is executed. To prevent undefined read
                          values, do not use bit manipulation instructions to write to this
                          register. For details, see section 2.9.4, Access Methods for
                          Registers with Write-Only Bits.

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Item                Page  Revision (See Manual for Details)
                    178
9.11.1 Port M Data        Description added
Direction Register
(PMDDR)                   PMDDR specifies input or output of the port M pins using the
                          individual bits. PMDDR cannot be read; if it is, an undefined
9.12.1 Port N Data 181    value will be read.
Direction Register
(PNDDR)                   The value of this register when read is undefined after a bit
                          manipulation instruction is executed. To prevent undefined read
9.13 Handling of    183   values, do not use bit manipulation instructions to write to this
                          register. For details, see section 2.9.4, Access Methods for
Unused Pins               Registers with Write-Only Bits.

Table 9.3 Examples        Description added
of Ways to Handle
Unused Input Pins         PNDDR specifies input or output of the port N pins using the
                          individual bits. PNDDR cannot be read; if it is, an undefined
10.3.1 Timer Control 192  value will be read.
Register (TCR)
                          The value of this register when read is undefined after a bit
                          manipulation instruction is executed. To prevent undefined read
                          values, do not use bit manipulation instructions to write to this
                          register. For details, see section 2.9.4, Access Methods for
                          Registers with Write-Only Bits.

                          9.13 added

                          Table added

                          Table amended

                                        Initial

                          Bit  Bit Name value R/W Description

                          4    CKEG1 0           R/W Clock Edge 0 and 1

                          3    CKEG0 0           R/W These bits select the input clock edge. When the input
                                                            clock is counted using both edges, the input clock period
                                                            is halved (e.g. /4 both edges = /2 rising edge). Internal
                                                            clock edge selection is valid when the input clock is /4 or
                                                            slower. If the input clock is /1, this setting is ignored and
                                                            count at falling edge of  is selected. In the H8S/2268
                                                            Group, if phase counting mode is used on channels 1 and
                                                            2, this setting is ignored and the phase counting mode
                                                            setting has priority.

                                                 00: Count at rising edge
                                                 01: Count at falling edge

                                                 1X: Count at both edges

                                                 Legend: X: Don't care

11.8.1 Setting      275   11.8.1 added

Module Stop Mode

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                      291
12.2.1 Timer                Description added
Counter (TCNT)
                            TCNT is an 8-bit readable/writable up-counter. TCNT is
12.5.7 Notes on       302   initialized to H'00 when the TME bit in TCSR is cleared to 0.

                            To initialize TCNT to H'00 while the timer is operating, write H'00
                            to TCNT directly. See 12.5.7, Notes on Initializing TCNT by
                            Using the TME Bit.

                            12.5.7 added

Initializing TCNT by

Using the TME Bit

13.3.7 Serial Status 320    Table amended
Register (SSR)
                                             Initial

                            Bit        Bit Name Value R/W Description

                            2          TEND  1         R  Transmit End

                                                          Indicates that transmission has been ended.

                                                          [Setting conditions]

                                                          When the TE bit in SCR is 0

                                                            When TDRE = 1 at transmission of the last bit of a
                                                              1-byte serial transmit character

                                                          [Clearing conditions]

                                                          When 0 is written to TDRE after reading TDRE = 1
                                                          When the DTC*2 is activated by a TXI interrupt

                                                             request and transfer transmission data to TDR
                                                             (H8S/2268 Group only)

13.3.7 Serial Status 321    Table amended
Register (SSR)
                                             Initial

                            Bit        Bit Name Value  R/W Description
                                                       R/(W)*1 Transmit Data Register Empty
                            7          TDRE  1
                                                                  Indicates whether TDR contains transmit data.
                            6          RDRF  0                    [Setting conditions]

                                                                     When the TE bit in SCR is 0
                                                                     When data is transferred from TDR to TSR and data

                                                                       can be written to TDR
                                                                  [Clearing conditions]

                                                                     When 0 is written to TDRE after reading TDRE = 1
                                                                     When the DTC*2 is activated by a TXI interrupt

                                                                       request and writes data to TDR (H8S/2268 Group
                                                                       only)
                                                       R/(W)*1 Receive Data Register Full
                                                                  Indicates that the received data is stored in RDR.
                                                                  [Setting condition]
                                                                  When serial reception ends normally and receive data is
                                                                  transferred from RSR to RDR
                                                                  [Clearing conditions]

                                                                     When 0 is written to RDRF after reading RDRF = 1
                                                                     When the DTC*2 is activated by an RXI interrupt and

                                                                       transferred data from RDR (H8S/2268 Group only)
                                                                  The RDRF flag is not affected and retains their previous
                                                                  values when the RE bit in SCR is cleared to 0.
                                                                  If reception of the next data is completed while the RDRF
                                                                  flag is still set to 1, an overrun error will occur and the
                                                                  receive data will be lost.

Rev. 5.00 Sep. 01, 2009 Page xiv of l
REJ09B0071-0500
Item                  Page  Revision (See Manual for Details)
                      322
13.3.7 Serial Status        Table amended
Register (SSR)
                                       Initial

                            Bit  Bit Name Value  R/W Description

                            5    ORER  0         R/(W)*1 Overrun Error
                                                            Indicates that an overrun error occurred during reception,
                            4    ERS   0                    causing abnormal termination.

                                                            [Setting condition]

                                                            When the next serial reception is completed while RDRF
                                                            =1

                                                            The receive data prior to the overrun error is retained in
                                                            RDR, and the data received subsequently is lost. Also,
                                                            subsequent serial cannot be continued while the ORER
                                                            flag is set to 1. In clocked synchronous mode, serial
                                                            transmission cannot be continued, either.
                                                            [Clearing condition]

                                                            When 0 is written to ORER after reading ORER = 1

                                                            The ORER flag is not affected and retains its previous
                                                            state when the RE bit in SCR is cleared to 0.
                                                 R/(W)*1 Error Signal Status
                                                            Indicates that the status of an error, signal 1 returned from
                                                            the reception side at reception

                                                            [Setting condition]
                                                            When the low level of the error signal is sampled

                                                            [Clearing condition]

                                                            When 0 is written to ERS after reading ERS = 1
                                                            The ERS flag is not affected and retains its previous state
                                                            when the RE bit in SCR is cleared to 0.

                      323   Table amended

                                       Initial

                            Bit  Bit Name Value  R/W Description

                            3    PER   0         R/(W)*1 Parity Error

                                                            Indicates that a parity error occurred during reception
                                                            using parity addition in asynchronous mode, causing
                                                            abnormal termination.

                                                            [Setting condition]

                                                            When a parity error is detected during reception

                                                            If a parity error occurs, the receive data is transferred to
                                                            RDR but the RDRF flag is not set. Also, subsequent serial
                                                            reception cannot be continued while the PER flag is set to
                                                            1. In clocked synchronous mode, serial transmission
                                                            cannot be continued, either.

                                                            [Clearing condition]

                                                            When 0 is written to PER after reading PER = 1

                                                            The PER flag is not affected and retains its previous state
                                                            when the RE bit in SCR is cleared to 0.

                                                 Rev. 5.00 Sep. 01, 2009 Page xv of l
                                                                          REJ09B0071-0500
Item                  Page  Revision (See Manual for Details)
                      324
13.3.7 Serial Status        Table amended
Register (SSR)
                                             Initial

                            Bit        Bit Name Value R/W Description

                            2          TEND  1        R  Transmit End

                                                         This bit is set to 1 when no error signal has been sent
                                                         back from the receiving end and the next transmit data is
                                                         ready to be transferred to TDR.

                                                         [Setting conditions]

                                                          When the TE bit in SCR is 0 and the ERS bit is also 0

                                                          When the ERS bit is 0 and the TDRE bit is 1 after the
                                                             specified interval following transmission of 1-byte
                                                             data.

                                                         The timing of bit setting differs according to the register
                                                         setting as follows:

                                                         When GM = 0 and BLK = 0, 12.5 etu after transmission
                                                         starts

                                                         When GM = 0 and BLK = 1, 11.5 etu after transmission
                                                         starts

                                                         When GM = 1 and BLK = 0, 11.0 etu after transmission
                                                         starts

                                                         When GM = 1 and BLK = 1, 11.0 etu after transmission
                                                         starts

                                                         [Clearing conditions]

                                                          When 0 is written to TDRE after reading TDRE = 1
                                                          When the DTC*2 is activated by a TXI interrupt and

                                                            transfers transmission data to TDR (H8S/2268 Group
                                                            only)

14.4.6 Slave          423   Note added

Transmit Operation          Notes: 2. This bit is cleared by DTC only when DISEL = 0 with
                                          the transfer counter other than 0.

                            Description added

                            1. Initialize slave receive mode and wait for slave address
                                reception.

                                When making initial settings for slave receive mode, set the
                                ACKE bit in ICCR to 1. This is necessary in order to enable
                                reception of the acknowledge bit after entering slave transmit
                                mode.

                            Description amended

                            4. The master device drives SDA low at the 9th clock pulse, and
                                returns an acknowledge signal.

                                The master device drives SDA low at the 9th clock pulse, and
                                returns an acknowledge signal. This acknowledge signal is
                                stored in the ACKB bit in ICSR if the ACKE bit in has been
                                set to 1, so the ACKB bit can be used to determine whether
                                the transfer operation was performed successfully.

Rev. 5.00 Sep. 01, 2009 Page xvi of l
REJ09B0071-0500
Item                 Page  Revision (See Manual for Details)
                     424
14.4.6 Slave               Description added
Transmit Operation
                           10. When the stop condition is detected, that is, when SDA is
                                changed from low to high when SCL is high, the BBSY flag
                                in ICCR is cleared to 0 and the STOP flag in ICSR is set to
                                1. At the same time, the IRIC flag is set to 1. If the IRIC flag
                                has been set, it is cleared to 0.

                           To restart slave transmit mode operation, make the initial
                           settings once again.

15.2 Input/Output Pins445  Table amended

Table 15.1 Pin             Pin Name            Symbol                      I/O        Function
Configuration              Analog input pin 0  AN0*                        Input      Group 0 analog input pins
                           Analog input pin 1  AN1*                        Input
                           Analog input pin 2  AN2                         Input
                           Analog input pin 3  AN3                         Input

15.8.4 Range of      460   Note added

Analog Power Supply        Note: * AN0 and AN1 can be used only when Vcc = AVcc.

and Other Pin              Description added

Settings                   Relationship between AVcc, AVss and Vcc, Vss.
                               Set AVss = Vss as the relationship between AVcc, AVss and
20.6.1 Boot Mode 520           Vcc, Vss. If the A/D converter is not used, the AVcc and
                               AVss pins must not be left open. In addition, analog input
                               pins AN0 and AN1 can be used only when Vcc = AVcc.

                           Table replaced

Table 20.4 Boot
Mode Operation

25.2.2 DC            600   Table amended

Characteristics            Item                                    Symbol  Min.       Typ. Max.            Unit Test Conditions
                                                                           VCC 0.9            VCC + 0.3  V
Table 25.2 DC              Input high  RES, STBY, NMI, VIH                 VCC 0.8
Characteristics (1)        voltage     FWE, MD2, MD1
                                                                           VCC 0.8
                                       EXTAL, Ports 1, 3,                             VCC + 0.3 V
                                       7, F, J to N,
                                       PH0 to PH3                                     AVCC + 0.3*4 V
                                       Ports 4*4, 9, PH7

                           Note added

                           Notes: 4. When Vcc < AVcc, the maximum value for P40 and
                                         P41 is Vcc + 0.3 V.

                                               Rev. 5.00 Sep. 01, 2009 Page xvii of l
                                                                         REJ09B0071-0500
Item                 Page  Revision (See Manual for Details)
25.2.2 DC            602
Characteristics      603   Table amended
Table 25.2 DC        615
Characteristics (2)        Item                                     Symbol  Min.       Typ.  Max.          Unit  Test Conditions
                     622                                                    VCC 0.9        VCC + 0.3     V
25.2.4 A/D           623   Input high    RES, STBY,NMI, VIH                 VCC 0.8
Conversion           624   voltage       FWE, MD2, MD1
Characteristics      625                                                    VCC 0.8
Table 25.9 A/D                           EXTAL, Ports 1, 3,                                  VCC + 0.3 V
Conversion                               7, F, J to N, PH0 to
Characteristics                          PH3                                                 VCC + 0.3*4 V
                                         Ports 4*4, 9, PH7
25.3.2 DC
Characteristics            Note added
Table 25.15 DC
Characteristics (1)        Notes: 4. When Vcc < AVcc, the maximum value for P40 and
                                         P41 is Vcc + 0.3 V.
25.3.2 DC
Characteristics            Table condition amended
Table 25.15 DC
Characteristics (2)        Condition A (F-ZTAT version): V = 3.0 V to 5.5 V*, AV = 2.7
                                                                            CC                                   CC
                           V to 5.5 V*, V = 2.7 V to AV , V = AV = 0 V,  = 2 to 13.5
                                         ref                                CC SS            SS

                           MHz, Ta = 20C to +75C (regular specifications), Ta = 40C to

                           +85C (wide-range specifications)

                           Condition C (F-ZTAT version): VCC = 4.0 V to 5.5 V*, AVCC = 4.0
                           V to 5.5 V*, Vref = 4.0 V to AVCC, VSS = AVSS = 0 V,  = 10 to 20.5
                           MHz, Ta = 20C to +75C (regular specifications), Ta = 40C to
                           +85C (wide-range specifications)

                           Note added

                           Note: * AN0 and AN1 can be used only when Vcc = AVcc.

                           Table amended

                           Item                              Symbol Min.               Typ. Max.           Unit Test Conditions
                                                                                                VCC + 0.3  V
                           Input high    RES, STBY, NMI, VIH                VCC 0.9
                           voltage       FWE, MD2, MD1

                                         EXTAL, Ports 1, 3,                 VCC 0.8  VCC + 0.3 V
                                         7, F, H, J to L                    VCC 0.8  AVCC + 0.3*4 V

                                         Ports 4*4, 9

                           Note added

                           Notes: 4. When Vcc < AVcc, the maximum value for P40 and
                                         P41 is Vcc + 0.3 V.

                           Table amended

                           Item                              Symbol Min.               Typ. Max.           Unit Test Conditions
                                                                                                VCC + 0.3  V
                           Input high    RES, STBY, NMI, VIH                VCC 0.9
                           voltage       FWE, MD2, MD1

                                         EXTAL, Ports 1, 3,                 VCC 0.8  VCC + 0.3 V
                                         7, F, H, J to L                    VCC 0.8  AVCC + 0.3*4 V

                                         Ports 4*4, 9

                           Note added

                           Notes: 4. When Vcc < AVcc, the maximum value for P40 and
                                         P41 is Vcc + 0.3 V.

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Item             Page Revision (See Manual for Details)

25.3.4 A/D       636  Table condition amended

Conversion            Condition B (Masked-ROM version): VCC = 2.7 V to 5.5 V*, AVCC
                      = 2.7 V to 5.5 V*, Vref = 2.7 V to AVCC, VSS = AVSS = 0 V,  = 2 to
Characteristics       13.5 MHz, Ta = 20C to +75C (regular specifications), Ta =
                      40C to +85C (wide-range specifications)
Table 25.22 A/D
Conversion            Condition D (Masked-ROM version): VCC = 4.0 V to 5.5 V*, AVCC
Characteristics       = 4.0 V to 5.5 V*, Vref = 4.0 V to AVCC, VSS = AVSS = 0 V,  = 10 to

                      20.5 MHz, T = 20C to +75C (regular specifications), T = aa

                      40C to +85C (wide-range specifications)

                      Note added

                      Note: * AN0 and AN1 can be used only when Vcc = AVcc.

Appendix B Product 646 to 649Packages amended

Codes                 (Before) FP-100B  (After) FP-100B, FP-100BV

                      (Before) TFP-100B  (After) TFP-100B, TFP-100BV
                      (Before) TFP-100G  (After) TFP-100G, TFP-100GV

                                               Rev. 5.00 Sep. 01, 2009 Page xix of l
                                                                         REJ09B0071-0500
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                                Contents

Section 1 Overview...............................................................................................1

1.1 Features .................................................................................................................................1
1.2 Internal Block Diagram.........................................................................................................3
1.3 Pin Arrangement ...................................................................................................................5
1.4 Pin Functions ........................................................................................................................7

Section 2 CPU..................................................................................................... 13

2.1 Features ...............................................................................................................................13
        2.1.1 Differences between H8S/2600 CPU and H8S/2000 CPU ....................................14
        2.1.2 Differences from H8/300 CPU ..............................................................................15
        2.1.3 Differences from H8/300H CPU............................................................................15

2.2 CPU Operating Modes ........................................................................................................16
        2.2.1 Normal Mode.........................................................................................................16
        2.2.2 Advanced Mode.....................................................................................................18

2.3 Address Space.....................................................................................................................20
2.4 Register Configuration........................................................................................................21

        2.4.1 General Registers ...................................................................................................22
        2.4.2 Program Counter (PC) ...........................................................................................23
        2.4.3 Extended Control Register (EXR) (H8S/2268 Group Only)..................................23
        2.4.4 Condition-Code Register (CCR) ............................................................................24
        2.4.5 Initial Values of CPU Registers .............................................................................25
2.5 Data Formats.......................................................................................................................26
        2.5.1 General Register Data Formats ..............................................................................26
        2.5.2 Memory Data Formats ...........................................................................................28
2.6 Instruction Set .....................................................................................................................29
        2.6.1 Table of Instructions Classified by Function .........................................................30
        2.6.2 Basic Instruction Formats ......................................................................................39
2.7 Addressing Modes and Effective Address Calculation .......................................................40
        2.7.1 Register DirectRn...............................................................................................41
        2.7.2 Register Indirect@ERn ......................................................................................41
        2.7.3 Register Indirect with Displacement@(d:16, ERn) or @(d:32, ERn)................41
        2.7.4 Register Indirect with Post-Increment or Pre-Decrement@ERn+ or @-ERn ....42
        2.7.5 Absolute Address@aa:8, @aa:16, @aa:24, or @aa:32......................................42
        2.7.6 Immediate#xx:8, #xx:16, or #xx:32 ...................................................................43
        2.7.7 Program-Counter Relative@(d:8, PC) or @(d:16, PC)......................................43
        2.7.8 Memory Indirect@@aa:8 ..................................................................................43
        2.7.9 Effective Address Calculation ...............................................................................44
2.8 Processing States.................................................................................................................47

                                                                                 Rev. 5.00 Sep. 01, 2009 Page xxi of l
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2.9 Usage Notes ........................................................................................................................49
        2.9.1 TAS Instruction......................................................................................................49
        2.9.2 STM/LDM Instruction ...........................................................................................49
        2.9.3 Bit Manipulation Instructions ................................................................................49
        2.9.4 Access Method for Registers with Write-Only Bits...............................................51

Section 3 MCU Operating Modes ...................................................................... 55

3.1 Operating Mode Selection ..................................................................................................55
3.2 Register Description............................................................................................................56

        3.2.1 Mode Control Register (MDCR) ...........................................................................56
3.3 Operating Mode ..................................................................................................................56
3.4 Address Map .......................................................................................................................57

Section 4 Exception Handling ............................................................................ 59

4.1 Exception Handling Types and Priority ..............................................................................59
4.2 Exception Sources and Exception Vector Table .................................................................60
4.3 Reset....................................................................................................................................61

        4.3.1 Reset Exception Handling......................................................................................61
        4.3.2 Interrupts after Reset..............................................................................................62
        4.3.3 State of On-Chip Peripheral Modules after Reset Release.....................................62
4.4 Traces (Supported Only by the H8S/2268 Group)..............................................................63
4.5 Interrupts .............................................................................................................................63
4.6 Trap Instruction...................................................................................................................64
4.7 Stack Status after Exception Handling................................................................................65
4.8 Usage Note..........................................................................................................................65

Section 5 Interrupt Controller............................................................................. 67

5.1 Features ...............................................................................................................................67
5.2 Input/Output Pins ................................................................................................................70
5.3 Register Descriptions ..........................................................................................................71

        5.3.1 System Control Register (SYSCR) ........................................................................71
        5.3.2 Interrupt Priority Registers A to G, I to M, and O (IPRA to IPRG, IPRI to

                  IPRM, IPRO) (H8S/2268 Group Only) .................................................................73
        5.3.3 IRQ Enable Register (IER) ....................................................................................74
        5.3.4 IRQ Sense Control Registers H and L (ISCRH and ISCRL) .................................75
        5.3.5 IRQ Status Register (ISR)......................................................................................77
        5.3.6 Wakeup Interrupt Request Register (IWPR)..........................................................80
        5.3.7 Interrupt Enable Register 1 (IENR1) .....................................................................80
5.4 Interrupt Sources.................................................................................................................81
        5.4.1 External Interrupts .................................................................................................81
        5.4.2 Internal Interrupts...................................................................................................84

Rev. 5.00 Sep. 01, 2009 Page xxii of l
REJ09B0071-0500
        5.4.3 Interrupt Exception Handling Vector Table...........................................................84
5.5 Operation.............................................................................................................................88

        5.5.1 Interrupt Control Modes and Interrupt Operation ..................................................88
        5.5.2 Interrupt Control Mode 0 .......................................................................................92
        5.5.3 Interrupt Control Mode 2 (H8S/2268 Group Only) ...............................................94
        5.5.4 Interrupt Exception Handling Sequence ................................................................95
        5.5.5 Interrupt Response Times ......................................................................................97
        5.5.6 DTC Activation by Interrupt (H8S/2268 Group Only) ..........................................98
5.6 Usage Notes ...................................................................................................................... 100
        5.6.1 Contention between Interrupt Generation and Disabling..................................... 100
        5.6.2 Instructions that Disable Interrupts ...................................................................... 101
        5.6.3 When Interrupts Are Disabled ............................................................................. 101
        5.6.4 Interrupts during Execution of EEPMOV Instruction.......................................... 102
        5.6.5 IRQ Interrupt........................................................................................................ 102
        5.6.6 NMI Interrupt Usage Notes.................................................................................. 102

Section 6 PC Break Controller (PBC) ...............................................................103

6.1 Features ............................................................................................................................. 103
6.2 Register Descriptions ........................................................................................................ 104

        6.2.1 Break Address Register A (BARA) ..................................................................... 104
        6.2.2 Break Address Register B (BARB)...................................................................... 105
        6.2.3 Break Control Register A (BCRA) ...................................................................... 105
        6.2.4 Break Control Register B (BCRB)....................................................................... 106
6.3 Operation........................................................................................................................... 106
        6.3.1 PC Break Interrupt Due to Instruction Fetch ....................................................... 106
        6.3.2 PC Break Interrupt Due to Data Access............................................................... 107
        6.3.3 Notes on PC Break Interrupt Handling ................................................................ 107
        6.3.4 Operation in Transitions to Power-Down Modes ................................................ 107
        6.3.5 When Instruction Execution Is Delayed by One State ......................................... 108
6.4 Usage Notes ...................................................................................................................... 109
        6.4.1 Module Stop Mode Setting .................................................................................. 109
        6.4.2 PC Break Interrupts.............................................................................................. 109
        6.4.3 CMFA and CMFB ............................................................................................... 109
        6.4.4 PC Break Interrupt when DTC Is Bus Master...................................................... 109
        6.4.5 PC Break Set for Instruction Fetch at Address Following BSR, JSR, JMP,

                  TRAPA, RTE, or RTS Instruction ....................................................................... 109
        6.4.6 I Bit Set by LDC, ANDC, ORC, or XORC Instruction ....................................... 110
        6.4.7 PC Break Set for Instruction Fetch at Address Following Bcc Instruction.......... 110
        6.4.8 PC Break Set for Instruction Fetch at Branch Destination Address of

                  Bcc Instruction ..................................................................................................... 110

                                                                                Rev. 5.00 Sep. 01, 2009 Page xxiii of l
                                                                                                           REJ09B0071-0500
Section 7 Bus Controller....................................................................................111

7.1 Basic Timing ..................................................................................................................... 111
        7.1.1 On-Chip Memory Access Timing (ROM, RAM) ................................................ 111
        7.1.2 On-Chip Peripheral Module Access Timing (H'FFFDAC to H'FFFFBF) ........... 112
        7.1.3 On-Chip Peripheral Module Access Timing (H'FFFC30 to H'FFFCA3)............. 112

7.2 Bus Arbitration (H8S/2268 Group Only).......................................................................... 113
        7.2.1 Order of Priority of the Bus Masters.................................................................... 113
        7.2.2 Bus Transfer Timing ............................................................................................ 114
        7.2.3 Resets and the Bus Controller.............................................................................. 114

Section 8 Data Transfer Controller (DTC) ........................................................115

8.1 Features ............................................................................................................................. 115
8.2 Register Descriptions ........................................................................................................ 116

        8.2.1 DTC Mode Register A (MRA) ............................................................................ 117
        8.2.2 DTC Mode Register B (MRB)............................................................................. 118
        8.2.3 DTC Source Address Register (SAR).................................................................. 119
        8.2.4 DTC Destination Address Register (DAR).......................................................... 119
        8.2.5 DTC Transfer Count Register A (CRA) .............................................................. 119
        8.2.6 DTC Transfer Count Register B (CRB)............................................................... 119
        8.2.7 DTC Enable Register (DTCER) .......................................................................... 120
        8.2.8 DTC Vector Register (DTVECR)........................................................................ 121
8.3 Activation Sources ............................................................................................................ 122
8.4 Location of Register Information and DTC Vector Table ................................................ 123
8.5 Operation........................................................................................................................... 126
        8.5.1 Normal Mode....................................................................................................... 127
        8.5.2 Repeat Mode ........................................................................................................ 128
        8.5.3 Block Transfer Mode ........................................................................................... 129
        8.5.4 Chain Transfer ..................................................................................................... 131
        8.5.5 Interrupts.............................................................................................................. 132
        8.5.6 Operation Timing................................................................................................. 132
        8.5.7 Number of DTC Execution States ....................................................................... 134
8.6 Procedures for Using DTC................................................................................................ 135
        8.6.1 Activation by Interrupt......................................................................................... 135
        8.6.2 Activation by Software ........................................................................................ 135
8.7 Examples of Use of DTC .................................................................................................. 136
        8.7.1 Normal Mode....................................................................................................... 136
        8.7.2 Software Activation ............................................................................................. 136
8.8 Usage Notes ...................................................................................................................... 137
        8.8.1 Module Stop Mode Setting .................................................................................. 137
        8.8.2 On-Chip RAM ..................................................................................................... 137
        8.8.3 DTCE Bit Setting................................................................................................. 137

Rev. 5.00 Sep. 01, 2009 Page xxiv of l
REJ09B0071-0500
Section 9 I/O Ports .............................................................................................139

9.1 Port 1................................................................................................................................. 145
        9.1.1 Port 1 Data Direction Register (P1DDR)............................................................. 145
        9.1.2 Port 1 Data Register (P1DR)................................................................................ 146
        9.1.3 Port 1 Register (PORT1)...................................................................................... 146
        9.1.4 Pin Functions ....................................................................................................... 147

9.2 Port 3................................................................................................................................. 151
        9.2.1 Port 3 Data Direction Register (P3DDR)............................................................. 151
        9.2.2 Port 3 Data Register (P3DR)................................................................................ 152
        9.2.3 Port 3 Register (PORT3)...................................................................................... 153
        9.2.4 Port 3 Open Drain Control Register (P3ODR)..................................................... 153
        9.2.5 Pin Functions ....................................................................................................... 154

9.3 Port 4................................................................................................................................. 157
        9.3.1 Port 4 Register (PORT4)...................................................................................... 157
        9.3.2 Pin Functions ....................................................................................................... 157

9.4 Port 7................................................................................................................................. 157
        9.4.1 Port 7 Data Direction Register (P7DDR)............................................................. 158
        9.4.2 Port 7 Data Register (P7DR)................................................................................ 158
        9.4.3 Port 7 Register (PORT7)...................................................................................... 159
        9.4.4 Pin Functions ....................................................................................................... 159

9.5 Port 9................................................................................................................................. 162
        9.5.1 Port 9 Register (PORT9)...................................................................................... 162
        9.5.2 Pin Functions ....................................................................................................... 162

9.6 Port F................................................................................................................................. 162
        9.6.1 Port F Data Direction Register (PFDDR) ............................................................ 163
        9.6.2 Port F Data Register (PFDR) ............................................................................... 163
        9.6.3 Port F Register (PORTF) ..................................................................................... 164
        9.6.4 Pin Functions ....................................................................................................... 164

9.7 Port H................................................................................................................................ 165
        9.7.1 Port H Data Direction Register (PHDDR) ........................................................... 165
        9.7.2 Port H Data Register (PHDR) .............................................................................. 166
        9.7.3 Port H Register (PORTH) .................................................................................... 166
        9.7.4 Pin Functions ....................................................................................................... 166

9.8 Port J ................................................................................................................................. 169
        9.8.1 Port J Data Direction Register (PJDDR).............................................................. 170
        9.8.2 Port J Data Register (PJDR)................................................................................. 170
        9.8.3 Port J Register (PORTJ)....................................................................................... 171
        9.8.4 Port J Pull-Up MOS Control Register (PJPCR)................................................... 171
        9.8.5 Wakeup Control Register (WPCR)...................................................................... 172
        9.8.6 Pin Functions ....................................................................................................... 172
        9.8.7 Input Pull-Up MOS Function............................................................................... 173

                                                                                Rev. 5.00 Sep. 01, 2009 Page xxv of l
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9.9 Port K................................................................................................................................ 173
        9.9.1 Port K Data Direction Register (PKDDR) ........................................................... 174
        9.9.2 Port K Data Register (PKDR) .............................................................................. 174
        9.9.3 Port K Register (PORTK) .................................................................................... 175
        9.9.4 Pin Functions ....................................................................................................... 175

9.10 Port L ................................................................................................................................ 176
        9.10.1 Port L Data Direction Register (PLDDR) ............................................................ 176
        9.10.2 Port L Data Register (PLDR)............................................................................... 177
        9.10.3 Port L Register (PORTL)..................................................................................... 177
        9.10.4 Pin Functions ....................................................................................................... 178

9.11 Port M (H8S/2268 Group Only) ....................................................................................... 178
        9.11.1 Port M Data Direction Register (PMDDR).......................................................... 178
        9.11.2 Port M Data Register (PMDR)............................................................................. 179
        9.11.3 Port M Register (PORTM)................................................................................... 180
        9.11.4 Pin Functions ....................................................................................................... 180

9.12 Port N (H8S/2268 Group Only) ........................................................................................ 181
        9.12.1 Port N Data Direction Register (PNDDR) ........................................................... 181
        9.12.2 Port N Data Register (PNDR) .............................................................................. 182
        9.12.3 Port N Register (PORTN) .................................................................................... 182
        9.12.4 Pin Functions ....................................................................................................... 183

9.13 Handling of Unused Pins .................................................................................................. 183

Section 10 16-Bit Timer Pulse Unit (TPU) .......................................................185

10.1 Features ............................................................................................................................. 185
10.2 Input/Output Pins .............................................................................................................. 190
10.3 Register Descriptions ........................................................................................................ 191

        10.3.1 Timer Control Register (TCR) ............................................................................. 192
        10.3.2 Timer Mode Register (TMDR) ............................................................................ 195
        10.3.3 Timer I/O Control Register (TIOR) ..................................................................... 197
        10.3.4 Timer Interrupt Enable Register (TIER) .............................................................. 207
        10.3.5 Timer Status Register (TSR)................................................................................ 209
        10.3.6 Timer Counter (TCNT)........................................................................................ 213
        10.3.7 Timer General Register (TGR) ............................................................................ 213
        10.3.8 Timer Start Register (TSTR)................................................................................ 214
        10.3.9 Timer Synchro Register (TSYR) ......................................................................... 215
10.4 Interface to Bus Master ..................................................................................................... 216
        10.4.1 16-Bit Registers ................................................................................................... 216
        10.4.2 8-Bit Registers ..................................................................................................... 216
10.5 Operation........................................................................................................................... 218
        10.5.1 Basic Functions.................................................................................................... 218
        10.5.2 Synchronous Operation........................................................................................ 223

Rev. 5.00 Sep. 01, 2009 Page xxvi of l
REJ09B0071-0500
        10.5.3 Buffer Operation (H8S/2268 Group Only) .......................................................... 225
        10.5.4 PWM Modes ........................................................................................................ 228
        10.5.5 Phase Counting Mode (H8S/2268 Group Only) .................................................. 233
10.6 Interrupt Sources............................................................................................................... 238
10.7 DTC Activation (H8S/2268 Group Only)......................................................................... 239
10.8 A/D Converter Activation ................................................................................................. 239
10.9 Operation Timing.............................................................................................................. 240
        10.9.1 Input/Output Timing ............................................................................................ 240
        10.9.2 Interrupt Signal Timing........................................................................................ 244
10.10 Usage Notes ...................................................................................................................... 247
        10.10.1 Module Stop Mode Setting .................................................................................. 247
        10.10.2 Input Clock Restrictions ...................................................................................... 247
        10.10.3 Caution on Period Setting .................................................................................... 248
        10.10.4 Contention between TCNT Write and Clear Operations..................................... 248
        10.10.5 Contention between TCNT Write and Increment Operations.............................. 249
        10.10.6 Contention between TGR Write and Compare Match ......................................... 250
        10.10.7 Contention between Buffer Register Write and Compare Match

                  (H8S/2268 Group Only) ...................................................................................... 251
        10.10.8 Contention between TGR Read and Input Capture.............................................. 252
        10.10.9 Contention between TGR Write and Input Capture............................................. 253
        10.10.10 Contention between Buffer Register Write and Input Capture

                   (H8S/2268 Group Only)..................................................................................... 254
        10.10.11 Contention between Overflow/Underflow and Counter Clearing ...................... 255
        10.10.12 Contention between TCNT Write and Overflow/Underflow ............................. 256
        10.10.13 Multiplexing of I/O Pins .................................................................................... 256
        10.10.14 Interrupts in Module Stop Mode ........................................................................ 256

Section 11 8-Bit Timers .....................................................................................257

11.1 8-Bit Timer Module (TMR_0, TMR_1, TMR_2, and TMR_3)........................................ 257
        11.1.1 Features................................................................................................................ 257

11.2 Input/Output Pins .............................................................................................................. 259
11.3 Register Descriptions ........................................................................................................ 259

        11.3.1 Timer Counter (TCNT)........................................................................................ 260
        11.3.2 Time Constant Register A (TCORA)................................................................... 260
        11.3.3 Time Constant Register B (TCORB) ................................................................... 260
        11.3.4 Timer Control Register (TCR) ............................................................................. 261
        11.3.5 Timer Control/Status Register (TCSR) ................................................................ 263
11.4 Operation........................................................................................................................... 268
        11.4.1 Pulse Output......................................................................................................... 268
11.5 Operation Timing.............................................................................................................. 269
        11.5.1 TCNT Incrementation Timing ............................................................................. 269

                                                                               Rev. 5.00 Sep. 01, 2009 Page xxvii of l
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        11.5.2 Timing of CMFA and CMFB Setting When a Compare-Match Occurs.............. 270
        11.5.3 Timing of Timer Output When a Compare-Match Occurs .................................. 270
        11.5.4 Timing of Compare-Match Clear When a Compare-Match Occurs .................... 271
        11.5.5 TCNT External Reset Timing .............................................................................. 271
        11.5.6 Timing of Overflow Flag (OVF) Setting ............................................................. 272
11.6 Operation with Cascaded Connection ............................................................................... 273
        11.6.1 16-Bit Count Mode .............................................................................................. 273
        11.6.2 Compare-Match Count Mode .............................................................................. 273
11.7 Interrupt Sources............................................................................................................... 274
        11.7.1 Interrupt Sources and DTC Activation ................................................................ 274
        11.7.2 A/D Converter Activation.................................................................................... 274
11.8 Usage Notes ...................................................................................................................... 275
        11.8.1 Setting Module Stop Mode .................................................................................. 275
        11.8.2 Contention between TCNT Write and Clear........................................................ 275
        11.8.3 Contention between TCNT Write and Increment ................................................ 276
        11.8.4 Contention between TCOR Write and Compare-Match ...................................... 277
        11.8.5 Contention between Compare-Matches A and B................................................. 277
        11.8.6 Switching of Internal Clocks and TCNT Operation............................................. 278
        11.8.7 Contention between Interrupts and Module Stop Mode ...................................... 279
11.9 8-Bit Reload Timer (TMR_4) (H8S/2268 Group Only) ................................................... 280
        11.9.1 Features................................................................................................................ 280
        11.9.2 Input/Output Pins ................................................................................................. 281
11.10 Register Descriptions ........................................................................................................ 282
        11.10.1 Timer Control Registers 4 to 7 (TCR_4 to TCR_7)............................................. 282
        11.10.2 Timer Counters 4 to 7 (TCNT4 to TCNT7)......................................................... 283
        11.10.3 Time Reload Registers 4 to 7 (TLR_4 to TLR_7) ............................................... 283
11.11 Operation........................................................................................................................... 284
        11.11.1 Interval Timer Operation ..................................................................................... 284
        11.11.2 Automatic Reload Timer Operation..................................................................... 285
        11.11.3 Cascaded Connection........................................................................................... 285
11.12 Usage Notes ...................................................................................................................... 287
        11.12.1 Conflict between Write to TLR and Count Up/Automatic Reload ...................... 287
        11.12.2 Switchover of Internal Clock and TCNT Operation ............................................ 287
        11.12.3 Interrupt during Module Stop .............................................................................. 287

Section 12 Watchdog Timer (WDT) .................................................................289

12.1 Features ............................................................................................................................. 289
12.2 Register Descriptions ........................................................................................................ 291

        12.2.1 Timer Counter (TCNT)........................................................................................ 291
        12.2.2 Timer Control/Status Register (TCSR) ................................................................ 291
        12.2.3 Reset Control/Status Register (RSTCSR) (Only WDT_0) .................................. 295

Rev. 5.00 Sep. 01, 2009 Page xxviii of l
REJ09B0071-0500
12.3 Operation........................................................................................................................... 296
        12.3.1 Watchdog Timer Mode ........................................................................................ 296
        12.3.2 Interval Timer Mode ............................................................................................ 297
        12.3.3 Timing of Setting Overflow Flag (OVF) ............................................................. 298
        12.3.4 Timing of Setting Watchdog Timer Overflow Flag (WOVF) ............................. 298

12.4 Interrupt Sources............................................................................................................... 299
12.5 Usage Notes ...................................................................................................................... 299

        12.5.1 Notes on Register Access..................................................................................... 299
        12.5.2 Contention between Timer Counter (TCNT) Write and Increment ..................... 301
        12.5.3 Changing Value of CKS2 to CKS0...................................................................... 301
        12.5.4 Switching between Watchdog Timer Mode and Interval Timer Mode................ 301
        12.5.5 Internal Reset in Watchdog Timer Mode............................................................. 302
        12.5.6 OVF Flag Clearing in Interval Timer Mode ........................................................ 302
        12.5.7 Notes on Initializing TCNT by Using the TME Bit............................................. 302

Section 13 Serial Communication Interface (SCI) ............................................303

13.1 Features ............................................................................................................................. 303
13.2 Input/Output Pins .............................................................................................................. 307
13.3 Register Descriptions ........................................................................................................ 307

        13.3.1 Receive Shift Register (RSR) .............................................................................. 308
        13.3.2 Receive Data Register (RDR) .............................................................................. 308
        13.3.3 Transmit Data Register (TDR)............................................................................. 308
        13.3.4 Transmit Shift Register (TSR) ............................................................................. 309
        13.3.5 Serial Mode Register (SMR)................................................................................ 309
        13.3.6 Serial Control Register (SCR).............................................................................. 313
        13.3.7 Serial Status Register (SSR) ................................................................................ 318
        13.3.8 Smart Card Mode Register (SCMR) .................................................................... 325
        13.3.9 Bit Rate Register (BRR) ...................................................................................... 326
        13.3.10 Serial Expansion Mode Register (SEMR_0) ....................................................... 334
13.4 Operation in Asynchronous Mode .................................................................................... 338
        13.4.1 Data Transfer Format........................................................................................... 338
        13.4.2 Receive Data Sampling Timing and Reception Margin in Asynchronous

                  Mode .................................................................................................................... 340
        13.4.3 Clock.................................................................................................................... 341
        13.4.4 SCI Initialization (Asynchronous Mode) ............................................................. 342
        13.4.5 Serial Data Transmission (Asynchronous Mode) ................................................ 343
        13.4.6 Serial Data Reception (Asynchronous Mode)...................................................... 345
13.5 Multiprocessor Communication Function......................................................................... 349
        13.5.1 Multiprocessor Serial Data Transmission ............................................................ 351
        13.5.2 Multiprocessor Serial Data Reception ................................................................. 352
13.6 Operation in Clocked Synchronous Mode ........................................................................ 355

                                                                               Rev. 5.00 Sep. 01, 2009 Page xxix of l
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        13.6.1 Clock.................................................................................................................... 355
        13.6.2 SCI Initialization (Clocked Synchronous Mode) ................................................. 355
        13.6.3 Serial Data Transmission (Clocked Synchronous Mode) .................................... 356
        13.6.4 Serial Data Reception (Clocked Synchronous Mode).......................................... 359
        13.6.5 Simultaneous Serial Data Transmission and Reception (Clocked Synchronous

                  Mode)................................................................................................................... 361
13.7 Operation in Smart Card Interface .................................................................................... 363

        13.7.1 Pin Connection Example...................................................................................... 363
        13.7.2 Data Format (Except for Block Transfer Mode).................................................. 363
        13.7.3 Block Transfer Mode ........................................................................................... 365
        13.7.4 Receive Data Sampling Timing and Reception Margin....................................... 366
        13.7.5 Initialization ......................................................................................................... 367
        13.7.6 Serial Data Transmission (Except for Block Transfer Mode).............................. 367
        13.7.7 Serial Data Reception (Except for Block Transfer Mode) ................................... 371
        13.7.8 Clock Output Control........................................................................................... 372
13.8 Interrupt Sources............................................................................................................... 374
        13.8.1 Interrupts in Normal Serial Communication Interface Mode............................... 374
        13.8.2 Interrupts in Smart Card Interface Mode ............................................................. 375
13.9 Usage Notes ...................................................................................................................... 376
        13.9.1 Module Stop Mode Setting .................................................................................. 376
        13.9.2 Break Detection and Processing (Asynchronous Mode Only)............................. 376
        13.9.3 Mark State and Break Detection (Asynchronous Mode Only) ............................ 376
        13.9.4 Receive Error Flags and Transmit Operations (Clocked Synchronous

                  Mode Only).......................................................................................................... 377
        13.9.5 Restrictions on Use of DTC (H8S/2268 Group Only) ......................................... 377
        13.9.6 Operation in Case of Mode Transition................................................................. 378
        13.9.7 Switching from SCK Pin Function to Port Pin Function: .................................... 381
        13.9.8 Assignment and Selection of Registers................................................................ 382

Section 14 I2C Bus Interface (IIC)
               (Supported as an Option by H8S/2264 Group) ...............................383

14.1 Features ............................................................................................................................. 383
14.2 Input/Output Pins .............................................................................................................. 386
14.3 Register Descriptions ........................................................................................................ 387

        14.3.1 I2C Bus Data Register (ICDR) ............................................................................. 388
        14.3.2 Slave Address Register (SAR) ............................................................................. 390
        14.3.3 Second Slave Address Register (SARX) ............................................................. 390
        14.3.4 I2C Bus Mode Register (ICMR) ........................................................................... 391
        14.3.5 Serial Control Register X (SCRX)....................................................................... 394
        14.3.6 I2C Bus Control Register (ICCR) ......................................................................... 395
        14.3.7 I2C Bus Status Register (ICSR)............................................................................ 401

Rev. 5.00 Sep. 01, 2009 Page xxx of l
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        14.3.8 DDC Switch Register (DDCSWR) ...................................................................... 405
14.4 Operation........................................................................................................................... 406

        14.4.1 I2C Bus Data Format ............................................................................................ 406
        14.4.2 Initial Setting........................................................................................................ 408
        14.4.3 Master Transmit Operation .................................................................................. 408
        14.4.4 Master Receive Operation.................................................................................... 412
        14.4.5 Slave Receive Operation...................................................................................... 417
        14.4.6 Slave Transmit Operation .................................................................................... 422
        14.4.7 IRIC Setting Timing and SCL Control ................................................................ 425
        14.4.8 Operation Using the DTC (H8S/2268 Group Only) ............................................ 426
        14.4.9 Noise Canceler ..................................................................................................... 427
        14.4.10 Initialization of Internal State .............................................................................. 427
14.5 Interrupt Source ................................................................................................................ 429
14.6 Usage Notes ...................................................................................................................... 429

Section 15 A/D Converter..................................................................................443

15.1 Features ............................................................................................................................. 443
15.2 Input/Output Pins .............................................................................................................. 445
15.3 Register Descriptions ........................................................................................................ 446

        15.3.1 A/D Data Registers A to D (ADDRA to ADDRD) ............................................. 446
        15.3.2 A/D Control/Status Register (ADCSR) ............................................................... 447
        15.3.3 A/D Control Register (ADCR) ............................................................................ 449
15.4 Interface to Bus Master ..................................................................................................... 450
15.5 Operation........................................................................................................................... 451
        15.5.1 Single Mode......................................................................................................... 451
        15.5.2 Scan Mode ........................................................................................................... 453
        15.5.3 Input Sampling and A/D Conversion Time.......................................................... 454
        15.5.4 External Trigger Input Timing............................................................................. 456
15.6 Interrupt Source ................................................................................................................ 456
15.7 A/D Conversion Accuracy Definitions ............................................................................. 457
15.8 Usage Notes ...................................................................................................................... 459
        15.8.1 Module Stop Mode Setting .................................................................................. 459
        15.8.2 Permissible Signal Source Impedance ................................................................. 459
        15.8.3 Influences on Absolute Accuracy ........................................................................ 459
        15.8.4 Range of Analog Power Supply and Other Pin Settings ...................................... 460
        15.8.5 Notes on Board Design ........................................................................................ 460
        15.8.6 Notes on Noise Countermeasures ........................................................................ 460

Section 16 D/A Converter..................................................................................463

16.1 Features ............................................................................................................................. 463
16.2 Input/Output Pins .............................................................................................................. 464

                                                                               Rev. 5.00 Sep. 01, 2009 Page xxxi of l
                                                                                                           REJ09B0071-0500
16.3 Register Description.......................................................................................................... 464
        16.3.1 D/A Data Registers 0 and 1 (DADR0 and DADR1)............................................ 464
        16.3.2 D/A Control Register (DACR) ............................................................................ 465

16.4 Operation........................................................................................................................... 466
16.5 Usage Notes ...................................................................................................................... 467

        16.5.1 Analog Power Supply Current in Power-Down Mode......................................... 467
        16.5.2 Setting for Module Stop Mode............................................................................. 467

Section 17 LCD Controller/Driver ....................................................................469

17.1 Features ............................................................................................................................. 469
17.2 Input/Output Pins .............................................................................................................. 471
17.3 Register Descriptions ........................................................................................................ 472

        17.3.1 LCD Port Control Register (LPCR)..................................................................... 472
        17.3.2 LCD Control Register (LCR)............................................................................... 476
        17.3.3 LCD Control Register 2 (LCR2).......................................................................... 478
17.4 Operation........................................................................................................................... 482
        17.4.1 Settings up to LCD Display ................................................................................. 482
        17.4.2 Relationship between LCD RAM and Display .................................................... 483
        17.4.3 Triple Step-Up Voltage Circuit (Supported Only by the H8S/2268 Group)........ 488
        17.4.4 Operation in Power-Down Modes ....................................................................... 489
        17.4.5 Low-Power LCD Drive........................................................................................ 490
        17.4.6 Boosting the LCD Drive Power Supply............................................................... 492

Section 18 DTMF Generation Circuit ...............................................................493

18.1 Features ............................................................................................................................. 493
18.2 Input/Output Pins .............................................................................................................. 494
18.3 Register Descriptions ........................................................................................................ 495

        18.3.1 DTMF Control Register (DTCR)......................................................................... 495
        18.3.2 DTMF Load Register (DTLR) ............................................................................. 496
18.4 Operation........................................................................................................................... 497
        18.4.1 Output Waveform ................................................................................................ 497
        18.4.2 Operation Flow .................................................................................................... 498
18.5 Application Circuit Example............................................................................................. 499
18.6 Usage Notes ...................................................................................................................... 499

Section 19 RAM ................................................................................................501

Section 20 ROM ................................................................................................503

20.1 Features ............................................................................................................................. 503
20.2 Mode Transitions .............................................................................................................. 504
20.3 Block Configuration.......................................................................................................... 508

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20.4 Input/Output Pins .............................................................................................................. 511
20.5 Register Descriptions ........................................................................................................ 511

        20.5.1 Flash Memory Control Register 1 (FLMCR1)..................................................... 512
        20.5.2 Flash Memory Control Register 2 (FLMCR2)..................................................... 513
        20.5.3 Erase Block Register 1 (EBR1) ........................................................................... 514
        20.5.4 Erase Block Register 2 (EBR2) ........................................................................... 515
        20.5.5 RAM Emulation Register (RAMER)................................................................... 515
        20.5.6 Flash Memory Power Control Register (FLPWCR) ............................................ 516
        20.5.7 Serial Control Register X (SCRX)....................................................................... 517
20.6 On-Board Programming Modes........................................................................................ 518
        20.6.1 Boot Mode ........................................................................................................... 518
        20.6.2 Programming/Erasing in User Program Mode..................................................... 521
20.7 Flash Memory Emulation in RAM ................................................................................... 522
20.8 Flash Memory Programming/Erasing ............................................................................... 524
        20.8.1 Program/Program-Verify ..................................................................................... 525
        20.8.2 Erase/Erase-Verify............................................................................................... 527
        20.8.3 Interrupt Handling when Programming/Erasing Flash Memory.......................... 527
20.9 Program/Erase Protection ................................................................................................. 529
        20.9.1 Hardware Protection ............................................................................................ 529
        20.9.2 Software Protection.............................................................................................. 529
        20.9.3 Error Protection.................................................................................................... 529
20.10 Interrupt Handling when Programming/Erasing Flash Memory....................................... 530
20.11 Programmer Mode ............................................................................................................ 530
20.12 Power-Down States for Flash Memory............................................................................. 532
20.13 Flash Memory Programming and Erasing Precautions ..................................................... 533
20.14 Note on Switching from F-ZTAT Version to Masked ROM Version .............................. 538

Section 21 Clock Pulse Generator .....................................................................539

21.1 Register Descriptions ........................................................................................................ 540
        21.1.1 System Clock Control Register (SCKCR) ........................................................... 540
        21.1.2 Low-Power Control Register (LPWRCR) ........................................................... 541

21.2 System Clock Oscillator.................................................................................................... 543
        21.2.1 Connecting a Crystal Resonator........................................................................... 543
        21.2.2 External Clock Input ............................................................................................ 544
        21.2.3 Notes on Switching External Clock ..................................................................... 546

21.3 Duty Adjustment Circuit................................................................................................... 547
21.4 Medium-Speed Clock Divider .......................................................................................... 547
21.5 Bus Master Clock Selection Circuit .................................................................................. 547
21.6 Subclock Oscillator ........................................................................................................... 548

        21.6.1 Connecting 32.768-kHz Crystal Resonator.......................................................... 548
        21.6.2 Handling Pins when Subclock not Required........................................................ 549

                                                                              Rev. 5.00 Sep. 01, 2009 Page xxxiii of l
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21.7 Subclock Waveform Generation Circuit ........................................................................... 549
21.8 Usage Notes ...................................................................................................................... 549

        21.8.1 Note on Crystal Resonator ................................................................................... 549
        21.8.2 Note on Board Design.......................................................................................... 550
        21.8.3 Note on Using a Crystal Resonator...................................................................... 550

Section 22 Power-Down Modes ........................................................................551

22.1 Register Description.......................................................................................................... 556
        22.1.1 Standby Control Register (SBYCR) .................................................................... 556
        22.1.2 Module Stop Control Registers A to D (MSTPCRA to MSTPCRD) .................. 558

22.2 Medium-Speed Mode........................................................................................................ 560
22.3 Sleep Mode ....................................................................................................................... 561

        22.3.1 Sleep Mode .......................................................................................................... 561
        22.3.2 Exiting Sleep Mode.............................................................................................. 561
22.4 Software Standby Mode.................................................................................................... 562
        22.4.1 Software Standby Mode....................................................................................... 562
        22.4.2 Clearing Software Standby Mode ........................................................................ 562
        22.4.3 Oscillation Settling Time after Clearing Software Standby Mode....................... 563
        22.4.4 Software Standby Mode Application Example.................................................... 563
22.5 Hardware Standby Mode .................................................................................................. 564
        22.5.1 Hardware Standby Mode ..................................................................................... 564
        22.5.2 Clearing Hardware Standby Mode....................................................................... 564
        22.5.3 Hardware Standby Mode Timing......................................................................... 565
22.6 Module Stop Mode............................................................................................................ 565
22.7 Watch Mode...................................................................................................................... 566
        22.7.1 Transition to Watch Mode ................................................................................... 566
        22.7.2 Exiting Watch Mode ............................................................................................ 566
22.8 Sub-Sleep Mode................................................................................................................ 567
        22.8.1 Transition to Sub-Sleep Mode ............................................................................. 567
        22.8.2 Exiting Sub-Sleep Mode ...................................................................................... 567
22.9 Sub-Active Mode .............................................................................................................. 568
        22.9.1 Transition to Sub-Active Mode............................................................................ 568
        22.9.2 Exiting Sub-Active Mode .................................................................................... 568
22.10 Direct Transitions.............................................................................................................. 569
        22.10.1 Direct Transitions from High-Speed Mode to Sub-Active Mode ........................ 569
        22.10.2 Direct Transitions from Sub-Active Mode to High-Speed Mode ........................ 569
22.11 Usage Notes ...................................................................................................................... 569
        22.11.1 I/O Port Status...................................................................................................... 569
        22.11.2 Current Dissipation during Oscillation Settling Wait Period ............................... 569
        22.11.3 DTC Module Stop (Supported Only by the H8S/2268 Group)............................ 569
        22.11.4 On-Chip Peripheral Module Interrupt.................................................................. 570

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        22.11.5 Writing to MSTPCR ............................................................................................ 570
        22.11.6 Entering Subactive/Watch Mode and DTC Module Stop

                  (Supported Only by H8S/2268 Group) ................................................................ 570

Section 23 Power Supply Circuit.......................................................................571

23.1 When Internal Power Step-Down Circuit Is Used ............................................................ 571

Section 24 List of Registers ...............................................................................573

24.1 Register Addresses (by Function Module, in Address Order) .......................................... 574
24.2 Register Bits...................................................................................................................... 582
24.3 Register States in Each Operating Mode........................................................................... 590

Section 25 Electrical Characteristics .................................................................597

25.1 Power Supply Voltage and Operating Frequency Range .................................................. 597
25.2 Electrical Characteristics of H8S/2268 Group .................................................................. 599

        25.2.1 Absolute Maximum Ratings ................................................................................ 599
        25.2.2 DC Characteristics ............................................................................................... 600
        25.2.3 AC Characteristics ............................................................................................... 610
        25.2.4 A/D Conversion Characteristics........................................................................... 615
        25.2.5 D/A Conversion Characteristics........................................................................... 616
        25.2.6 LCD Characteristics............................................................................................. 617
        25.2.7 DTMF Characteristics.......................................................................................... 618
        25.2.8 Flash Memory Characteristics ............................................................................. 619
25.3 Electrical Characteristics of H8S/2264 Group .................................................................. 621
        25.3.1 Absolute Maximum Ratings ................................................................................ 621
        25.3.2 DC Characteristics ............................................................................................... 622
        25.3.3 AC Characteristics ............................................................................................... 631
        25.3.4 A/D Conversion Characteristics........................................................................... 636
        25.3.5 LCD Characteristics............................................................................................. 637
25.4 Operation Timing.............................................................................................................. 638
        25.4.1 Oscillator Settling Timing.................................................................................... 638
        25.4.2 Control Signal Timings........................................................................................ 638
        25.4.3 Timing of On-Chip Peripheral Modules .............................................................. 639
25.5 Usage Note........................................................................................................................ 641

Appendix A I/O Port States in Each Pin State...................................................643

A.1 I/O Port State in Each Pin State of H8S/2268 Group........................................................ 643
A.2 I/O Port State in Each Pin State of H8S/2264 Group........................................................ 644

Appendix B Product Codes................................................................................646

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Appendix C Package Dimensions .....................................................................650

Index  ......................................................................................................... 653

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            Figures

Section 1   Overview

Figure 1.1  Internal Block Diagram of H8S/2268 Group ......................................................... 3
Figure 1.2  Internal Block Diagram of H8S/2264 Group ......................................................... 4
Figure 1.3  Pin Arrangement of H8S/2268 Group.................................................................... 5
Figure 1.4  Pin Arrangement of H8S/2264 Group.................................................................... 6

Section 2 CPU

Figure 2.1 Exception Vector Table (Normal Mode)................................................................ 17
Figure 2.2 Stack Structure in Normal Mode............................................................................ 17
Figure 2.3 Exception Vector Table (Advanced Mode)............................................................ 18
Figure 2.4 Stack Structure in Advanced Mode........................................................................ 19
Figure 2.5 Memory Map.......................................................................................................... 20
Figure 2.6 CPU Registers ........................................................................................................ 21
Figure 2.7 Usage of General Registers .................................................................................... 22
Figure 2.8 Stack Status ............................................................................................................ 23
Figure 2.9 General Register Data Formats (1)......................................................................... 26
Figure 2.9 General Register Data Formats (2)......................................................................... 27
Figure 2.10 Memory Data Formats............................................................................................ 28
Figure 2.11 Instruction Formats (Examples) ............................................................................. 40
Figure 2.12 Branch Address Specification in Memory Indirect Mode...................................... 44
Figure 2.13 State Transitions..................................................................................................... 48
Figure 2.14 Flowchart of Access Method for Registers with Write-Only Bits.......................... 52

Section 3 MCU Operating Modes

Figure 3.1 Address Map (1)..................................................................................................... 57
Figure 3.1 Address Map (2)..................................................................................................... 58

Section 4   Exception Handling

Figure 4.1  Reset Sequence (Advanced Mode with On-chip ROM Enabled)........................... 62
Figure 4.2  Stack Status after Exception Handling (Advanced Mode) ..................................... 65
Figure 4.3  Operation when SP Value Is Odd........................................................................... 66

Section 5   Interrupt Controller

Figure 5.1  Block Diagram of Interrupt Controller for H8S/2268 Group ................................. 68
Figure 5.2  Block Diagram of Interrupt Controller for H8S/2264 Group ................................. 69
Figure 5.3  Block Diagram of IRQn Interrupts......................................................................... 81
Figure 5.4  Set Timing for IRQnF ............................................................................................ 82
Figure 5.5  Block Diagram of Interrupts WKP7 to WKP0 ....................................................... 83

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Figure 5.6 IWPFn Setting Timing ........................................................................................... 83
Figure 5.7 Block Diagram of Interrupt Control Operation for H8S/2268 Group .................... 89
Figure 5.8 Block Diagram of Interrupt Control Operation for H8S/2264 Group .................... 90
Figure 5.9 Flowchart of Procedure Up to Interrupt Acceptance in Interrupt Control

                Mode 0 ................................................................................................................... 93
Figure 5.10 Flowchart of Procedure Up to Interrupt Acceptance in Control Mode 2 ............... 95
Figure 5.11 Interrupt Exception Handling ................................................................................. 96
Figure 5.12 DTC and Interrupt Controller................................................................................. 99
Figure 5.13 Contention between Interrupt Generation and Disabling ....................................... 101

Section 6 PC Break Controller (PBC)

Figure 6.1 Block Diagram of PC Break Controller ................................................................. 104
Figure 6.2 Operation in Power-Down Mode Transitions ........................................................ 108

Section 7   Bus Controller

Figure 7.1  On-Chip Memory Access Cycle............................................................................. 111
Figure 7.2  On-Chip Peripheral Module Access Cycle (H'FFFDAC to H'FFFFBF) ................ 112
Figure 7.3  On-Chip Peripheral Module Access Cycle (H'FFFC30 to H'FFFCA3) ................. 113

Section 8 Data Transfer Controller (DTC)

Figure 8.1 Block Diagram of DTC .......................................................................................... 116
Figure 8.2 Block Diagram of DTC Activation Source Control ............................................... 123
Figure 8.3 The Location of DTC Register Information in Address Space .............................. 124
Figure 8.4 Correspondence between DTC Vector Address and Register Information ............ 124
Figure 8.5 Flowchart of DTC Operation ................................................................................. 127
Figure 8.6 Memory Mapping in Normal Mode ....................................................................... 128
Figure 8.7 Memory Mapping in Repeat Mode ........................................................................ 129
Figure 8.8 Memory Mapping in Block Transfer Mode ........................................................... 130
Figure 8.9 Chain Transfer Operation....................................................................................... 131
Figure 8.10 DTC Operation Timing (Example in Normal Mode or Repeat Mode) .................. 132
Figure 8.11 DTC Operation Timing (Example of Block Transfer Mode, with Block

                Size of 2) ................................................................................................................ 133
Figure 8.12 DTC Operation Timing (Example of Chain Transfer) ........................................... 133

Section 9 I/O Ports

Figure 9.1 Types of Open Drain Outputs ................................................................................ 154

Section 10 16-Bit Timer Pulse Unit (TPU)

Figure 10.1 Block Diagram of TPU for H8S/2268 Group......................................................... 188

Figure 10.2 Block Diagram of TPU for H8S/2264 Group......................................................... 189
Figure 10.3 16-Bit Register Access Operation [Bus Master  TCNT (16 Bits)] ..................... 216

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Figure 10.4 8-Bit Register Access Operation [Bus Master  TCR (Upper 8 Bits)]................. 216
Figure 10.5 8-Bit Register Access Operation [Bus Master  TMDR (Lower 8 Bits)]............. 217
Figure 10.6 8-Bit Register Access Operation [Bus Master  TCR and TMDR (16 Bits)]....... 217
Figure 10.7 Example of Counter Operation Setting Procedure ................................................. 218
Figure 10.8 Free-Running Counter Operation ........................................................................... 219
Figure 10.9 Periodic Counter Operation.................................................................................... 220
Figure 10.10 Example of Setting Procedure for Waveform Output by Compare Match............. 220
Figure 10.11 Example of 0 Output/1 Output Operation .............................................................. 221
Figure 10.12 Example of Toggle Output Operation .................................................................... 221
Figure 10.13 Example of Input Capture Operation Setting Procedure ........................................ 222
Figure 10.14 Example of Input Capture Operation ..................................................................... 222
Figure 10.15 Example of Synchronous Operation Setting Procedure ......................................... 223
Figure 10.16 Example of Synchronous Operation....................................................................... 224
Figure 10.17 Compare Match Buffer Operation.......................................................................... 225
Figure 10.18 Input Capture Buffer Operation.............................................................................. 225
Figure 10.19 Example of Buffer Operation Setting Procedure.................................................... 226
Figure 10.20 Example of Buffer Operation (1) ........................................................................... 227
Figure 10.21 Example of Buffer Operation (2) ........................................................................... 228
Figure 10.22 Example of PWM Mode Setting Procedure ........................................................... 230
Figure 10.23 Example of PWM Mode Operation (1) .................................................................. 231
Figure 10.24 Example of PWM Mode Operation (2) .................................................................. 231
Figure 10.25 Example of PWM Mode Operation (3) .................................................................. 232
Figure 10.26 Example of Phase Counting Mode Setting Procedure............................................ 233
Figure 10.27 Example of Phase Counting Mode 1 Operation ..................................................... 234
Figure 10.28 Example of Phase Counting Mode 2 Operation ..................................................... 235
Figure 10.29 Example of Phase Counting Mode 3 Operation ..................................................... 236
Figure 10.30 Example of Phase Counting Mode 4 Operation ..................................................... 237
Figure 10.31 Count Timing in Internal Clock Operation............................................................. 240
Figure 10.32 Count Timing in External Clock Operation ........................................................... 240
Figure 10.33 Output Compare Output Timing ............................................................................ 241
Figure 10.34 Input Capture Input Signal Timing......................................................................... 241
Figure 10.35 Counter Clear Timing (Compare Match) ............................................................... 242
Figure 10.36 Counter Clear Timing (Input Capture) ................................................................... 242
Figure 10.37 Buffer Operation Timing (Compare Match) .......................................................... 243
Figure 10.38 Buffer Operation Timing (Input Capture) .............................................................. 243
Figure 10.39 TGI Interrupt Timing (Compare Match) ................................................................ 244
Figure 10.40 TGI Interrupt Timing (Input Capture) .................................................................... 245
Figure 10.41 TCIV Interrupt Setting Timing............................................................................... 245
Figure 10.42 TCIU Interrupt Setting Timing (H8S/2268 Group Only)....................................... 246
Figure 10.43 Timing for Status Flag Clearing by CPU ............................................................... 246
Figure 10.44 Timing for Status Flag Clearing by DTC Activation (H8S/2268 Group Only)...... 247

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Figure 10.45 Phase Difference, Overlap, and Pulse Width in Phase Counting Mode
                (H8S/2268 Group Only)......................................................................................... 248

Figure 10.46 Contention between TCNT Write and Clear Operations........................................ 249
Figure 10.47 Contention between TCNT Write and Increment Operations ................................ 249
Figure 10.48 Contention between TGR Write and Compare Match ........................................... 250
Figure 10.49 Contention between Buffer Register Write and Compare Match........................... 251
Figure 10.50 Contention between TGR Read and Input Capture ................................................ 252
Figure 10.51 Contention between TGR Write and Input Capture ............................................... 253
Figure 10.52 Contention between Buffer Register Write and Input Capture............................... 254
Figure 10.53 Contention between Overflow and Counter Clearing ............................................ 255
Figure 10.54 Contention between TCNT Write and Overflow.................................................... 256

Section 11 8-Bit Timers

Figure 11.1 Block Diagram of 8-Bit Timer Module.................................................................. 258
Figure 11.2 Example of Pulse Output........................................................................................ 268
Figure 11.3 Count Timing for Internal Clock Input................................................................... 269
Figure 11.4 Count Timing for External Clock Input ................................................................. 269
Figure 11.5 Timing of CMF Setting .......................................................................................... 270
Figure 11.6 Timing of Timer Output ......................................................................................... 270
Figure 11.7 Timing of Compare-Match Clear ........................................................................... 271
Figure 11.8 Timing of Clearing by External Reset Input .......................................................... 271
Figure 11.9 Timing of OVF Setting........................................................................................... 272
Figure 11.10 Contention between TCNT Write and Clear .......................................................... 275
Figure 11.11 Contention between TCNT Write and Increment................................................... 276
Figure 11.12 Contention between TCOR Write and Compare-Match ........................................ 277
Figure 11.13 Block Diagram of 8-Bit Reload Timer ................................................................... 281
Figure 11.14 Operation in Interval Timer Mode ......................................................................... 284
Figure 11.15 Operation in Automatic Reload Timer Mode......................................................... 285
Figure 11.16 Channel Relationship of Cascaded Connection...................................................... 286

Section 12 Watchdog Timer (WDT)

Figure 12.1 Block Diagram of WDT_0 ..................................................................................... 290
Figure 12.2 Block Diagram of WDT_1 ..................................................................................... 290
Figure 12.3 Watchdog Timer Mode Operation.......................................................................... 297
Figure 12.4 Interval Timer Mode Operation.............................................................................. 297
Figure 12.5 Timing of OVF Setting........................................................................................... 298
Figure 12.6 Timing of WOVF Setting....................................................................................... 298
Figure 12.7 Writing to TCNT, TCSR (WDT_0) ....................................................................... 299
Figure 12.8 Writing to RSTCSR ............................................................................................... 300
Figure 12.9 Contention between TCNT Write and Increment................................................... 301

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Section 13 Serial Communication Interface (SCI)

Figure 13.1 Block Diagram of SCI_0........................................................................................ 305
Figure 13.2 Block Diagram of SCI_1 or SCI_2 ........................................................................ 306
Figure 13.3 Example of Internal Base Clock when Average Transfer Rate Is Selected (1) ...... 336
Figure 13.4 Example of Internal Base Clock when Average Transfer Rate Is Selected (2) ...... 337
Figure 13.5 Data Format in Asynchronous Communication (Example with 8-Bit Data,

                Parity, Two Stop Bits) ............................................................................................ 338
Figure 13.6 Receive Data Sampling Timing in Asynchronous Mode ....................................... 340
Figure 13.7 Relationship between Output Clock and Transfer Data Phase

                (Asynchronous Mode)............................................................................................ 341
Figure 13.8 Sample SCI Initialization Flowchart ...................................................................... 342
Figure 13.9 Example of Operation in Transmission in Asynchronous Mode (Example

                with 8-Bit Data, Parity, One Stop Bit) ................................................................... 343
Figure 13.10 Sample Serial Transmission Flowchart .................................................................. 344
Figure 13.11 Example of SCI Operation in Reception (Example with 8-Bit Data, Parity,

                One Stop Bit).......................................................................................................... 345
Figure 13.12 Sample Serial Reception Data Flowchart (1) ......................................................... 347
Figure 13.12 Sample Serial Reception Data Flowchart (2) ......................................................... 348
Figure 13.13 Example of Communication Using Multiprocessor Format (Transmission of

                Data H'AA to Receiving Station A) ....................................................................... 350
Figure 13.14 Sample Multiprocessor Serial Transmission Flowchart ......................................... 351
Figure 13.15 Example of SCI Operation in Reception (Example with 8-Bit Data,

                Multiprocessor Bit, One Stop Bit).......................................................................... 352
Figure 13.16 Sample Multiprocessor Serial Reception Flowchart (1)......................................... 353
Figure 13.16 Sample Multiprocessor Serial Reception Flowchart (2)......................................... 354
Figure 13.17 Data Format in Synchronous Communication (For LSB-First) ............................. 355
Figure 13.18 Sample SCI Initialization Flowchart ...................................................................... 356
Figure 13.19 Sample SCI Transmission Operation in Clocked Synchronous Mode ................... 357
Figure 13.20 Sample Serial Transmission Flowchart .................................................................. 358
Figure 13.21 Example of SCI Operation in Reception ................................................................ 359
Figure 13.22 Sample Serial Reception Flowchart ....................................................................... 360
Figure 13.23 Sample Flowchart of Simultaneous Serial Transmit and Receive Operations ....... 362
Figure 13.24 Schematic Diagram of Smart Card Interface Pin Connections............................... 363
Figure 13.25 Normal Smart Card Interface Data Format ............................................................ 364
Figure 13.26 Direct Convention (SDIR = SINV = O/E = 0) ....................................................... 364
Figure 13.27 Inverse Convention (SDIR = SINV = O/E = 1)...................................................... 364
Figure 13.28 Receive Data Sampling Timing in Smart Card Mode (Using Clock of 372

                Times the Transfer Rate)........................................................................................ 366
Figure 13.29 Retransfer Operation in SCI Transmit Mode ......................................................... 368
Figure 13.30 TEND Flag Generation Timing in Transmission Operation .................................. 369
Figure 13.31 Example of Transmission Processing Flow............................................................ 370

                                                                                  Rev. 5.00 Sep. 01, 2009 Page xli of l
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Figure 13.32 Retransfer Operation in SCI Receive Mode ........................................................... 372
Figure 13.33 Example of Reception Processing Flow................................................................. 372
Figure 13.34 Timing for Fixing Clock Output Level................................................................... 373
Figure 13.35 Clock Halt and Restart Procedure .......................................................................... 374
Figure 13.36 Example of Clocked Synchronous Transmission by DTC ..................................... 377
Figure 13.37 Sample Flowchart for Mode Transition during Transmission................................ 379
Figure 13.38 Asynchronous Transmission Using Internal Clock ................................................ 379
Figure 13.39 Synchronous Transmission Using Internal Clock .................................................. 380
Figure 13.40 Sample Flowchart for Mode Transition during Reception ..................................... 380
Figure 13.41 Operation when Switching from SCK Pin Function to Port Pin Function ............. 381
Figure 13.42 Operation when Switching from SCK Pin Function to Port Pin Function

                (Example of Preventing Low-Level Output).......................................................... 382

Section 14 I2C Bus Interface (IIC) (Supported as an Option by H8S/2264 Group)

Figure 14.1 Block Diagram of I2C Bus Interface....................................................................... 385
Figure 14.2 I2C Bus Interface Connections (Example: This LSI as Master) ............................. 386
Figure 14.3 I2C Bus Data Formats (I2C Bus Formats) ............................................................... 406
Figure 14.4 I2C Bus Data Format (Clocked Synchronous Serial Format) ................................. 406
Figure 14.5 I2C Bus Timing....................................................................................................... 407
Figure 14.6 Flowchart for IIC Initialization (Example)............................................................. 408
Figure 14.7 Flowchart for Master Transmit Mode (Example)................................................... 409
Figure 14.8 Example of Master Transmit Mode Operation Timing (MLS = WAIT = 0).......... 411
Figure 14.9 Example of Master Transmit Mode Stop Condition Generation Timing

                (MLS = WAIT = 0) ................................................................................................ 412
Figure 14.10 Flowchart for Master Receive Mode (Receiving Multiple Bytes) (WAIT = 1)

                (Example)............................................................................................................... 413
Figure 14.11 Flowchart for Master Receive Mode (Receiving 1 Byte) (WAIT = 1)

                (Example)............................................................................................................... 414
Figure 14.12 Example of Master Receive Mode Operation Timing (MLS = ACKB = 0,

                WAIT = 1).............................................................................................................. 416
Figure 14.13 Example of Master Receive Mode Stop Condition Generation Timing

                (MLS = ACKB = 0, WAIT = 1)............................................................................. 417
Figure 14.14 Flowchart for Slave Transmit Mode (Example)..................................................... 418
Figure 14.15 Example of Slave Receive Mode Operation Timing (1) (MLS = ACKB = 0) ....... 420
Figure 14.16 Example of Slave Receive Mode Operation Timing (2) (MLS = ACKB = 0) ....... 421
Figure 14.17 Sample Flowchart for Slave Transmit Mode.......................................................... 422
Figure 14.18 Example of Slave Transmit Mode Operation Timing (MLS = 0) .......................... 424
Figure 14.19 IRIC Setting Timing and SCL Control................................................................... 425
Figure 14.20 Block Diagram of Noise Cancellor ........................................................................ 427
Figure 14.21 Points for Attention Concerning Reading of Master Receive Data........................ 433

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Figure 14.22 Flowchart and Timing of Start Condition Instruction Issuance for
                Retransmission ....................................................................................................... 435

Figure 14.23 Timing of Stop Condition Issuance........................................................................ 436
Figure 14.24 IRIC Flag Clearance in WAIT = 1 Status .............................................................. 436
Figure 14.25 ICDR Read and ICCR Access Timing in Slave Transmit Mode............................ 437
Figure 14.26 TRS Bit Setting Timing in Slave Mode ................................................................. 438
Figure 14.27 Diagram of Erroneous Operation when Arbitration Is Lost ................................... 440
Figure 14.28 Timing of IRIC Flag Clearing during Wait Operation ........................................... 441

Section 15 A/D Converter

Figure 15.1 Block Diagram of A/D Converter .......................................................................... 444
Figure 15.2 Access to ADDR (When Reading H'AA40)........................................................... 450
Figure 15.3 Example of A/D Converter Operation (Single Mode, Channel 1 Selected) ........... 452
Figure 15.4 Example of A/D Converter Operation (Scan Mode, Channels AN0 to AN2

                Selected)................................................................................................................. 453
Figure 15.5 A/D Conversion Timing......................................................................................... 454
Figure 15.6 External Trigger Input Timing ............................................................................... 456
Figure 15.7 A/D Conversion Accuracy Definitions (1)............................................................. 458
Figure 15.8 A/D Conversion Accuracy Definitions (2)............................................................. 458
Figure 15.9 Example of Analog Input Circuit ........................................................................... 459
Figure 15.10 Example of Analog Input Protection Circuit.......................................................... 461
Figure 15.11 Analog Input Pin Equivalent Circuit ...................................................................... 461

Section 16 D/A Converter

Figure 16.1 Block Diagram of D/A Converter .......................................................................... 463
Figure 16.2 D/A Converter Operation Example ........................................................................ 467

Section 17 LCD Controller/Driver.....................................................................469

Figure 17.1 Block Diagram of LCD Controller/Driver ............................................................. 470
Figure 17.2 A Waveform 1/2 Duty 1/2 Vias.............................................................................. 480
Figure 17.3 Handling of LCD Drive Power Supply when Using 1/2 Duty ............................... 482
Figure 17.4 LCD RAM Map (1/4 Duty).................................................................................... 484
Figure 17.5 LCD RAM Map (1/3 Duty).................................................................................... 484
Figure 17.6 LCD RAM Map (1/2 Duty).................................................................................... 485
Figure 17.7 LCD RAM Map (Static Mode) .............................................................................. 485
Figure 17.8 Output Waveforms for Each Duty Cycle (A Waveform) ....................................... 486
Figure 17.9 Output Waveforms for Each Duty Cycle (B Waveform) ....................................... 487
Figure 17.10 Connection when Triple Step-Up Voltage Circuit Used (Supported Only by

                the H8S/2268 Group) ............................................................................................. 489
Figure 17.11 Example of Low-Power-Consumption LCD Drive Operation ............................... 491
Figure 17.12 Connection of External Split-Resistance................................................................ 492

                                                                                 Rev. 5.00 Sep. 01, 2009 Page xliii of l
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Section 18 DTMF Generation Circuit

Figure 18.1 DTMF Frequencies ................................................................................................ 493
Figure 18.2 DTMF Generation Circuit Diagram ....................................................................... 494
Figure 18.3 TONED Pin Output Equivalent Circuit.................................................................. 497
Figure 18.4 TONED Pin Output Waveform (Row or Column Group Alone) ........................... 497
Figure 18.5 Example of HA16808ANT Connection ................................................................. 499

Section 20 ROM ................................................................................................503

Figure 20.1 Block Diagram of Flash Memory........................................................................... 504
Figure 20.2 Flash Memory State Transitions............................................................................. 505
Figure 20.3 Boot Mode.............................................................................................................. 506
Figure 20.4 User Program Mode (Example).............................................................................. 507
Figure 20.5 Flash Memory Block Configuration (H8S/2268) ................................................... 509
Figure 20.6 Flash Memory Block Configuration (H8S/2266 and H8S/2265) ........................... 510
Figure 20.7 Programming/Erasing Flowchart Example in User Program Mode....................... 521
Figure 20.8 Flowchart for Flash Memory Emulation in RAM .................................................. 522
Figure 20.9 Example of RAM Overlap Operation..................................................................... 524
Figure 20.10 Program/Program-Verify Flowchart ...................................................................... 526
Figure 20.11 Erase/Erase-Verify Flowchart ................................................................................ 528
Figure 20.12 Socket Adapter Pin Correspondence Diagram ....................................................... 531
Figure 20.13 Power-On/Off Timing (Boot Mode) ...................................................................... 535
Figure 20.14 Power-On/Off Timing (User Program Mode) ........................................................ 536
Figure 20.15 Mode Transition Timing (Example: Boot Mode  User Mode  User

                Program Mode) ...................................................................................................... 537

Section 21 Clock Pulse Generator

Figure 21.1 Block Diagram of Clock Pulse Generator .............................................................. 539
Figure 21.2 Connection of Crystal Resonator (Example).......................................................... 543
Figure 21.3 Crystal Resonator Equivalent Circuit ..................................................................... 544
Figure 21.4 External Clock Input (Examples) ........................................................................... 544
Figure 21.5 External Clock Input Timing.................................................................................. 546
Figure 21.6 External Clock Switching Circuit (Examples) ....................................................... 546
Figure 21.7 External Clock Switching Timing (Examples)....................................................... 547
Figure 21.8 Example Connection of 32.768-kHz Crystal Resonator......................................... 548
Figure 21.9 Equivalence Circuit for 32.768-kHz Crystal Resonator ......................................... 548
Figure 21.10 Pin Handling When Subclock Not Required.......................................................... 549
Figure 21.11 Note on Board Design of Oscillator Circuit ........................................................... 550

Section 22 Power-Down Modes

Figure 22.1 Mode Transition Diagram ...................................................................................... 554
Figure 22.2 Medium-Speed Mode Transition and Clearance Timing ....................................... 561

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Figure 22.3 Software Standby Mode Application Example ...................................................... 564
Figure 22.4 Hardware Standby Mode Timing ........................................................................... 565

Section 23 Power Supply Circuit

Figure 23.1 Power Supply Connections When Internal Power Supply Step-Down Circuit Is
                Used........................................................................................................................ 571

Section 25 Electrical Characteristics

Figure 25.1 Power Supply Voltage and Operating Ranges (1).................................................. 597
Figure 25.1 Power Supply Voltage and Operating Ranges (2).................................................. 598
Figure 25.2 Output Load Circuit ............................................................................................... 610
Figure 25.3 Output Load Circuit ............................................................................................... 631
Figure 25.4 Oscillator Settling Timing ...................................................................................... 638
Figure 25.5 Reset Input Timing................................................................................................. 638
Figure 25.6 Interrupt Input Timing............................................................................................ 639
Figure 25.7 TPU Clock Input Timing........................................................................................ 639
Figure 25.8 8-Bit Timer Clock Input Timing ............................................................................ 639
Figure 25.9 SCK Clock Input Timing ....................................................................................... 639
Figure 25.10 SCI Input/Output Timing (Clock Synchronous Mode) .......................................... 640
Figure 25.11 I2C Bus Interface Input/Output Timing (Option).................................................... 640
Figure 25.12 TONED Load Circuit (Supported Only by the H8S/2268 Group) ......................... 641

Appendix C Package Dimensions......................................................................650

Figure C.1 TFP-100B and TFP-100BV Package Dimensions (H8S/2268 Group Only).......... 650
Figure C.2 TFP-100G and TFP-100GV Package Dimensions ................................................. 651
Figure C.3 FP-100B and FP-100BV Package Dimensions ...................................................... 652

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                                        Tables

Section 1 Overview

Table 1.1 Pin Functions..............................................................................................................7

Section 2   CPU

Table 2.1   Instruction Classification..........................................................................................29
Table 2.2   Operation Notation...................................................................................................30
Table 2.3   Data Transfer Instructions ........................................................................................31
Table 2.4   Arithmetic Operations Instructions (1).....................................................................32
Table 2.4   Arithmetic Operations Instructions (2).....................................................................33
Table 2.5   Logic Operations Instructions ..................................................................................34
Table 2.6   Shift Instructions ......................................................................................................34
Table 2.7   Bit Manipulation Instructions (1) .............................................................................35
Table 2.7   Bit Manipulation Instructions (2) .............................................................................36
Table 2.8   Branch Instructions ..................................................................................................37
Table 2.9   System Control Instructions .....................................................................................38
Table 2.10  Block Data Transfer Instructions..............................................................................39
Table 2.11  Addressing Modes....................................................................................................41
Table 2.12  Absolute Address Access Ranges ............................................................................42
Table 2.13  Effective Address Calculation (1) ............................................................................45
Table 2.13  Effective Address Calculation (2) ............................................................................46

Section 3 MCU Operating Modes

Table 3.1 MCU Operating Mode Selection..............................................................................55

Section 4   Exception Handling

Table 4.1   Exception Types and Priority ...................................................................................59
Table 4.2   Exception Handling Vector Table ............................................................................60
Table 4.3   Status of CCR and EXR after Trace Exception Handling ........................................63
Table 4.4   Status of CCR and EXR after Trap Instruction Exception Handling .......................64

Section 5   Interrupt Controller

Table 5.1   Pin Configuration .....................................................................................................70
Table 5.2   Interrupt Sources, Vector Addresses, and Interrupt Priorities ..................................85
Table 5.3   Interrupt Control Modes...........................................................................................89
Table 5.4   Interrupts Selected in Each Interrupt Control Mode (1)...........................................90
Table 5.5   Interrupts Selected in Each Interrupt Control Mode (2)...........................................90
Table 5.6   Operations and Control Signal Functions in Each Interrupt Control Mode .............91
Table 5.7   Interrupt Response Times (States)............................................................................97

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Table 5.8 Number of States in Interrupt Handling Routine Execution Status..........................98
Table 5.9 Interrupt Source Selection and Clear Control......................................................... 100

Section 8  Data Transfer Controller (DTC)

Table 8.1  Activation Source and DTCER Clearing................................................................ 122
Table 8.2  Interrupt Sources, DTC Vector Addresses, and Corresponding DTCEs ................ 125
Table 8.3  Register Information in Normal Mode ................................................................... 128
Table 8.4  Register Information in Repeat Mode .................................................................... 129
Table 8.5  Register Information in Block Transfer Mode ....................................................... 130
Table 8.6  DTC Execution Status ............................................................................................ 134
Table 8.7  Number of States Required for Each Execution Status .......................................... 134

Section 9  I/O Ports

Table 9.1  H8S/2268 Group Port Functions (1)....................................................................... 140
Table 9.1  H8S/2264 Group Port Functions (2)....................................................................... 143
Table 9.2  Input Pull-Up MOS States (Port J)......................................................................... 173
Table 9.3  Examples of Ways to Handle Unused Input Pins................................................... 184

Section 10 16-Bit Timer Pulse Unit (TPU)

Table 10.1 TPU Functions........................................................................................................ 186
Table 10.2 TPU Pins ................................................................................................................ 190
Table 10.3 CCLR0 to CCLR2 (Channel 0) (H8S/2268 Group Only) ...................................... 193
Table 10.4 CCLR0 to CCLR2 (Channels 1 and 2)................................................................... 193
Table 10.5 TPSC0 to TPSC2 (Channel 0) (H8S/2268 Group Only) ........................................ 194
Table 10.6 TPSC0 to TPSC2 (Channel 1)................................................................................ 194
Table 10.7 TPSC0 to TPSC2 (Channel 2)................................................................................ 195
Table 10.8 MD0 to MD3.......................................................................................................... 197
Table 10.9 TIORH_0 (Channel 0) (H8S/2268 Group Only) .................................................... 199
Table 10.10 TIORL_0 (Channel 0) (H8S/2268 Group Only) .................................................... 200
Table 10.11 TIOR_1 (Channel 1)............................................................................................... 201
Table 10.12 TIOR_2 (Channel 2)............................................................................................... 202
Table 10.13 TIORH_0 (Channel 0) (H8S/2268 Group Only) .................................................... 203
Table 10.14 TIORL_0 (Channel 0) (H8S/2268 Group Only) .................................................... 204
Table 10.15 TIOR_1 (Channel 1)............................................................................................... 205
Table 10.16 TIOR_2 (Channel 2)............................................................................................... 206
Table 10.17 Register Combinations in Buffer Operation........................................................... 225
Table 10.18 PWM Output Registers and Output Pins................................................................ 229
Table 10.19 Phase Counting Mode Clock Input Pins................................................................. 233
Table 10.20 Up/Down-Count Conditions in Phase Counting Mode 1 ....................................... 234
Table 10.21 Up/Down-Count Conditions in Phase Counting Mode 2 ....................................... 235
Table 10.22 Up/Down-Count Conditions in Phase Counting Mode 3 ....................................... 236

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Table 10.23 Up/Down-Count Conditions in Phase Counting Mode 4 ....................................... 237
Table 10.24 TPU Interrupts........................................................................................................ 238

Section 11 8-Bit Timers

Table 11.1 Pin Configuration ................................................................................................... 259
Table 11.2 8-Bit Timer Interrupt Sources ................................................................................ 274
Table 11.3 Timer Output Priorities .......................................................................................... 277
Table 11.4 Switching of Internal Clock and TCNT Operation................................................. 278

Section 12 Watchdog Timer (WDT)

Table 12.1 WDT Interrupt Source............................................................................................ 299

Section 13 Serial Communication Interface (SCI)

Table 13.1 Pin Configuration ................................................................................................... 307
Table 13.2 The Relationships between the N Setting in BRR and Bit Rate B ......................... 326
Table 13.3 BRR Settings for Various Bit Rates (Asynchronous Mode) (1)............................. 327
Table 13.3 BRR Settings for Various Bit Rates (Asynchronous Mode) (2)............................. 328
Table 13.3 BRR Settings for Various Bit Rates (Asynchronous Mode) (3)............................. 329
Table 13.3 BRR Settings for Various Bit Rates (Asynchronous Mode) (4)............................. 330
Table 13.4 Maximum Bit Rate for Each Frequency (Asynchronous Mode) ............................ 330
Table 13.5 Maximum Bit Rate with External Clock Input (Asynchronous Mode).................. 331
Table 13.6 BRR Settings for Various Bit Rates (Clocked Synchronous Mode) ...................... 332
Table 13.7 Maximum Bit Rate with External Clock Input (Clocked Synchronous Mode)...... 332
Table 13.8 Examples of Bit Rate for Various BRR Settings (Smart Card Interface Mode)

                (When n = 0 and S = 372) ...................................................................................... 333
Table 13.9 Maximum Bit Rate at Various Frequencies (Smart Card Interface Mode)

                (When S = 372) ...................................................................................................... 333
Table 13.10 Serial Transfer Formats (Asynchronous Mode) ..................................................... 339
Table 13.11 SSR Status Flags and Receive Data Handling........................................................ 346
Table 13.12 Interrupt Sources of Serial Communication Interface Mode.................................. 375
Table 13.13 Interrupt Sources in Smart Card Interface Mode.................................................... 376

Section 14 I2C Bus Interface (IIC) (Supported as an Option by H8S/2264 Group)

Table 14.1 Pin Configuration ................................................................................................... 386
Table 14.2 Transfer Format...................................................................................................... 391
Table 14.3 I2C Transfer Rate .................................................................................................... 393
Table 14.4 Flags and Transfer States ....................................................................................... 400
Table 14.5 Flags and Transfer States ....................................................................................... 426
Table 14.6 IIC Interrupt Source ............................................................................................... 429
Table 14.7 I2C Bus Timing (SCL and SDA Output) ................................................................ 430
Table 14.8 Permissible SCL Rise Time (tsr) Values ................................................................. 431

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Table 14.9 I2C Bus Timing (with Maximum Influence of tSr/tSf)............................................... 432

Section 15 A/D Converter

Table 15.1 Pin Configuration ................................................................................................... 445
Table 15.2 Analog Input Channels and Corresponding ADDR Registers................................ 446
Table 15.3 A/D Conversion Time (Single Mode) .................................................................... 455
Table 15.4 A/D Conversion Time (Scan Mode)....................................................................... 455
Table 15.5 A/D Converter Interrupt Source ............................................................................. 456
Table 15.6 Analog Pin Specifications ...................................................................................... 461

Section 16 D/A Converter

Table 16.1 Pin Configuration ................................................................................................... 464
Table 16.2 D/A Conversion Control ........................................................................................ 466

Section 17 LCD Controller/Driver

Table 17.1 Pin Configuration ................................................................................................... 471
Table 17.2 Duty Cycle and Common Function Selection ........................................................ 473
Table 17.3 Segment Driver Selection (1) (H8S/2268 Group) .................................................. 474
Table 17.4 Segment Driver Selection (2) (H8S/2264 Group) .................................................. 475
Table 17.5 Frame Frequency Selection .................................................................................... 477
Table 17.6 Output Levels ......................................................................................................... 488
Table 17.7 Power-Down Modes and Display Operation.......................................................... 490

Section 18 DTMF Generation Circuit

Table 18.1 Pin Configuration ................................................................................................... 494
Table 18.2 Frequency Deviation between DTMF Output Signals and Typical Signals........... 498

Section 20 ROM

Table 20.1 Differences between Boot Mode and User Program Mode.................................... 505
Table 20.2 Pin Configuration ................................................................................................... 511
Table 20.3 Setting On-Board Programming Modes................................................................. 518
Table 20.4 Boot Mode Operation............................................................................................. 520
Table 20.5 System Clock Frequencies for which Automatic Adjustment of LSI Bit Rate Is

                Possible .................................................................................................................. 520
Table 20.6 Flash Memory Operating States ............................................................................. 532
Table 20.7 Registers Present in F-ZTAT Version but Absent in Masked ROM Version ........ 538

Section 21 Clock Pulse Generator

Table 21.1 Damping Resistance Value .................................................................................... 544
Table 21.2 Crystal Resonator Characteristics........................................................................... 544
Table 21.3 External Clock Input Conditions ............................................................................ 545

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Table 21.4 External Clock Input Conditions (Duty Adjustment Circuit Not Used)................. 545

Section 22 Power-Down Modes

Table 22.1 LSI Internal States in Each Mode........................................................................... 552
Table 22.2 Low Power Dissipation Mode Transition Conditions ............................................ 555
Table 22.3 Oscillation Settling Time Settings.......................................................................... 563

Section 25 Electrical Characteristics

Table 25.1 Absolute Maximum Ratings................................................................................... 599
Table 25.2 DC Characteristics (1) ............................................................................................ 600
Table 25.2 DC Characteristics (2) ............................................................................................ 602
Table 25.2 DC Characteristics (3) ............................................................................................ 604
Table 25.2 DC Characteristics (4) ............................................................................................ 606
Table 25.3 Permissible Output Currents .................................................................................. 608
Table 25.4 Bus Drive Characteristics (1) ................................................................................. 609
Table 25.4 Bus Drive Characteristics (2) ................................................................................. 610
Table 25.5 Clock Timing.......................................................................................................... 611
Table 25.6 Control Signal Timing............................................................................................ 612
Table 25.7 Timing of On-Chip Peripheral Modules................................................................. 613
Table 25.8 I2C Bus Timing....................................................................................................... 614
Table 25.9 A/D Conversion Characteristics ............................................................................. 615
Table 25.10 D/A Conversion Characteristics ............................................................................. 616
Table 25.11 LCD Characteristics ............................................................................................... 617
Table 25.12 DTMF Characteristics ............................................................................................ 618
Table 25.13 Flash Memory Characteristics................................................................................ 619
Table 25.14 Absolute Maximum Ratings................................................................................... 621
Table 25.15 DC Characteristics (1) ............................................................................................ 622
Table 25.15 DC Characteristics (2) ............................................................................................ 624
Table 25.15 DC Characteristics (3) ............................................................................................ 625
Table 25.15 DC Characteristics (4) ............................................................................................ 627
Table 25.16 Permissible Output Currents .................................................................................. 629
Table 25.17 Bus Drive Characteristics (1) ................................................................................. 630
Table 25.17 Bus Drive Characteristics (2) ................................................................................. 631
Table 25.18 Clock Timing.......................................................................................................... 632
Table 25.19 Control Signal Timing............................................................................................ 633
Table 25.20 Timing of On-Chip Peripheral Modules................................................................. 634
Table 25.21 I2C Bus Timing....................................................................................................... 635
Table 25.22 A/D Conversion Characteristics ............................................................................. 636
Table 25.23 LCD Characteristics ............................................................................................... 637

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                                                 Section 1 Overview

                         Section 1 Overview

1.1 Features

High-speed H8S/2000 central processing unit with an internal 16-bit architecture
     Upward-compatible with H8/300 and H8/300H CPUs on an object level
     Sixteen 16-bit general registers
     65 basic instructions

Various peripheral functions
     Interrupt controller
     PC break controller (supported only by the H8S/2268 Group)
     Data transfer controller (DTC) (supported only by the H8S/2268 Group)
     16-bit timer-pulse unit (TPU)
     8-bit timer (TMR)
     Watchdog timer (WDT)
     Serial communication interface (SCI)
     I2C bus interface (IIC) (supported as an option by H8S/2264 Group)
     A/D converter
     D/A converter (supported only by the H8S/2268 Group)
     LCD controller/driver
     DTMF generation circuit (supported only by the H8S/2268 Group)

On-chip memory

H8S/2268 Group:

ROM           Model       ROM         RAM        Remarks

Flash memory  HD64F2268   256 kbytes  16 kbytes
version       HD64F2266   128 kbytes  8 kbytes

              HD64F2265   128 kbytes  4 kbytes

H8S/2264 Group:

ROM           Model       ROM         RAM        Remarks
                          128 kbytes  4 kbytes
Masked ROM    HD6432264   128 kbytes  4 kbytes
version       HD6432264W  64 kbytes   2 kbytes
                          64 kbytes   2 kbytes
              HD6432262

              HD6432262W

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Section 1 Overview

General I/O ports

I/O pins: 67 (supported only by the H8S/2268 Group)

            51 (supported only by the H8S/2264 Group)

Input-only pins: 11

Supports various power-down states

Compact package

Package     Code*2                     Body Size                              Pin Pitch

TQFP-100*1  TFP-100B, TFP-100BV        14.0 14.0 mm                         0.5 mm
TQFP-100    TFP-100G, TFP-100GV        12.0 12.0 mm                         0.4 mm
QFP-100     FP-100B, FP-100BV          14.0 14.0 mm                         0.5 mm

Notes: 1. Supported only by the H8S/2268 Group.
          2. Package codes ending in the letter V designate Pb-free product.

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                                                                                                         Section 1 Overview

1.2 Internal Block Diagram

Figure 1.1 shows the internal block diagram of the H8S/2268 Group and figure 1.2 shows that of
the H8S/2264 Group.

CVcc                                                                                           V1                   PN7 / SEG40
   Vcc                                                                                            V2                   PN6 / SEG39
       Vss                                                                                            V3                   PN5 / SEG38
           Vss                                                                                            C1                   PN4 / SEG37
                                                                                                              C2                   PN3 / SEG36
                                                                                                                                       PN2 / SEG35
                                                                                                                                           PN1 / SEG34
                                                                                                                                               PN0 / SEG33

                                                                                                                            Port N                                                PM7 / SEG32
                                                                                                                                                                                  PM6 / SEG31
                                                                                                                                                                          Port M  PM5 / SEG30
                                                                                                                                                                                  PM4 /SEG29
                 MD2                              System                                                            Internal data bus                                             PM3 / SEG28
                 MD1                                 clock pulse                                                         Internal address bus                                     PM2 / SEG27
                 EXTAL                                   generator                                                                                                                PM1 / SEG26
                 XTAL                                                                                                           Bus controller                                    PM0 / SEG25
                 OSC1                                                                          H8S/2000 CPU
                 OSC2                                                                                                                               Peripheral data bus           PL7 / SEG24
                 STBY                     Sub                                                                                                             Peripheral address bus  PL6 / SEG23
                 RES                         Clock pulse                                                                                                                          PL5 / SEG22
                 NMI                             generator                                                                                            Port L                      PL4 /SEG21
                 FWE                                                                                                                                                              PL3 / SEG20
                                                  Interrupt controller                                                DTC                                                 Port K  PL2 / SEG19
P7 0 / T M R I 0 1 / T M C I 0 1                                                                                         SCI (3 channels)                                         PL1 / SEG18
P7 1 / T M R I 2 3 / T M C I 2 3  Port 7          PC break controller                                                    IIC (2 channels)                                         PL0 / SEG17
P72/ T M O 0                                          (2 channels)
P73/ T M O 1                                                                                                          LCD (40SEG/4COM)                                            PK7 / SEG16
P74/ T M O 2                                               ROM                                                                 DTMF                                               PK6 / SEG15
P75/ T M O 3 / S C K 2                                                                                                                                                            PK5 / SEG14
P76/RxD2                                                                                  RAM                     A/D converter(10 channels)                                      PK4 /SEG13
P77/TxD2                                                                                                          D/A converter(2 channels)                                       PK3 / SEG12
                                                  TPU (3 channels)                                                                                                                PK2 / SEG11
  P35/SCK1/SCL0/IRQ5                                                                                                                                                              PK1 / SEG10
  P34/RxD1/SDA0                   Port 3            8 bit timer                                                                                                           Port J  PK0 / SEG9
  P33/TxD1/SCL1                           (4 channels+4 channels)
  P32/SCK0/SDA1/IRQ4                                                                                                                                                              PJ7 / WKP7/SEG8
  P31/RxD0                                WDT0                                               WDT1                                                                                 PJ6 / WKP6/SEG7
  P30/TxD0                                                                                (sub clock)                                                                             PJ5 / WKP5/SEG6
                                                                                                                                                                                  PJ4 / WKP4/SEG5
       PF3/ADTRG/IRQ3             Port F                                                                                                                                  Port H  PJ3 / WKP3/SEG4
                                                                                                                                                                                  PJ2 / WKP2/SEG3
                                                                                                                                                                                  PJ1 / WKP1/SEG2
                                                                                                                                                                                  PJ0 / WKP0/SEG1

                                                                                                                                                                                  PH7/TONED/TMCI4
                                                                                                                                                                                  PH3/COM4
                                                                                                                                                                                  PH2/COM3
                                                                                                                                                                                  PH1/COM2
                                                                                                                                                                                  PH0/COM1

                                          Port 1                                                                    Port 4                                Port 9

                                          P10 / TIOCA0                                                              P47 / AN7                             P96/AN8/DA0
                                             P11 / TIOCB0                                                              P46 / AN6                             P97/AN9/DA1
                                                 P12 / TIOCC0 / TCLKA                                                      P45 / AN5
                                                     P13 / TIOCD0 / TCLKB                                                      P44 / AN4
                                                         P14 / TIOCA1/IRQ0                                                         P43 / AN3
                                                             P15 / TIOCB1 / TCLKC                                                      P42 / AN2
                                                                 P16 / TIOCA2/IRQ1                                                         P41 / AN1
                                                                     P17 / TIOCB2/ TCLKD                                                       P40 / AN0

                                                                                                       Vref
                                                                                                          AVcc
                                                                                                              AVss

                                  Figure 1.1 Internal Block Diagram of H8S/2268 Group

                                                                                      Rev. 5.00 Sep. 01, 2009 Page 3 of 656
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Section 1 Overview

CVcc
   Vcc
       Vss
           Vss
                                                         V1
                                                             V2
                                                                 V3
                                                                                                   SEG40
                                                                                                       SEG39
                                                                                                           SEG38
                                                                                                               SEG37
                                                                                                                   SEG36
                                                                                                                       SEG35
                                                                                                                           SEG34
                                                                                                                               SEG33

                 MD2                              System                                                      Internal data bus                                             SEG32
                 MD1                                 clock pulse                                                   Internal address bus                                     SEG31
                 EXTAL                                   generator                                                                                                          SEG30
                 XTAL                                                                                                     Bus controller                                    SEG29
                 OSC1                                                                    H8S/2000 CPU                                                                       SEG28
                 OSC2                                                                                                                         Peripheral data bus           SEG27
                 STBY                     Sub                                                                                                       Peripheral address bus  SEG26
                 RES                         Clock pulse                                                                                                                    SEG25
                 NMI                             generator                                                                                      Port L
                 FWE                                                                                                                                                        PL7 / SEG24
                                                  Interrupt controller                                                                                                      PL6 / SEG23
P7 0 / T M R I 0 1 / T M C I 0 1                                                                                                                                            PL5 / SEG22
P7 1                                                                                ROM                 SCI (3 channels)                                        Port K      PL4 /SEG21
P72/ T M O 0                                                                                             IIC (1 channel)                                                    PL3 / SEG20
P73/ T M O 1                      Port 7                                                                                                                                    PL2 / SEG19
P74                                                                                                           (option)                                                      PL1 / SEG18
P75/ S C K 2                                                                        RAM              LCD (40SEG/4COM)                                                       PL0 / SEG17
P76/RxD2
P77/TxD2                                          TPU (2 channels)                               A/D converter (10 channels)                                                PK7 / SEG16
                                                                                                                                                                            PK6 / SEG15
       P35/SCK1/SCL0              Port 3            8 bit timer                                                                                                 Port J      PK5 / SEG14
       P34/RxD1/SDA0                              (2 channels)                                                                                                              PK4 /SEG13
       P33/TxD1                                                                                                                                                             PK3 / SEG12
       P32/SCK0/IRQ4                      WDT0                                         WDT1                                                                                 PK2 / SEG11
       P31/RxD0                                                                     (sub clock)                                                                             PK1 / SEG10
       P30/TxD0                                                                                                                                                             PK0 / SEG9
                                  Port F                                                                                                                        Port H
       PF3/ADTRG/IRQ3                                                                                                                                                       PJ7 / WKP7/SEG8
                                                                                                                                                                            PJ6 / WKP6/SEG7
                                          Port 1                                                              Port 4                                Port 9                  PJ5 / WKP5/SEG6
                                                                                                                                                                            PJ4 / WKP4/SEG5
                                                                                                                                                                            PJ3 / WKP3/SEG4
                                                                                                                                                                            PJ2 / WKP2/SEG3
                                                                                                                                                                            PJ1 / WKP1/SEG2
                                                                                                                                                                            PJ0 / WKP0/SEG1

                                                                                                                                                                            PH7
                                                                                                                                                                            PH3/COM4
                                                                                                                                                                            PH2/COM3
                                                                                                                                                                            PH1/COM2
                                                                                                                                                                            PH0/COM1

                                          P10                                                                 P47 / AN7                             P96/AN8
                                             P11                                                                 P46 / AN6                             P97/AN9
                                                 P12 / TCLKA                                                         P45 / AN5
                                                     P13 / TCLKB                                                         P44 / AN4
                                                         P14 / TIOCA1/IRQ0                                                   P43 / AN3
                                                             P15 / TIOCB1 / TCLKC                                                P42 / AN2
                                                                 P16 / TIOCA2/IRQ1                                                   P41 / AN1
                                                                     P17 / TIOCB2                                                        P40 / AN0

                                                                                                 Vref
                                                                                                    AVcc
                                                                                                        AVss

                                  Figure 1.2 Internal Block Diagram of H8S/2264 Group

Rev. 5.00 Sep. 01, 2009 Page 4 of 656
REJ09B0071-0500
                                                                                                         Section 1 Overview

1.3 Pin Arrangement

Figure 1.3 shows the pin arrangement of the H8S/2268 Group and figure 1.4 shows that of the
H8S/2264 Group.

75 P70/TMRI01/TMCI01
   74 P71/TMRI23/TMCI23
       73 P72/TMO0
          72 P73/TMO1
              71 P74/TMO2
                 70 P75/TMO3/SCK2
                     69 P76/RxD2
                        68 P77/TxD2
                            67 MD2
                               66 FWE
                                   65 EXTAL
                                      64 Vss
                                         63 XTAL
                                             62 Vcc
                                                61 STBY
                                                    60 NMI
                                                       59 RES
                                                           58 OSC1
                                                              57 OSC2
                                                                  56 MD1
                                                                      55 PH7/TONED/TMCI4
                                                                         54 AVcc
                                                                            53 Vref
                                                                                52 P40/AN0
                                                                                    51 P41/AN1
                 P30/TxD0 76
                 P31/RxD0 77        FP-100B                                                    50 P42/AN2
P32/SCK0/SDA1/IRQ4 78              FP-100BV
        P33/TxD1/SCL1 79           TFP-100B                                                    49 P43/AN3
        P34/RxD1/SDA0 80          TFP-100BV
P35/SCK1/SCL0/IRQ5 81              TFP-100G                                                    48 P44/AN4
     PF3/ADTRG/IRQ3 82            TFP-100GV
                                  (TOP VIEW)                                                   47 P45/AN5
                          C2 83
                          C1 84                                                                46 P46/AN6
                           V3 85
                           V2 86                                                               45 P47/AN7
                           V1 87
               PH3/COM4 88                                                                     44 P96/AN8/DA0
               PH2/COM3 89
               PH1/COM2 90                                                                     43 P97/AN9/DA1
               PH0/COM1 91
              PN7/SEG40 92                                                                     42 AVss
              PN6/SEG39 93                                                                     41 P17/TIOCB2/TCLKD
              PN5/SEG38 94                                                                     40 P16/TIOCA2/IRQ1
              PN4/SEG37 95
              PN3/SEG36 96                                                                     39 P15/TIOCB1/TCLKC
              PN2/SEG35 97                                                                     38 P14/TIOCA1/IRQ0
              PN1/SEG34 98
              PN0/SEG33 99                                                                     37 P13/TIOCD0/TCLKB
             PM7/SEG32 100
PM6/SEG31 1                                                                                    36 P12/TIOCC0/TCLKA
   PM5/SEG30 2
       PM4/SEG29 3                                                                             35 P11/TIOCB0
          PM3/SEG28 4
              PM2/SEG27 5                                                                      34 P10/TIOCA0
                 PM1/SEG26 6                                                                   33 PJ0/WKP0/SEG1
                     PM0/SEG25 7                                                               32 PJ1/WKP1/SEG2
                        PL7/SEG24 8                                                            31 PJ2/WKP2/SEG3
                            PL6/SEG23 9                                                        30 PJ3/WKP3/SEG4
                               PL5/SEG22 10                                                    29 PJ4/WKP4/SEG5
                                   PL4/SEG21 11                                                28 PJ5/WKP5/SEG6
                                                                                               27 PJ6/WKP6/SEG7
                                      CVcc 12                                                  26 PJ7/WKP7/SEG8
                                         PL3/SEG20 13

                                             Vss 14
                                                PL2/SEG19 15
                                                    PL1/SEG18 16
                                                        PL0/SEG17 17
                                                           PK7/SEG16 18
                                                               PK6/SEG15 19
                                                                  PK5/SEG14 20
                                                                      PK4/SEG13 21
                                                                         PK3/SEG12 22
                                                                             PK2/SEG11 23
                                                                                PK1/SEG10 24
                                                                                    PK0/SEG9 25

Figure 1.3 Pin Arrangement of H8S/2268 Group

                                              Rev. 5.00 Sep. 01, 2009 Page 5 of 656
                                                                          REJ09B0071-0500
Section 1 Overview

                    75 P70/TMRI01/TMCI01
                       74 P71
                           73 P72/TMO0
                              72 P73/TMO1
                                  71 P74
                                     70 P75/SCK2
                                         69 P76/RxD2
                                            68 P77/TxD2
                                                67 MD2
                                                   66 FWE
                                                       65 EXTAL
                                                          64 Vss
                                                             63 XTAL
                                                                 62 Vcc
                                                                    61 STBY
                                                                        60 NMI
                                                                           59 RES
                                                                               58 OSC1
                                                                                  57 OSC2
                                                                                      56 MD1
                                                                                          55 PH7
                                                                                             54 AVcc
                                                                                                53 Vref
                                                                                                    52 P40/AN0
                                                                                                        51 P41/AN1
           P30/TxD0 76
           P31/RxD0 77                   FP-100B                                                                   50 P42/AN2
  P32/SCK0/IRQ4 78                      FP-100BV
           P33/TxD1 79                  TFP-100G                                                                   49 P43/AN3
  P34/RxD1/SDA0 80                     TFP-100GV
  P35/SCK1/SCL0 81                     (TOP VIEW)                                                                  48 P44/AN4
PF3/ADTRG/IRQ3 82
                                                                                                                   47 P45/AN5
                   NC* 83
                   NC* 84                                                                                          46 P46/AN6

                     V3 85                                                                                         45 P47/AN7
                     V2 86
                     V1 87                                                                                         44 P96/AN8
         PH3/COM4 88
         PH2/COM3 89                                                                                               43 P97/AN9
         PH1/COM2 90
         PH0/COM1 91                                                                                               42 AVss
               SEG40 92                                                                                            41 P17/TIOCB2
               SEG39 93                                                                                            40 P16/TIOCA2/IRQ1
               SEG38 94
               SEG37 95                                                                                            39 P15/TIOCB1/TCLKC
               SEG36 96                                                                                            38 P14/TIOCA1/IRQ0
               SEG35 97
               SEG34 98                                                                                            37 P13/TCLKB
               SEG33 99
               SEG32 100                                                                                           36 P12/TCLKA
                    SEG31 1
                       SEG30 2                                                                                     35 P11
                           SEG29 3
                              SEG28 4                                                                              34 P10
                                  SEG27 5                                                                          33 PJ0/WKP0/SEG1
                                     SEG26 6                                                                       32 PJ1/WKP1/SEG2
                                         SEG25 7                                                                   31 PJ2/WKP2/SEG3
                                            PL7/SEG24 8                                                            30 PJ3/WKP3/SEG4
                                                PL6/SEG23 9                                                        29 PJ4/WKP4/SEG5
                                                   PL5/SEG22 10                                                    28 PJ5/WKP5/SEG6
                                                       PL4/SEG21 11                                                27 PJ6/WKP6/SEG7
                                                                                                                   26 PJ7/WKP7/SEG8
                                                          CVcc 12
                                                             PL3/SEG20 13

                                                                 Vss 14
                                                                     PL2/SEG19 15
                                                                        PL1/SEG18 16
                                                                            PL0/SEG17 17
                                                                               PK7/SEG16 18
                                                                                   PK6/SEG15 19
                                                                                      PK5/SEG14 20
                                                                                          PK4/SEG13 21
                                                                                             PK3/SEG12 22
                                                                                                 PK2/SEG11 23
                                                                                                    PK1/SEG10 24
                                                                                                        PK0/SEG9 25

Note: * The NC pin should be open.

                Figure 1.4 Pin Arrangement of H8S/2264 Group

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                                            Section 1 Overview

1.4 Pin Functions

Table 1.1 lists the pins functions.

Table 1.1  Pin Functions

Type          Symbol Pin NO.         I/O    Function
Power                                Input
supply        Vcc   62                      Power supply pin. Connect this pin to the system
                                     Input  power supply.
              CVcc  12
                                            Connect this pin to Vss via a capacitor
              V3    85               Input  (H8S/2268 Group: 0.1 F/0.2 F and H8S/2264
                                            Group: 0.2 F) for voltage stabilization. Note that
              V2    86                      applying a voltage exceeding 4.3 V, the absolute
                                            maximum rating, to the CVcc pin may cause fatal
              V1    87                      damages on this LSI. Do not connect the power
                                            supply to the CVcc pin. See section 23, Power
              Vss   14               Input  Supply Circuit, for connecting examples.

                    64               Input  Power supply pins for the LCD controller/driver.
                                     Input  With an internal power supply division resistor,
Clock         XTAL  63                      these pins are normally left open. Power supply
                                            should be within the range of Vcc  V1  V2  V3
              EXTAL 65                       Vss. When the triple step-up voltage circuit*1 is
                                            used, the V3 pin is used for the LCD input
              OSC1 58                Input  reference power supply.
              OSC2 57                Input
                                            Ground pins. Connect this pin to the system
Operating MD2, MD1 67                Input  power supply (0 V).

mode control        56                      For connection to a crystal resonator. This pin
                                            can be also used for external clock input. For
                                            examples of crystal resonator connection and
                                            external clock input, see section 21, Clock Pulse
                                            Generator.

                                            Connects to a 32.768 kHz crystal resonator. See
                                            section 21, Clock Pulse Generator, for typical
                                            connection diagrams for a crystal resonator.

                                            Sets the operating mode. Inputs at these pins
                                            should not be changed during operation. Be sure
                                            to fix the levels of the mode pins (MD2, MD1) by
                                            pull-down or pull-up, except for mode changing.

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Section 1 Overview

Type         Symbol  Pin NO.   I/O     Function
             RES*2   59        Input   Reset input pin. When this pin is low, the chip
System                         Input   enters in the power-on reset state.
control                        Input   When this pin is low, a transition is made to
                               Input   hardware standby mode.
             STBY*2 61         Input   Enables/disables programming the flash
                                       memory.
             FWE     66        Input   Nonmaskable interrupt pin. If this pin is not used,
                               Input   it should be fixed-high.
Interrupts NMI*2     60                These pins request a maskable interrupt.
                               Input/
             IRQ5*1 81         Output  These pins request a wakeup interrupt. This
                                       interrupt is maskable.
             IRQ4    78        Input/  These pins input an external clock.
                               Output
             IRQ3    82        Input/  Pins for the TGRA_0 to TGRD_0 input capture
                               Output  input or output compare output, or PWM output.
             IRQ1    40        Output
                                       Pins for the TGRA_1 and TGRB_1 input capture
             IRQ0    38        Input   input or output compare output, or PWM output.
                                       Pins for the TGRA_2 and TGRB_2 input capture
             WKP7 to 26 to 33  Input   input or output compare output, or PWM output.
             WKP0                      Compare-match output pins

16-bit timer- TCLKD*1 41               Pins for external clock input to the counter

pulse unit TCLKC 39                    Counter reset input pins.

(TPU)        TCLKB 37

             TCLKA 36

             TIOCA0*1 34
             TIOCB0*1 35
             TIOCC0*1 36
             TIOCD0*1 37

             TIOCA1 38
             TIOCB1 39

8-bit timer  TIOCA2 40
             TIOCB2 41

             TMO3*1 70
             TMO2*1 71
             TMO1 72
             TMO0 73

             TMCI23*1 74
             TMCI01 75
             TMCI4*1 55

             TMRI23*1 74
             TMRI01 75

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                                       Section 1 Overview

Type         Symbol  Pin NO.   I/O     Function
                     68        Output  Data output pins
Serial       TxD2    79
communi-     TxD1    76        Input   Data input pins
cation       TxD0    69
Interface            80        Input/  Clock input/output pins.
(SCI)/smart  RxD2    77        Output  SCK1 outputs NMOS push-pull.
card         RxD1    70        Input/
interface    RxD0    81        Output  I2C clock input/output pins.
                     78        Input/  These pins drive bus. The output of SCL0 is
I2C bus      SCK2    79        Output  NMOS open drain.
interface*3  SCK1    81        Input   I2C data input/output pins.
             SCK0              Input   These pins drive bus. The output of SDA0 is
                     78        Output  NMOS open drain.
             SCL1*1  80        Input   Analog input pins
             SCL0
                     43 to 52  Input   Pin for input of an external trigger to start A/D
             SDA1*1                    conversion
             SDA0    82        Input   Analog output pins for the D/A converter*1.

A/D          AN9 to  43                Power supply pin for the A/D converter, D/A
converter    AN0     44                converter*1 and DTMF generation circuit*1. If
                     54                none of the A/D converter, D/A converter*1 and
             ADTRG                     DTMF generation circuit*1 is used, connect this
                     42                pin to the system power supply (Vcc level).
D/A          DA1                       Ground pin for the A/D converter, D/A
converter*1  DA0     53                converter*1, and DTMF generator*1. Connect this
                                       pin to the system power supply (0 V).
A/D          AVcc                      Reference voltage input pin for the A/D converter
converter,                             and D/A converter*1. If neither the A/D converter
D/A                                    nor D/A converter*1 is used, connect this pin to
converter*1                            the system power supply (Vcc level).

             AVss

             Vref

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Section 1 Overview

Type         Symbol Pin NO. I/O            Function
LCD                                        LCD segment output pins
controller/  SEG40 to  92 to 100,  Output
driver       SEG 1     1 to 11,            LCD common output pins
                       13, 15 to           Pins for the step-up voltage capacitor of the LCD
DTMF                   33                  drive power supply.
generation                                 DTMF signal output pin.
circuit*1    COM4 to   88 to 91    Output
I/O ports    COM1                  --      8-bit I/O pins
                       83                  6-bit I/O pins
             C2*1      84                  P34 and P35 output NMOS push-pull.
             C1*1                          8-bit input pins
                                           8-bit I/O pins
             TONED 55              Output  2-bit input pins
                                           1-bit I/O pin
             P17 to    41 to 34    Input/  1-bit input pin
             P10                   Output  4-bit I/O pins
                       81 to 76    Input/  8-bit I/O pins
             P35 to                Output  8-bit I/O pins
             P30       45 to 52            8-bit I/O pins
                                   Input
             P47 to    68 to 75
             P40                   Input/
                       43          Output
             P77 to    44          Input
             P70       82
                                   Input/
             P97                   Output
             P96                   Input
                                   Input/
             PF3                   Output
                                   Input/
             PH7       55          Output
                                   Input/
             PH3 to    88 to 91    Output
             PH0                   Input/
                                   Output
             PJ7 to PJ0 26 to 33

             PK7 to    18 to 25
             PK0
                       8
             PL7       9
             PL6       10
             PL5       11
             PL4       13
             PL3       15
             PL2       16
             PL1       17
             PL0

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                                                   Section 1 Overview

Type       Symbol Pin NO. I/O  Function

I/O ports  PM7*1   100  Input/ 8-bit I/O pins
                        Output
           PM6*1   1

           PM5*1   2

           PM4*1   3

           PM3*1   4

           PM2*1   5

           PM1*1   6

           PM0*1   7

           PN7 to  92 to 99 Input/ 8-bit I/O pins
           PN0*1                   Output

Notes: 1. Supported only by the H8S/2268 Group.
          2. Countermeasure against noise should be executed or may result in malfunction.
          3. Supported as an option by H8S/2264 Group.

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Section 1 Overview

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                                                                   Section 2 CPU

                                 Section 2 CPU

The H8S/2000 CPU is a high-speed central processing unit with an internal 32-bit architecture that
is upward-compatible with the H8/300 and H8/300H CPUs. The H8S/2000 CPU has sixteen 16-bit
general registers, can address a 16-Mbyte linear address space, and is ideal for realtime control.
This section describes the H8S/2000 CPU. The usable modes and address spaces differ depending
on the product. For details on each product, refer to section 3, MCU Operating Modes.

2.1 Features

Upward-compatible with H8/300 and H8/300H CPU

Can execute H8/300 and H8/300H CPU object programs

General-register architecture

Sixteen 16-bit general registers also usable as sixteen 8-bit registers or eight 32-bit registers

Sixty-five basic instructions

8/16/32-bit arithmetic and logic instructions

Multiply and divide instructions

Powerful bit-manipulation instructions

Eight addressing modes

Register direct [Rn]

Register indirect [@ERn]

Register indirect with displacement [@(d:16,ERn) or @(d:32,ERn)]

Register indirect with post-increment or pre-decrement [@ERn+ or @ERn]

Absolute address [@aa:8, @aa:16, @aa:24, or @aa:32]

Immediate [#xx:8, #xx:16, or #xx:32]

Program-counter relative [@(d:8,PC) or @(d:16,PC)]

Memory indirect [@@aa:8]

16-Mbyte address space

Program: 16 Mbytes

Data: 16 Mbytes

High-speed operation

All frequently-used instructions execute in one or two states

8/16/32-bit register-register add/subtract: 1 state

8 8-bit register-register multiply:   12 states

16 8-bit register-register divide:    12 states

CPUS213A_000020020700                                 Rev. 5.00 Sep. 01, 2009 Page 13 of 656
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Section 2 CPU

16 16-bit register-register multiply: 20 states

32 16-bit register-register divide:             20 states

Two CPU operating modes

Normal mode*

Advanced mode

Power-down state

Transition to power-down state by a SLEEP instruction

CPU clock speed selection

Note: * Normal mode is not available in this LSI.

2.1.1 Differences between H8S/2600 CPU and H8S/2000 CPU

The differences between the H8S/2600 CPU and the H8S/2000 CPU are shown below.

Register configuration
     The MAC register is supported by the H8S/2600 CPU only.

Basic instructions
     The four instructions MAC, CLRMAC, LDMAC, and STMAC are supported by the
        H8S/2600 CPU only.

The number of execution states of the MULXU and MULXS instructions;

                                                              Execution States

Instruction         Mnemonic                       H8S/2600   H8S/2000

MULXU               MULXU.B Rs, Rd                 3          12

                    MULXU.W Rs, ERd 4                         20

MULXS               MULXS.B Rs, Rd                 4          13

                    MULXS.W Rs, ERd                5          21

In addition, there are differences in address space, CCR and EXR* register functions, and power-
down modes, etc., depending on the model.

Note: * Supported only by the H8S/2268 Group.

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2.1.2 Differences from H8/300 CPU

In comparison to the H8/300 CPU, the H8S/2000 CPU has the following enhancements:

More general registers and control registers
     Eight 16-bit expanded registers, and one 8-bit and two 32-bit control registers, have been
        added.

Expanded address space
     Normal mode supports the same 64-kbyte address space as the H8/300 CPU.
     Advanced mode supports a maximum 16-Mbyte address space.

Enhanced addressing
     The addressing modes have been enhanced to make effective use of the 16-Mbyte address
        space.

Enhanced instructions
     Addressing modes of bit-manipulation instructions have been enhanced.
     Signed multiply and divide instructions have been added.
     Two-bit shift instructions have been added.
     Instructions for saving and restoring multiple registers have been added.
     A test and set instruction has been added.

Higher speed
     Basic instructions execute twice as fast.

2.1.3 Differences from H8/300H CPU

In comparison to the H8/300H CPU, the H8S/2000 CPU has the following enhancements:

Additional control register
     One 8-bit control registers have been added.

Enhanced instructions
     Addressing modes of bit-manipulation instructions have been enhanced.
     Two-bit shift instructions have been added.
     Instructions for saving and restoring multiple registers have been added.
     A test and set instruction has been added.

Higher speed
     Basic instructions execute twice as fast.

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Section 2 CPU

2.2 CPU Operating Modes

The H8S/2000 CPU has two operating modes: normal and advanced. Normal mode supports a
maximum 64-kbyte address space. Advanced mode supports a maximum 16-Mbyte total address
space. The mode is selected by the mode pins.

2.2.1 Normal Mode

The exception vector table and stack have the same structure as in the H8/300 CPU.

Address Space
    Linear access is provided to a maximum address space of 64 kbytes.

Extended Registers (En)
    The extended registers (E0 to E7) can be used as 16-bit registers, or as the upper 16-bit
    segments of 32-bit registers. When En is used as a 16-bit register it can contain any value, even
    when the corresponding general register (Rn) is used as an address register. If the general
    register is referenced in the register indirect addressing mode with pre-decrement (@Rn) or
    post-increment (@Rn+) and a carry or borrow occurs, however, the value in the corresponding
    extended register (En) will be affected.

Instruction Set
    All instructions and addressing modes can be used. Only the lower 16 bits of effective
    addresses (EA) are valid.

Exception Vector Table and Memory Indirect Branch Addresses
    In normal mode the top area starting at H'0000 is allocated to the exception vector table. One
    branch address is stored per 16 bits. Figure 2.1 shows the structure of the exception vector
    table in normal mode. For details of the exception vector table, see section 4, Exception
    Handling.
    The memory indirect addressing mode (@@aa:8) employed in the JMP and JSR instructions
    uses an 8-bit absolute address included in the instruction code to specify a memory operand
    that contains a branch address. In normal mode the operand is a 16-bit word operand,
    providing a 16-bit branch address. Branch addresses can be stored in the top area from H'0000
    to H'00FF. Note that this area is also used for the exception vector table.

Stack Structure
    When the program counter (PC) is pushed onto the stack in a subroutine call, and the PC,
    condition-code register (CCR) and extended control register (EXR) are pushed onto the stack
    in exception handling, they are stored as shown in figure 2.2. EXR is not pushed onto the stack
    in interrupt control mode 0. For details, see section 4, Exception Handling.

Note: * Normal mode is not available in this LSI.

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    H'0000        Reset exception vector                                              Section 2 CPU
    H'0001
    H'0002      (Reserved for system use)                      Exception
    H'0003           Exception vector 1                        vector table
    H'0004           Exception vector 2
    H'0005
    H'0006
    H'0007
    H'0008
    H'0009
    H'000A
    H'000B

    Figure 2.1 Exception Vector Table (Normal Mode)

SP          PC   SP                                             EXR*1
                     *2                                         Reserved*1 *3
    (16 bits)                                                   CCR
                (SP )                                           CCR*3

                                                                  PC
                                                               (16 bits)

                 (a) Subroutine Branch                         (b) Exception Handling

Notes: 1. When EXR is not used it is not stored on the stack.
          2. SP when EXR is not used.
          3. lgnored when returning.

    Figure 2.2 Stack Structure in Normal Mode

                                           Rev. 5.00 Sep. 01, 2009 Page 17 of 656
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Section 2 CPU

2.2.2 Advanced Mode

Address Space
    Linear access is provided to a maximum 16-Mbyte address space.

Extended Registers (En)
    The extended registers (E0 to E7) can be used as 16-bit registers, or as the upper 16-bit
    segments of 32-bit registers or address registers.

Instruction Set
    All instructions and addressing modes can be used.

Exception Vector Table and Memory Indirect Branch Addresses
    In advanced mode, the top area starting at H'00000000 is allocated to the exception vector
    table in units of 32 bits. In each 32 bits, the upper 8 bits are ignored and a branch address is
    stored in the lower 24 bits (figure 2.3). For details of the exception vector table, see section 4,
    Exception Handling.

               H'00000000          Reserved
                           Reset exception vector
               H'00000003
               H'00000004

               H'00000007                          Exception vector table
               H'00000008
                           Exception vector 3
               H'0000000B
               H'0000000C

               H'00000010       Reserved
                           Exception vector 1

                         Figure 2.3 Exception Vector Table (Advanced Mode)

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                                                                                                               Section 2 CPU

    The memory indirect addressing mode (@@aa:8) employed in the JMP and JSR instructions
    uses an 8-bit absolute address included in the instruction code to specify a memory operand
    that contains a branch address. In advanced mode, the operand is a 32-bit longword operand,
    providing a 32-bit branch address. The upper 8 bits of these 32 bits is a reserved area that is
    regarded as H'00. Branch addresses can be stored in the area from H'00000000 to H'000000FF.
    Note that the first part of this range is also the exception vector table.
Stack Structure
    In advanced mode, when the program counter (PC) is pushed onto the stack in a subroutine
    call, and the PC, condition-code register (CCR), and extended control register (EXR*) are
    pushed onto the stack in exception handling, they are stored as shown in figure 2.4. When
    EXR* is invalid, it is not pushed onto the stack. For details, see section 4, Exception Handling.

Note: * Supported only by the H8S/2268 Group.

SP  Reserved                SP       EXR*1 *4
                                     Reserved*1 *3 *4
       PC                       *2   CCR
    (24 bits)              (SP )
                                       PC
                                    (24 bits)

    (a) Subroutine Branch           (b) Exception Handling

Notes: 1. When EXR is not used it is not stored on the stack.
          2. SP when EXR is not used (The H8S/2264 Group SP always points here).
          3. Ignored when returning.
          4. Supported only by the H8S/2268 Group.

              Figure 2.4 Stack Structure in Advanced Mode

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Section 2 CPU

2.3 Address Space

Figure 2.5 shows a memory map of the H8S/2000 CPU. The H8S/2000 CPU provides linear
access to a maximum 64-kbyte address space in normal mode, and a maximum 16-Mbyte
(architecturally 4-Gbyte) address space in advanced mode. The usable modes and address spaces
differ depending on the product. For details on each product, refer to section 3, MCU Operating
Modes.

H'0000                                  H'00000000
H'FFFF
               64 kbytes

                                                    16 Mbytes          Program area

                                        H'00FFFFFF                     Data area

                                        H'FFFFFFFF

               (a) Normal Mode                      (b) Advanced Mode

Note: Normal mode is not available in this LSI

                          Figure 2.5 Memory Map

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                                                                            Section 2 CPU

2.4 Register Configuration

The H8S/2000 CPU has the internal registers shown in figure 2.6. There are two types of registers:
general registers and control registers. Control registers are a 24-bit program counter (PC), an 8-
bit extended control register (EXR*), and an 8-bit condition code register (CCR).

Note: * Supported only by the H8S/2268 Group.

General Registers (Rn) and Extended Registers (En)

             15                                     07                  07                0
                                                                            R0L
   ER0                            E0                               R0H      R1L
                                                                            R2L
   ER1                            E1                               R1H      R3L
                                                                            R4L
   ER2                            E2                               R2H      R5L
                                                                            R6L
   ER3                            E3                               R3H      R7L

   ER4                            E4                               R4H

   ER5                            E5                               R5H

   ER6                            E6                               R6H

   ER7 (SP)                       E7                               R7H

Control Registers (CR)                                                                                                0
                                                23                        PC

Legend:                                                                                   76543210

SP : Stack pointer                                                        EXR*1 T - - - - I2 I1 I0

PC : Program counter                                                                     76543210
                                                                                 CCR I UI H U N Z V C
EXR : Extended control register*1
                                                    H : Half-carry flag
T       : Trace bit*1                               U : User bit
                                                    N : Negative flag
I2 to I0 : Interrupt mask bits*1                    Z : Zero flag
                                                    V : Overflow flag
CCR : Condition-code register*1                     C : Carry flag

I       : Interrupt mask bit

UI : User bit or interrupt mask bit*2

Notes: 1. Supported only by the H8S/2268 Group.
          2. The interrupt mask bit is not available in this LSI.

                                  Figure 2.6 CPU Registers

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Section 2 CPU

2.4.1 General Registers

The H8S/2000 CPU has eight 32-bit general registers. These general registers are all functionally
alike and can be used as both address registers and data registers. When a general register is used
as a data register, it can be accessed as a 32-bit, 16-bit, or 8-bit register. Figure 2.7 illustrates the
usage of the general registers.

When the general registers are used as 32-bit registers or address registers, they are designated by
the letters ER (ER0 to ER7).

The ER registers divide into 16-bit general registers designated by the letters E (E0 to E7) and R
(R0 to R7). These registers are functionally equivalent, providing a maximum sixteen 16-bit
registers. The E registers (E0 to E7) are also referred to as extended registers.

The R registers divide into 8-bit general registers designated by the letters RH (R0H to R7H) and
RL (R0L to R7L). These registers are functionally equivalent, providing a maximum sixteen 8-bit
2egisters.

The usage of each register can be selected independently.

General register ER7 has the function of stack pointer (SP) in addition to its general-register
function, and is used implicitly in exception handling and subroutine calls. Figure 2.8 shows the
stack.

Address registers            16-bit registers             8-bit registers
32-bit registers
                     E registers (extended registers)        RH registers
   ER registers                    (E0 to E7)               (R0H to R7H)
   (ER0 to ER7)
                                  R registers                RL registers
                                   (R0 to R7)                (R0L to R7L)

                     Figure 2.7 Usage of General Registers

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            SP (ER7)                                                  Section 2 CPU

                                                 Free area
                                                 Stack area

                        Figure 2.8 Stack Status

2.4.2 Program Counter (PC)

This 24-bit counter indicates the address of the next instruction the CPU will execute. The length
of all CPU instructions is 2 bytes (one word), so the least significant PC bit is ignored. (When an
instruction is fetched, the least significant PC bit is regarded as 0.)

2.4.3 Extended Control Register (EXR) (H8S/2268 Group Only)

EXR is an 8-bit register that manipulates the LDC, STC, ANDC, ORC, and XORC instructions.
When these instructions except for the STC instruction is executed, all interrupts including NMI
will be masked for three states after execution is completed.

         Initial

Bit  Bit Name Value R/W Description

7    T   0            R/W Trace Bit

                           When this bit is set to 1, a trace exception is generated
                           each time an instruction is executed. When this bit is
                           cleared to 0, instructions are executed in sequence.

6 to 3   1                 Reserved

                           These bits are always read as 1.

2    I2  1            R/W These bits designate the interrupt mask level (0 to 7). For

1    I1  1            R/W details, refer to section 5, Interrupt Controller.

0    I0  1            R/W

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Section 2 CPU

2.4.4 Condition-Code Register (CCR)

This 8-bit register contains internal CPU status information, including an interrupt mask bit (I) and
half-carry (H), negative (N), zero (Z), overflow (V), and carry (C) flags.

Operations can be performed on the CCR bits by the LDC, STC, ANDC, ORC, and XORC
instructions. The N, Z, V, and C flags are used as branching conditions for conditional branch
(Bcc) instructions.

               Initial

Bit  Bit Name Value     R/W Description

7    I         1        R/W Interrupt Mask Bit

                                        Masks interrupts other than NMI when set to 1. NMI is
                                        accepted regardless of the I bit setting. The I bit is set
                                        to 1 by hardware at the start of an exception-handling
                                        sequence. For details, refer to section 5, Interrupt
                                        Controller.

6    UI        Undefined R/W User Bit or Interrupt Mask Bit

                                        Can be written and read by software using the LDC,
                                        STC, ANDC, ORC, and XORC instructions. This bit
                                        cannot be used as an interrupt mask bit in this LSI.

5    H         Undefined R/W Half-Carry Flag

                                        When the ADD.B, ADDX.B, SUB.B, SUBX.B, CMP.B,
                                        or NEG.B instruction is executed, this flag is set to 1 if
                                        there is a carry or borrow at bit 3, and cleared to 0
                                        otherwise. When the ADD.W, SUB.W, CMP.W, or
                                        NEG.W instruction is executed, the H flag is set to 1 if
                                        there is a carry or borrow at bit 11, and cleared to 0
                                        otherwise. When the ADD.L, SUB.L, CMP.L, or NEG.L
                                        instruction is executed, the H flag is set to 1 if there is a
                                        carry or borrow at bit 27, and cleared to 0 otherwise.

4    U         Undefined R/W User Bit

                                        Can be written and read by software using the LDC,
                                        STC, ANDC, ORC, and XORC instructions.

3    N         Undefined R/W Negative Flag

                                        Stores the value of the most significant bit of data as a
                                        sign bit.

2    Z         Undefined R/W Zero Flag

                                        Set to 1 to indicate zero data, and cleared to 0 to
                                        indicate non-zero data.

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                                                              Section 2 CPU

        Initial

Bit  Bit Name Value  R/W Description

1    V  Undefined R/W Overflow Flag

                     Set to 1 when an arithmetic overflow occurs, and
                     cleared to 0 at other times.

0    C  Undefined R/W Carry Flag

                     Set to 1 when a carry occurs, and cleared to 0
                     otherwise. Used by:

                      Add instructions, to indicate a carry

                      Subtract instructions, to indicate a borrow

                      Shift and rotate instructions, to indicate a carry

                     The carry flag is also used as a bit accumulator by bit
                     manipulation instructions.

2.4.5 Initial Values of CPU Registers

Reset exception handling loads the CPU's program counter (PC) from the vector table, clears the
trace bit in EXR* to 0, and sets the interrupt mask bits in CCR and EXR* to 1. The other CCR bits
and the general registers are not initialized. In particular, the stack pointer (ER7) is not initialized.
The stack pointer should therefore be initialized by an MOV.L instruction executed immediately
after a reset.

Note: * Supported only by the H8S/2268 Group.

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Section 2 CPU

2.5 Data Formats

The H8S/2000 CPU can process 1-bit, 4-bit (BCD), 8-bit (byte), 16-bit (word), and 32-bit
(longword) data. Bit-manipulation instructions operate on 1-bit data by accessing bit n (n = 0, 1, 2,
..., 7) of byte operand data. The DAA and DAS decimal-adjust instructions treat byte data as two
digits of 4-bit BCD data.

2.5.1 General Register Data Formats
Figure 2.9 shows the data formats in general registers.

Data Type       Register Number         Data Format
1-bit data       RnH
                                        7                           0

                                        7 6 5 4 3 2 10                      Don't care

                                                                       7                    0

1-bit data      RnL                          Don't care                7 6 5 4 3 2 10

                                        7                43         0

4-bit BCD data  RnH                        Upper             Lower          Don't care

                                                                       7         43         0

4-bit BCD data  RnL                          Don't care                   Upper      Lower

Byte data       RnH                      7                     0
Byte data                               MSB                                 Don't care

                                                             LSB

                                                                       7                    0

                RnL                          Don't care

                                                                       MSB              LSB

                Figure 2.9 General Register Data Formats (1)

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Data Type      Register Number  Data Format                       Section 2 CPU
Word data      Rn               15
                                                                            0
Word data      En                   MSB                                 LSB
                                0
15                                                                          0
                                                                         LSB
          MSB  ERn              LSB
                                 16 15
Longword data
          31

MSB                 En                       Rn

Legend:
ERn: General register ER
En: General register E
Rn: General register R
RnH: General register RH
RnL: General register RL
MSB: Most significant bit
LSB: Least significant bit

                    Figure 2.9 General Register Data Formats (2)

                                         Rev. 5.00 Sep. 01, 2009 Page 27 of 656
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2.5.2 Memory Data Formats

Figure 2.10 shows the data formats in memory. The H8S/2000 CPU can access word data and
longword data in memory, but word or longword data must begin at an even address. If an attempt
is made to access word or longword data at an odd address, no address error occurs but the least
significant bit of the address is regarded as 0, so the access starts at the preceding address. This
also applies to instruction fetches.

When ER7 is used as an address register to access the stack, the operand size should be word or
longword.

               Data Type      Address              Data Format
               1-bit data
               Byte data                      7                 0

                              Address L       76 543210

                              Address L       MSB               LSB

               Word data      Address 2M MSB

                              Address 2M + 1                    LSB

               Longword data  Address 2N      MSB

                              Address 2N + 1

                              Address 2N + 2

                              Address 2N + 3                    LSB

               Figure 2.10 Memory Data Formats

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                                                              Section 2 CPU

2.6 Instruction Set

The H8S/2000 CPU has 65 types of instructions. The instructions are classified by function in
table 2.1.

Table 2.1 Instruction Classification

Function          Instructions                                Size        Types
                                                                          5
Data transfer     MOV                                         B/W/L
                  POP*1, PUSH*1                               W/L         19
                  LDM*5, STM*5                                L
                  MOVFPE*3, MOVTPE*3                          B           4
                                                                          8
Arithmetic        ADD, SUB, CMP, NEG                          B/W/L       14
operations        ADDX, SUBX, DAA, DAS                        B           5
                                                                          9
                  INC, DEC                                    B/W/L       1

                  ADDS, SUBS                                  L

                  MULXU, DIVXU, MULXS, DIVXS                  B/W

                  EXTU, EXTS                                  W/L

                  TAS*4                                       B

Logic operations AND, OR, XOR, NOT                            B/W/L

Shift             SHAL, SHAR, SHLL, SHLR, ROTL, ROTR, ROTXL, ROTXR B/W/L

Bit manipulation  BSET, BCLR, BNOT, BTST, BLD, BILD, BST, BIST, BAND, B
Branch            BIAND, BOR, BIOR, BXOR, BIXOR

                  Bcc*2, JMP, BSR, JSR, RTS                  

System control TRAPA, RTE, SLEEP, LDC, STC, ANDC, ORC, XORC,  

                  NOP

Block data transfer EEPMOV                                    

                                                                                                                         Total: 65

Legend:
B: Byte
W: Word
L: Longword
Notes: 1. POP.W Rn and PUSH.W Rn are identical to MOV.W @SP+, Rn and MOV.W Rn,

               @-SP. POP.L ERn and PUSH.L ERn are identical to MOV.L @SP+, ERn and MOV.L
               ERn, @-SP.
          2. Bcc is the general name for conditional branch instructions.
          3. Cannot be used in this LSI.
          4. Only register ER0, ER1, ER4, or ER5 should be used when using the TAS instruction.
          5. Only register ER0 to ER6 should be used when using the STM/LDM instruction.

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2.6.1 Table of Instructions Classified by Function

Tables 2.3 to 2.10 summarize the instructions in each functional category. The notation used in
tables 2.3 to 2.10 is defined below.

Table 2.2 Operation Notation

Symbol          Description

Rd              General register (destination) *1

Rs              General register (source) *1

Rn              General register*1

ERn             General register (32-bit register)

(EAd)           Destination operand

(EAs)           Source operand
EXR             Extended control register*2

CCR             Condition-code register

N               N (negative) flag in CCR

Z               Z (zero) flag in CCR

V               V (overflow) flag in CCR

C               C (carry) flag in CCR

PC              Program counter

SP              Stack pointer

#IMM            Immediate data

disp            Displacement

+               Addition

               Subtraction

               Multiplication

               Division

                Logical AND

                Logical OR

                Logical XOR

                Move

               NOT (logical complement)

:8/:16/:24/:32  8-, 16-, 24-, or 32-bit length

Notes: 1. General registers include 8-bit registers (R0H to R7H, R0L to R7L), 16-bit registers (R0
               to R7, E0 to E7), and 32-bit registers (ER0 to ER7).

       2. Supported only by the H8S/2268 Group.

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Table 2.3 Data Transfer Instructions

Instruction Size*1 Function

MOV     B/W/L  (EAs)  Rd, Rs  (EAd)
               Moves data between two general registers or between a general register
               and memory, or moves immediate data to a general register.

MOVFPE  B      Cannot be used in this LSI.

MOVTPE  B      Cannot be used in this LSI.

POP     W/L    @SP+  Rn

               Pops a general register from the stack. POP.W Rn is identical to MOV.W

               @SP+, Rn. POP.L ERn is identical to MOV.L @SP+, ERn.

PUSH    W/L    Rn  @SP

LDM*2          Pushes a general register onto the stack. PUSH.W Rn is identical to
STM*2
               MOV.W Rn, @SP. PUSH.L ERn is identical to MOV.L ERn, @SP.

        L      @SP+  Rn (register list)

               Pops two or more general registers from the stack.

        L      Rn (register list)  @SP

               Pushes two or more general registers onto the stack.

Notes: 1. Refers to the operand size.
               B: Byte
               W: Word
               L: Longword

          2. Only register ER0 to ER6 should be used when using the STM/LDM instruction.

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Table 2.4 Arithmetic Operations Instructions (1)

Instruction Size* Function

ADD    B/W/L   Rd Rs  Rd, Rd #IMM  Rd
SUB            Performs addition or subtraction on data in two general registers, or on
               immediate data and data in a general register (immediate byte data
               cannot be subtracted from byte data in a general register. Use the SUBX
               or ADD instruction.)

ADDX   B       Rd Rs C  Rd, Rd #IMM C  Rd
SUBX
               Performs addition or subtraction with carry on byte data in two general

               registers, or on immediate data and data in a general register.

INC    B/W/L   Rd 1  Rd, Rd 2  Rd
DEC            Increments or decrements a general register by 1 or 2. (Byte operands
               can be incremented or decremented by 1 only.)

ADDS   L       Rd 1  Rd, Rd 2  Rd, Rd 4  Rd
SUBS
               Adds or subtracts the value 1, 2, or 4 to or from data in a 32-bit register.

DAA    B       Rd decimal adjust  Rd
DAS
               Decimal-adjusts an addition or subtraction result in a general register by

               referring to the CCR to produce 4-bit BCD data.

MULXU  B/W Rd Rs  Rd
                    Performs unsigned multiplication on data in two general registers: either
                    8 bits 8 bits  16 bits or 16 bits
                    16 bits  32 bits.

MULXS  B/W Rd Rs  Rd
                    Performs signed multiplication on data in two general registers: either 8
                    bits 8 bits  16 bits or 16 bits
                    16 bits  32 bits.

DIVXU  B/W Rd Rs  Rd
                    Performs unsigned division on data in two general registers: either 16
                    bits 8 bits  8-bit quotient and 8-bit remainder or 32 bits 16 bits
                    16-bit quotient and 16-bit remainder.

Note: * Refers to the operand size.
          B: Byte
          W: Word
          L: Longword

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Table 2.4 Arithmetic Operations Instructions (2)

Instruction Size*1 Function

DIVXS  B/W Rd Rs  Rd
                    Performs signed division on data in two general registers: either 16 bits
                    8 bits  8-bit quotient and 8-bit remainder or 32 bits 16 bits  16-bit
                    quotient and 16-bit remainder.

CMP    B/W/L  Rd Rs, Rd #IMM
              Compares data in a general register with data in another general register
              or with immediate data, and sets CCR bits according to the result.

NEG    B/W/L  0 Rd  Rd
              Takes the two's complement (arithmetic complement) of data in a
              general register.

EXTU   W/L    Rd (zero extension)  Rd

              Extends the lower 8 bits of a 16-bit register to word size, or the lower 16

              bits of a 32-bit register to longword size, by padding with zeros on the

              left.

EXTS   W/L    Rd (sign extension)  Rd
TAS*2
              Extends the lower 8 bits of a 16-bit register to word size, or the lower 16

              bits of a 32-bit register to longword size, by extending the sign bit.

       B      @ERd 0, 1  ( of @ERd)

              Tests memory contents, and sets the most significant bit (bit 7) to 1.

Notes: 1. Refers to the operand size.
               B: Byte
               W: Word
               L: Longword

          2. Only register ER0, ER1, ER4, or ER5 should be used when using the TAS instruction.

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Section 2 CPU

Table 2.5 Logic Operations Instructions

Instruction Size* Function

AND    B/W/L   Rd  Rs  Rd, Rd  #IMM  Rd
               Performs a logical AND operation on a general register and another
               general register or immediate data.

OR     B/W/L Rd  Rs  Rd, Rd  #IMM  Rd

               Performs a logical OR operation on a general register and another

               general register or immediate data.

XOR    B/W/L   Rd  Rs  Rd, Rd  #IMM  Rd
               Performs a logical exclusive OR operation on a general register and
               another general register or immediate data.

NOT    B/W/L (Rd)  (Rd)
                    Takes the one's complement of general register contents.

Note: * Refers to the operand size.
          B: Byte
          W: Word
          L: Longword

Table 2.6 Shift Instructions

Instruction Size* Function

SHAL   B/W/L   Rd (shift)  Rd
SHAR           Performs an arithmetic shift on general register contents.
               1-bit or 2-bit shifts are possible.

SHLL   B/W/L   Rd (shift)  Rd
SHLR           Performs a logical shift on general register contents.
               1-bit or 2-bit shifts are possible.

ROTL   B/W/L   Rd (rotate)  Rd
ROTR           Rotates general register contents.
               1-bit or 2-bit rotations are possible.

ROTXL  B/W/L   Rd (rotate)  Rd
ROTXR          Rotates general register contents through the carry flag.
               1-bit or 2-bit rotations are possible.

Note: * Refers to the operand size.
          B: Byte
          W: Word
          L: Longword

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Table 2.7 Bit Manipulation Instructions (1)

Instruction Size* Function

BSET   B  1  ( of )

          Sets a specified bit in a general register or memory operand to 1. The bit

          number is specified by 3-bit immediate data or the lower three bits of a

          general register.

BCLR   B  0  ( of )

          Clears a specified bit in a general register or memory operand to 0. The

          bit number is specified by 3-bit immediate data or the lower three bits of

          a general register.

BNOT   B   ( of )  ( of )

          Inverts a specified bit in a general register or memory operand. The bit

          number is specified by 3-bit immediate data or the lower three bits of a

          general register.

BTST   B   ( of )  Z

          Tests a specified bit in a general register or memory operand and sets or

          clears the Z flag accordingly. The bit number is specified by 3-bit

          immediate data or the lower three bits of a general register.

BAND   B  C  ( of )  C

          ANDs the carry flag with a specified bit in a general register or memory

          operand and stores the result in the carry flag.

BIAND  B  C   ( of )  C

          ANDs the carry flag with the inverse of a specified bit in a general

          register or memory operand and stores the result in the carry flag.

          The bit number is specified by 3-bit immediate data.

BOR    B  C  ( of )  C

          ORs the carry flag with a specified bit in a general register or memory

          operand and stores the result in the carry flag.

BIOR   B  C   ( of )  C

          ORs the carry flag with the inverse of a specified bit in a general register

          or memory operand and stores the result in the carry flag.

          The bit number is specified by 3-bit immediate data.

Note: * Refers to the operand size.
          B: Byte

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Table 2.7 Bit Manipulation Instructions (2)

Instruction Size* Function

BXOR   B       C  ( of )  C

               XORs the carry flag with a specified bit in a general register or memory

               operand and stores the result in the carry flag.

BIXOR  B       C   ( of )  C

               XORs the carry flag with the inverse of a specified bit in a general

               register or memory operand and stores the result in the carry flag.

               The bit number is specified by 3-bit immediate data.

BLD    B       ( of )  C

               Transfers a specified bit in a general register or memory operand to the

               carry flag.

BILD   B       ( of )  C

               Transfers the inverse of a specified bit in a general register or memory

               operand to the carry flag.

               The bit number is specified by 3-bit immediate data.

BST    B       C  ( of )

               Transfers the carry flag value to a specified bit in a general register or

               memory operand.

BIST   B       C  ( of )

               Transfers the inverse of the carry flag value to a specified bit in a general

               register or memory operand.

               The bit number is specified by 3-bit immediate data.

Note: * Refers to the operand size.
          B: Byte

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Table 2.8 Branch Instructions

Instruction  Size  Function
Bcc         
                   Branches to a specified address if a specified condition is true. The
                   branching conditions are listed below.

                   Mnemonic    Description       Condition

                   BRA(BT)     Always (true)     Always

                   BRN(BF)     Never (false)     Never

                   BHI         High              CZ=0

                   BLS         Low or same       CZ=1

                   BCC(BHS)    Carry clear       C=0
                               (high or same)

                   BCS(BLO)    Carry set (low)   C=1

                   BNE         Not equal         Z=0

                   BEQ         Equal             Z=1

                   BVC         Overflow clear    V=0

                   BVS         Overflow set      V=1

                   BPL         Plus              N=0

                   BMI         Minus             N=1

                   BGE         Greater or equal  NV=0

                   BLT         Less than         NV=1

                   BGT         Greater than      Z(N  V) = 0

                   BLE         Less or equal     Z(N  V) = 1

JMP                Branches unconditionally to a specified address.
BSR
JSR                Branches to a subroutine at a specified address.
RTS
                   Branches to a subroutine at a specified address.

                   Returns from a subroutine

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Table 2.9 System Control Instructions

Instruction Size*1 Function

TRAPA          Starts trap-instruction exception handling.

RTE            Returns from an exception-handling routine.

SLEEP          Causes a transition to a power-down state.
LDC
       B/W     (EAs)  CCR, (EAs)  EXR*2
STC
               Moves the source operand contents or immediate data to CCR or EXR*2.
ANDC
ORC            Although CCR and EXR*2 are 8-bit registers, word-size transfers are
XORC
               performed between them and memory. The upper 8 bits are valid.

       B/W     CCR  (EAd), EXR*2  (EAd)

               Transfers CCR or EXR*2 contents to a general register or memory.

               Although CCR and EXR*2 are 8-bit registers, word-size transfers are

               performed between them and memory. The upper 8 bits are valid.

       B       CCR  #IMM  CCR, EXR  #IMM  EXR*2

               Logically ANDs the CCR or EXR*2 contents with immediate data.

       B       CCR  #IMM  CCR, EXR  #IMM  EXR*2

               Logically ORs the CCR or EXR*2 contents with immediate data.

       B       CCR  #IMM  CCR, EXR  #IMM  EXR*2

               Logically XORs the CCR or EXR*2 contents with immediate data.

NOP            PC + 2  PC

               Only increments the program counter.

Notes: 1. Refers to the operand size.
               B: Byte
               W: Word

          2. Supported only by the H8S/2268 Group.

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Table 2.10 Block Data Transfer Instructions

Instruction  Size  Function
EEPMOV.B     
                   if R4L  0 then
EEPMOV.W                  Repeat @ER5+  @ER6+
                               R4L 1  R4L
                          Until R4L = 0

                   else next;

                   if R4  0 then
                          Repeat @ER5+  @ER6+
                               R4 1  R4
                          Until R4 = 0

                   else next;

                   Transfers a data block. Starting from the address set in ER5, transfers
                   data for the number of bytes set in R4L or R4 to the address location set
                   in ER6.

                   Execution of the next instruction begins as soon as the transfer is
                   completed.

2.6.2 Basic Instruction Formats

This LSI instructions consist of 2-byte (1-word) units. An instruction consists of an operation field
(op field), a register field (r field), an effective address extension (EA field), and a condition field
(cc).

Figure 2.11 shows examples of instruction formats.

Operation Field
    Indicates the function of the instruction, the addressing mode, and the operation to be carried
    out on the operand. The operation field always includes the first four bits of the instruction.
    Some instructions have two operation fields.

Register Field
    Specifies a general register. Address registers are specified by 3 bits, and data registers by 3
    bits or 4 bits. Some instructions have two register fields. Some have no register field.

Effective Address Extension
    8, 16, or 32 bits specifying immediate data, an absolute address, or a displacement.

Condition Field
    Specifies the branching condition of Bcc instructions.

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(1) Operation field only                                          NOP, RTS, etc.
                                            op

(2) Operation field and register fields

                   op                           rn            rm  ADD.B Rn, Rm, etc.

(3) Operation field, register fields, and effective address extension

                   op                           rn            rm
                                                                            MOV.B @(d:16, Rn), Rm, etc.

                           EA(disp)

(4) Operation field, effective address extension, and condition field

               op      cc                           EA(disp)      BRA d:16, etc.

                   Figure 2.11 Instruction Formats (Examples)

2.7 Addressing Modes and Effective Address Calculation

The H8S/2000 CPU supports the eight addressing modes listed in table 2.11. Each instruction uses
a subset of these addressing modes. Arithmetic and logic instructions can use the register direct
and immediate modes. Data transfer instructions can use all addressing modes except program-
counter relative and memory indirect. Bit manipulation instructions use register direct, register
indirect, or the absolute addressing mode to specify an operand, and register direct (BSET, BCLR,
BNOT, and BTST instructions) or immediate (3-bit) addressing mode to specify a bit number in
the operand.

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Table 2.11 Addressing Modes                                                Section 2 CPU

No.  Addressing Mode                        Symbol
                                            Rn
1    Register direct                        @ERn
                                            @(d:16,ERn)/@(d:32,ERn)
2    Register indirect                      @ERn+
                                            @ERn
3    Register indirect with displacement    @aa:8/@aa:16/@aa:24/@aa:32
                                            #xx:8/#xx:16/#xx:32
4    Register indirect with post-increment  @(d:8,PC)/@(d:16,PC)
                                            @@aa:8
     Register indirect with pre-decrement

5    Absolute address

6    Immediate

7    Program-counter relative

8    Memory indirect

2.7.1 Register DirectRn

The register field of the instruction specifies an 8-, 16-, or 32-bit general register containing the
operand. R0H to R7H and R0L to R7L can be specified as 8-bit registers. R0 to R7 and E0 to E7
can be specified as 16-bit registers. ER0 to ER7 can be specified as 32-bit registers.

2.7.2 Register Indirect@ERn

The register field of the instruction code specifies an address register (ERn) which contains the
address of the operand on memory. If the address is a program instruction address, the lower 24
bits are valid and the upper 8 bits are all assumed to be 0 (H'00).

2.7.3 Register Indirect with Displacement@(d:16, ERn) or @(d:32, ERn)

A 16-bit or 32-bit displacement contained in the instruction is added to an address register (ERn)
specified by the register field of the instruction, and the sum gives the address of a memory
operand. A 16-bit displacement is sign-extended when added.

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2.7.4 Register Indirect with Post-Increment or Pre-Decrement@ERn+ or @-ERn

Register indirect with post-increment@ERn+: The register field of the instruction code
specifies an address register (ERn) which contains the address of a memory operand. After the
operand is accessed, 1, 2, or 4 is added to the address register contents and the sum is stored in the
address register. The value added is 1 for byte access, 2 for word transfer instruction, or 4 for
longword transfer instruction. For the word or longword transfer instructions, the register value
should be even.

Register indirect with pre-decrement@-ERn: The value 1, 2, or 4 is subtracted from an
address register (ERn) specified by the register field in the instruction code, and the result is the
address of a memory operand. The result is also stored in the address register. The value
subtracted is 1 for byte access, 2 for word transfer instruction, or 4 for longword transfer
instruction. For the word or longword transfer instructions, the register value should be even.

2.7.5 Absolute Address@aa:8, @aa:16, @aa:24, or @aa:32

The instruction code contains the absolute address of a memory operand. The absolute address
may be 8 bits long (@aa:8), 16 bits long (@aa:16), 24 bits long (@aa:24), or 32 bits long
(@aa:32). Table 2.12 indicates the accessible absolute address ranges.

To access data, the absolute address should be 8 bits (@aa:8), 16 bits (@aa:16), or 32 bits
(@aa:32) long. For an 8-bit absolute address, the upper 24 bits are all assumed to be 1 (H'FFFF).
For a 16-bit absolute address the upper 16 bits are a sign extension. A 32-bit absolute address can
access the entire address space.

A 24-bit absolute address (@aa:24) indicates the address of a program instruction. The upper 8
bits are all assumed to be 0 (H'00).

Table 2.12 Absolute Address Access Ranges

Absolute Address  8 bits (@aa:8)                             Normal Mode*      Advanced Mode
Data address      16 bits (@aa:16)                           H'FF00 to H'FFFF  H'FFFF00 to H'FFFFFF
                                                             H'0000 to H'FFFF  H'000000 to H'007FFF,
                                                                               H'FF8000 to H'FFFFFF
                                           32 bits (@aa:32)                    H'000000 to H'FFFFFF
Program instruction address 24 bits (@aa:24)
Note: * Normal mode is not available in this LSI.

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2.7.6 Immediate#xx:8, #xx:16, or #xx:32

The instruction contains 8-bit (#xx:8), 16-bit (#xx:16), or 32-bit (#xx:32) immediate data as an
operand.

The ADDS, SUBS, INC and DEC instructions contain immediate data implicitly. Some bit
manipulation instructions contain 3-bit immediate data in the instruction code, specifying a bit
number. The TRAPA instruction contains 2-bit immediate data in its instruction code, specifying a
vector address.

2.7.7 Program-Counter Relative@(d:8, PC) or @(d:16, PC)

This mode is used in the Bcc and BSR instructions. An 8-bit or 16-bit displacement contained in
the instruction is sign-extended and added to the 24-bit PC contents to generate a branch address.
Only the lower 24 bits of this branch address are valid; the upper 8 bits are all assumed to be 0
(H'00). The PC value to which the displacement is added is the address of the first byte of the next
instruction, so the possible branching range is 126 to +128 bytes (63 to +64 words) or 32766 to
+32768 bytes (16383 to +16384 words) from the branch instruction. The resulting value should
be an even number.

2.7.8 Memory Indirect@@aa:8

This mode can be used by the JMP and JSR instructions. The instruction code contains an 8-bit
absolute address specifying a memory operand. This memory operand contains a branch address.
The upper bits of the absolute address are all assumed to be 0, so the address range is 0 to 255
(H'0000 to H'00FF in normal mode*, H'000000 to H'0000FF in advanced mode). In normal mode,
the memory operand is a word operand and the branch address is 16 bits long. In advanced mode,
the memory operand is a longword operand, the first byte of which is assumed to be 0 (H'00).

Note that the first part of the address range is also the exception vector area. For further details,
refer to section 4, Exception Handling.

If an odd address is specified in word or longword memory access, or as a branch address, the
least significant bit is regarded as 0, causing data to be accessed or instruction code to be fetched
at the address preceding the specified address. (For further information, see section 2.5.2, Memory
Data Formats.)

Note: * Normal mode is not available in this LSI.

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Specified      Branch address                      Specified      Reserved
by @aa:8                                           by @aa:8   Branch address

               (a) Normal Mode*                               (a) Advanced Mode

Note: * Normal mode is not available in this LSI.

Figure 2.12 Branch Address Specification in Memory Indirect Mode

2.7.9 Effective Address Calculation

Table 2.13 indicates how effective addresses are calculated in each addressing mode. In normal
mode the upper 8 bits of the effective address are ignored in order to generate a 16-bit address.

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Table 2.13 Effective Address Calculation (1)

No Addressing Mode and Instruction Format          Effective Address Calculation                   Effective Address (EA)
1 Register direct(Rn)                                                                      Operand is general register contents.

              op rm rn                         31                                        0  31 24 23                               0

2 Register indirect(@ERn)

                                                   General register contents                Don't care

op  r

3 Register indirect with displacement          31                                        0
      @(d:16,ERn) or @(d:32,ERn)

                                                   General register contents

op  r          disp                                                                         31 24 23                               0

                                                                                            Don't care

                                               31                                  0
                                                   Sign extension  disp

4 Register indirect with post-increment or

pre-decrement                                  31                                        0  31 24 23                               0

Register indirect with post-increment @ERn+      General register contents                Don't care

op  r                                                              1, 2, or 4

Register indirect with pre-decrement @-ERn   31                                        0

                                                   General register contents                31 24 23                               0

                                                                                            Don't care

op  r                                                                        1, 2, or 4

                                               Operand Size        Offset
                                               Byte                   1
                                               Word                   2
                                               Longword               4

                                                                              Rev. 5.00 Sep. 01, 2009 Page 45 of 656
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Section 2 CPU
Table 2.13 Effective Address Calculation (2)

No Addressing Mode and Instruction Format              Effective Address Calculation                  Effective Address (EA)

5 Absolute address

@aa:8                                                                                                 31 24 23                    87  0

op          abs                                                                                       Don't care  H'FFFF

@aa:16                                                                                                31 24 23         16 15          0

        op                           abs                                                              Don't care Sign extension

@aa:24                                                                                                31 24 23                        0

op                              abs                                                                   Don't care

@aa:32                                                                                                31 24 23                        0
              op
                           abs                                                                        Don't care

6 Immediate                                                                                           Operand is immediate data.
      #xx:8/#xx:16/#xx:32
                    op               IMM               23                                       0
                                     disp
7 Program-counter relative                                        PC contents
       @(d:8,PC)/@(d:16,PC)
                    op                                 23                                       0

                                                          Sign                 disp                   31 24 23                        0
                                                       extension

                                                                                                      Don't care

8 Memory indirect @@aa:8
       Normal mode*

                                                   31                          87                  0
                                                                 H'000000
op          abs                                                                       abs

                                                                           15                      0  31 24 23 16 15                  0

                                                                               Memory contents        Don't care H'00

Advanced mode

                                                   31                          87                  0

op          abs                                            H'000000                   abs

                                                                                                      31 24 23                        0

                                                   31                                              0  Don't care

                                                           Memory contents

Note: * Normal mode is not available in this LSI.

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                                                                                                               Section 2 CPU

2.8 Processing States

The H8S/2000 CPU has five main processing states: the reset state, exception handling state,
program execution state, bus-released state, and power-down state. Figure 2.13 indicates the state
transitions.
Reset State

    In this state, the CPU and all on-chip peripheral modules are initialized and not operating.
    When the RES input goes low, all current processing stops and the CPU enters the reset state.
    All interrupts are masked in the reset state. Reset exception handling starts when the RES
    signal changes from low to high. For details, refer to section 4, Exception Handling.
    The reset state can also be entered by a watchdog timer overflow.
Exception-Handling State
    The exception-handling state is a transient state that occurs when the CPU alters the normal
    processing flow due to an exception source, such as a reset, trace, interrupt, or trap instruction.
    The CPU fetches a start address (vector) from the exception vector table and branches to that
    address. For further details, refer to section 4, Exception Handling.
Program Execution State
    In this state, the CPU executes program instructions in sequence.
Bus-Released State (H8S/2268 Group only)
    In a product which has a bus master other than the CPU, such as a data transfer controller
    (DTC), the bus-released state occurs when the bus has been released in response to a bus
    request from a bus master other than the CPU.
    While the bus is released, the CPU halts operations.
Power-down State
    This is a power-down state in which the CPU stops operating. The program stop state occurs
    when a SLEEP instruction is executed or the CPU enters hardware standby mode. For further
    details, refer to section 22, Power-Down Modes.

                                                                             Rev. 5.00 Sep. 01, 2009 Page 47 of 656
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Section 2 CPU

                                                                  End of bus request*4
                                                                      Bus request*4

               EndreoqfubBeuussst*4request*4  Program execution state
                                                                              SLEEP instruction,
                                                                                      SSBY = 0
               EnhdaRneofdqliuenxegcste fptoironexception handling
Bus-released state*4                                                                    Sleep mode

                                                                  Interrupt request     SLEEP instruction,
                                                                                             SSBY = 1

Exception handling state            External interrupt request                          Software standby mode

                        RES = High                                                   STBY = High, RES = Low
               Reset state*1                                                                            Hardware standby mode*2
                                                                                                                Power-down state*3

Notes: 1. From any state except hardware standby mode, a transition to the reset state occurs whenever RES
               goes low. A transition can also be made to the reset state when the
               watchdog timer overflows.

          2. From any state, a transition to hardware standby mode occurs when STBY goes low.
          3. Apart from these states, there are also the watch mode, subactive mode, and the subsleep mode.

               See section 22, Power-Down Modes.
          4. Supported only by the H8S/2268 Group.

                                        Figure 2.13 State Transitions

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2.9 Usage Notes

2.9.1 TAS Instruction

Only register ER0, ER1, ER4, or ER5 should be used when using the TAS instruction. The TAS
instruction is not generated by the Renesas H8S and H8/300 Series C/C++ compilers. If the TAS
instruction is used as a user-defined intrinsic function, ensure that only register ER0, ER1, ER4, or
ER5 is used.

2.9.2 STM/LDM Instruction

With the STM or LDM instruction, the ER7 register is used as the stack pointer, and thus cannot
be used as a register that allows save (STM) or restore (LDM) operation.

With a single STM or LDM instruction, two to four registers can be saved or restored. The
available registers are as follows:

For two registers: ER0 and ER1, ER2 and ER3, or ER4 and ER5
For three registers: ER0 to ER2, or ER4 to ER6
For four registers: ER0 to ER3

For the Renesas Technology H8S or H8/300 Series C/C++ Compiler, the STM/LDM instruction
including ER7 is not created.

2.9.3 Bit Manipulation Instructions

When bit-manipulation is used with registers that include write-only bits, bits to be manipulated
may not be manipulated properly or bits unrelated to the bit-manipulation may be changed.

Some values read from write-only bits are fixed and some are undefined. When such bits are the
operands of bit-manipulation instructions that use read values in arithmetic operations (BNOT,
BTST, BAND, BIAND, BOR, BIOR, BXOR, BIXOR, BLD, BILD), the desired bit-manipulation
will not be executed.

Also, bit-manipulation instructions that write back data according to the results of arithmetic
operations (BSET, BCLR, BNOT, BST, BIST) may change bits that are not related to the bit-
manipulation. Therefore, special care is necessary when using these instructions with registers that
include write-only bits.

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Section 2 CPU

The BSET, BCLR, BNOT, BST and BIST instructions are executed as follows:

1. Data is read in bytes.
2. The operation corresponding to the instruction is applied to the specified bit of the data.
3. The byte produced by the bit-manipulation is written back.

Consider this example, where the BCLR instruction is executed to clear only bit 4 in P1DDR
    of Port 1.
    P1DDR is an 8-bit register that consists of write-only bits and specifies input or output for
    each pin of port 1. Reading of these bits is not valid, since values read are specified as
    undefined.
    In the following example, the BCLR instruction specifies P14 as an input. Before the
    operation, P17 to P14 are set as output pins and P13 to P10 are set as input pins. The value of
    P1DDR is H'F0.

I/O             P17     P16     P15      P14    P13    P12                P11    P10
P1DDR          Output  Output  Output   Output  Input  Input              Input  Input

                  1       1       1        1      0      0                  0      0

To switch P14 from an output to an input, the value of bit 4 in P1DDR has to be changed from
1 to 0 (H'F0 to H'E0). The BCLR instruction used to clear bit 4 in P1DDR is as follows.

BCLR #4, @P1DDR

However, the above bit-manipulation of the write-only P1DDR register may cause the
following problem.

The data in P1DDR is read in bytes. Data read from P1DDR is undefined. Thus, regardless of
whether the value in the register is 0 or 1, it is impossible to tell which value will be read. All
bits in P1DDR are write-only, thus read as undefined. The actual value in P1DDR is H'F0. Let
us assume that the value read is H'F8, where the value of bit 3 is read as 1 rather than its actual

value of 0.

I/O             P17     P16     P15      P14    P13    P12                P11    P10
P1DDR          Output  Output  Output   Output  Input  Input              Input  Input
Read value
                  1       1       1        1      0      0                  0      0
                  1       1       1        1      1      0                  0      0

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The target bit of the data read out is then manipulated. In this example, clearing bit 4 of H'F8
leaves us with H'E8.

I/O            P17     P16     P15     P14    P13     P12    P11    P10
              Output  Output  Output  Output  Input   Input  Input  Input
P1DDR
                 1       1       1       1      0       0      0      0
After bit-       1       1       1       0      1       0      0      0
manipulation

After the bit-manipulation, The data is then written back to P1DDR, and execution of the
BCLR instruction is complete.

I/O            P17     P16     P15    P14      P13    P12    P11    P10
P1DDR         Output  Output  Output  Input   Output  Input  Input  Input
Write value
                 1       1       1      0        1      0      0      0
                 1       1       1      0        1      0      0      0

This instruction was meant to change the value of P1DDR to H'E0, but H'E8 was written back
instead. P13, which should be an input pin, has been turned into an output pin. Note that while
the error in this case occurred because bit 3 in P1DDR was read as 1, the values read from bits
7 to 0 in P1DDR are undefined. Bit-manipulation instructions that write back values might
change any bit from 0 to 1 or 1 to 0. Section 2.9.4, Access Method for Registers with Write-
Only Bits, describes a way to avoid this possibility when changing the values of registers that
include write-only bits.

The BCLR instruction can be used to clear flags in the internal I/O registers to 0. In this case,
if it is obvious that a given flag has been set to 1 because an interrupt handler has been entered,
there is no need to read the flag .

2.9.4 Access Method for Registers with Write-Only Bits

A read value from a write-only bit using a data-transfer or a bit-manipulation instruction is
undefined. To avoid using the read value for subsequent operations, follow the procedure shown
below to access registers that include write-only bits.

When writing to registers that include write-only bits, set up a work area in memory such as on-
chip RAM, write the data to the work area, read the data back from the memory, and then write
the data to the registers that include write-only bits.

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Section 2 CPU

                       Write initial data to work area            Writing initial value

                       Copy data from work area to
                       register including write-only bit

                        Access data in work area                  Changing value of register
                  (data-transfer and bit-manipulation             including write-only bit

                        instructions can be used)

                      Copy data from work area to
                     register including write-only bit

       Figure 2.14 Flowchart of Access Method for Registers with Write-Only Bits

Consider the following example, where only bit 4 in P1DDR of port 1 is cleared.
    P1DDR is an 8-bit register that consists of write-only bits and specifies input or output for
    each pin of port 1. Reading of these bits is not valid, since values read are specified as
    undefined.
    In the following example, the BCLR instruction specifies P14 as an input. Start by writing the
    initial value H'F0, which will be written to P1DDR, to the work area (RAM0) in memory.

MOV.B          #H'F0, R0L
MOV.B          R0L, @RAM0
MOV.B          R0L, @P1DDR

I/O             P17     P16     P15                        P14    P13    P12                  P11    P10
P1DDR          Output  Output  Output                     Output  Input  Input                Input  Input

                  1       1       1                          1      0      0                    0      0

RAM0           1       1       1                          1       0      0                    0      0

P14 is now an output. To switch P14 from an output to an input, the value of bit 4 in P1DDR
has to be changed from 1 to 0 (H'F0 to H'E0). Clear bit 4 of RAM0 using the BCLR
instruction.

BCLR           #4, @RAM0

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                                                     Section 2 CPU

I/O     P17     P16     P15     P14    P13    P12    P11    P10
P1DDR  Output  Output  Output  Output  Input  Input  Input  Input

          1       1       1       1      0      0      0      0

RAM0   1       1       1       0       0      0      0      0

RAM locations are readable and writable, so there is no possibility of a problem if a bit-
manipulation instruction is used to clear only bit 4 of RAM0. Read the value from RAM0 and
then write it back to P1DDR.

MOV.B  @RAM0,     R0L
MOV.B  R0L,       @P1DDR

I/O     P17     P16     P15    P14     P13    P12    P11    P10
P1DDR  Output  Output  Output  Input   Input  Input  Input  Input

          1       1       1      0       0      0      0      0

RAM0   1       1       1       0       0      0      0      0

Following this procedure in access to registers that include write-only bits makes the behavior
of the program independent of the type of instruction.

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Section 2 CPU

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                                                                           Section 3 MCU Operating Modes

                 Section 3 MCU Operating Modes

3.1 Operating Mode Selection

This LSI supports the advanced single-chip mode. The operating mode is determined by the
setting of the mode pins (MD2 and MD1). Only mode 7 can be used in this LSI. Therefore, all
mode pins must be fixed high. Do not change the mode pin settings during operation.

Table 3.1 MCU Operating Mode Selection

MCU                                                        External Data Bus

Operating        CPU Operating                    On-Chip  Initial Max.
                                                  ROM      Width Width
Mode       MD2 MD1 Mode         Description
                                Single-chip mode  Enabled
7          1  1  Advanced mode                              

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Section 3 MCU Operating Modes

3.2 Register Description

The following register is related to the operating mode.
Mode control register (MDCR)

3.2.1 Mode Control Register (MDCR)

MDCR monitors the current operating mode.

           Initial

Bit  Bit Name Value R/W Descriptions

7          1        R/W Reserved

                               This bit is always read as 1 and cannot be modified.

6 to 3     All 0               Reserved

                               These bits are always read as 0 and cannot be modified.

2    MDS2           R          Mode Select 2 and 1

1    MDS1           R          These bits indicate the input levels at pins MD2 and MD1

                               (the current operating mode). Bits MDS2 and MDS1

                               correspond to MD2 and MD1, respectively. MDS2 and

                               MDS1 are read-only bits and they cannot be written to.

                               The mode pin (MD2 and MD1) input levels are latched

                               into these bits when MDCR is read. These latches are

                               canceled by a reset. These latches are canceled by a

                               reset.

0          1                   Reserved

                               This bit is always read as 1 and cannot be modified.

3.3 Operating Mode

The CPU can access a 16-Mbyte address space in advanced mode. On-chip ROM is valid and the
external address cannot be used.

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                                                          Section 3 MCU Operating Modes

3.4 Address Map

Figure 3.1 shows the address map in each operating mode.

          H8S/2268                                        H8S/2266

          ROM: 256 kbytes,                        ROM: 128 kbytes,
          RAM: 16 kbytes                          RAM: 8 kbytes
          Mode 7                                  Mode 7
          Advanced single-chip mode               Advanced single-chip mode

H'000000                                H'000000

                                                          On-chip RAM

          On-chip RAM                   H'01FFFF

H'03FFFF

H'FFB000  On-chip RAM                   H'FFD000          On-chip RAM
H'FFEFBF                                H'FFEFBF

H'FFF800                                H'FFF800
                Internal I/O registers                  Internal I/O registers

H'FFFF3F                                H'FFFF3F

H'FFFF60 Internal I/O registers         H'FFFF60 Internal I/O registers

H'FFFFC0                                H'FFFFC0
                                        H'FFFFFF On-chip RAM
H'FFFFFF  On-chip RAM

          Figure 3.1 Address Map (1)

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Section 3 MCU Operating Modes

          H8S/2265 and H8S/2264                   H8S/2262

          ROM: 128 kbytes,                        ROM: 64 kbytes,
          RAM: 4 kbytes                           RAM: 2 kbytes
          Mode 7                                  Mode 7
          Advanced single-chip mode               Advanced single-chip mode

H'000000                                H'000000

                                                  On-chip RAM

          On-chip RAM                   H'00FFFF

H'01FFFF

H'FFE000  On-chip RAM                   H'FFE800  On-chip RAM
H'FFEFBF                                H'FFEFBF

H'FFF800                                H'FFF800
                Internal I/O registers                  Internal I/O registers

H'FFFF3F                                H'FFFF3F

H'FFFF60 Internal I/O registers         H'FFFF60 Internal I/O registers

H'FFFFC0                                H'FFFFC0

H'FFFFFF  On-chip RAM                   H'FFFFFF  On-chip RAM

          Figure 3.1 Address Map (2)

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                                                                            Section 4 Exception Handling

                 Section 4 Exception Handling

4.1 Exception Handling Types and Priority

As table 4.1 indicates, exception handling may be caused by a reset, trace*, trap instruction, or
interrupt. Exception handling is prioritized as shown in table 4.1. If two or more exceptions occur
simultaneously, they are accepted and processed in order of priority. Trap instruction exception
handling requests are accepted at all times in program execution state.

Exception sources, the stack structure, and operation of the CPU vary depending on the interrupt
control mode set by the INTM0 and INTM1 bits in SYSCR.

Table 4.1 Exception Types and Priority

Priority Exception Type         Start of Exception Handling

High  Reset                     Starts immediately after a low-to-high transition at the RES pin,
                                or when the watchdog timer overflows. The CPU enters the
      Trace*                    reset state when the RES pin is low.

                                Starts when execution of the current instruction or exception
                                handling ends, if the trace (T) bit in the EXR is set to 1. Traces
                                are enabled only in interrupt control mode 2. Trace exception
                                handling is not executed after execution of an RTE instruction.

      Interrupt                 Starts when execution of the current instruction or exception
                                handling ends, if an interrupt request has been issued. Interrupt
                                detection is not performed on completion of ANDC, ORC,
                                XORC, or LDC instruction execution, or on completion of reset
                                exception handling.

              Trap instruction  Started by execution of a trap instruction (TRAPA). Trap
Low                             instruction exception handling requests are accepted at all times
                                in program execution state.

Note: * Supported only by the H8S/2268 Group.

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Section 4 Exception Handling

4.2 Exception Sources and Exception Vector Table

Different vector addresses are assigned to different exception sources. Table 4.2 lists the exception
sources and their vector addresses.

Table 4.2 Exception Handling Vector Table

Exception Source                      Vector Number  Vector Address Advanced Mode*1
Reset                                 0              H'0000 to H'0003
Reserved for system use               1              H'0004 to H'0007
                                      2              H'0008 to H'000B
Trace*4                               3              H'000C to H'000F
Direct transitions*3                  4              H'0010 to H'0013
External interrupt (NMI)              5              H'0014 to H'0017
Trap instruction (four sources)       6              H'0018 to H'001B
                                      7              H'001C to H'001F
Reserved for system use               8              H'0020 to H'0023
                                      9              H'0024 to H'0027
External interrupt IRQ0               10             H'0028 to H'002B
                              IRQ1    11             H'002C to H'002F
                                      12             H'0030 to H'0033
Reserved for system use               13             H'0034 to H'0037
External interrupt IRQ3               14             H'0038 to H'003B
                                      15             H'003C to H'003F
                              IRQ4    16             H'0040 to H'0043
                              IRQ5*4  17             H'0044 to H'0047
Reserved for system use               18             H'0048 to H'004B
                                      19             H'004C to H'004F
                                      20             H'0050 to H'0053
                                      21             H'0054 to H'0057
                                      22             H'0058 to H'005B
                                      23             H'005C to H'005F

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                                       Section 4 Exception Handling

Exception Source      Vector Number Vector Address Advanced Mode*1

Internal interrupt*2  24             H'0060 to H'0063

                                    

                      107            H'01AC to H'01AF

External interrupt WKP0 to WKP7 108  H'01B0 to H'01B3

Internal interrupt    120            H'01E0 to H'01E3

                                    

                      123            H'01EC to H'01EF

Notes: 1. Lower 16 bits of the address.
          2. For details of internal interrupt vectors, see section 5.4.3, Interrupt Exception Handling
               Vector Table.
          3. For details on direct transitions, see section 22.10, Direct Transitions.
          4. Supported only by the H8S/2268 Group.

4.3 Reset

A reset has the highest exception priority.

When the RES pin goes low, all processing halts and this LSI enters the reset. A reset initializes
the internal state of the CPU and the registers of on-chip peripheral modules. The interrupt control
mode is 0 immediately after reset.

When the RES pin goes high from the low state, this LSI starts reset exception handling.

The chip can also be reset by overflow of the watchdog timer. For details see section 12,
Watchdog Timer (WDT).

4.3.1 Reset Exception Handling

When the RES pin goes low, this LSI enters the reset. To ensure that this LSI is reset, hold the
RES pin low for at least 20 ms at power-up. To reset the chip during operation, hold the RES pin
low for at least 20 states. When the RES pin goes high after being held low for the necessary time,
this LSI starts reset exception handling as follows.

1. The internal state of the CPU and the registers of the on-chip peripheral modules are
    initialized, the T bit in EXR* is cleared to 0, and the I bits in EXR* and CCR is set to 1.

2. The reset exception handling vector address is read and transferred to the PC, and program
    execution starts from the address indicated by the PC.

Note: * Supported only by the H8S/2268 Group.

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Section 4 Exception Handling
Figures 4.1 shows an example of the reset sequence.

                Vector fetch                                    Internal Prefetch of first
                                                                processing program instruction



RES

Internal        (1)                                             (3)  (5)
address bus

Internal read
signal

Internal write                                       High
signal
                (2)                                        (4)       (6)
Internal data
bus

(1)(3) Reset exception handling vector address(when reset, (1)=H'000000, (3)=H'000002)
(2)(4) Start address (contents of reset exception handling vector address)
(5) Start address ((5)=(2)(4))
(6) First program instruction

Figure 4.1 Reset Sequence (Advanced Mode with On-chip ROM Enabled)

4.3.2 Interrupts after Reset

If an interrupt is accepted after a reset and before the stack pointer (SP) is initialized, the PC and
CCR will not be saved correctly, leading to a program crash. To prevent this, all interrupt requests,
including NMI, are disabled immediately after a reset. Since the first instruction of a program is
always executed immediately after the reset state ends, make sure that this instruction initializes
the stack pointer (example: MOV.L #xx: SP).

4.3.3 State of On-Chip Peripheral Modules after Reset Release

After reset release, MSTPCRA is initialized to H'3F, MSTPCRB to MSTPCRD are initialized to
H'FF, and all modules except the DTC (only for the H8S/2268 Group) enter module stop mode.
Consequently, on-chip peripheral module registers cannot be read or written to. Register reading
and writing is enabled when the module stop mode is exited.

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                                                  Section 4 Exception Handling

4.4 Traces (Supported Only by the H8S/2268 Group)

Traces are enabled in interrupt control mode 2. Trace mode is not activated in interrupt control
mode 0, irrespective of the state of the T bit. For details of interrupt control modes, see section 5,
Interrupt Controller.

If the T bit in EXR is set to 1, trace mode is activated. In trace mode, a trace exception occurs on
completion of each instruction. Trace mode is not affected by interrupt masking. Table 4.3 shows
the state of CCR and EXR after execution of trace exception handling. Trace mode is canceled by
clearing the T bit in EXR to 0. Interrupts are accepted even within the trace exception handling
routine.

The T bit saved on the stack retains its value of 1, and when control is returned from the trace
exception handling routine by the RTE instruction, trace mode resumes. Trace exception handling
is not carried out after execution of the RTE instruction.

Table 4.3 Status of CCR and EXR after Trace Exception Handling

      Interrupt Control Mode             CCR                    EXR

                      0               I       UI  I2 to I0                         T
                      2
Legend:                                  Trace exception handling cannot be used.
1: Set to 1
0: Cleared to 0                       1       --   --                              0
--: Retains value prior to execution

4.5 Interrupts

Interrupts are controlled by the interrupt controller. The interrupt controller of the H8S/2268
Group has two interrupt control modes and can assign interrupts other than NMI to eight
priority/mask levels to enable multiplexed interrupt control. For details, refer to section 5,
Interrupt Controller.

Interrupt exception handling is conducted as follows:

1. The values in the program counter (PC), condition code register (CCR), and extended control
    register (EXR)* are saved to the stack.

2. The interrupt mask bit is updated and the T bit* is cleared to 0.

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Section 4 Exception Handling

3. A vector address corresponding to the interrupt source is generated, the start address is loaded
    from the vector table to the PC, and program execution begins from that address.

Note: * Supported only by the H8S/2268 Group.

4.6 Trap Instruction

Trap instruction exception handling starts when a TRAPA instruction is executed. Trap instruction
exception handling can be executed at all times in the program execution state.

Trap instruction exception handling is conducted as follows:

1. The values in the program counter (PC), condition code register (CCR), and extended control
    register (EXR)* are saved to the stack.

2. The interrupt mask bit is updated and the T bit* is cleared.

3. A vector address corresponding to the interrupt source is generated, the start address is loaded
    from the vector table to the PC, and program execution starts from that address.

The TRAPA instruction fetches a start address from a vector table entry corresponding to a vector
number from 0 to 3, as specified in the instruction code.

Table 4.4 shows the status of CCR and EXR* after execution of trap instruction exception
handling.

Table 4.4 Status of CCR and EXR* after Trap Instruction Exception Handling

Interrupt Control Mode                  CCR                             EXR*

                        I                      UI             I2 to I0        T

0                       1                      --             --              --

2*                      1                      --             --              0

Legend:
1: Set to 1
0: Cleared to 0
--: Retains value prior to execution
Note: * Supported only by the H8S/2268 Group.

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                                                                                            Section 4 Exception Handling

4.7 Stack Status after Exception Handling

Figures 4.2 shows the stack after completion of trap instruction exception handling and interrupt
exception handling.

                                                      SP  EXR

                                                          RESERVED*1

       SP       CCR

                  PC                                        PC
                (24 bit)                                  (24 bit)

                Interrupt control mode 0                  Interrupt control mode*2

                Note: 1. Ignored on return
                         2. Supported only by the H8S/2268 Group.

Figure 4.2 Stack Status after Exception Handling (Advanced Mode)

4.8 Usage Note

When accessing word data or longword data, this LSI assumes that the lowest address bit is 0. The
stack should always be accessed by word transfer instruction or longword transfer instruction, and
the value of the stack pointer (SP, ER7) should always be kept even. Use the following
instructions to save registers:

PUSH.W Rn (or MOV.W Rn, @-SP)
PUSH.L ERn (or MOV.L ERn, @-SP)

Use the following instructions to restore registers:

POP.W  Rn (or MOV.W @SP+, Rn)
POP.L  ERn (or MOV.L @SP+, ERn)

Setting SP to an odd value may lead to a malfunction. Figure 4.3 shows an example of what
happens when the SP value is odd.

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Section 4 Exception Handling

                                        CCR            SP  R1L  H'FFFEFA

                              SP                                H'FFFEFB

                                        PC                 PC   H'FFFEFC

                                                                H'FFFEFD

SP                                                              H'FFFEFF

SP set to H'FFFEFF                TRAPA instruction executed MOV.B R1L, @-ER7 executed

                                  Data saved above SP      Contents of CCR lost

Legend:

CCR: Condition code register
PC: Program counter
R1L: General register R1L
SP: Stack pointer

Note: This diagram illustrates an example in which the interrupt control mode is 0, in advanced mode.

    Figure 4.3 Operation when SP Value Is Odd

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                                                                                            Section 5 Interrupt Controller

                  Section 5 Interrupt Controller

5.1 Features

This LSI controls interrupts with the interrupt controller. The interrupt controller has the following
features:
Two interrupt control modes (H8S/2268 Group only)

     Any of two interrupt control modes can be set by means of the INTM1 and INTM0 bits in
        the system control register (SYSCR).

Priorities settable with IPR (H8S/2268 Group only)
     An interrupt priority register (IPR) is provided for setting interrupt priorities. Eight priority
        levels can be set for each module for all interrupts except NMI. NMI is assigned the
        highest priority level of 8, and can be accepted at all times.

Independent vector addresses
     All interrupt sources except WKP7 to WKP0 are assigned independent vector addresses,
        making it unnecessary for the source to be identified in the interrupt handling routine.

External interrupts
    H8S/2268 Group: 14 (NMI, IRQ5 to IRQ3, IRQ1, IRQ0, and WKP7 to WKP0)
    H8S/2264 Group: 13 (NMI, IRQ4, IRQ3, IRQ1, IRQ0, and WKP7 to WKP0)
     NMI is the highest-priority interrupt, and is accepted at all times. Rising edge or falling
        edge can be selected for NMI. Falling edge, rising edge, or both edge detection, or level
        sensing, can be independently selected for IRQ5 to IRQ3, IRQ1, and IRQ0.
        WKP7 to WKP0 are accepted at a falling edge

DTC control (H8S/2268 Group only)
     The DTC can be activated by an interrupt request.

A block diagram of the interrupt controller for the H8S/2268 Group is shown in figure 5.1, and
that for the H8S/2264 Group is shown in figure 5.2

                                                                             Rev. 5.00 Sep. 01, 2009 Page 67 of 656
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Section 5 Interrupt Controller

                    INTM1, INTM0                                                  CPU
                    NMIEG
SYSCR

         NMI input               NMI input unit                    Interrupt
         IRQ input                                                 request
                                 IRQ input unit
         WKP input                     ISR                         Vector number

Internal interrupt              ISCR IER                Priority      I           CCR
request                         WKP input unit      determination  I2 to I0       EXR
SWDTEND to TEI2
                                      IWPR                 IPR

                                            IENR1

                              Interrupt controller

Legend:
ISCR: IRQ sense control register
IER: IRQ enable register
ISR: IRQ status register
IENR1: Interrupt enable register1
IWPR: Wakeup interrupt request register
IPR: Interrupt priority register
SYSCR: System control register

Figure 5.1 Block Diagram of Interrupt Controller for H8S/2268 Group

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                                                             Section 5 Interrupt Controller

                    INTM1, INTM0                             CPU
                    NMIEG
            SYSCR                                 Priority   Interrupt
         NMI input         NMI input unit     determination  request
         IRQ input                                           Vector number
                           IRQ input unit
         WKP input                ISR                                I
                                                                                        CCR
Internal interrupt        ISCR IER
request                   WKP input unit
WOVI0 to TEI2
                                IWPR

                                       IENR1

                              Interrupt controller

Legend:
ISCR: IRQ sense control register
IER: IRQ enable register
ISR: IRQ status register
IENR1: Interrupt enable register1
IWPR: Wakeup interrupt request register
SYSCR: System control register

  Figure 5.2 Block Diagram of Interrupt Controller for H8S/2264 Group

                                              Rev. 5.00 Sep. 01, 2009 Page 69 of 656
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5.2 Input/Output Pins

Table 5.1 summarizes the pins of the interrupt controller.

Table 5.1 Pin Configuration

Name   I/O                      Function

NMI    Input                    Nonmaskable external interrupt
                                Rising or falling edge can be selected
IRQ5*  Input                    Maskable external interrupts
IRQ4   Input                    Rising, falling, or both edges, or level sensing, can be selected
IRQ3   Input
IRQ2   Input                    Maskable external interrupts
IRQ1   Input                    Accepted at a falling edge
IRQ0   Input
WKP7   Input
WKP6   Input
WKP5   Input
WKP4   Input
WKP3   Input
WKP2   Input
WKP1   Input
WKP0   Input

Note: * Supported only by the H8S/2268 Group.

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5.3 Register Descriptions

The interrupt controller has the following registers.

System control register (SYSCR)
IRQ sense control register H (ISCRH)
IRQ sense control register L (ISCRL)
IRQ enable register (IER)
IRQ status register (ISR)
Interrupt priority register A (IPRA)*
Interrupt priority register B (IPRB)*
Interrupt priority register C (IPRC)*
Interrupt priority register D (IPRD)*
Interrupt priority register E (IPRE)*
Interrupt priority register F (IPRF)*
Interrupt priority register G (IPRG)*
Interrupt priority register I (IPRI)*
Interrupt priority register J (IPRJ)*
Interrupt priority register K (IPRK)*
Interrupt priority register L (IPRL)*
Interrupt priority register M (IPRM)*
Interrupt priority register O (IPRO)*
Wakeup interrupt request register (IWPR)
Interrupt enable register 1 (IENR1)

Note: * Supported only by the H8S/2268 Group.

5.3.1 System Control Register (SYSCR)

SYSCR selects the interrupt control mode and the detected edge for NMI.

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Section 5 Interrupt Controller

            Initial

Bit  Bit Name Value R/W Descriptions

7           0                   R/W Reserved

                                  The write value should always be 0.

6           0                     Reserved

                                  This bit is always read as 0, and cannot be modified.

5    INTM1  0                   R/W Interrupt Control Mode 1 and 0

4    INTM0  0                   R/W H8S/2268 Group:

                                  These bits select the control mode of the interrupt
                                  controller.

                                  00: Interrupt control mode 0 (interrupts are controlled by
                                       the I bit.)

                                  01: Setting prohibited

                                  10: Interrupt control mode 2 (Interrupts are controlled by
                                       the I2 to I0 bits and IPR.)

                                  11: Setting prohibited

                                  H8S/2264 Group:

                                  The write value should always be 0.

                                  00: Interrupt control mode 0 (interrupts are controlled by
                                       the I bit.)

                                  01: Setting prohibited

                                  10: Setting prohibited

                                  11: Setting prohibited

3    NMIEG  0                   R/W NMI Edge Select

                                  Selects the valid edge of the NMI interrupt input.

                                  0: An interrupt is requested at the falling edge of NMI
                                     input

                                  1: An interrupt is requested at the rising edge of NMI
                                     input

2           0                   R/W Reserved

                                  The write value should always be 0.

1           0                     Reserved

                                  This bit is always read as 0, and cannot be modified.

0           1                   R/W Reserved

                                  The write value should always be 0.

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                                                 Section 5 Interrupt Controller

5.3.2  Interrupt Priority Registers A to G, I to M, and O (IPRA to IPRG, IPRI to IPRM,
       IPRO) (H8S/2268 Group Only)

The IPR registers are thirteen 8-bit readable/writable registers that set priorities (levels 7 to 0) for
interrupts other than NMI. The correspondence between interrupt sources and IPR settings is
shown in table 5.2. Setting a value in the range from H'0 to H'7 in the 3-bit groups of bits 0 to 2
and 4 to 6 sets the priority of the corresponding interrupt.

             Initial

Bit    Bit Name Value R/W Description

7            0          Reserved

                        This bit is always read as 0, and cannot be modified.

6      IPR6  1        R/W Sets the priority of the corresponding interrupt source

5      IPR5  1        R/W 000: Priority level 0 (Lowest)

4      IPR4  1        R/W 001: Priority level 1

                        010: Priority level 2

                        011: Priority level 3

                        100: Priority level 4

                        101: Priority level 5

                        110: Priority level 6

                        111: Priority level 7 (Highest)

3            0          Reserved

                        This bit is always read as 0, and cannot be modified.

2      IPR2  1        R/W Sets the priority of the corresponding interrupt source.

1      IPR1  1        R/W 000: Priority level 0 (Lowest)

0      IPR0  1        R/W 001: Priority level 1

                        010: Priority level 2

                        011: Priority level 3

                        100: Priority level 4

                        101: Priority level 5

                        110: Priority level 6

                        111: Priority level 7 (Highest)

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Section 5 Interrupt Controller

5.3.3 IRQ Enable Register (IER)

IER controls the enabling and disabling of interrupt requests IRQn (H8S/2268 Group: n = 5 to 3,
1, 0; H8S/2264 Group: n = 4, 3, 1, 0).

            Initial

Bit  Bit Name Value R/W Description

7, 6        All 0 R/W Reserved

                                 The write value should always be 0.

5    IRQ5E  0                   R/W H8S/2268 Group:

                                 IRQ5 Enable

                                 The IRQ5 interrupt request is enabled when this bit is 1.

4    IRQ4E  0                              H8S/2264 Group:
                                           Reserved
3    IRQ3E  0                              The write value should always be 0.
                                R/W IRQ4 Enable
2           0                              The IRQ4 interrupt request is enabled when this bit is 1.
                                R/W IRQ3 Enable
1    IRQ1E  0                              The IRQ3 interrupt request is enabled when this bit is 1.
                                R/W Reserved
0    IRQ0E  0                              The write value should always be 0.
                                R/W IRQ1 Enable
                                           The IRQ1 interrupt request is enabled when this bit is 1.
                                R/W IRQ0 Enable
                                           The IRQ0 interrupt request is enabled when this bit is 1.

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                                           Section 5 Interrupt Controller

5.3.4 IRQ Sense Control Registers H and L (ISCRH and ISCRL)

The ISCR registers select the source that generates an interrupt request at pins IRQn (H8S/2268
Group: n = 5 to 3, 1, 0; H8S/2264 Group: n = 4, 3, 1, 0). Specifiable sources are the falling edge,
rising edge, or both edge detection, and level sensing.

Bit  Bit Name  Initial    Description
               Value R/W
15 to 12                  Reserved
               All 0 R/W
                          The write value should always be 0.
11   IRQ5SCB 0  R/W
                          H8S/2268 Group:
10   IRQ5SCA 0  R/W
                          IRQ5 Sense Control B
                          IRQ5 Sense Control A
                          00: Interrupt request generated at IRQ5 input level low
                          01: Interrupt request generated at falling edge of IRQ5

                               input
                          10: Interrupt request generated at rising edge of IRQ5

                               input

                          11: Interrupt request generated at both falling and
                               rising edges of IRQ5 input

                          H8S/2264 Group:

                          Reserved

                          The write value should always be 0.

9    IRQ4SCB 0  R/W IRQ4 Sense Control B

8    IRQ4SCA 0  R/W IRQ4 Sense Control A

                          00: Interrupt request generated at IRQ4 input level low

                          01: Interrupt request generated at falling edge of IRQ4
                               input

                          10: Interrupt request generated at rising edge of IRQ4
                               input

                          11: Interrupt request generated at both falling and
                               rising edges of IRQ4 input

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Section 5 Interrupt Controller

       Initial

Bit  Bit Name Value R/W Description

7    IRQ3SCB 0                  R/W IRQ3 Sense Control B
                                R/W IRQ3 Sense Control A
6    IRQ3SCA 0
                                           00: Interrupt request generated at IRQ3 input level low

                                           01: Interrupt request generated at falling edge of IRQ3
                                                 input

                                           10: Interrupt request generated at rising edge of IRQ3
                                                 input

                                11: Interrupt request generated at both falling and rising
                                     edges of IRQ3 input

5, 4   All 0 R/W Reserved

                                The write value should always be 0.

3    IRQ1SCB 0                  R/W IRQ1 Sense Control B
                                R/W IRQ1 Sense Control A
2    IRQ1SCA 0
                                           00: Interrupt request generated at IRQ1 input level low

                                           01: Interrupt request generated at falling edge of IRQ1
                                                 input

                                           10: Interrupt request generated at rising edge of IRQ1
                                                 input

                                11: Interrupt request generated at both falling and rising
                                     edges of IRQ1 input

1    IRQ0SCB 0                  R/W IRQ0 Sense Control B
                                R/W IRQ0 Sense Control A
0    IRQ0SCA 0
                                           00: Interrupt request generated at IRQ0 input level low

                                           01: Interrupt request generated at falling edge of IRQ0
                                                 input

                                           10: Interrupt request generated at rising edge of IRQ0
                                                 input

                                11: Interrupt request generated at both falling and rising
                                     edges of IRQ0 input

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REJ09B0071-0500
                                                        Section 5 Interrupt Controller

5.3.5 IRQ Status Register (ISR)

ISR indicates the status of IRQn (H8S/2268 Group: n = 5 to 3, 1, 0; H8S/2264 Group: n = 4, 3, 1,
0) interrupt requests.

            Initial

Bit  Bit Name Value R/W Description

7, 6        All 0 R/W Reserved

5    IRQ5F  0                   The write value should always be 0.
                     R/(W)*1 H8S/2268 Group:

                                 IRQ5 Flag

                                 Indicates the status of an IRQ5 interrupt request.

                                 [Setting condition]

                                 When the interrupt source selected by the ISCR registers
                                 occurs

                                 [Clearing conditions]

                                  Cleared by reading IRQ5F flag when IRQ5F = 1, then
                                     writing 0 to IRQ5F flag

                                  When interrupt exception handling is executed when
                                     low-level detection is set and IRQ5 input is high level

                                  When IRQ5 interrupt exception handling is executed
                                     when falling, rising, or both-edge detection is set

                                  When the DTC is activated by an IRQ5 interrupt, and
                                     the DISEL bit in MRB of the DTC is cleared to 0

                                 H8S/2264 Group:
                                 Reserved
                                 The write value should always be 0.

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Section 5 Interrupt Controller

            Initial

Bit  Bit Name Value R/W                  Description

4    IRQ4F  0                   R/(W)*2  IRQ4 and IRQ3 Flags
                                R/(W)*2
3    IRQ3F  0                            Indicate the status of IRQ4 and IRQ3 interrupt
                                         requests.

                                         [Setting condition]

                                         When the interrupt source selected by the ISCR
                                         registers occurs

                                         [Clearing conditions]

                                          Cleared by reading IRQnF flag when IRQnF = 1,
                                             then writing 0 to IRQnF flag

                                          When interrupt exception handling is executed
                                             when low-level detection is set and IRQn input is
                                             high

                                          When IRQn interrupt exception handling is
                                             executed when falling, rising, or both-edge
                                             detection is set

                                          When the DTC is activated by an IRQn interrupt,
                                             and the DISEL bit in MRB of the DTC is cleared to
                                             0 (H8S/2268 Group only)

2           0                   R/W      Reserved

                                         The write value should always be 0.

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                                                     Section 5 Interrupt Controller

            Initial

Bit  Bit Name Value R/W       Description

1    IRQ1F  0        R/(W)*2  IRQ1 and IRQ0 Flags
                     R/(W)*2
0    IRQ0F  0                 Indicate the status of IRQ1 and IRQ0 interrupt
                              requests.

                              [Setting condition]

                              When the interrupt source selected by the ISCR
                              registers occurs

                              [Clearing conditions]

                               Cleared by reading IRQnF flag when IRQnF = 1,
                                  then writing 0 to IRQnF flag

                               When interrupt exception handling is executed
                                  when low-level detection is set and IRQn input is
                                  high

                               When IRQn interrupt exception handling is
                                  executed when falling, rising, or both-edge
                                  detection is set

                               When the DTC is activated by an IRQn interrupt,
                                  and the DISEL bit in MRB of the DTC is cleared to
                                  0 (H8S/2268 Group only)

Notes: 1. In the H8S/2268 Group, only 0 can be written to this bit to clear the flag. In the
               H8S/2264 Group, this bit is readable/writable.

          2. Only 0 can be written to this bit to clear the flag.

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Section 5 Interrupt Controller

5.3.6 Wakeup Interrupt Request Register (IWPR)

IWPR indicates the status of WKP7 to WKP0 interrupt requests.

            Initial

Bit  Bit Name Value R/W Description

7    IWPF7  0                   R/(W)* Wakeup Interrupt Request Flags
                                R/(W)* Indicate the status of WKP7 to WKP0 interrupt requests.
6    IWPF6  0                   R/(W)* [Setting condition]

5    IWPF5  0

4    IWPF4  0                   R/(W)* When WKP7 to WKP0 pins are set as wakeup inputs and
                                R/(W)* these pins have a falling edge.
3    IWPF3  0                   R/(W)* [Clearing condition]
                                R/(W)* When this bit reads 1 and then write 0.
2    IWPF2  0
                                R/(W)*
1    IWPF1  0

0    IWPF0  0

Note: Only 0 can be written to this bit to clear the flag.

5.3.7 Interrupt Enable Register 1 (IENR1)

IENR1 enables/disables wakeup interrupt requests.

            Initial

Bit  Bit Name Value R/W              Description
                                     Wakeup Interrupt Enable
7    IENWP  0                   R/W  Enables/disables WKP7 to WKP0 interrupt requests
                                     0: WKP7 to WKP0 pin interrupt requests are disabled.
6 to 1      All 0                    1: WKP7 to WKP0 pin interrupt requests are enabled.
                                     Reserved
0           0                   R/W  These bits are always read as 0 and cannot be modified.
                                     Reserved
                                     This bit should always be 0 when it is read.

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                                                Section 5 Interrupt Controller

5.4 Interrupt Sources

5.4.1 External Interrupts

There are 14 external interrupts for the H8S/2268 Group: NMI, IRQ5 to IRQ3, IRQ1, IRQ0, and
WKP7 to WKP0, and 13 external interrupts for the H8S/2264 Group: NMI, IRQ4, IRQ3, IRQ1,
IRQ0, and WKP7 to WKP0. These interrupts can be used to restore this LSI from software
standby mode.

NMI Interrupt: NMI is the highest-priority interrupt, and is always accepted by the CPU
regardless of the interrupt control mode or the status of the CPU interrupt mask bits. The NMIEG
bit in SYSCR can be used to select whether an interrupt is requested at a rising edge or a falling
edge on the NMI pin.

IRQn Interrupts (H8S/2268 Group: n = 5 to 3, 1, and 0; H8S/2264 Group: n = 4, 3, 1, and 0):
IRQn interrupts are requested by an input signal at IRQn pins. IRQn interrupts have the following
features:

Using ISCR, it is possible to select whether an interrupt is generated by a low level, falling
    edge, rising edge, or both edges, at IRQn pins.

Enabling or disabling of IRQn interrupt requests can be selected with IER.
The interrupt priority level can be set with IPR. (H8S/2268 Group only)
The status of IRQn interrupt requests is indicated in ISR. ISR flags can be cleared to 0 by

    software.

A block diagram of IRQn interrupts is shown in figure 5.3.

                                         IRQnE

            IRQnSCA, IRQnSCB

                                  IRQnF

               Edge/level      S         Q                        IRQn interrupt
            detection circuit                                     request

IRQn input                     R

                                                    Clear signal
Note: H8S/2268 Group: n = 5 to 3, 1, 0

        H8S/2264 Group: n = 4, 3, 1, 0

                  Figure 5.3 Block Diagram of IRQn Interrupts

                                  Rev. 5.00 Sep. 01, 2009 Page 81 of 656
                                                                REJ09B0071-0500
Section 5 Interrupt Controller
The set timing for IRQnF is shown in figure 5.4.

                    

                IRQn
                Input Pin

                IRQnF
                Note: H8S/2268 Group: n = 5 to 3, 1, 0

                        H8S/2264 Group: n = 4, 3, 1, 0

                                      Figure 5.4 Set Timing for IRQnF
The detection of IRQn interrupts does not depend on whether the relevant pin has been set for
input or output. However, when a pin is used as an external interrupt input pin, do not clear the
corresponding DDR to 0; and use the pin as an I/O pin for another function. IRQnF interrupt
request flag is set to 1 when the setting condition is satisfied, regardless of IER settings.
Accordingly, refer to only necessary flags.
WKP7 to WKP0 Interrupts:WKP7 to WKP0 interrupts are requested by falling edge input
signal at WKP7 to WKP0 pins. WKP7 to WKP0 interrupts have the following features:
WPCR selects whether the PJn/WKPn/SEGn+1 pin is used as the PJn pin or WKPn pin when

    the PJn/WKPn/SEGn+1 pin is not used as the SEGn+1 pin. (n = 7 to 0)
    For pin switching, see 9.8.5 Wakeup Control Register (WPCR).
IENR1 can be used to select enabling or disabling of WKP7 to WKP0 interrupt requests.
IPR sets the interrupt priority level. (H8S/2268 Group only)
IWPR indicates the status of WKP7 to WKP0 interrupt requests. IWPR flag can be cleared to 0
    by software.
The block diagram of interrupts WKP7 to WKP0 is shown in figure 5.5.

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                               IENWP                                     Section 5 Interrupt Controller

                                                                                                       WKP7 to WKP0
                                                                                                       Interrupt request

WKP7 Input    Falling edge     IWPF7
WKP6 Input  detection circuit  SQ
                               R
              Falling edge
            detection circuit  IWPF6
                               SQ
                               R

                                                                 --- --

                                 --- --
            --- --
--- --

              Falling edge     IWPF0
            detection circuit  SQ
                               R
WKP0 Input

                                                     Clear signal

                      Figure 5.5 Block Diagram of Interrupts WKP7 to WKP0
Figure 5.6 shows the IWPFn setting timing.

  

WKPn
input

IWPFn

                                                                           (n = 7 to 0)

                               Figure 5.6 IWPFn Setting Timing

The vector number for the WKP7 to WKP0 interrupt exception handling is 108. Eight interrupt
pins are assigned to one vector number. Accordingly, determine the source using an exception
handling routine.

The detection of interrupts WKP7 to WKP0 does not depend on whether the relevant pin has been
set for input or output. However, when a pin is used as an external interrupt input pin, do not clear

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Section 5 Interrupt Controller
the corresponding DDR to 0; and use the pin as an I/O pin for another function. IRQnF interrupt
request flag is set to 1 when the setting condition is satisfied, regardless of IER settings.
Accordingly, refer to only necessary flags.
5.4.2 Internal Interrupts
For each on-chip peripheral module, there are flags that indicate the interrupt request status, and
enable bits that select enabling or disabling of these interrupts. If both of these are set to 1 for a
particular interrupt source, an interrupt request is issued to the interrupt controller.
5.4.3 Interrupt Exception Handling Vector Table
Table 5.2 shows interrupt exception handling sources, vector addresses, and interrupt priorities.
For default priorities, the lower the vector number, the higher the priority.
Priorities among modules can be set by means of the IPR. (H8S/2268 Group only)
Modules set at the same priority will conform to their default priorities. Priorities within a module
are fixed.

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                                                               Section 5 Interrupt Controller

Table 5.2 Interrupt Sources, Vector Addresses, and Interrupt Priorities

                          Origin of Interrupt  Vector  Vector Address*1
Interrupt Source Source                        Number
                                                       Advanced Mode IPR*2*3             Priority
                                                                                         High
External Pin  NMI                              7       H'001C

              IRQ0                             16      H'0040            IPRA6 to IPRA4

              IRQ1                             17      H'0044            IPRA2 to IPRA0

              Reserved                         18      H'0048            IPRB6 to IPRB4

              IRQ3                             19      H'004C

              IRQ4                             20      H'0050            IPRB2 to IPRB0

              IRQ5*3                           21      H'0054

              Reserved                         22      H'0058            IPRC6 to IPRC4
                                                       H'005C
                                               23

DTC*3         SWDTEND                          24      H'0060            IPRC2 to IPRC0

              (completion of software

              initiation data transfer)

Watchdog timer 0 WOVI0                         25      H'0064            IPRD6 to IPRD4
                                                                         IPRE6 to IPRE4
              (interval timer 0)                       H'006C            IPRE2 to IPRE0
                                                       H'0070
PC break*3    PC break                         27                        IPRF6 to IPRF4
                                                       H'0074
A/D           ADI (completion of A/D 28                H'0078
                                                       H'007C
              conversion)                              H'0080

Watchdog timer 1 WOVI1 (interval timer 1) 29           H'0084

              Reserved                         30      H'0088

                                               31      H'008C

TPU channel 0*3 TGI0A (TGR0A input             32

              capture/compare-match)

              TGI0B (TGR0B input               33

              capture/compare-match)

              TGI0C (TGR0C input               34

              capture/compare-match)

              TGI0D (TGR0D input               35

              capture/compare- match)

              TCI0V (overflow 0)               36      H'0090

              Reserved                         37      H'0094

                                               38      H'0098

                                               39      H'009C                            Low

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Section 5 Interrupt Controller

                          Origin of Interrupt  Vector  Vector Address*1        Priority
Interrupt Source Source                        Number  Advanced Mode IPR*2*3   High
                                               40
TPU channel 1  TGI1A (TGR1A input                      H'00A0  IPRF2 to IPRF0  Low
               capture/compare-match)          41

               TGI1B (TGR1B input              42      H'00A4
               capture/compare-match)          43
                                               44
               TCI1V (overflow 1)                      H'00A8
               TCI1U (underflow 1)*3           45      H'00AC
                                                       H'00B0
TPU channel 2  TGI2A (TGR2A input              46              IPRG6 to IPRG4
               capture/compare-match)          47
                                               64
               TGI2B (TGR2B input                      H'00B4
               capture/compare-match)          65

               TCI2V (overflow 2)              66      H'00B8
               TCI2U (underflow 2)*3           67      H'00BC
                                               68      H'0100
8-bit timer    CMIA0                                           IPRI6 to IPRI4
channel 0      (compare-match A0)              69

               CMIB0                           70      H'0104
               (compare-match B0)              71
                                               80
               OVI0 (overflow 0)               81      H'0108
                                                       H'010C
               Reserved                        82      H'0110

8-bit timer    CMIA1                           83              IPRI2 to IPRI0
channel 1      (compare-match A1)

               CMIB1                                   H'0114
               (compare-match B1)

               OVI1 (overflow 1)                       H'0118
                                                       H'011C
               Reserved                                H'0140
                                                       H'0144
SCI channel 0 ERI0 (receive error 0)                           IPRJ2 to IPRJ0

               RXI0
               (receive completion 0)

               TXI0                                    H'0148
               (transmit data empty 0)

               TEI0 (transmit end 0)                   H'014C

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                                                               Section 5 Interrupt Controller

                          Origin of Interrupt  Vector  Vector Address*1        Priority
Interrupt Source Source                        Number  Advanced Mode IPR*2*3   High

SCI channel 1 ERI1 (receive error 1)           84      H'0150  IPRK6 to IPRK4  Low

                 RXI1                          85      H'0154

                 (receive completion 1)

                 TXI1                          86      H'0158

                 (transmit data empty 1)

                 TEI1 (transmit end 1)         87      H'015C
                                                       H'0170
8-bit timer      CMIA2                         92              IPRL6 to IPRL4
channel 2*3
                 (compare-match A2)

                 CMIB2                         93      H'0174

                 (compare-match B2)

                 OVI2 (overflow 2)             94      H'0178
                                                       H'017C
                 Reserved                      95      H'0180

8-bit timer      CMIA3                         96
channel 3*3
                 (compare-match A3)

                 CMIB3                         97      H'0184

                 (compare-match B3)

                 OVI3 (overflow 3)             98      H'0188
                                                       H'018C
                 Reserved                      99      H'0190
IIC channel 0*4
                 IICI0 (1-byte transmission/ 100               IPRL2 to IPRL0
                 reception completion)

                 Reserved                      101     H'0194
                                                       H'0198
IIC channel 1*3  IICI1 (1-byte transmission/ 102
                 reception completion)

                 Reserved                      103     H'019C
                                                       H'01A0
8-bit reload timer OVI4 (overflow 4)           104     H'01A4  IPRM6 to IPRM4
                                                       H'01A8  IPRM2 to IPRM0
channels 4 to 7*3 OVI5 (overflow 5)            105     H'01AC
                                                       H'01B0
                 OVI6 (overflow 6)             106

                 OVI7 (overflow 7)             107

External pins    WKP7 to WKP0                  108

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Section 5 Interrupt Controller

                          Origin of Interrupt  Vector  Vector Address*1       Priority
Interrupt Source Source                        Number  Advanced Mode IPR*2*3

SCI channel 2 ERI2 (receive error 2)           120     H'01E0  IPRO6 to IPRO4 High

RXI2                                           121     H'01E4

(receive completion 2)

TXI2                                           122     H'01E8

(transmit data empty 2)

TEI2 (transmit end 2)                          123     H'01EC                 Low

Notes: 1. Lower 16 bits of the start address.
          2. IPR6 to IPR4, and IPR2 to IPR0 bits are reserved, because these bits have no
               corresponding interruption. These bits are always read as 0 and cannot be modified.
          3. Supported only by the H8S/2268 Group.
          4. Supported as an option by H8S/2264 Group.

5.5 Operation

5.5.1 Interrupt Control Modes and Interrupt Operation

Interrupt operations in the H8S/2268 differ depending on the interrupt control mode.

NMI interrupts are accepted at all times except in the reset state and the hardware standby state. In
the case of IRQ interrupts, WKP interrupts and on-chip peripheral module interrupts, an enable bit
is provided for each interrupt. Clearing an enable bit to 0 disables the corresponding interrupt
request. Interrupt sources for which the enable bits are set to 1 are controlled by the interrupt
controller.

Table 5.3 shows the interrupt control modes.

The interrupt controller performs interrupt control according to the interrupt control mode set by
the INTM1 and INTM0 bits in SYSCR, the priorities set in IPR*, and the masking state indicated
by the I bit in the CPU's CCR, and bits I2 to I0 in EXR*.

Note: * Supported only by the H8S/2268 Group.

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                                                          Section 5 Interrupt Controller

Table 5.3 Interrupt Control Modes

Interrupt     SYSCR      Priority Setting      Interrupt
                                               Mask Bits
Control Mode INTM1 INTM0 Registers*            I          Description
                                               
0          0          0                        I2 to I0   Interrupt mask control is
                                                          performed by the I bit.
                      1                        
                                                          Setting prohibited
2*         1          0  IPR
                                                          8-level interrupt mask control
                      1                                   is performed by bits I2 to I0.
                                                          8 priority levels can be set with
                                                          IPR.

                                                          Setting prohibited

Note: * Supported only by the H8S/2268 Group.

Figures 5.7 and 5.8 show block diagrams of the priority decision circuits for the H8S/2268 Group
and H8S/2264 Group, respectively.

                         Interrupt
                         control
                         mode 0 I

    Interrupt source       Interrupt           Default priority  Vector number
                         acceptance            determination

                             control

                             8-level
                         mask control

                                                          I2 to I0
                                             IPR
                                           Interrupt control mode 2

    Figure 5.7 Block Diagram of Interrupt Control Operation for H8S/2268 Group

                                               Rev. 5.00 Sep. 01, 2009 Page 89 of 656
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Section 5 Interrupt Controller

                                               Interrupt
                                               control
                                               mode 0 I

    Interrupt source         Interrupt                    Default priority  Vector number
                           acceptance                     determination

                              control

    Figure 5.8 Block Diagram of Interrupt Control Operation for H8S/2264 Group

Interrupt Acceptance Control: In interrupt control mode 0, interrupt acceptance is controlled by
the I bit in CCR.

Table 5.4 shows the interrupts selected in each interrupt control mode.

Table 5.4 Interrupts Selected in Each Interrupt Control Mode (1)

                        Interrupt Mask Bits

Interrupt Control Mode  I                                 Selected Interrupts
                                                          All interrupts
0                       0                                 NMI interrupts
                                                          All interrupts
                        1

2*                      X

Legend:
X: Don't care
Note: * Supported only by the H8S/2268 Group.

8-Level Control (H8S/2268 Group Only): In interrupt control mode 2, 8-level mask level
determination is performed for the selected interrupts in interrupt acceptance control according to
the interrupt priority level (IPR).

The interrupt source selected is the interrupt with the highest priority level, and whose priority
level set in IPR is higher than the mask level.

Table 5.5 Interrupts Selected in Each Interrupt Control Mode (2)

Interrupt Control Mode  Selected Interrupts
0
2                       All interrupts
                        Highest-priority-level (IPR) interrupt whose priority level is greater
                        than the mask level (IPR > I2 to I0).

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                                                           Section 5 Interrupt Controller

Default Priority Determination: When an interrupt is selected by 8-level control, its priority is
determined and a vector number is generated.

If the same value is set for IPR, acceptance of multiple interrupts is enabled, and so only the
interrupt source with the highest priority according to the preset default priorities is selected and
has a vector number generated (H8S/2268 Group only).

Interrupt sources with a lower priority than the accepted interrupt source are held pending.

Table 5.6 shows operations and control signal functions in each interrupt control mode.

Table 5.6 Operations and Control Signal Functions in Each Interrupt Control Mode

Interrupt  Setting        Interrupt             8-Level Control*3      Default Priority      T
Control                 Acceptance                   I2 to I0*3 IPR*3  Determination     (Trace)

Mode                       Control                                              O           
           INTM1 INTM0                                                          O            T
                                      I

0          0        0   O          IM           X      *2

2*3        1        0   X          *1           O  IM  PR

Legend:

O: Interrupt operation control performed

X: No operation. (All interrupts enabled)

IM: Used as interrupt mask bit

PR: Sets priority.

: Not used.

Notes: 1. Set to 1 when interrupt is accepted.

     2. Keep the initial setting.

     3. Supported only by the H8S/2268 Group.

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Section 5 Interrupt Controller

5.5.2 Interrupt Control Mode 0
Enabling and disabling of IRQ interrupts, WKP interrupts and on-chip peripheral module
interrupts can be set by means of the I bit in the CPU's CCR. Interrupts are enabled when the I bit
is cleared to 0, and disabled when set to 1.
Figure 5.9 shows a flowchart of the interrupt acceptance operation in this case.
1. If an interrupt source occurs when the corresponding interrupt enable bit is set to 1, an

    interrupt request is sent to the interrupt controller.
2. If the I bit is set to 1, only an NMI interrupt is accepted, and other interrupt requests are held

    pending. If the I bit is cleared, an interrupt request is accepted.
3. Interrupt requests are sent to the interrupt controller, the highest-ranked interrupt according to

    the priority system is accepted, and other interrupt requests are held pending.
4. When the CPU accepts an interrupt request, it starts interrupt exception handling after

    execution of the current instruction has been completed.
5. The PC and CCR are saved to the stack area by interrupt exception handling. The PC saved on

    the stack shows the address of the first instruction to be executed after returning from the
    interrupt handling routine.
6. Next, the I bit in CCR is set to 1. This masks all interrupts except NMI.
7. The CPU generates a vector address for the accepted interrupt and starts execution of the
    interrupt handling routine at the address indicated by the contents of the vector address in the
    vector table.

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                                                     Section 5 Interrupt Controller

               Program execution status                         Hold
                                                               pending
                                                 No
IRQ0               Interrupt generated               No
     Yes
                                  Yes                TEI2
          Yes                                             Yes

                             NMI
                                  No
                                                 No

                              I=0
                                  Yes

                              No

                            IRQ1
                                  Yes

                                               Save PC and CCR
                                                          I=1

                                              Read vector address
                                              Branch to interrupt handling routine

Figure 5.9 Flowchart of Procedure Up to Interrupt Acceptance
                       in Interrupt Control Mode 0

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Section 5 Interrupt Controller

5.5.3 Interrupt Control Mode 2 (H8S/2268 Group Only)

Eight-level masking is implemented for IRQ interrupts, WKP interrupts and on-chip peripheral
module interrupts by comparing the interrupt mask level set by bits I2 to I0 of EXR in the CPU
with IPR.

Figure 5.10 shows a flowchart of the interrupt acceptance operation in this case.

1. If an interrupt source occurs when the corresponding interrupt enable bit is set to 1, an interrupt
    request is sent to the interrupt controller.

2. When interrupt requests are sent to the interrupt controller, the interrupt with the highest
    priority according to the interrupt priority levels set in IPR is selected, and lower-priority
    interrupt requests are held pending. If a number of interrupt requests with the same priority are
    generated at the same time, the interrupt request with the highest priority according to the
    priority system shown in table 5.2 is selected.

3. Next, the priority of the selected interrupt request is compared with the interrupt mask level set
    in EXR. An interrupt request with a priority no higher than the mask level set at that time is
    held pending, and only an interrupt request with a priority higher than the interrupt mask level
    is accepted.

4. When the CPU accepts an interrupt request, it starts interrupt exception handling after
    execution of the current instruction has been completed.

5. The PC, CCR, and EXR are saved to the stack area by interrupt exception handling. The PC
    saved on the stack shows the address of the first instruction to be executed after returning from
    the interrupt handling routine.

6. The T bit in EXR is cleared to 0. The interrupt mask level is rewritten with the priority level of
    the accepted interrupt.
    If the accepted interrupt is NMI, the interrupt mask level is set to H'7.

7. The CPU generates a vector address for the accepted interrupt and starts execution of the
    interrupt handling routine at the address indicated by the contents of the vector address in the
    vector table.

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                                                                      Section 5 Interrupt Controller

                                Program execution status

                      Interrupt generated? No
                                      Yes

              Yes
                                 NMI
                                      No

                            No                                No
Level 7 interrupt?              Level 6 interrupt?

             Yes                             Yes

Mask level 6  No

or below?                                                             Level 1 interrupt? No
                                                                                  Yes
Yes                             Mask level 5              No

                                or below?

                                Yes                                                  No

                                                                      Mask level 0?

                                                                      Yes

                                  Save PC, CCR, and EXR                Hold
                                         Clear T bit to 0             pending

                                      Update mask level
                                     Read vector address
                                Branch to interrupt handling routine

     Figure 5.10 Flowchart of Procedure Up to Interrupt Acceptance in Control Mode 2

5.5.4 Interrupt Exception Handling Sequence

Figure 5.11 shows the interrupt exception handling sequence. The example shown is for the case
where interrupt control mode 0 is set in advanced mode, and the program area and stack area are
in on-chip memory.

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                                                                                                           REJ09B0071-0500
                                                                                                                                                                                               Section 5 Interrupt ControllerInterruptInternalstackVector fetchInterrupt service
                                              acceptance         operation                                                               Internal routine instruction
         Figure 5.11 Interrupt Exception Handling                                                                                       operation prefetch
   Rev. 5.00 Sep. 01, 2009 Page 96 of 656Interrupt level determination Instruction
REJ09B0071-0500 Wait for end of instruction prefetch



Interrupt       (1)                                         (3)                   (5)         (7)       (9)           (11)                         (13)
request signal
                     (2)  (4)                                                          (6)         (8)  (10)          (12)                                (14)
Internal
address bus

Internal
read signal

Internal
write signal

Internal
data bus

(1) Instruction prefetch address (Not executed.                             (6) (8) Saved PC and saved CCR

         This is the contents of the saved PC, the return address.)         (9) (11) Vector address
(2) (4) Instruction code (Not executed.)
(3) Instruction prefetch address (Not executed.)                            (10) (12) Interrupt handling routine start address (Vector address contents)
(5) SP-2
(7) SP-4                                                                    (13)       Interrupt handling routine start address ((13) = (10)(12))

                                                                            (14)       First instruction of interrupt handling routine
                                                                Section 5 Interrupt Controller

5.5.5 Interrupt Response Times

This LSI is capable of fast word transfer to on-chip memory, has the program area in on-chip
ROM and the stack area in on-chip RAM, enabling high-speed processing.

Table 5.7 shows interrupt response times - the interval between generation of an interrupt request
and execution of the first instruction in the interrupt handling routine. The execution status
symbols used in table 5.7 are explained in table 5.8.

Table 5.7 Interrupt Response Times (States)

                                                 Normal Mode*5     Advanced Mode

No. Execution Status                  INTM1 = 0 INTM1 = 1 INTM1 = 0 INTM1 = 1

1 Interrupt priority determination*1  3          3              3           3

2 Number of wait states until executing 1 to 19 + 1 to 19 +     1 to 19 +   1 to 19 +
                                                                2SI        2SI
instruction ends*2                    2SI       2SI           2S         3S

3 PC, CCR, EXR stack save             2S        3S                     K           K
                                              K           K
                                                                2S         2S
4 Vector fetch                        S  I       S  I                    I           I
5 Instruction fetch*3
6 Internal processing*4               2SI       2SI           2SI        2SI
                                                                2           2
                                      2          2

Total (using on-chip memory)          11 to 31 12 to 32         12 to 32 13 to 33

Notes: 1. Two states in case of internal interrupt.
          2. Refers to MULXS and DIVXS instructions.
          3. Prefetch after interrupt acceptance and interrupt handling routine prefetch.
          4. Internal processing after interrupt acceptance and internal processing after vector fetch.
          5. Not available in this LSI.

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Section 5 Interrupt Controller

Table 5.8 Number of States in Interrupt Handling Routine Execution Status

                                                        Object of Access
                                                                External Device*

                                           8 Bit Bus                16 Bit Bus

         Symbol                      Internal 2-State   3-State  2-State          3-State
                                     Memory Access      Access   Access           Access

Instruction fetch    SI              1  4               6+2m     2                3+m

Branch address read  SJ

Stack manipulation   SK

Legend:

m: Number of wait states in an external device access.

Note: * Cannot be used in this LSI.

5.5.6 DTC Activation by Interrupt (H8S/2268 Group Only)

The DTC can be activated by an interrupt. In this case, the following selections can be made.

1. Interrupt request to CPU
2. Activation request to DTC
3. Multiple selection of 1 and 2 above.

For details on interrupt request, which enables DTC activation, see section 8, Data Transfer
Controller (DTC). Figure 5.12 shows a block diagram of DTC and interrupt controller.

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                                                                             Section 5 Interrupt Controller

IRQ         Interrupt request  Selection                                     DTC activation
interrupt                        circuit                                     request vector
            Interrupt source                                                 number
On-chip     clear signal               Selection
peripheral                             signal                 Control                             DTC
module                                                         logic
                                                Clear signal
                                DTCER

                                                                             Clear signal

                           DTVECR                                 Priority   CPU interrupt        CPU
                                          SWDTE               determination  request vector
                                          clear signal                       number

            Interrupt controller                                                     I, I2 to I0

            Figure 5.12 DTC and Interrupt Controller

Interrupt controller of DTC control has the following three main functions.

Interrupt source selection: For interruption source, select DTC activation request or CPU
interruption request by the DTCE bits in DTCERA to DTCERF, and DTCERI of the DTC. After
DTC data transfer, the DTCE bit is cleared to 0, and an interrupt request to the CPU can be made
by the setting of the DISEL bit in MRB of the DTC. When DTC performs data transfer for
prescribed number of times and transfer counter becomes 0, the DTCE bit should be cleared to 0
and an interrupt request to the CPU is made after DTC data transfer.

Priority determination: DTC activation source is selected according to priority of default setting.
Mask level and priority level do not affect the selection. For details, see section 8.4, Location of
Register Information and DTC Vector Table.

Operation order: When the same interrupts are selected as DTC activation source and CPU
interruption source, DTC data is transferred, and then CPU interrupt exception processing is made.

Table 5.9 shows interrupt source selection and interrupt source clear control by the setting of the
DTCE bit in DTCERA to DTCERF, and DTCERI of the DTC and the setting of the DISEL bit in
MRB of the DTC.

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Section 5 Interrupt Controller

Table 5.9 Interrupt Source Selection and Clear Control

Settings                                 Interrupt Source Selection
DTC                                      and Clear Control

DTCE      DESEL                          DTC            CPU

0         *                              X              #

1         0                              #              X

          1                              O              #

Legend:
#: Corresponding interrupt is used. Interrupt source is cleared.

     (The CPU should clear the source flag in the interrupt processing routine.)
O: Corresponding interrupt is used. Interrupt source is not cleared.
X: Corresponding interrupt cannot be used.
*: Don't care

Usage note: Interrupt sources of the SCI and A/D converter are cleared when the DTC reads or
writes prescribed register, and they do not depend on the DTCE or DISEL bit.

5.6 Usage Notes

5.6.1 Contention between Interrupt Generation and Disabling

When an interrupt enable bit is cleared to 0 to disable interrupt requests, the disabling becomes
effective after execution of the instruction.

When an interrupt enable bit is cleared to 0 by an instruction such as BCLR or MOV, and if an
interrupt is generated during execution of the instruction, the interrupt concerned will still be
enabled on completion of the instruction, and so interrupt exception handling for that interrupt will
be executed on completion of the instruction. However, if there is an interrupt request of higher
priority than that interrupt, interrupt exception handling will be executed for the higher-priority
interrupt, and the lower-priority interrupt will be ignored.

The same also applies when an interrupt source flag is cleared to 0.

Figure 5.13 shows an example in which the CMIEA bit in the TCR register of the 8-bit timer is
cleared to 0.

The above contention will not occur if an enable bit or interrupt source flag is cleared to 0 while
the interrupt is masked.

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              TCR write cycle by CPU       Section 5 Interrupt Controller
                      TCR address
                                      CMIA exception handling

      

Internal
address bus

Internal
write signal

CMIEA

                  CMFA

                  CMIA
                  interrupt signal

               Figure 5.13 Contention between Interrupt Generation and Disabling

5.6.2 Instructions that Disable Interrupts
The instructions that disable interrupts are LDC, ANDC, ORC, and XORC. After any of these
instructions are executed, all interrupts including NMI are disabled and the next instruction is
always executed. When the I bit is set by one of these instructions, the new value becomes valid
two states after execution of the instruction ends.

5.6.3 When Interrupts Are Disabled
There are times when interrupt acceptance is disabled by the interrupt controller.
The interrupt controller disables interrupt acceptance for a 3-state period after the CPU has
updated the mask level with an LDC, ANDC, ORC, or XORC instruction.

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Section 5 Interrupt Controller

5.6.4 Interrupts during Execution of EEPMOV Instruction

Interrupt operation differs between the EEPMOV.B instruction and the EEPMOV.W instruction.

With the EEPMOV.B instruction, an interrupt request (including NMI) issued during the transfer
is not accepted until the move is completed.

With the EEPMOV.W instruction, if an interrupt request is issued during the transfer, interrupt
exception handling starts at a break in the transfer cycle. The PC value saved on the stack in this
case is the address of the next instruction.

Therefore, if an interrupt is generated during execution of an EEPMOV.W instruction, the
following coding should be used.

L1: EEPMOV.W

MOV.W         R4,R4

BNE           L1

5.6.5 IRQ Interrupt

When operating by clock input, acceptance of input to an IRQ is synchronized with the clock. In
software standby mode and watch mode, the input is accepted asynchronously. For details on the
input conditions, see section 25.2.3, 25.3.3, Control Signal Timing.

5.6.6 NMI Interrupt Usage Notes

The NMI interrupt is part of the exception processing performed cooperatively by the LSI's
internal interrupt controller and the CPU when the system is operating normally under the
specified electrical conditions. No operations, including NMI interrupts, are guaranteed when
operation is not normal (runaway status) due to software problems or abnormal input to the LSI's
pins. In such cases, the LSI may be restored to the normal program execution state by applying an
external reset.

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                                                                                  Section 6 PC Break Controller (PBC)

              Section 6 PC Break Controller (PBC)

The H8S/2268 Group includes a PC break controller (PBC), while the H8S/2264 Group does not.

The PC break controller (PBC) provides functions that simplify program debugging. Using these
functions, it is easy to create a self-monitoring debugger, enabling programs to be debugged with
the chip alone, without using an in-circuit emulator. A block diagram of the PC break controller is
shown in figure 6.1.

6.1 Features

Two break channels (A and B)
24-bit break address

     Bit masking possible
Four types of break compare conditions

     Instruction fetch
     Data read
     Data write
     Data read/write
Bus master
     Either CPU or CPU/DTC can be selected
The timing of PC break exception handling after the occurrence of a break condition is as
    follows:
     Immediately before execution of the instruction fetched at the set address (instruction

        fetch)
     Immediately after execution of the instruction that accesses data at the set address (data

        access)
Module stop mode can be set

PBC0000B_000020020700  Rev. 5.00 Sep. 01, 2009 Page 103 of 656
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Section 6 PC Break Controller (PBC)                   BCRA

                                               BARA

                                Mask control          Output control

                    Comparator                        Control
                                                       logic

                                Match signal

          Internal address

          Access                                                      PC break
          status                                                      interrupt

                    Comparator                        Control
                                        Match signal   logic

                                Mask control          Output control

                    BARB                              BCRB

                    Figure 6.1 Block Diagram of PC Break Controller

6.2 Register Descriptions

The PC break controller has the following registers.

Break address register A (BARA)
Break address register B (BARB)
Break control register A (BCRA)
Break control register B (BCRB)

6.2.1 Break Address Register A (BARA)

BARA is a 32-bit readable/writable register that specifies the channel A break address.

                    Initial

Bit       Bit Name  Value       R/W                  Description
31 to 24                                             Reserved
                    Undefined                        These bits are read as an undefined value and
                                                     cannot be modified.
23 to 0 BAA23 to H'000000 R/W                        These bits set the channel A PC break address.
              BAA0

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                                                                                  Section 6 PC Break Controller (PBC)
6.2.2 Break Address Register B (BARB)
BARB is the channel B break address register. The bit configuration is the same as for BARA.

6.2.3 Break Control Register A (BCRA)

BCRA controls channel A PC breaks.

           Initial

Bit  Bit Name Value R/W Description

7    CMFA  0        R/(W)*1 Condition Match Flag A

                                    [Setting condition]

                                    When a condition set for channel A is satisfied

                                    [Clearing condition]
                                    When 0 is written to CMFA after reading*2 CMFA = 1

6    CDA   0        R/W CPU Cycle/DTC Cycle Select A

                                    Selects the channel A break condition bus master.

                                    0: CPU

                                    1: CPU or DTC

5    BAMRA2 0       R/W Break Address Mask Register A2 to A0

4    BAMRA1 0       R/W These bits specify which bits of the break address set in
                    R/W BARA are to be masked.
3    BAMRA0 0
                               000: BAA23 0 (All bits are unmasked)

                                    001: BAA23 1 (Lowest bit is masked)

                                    010: BAA23 2 (Lower 2 bits are masked)

                                    011: BAA23 3 (Lower 3 bits are masked)

                                    100: BAA23 4 (Lower 4 bits are masked)

                                    101: BAA23 8 (Lower 8 bits are masked)

                                    110: BAA23 12 (Lower 12 bits are masked)

                                    111: BAA23 16 (Lower 16 bits are masked)

2    CSELA1 0       R/W Break Condition Select

1    CSELA0 0       R/W Selects break condition of channel A.

                                    00: Instruction fetch is used as break condition

                                    01: Data read cycle is used as break condition

                                    10: Data write cycle is used as break condition

                                    11: Data read/write cycle is used as break condition

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Section 6 PC Break Controller (PBC)

           Initial

Bit  Bit Name Value R/W Description

0    BIEA  0        R/W Break Interrupt Enable

                                     When this bit is 1, the PC break interrupt request of
                                     channel A is enabled.

Notes: 1. Only a 0 can be written to this bit to clear the flag.

          2. Read the state wherein CMFA = 1 twice or more, when the CMFA is polled after
               inhibiting the PC break interruption.

6.2.4 Break Control Register B (BCRB)

BCRB is the channel B break control register. The bit configuration is the same as for BCRA.

6.3 Operation

The operation flow from break condition setting to PC break interrupt exception handling is
shown in section 6.3.1, PC Break Interrupt Due to Instruction Fetch, and 6.3.2, PC Break Interrupt
Due to Data Access, taking the example of channel A.

6.3.1 PC Break Interrupt Due to Instruction Fetch

1. Set the break address in BARA.
    For a PC break caused by an instruction fetch, set the address of the first instruction byte as the
    break address.

2. Set the break conditions in BCR.
    Set bit 6 (CDA) to 0 to select the CPU because the bus master must be the CPU for a PC break
    caused by an instruction fetch. Set the address bits to be masked to bits 3 to 5 (BAMA2 to 0).
    Set bits 1 and 2 (CSELA1 to 0) to 00 to specify an instruction fetch as the break condition. Set
    bit 0 (BIEA) to 1 to enable break interrupts.

3. When the instruction at the set address is fetched, a PC break request is generated immediately
    before execution of the fetched instruction, and the condition match flag (CMFA) is set.

4. After priority determination by the interrupt controller, PC break interrupt exception handling
    is started.

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6.3.2 PC Break Interrupt Due to Data Access

1. Set the break address in BARA.
    For a PC break caused by a data access, set the target ROM, RAM, I/O, or external address
    space address as the break address. Stack operations and branch address reads are included in
    data accesses.

2. Set the break conditions in BCRA.
    Select the bus master with bit 6 (CDA). Set the address bits to be masked to bits 3 to 5
    (BAMA2 to 0). Set bits 1 and 2 (CSELA1 to 0) to 01, 10, or 11 to specify data access as the
    break condition. Set bit 0 (BIEA) to 1 to enable break interrupts.

3. After execution of the instruction that performs a data access on the set address, a PC break
    request is generated and the condition match flag (CMFA) is set.

4. After priority determination by the interrupt controller, PC break interrupt exception handling
    is started.

6.3.3 Notes on PC Break Interrupt Handling

When a PC break interrupt is generated at the transfer address of an EEPMOV.B instruction
    PC break exception handling is executed after all data transfers have been completed and the
    EEPMOV.B instruction has ended.

When a PC break interrupt is generated at a DTC transfer address
    PC break exception handling is executed after the DTC has completed the specified number of
    data transfers, or after data for which the DISEL bit is set to 1 has been transferred.

6.3.4 Operation in Transitions to Power-Down Modes

The operation when a PC break interrupt is set for an instruction fetch at the address after a
SLEEP instruction is shown below.

When the SLEEP instruction causes a transition from high-speed (medium-speed) mode to
    sleep mode:
    After execution of the SLEEP instruction, a transition is not made to sleep mode, and PC break
    interrupt handling is executed. After execution of PC break interrupt handling, the instruction
    at the address after the SLEEP instruction is executed (figure 6.2 (A)).

When the SLEEP instruction causes a transition from high speed mode to subactive mode
    (figure 6.2 (B)).

When the SLEEP instruction causes a transition from subactive mode to high speed (medium
    speed) mode (figure 6.2 (C)).

When the SLEEP instruction causes a transition to software standby mode or watch mode:
                                                                           Rev. 5.00 Sep. 01, 2009 Page 107 of 656
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Section 6 PC Break Controller (PBC)

After execution of the SLEEP instruction, a transition is made to the respective mode, and PC
break interrupt handling is not executed. However, the CMFA or CMFB flag is set (figure 6.2
(D)).

SLEEP instruction         SLEEP instruction                    SLEEP instruction          SLEEP instruction
     execution                 execution                            execution                  execution

  PC break exception          System clock                           Subclock               Transition to
          handling              subclock                             system clock,        respective mode
                                                               oscillation settling time
Execution of instruction    Direct transition                                                      (D)
after sleep instruction  exception handling                       Direct transition
                                                                 exception handling
              (A)         PC break exception
                                 handling           Subactive                             High-speed
                                                                                          (medium-speed)
                                                    mode       PC break exception         mode

                                                               handling

                          Execution of instruction             Execution of instruction
                           after sleep instruction              after sleep instruction

                                       (B)                                  (C)

                   Figure 6.2 Operation in Power-Down Mode Transitions

6.3.5 When Instruction Execution Is Delayed by One State

While the break interrupt enable bit is set to 1, instruction execution is one state later than usual.

For 1-word branch instructions (Bcc d:8, BSR, JSR, JMP, TRAPA, RTE, and RTS) in on-chip
    ROM or RAM.

When break interruption by instruction fetch is set, the set address indicates on-chip ROM or
    RAM space, and that address is used for data access, the instruction that executes the data
    access is one state later than in normal operation.

When break interruption by instruction fetch is set and a break interrupt is generated, if the
    executing instruction immediately preceding the set instruction has one of the addressing
    modes shown below, and that address indicates on-chip ROM or RAM, the instruction will be
    one state later than in normal operation.
    Addressing modes: @ERn, @(d:16,ERn), @(d:32,ERn), @-ERn/ERn+, @aa:8, @aa:24,
    @aa:32, @(d:8,PC), @(d:16,PC), @@aa:8

When break interruption by instruction fetch is set and a break interrupt is generated, if the
    executing instruction immediately preceding the set instruction is NOP or SLEEP, or has #xx,
    Rn as its addressing mode, and that instruction is located in on-chip ROM or RAM, the
    instruction will be one state later than in normal operation.

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                 Section 6 PC Break Controller (PBC)

6.4 Usage Notes

6.4.1 Module Stop Mode Setting

PBC operation can be disabled or enabled using the module stop control register. The initial
setting is for PBC operation to be halted. Register access is enabled by clearing module stop
mode. For details, refer to section 22, Power-Down Modes.

6.4.2 PC Break Interrupts

The PC break interrupt is shared by channels A and B. The channel from which the request was
issued must be determined by the interrupt handler.

6.4.3 CMFA and CMFB

The CMFA and CMFB flags are not automatically cleared to 0, so 0 must be written to CMFA or
CMFB after first reading the flag while it is set to 1. If the flag is left set to 1, another interrupt
will be requested after interrupt handling ends.

6.4.4 PC Break Interrupt when DTC Is Bus Master

A PC break interrupt generated when the DTC is the bus master is accepted after the bus has been
transferred to the CPU by the bus controller.

6.4.5  PC Break Set for Instruction Fetch at Address Following BSR, JSR, JMP, TRAPA,
       RTE, or RTS Instruction

When a PC break is set for an instruction fetch at an address following a BSR, JSR, JMP, TRAPA,
RTE, or RTS instruction:

Even if the instruction at the address following a BSR, JSR, JMP, TRAPA, RTE, or RTS
instruction is fetched, it is not executed, and so a PC break interrupt is not generated by the
instruction fetch at the next address.

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Section 6 PC Break Controller (PBC)

6.4.6 I Bit Set by LDC, ANDC, ORC, or XORC Instruction

When the I bit is set by an LDC, ANDC, ORC, or XORC instruction, a PC break interrupt
becomes valid two states after the end of the executing instruction. If a PC break interrupt is set
for the instruction following one of these instructions, since interrupts, including NMI, are
disabled for a 3-state period in the case of LDC, ANDC, ORC, and XOR, the next instruction is
always executed. For details, see section 5, Interrupt Controller.

6.4.7 PC Break Set for Instruction Fetch at Address Following Bcc Instruction

When a PC break is set for an instruction fetch at an address following a Bcc instruction:

A PC break interrupt is generated if the instruction at the next address is executed in accordance
with the branch condition, and is not generated if the instruction at the next address is not
executed.

6.4.8  PC Break Set for Instruction Fetch at Branch Destination Address of Bcc
       Instruction

When a PC break is set for an instruction fetch at the branch destination address of a Bcc
instruction:

A PC break interrupt is generated if the instruction at the branch destination is executed in
accordance with the branch condition, and is not generated if the instruction at the branch
destination is not executed.

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                                                                    Section 7 Bus Controller

        Section 7 Bus Controller

The H8S/2000 CPU is driven by a system clock, denoted by the symbol .

The bus controller controls a memory cycle and a bus cycle. Different methods are used to access
on-chip memory and on-chip peripheral modules. In the H8S/2268 Group, the bus controller also
has a bus arbitration function, and controls the operation of the internal bus masters: the CPU and
data transfer controller (DTC).

7.1 Basic Timing

The period from one rising edge of  to the next is referred to as a "state". The memory cycle or
bus cycle consists of one, two, or four states. Different methods are used to access on-chip
memory, on-chip peripheral modules, and the external address space.

7.1.1 On-Chip Memory Access Timing (ROM, RAM)

On-chip memory is accessed in one state. The data bus is 16 bits wide, permitting both byte and
word transfer instruction. Figure 7.1 shows the on-chip memory access cycle.

                               Bus cycle
Internal address bus                T1

Read    Internal read signal     Address
access  Internal data bus
                                             Read data
Write   Internal write signal
access  Internal data bus                     Write data

        Figure 7.1 On-Chip Memory Access Cycle

                               Rev. 5.00 Sep. 01, 2009 Page 111 of 656
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Section 7 Bus Controller

7.1.2 On-Chip Peripheral Module Access Timing (H'FFFDAC to H'FFFFBF)

Addresses H'FFFDAC to H'FFFFBF in the on-chip peripheral modules are accessed in two states.
The data bus is either 8 bits or 16 bits wide, depending on the particular internal I/O register being
accessed. For details, refer to section 24, List of Registers. Figure 7.2 shows access timing for the
on-chip peripheral modules (H'FFFDAC to H'FFFFBF).

                                             Bus cycle

                                         T1             T2

                                             Address
Internal address bus

Read    Internal read signal
access  Internal data bus

                                                        Read data

Write   Internal write signal
access  Internal data bus

                                             Write data

Figure 7.2 On-Chip Peripheral Module Access Cycle (H'FFFDAC to H'FFFFBF)

7.1.3 On-Chip Peripheral Module Access Timing (H'FFFC30 to H'FFFCA3)

Addresses H'FFFC30 to H'FFFCA3 on the on-chip peripheral modules and registers are accessed
in four states. The data bus is either 8 bits or 16 bits wide, depending on the particular internal I/O
register being accessed. For details, refer to section 24, List of Registers. Figure 7.3 shows access
timing for the on-chip peripheral modules (H'FFFC30 to H'FFFCA3).

The on-chip module of which address is between H'FFFC30 to H'FFFCA3 includes LCD,
DTMF*, TMR4*, ports H to L and ports M* and N*. The registers are WKP register and module
stop control register D.

Note: * Supported only by the H8S/2268 Group.

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                                                   Section 7 Bus Controller

                                       Bus cycle

                               T1  T2  T3          T4

                                       Address
Internal address bus

Read    Internal read signal                      Read data
access  Internal data bus

Write   Internal write signal          Write data
access  Internal data bus

Figure 7.3 On-Chip Peripheral Module Access Cycle (H'FFFC30 to H'FFFCA3)

7.2 Bus Arbitration (H8S/2268 Group Only)

The Bus Controller has a bus arbiter that arbitrates bus master operations.

There are two bus masters, the CPU and DTC, which perform read/write operations when they
control the bus.

7.2.1 Order of Priority of the Bus Masters

Each bus master requests the bus by means of a bus request signal. The bus arbiter detects the bus
masters' bus request signals, and if the bus is requested, sends a bus request acknowledge signal to
the bus master making the request. If there are bus requests from more than one bus master, the
bus request acknowledge signal is sent to the one with the highest priority. When a bus master
receives the bus request acknowledge signal, it takes possession of the bus until that signal is
canceled.

The order of priority of the bus masters is as follows:

          (High) DTC > CPU (Low)

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Section 7 Bus Controller
7.2.2 Bus Transfer Timing
Even if a bus request is received from a bus master with a higher priority than that of the bus
master that has acquired the bus and is currently operating, the bus is not necessarily transferred
immediately. The CPU is the lowest-priority bus master, and if a bus request is received from the
DTC, the bus arbiter transfers the bus to the bus master that issued the request. The timing for
transfer of the bus is as follows:
The bus is transferred at a break between bus cycles. However, if a bus cycle is executed in

    discrete operations, as in the case of a longword-size access, the bus is not transferred between
    such operations. For details, refer to section 2.7, Bus States During Instruction Execution, in
    the H8S/2600 Series, H8S/2000 Series Programming Manual.
If the CPU is in sleep mode, it transfers the bus immediately.
The DTC sends the bus arbiter a request for the bus when an activation request is generated.
7.2.3 Resets and the Bus Controller
In a reset, the H8S/2268, including the bus controller, enters the reset state at that point, and an
executing bus cycle is discontinued.

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                                                                            Section 8 Data Transfer Controller (DTC)

           Section 8 Data Transfer Controller (DTC)

The H8S/2268 Group includes a data transfer controller (DTC), while the H8S/2264 Group does
not. The DTC can be activated by an interrupt or software, to transfer data.

Figure 8.1 shows a block diagram of the DTC.

The DTC's register information is stored in the on-chip RAM. When the DTC is used, the RAME
bit in SYSCR must be set to 1. A 32-bit bus connects the DTC to the on-chip RAM (1 kbyte),
enabling 32-bit/1-state reading and writing of the DTC register information.

8.1 Features

Transfer is possible over any number of channels
Three transfer modes

     Normal, repeat, and block transfer modes are available
One activation source can trigger a number of data transfers (chain transfer)
The direct specification of 16-Mbyte address space is possible
Activation by software is possible
Transfer can be set in byte or word units
A CPU interrupt can be requested for the interrupt that activated the DTC
Module stop mode can be set

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Section 8 Data Transfer Controller (DTC)

                                                       Internal address bus

           Interrupt controller  DTC                                                                                       On-chip
                                                                                                                              RAM

Interrupt  DTCERA
request      to

                 DTCERF
                    and DTCERI

                           DTVECR
                                  DTC service
                                     request

                                                Control logic
                                                            MRA MRB

                                                                CRA
                                                                     CRB

                                                                         DAR
                                                                              SAR
                                                                                                     Register information

           CPU interrupt                               Internal data bus
               request

Legend:

MRA, MRB:                 DTC mode registers A and B

CRA, CRB:                 DTC transfer count registers A and B

SAR:                      DTC source address register

DAR:                      DTC destination address register

DTCERA to DTCERF

and DTCERI:               DTC enable registers A to F and I

DTVECR:                   DTC vector register

                                 Figure 8.1 Block Diagram of DTC

8.2 Register Descriptions

The DTC has the following registers.

DTC mode register A (MRA)
DTC mode register B (MRB)
DTC source address register (SAR)
DTC destination address register (DAR)
DTC transfer count register A (CRA)
DTC transfer count register B (CRB)

These six registers cannot be directly accessed from the CPU.

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                                                                            Section 8 Data Transfer Controller (DTC)

When activated, the DTC reads a set of register information that is stored in on-chip RAM to the
corresponding DTC registers and transfers data. After the data transfer, it writes a set of updated
register information back to the RAM.

DTC enable registers (DTCER)
DTC vector register (DTVECR)

8.2.1 DTC Mode Register A (MRA)

MRA selects the DTC operating mode.

          Initial

Bit  Bit Name Value  R/W Description

7    SM1  Undefined                  Source Address Mode 1 and 0

6    SM0  Undefined                  These bits specify an SAR operation after a data

                                     transfer.

                                     0X: SAR is fixed

                                     10: SAR is incremented after a transfer
                                          (by +1 when Sz = 0; by +2 when Sz = 1)

                                     11: SAR is decremented after a transfer
                                          (by 1 when Sz = 0; by 2 when Sz = 1)

5    DM1  Undefined                  Destination Address Mode 1 and 0

4    DM0  Undefined                  These bits specify a DAR operation after a data

                                     transfer.

                                     0X: DAR is fixed

                                     10: DAR is incremented after a transfer
                                          (by +1 when Sz = 0; by +2 when Sz = 1)

                                     11: DAR is decremented after a transfer
                                          (by 1 when Sz = 0; by 2 when Sz = 1)

3    MD1  Undefined                  DTC Mode 1 and 0

2    MD0  Undefined                  These bits specify the DTC transfer mode.

                                     00: Normal mode

                                     01: Repeat mode

                                     10: Block transfer mode

                                     11: Setting prohibited

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Section 8 Data Transfer Controller (DTC)

               Initial

Bit  Bit Name Value     R/W               Description
                                          DTC Transfer Mode Select
1    DTS       Undefined                  Specifies whether the source side or the destination
                                          side is set to be a repeat area or block area, in repeat
0    Sz        Undefined                  mode or block transfer mode.
                                          0: Destination side is repeat area or block area
                                          1: Source side is repeat area or block area
                                          DTC Data Transfer Size
                                          Specifies the size of data to be transferred.
                                          0: Byte-size transfer
                                          1: Word-size transfer

Legend:
X: Don't care

8.2.2 DTC Mode Register B (MRB)

MRB is an 8-bit register that selects the DTC operating mode.

               Initial

Bit  Bit Name Value     R/W Description

7    CHNE      Undefined                  DTC Chain Transfer Enable

                                          This bit specifies a chain transfer. For details, refer to
                                          8.5.4, Chain Transfer.

                                          In data transfer with CHNE set to 1, determination of
                                          the end of the specified number of transfers, clearing of
                                          the interrupt source flag, and clearing of DTCER, are
                                          not performed.

                                          0: DTC data transfer completed (waiting for start)

                                          1: DTC data transfer (reads new register information
                                             and transfers data)

6    DISEL     Undefined                  DTC Interrupt Select

                                          This bit specifies whether CPU interrupt is disabled or
                                          enabled after a data transfer.

                                          0: Interrupt request is issued to the CPU when the
                                             specified data transfer is completed.

                                          1: DTC issues interrupt request to the CPU in every
                                             data transfer (DTC does not clear the interrupt
                                             request flag that is a cause of the activation).

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                                Section 8 Data Transfer Controller (DTC)

                  Initial

Bit     Bit Name  Value    R/W  Description
5 to 0  
                  Undefined     Reserved
                                These bits have no effect on DTC operation. The write
                                value should always be 0.

8.2.3 DTC Source Address Register (SAR)

SAR is a 24-bit register that designates the source address of data to be transferred by the DTC.
For word-size transfer, specify an even source address.

8.2.4 DTC Destination Address Register (DAR)

DAR is a 24-bit register that designates the destination address of data to be transferred by the
DTC. For word-size transfer, specify an even destination address.

8.2.5 DTC Transfer Count Register A (CRA)

CRA is a 16-bit register that designates the number of times data is to be transferred by the DTC.

In normal mode, the entire CRA functions as a 16-bit transfer counter (1 to 65536). It is
decremented by 1 every time data is transferred, and transfer ends when the count reaches H'0000.

In repeat mode or block transfer mode, the CRA is divided into two parts: the upper 8 bits
(CRAH) and the lower 8 bits (CRAL). In repeat mode, CRAH holds the number of transfers while
CRAL functions as an 8-bit transfer counter (1 to 256). In block transfer mode, CRAH holds the
block size while CRAL functions as an 8-bit block size counter (1 to 256). CRAL is decremented
by 1 every time data is transferred, and the contents of CRAH are sent when the count reaches
H'00. This operation is repeated.

8.2.6 DTC Transfer Count Register B (CRB)

CRB is a 16-bit register that designates the number of times data is to be transferred by the DTC in
block transfer mode. It functions as a 16-bit transfer counter (1 to 65536) that is decremented by 1
every time data is transferred, and transfer ends when the count reaches H'0000.

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Section 8 Data Transfer Controller (DTC)

8.2.7 DTC Enable Register (DTCER)

DTCER is comprised of seven registers; DTCERA to DTCERF and DTCERI, and is a register
that specifies DTC activation interrupt sources. The correspondence between interrupt sources and
DTCE bits is shown in table 8.1. For DTCE bit setting, use bit manipulation instructions such as
BSET and BCLR for reading and writing. If all interrupts are masked, multiple activation sources
can be set at one time (only at the initial setting) by writing data after executing a dummy read on
the relevant register.

     Initial

Bit  Bit Name Value R/W Description

7    DTCE7 0  R/W DTC Activation Enable

6    DTCE6 0  R/W Setting this bit to 1 specifies a relevant interrupt source

5    DTCE5 0  R/W as a DTC activation source.

4    DTCE4 0  R/W [Clearing conditions]

3    DTCE3 0  R/W When the DISEL bit is 1 and the data transfer has

2    DTCE2 0  R/W                         ended

1    DTCE1 0  R/W When the specified number of transfers have ended

0    DTCE0 0  R/W These bits are not cleared when the DISEL bit is 0
                              and the specified number of transfers have not been

                                          completed

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                                     Section 8 Data Transfer Controller (DTC)

8.2.8 DTC Vector Register (DTVECR)

DTVECR is an 8-bit readable/writable register that enables or disables DTC activation by
software, and sets a vector number for the software activation interrupt.

     Initial

Bit  Bit Name Value R/W Description

7    SWDTE 0   R/W DTC Software Activation Enable

               Setting this bit to 1 activates DTC. Only a 1 can be written
               to this bit.

               [Clearing conditions]

                When the DISEL bit is 0 and the specified number of
                   transfers have not ended

                When 0 s written to the DISEL bit after a software-
                   activated data transfer end interrupt (SWDTEND)
                   request has been sent to the CPU.

                When the DISEL bit is 1 and data transfer has ended,
                   the specified number of transfers have ended, or
                   software-activated data transfer is in process, this bit
                   will not be cleared.

6    DTVEC6 0  R/W DTC Software Activation Vectors 0 to 6

5    DTVEC5 0  R/W These bits specify a vector number for DTC software
               R/W activation.
4    DTVEC4 0  R/W The vector address is expressed as H'0400 + (vector

3    DTVEC3 0             number 2). For example, when DTVEC6 to DTVEC0 =
               R/W H'10, the vector address is H'0420.
2    DTVEC2 0  R/W These bits are writable when SWDTE=0.
               R/W
1    DTVEC1 0

0    DTVEC0 0

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Section 8 Data Transfer Controller (DTC)

8.3 Activation Sources

The DTC operates when activated by an interrupt or by a write to DTVECR by software. An
interrupt request can be directed to the CPU or DTC, as designated by the corresponding DTCER
bit. At the end of a data transfer (or the last consecutive transfer in the case of chain transfer), the
activation source or corresponding DTCER bit is cleared. Table 8.1 shows the relationship
between the activation source and DTCER clearing. The activation source flag, in the case of
RXI0, for example, is the RDRF flag in SCI_0.

Since there are a number of DTC activation sources, transferring the last byte (or word) does not
clear the flag of its activation source. Take appropriate steps at each interrupt processing.

When an interrupt has been designated a DTC activation source, the existing CPU mask level and
interrupt controller priorities have no effect. If there is more than one activation source at the same
time, the DTC operates in accordance with the default priorities.

Table 8.1 Activation Source and DTCER Clearing

Activation Source     The DISEL Bit Is 0, and Transfer  The DISEL Bit Is 1, or Transfer
Software activation   Counts Specified have not Ended   Counts Specified have Ended
                      The SWDTE bit is cleared to 0
Interrupt activation                                     The SWDTE bit retains 1
                      The corresponding DTCER bit      The interrupt request is sent to
                          retains 1
                                                            the CPU
                      The activation source flag is
                          cleared to 0                   The corresponding DTCER bit is
                                                            cleared to 0

                                                         The activation source flag
                                                            retains 1

                                                         The interrupt request which
                                                            becomes an activation source is
                                                            sent to the CPU

Figure 8.2 shows a block diagram of activation source control. For details, see section 5, Interrupt
Controller.

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                                                   Section 8 Data Transfer Controller (DTC)

Source flag cleared

                                            Clear    Clear
                               DTCER               controller

                                     Select               Clear request

On-chip                       Selection circuit   DTC
peripheral

module

IRQ interrupt Interrupt                            Interrupt controller                         CPU
                      request                                                   Interrupt mask

  DTVECR

Figure 8.2 Block Diagram of DTC Activation Source Control

8.4 Location of Register Information and DTC Vector Table

Locate the register information in the on-chip RAM (addresses: H'FFEBC0 to H'FFEFBF).
Register information should be located at an address that is a multiple of four within the range.
Locating the register information in address space is shown in figure 8.3. Locate the MRA, SAR,
MRB, DAR, CRA, and CRB registers, in that order, from the start address of the register
information.

In the case of chain transfer, register information should be located in consecutive areas as shown
in figure 8.3, and the register information start address should be located at the vector address
corresponding to the interrupt source. Figure 8.4 shows the correspondence between DTC vector
address and register information. The DTC reads the start address of the register information from
the vector address set for each activation source, and then reads the register information from that
start address.

When the DTC is activated by software, the vector address is obtained from: H'0400 +
(DTVECR[6:0] 2). For example, if DTVECR is H'10, the vector address is H'0420.

The configuration of the vector address is the same in both normal* and advanced modes, a 2-byte
unit being used in both cases. These two bytes specify the lower bits of the register information
start address.

Note: * Normal mode cannot be used in this LSI.

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Section 8 Data Transfer Controller (DTC)

                             Lower address

               0             1                     2            3

Register       MRA                                 SAR
information
start address  MRB                                 DAR             Register information

Chain               CRA                                 CRB        Register information
transfer                                                           for 2nd transfer in
               MRA                                 SAR             chain transfer
               MRB                                 DAR

                        CRA                                CRB

                                          4 bytes

Figure 8.3 The Location of DTC Register Information in Address Space

DTC vector     Register information                                Register information
address            start address

                                                                                 Chain transfer

Figure 8.4 Correspondence between DTC Vector Address and Register Information

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                                        Section 8 Data Transfer Controller (DTC)

Table 8.2 Interrupt Sources, DTC Vector Addresses, and Corresponding DTCEs

Interrupt     Origin of Interrupt       DTC
Source
Software      Source                Vector Number Vector Address DTCE*      Priority
                                                                            High
External pin  Write to DTVECR DTVECR    H'0400 +           
                                                                            Low
A/D                                     vector number 2

TPU           IRQ0                  16  H'0420             DTCEA7
Channel 0
              IRQ1                  17  H'0422             DTCEA6
TPU
Channel 1     IRQ3                  19  H'0426             DTCEA4
TPU
Channel 2     IRQ4                  20  H'0428             DTCEA3
8-bit timer
channel 0     IRQ5                  21  H'042A             DTCEA2
8-bit timer
channel 1     ADI                   28  H'0438             DTCEB6
SCI
channel 0     (A/D conversion end)
SCI
channel 1     TGI0A                 32  H'0440             DTCEB5
8-bit timer
channel 2     TGI0B                 33  H'0442             DTCEB4
8-bit timer
channel 3     TGI0C                 34  H'0444             DTCEB3

              TGI0D                 35  H'0446             DTCEB2

              TGI1A                 40  H'0450             DTCEB1

              TGI1B                 41  H'0452             DTCEB0

              TGI2A                 44  H'0458             DTCEC7

              TGI2B                 45  H'045A             DTCEC6

              CMIA0                 64  H'0480             DTCED3

              CMIB0                 65  H'0482             DTCED2

              CMIA1                 68  H'0488             DTCED1

              CMIB1                 69  H'048A             DTCED0

              RXI0                  81  H'04A2             DTCEE3

              TXI0                  82  H'04A4             DTCEE2

              RXI1                  85  H'04AA             DTCEE1

              TXI1                  86  H'04AC             DTCEE0

              CMIA2                 92  H'04B8             DTCEF5

              CMIB2                 93  H'04BA             DTCEF4

              CMIA3                 96  H'04C0             DTCEF3

              CMIB3                 97  H'04C2             DTCEF2

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Section 8 Data Transfer Controller (DTC)

Interrupt  Origin of Interrupt                         DTC    DTCE*   Priority
Source     Source               Vector Number Vector Address  DTCEF1  High

IIC channel 0 IICI0             100       H'04C8

IIC channel 1 IICI1             102       H'04CC              DTCEF0

SCI        RXI2                 121       H'04F2              DTCEI7
channel 2  TXI2
                                122       H'04F4              DTCEI6 Low

Note: * DTCE bits with no corresponding interrupt are reserved, and should be written with 0.

8.5 Operation

Register information is stored in on-chip RAM. When activated, the DTC reads register
information in on-chip RAM and transfers data. After the data transfer, the DTC writes updated
register information back to the memory.

The pre-storage of register information in memory makes it possible to transfer data over any
required number of channels. The transfer mode can be specified as normal, repeat, and block
transfer mode. Setting the CHNE bit in MRB to 1 makes it possible to perform a number of
transfers with a single activation source (chain transfer).

The 24-bit SAR designates the DTC transfer source address, and the 24-bit DAR designates the
transfer destination address. After each transfer, SAR and DAR are independently incremented,
decremented, or left fixed depending on its register information.

Figure 8.5 shows the flowchart of DTC operation.

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                                 Section 8 Data Transfer Controller (DTC)

Start

Read DTC vector

                            Next transfer

Read register infomation

Data transfer

Write register information

CHNE = 1
                          Yes

No

Transfer Counter = 0

or DISEL = 1                Yes

No

Clear an activeation flag          Clear DTCER

    End                          Interupt exception *
                                       handling

Note: * For details, see section related to each peripheral module.

     Figure 8.5 Flowchart of DTC Operation

8.5.1 Normal Mode

In normal mode, one operation transfers one byte or one word of data.

From 1 to 65,536 transfers can be specified. Once the specified number of transfers have been
completed, a CPU interrupt can be requested.

Table 8.3 lists the register information in normal mode. Figure 8.6 shows the memory mapping in
normal mode.

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Section 8 Data Transfer Controller (DTC)

Table 8.3 Register Information in Normal Mode

Name                              Abbreviation      Function
DTC source address register       SAR               Designates source address
DTC destination address register  DAR               Designates destination address
DTC transfer count register A     CRA               Designates transfer count
DTC transfer count register B     CRB               Not used

SAR                                                 DAR

                                          Transfer

                             Figure 8.6 Memory Mapping in Normal Mode

8.5.2 Repeat Mode

In repeat mode, one operation transfers one byte or one word of data.

From 1 to 256 transfers can be specified. Once the specified number of transfers have ended, the
initial state of the transfer counter and the address register specified as the repeat area is restored,
and transfer is repeated. In repeat mode the transfer counter value does not reach H'00, and
therefore CPU interrupts cannot be requested when DISEL = 0.

Table 8.4 lists the register information in repeat mode. Figure 8.7 shows the memory mapping in
repeat mode.

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                                                Section 8 Data Transfer Controller (DTC)

Table 8.4 Register Information in Repeat Mode

Name                              Abbreviation  Function
DTC source address register       SAR           Designates source address
DTC destination address register  DAR           Designates destination address
DTC transfer count register AH    CRAH          Holds number of transfers
DTC transfer count register AL    CRAL          Designates transfer count
DTC transfer count register B     CRB           Not used

SAR  Repeat area                                DAR
or                                              or
DAR                               Transfer      SAR

                             Figure 8.7 Memory Mapping in Repeat Mode

8.5.3 Block Transfer Mode

In block transfer mode, one operation transfers one block of data. Either the transfer source or the
transfer destination is designated as a block area.

The block size can be between 1 to 256. When the transfer of one block ends, the initial state of
the block size counter and the address register specified as the block area is restored. The other
address register is then incremented, decremented, or left fixed.

From 1 to 65,536 transfers can be specified. Once the specified number of transfers have been
completed, a CPU interrupt is requested.

Table 8.5 lists the register information in block transfer mode. Figure 8.8 shows the memory
mapping in block transfer mode.

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Section 8 Data Transfer Controller (DTC)

Table 8.5 Register Information in Block Transfer Mode

Name                              Abbreviation      Function
DTC source address register       SAR               Designates source address
DTC destination address register  DAR               Designates destination address
DTC transfer count register AH    CRAH              Holds block size
DTC transfer count register AL    CRAL              Designates block size count
DTC transfer count register B     CRB               Transfer count

     First block

SAR                                                 Block area  DAR
or                                                              or
DAR                                       Transfer              SAR

     Nth block

     Figure 8.8 Memory Mapping in Block Transfer Mode

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                                                                            Section 8 Data Transfer Controller (DTC)

8.5.4 Chain Transfer

Setting the CHNE bit in MRB to 1 enables a number of data transfers to be performed
consecutively in response to a single transfer request. SAR, DAR, CRA, CRB, MRA, and MRB,
which define data transfers, can be set independently.

Figure 8.9 shows the memory map for chain transfer.

When activated, the DTC reads the register information start address stored at the vector address,
and then reads the first register information at that start address. After the data transfer, the CHNE
bit will be tested. When it has been set to 1, DTC reads the next register information located in a
consecutive area and performs the data transfer. These sequences are repeated until the CHNE bit
is cleared to 0.

In the case of transfer with CHNE set to 1, an interrupt request to the CPU is not generated at the
end of the specified number of transfers or by setting of the DISEL bit to 1, and the interrupt
source flag for the activation source is not affected.

                                                                                                                                               Source

DTC vector  Register information  Register information  Destination
address         start address            CHNE=1           Source

                                  Register information
                                         CHNE=0

                                                                                                     Destination

            Figure 8.9 Chain Transfer Operation
                                                Rev. 5.00 Sep. 01, 2009 Page 131 of 656
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Section 8 Data Transfer Controller (DTC)

8.5.5 Interrupts

An interrupt request is issued to the CPU when the DTC has completed the specified number of
data transfers, or a data transfer for which the DISEL bit was set to 1. In the case of interrupt
activation, the interrupt set as the activation source is generated. These interrupts to the CPU are
subject to CPU mask level and interrupt controller priority level control.

In the case of software activation, a software-activated data transfer end interrupt (SWDTEND) is
generated.

When the DISEL bit is 1 and one data transfer has been completed, or the specified number of
transfers have been completed, after data transfer ends the SWDTE bit is held at 1 and an
SWDTEND interrupt is generated. The interrupt handling routine will then clear the SWDTE bit
to 0.

When the DTC is activated by software, an SWDTEND interrupt is not generated during a data
transfer wait or during data transfer even if the SWDTE bit is set to 1.

8.5.6 Operation Timing

Figures 8.10 to 8.12 show the DTC operation timings.



DTC activation
request

DTC
request

                Vector read              Data transfer
                                          Read Write
Address

                                              Transfer          Transfer
                                         information read  information write

  Figure 8.10 DTC Operation Timing (Example in Normal Mode or Repeat Mode)

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                                               Section 8 Data Transfer Controller (DTC)



DTC activation  Vector read                         Data transfer
request                                        Read Write Read Write
DTC
request

Address

                                  Transfer                                 Transfer
                             information read                         information write

  Figure 8.11 DTC Operation Timing (Example of Block Transfer Mode,
                                   with Block Size of 2)



DTC activation  Vector read  Data transfer                            Data transfer
request
                                  Read Write                               Read Write
DTC
request

Address

                                  Transfer     Transfer Transfer             Transfer
                             information read                           information write
                                               information information

                                               write  read

  Figure 8.12 DTC Operation Timing (Example of Chain Transfer)

                                               Rev. 5.00 Sep. 01, 2009 Page 133 of 656
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Section 8 Data Transfer Controller (DTC)

8.5.7 Number of DTC Execution States

Table 8.6 lists execution status for a single DTC data transfer, and table 8.7 shows the number of
states required for each execution status.

Table 8.6 DTC Execution Status

Mode           Vector Read           Register     Data Read           Data Write     Internal
               I                     Information  K                   L              Operations
                                     Read/Write                                      M
                                     J                                1
                                                                      1              3
Normal         1                     6            1                   N
                                                                                     3
Repeat         1                     6            1
                                                                                     3
Block transfer 1                     6            N

Legend:
N: Block size (initial setting of CRAH and CRAL)

Table 8.7 Number of States Required for Each Execution Status

Object to be Accessed                On-    On-      Internal I/O        External Devices*
                                     Chip   Chip     Registers
                                     RAM    ROM

Bus width                               32  16       8        16         8              16

Access states                           1   1        2        2       2           3  2      3

Execution Vector read  SI                   1                         4 6+2m 2 3+m

Status Register information 1                                                        

           read/write  S         J

           Byte data read SK 1              1        2        2       2 3+m 2 3+m

           Word data read SK 1              1        4        2       4 6+2m 2 3+m

           Byte data write SL 1             1        2        2       2 3+m 2 3+m

           Word data write SL 1             1        4        2       4 6+2m 2 3+m

           Internal operation S  M                                 1

Legend:

m: The number of wait states for accessing external devices.

Note: * Cannot be used in this LSI.

The number of execution states is calculated from using the formula below. Note that  is the sum
of all transfers activated by one activation event (the number in which the CHNE bit is set to 1,
plus 1).

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REJ09B0071-0500
                                                                            Section 8 Data Transfer Controller (DTC)

          Number of execution states = I SI +  (J SJ + K SK + L SL) + M SM
For example, when the DTC vector address table is located in the on-chip ROM, normal mode is
set, and data is transferred from on-chip ROM to an internal I/O register, then the time required for
the DTC operation is 13 states. The time from activation to the end of the data write is 10 states.

8.6 Procedures for Using DTC

8.6.1 Activation by Interrupt

The procedure for using the DTC with interrupt activation is as follows:
1. Set the MRA, MRB, SAR, DAR, CRA, and CRB register information in on-chip RAM.
2. Set the start address of the register information in the DTC vector address.
3. Set the corresponding bit in DTCER to 1.
4. Set the enable bits for the interrupt sources to be used as the activation sources to 1. The DTC

     is activated when an interrupt used as an activation source is generated.
5. After one data transfer has been completed, or after the specified number of data transfers

     have been completed, the DTCE bit is cleared to 0 and a CPU interrupt is requested. If the
     DTC is to continue transferring data, set the DTCE bit to 1.

8.6.2 Activation by Software

The procedure for using the DTC with software activation is as follows:
1. Set the MRA, MRB, SAR, DAR, CRA, and CRB register information in on-chip RAM.
2. Set the start address of the register information in the DTC vector address.
3. Check that the SWDTE bit is 0.
4. Write 1 to SWDTE bit and the vector number to DTVECR.
5. Check the vector number written to DTVECR.
6. After one data transfer has been completed, if the DISEL bit is 0 and a CPU interrupt is not

     requested, the SWDTE bit is cleared to 0. If the DTC is to continue transferring data, set the
     SWDTE bit to 1. When the DISEL bit is 1, or after the specified number of data transfers
     have been completed, the SWDTE bit is held at 1 and a CPU interrupt is requested.

                                                                           Rev. 5.00 Sep. 01, 2009 Page 135 of 656
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Section 8 Data Transfer Controller (DTC)

8.7 Examples of Use of DTC

8.7.1 Normal Mode

An example is shown in which the DTC is used to receive 128 bytes of data via the SCI.

1. Set MRA to a fixed source address (SM1 = SM0 = 0), incrementing destination address
     (DM1 = 1, DM0 = 0), normal mode (MD1 = MD0 = 0), and byte size (Sz = 0). The DTS bit
     can have any value. Set MRB for one data transfer by one interrupt (CHNE = 0, DISEL = 0).
     Set the SCI RDR address in SAR, the start address of the RAM area where the data will be
     received in DAR, and 128 (H'0080) in CRA. CRB can be set to any value.

2. Set the start address of the register information at the DTC vector address.
3. Set the corresponding bit in DTCER to 1.
4. Set the SCI to the appropriate receive mode. Set the RIE bit in SCR to 1 to enable the

     reception complete (RXI) interrupt. Since the generation of a receive error during the SCI
     reception operation will disable subsequent reception, the CPU should be enabled to accept
     receive error interrupts.
5. Each time the reception of one byte of data has been completed on the SCI, the RDRF flag
     in SSR is set to 1, an RXI interrupt is generated, and the DTC is activated. The receive data is
     transferred from RDR to RAM by the DTC. DAR is incremented and CRA is decremented.
     The RDRF flag is automatically cleared to 0.
6. When CRA becomes 0 after the 128 data transfers have been completed, the RDRF flag is
     held at 1, the DTCE bit is cleared to 0, and an RXI interrupt request is sent to the CPU. The
     interrupt handling routine will perform wrap-up processing.

8.7.2 Software Activation

An example is shown in which the DTC is used to transfer a block of 128 bytes of data by means
of software activation. The transfer source address is H'1000 and the destination address is
H'2000. The vector number is H'60, so the vector address is H'04C0.

1. Set MRA to incrementing source address (SM1 = 1, SM0 = 0), incrementing destination
     address (DM1 = 1, DM0 = 0), block transfer mode (MD1 = 1, MD0 = 0), and byte size (Sz =
     0). The DTS bit can have any value. Set MRB for one block transfer by one interrupt (CHNE
     = 0). Set the transfer source address (H'1000) in SAR, the destination address (H'2000) in
     DAR, and 128 (H'8080) in CRA. Set 1 (H'0001) in CRB.

2. Set the start address of the register information at the DTC vector address (H'04C0).
3. Check that the SWDTE bit in DTVECR is 0. Check that there is currently no transfer

     activated by software.

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                                                                            Section 8 Data Transfer Controller (DTC)
4. Write 1 to the SWDTE bit and the vector number (H'60) to DTVECR. The write data is

     H'E0.
5. Read DTVECR again and check that it is set to the vector number (H'60). If it is not, this

     indicates that the write failed. This is presumably because an interrupt occurred between steps
     3 and 4 and led to a different software activation. To activate this transfer, go back to step 3.
6. If the write was successful, the DTC is activated and a block of 128 bytes of data is
     transferred.
7. After the transfer, an SWDTEND interrupt occurs. The interrupt handling routine should
     clear the SWDTE bit to 0 and perform other wrap-up processing.

8.8 Usage Notes

8.8.1 Module Stop Mode Setting
DTC operation can be disabled or enabled using the module stop control register. The initial
setting is for DTC operation to be enabled. Register access is disabled by setting module stop
mode. Module stop mode cannot be set during DTC operation. For details, refer to section 22,
Power-Down Modes.

8.8.2 On-Chip RAM
The MRA, MRB, SAR, DAR, CRA, and CRB registers are all located in on-chip RAM. When the
DTC bit is used, the RAME bit in SYSCR should not be cleared to 0.

8.8.3 DTCE Bit Setting
For DTCE bit setting, use bit manipulation instructions such as BSET and BCLR. If all interrupts
are masked, multiple activation sources can be set at one time (only at the initial setting) by
writing data after executing a dummy read on the relevant register.

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Section 8 Data Transfer Controller (DTC)

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                     Section 9 I/O Ports

Section 9 I/O Ports

The H8S/2268 Group has ten I/O ports (ports 1, 3, 7, F, H, and J to N), and two input-only port
(ports 4 and 9). The H8S/2264 Group has eight I/O ports (ports 1, 3, 7, F, H, and J to L), and two
input-only port (ports 4 and 9).

Table 9.1 summarizes the port functions. The pins of each port also have other functions such as
input/output or interrupt input pins of on-chip peripheral modules.

Each I/O port includes a data direction register (DDR) that controls input/output, a data register
(DR) that stores output data, and a port register (PORT) used to read the pin states. The input-only
ports do not have DDR and DR registers.

Port J has a built-in input pull-up MOS function and an input pull-up MOS control register (PCR)
to control the on/off state of input pull-up MOS.

Port 3 includes an open-drain control register (ODR) that controls the on/off state of the output
buffer PMOS.

All the I/O ports can drive a single TTL load and a 30 pF capacitive load.

The P34 and P35 pins on port 3 are NMOS push pull outputs.

Pins IRQ and WKP are Schmitt-trigger inputs. Pins PH0 to PH3 and ports J to N in the H8S/2268
Group and pins PH0 to PH3 and ports J to L in the H8S/2264 Group are shared as LCD segment
pins and common pins. They can be selected on an 8-bit basis.

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Section 9 I/O Ports

Table 9.1 H8S/2268 Group Port Functions (1)

Port    Description               Port and              Input/Output and
Port 1                            Other Functions Name  Output Type
                                                        Schmitt trigger input
Port 3  General I/O port also P17/TIOCB2/TCLKD          (IRQ1, IRQ0)
Port 4
        functioning as TPU I/O P16/TIOCA2/IRQ1          Specifiable of open drain
Port 7  pins and interrupt input                        output
                                                        Schmitt trigger input
        pins                      P15/TIOCB1/TCLKC      (IRQ5, IRQ4)
                                                        NMOS push-pull output
                                  P14/TIOCA1/IRQ0       (P35, P34, SCK1)

                                  P13/TIOCD0/TCLKB

                                  P12/TIOCC0/TCLKA

                                  P11/TIOCB0

                                  P10/TIOCA0

        General I/O port also P35/SCK1/SCL0/IRQ5

        functioning as SCI_0      P34/RxD1/SDA0
        and SCI_1 I/O pins, I2C

        bus interface I/O pins, P33/TxD1/SDA0

        and interrupt input pins P32/SCK0/SDA1/IRQ4

                                  P31/RxD0

                                  P30/TxD0

        General input port also   P47/AN7
        functioning as A/D        P46/AN6
        converter analog input    P45/AN5
        pins

                                  P44/AN4

                                  P43/AN3

                                  P42/AN2

                                  P41/AN1

                                  P40/AN0

        General I/O port also     P77/TxD2
        functioning as SCI_2      P76/RxD2
        I/O pins and 8-bit timer  P75/TMO3/SCK2
        I/O pins

                                  P74/TMO2

                                  P73/TMO1

                                  P72/TMO0

                                  P71/TMRI23/TMCI23

                                  P70/TMRI01/TMCI01

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Port    Description               Port and                            Section 9 I/O Ports
Port 9                            Other Functions Name  Input/Output and
Port F                                                  Output Type
Port H  General input port also   P97/AN9/DA1
Port J  functioning as A/D        P96/AN8/DA0           Schmitt trigger input
        converter analog input                          (IRQ3)
Port K  and D/A converter
        analog output pins                              Built-in input pull-up MOS
                                                        Schmitt trigger input
        General I/O port also     PF3/ADTRG/IRQ3        (WKP7 to WKP0)
        functioning as interrupt
        input pins and an A/D
        converter input pins

        General input port        PH7

        General I/O port also     PH3/COM4
        functioning as LCD        PH2/COM3
        common output pins        PH1/COM2

        General I/O port also     PH0/COM1
        functioning as wakeup     PJ7/WKP7/SEG8
        input pins and LCD        PJ6/WKP6/SEG7
        segment output pins       PJ5/WKP5/SEG6
                                  PJ4/WKP4/SEG5