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DF2238BTE13V

器件型号:DF2238BTE13V
器件类别:半导体    嵌入式处理器和控制器   
文件大小:61018.9KB,共43页
厂商名称:Renesas Electronics Corporation
厂商官网:https://www.renesas.com/
标准:  
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器件描述

IC mcu 16bit 256kb flash 100tqfp

参数

Datasheets:
H8S/2258,2239/8/7,2227 Groups Hrdw Manual:
Product Photos:
DF2238BTE13V:
100-TQFP Series:
PTQP0100KA-A:
100TQFP:
Product Training Modules:
Electromagnetic Noise Reduction Techniques Part 1:
Standard Package : 1
Category: Integrated Circuits (ICs)
Family: Embedded - Microcontrollers
Series: H8® H8S/2200
Packaging : Tray
Core Processor: H8S/2000
Core Size: 16-Bit
Speed: 13MHz
Connectivity: I²C, SCI, SmartCard
Peripherals: POR, PWM, WDT
Number of I/O: 72
Program Memory Size: 256KB (256K x 8)
Program Memory Type: FLASH
EEPROM Size: -
RAM Size: 16K x 8
Voltage - Supply (Vcc/Vdd): 3 V ~ 5.5 V
Data Converters: A/D 8x10b
D/A 2x8b:
Oscillator Type: Internal
Operating Temperature: -20°C ~ 75°C
Package / Case: 100-TQFP
Supplier Device Package: 100-TQFP (14x14)
Dynamic Catalog: H8® H8S/2200/2227, 2237, 2238, 2239, 2258

DF2238BTE13V器件文档内容

To our customers,

                  Old Company Name in Catalogs and Other Documents

   On April 1st, 2010, NEC Electronics Corporation merged with Renesas Technology
Corporation, and Renesas Electronics Corporation took over all the business of both
companies. Therefore, although the old company name remains in this document, it is a valid
Renesas Electronics document. We appreciate your understanding.

                          Renesas Electronics website: http://www.renesas.com

                                                                            April 1st, 2010
                                                                            Renesas Electronics Corporation

Issued by: Renesas Electronics Corporation (http://www.renesas.com)
Send any inquiries to http://www.renesas.com/inquiry.
                                                        Notice

1. All information included in this document is current as of the date this document is issued. Such information, however, is
       subject to change without any prior notice. Before purchasing or using any Renesas Electronics products listed herein, please
       confirm the latest product information with a Renesas Electronics sales office. Also, please pay regular and careful attention to
       additional and different information to be disclosed by Renesas Electronics such as that disclosed through our website.

2. Renesas Electronics does not assume any liability for infringement of patents, copyrights, or other intellectual property rights
       of third parties by or arising from the use of Renesas Electronics products or technical information described in this document.
       No license, express, implied or otherwise, is granted hereby under any patents, copyrights or other intellectual property rights
       of Renesas Electronics or others.

3. You should not alter, modify, copy, or otherwise misappropriate any Renesas Electronics product, whether in whole or in part.

4. Descriptions of circuits, software and other related information in this document are provided only to illustrate the operation of
       semiconductor products and application examples. You are fully responsible for the incorporation of these circuits, software,
       and information in the design of your equipment. Renesas Electronics assumes no responsibility for any losses incurred by
       you or third parties arising from the use of these circuits, software, or information.

5. When exporting the products or technology described in this document, you should comply with the applicable export control
       laws and regulations and follow the procedures required by such laws and regulations. You should not use Renesas
       Electronics products or the technology described in this document for any purpose relating to military applications or use by
       the military, including but not limited to the development of weapons of mass destruction. Renesas Electronics products and
       technology may not be used for or incorporated into any products or systems whose manufacture, use, or sale is prohibited
       under any applicable domestic or foreign laws or regulations.

6. Renesas Electronics has used reasonable care in preparing the information included in this document, but Renesas Electronics
       does not warrant that such information is error free. Renesas Electronics assumes no liability whatsoever for any damages
       incurred by you resulting from errors in or omissions from the information included herein.

7. Renesas Electronics products are classified according to the following three quality grades: "Standard", "High Quality", and
       "Specific". The recommended applications for each Renesas Electronics product depends on the product's quality grade, as
       indicated below. You must check the quality grade of each Renesas Electronics product before using it in a particular
       application. You may not use any Renesas Electronics product for any application categorized as "Specific" without the prior
       written consent of Renesas Electronics. Further, you may not use any Renesas Electronics product for any application for
       which it is not intended without the prior written consent of Renesas Electronics. Renesas Electronics shall not be in any way
       liable for any damages or losses incurred by you or third parties arising from the use of any Renesas Electronics product for an
       application categorized as "Specific" or for which the product is not intended where you have failed to obtain the prior written
       consent of Renesas Electronics. The quality grade of each Renesas Electronics product is "Standard" unless otherwise
       expressly specified in a Renesas Electronics data sheets or data books, etc.

"Standard":  Computers; office equipment; communications equipment; test and measurement equipment; audio and visual
             equipment; home electronic appliances; machine tools; personal electronic equipment; and industrial robots.

"High Quality": Transportation equipment (automobiles, trains, ships, etc.); traffic control systems; anti-disaster systems; anti-
                    crime systems; safety equipment; and medical equipment not specifically designed for life support.

"Specific":  Aircraft; aerospace equipment; submersible repeaters; nuclear reactor control systems; medical equipment or
             systems for life support (e.g. artificial life support devices or systems), surgical implantations, or healthcare
             intervention (e.g. excision, etc.), and any other applications or purposes that pose a direct threat to human life.

8. You should use the Renesas Electronics products described in this document within the range specified by Renesas Electronics,
       especially with respect to the maximum rating, operating supply voltage range, movement power voltage range, heat radiation
       characteristics, installation and other product characteristics. Renesas Electronics shall have no liability for malfunctions or
       damages arising out of the use of Renesas Electronics products beyond such specified ranges.

9. Although Renesas Electronics endeavors to improve the quality and reliability of its products, semiconductor products have
       specific characteristics such as the occurrence of failure at a certain rate and malfunctions under certain use conditions. Further,
       Renesas Electronics products are not subject to radiation resistance design. Please be sure to implement safety measures to
       guard them against the possibility of physical injury, and injury or damage caused by fire in the event of the failure of a
       Renesas Electronics product, such as safety design for hardware and software including but not limited to redundancy, fire
       control and malfunction prevention, appropriate treatment for aging degradation or any other appropriate measures. Because
       the evaluation of microcomputer software alone is very difficult, please evaluate the safety of the final products or system
       manufactured by you.

10. Please contact a Renesas Electronics sales office for details as to environmental matters such as the environmental
       compatibility of each Renesas Electronics product. Please use Renesas Electronics products in compliance with all applicable
       laws and regulations that regulate the inclusion or use of controlled substances, including without limitation, the EU RoHS
       Directive. Renesas Electronics assumes no liability for damages or losses occurring as a result of your noncompliance with
       applicable laws and regulations.

11. This document may not be reproduced or duplicated, in any form, in whole or in part, without prior written consent of Renesas
       Electronics.

12. Please contact a Renesas Electronics sales office if you have any questions regarding the information contained in this
       document or Renesas Electronics products, or if you have any other inquiries.

(Note 1) "Renesas Electronics" as used in this document means Renesas Electronics Corporation and also includes its majority-
            owned subsidiaries.

(Note 2) "Renesas Electronics product(s)" means any product developed or manufactured by or for Renesas Electronics.
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H8S/2258, H8S/2239, H8S/2238,

H8S/2237, H8S/2227 Groups

Hardware Manual
Renesas 16-Bit Single-Chip Microcomputer
H8S Family/H8S/2200 Series

H8S/2258   HD64F2258    H8S/2236R  HD6432236R
H8S/2256   HD6432258               HD6432236RW
H8S/2239   HD6432258W   H8S/223    HD6472237
H8S/2238   HD6432256               HD6432237
H8S/2238R  HD6432256W   H8S/2235   HD6432235
H8S/2236B  HD64F2239    H8S/2233   HD6432233
           HD6432239    H8S/2227   HD64F2227
           HD6432239W              HD6432227
           HD64F2238B   H8S/2225   HD6432225
           HD6432238B   H8S/2224   HD6432224
           HD6432238BW  H8S/2223   HD6432223
           HD64F2238R
           HD6432238R
           HD6432238RW
           HD6432236B
           HD6432236BW

                        Rev.6.00 2010.03
                                         Notes regarding these materials

      1. This document is provided for reference purposes only so that Renesas customers may select the appropriate
           Renesas products for their use. Renesas neither makes warranties or representations with respect to the
           accuracy or completeness of the information contained in this document nor grants any license to any
           intellectual property rights or any other rights of Renesas or any third party with respect to the information in
           this document.

      2. Renesas shall have no liability for damages or infringement of any intellectual property or other rights arising
           out of the use of any information in this document, including, but not limited to, product data, diagrams, charts,
           programs, algorithms, and application circuit examples.

      3. You should not use the products or the technology described in this document for the purpose of military
           applications such as the development of weapons of mass destruction or for the purpose of any other military
           use. When exporting the products or technology described herein, you should follow the applicable export
           control laws and regulations, and procedures required by such laws and regulations.

      4. All information included in this document such as product data, diagrams, charts, programs, algorithms, and
           application circuit examples, is current as of the date this document is issued. Such information, however, is
           subject to change without any prior notice. Before purchasing or using any Renesas products listed in this
           document, please confirm the latest product information with a Renesas sales office. Also, please pay regular
           and careful attention to additional and different information to be disclosed by Renesas such as that disclosed
           through our website. (http://www.renesas.com )

      5. Renesas has used reasonable care in compiling the information included in this document, but Renesas
           assumes no liability whatsoever for any damages incurred as a result of errors or omissions in the information
           included in this document.

      6. When using or otherwise relying on the information in this document, you should evaluate the information in
           light of the total system before deciding about the applicability of such information to the intended application.
           Renesas makes no representations, warranties or guaranties regarding the suitability of its products for any
           particular application and specifically disclaims any liability arising out of the application and use of the
           information in this document or Renesas products.

      7. With the exception of products specified by Renesas as suitable for automobile applications, Renesas
           products are not designed, manufactured or tested for applications or otherwise in systems the failure or
           malfunction of which may cause a direct threat to human life or create a risk of human injury or which require
           especially high quality and reliability such as safety systems, or equipment or systems for transportation and
           traffic, healthcare, combustion control, aerospace and aeronautics, nuclear power, or undersea communication
           transmission. If you are considering the use of our products for such purposes, please contact a Renesas
           sales office beforehand. Renesas shall have no liability for damages arising out of the uses set forth above.

      8. Notwithstanding the preceding paragraph, you should not use Renesas products for the purposes listed below:
             (1) artificial life support devices or systems
             (2) surgical implantations
             (3) healthcare intervention (e.g., excision, administration of medication, etc.)
             (4) any other purposes that pose a direct threat to human life

           Renesas shall have no liability for damages arising out of the uses set forth in the above and purchasers who
           elect to use Renesas products in any of the foregoing applications shall indemnify and hold harmless Renesas
           Technology Corp., its affiliated companies and their officers, directors, and employees against any and all
           damages arising out of such applications.
      9. You should use the products described herein within the range specified by Renesas, especially with respect
           to the maximum rating, operating supply voltage range, movement power voltage range, heat radiation
           characteristics, installation and other product characteristics. Renesas shall have no liability for malfunctions or
           damages arising out of the use of Renesas products beyond such specified ranges.
      10. Although Renesas endeavors to improve the quality and reliability of its products, IC products have specific
           characteristics such as the occurrence of failure at a certain rate and malfunctions under certain use
           conditions. Please be sure to implement safety measures to guard against the possibility of physical injury, and
           injury or damage caused by fire in the event of the failure of a Renesas product, such as safety design for
           hardware and software including but not limited to redundancy, fire control and malfunction prevention,
           appropriate treatment for aging degradation or any other applicable measures. Among others, since the
           evaluation of microcomputer software alone is very difficult, please evaluate the safety of the final products or
           system manufactured by you.
      11. In case Renesas products listed in this document are detached from the products to which the Renesas
           products are attached or affixed, the risk of accident such as swallowing by infants and small children is very
           high. You should implement safety measures so that Renesas products may not be easily detached from your
           products. Renesas shall have no liability for damages arising out of such detachment.
      12. This document may not be reproduced or duplicated, in any form, in whole or in part, without prior written
           approval from Renesas.
      13. Please contact a Renesas sales office if you have any questions regarding the information contained in this
           document, Renesas semiconductor products, or if you have any other inquiries.

Rev. 6.00 Mar. 18, 2010 Page ii of lx
REJ09B0054-0600
General Precautions in the Handling of MPU/MCU Products

The following usage notes are applicable to all MPU/MCU products from Renesas. For detailed usage notes
on the products covered by this manual, refer to the relevant sections of the manual. If the descriptions under
General Precautions in the Handling of MPU/MCU Products and in the body of the manual differ from each
other, the description in the body of the manual takes precedence.

  1. Handling of Unused Pins
       Handle unused pins in accord with the directions given under Handling of Unused Pins in
       the manual.
        The input pins of CMOS products are generally in the high-impedance state. In
            operation with an unused pin in the open-circuit state, extra electromagnetic noise is
            induced in the vicinity of LSI, an associated shoot-through current flows internally, and
            malfunctions may occur due to the false recognition of the pin state as an input signal.
            Unused pins should be handled as described under Handling of Unused Pins in the
            manual.

  2. Processing at Power-on
       The state of the product is undefined at the moment when power is supplied.
        The states of internal circuits in the LSI are indeterminate and the states of register
            settings and pins are undefined at the moment when power is supplied.
            In a finished product where the reset signal is applied to the external reset pin, the
            states of pins are not guaranteed from the moment when power is supplied until the
            reset process is completed.
            In a similar way, the states of pins in a product that is reset by an on-chip power-on
            reset function are not guaranteed from the moment when power is supplied until the
            power reaches the level at which resetting has been specified.

  3. Prohibition of Access to Reserved Addresses
       Access to reserved addresses is prohibited.
        The reserved addresses are provided for the possible future expansion of functions. Do
            not access these addresses; the correct operation of LSI is not guaranteed if they are
            accessed.

  4. Clock Signals
       After applying a reset, only release the reset line after the operating clock signal has
       become stable. When switching the clock signal during program execution, wait until the
       target clock signal has stabilized.
        When the clock signal is generated with an external resonator (or from an external
            oscillator) during a reset, ensure that the reset line is only released after full stabilization
            of the clock signal. Moreover, when switching to a clock signal produced with an
            external resonator (or by an external oscillator) while program execution is in progress,
            wait until the target clock signal is stable.

  5. Differences between Products
       Before changing from one product to another, i.e. to one with a different type number,
       confirm that the change will not lead to problems.
       The characteristics of MPU/MCU in the same group but having different type numbers
            may differ because of the differences in internal memory capacity and layout pattern.
            When changing to products of different type numbers, implement a system-evaluation
            test for each of the products.

                                                                                 Rev. 6.00 Mar. 18, 2010 Page iii of lx
                                                                                                           REJ09B0054-0600
                   Configuration of This Manual

This manual comprises the following items:

1. General Precautions in the Handling of MPU/MCU Products
2. Configuration of This Manual
3. Preface
4. Main Revisions for This Edition

    The list of revisions is a summary of points that have been revised or added to earlier versions.
    This does not include all of the revised contents. For details, see the actual locations in this
    manual.
5. Contents
6. Overview
7. Description of Functional Modules
    CPU and System-Control Modules
    On-Chip Peripheral Modules
    The configuration of the functional description of each module differs according to the
    module. However, the generic style includes the following items:
    i) Feature
    ii) Input/Output Pin
    iii) Register Description
    iv) Operation
    v) Usage Note

When designing an application system that includes this LSI, take notes into account. Each section
includes notes in relation to the descriptions given, and usage notes are given, as required, as the
final part of each section.

8. List of Registers
9. Electrical Characteristics
10. Appendix
11. Index

Rev. 6.00 Mar. 18, 2010 Page iv of lx
REJ09B0054-0600
                                 Preface

The H8S/2558 Group, H8S/2239 Group, H8S/2238 Group, H8S/2237 Group, and H8S/2227
Group are high-performance microcomputers made up of the internal 32-bit configuration
H8S/2000 CPU as their cores, and the peripheral functions required to configure a system.
A single-power flash memory (F-ZTATTM*) version and masked ROM version are available for
these LSIs' ROM. These versions provide flexibility as they can be reprogrammed in no time to
cope with all situations from the early stages of mass production to full-scale mass production.
This is particularly applicable to application devices of which the specifications frequently
changeable.
On-chip peripheral functions of each microcomputer are summarized below.
Note: * F-ZTAT is a trademark of Renesas Technology Corp.

                                                                                  Rev. 6.00 Mar. 18, 2010 Page v of lx
                                                                                                           REJ09B0054-0600
List of On-Chip Peripheral Functions:

Group Name               H8S/2258      H8S/2239  H8S/2238   H8S/2237         H8S/2227
                         Group         Group     Group      Group            Group
                                                                             H8S/2227
Microcomputer            H8S/2258      H8S/2239  H8S/2238B  H8S/2237         H8S/2225
                         H8S/2256                H8S/2238R  H8S/2235         H8S/2224
                                                 H8S/2236B  H8S/2233         H8S/2223
                                                 H8S/2236R                   O (16 bits)
                                                                             O
Bus controller (BSC)     O (16 bits) O (16 bits) O (16 bits) O (16bits)
                                                                             
Data transfer controller O             O         O          O                2
                                                                             3
(DTC)
                                                                             2
DMA controller (DMAC)                  O                                     2
                                                                             3
PC break controller (PBC) 2           2        2         2
                                                                             
16-bit timer pulse unit 6             6        6         6               
                                                                             8
(TPU)
                                                                             
8-bit timer (TMR)        4            4        4         2

Watchdog timer (WDT) 2                2        2         2

Serial communication     4            4        4         4
interface (SCI)
                         2 (option) 2 (option) 2 (option)
I2C bus interface (IIC)

D/A converter            2            2        2         2

A/D         Analog input 8            8        8         8

converter

IEBusTM* controller (IEB) 1                                

Note: * IEBus (Inter Equipment Bus) is a trademark of NEC Electronics Corp.

Target Users:  This manual was written for users who will be using the H8S/2258 Group,
               H8S/2239 Group, H8S/2238 Group, H8S/2237 Group, and H8S/2227 Group in the
               design of application systems. Target users are expected to understand the
               fundamentals of electrical circuits, logical circuits, and microcomputers.

Objective:     This manual was written to explain the H8S/2258 Group, H8S/2239 Group,
               H8S/2238 Group, H8S/2237 Group, and H8S/2227 Group hardware functions and
               electrical characteristics of this LSI to the target users.
               Refer to the H8S/2600 Series, H8S/2000 Series Software Manual for a detailed
               description of the instruction set.

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REJ09B0054-0600
Notes on reading this manual:

In order to understand the overall functions of the chip

Read the manual according to the contents. This manual can be roughly categorized into
descriptions on the CPU, system control functions, peripheral functions, and electrical
characteristics.

In order to understand the details of the CPU's functions

Read the H8S/2600 Series, H8S/2000 Series Software Manual.

In order to understand the details of a register whole name is already known

Read the index that is the final part of the manual to find the page number of the entry on the
register. The addresses, bits, and initial values of the registers are summarized in section 26,
List of Registers.

Rules:            Register name:  The following notation is used for cases when the same or a
                                  similar function, e.g., 16-bit timer pulse unit or serial
                                  communication, is implemented on more than one channel:
                                  XXX_N (XXX is the register name and N is the channel
                                  number)

                  Bit order:      The MSB is on the left and the LSB is on the right.

                  Number notation: Binary is B'xxxx, hexadecimal is H'xxxx, and decimal is
                                           xxxx.

                  Signal notation: An overbar is added to a low-active signal: xxxx

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H8S/2258 Group, H8S/2239 Group, H8S/2238 Group, H8S/2237 Group, H8S/2227 Group
manuals:

Document Title                                                   Document No.
                                                                 This manual
H8S/2258 Group, H8S/2239 Group, H8S/2238 Group, H8S/2237 Group,
H8S/2227 Group Hardware Manual                                   REJ09B0139
H8S/2600 Series, H8S/2000 Series Software Manual

                                                            Rev. 6.00 Mar. 18, 2010 Page vii of lx
                                                                                      REJ09B0054-0600
User's Manuals for Development Tools:                            Document No.
                                                                 REJ10J2039
Document Title                                                   REJ10J2037
H8S, H8/300 Series C/C++ Compiler, Assembler, Optimized Linkage
Editor User's Manual                                             Document No.
High-performance Embedded Workshop User's Manual                 REJ05B0464

Application Notes:

Document Title
H8S, H8/300 Series C/C++ Compiler Package Application Note

Rev. 6.00 Mar. 18, 2010 Page viii of lx
REJ09B0054-0600
       Main Revisions for This Edition

Item                      Page Revision (See Manual for Details)

1.3.2 Pin Arrangements in 20 to 23 Table amended                            Pin Name
Each Mode

Table 1.1 Pin Arrangements                  Mode 4      Mode 5              Mode 6    Mode 7            Flash Memory
in Each Mode of H8S/2258                                                                                Programmable
Group                                                                                                   Mode*

                                        23  Note added

                                            Note: * The NC should be left open.

Table 1.2 Pin Arrangements 24 to 28 Table amended

in Each Mode of H8S/2239                    Pin No.                                   Pin Name

Group                                       TFP-100B
                                            TFP-100BV
                                            TFP-100G   TBP-112A*1   Mode 4  Mode 5  Mode 6      Mode 7  Flash Memory
                                            TFP-100GV  TBP-112AV*1
                                            FP-100B                                                     Programmable
                                            FP-100BV                                                    Mode*2

                          28                Note added

                                            Notes: 1. Supported only by HD64F2239.

                                                       2. The NC should be left open.

Table 1.3 Pin Arrangements 29 to 33 Table amended                           Pin Name
in Each Mode of H8S/2238
Group                                                                                               Flash Memory

                                            Mode 4     Mode 5               Mode 6    Mode 7        Programmable
                                                                                                    Mode*4

                          33                Note added

                                            Notes: 4. The NC should be left open.

Table 1.4 Pin Arrangements 34 to 38 Table amended                           Pin Name
in Each Mode of H8S/2237
Group                                                                                                   PROM
                                                                                                        Mode*
                                            Mode 4      Mode 5              Mode 6          Mode 7

                          38                Note added

                                            Note: * The NC should be left open.

Table 1.5 Pin Arrangements 39 to 43 Table amended                           Pin Name
in Each Mode of H8S/2227
Group                                                                                                   Flash Memory
                                                                                                        Programmable
                                            Mode 4     Mode 5               Mode 6    Mode 7            Mode*3

                          43                Note added

                                            Notes: 3. The NC should be left open.

                                                                            Rev. 6.00 Mar. 18, 2010 Page ix of lx
                                                                                                     REJ09B0054-0600
Item                   Page           Revision (See Manual for Details)
2.3 Address Space      70             Figure amended
Figure 2.5 Memory Map
                                                       H'00000000

                                                                    16 Mbytes       Program area

                                                     H'00FFFFFF                     Data area

                                                                    Not available
                                                                      in this LSI

                                                     H'FFFFFFFF

                                                                 (b) Advanced Mode

2.6 Instruction Set    79             Table amended

Table 2.1 Instruction                 Function       Instructions                                                  Size Types
Classification                        Data transfer  MOV                                                           B/W/L 5
                                                     POP*1, PUSH*1                                                 W/L
                                                     LDM*5, STM*5                                                  L

                                      Note added

                                      Notes: 5. Only register ER0 to ER6 should be used when
                                                    using the STM/LDM instruction.

2.6.1 Table of Instructions 81        Table amended
Classified by Function
                                      Instruction    Size*1  Function
Table 2.3 Data Transfer               LDM*2          L
Instructions                                                 @SP+  Rn (register list)
                                      STM*2          L       Pops two or more general registers from the stack.

                                                             Rn (register list)  @SP
                                                             Pushes two or more general registers onto the stack.

                                      Note amended
                                      Notes: 1. Refers to the operand size.

                                                B: Byte
                                                W: Word
                                                L: Longword
                                              2. Only register ER0 to ER6 should be used when

                                                  using the STM/LDM instruction.

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Item                       Page  Revision (See Manual for Details)
                                 Figure amended
4.8 Usage Note             126

Figure 4.3 Operation When                                         CCR             SP  R1L         H'FFFEFA
SP Value Is Odd

                                                         SP                                       H'FFFEFB

                                                                  PC                  PC          H'FFFEFC

                                                                                                  H'FFFEFD

                                 SP                                                               H'FFFEFF

                                            TRAPA instruction executed MOV.B R1L, @-ER7 executed

                                     SP set to H'FFFEFF      Data saved above SP      Contents of CCR lost

5.6.5 IRQ Interrupt        156   5.6.5 added

5.6.6 NMI Interrupts Usage 156   5.6.6 added
Notes

6.3.4 Operation in         161   Description amended

Transitions to Power-Down         When the SLEEP instruction causes a transition from
                                     high speed mode to subactive mode (figure 6.2 (B)).
Modes

7.6.4 Wait Control         191   Description amended

(2) Pin Wait Insertion           Setting the WAITE bit in BCRL to 1 enables wait insertion by
                                 means of the WAIT pin.

9.2.5 DTC Transfer Count 285     Description amended
Register A (CRA)
                                 In repeat mode or block transfer mode, the CRA is divided
                                 into two parts; the upper 8 bits (CRAH) and the lower 8 bits
                                 (CRAL). In repeat mode, CRAH holds the number of
                                 transfers while CRAL functions as an 8-bit transfer counter
                                 (1 to 256). In block transfer mode, CRAH holds the block
                                 size while CRAL function as an 8-bit block size counter (1 to
                                 256). CRAL is decremented by 1 every time data is
                                 transferred, and the contents of CRAH are sent when the
                                 count reaches H'00. This operation is repeated.

10.1.2 Port 1 Data Register 310  Table amended
(P1DR)
                                 Bit Bit Name  Initial Value R/W  Description

                                 7   P17DR     0             R/W  Output data for a pin is stored when the pin is
                                                                  specified as a general purpose output port.
                                 6   P16DR     0             R/W

                                 5   P15DR     0             R/W

                                 4   P14DR     0             R/W

                                 3   P13DR     0             R/W

                                 2   P12DR     0             R/W

                                 1   P11DR     0             R/W

                                 0   P10DR     0             R/W

                                                             Rev. 6.00 Mar. 18, 2010 Page xi of lx
                                                                                      REJ09B0054-0600
Item  Page                       Revision (See Manual for Details)

10.2.2 Port 3 Data Register 316  Table amended
(P3DR)
                                        Bit Bit Name Initial Value       R/W Description

                                        7       --        Undefined      --   Reserved

                                                                              These bits are always read as undefined value.

                                        6       P36DR     0              R/W Output data for a pin is stored when the pin is
                                                                         R/W specified as a general purpose output port.
                                        5       P35DR     0

                                        4       P34DR     0              R/W

                                        3       P33DR     0              R/W

                                        2       P32DR     0              R/W

                                        1       P31DR     0              R/W

                                        0       P30DR     0              R/W

10.4.2 Port 7 Data Register 323  Table amended
(P7DR)
                                        Bit Bit Name Initial Value R/W Description
10.6.2 Port A Data Register 328
(PADR)                                  7       P77DR     0              R/W Output data for a pin is stored when the pin is
                                                                         R/W specified as a general purpose output port.
10.7.2 Port B Data Register 333         6       P76DR     0
(PBDR)
                                        5       P75DR     0              R/W
10.8.2 Port C Data Register 340
(PCDR)                                  4       P74DR     0              R/W

                                        3       P73DR     0              R/W

                                        2       P72DR     0              R/W

                                        1       P71DR     0              R/W

                                        0       P70DR     0              R/W

                                 Table amended

                                        Bit     Bit Name  Initial Value  R/W Description
                                        7 to 4  --        Undefined      -- Reserved

                                        3       PA3DR     0                       These bits are always read as undefined value.
                                        2       PA2DR     0              R/W Output data for a pin is stored when the pin is
                                        1       PA1DR     0              R/W specified as a general purpose output port.
                                        0       PA0DR     0              R/W
                                                                         R/W

                                 Table amended

                                        Bit Bit Name Initial Value R/W Description

                                        7       PB7DR     0              R/W Output data for a pin is stored when the pin is
                                                                         R/W specified as a general purpose output port.
                                        6       PB6DR     0

                                        5       PB5DR     0              R/W

                                        4       PB4DR     0              R/W

                                        3       PB3DR     0              R/W

                                        2       PB2DR     0              R/W

                                        1       PB1DR     0              R/W

                                        0       PB0DR     0              R/W

                                 Table amended

                                        Bit Bit Name Initial Value R/W Description

                                        7       PC7DR 0                  R/W Output data for a pin is stored when the pin is
                                                                         R/W specified as a general purpose output port.
                                        6       PC6DR 0

                                        5       PC5DR 0                  R/W

                                        4       PC4DR 0                  R/W

                                        3       PC3DR 0                  R/W

                                        2       PC2DR 0                  R/W

                                        1       PC1DR 0                  R/W

                                        0       PC0DR 0                  R/W

Rev. 6.00 Mar. 18, 2010 Page xii of lx
REJ09B0054-0600
Item                 Page        Revision (See Manual for Details)

10.9.2 Port D Data Register 344  Table amended
(PDDR)
                                 Bit Bit Name Initial Value R/W Description

                                 7  PD7DR      0          R/W Output data for a pin is stored when the pin is
                                                          R/W specified as a general purpose output port.
                                 6  PD6DR      0

                                 5  PD5DR      0          R/W

                                 4  PD4DR      0          R/W

                                 3  PD3DR      0          R/W

                                 2  PD2DR      0          R/W

                                 1  PD1DR      0          R/W

                                 0  PD0DR      0          R/W

10.10.2 Port E Data  347         Table amended

Register (PEDR)                  Bit Bit Name Initial Value R/W Description

                                 7  PE7DR      0          R/W Output data for a pin is stored when the pin is
                                                          R/W specified as a general purpose output port.
                                 6  PE6DR      0

                                 5  PE5DR      0          R/W

                                 4  PE4DR      0          R/W

                                 3  PE3DR      0          R/W

                                 2  PE2DR      0          R/W

                                 1  PE1DR      0          R/W

                                 0  PE0DR      0          R/W

10.11.2 Port F Data Register351  Table amended
(PFDR)
                                 Bit Bit Name Initial Value R/W Description

                                 7  PF7DR      0          R/W Output data for a pin is stored when the pin is
                                                          R/W specified as a general purpose output port.
                                 6  PF6DR      0

                                 5  PF5DR      0          R/W

                                 4  PF4DR      0          R/W

                                 3  PF3DR      0          R/W

                                 2  PF2DR      0          R/W

                                 1  PF1DR      0          R/W

                                 0  PF0DR      0          R/W

10.12.2 Port G Data  355         Table amended

Register (PGDR)                                Initial

                                 Bit Bit Name  Value      R/W  Description

                                 7 to          Undefined       Reserved
                                 5                             These bits are always read as undefined value.

                                 4  PG4DR      0          R/W  Output data for a pin is stored when the pin is
                                                               specified as a general purpose output port.
                                 3  PG3DR      0          R/W

                                 2  PG2DR      0          R/W

                                 1  PG1DR      0          R/W

                                 0  PG0DR      0          R/W

10.13 Handling of Unused 358     10.13 added
Pins

                                                          Rev. 6.00 Mar. 18, 2010 Page xiii of lx
                                                                                     REJ09B0054-0600
Item                  Page        Revision (See Manual for Details)
                      367
11.3.1 Timer Control              Table amended
Register (TCR)
                                  Bit Bit Name Initial Value R/W Description

                                  4     CKEG1     0           R/W Clock Edge 1 and 0
                                                              R/W These bits select the input clock edge. When the input
                                  3     CKEG0     0
                                                                        clock is counted using both edges, the input clock
                                                                        period is halved (e.g. /4 both edges = /2 rising
                                                                        edge). If phase counting mode is used on channels 1,
                                                                        2, 4*, and 5*, this setting is ignored and the phase
                                                                        counting mode setting has priority. Internal clock edge
                                                                        selection is valid when the input clock is /4 or slower.
                                                                        When the input clock is /1 or when
                                                                        overflow/underflow of another channel is selected,
                                                                        this setting is ignored and the input clock is counted at
                                                                        the falling edge of .

                                                                        00: Count at rising edge

                                                                   01: Count at falling edge

                                                                   1 : Count at both edges

                                                                   Legend: : Don't care

13.3.1 Timer Counter  468         Description added

(TCNT)                            TCNT is an 8-bit readable/writable up-counter. TCNT is
                                  initialized to H'00 when the TME bit in TCSR is cleared to 0.

                                  To initialize TCNT to H'00 while the timer is operating, write
                                  H'00 to TCNT directly. See 13.6.7, Notes on Initializing
                                  TCNT by Using the TME Bit.

13.6.3 Changing Value of 479      Description amended
PSS or CKS2 to CKS0
                                  If the PSS or CKS0 to CKS2 bits in TCSR are written to
13.6.7 Notes on Initializing 479  while the WDT is operating, errors could occur in the
TCNT by Using the TME Bit         incrementation. Software must be used to stop the watchdog
15.3.8 Smart Card Mode 570        timer (by clearing the TME bit to 0) before changing the
Register (SCMR)                   value of the PSS or CKS0 to CKS2 bits.

                                  13.6.7 added

                                  Table amended

                                  Bit   Bit Name     Initial  R/W  Description
                                                     Value
                                  7 to 4 --                   --   Reserved
                                                     All 1

                                                                   These bits are always read as 1, and cannot be
                                                                   modified.

                                  3     SDIR         0        R/W  Smart Card Data Transfer Direction

                                                                   Selects the serial/parallel conversion format.

                                                                   0: LSB-first in transfer

                                                                   1: MSB-first in transfer

                                                                   The bit setting is valid only when the transfer data
                                                                   format is 8 bits. Except in the case of 7-bit data in
                                                                   asynchronous mode, either LSB-first or MSB-first
                                                                   may be selected regardless of the serial
                                                                   communication mode. For 7-bit data, set this bit to
                                                                   0 to select LSB-first in transfer.

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REJ09B0054-0600
Item                       Page  Revision (See Manual for Details)
                           644
16.3.6 I2C Bus Control           Table amended
Register (ICCR)
                                                           Initial
                                 Bit Bit Name Value R/W Description

                                 7  ICE  0                    R/W I2C Bus Interface Enable

                                                              When this bit is set to 1, the I2C bus interface module is
                                                              enabled to send/receive data and drive the bus since it is

                                                              connected to the SCL and SDA pins. ICMR and ICDR can be

                                                              accessed.

                                                              SCL and SDA output is disabled (and input to SCL and SDA is
                                                              enabled) when this bit is cleared to 0. SAR and SARX can be
                                                              accessed.

16.4.6 Slave Transmit      670   Description added

Operation                        1. Initialize slave receive mode and wait for slave address
                                     reception.
                                     When making initial settings for slave receive mode, set
                                     the ACKE bit in ICCR to 1. This is necessary in order to
                                     enable reception of the acknowledge bit after entering
                                     slave transmit mode.

                                 Description amended

                                 4. The master device drives SDA low at the 9th clock pulse,
                                     and returns an acknowledge signal. When the value of
                                     the ACKE bit in ICSR is 1, the acknowledge signal state
                                     is stored in the ACKB bit, so the ACKB bit can be used to
                                     determine whether the transfer operation was performed
                                     successfully.

                           671   Description added

                                 10. When the stop condition is detected, that is, when SDA
                                      is changed from low to high when SCL is high, the
                                      BBSY flag in ICCR is cleared to 0 and the STOP flag in
                                      ICSR is set to 1. At the same time, the IRIC flag is set to
                                      1. If the IRIC flag has been set, it is cleared to 0.
                                      To restart slave transmit mode operation, make the
                                      initial settings once again.

16.6 Usage Notes           677   Table amended

Table 16.7 I2C Bus Timing        Item                         Symbol     Output Timing        Unit Notes
(SCL and SDA Output)             SCL output cycle time        tSCLO      28 tcyc to 256 tcyc  ns Figure 27.34
                                 SCL output high pulse width  tSCLHO     0.5 tSCLO            ns
                                 SCL output low pulse width   t          0.5 t                ns

                                                               SCLLO                SCLO

                                                              Rev. 6.00 Mar. 18, 2010 Page xv of lx
                                                                                        REJ09B0054-0600
Item                          Page  Revision (See Manual for Details)

16.6 Usage Notes              681   Figure amended

Figure 16.22 Flowchart and                                                             Start condition
Timing of Start Condition                                                              (retransmission)
Instruction Issuance for
Retransmission                      SCL      9

                                    SDA      ACK                                                                          Bit 7
                                                                                                              Data output

                                    IRIC

                                                                                                                           [5] ICDR write (next transmit data)
                                                                                                         [4] IRIC determination
                                                             [3] (Restart) Start condition instruction issuance

Figure 16.23 Timing of Stop 682                                                [2] Detemination of SCL = Low
Condition Issuance                                    [1] IRIC determination

                                    Figure amended

                                             9th clock High period secured

                                    SCL      VIH

                                                  As waveform rise is late,
                                                   SCL is detected as low

                                    SDA

                                                                                                              Stop condition

                                    IRIC

                                                  [1] Determination of SCL = low [2] Stop condition instruction issuance

Figure 16.25 ICDR Read 683          Figure amended
and ICCR Access Timing in
Slave Transmit Mode                                                                    Waveforms if
                                                                                       problem occurs
                                       SDA      R/W                                                              Bit 7
                                        SCL      8                   A
                                    TRS bit  Address received                                                 Data transmission
                                                                     9                                            ICDR write

                                                                      Period when ICDR reads and ICCR
                                                                      reads and writes are prohibited
                                                                      (6 system clock cycles)

                                                               Detection of 9th clock
                                                               cycle rising edge

17.2 Input/Output Pins        691   Table amended

Table 17.1 Pin Configuration        Pin Name                   Symbol     I/O          Function
                                    Analog power supply pin    AV         Input        Analog block power supply and reference
                                                                                       voltage
                                    Analog ground pin                 CC               Analog block ground and reference voltage
                                    Reference voltage pin                              Reference voltage for A/D conversion
                                    Analog input pin 0         AVSS       Input        Group 0 analog input pins
                                    Analog input pin 1         Vref       Input
                                                               AN0*       Input
                                                               AN1*       Input

                                    Note added

                                    Note: * In the case of the H8S/2239 Group, H8S/2227
                                                Group, H8S/2238R, and H8S/2236R, AN0 and
                                                AN1 may be used only when Vcc = AVcc.

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Item                        Page             Revision (See Manual for Details)

17.8.4 Range of Analog 705                   Description added
Power Supply and Other Pin
Settings                                     Relationship between AVcc, AVss and Vcc, Vss

                                             Set AVss = Vss as the relationship between AVcc, AVss
                                             and Vcc, Vss. If the A/D converter is not used, the AVcc
                                             and AVss pins must not be left open. In addition, AN0
                                             and AN1 may be used only when Vcc = AVcc in the case
                                             of the H8S/2239 Group, H8S/2227 Group, H8S/2238R,
                                             and H8S/2236R.

27.3.2 DC Characteristics 865                Table amended
Table 27.14 DC
Characteristics (1)                          Item                         Symbol Min                 Typ     Max         Unit  Test
                                                                                                             VCC + 0.3   V     Conditions
                                        866  Input high
                                             voltage     EXTAL, Ports VIH         VCC 0.8
                                                         1, 3, 7, and A

                                                         to G

                                                         Ports 4*5 and 9          V         0.8             AV + 0.3*5 V
                                                                                      CC                            CC

                                             Note added

27.3.4 A/D Conversion       883              Notes: 5. When VCC < AVCC, the maximum value for P40
                                                           and P41 is VCC + 0.3 V.

                                             Table condition amended

Characteristics                              Condition A (F-ZTAT version and masked ROM version):

Table 27.23 A/D Conversion                         VCC = 2.7 V to 3.6 V*, AVCC = 2.7 V to 3.6 V*,
Characteristics                                    Vref = 2.7 V to AVCC, VSS = AVSS = 0 V,  = 2 to 16.0 MHz,
                                                   Ta = 20C to +75C (regular specifications)

                                             Condition B (Masked ROM version):

                                                   VCC = 2.2 V to 3.6 V*, AVCC = 2.2 V to 3.6 V*,
                                                   Vref = 2.2 V to AVCC, VSS = AVSS = 0 V,  = 2 to 6.25 MHz,
                                                   T = 20C to +75C (regular specifications),

                                                             a

                                                   Ta = 40C to +85C (wide-range specifications)

                                             Condition C (F-ZTAT version and masked ROM version):

                                             V           =  3.0  V  to    3.6     V*,     AV         =  3.0  V  to  3.6  V*,
                                                CC                                               CC

                                             Vref = 3.0 V to AVCC, VSS = AVSS = 0 V,

                                              = 10.0 to 20.0 MHz,

                                             T = 20C to +75C (regular specifications),
                                                a

                                             Ta = 40C to +85C (wide-range specifications)

                                             Note added

27.5.2 DC Characteristics 908                Note: * AN0 and AN1 can be used only when VCC = AVCC.
                                             Table amended
Table 27.39 DC
Characteristics (1)                          Item                         Symbol Min                 Typ     Max         Unit  Test
                                                                                                             V + 0.3     V     Conditions
                                             Input high
                                             voltage     EXTAL, Ports     V       V         0.8                 CC
                                                                              IH     CC

                                                         1, 3, 7, and A

                                                         to G

                                                         Ports 4*5 and 9          VCC 0.8                  AVCC + 0.3*5 V

                                                                                  Rev. 6.00 Mar. 18, 2010 Page xvii of lx
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Item                        Page             Revision (See Manual for Details)

27.5.2 DC Characteristics 909                Note added

Table 27.39 DC                               Notes: 5. When VCC < AVCC, the maximum value for P40
Characteristics (1)                                      and P41 is V + 0.3 V.

27.5.4 A/D Conversion       923                                                                        CC

                                             Table condition amended

Characteristics                              Condition A (F-ZTAT version and masked ROM version):

Table 27.47 A/D Conversion                         VCC = 2.7 V to 3.6 V*, AVCC = 2.7 V to 3.6 V*,
Characteristics                                    Vref = 2.7 V to AVCC, VSS =AVSS = 0 V,
                                                    = 2 to 13.5 MHz,
                                                   Ta = 20C to +75C (regular specifications),
                                                   T = 40C to +85C (wide-range specifications)

                                                             a

                                             Condition B (F-ZTAT version):

                                                   VCC = 2.2 V to 3.6 V*, AVCC = 2.2 V to 3.6 V*,
                                                   Vref = 2.2 V to AVCC, VSS =AVSS = 0 V,
                                                    = 2 to 6.25 MHz,
                                                   Ta = 20C to +75C (regular specifications)

                                             Condition C (Masked ROM version):

                                                   VCC = 2.2 V to 3.6 V*, AVCC = 2.2 V to 3.6 V*,
                                                   Vref = 2.2 V to AVCC, VSS = AVSS = 0 V,
                                                    = 2 to 6.25 MHz,
                                                   Ta = 20C to +75C (regular specifications),
                                                   Ta = 40C to +85C (wide-range specifications)

                                             Note added

27.6.2 DC Characteristics 928                Note: * AN0 and AN1 can be used only when VCC = AVCC.
Table 27.51 DC                               Table amended
Characteristics (1)
                                             Item                         Symbol Min              Typ  Max                Test
                                        929                                                            V + 0.3  Unit Conditions
                                             Input high  EXTAL, Ports     V       V         0.8  
                                             voltage                          IH     CC                    CC   V

                                                         1, 3, 7, and A

                                                         to G

                                                         Ports 4*5 and 9          V         0.8       AV + 0.3*5 V
                                                                                      CC                      CC

                                             Note added

                                             Notes: 5. When VCC < AVCC, the maximum value for P40
                                                           and P41 is V + 0.3 V.

                                                                                                          CC

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Item                        Page  Revision (See Manual for Details)

27.6.4 A/D Conversion       944   Table condition amended

Characteristics                   Condition A (ZTAT version):

Table 27.57 A/D Conversion        VCC = 2.7 V to 3.6 V*, AVCC = 2.7 V to 3.6 V*,
Characteristics
                                  V = 2.7 V to AV , V = AV = 0 V,  = 2 to 10 MHz,
                                             ref         CC SS                             SS

                                  T = 20C to +75C (regular specifications),
                                     a

                                  Ta = 40C to +85C (wide-range specifications)

                                  Condition B (F-ZTAT version, Masked ROM version):

                                        VCC = 2.7 V to 3.6 V*, AVCC = 2.7 V to 3.6 V*,
                                        Vref = 2.7 V to AVCC, VSS = AVSS = 0 V,  = 2 to 13.5MHz,
                                        Ta = 20C to +75C (regular specifications),
                                        Ta = 40C to +85C (wide-range specifications)

                                  Condition C (Masked ROM version):

                                        VCC = 2.2 V to 3.6 V*, AVCC = 2.2 V to 3.6 V*,
                                        Vref = 2.2 V to AVCC, VSS = AVSS = 0 V, = 2 to 6.25 MHz,
                                        Ta = 20C to +75C (regular specifications),
                                        T = 40C to +85C (wide-range specifications)

                                                  a

                                  Note added

Appendix B Product Codes 970      Note: * AN0 and AN1 can be used only when VCC = AVCC.
                                  Table amended
Table B.3 Product Codes of
H8S/2238 Group                    Product Type                               Product Code  Mark Code           Package
                                                         5-V version HD6432238B            HD6432238B(***)TE   (Package Code)
                                  H8S/2238B     Masked                                     HD6432238B(***)TF   100-pin TQFP (TFP-100B)
                                                ROM      On-chip I2C HD6432238BW           HD6432238B(***)F    100-pin TQFP (TFP-100G)
                                                version  bus interface                     HD6432238B(***)FA   100-pin QFP (FP-100A)
                                                         product                           HD6432238BW(***)TE  100-pin QFP (FP-100B)
                                  H8S/2238R     Masked   (5-V version)                     HD6432238BW(***)TF  100-pin TQFP (TFP-100B)
                                                ROM                                        HD6432238BW(***)F   100-pin TQFP (TFP-100G)
                                                version  3-V version, HD6432238R           HD6432238BW(***)FA  100-pin QFP (FP-100A)
                                                         2.2-V version                     HD6432238R(***)TE   100-pin QFP (FP-100B)
                                                                                           HD6432238R(***)TF   100-pin TQFP (TFP-100B)
                                                         On-chip I2C HD6432238RW           HD6432238R(***)FA   100-pin TQFP (TFP-100G)
                                                         bus interface                     HD6432238RW(***)TE  100-pin QFP (FP-100B)
                                                         product                           HD6432238RW(***)TF  100-pin TQFP (TFP-100B)
                                                         (3-V version)                     HD6432238RW(***)FA  100-pin TQFP (TFP-100G)
                                                                                                               100-pin QFP (FP-100B)

                                                         Rev. 6.00 Mar. 18, 2010 Page xix of lx
                                                                                    REJ09B0054-0600
Item                        Page  Revision (See Manual for Details)
                                  Table amended
Appendix B Product Codes 971

Table B.3 Product Codes of        Product Type                               Product Code  Mark Code           Package
H8S/2238 Group                                           5-V version HD6432236B            HD6432236B(***)TE   (Package Code)
                                  H8S/2236B     Masked                                     HD6432236B(***)TF   100-pin TQFP (TFP-100B)
                                                ROM      On-chip I2C HD6432236BW           HD6432236B(***)F    100-pin TQFP (TFP-100G)
                                                version  bus interface                     HD6432236B(***)FA   100-pin QFP (FP-100A)
                                                         product                           HD6432236BW(***)TE  100-pin QFP (FP-100B)
                                  H8S/2236R     Masked   (5-V version)                     HD6432236BW(***)TF  100-pin TQFP (TFP-100B)
                                                ROM                                        HD6432236BW(***)F   100-pin TQFP (TFP-100G)
                                                version  3-V version, HD6432236R           HD6432236BW(***)FA  100-pin QFP (FP-100A)
                                                         2.2-V version                     HD6432236R(***)TE   100-pin QFP (FP-100B)
                                                                                           HD6432236R(***)TF   100-pin TQFP (TFP-100B)
                                                         On-chip I2C HD6432236RW           HD6432236R(***)FA   100-pin TQFP (TFP-100G)
                                                         bus interface                     HD6432236RW(***)TE  100-pin QFP (FP-100B)
                                                         product                           HD6432236RW(***)TF  100-pin TQFP (TFP-100B)
                                                         (3-V version)                     HD6432236RW(***)FA  100-pin TQFP (TFP-100G)
                                                                                                               100-pin QFP (FP-100B)

Appendix C Product Codes 973      Figure replaced

Figure C.1 TFP-100B
Package Dimensions

Figure C.2 TFP-100G         974   Figure replaced
                                  Figure replaced
Package Dimensions                Figure replaced
                                  Figure replaced
Figure C.3 FP-100A          975   Figure replaced

Package Dimensions

Figure C.4 FP-100B          976

Package Dimensions

Figure C.5 BP-112 Package 977
Dimensions

Figure C.6 TBP-112A, TBP- 978
112AV Package Dimensions

All trademarks and registered trademarks are the property of their respective owners.

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REJ09B0054-0600
                                Contents

Section 1 Overview............................................................................................. 1

1.1 Features ............................................................................................................................... 1
1.2 Internal Block Diagram....................................................................................................... 4
1.3 Pin Description.................................................................................................................... 9

        1.3.1 Pin Arrangement .................................................................................................... 9
        1.3.2 Pin Arrangements in Each Mode .........................................................................20
        1.3.3 Pin Functions .......................................................................................................44

Section 2 CPU................................................................................................... 63

2.1 Features .............................................................................................................................63
        2.1.1 Differences between H8S/2600 CPU and H8S/2000 CPU ..................................64
        2.1.2 Differences from H8/300 CPU.............................................................................65
        2.1.3 Differences from H8/300H CPU..........................................................................65

2.2 CPU Operating Modes ......................................................................................................66
        2.2.1 Normal Mode.......................................................................................................66
        2.2.2 Advanced Mode ...................................................................................................67

2.3 Address Space ...................................................................................................................70
2.4 Register Configuration ......................................................................................................71

        2.4.1 General Registers .................................................................................................72
        2.4.2 Program Counter (PC) .........................................................................................73
        2.4.3 Extended Control Register (EXR) .......................................................................73
        2.4.4 Condition-Code Register (CCR) ..........................................................................74
        2.4.5 Initial Values of CPU Registers ...........................................................................75
2.5 Data Formats .....................................................................................................................76
        2.5.1 General Register Data Formats ............................................................................76
        2.5.2 Memory Data Formats .........................................................................................78
2.6 Instruction Set ...................................................................................................................79
        2.6.1 Table of Instructions Classified by Function .......................................................80
        2.6.2 Basic Instruction Formats ....................................................................................89
2.7 Addressing Modes and Effective Address Calculation .....................................................90
        2.7.1 Register Direct--Rn.............................................................................................91
        2.7.2 Register Indirect--@ERn ....................................................................................91
        2.7.3 Register Indirect with Displacement--@(d:16, ERn) or @(d:32, ERn)..............91
        2.7.4 Register Indirect with Post-Increment--@ERn+ or Register Indirect

                  with Pre-Decrement--@-ERn .............................................................................91
        2.7.5 Absolute Address--@aa:8, @aa:16, @aa:24, or @aa:32....................................91
        2.7.6 Immediate--#xx:8, #xx:16, or #xx:32 .................................................................92

                                                                                Rev. 6.00 Mar. 18, 2010 Page xxi of lx
                                                                                                           REJ09B0054-0600
        2.7.7 Program-Counter Relative--@(d:8, PC) or @(d:16, PC)......................................92
        2.7.8 Memory Indirect--@@aa:8 ..................................................................................93
        2.7.9 Effective Address Calculation ...............................................................................94
2.8 Processing States.................................................................................................................96
2.9 Usage Notes ........................................................................................................................98
        2.9.1 TAS Instruction......................................................................................................98
        2.9.2 STM/LDM Instruction ...........................................................................................98
        2.9.3 Bit Manipulation Instructions ................................................................................98
        2.9.4 Access Methods for Registers with Write-Only Bits ........................................... 100

Section 3 MCU Operating Modes .....................................................................103

3.1 Operating Mode Selection ................................................................................................ 103
3.2 Register Descriptions ........................................................................................................ 104

        3.2.1 Mode Control Register (MDCR) ......................................................................... 104
        3.2.2 System Control Register (SYSCR) ...................................................................... 105
3.3 Operating Mode Descriptions ........................................................................................... 106
        3.3.1 Mode 4 ................................................................................................................. 106
        3.3.2 Mode 5 ................................................................................................................. 106
        3.3.3 Mode 6 ................................................................................................................. 107
        3.3.4 Mode 7 ................................................................................................................. 107
        3.3.5 Pin Functions ....................................................................................................... 108
3.4 Memory Map in Each Operating Mode ............................................................................ 109

Section 4 Exception Handling ...........................................................................119

4.1 Exception Handling Types and Priority ............................................................................ 119
4.2 Exception Sources and Exception Vector Table ............................................................... 119
4.3 Reset.................................................................................................................................. 121

        4.3.1 Reset Types.......................................................................................................... 121
        4.3.2 Reset Exception Handling.................................................................................... 122
        4.3.3 Interrupts after Reset............................................................................................ 123
        4.3.4 State of On-Chip Peripheral Modules after Reset Release................................... 123
4.4 Traces................................................................................................................................ 123
4.5 Interrupts........................................................................................................................... 124
4.6 Trap Instruction................................................................................................................. 124
4.7 Stack Status after Exception Handling.............................................................................. 125
4.8 Usage Note........................................................................................................................ 126

Section 5 Interrupt Controller............................................................................127

5.1 Features............................................................................................................................. 127
5.2 Input/Output Pins .............................................................................................................. 129

Rev. 6.00 Mar. 18, 2010 Page xxii of lx
REJ09B0054-0600
5.3 Register Descriptions ........................................................................................................129
        5.3.1 Interrupt Priority Registers A to L, and O (IPRA to IPRL, IPRO) ......................130
        5.3.2 IRQ Enable Register (IER) ..................................................................................131
        5.3.3 IRQ Sense Control Registers H and L (ISCRH and ISCRL) ...............................131
        5.3.4 IRQ Status Register (ISR)....................................................................................134

5.4 Interrupt Sources ...............................................................................................................135
        5.4.1 External Interrupts ...............................................................................................135
        5.4.2 Internal Interrupts.................................................................................................136
        5.4.3 Interrupt Exception Handling Vector Table.........................................................136

5.5 Operation...........................................................................................................................142
        5.5.1 Interrupt Control Modes and Interrupt Operation ................................................142
        5.5.2 Interrupt Control Mode 0 .....................................................................................145
        5.5.3 Interrupt Control Mode 2 .....................................................................................147
        5.5.4 Interrupt Exception Handling Sequence ..............................................................148
        5.5.5 Interrupt Response Times ....................................................................................150
        5.5.6 DTC and DMAC Activation by Interrupt ............................................................151

5.6 Usage Notes ......................................................................................................................154
        5.6.1 Contention between Interrupt Generation and Disabling.....................................154
        5.6.2 Instructions that Disable Interrupts ......................................................................155
        5.6.3 When Interrupts are Disabled ..............................................................................155
        5.6.4 Interrupts during Execution of EEPMOV Instruction..........................................155
        5.6.5 IRQ Interrupts Usage Notes.................................................................................156
        5.6.6 NMI Interrupts Usage Notes ................................................................................156

Section 6 PC Break Controller (PBC) .............................................................. 157

6.1 Features .............................................................................................................................157
6.2 Register Descriptions ........................................................................................................158

        6.2.1 Break Address Register A (BARA) .....................................................................158
        6.2.2 Break Address Register B (BARB)......................................................................159
        6.2.3 Break Control Register A (BCRA) ......................................................................159
        6.2.4 Break Control Register B (BCRB).......................................................................160
6.3 Operation...........................................................................................................................160
        6.3.1 PC Break Interrupt Due to Instruction Fetch .......................................................160
        6.3.2 PC Break Interrupt Due to Data Access...............................................................161
        6.3.3 Notes on PC Break Interrupt Handling ................................................................161
        6.3.4 Operation in Transitions to Power-Down Modes.................................................161
        6.3.5 When Instruction Execution Is Delayed by One State .........................................162
6.4 Usage Notes ......................................................................................................................163
        6.4.1 Module Stop Mode Setting ..................................................................................163
        6.4.2 PC Break Interrupts..............................................................................................163

                                                                              Rev. 6.00 Mar. 18, 2010 Page xxiii of lx
                                                                                                           REJ09B0054-0600
6.4.3  CMFA and CMFB ............................................................................................... 163
6.4.4  PC Break Interrupt when DTC and DMAC Is Bus Master .................................. 163
6.4.5  PC Break Set for Instruction Fetch at Address Following BSR, JSR, JMP,
       TRAPA, RTE, and RTS Instruction..................................................................... 163
6.4.6  I Bit Set by LDC, ANDC, ORC, and XORC Instruction..................................... 164
6.4.7  PC Break Set for Instruction Fetch at Address Following Bcc Instruction.......... 164
6.4.8  PC Break Set for Instruction Fetch at Branch Destination Address of Bcc
       Instruction ............................................................................................................ 164

Section 7 Bus Controller....................................................................................165

7.1 Features............................................................................................................................. 165
7.2 Input/Output Pins .............................................................................................................. 167
7.3 Register Descriptions ........................................................................................................ 167

        7.3.1 Bus Width Control Register (ABWCR)............................................................... 168
        7.3.2 Access State Control Register (ASTCR) ............................................................. 168
        7.3.3 Wait Control Registers H and L (WCRH, WCRL).............................................. 169
        7.3.4 Bus Control Register H (BCRH) ......................................................................... 172
        7.3.5 Bus Control Register L (BCRL) .......................................................................... 173
        7.3.6 Pin Function Control Register (PFCR) ................................................................ 174
7.4 Bus Control ....................................................................................................................... 175
        7.4.1 Area Divisions ..................................................................................................... 175
        7.4.2 Bus Specifications................................................................................................ 176
        7.4.3 Bus Interface for Each Area................................................................................. 177
        7.4.4 Chip Select Signals .............................................................................................. 178
7.5 Basic Timing..................................................................................................................... 178
        7.5.1 On-Chip Memory (ROM, RAM) Access Timing ................................................ 179
        7.5.2 On-Chip Peripheral Module Access Timing........................................................ 180
        7.5.3 External Address Space Access Timing .............................................................. 181
7.6 Basic Bus Interface ........................................................................................................... 181
        7.6.1 Data Size and Data Alignment............................................................................. 181
        7.6.2 Valid Strobes........................................................................................................ 182
        7.6.3 Basic Timing........................................................................................................ 183
        7.6.4 Wait Control ........................................................................................................ 190
7.7 Burst ROM Interface......................................................................................................... 192
        7.7.1 Basic Timing........................................................................................................ 192
        7.7.2 Wait Control ........................................................................................................ 194
7.8 Idle Cycle.......................................................................................................................... 194
7.9 Bus Release....................................................................................................................... 197
        7.9.1 Bus Release Usage Note ...................................................................................... 198
7.10 Bus Arbitration.................................................................................................................. 199

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REJ09B0054-0600
        7.10.1 Operation .............................................................................................................199
        7.10.2 Bus Transfer Timing ............................................................................................200
        7.10.3 External Bus Release Usage Note........................................................................200
7.11 Resets and the Bus Controller ...........................................................................................201

Section 8 DMA Controller (DMAC) ................................................................ 203

8.1 Features .............................................................................................................................203
8.2 Input/Output Pins .............................................................................................................. 205
8.3 Register Descriptions ........................................................................................................205

        8.3.1 Memory Address Registers (MARA and MARB) ...............................................207
        8.3.2 I/O Address Registers (IOARA and IOARB) ......................................................207
        8.3.3 Execute Transfer Count Registers (ETCRA and ETCRB)...................................208
        8.3.4 DMA Control Registers (DMACRA and DMACRB) .........................................209
        8.3.5 DMA Band Control Registers H and L (DMABCRH and DMABCRL).............218
        8.3.6 DMA Write Enable Register (DMAWER) ..........................................................229
        8.3.7 DMA Terminal Control Register (DMATCR).....................................................231
8.4 Activation Sources ............................................................................................................231
        8.4.1 Activation by Internal Interrupt Request..............................................................232
        8.4.2 Activation by External Request ...........................................................................233
        8.4.3 Activation by Auto-Request.................................................................................233
8.5 Operation...........................................................................................................................234
        8.5.1 Transfer Modes ....................................................................................................234
        8.5.2 Sequential Mode ..................................................................................................236
        8.5.3 Idle Mode.............................................................................................................239
        8.5.4 Repeat Mode ........................................................................................................241
        8.5.5 Single Address Mode...........................................................................................244
        8.5.6 Normal Mode.......................................................................................................248
        8.5.7 Block Transfer Mode ...........................................................................................251
        8.5.8 Basic Bus Cycles..................................................................................................256
        8.5.9 DMA Transfer (Dual Address Mode) Bus Cycles ...............................................257
        8.5.10 DMA Transfer (Single Address Mode) Bus Cycles.............................................265
        8.5.11 Multi-Channel Operation .....................................................................................271
        8.5.12 Relation between DMAC and External Bus Requests, and DTC ........................272
        8.5.13 DMAC and NMI Interrupts..................................................................................272
        8.5.14 Forced Termination of DMAC Operation............................................................273
        8.5.15 Clearing Full Address Mode ................................................................................274
8.6 Interrupt Sources ...............................................................................................................275
8.7 Usage Notes ......................................................................................................................276
        8.7.1 DMAC Register Access during Operation...........................................................276
        8.7.2 Module Stop.........................................................................................................277

                                                                               Rev. 6.00 Mar. 18, 2010 Page xxv of lx
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8.7.3  Medium-Speed Mode........................................................................................... 277
8.7.4  Activation by Falling Edge on DREQ Pin ........................................................... 278
8.7.5  Activation Source Acceptance............................................................................. 278
8.7.6  Internal Interrupt after End of Transfer................................................................ 278
8.7.7  Channel Re-Setting .............................................................................................. 279

Section 9 Data Transfer Controller (DTC) ........................................................281

9.1 Features............................................................................................................................. 281
9.2 Register Descriptions ........................................................................................................ 282

        9.2.1 DTC Mode Register A (MRA) ............................................................................ 283
        9.2.2 DTC Mode Register B (MRB)............................................................................. 284
        9.2.3 DTC Source Address Register (SAR).................................................................. 285
        9.2.4 DTC Destination Address Register (DAR).......................................................... 285
        9.2.5 DTC Transfer Count Register A (CRA) .............................................................. 285
        9.2.6 DTC Transfer Count Register B (CRB)............................................................... 285
        9.2.7 DTC Enable Registers A to G, and I (DTCERA to DTCERG, and DTCERI) .... 286
        9.2.8 DTC Vector Register (DTVECR)........................................................................ 287
9.3 Activation Sources ............................................................................................................ 288
9.4 Location of Register Information and DTC Vector Table ................................................ 289
9.5 Operation .......................................................................................................................... 293
        9.5.1 Normal Mode....................................................................................................... 294
        9.5.2 Repeat Mode ........................................................................................................ 294
        9.5.3 Block Transfer Mode ........................................................................................... 295
        9.5.4 Chain Transfer ..................................................................................................... 297
        9.5.5 Interrupts.............................................................................................................. 298
        9.5.6 Operation Timing................................................................................................. 298
        9.5.7 Number of DTC Execution States ....................................................................... 300
9.6 Procedures for Using DTC................................................................................................ 301
        9.6.1 Activation by Interrupt......................................................................................... 301
        9.6.2 Activation by Software ........................................................................................ 301
9.7 Examples of Use of the DTC ............................................................................................ 302
        9.7.1 Normal Mode....................................................................................................... 302
        9.7.2 Software Activation ............................................................................................. 302
9.8 Usage Notes ...................................................................................................................... 303
        9.8.1 Module Stop Mode Setting .................................................................................. 303
        9.8.2 On-Chip RAM ..................................................................................................... 303
        9.8.3 DTCE Bit Setting................................................................................................. 303

Section 10 I/O Ports...........................................................................................305

10.1 Port 1................................................................................................................................. 309

Rev. 6.00 Mar. 18, 2010 Page xxvi of lx
REJ09B0054-0600
        10.1.1 Port 1 Data Direction Register (P1DDR).............................................................309
        10.1.2 Port 1 Data Register (P1DR)................................................................................310
        10.1.3 Port 1 Register (PORT1)......................................................................................310
        10.1.4 Pin Functions .......................................................................................................311
10.2 Port 3.................................................................................................................................315
        10.2.1 Port 3 Data Direction Register (P3DDR).............................................................315
        10.2.2 Port 3 Data Register (P3DR)................................................................................316
        10.2.3 Port 3 Register (PORT3)......................................................................................316
        10.2.4 Port 3 Open Drain Control Register (P3ODR).....................................................317
        10.2.5 Pin Functions .......................................................................................................317
10.3 Port 4.................................................................................................................................321
        10.3.1 Port 4 Register (PORT4)......................................................................................321
        10.3.2 Pin Functions .......................................................................................................321
10.4 Port 7.................................................................................................................................322
        10.4.1 Port 7 Data Direction Register (P7DDR).............................................................322
        10.4.2 Port 7 Data Register (P7DR)................................................................................323
        10.4.3 Port 7 Register (PORT7)......................................................................................323
        10.4.4 Pin Functions .......................................................................................................324
10.5 Port 9.................................................................................................................................327
        10.5.1 Port 9 Register (PORT9)......................................................................................327
        10.5.2 Pin Functions .......................................................................................................327
10.6 Port A ................................................................................................................................328
        10.6.1 Port A Data Direction Register (PADDR) ...........................................................328
        10.6.2 Port A Data Register (PADR) ..............................................................................328
        10.6.3 Port A Register (PORTA) ....................................................................................329
        10.6.4 Port A Pull-Up MOS Control Register (PAPCR) ................................................329
        10.6.5 Port A Open Drain Control Register (PAODR)...................................................329
        10.6.6 Pin Functions .......................................................................................................330
        10.6.7 Input Pull-Up MOS States in Port A....................................................................332
10.7 Port B ................................................................................................................................332
        10.7.1 Port B Data Direction Register (PBDDR)............................................................333
        10.7.2 Port B Data Register (PBDR) ..............................................................................333
        10.7.3 Port B Register (PORTB) ....................................................................................334
        10.7.4 Port B Pull-Up MOS Control Register (PBPCR).................................................334
        10.7.5 Pin Functions .......................................................................................................334
        10.7.6 Input Pull-Up MOS States in Port B ....................................................................339
10.8 Port C ................................................................................................................................339
        10.8.1 Port C Data Direction Register (PCDDR)............................................................340
        10.8.2 Port C Data Register (PCDR) ..............................................................................340
        10.8.3 Port C Register (PORTC) ....................................................................................341

                                                                              Rev. 6.00 Mar. 18, 2010 Page xxvii of lx
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        10.8.4 Port C Pull-Up MOS Control Register (PCPCR) ................................................ 341
        10.8.5 Pin Functions ....................................................................................................... 342
        10.8.6 Input Pull-Up MOS States in Port C.................................................................... 342
10.9 Port D................................................................................................................................ 343
        10.9.1 Port D Data Direction Register (PDDDR) ........................................................... 343
        10.9.2 Port D Data Register (PDDR).............................................................................. 344
        10.9.3 Port D Register (PORTD) .................................................................................... 344
        10.9.4 Port D Pull-Up MOS Control Register (PDPCR) ................................................ 345
        10.9.5 Pin Functions ....................................................................................................... 345
        10.9.6 Input Pull-Up MOS States in Port D.................................................................... 346
10.10 Port E ................................................................................................................................ 346
        10.10.1 Port E Data Direction Register (PEDDR) ............................................................ 347
        10.10.2 Port E Data Register (PEDR)............................................................................... 347
        10.10.3 Port E Register (PORTE)..................................................................................... 348
        10.10.4 Port E Pull-Up MOS Control Register (PEPCR) ................................................. 348
        10.10.5 Pin Functions ....................................................................................................... 349
        10.10.6 Input Pull-Up MOS States in Port E .................................................................... 349
10.11 Port F................................................................................................................................. 350
        10.11.1 Port F Data Direction Register (PFDDR) ............................................................ 350
        10.11.2 Port F Data Register (PFDR) ............................................................................... 351
        10.11.3 Port F Register (PORTF) ..................................................................................... 351
        10.11.4 Pin Functions ....................................................................................................... 352
10.12 Port G................................................................................................................................ 354
        10.12.1 Port G Data Direction Register (PGDDR) ........................................................... 354
        10.12.2 Port G Data Register (PGDR).............................................................................. 355
        10.12.3 Port G Register (PORTG) .................................................................................... 355
        10.12.4 Pin Functions ....................................................................................................... 355
10.13 Handling of Unused Pins .................................................................................................. 358

Section 11 16-Bit Timer Pulse Unit (TPU) .......................................................359

11.1 Features............................................................................................................................. 359
11.2 Input/Output Pins .............................................................................................................. 364
11.3 Register Descriptions ........................................................................................................ 365

        11.3.1 Timer Control Register (TCR)............................................................................. 367
        11.3.2 Timer Mode Register (TMDR) ............................................................................ 372
        11.3.3 Timer I/O Control Register (TIOR) ..................................................................... 373
        11.3.4 Timer Interrupt Enable Register (TIER) .............................................................. 391
        11.3.5 Timer Status Register (TSR)................................................................................ 393
        11.3.6 Timer Counter (TCNT)........................................................................................ 396
        11.3.7 Timer General Register (TGR) ............................................................................ 396

Rev. 6.00 Mar. 18, 2010 Page xxviii of lx
REJ09B0054-0600
        11.3.8 Timer Start Register (TSTR)................................................................................396
        11.3.9 Timer Synchronous Register (TSYR) ..................................................................397
11.4 Operation...........................................................................................................................398
        11.4.1 Basic Functions....................................................................................................398
        11.4.2 Synchronous Operation........................................................................................403
        11.4.3 Buffer Operation ..................................................................................................405
        11.4.4 Cascaded Operation .............................................................................................409
        11.4.5 PWM Modes ........................................................................................................411
        11.4.6 Phase Counting Mode ..........................................................................................416
11.5 Interrupt Sources ...............................................................................................................423
11.6 DTC Activation.................................................................................................................425
11.7 DMAC Activation (H8S/2239 Group Only) .....................................................................425
11.8 A/D Converter Activation .................................................................................................426
11.9 Operation Timing..............................................................................................................426
        11.9.1 Input/Output Timing ............................................................................................426
        11.9.2 Interrupt Signal Timing........................................................................................430
11.10 Usage Notes ......................................................................................................................433
        11.10.1 Module Stop Mode Setting...............................................................................433
        11.10.2 Input Clock Restrictions ...................................................................................433
        11.10.3 Caution on Cycle Setting..................................................................................434
        11.10.4 Contention between TCNT Write and Clear Operations..................................434
        11.10.5 Contention between TCNT Write and Increment Operations ..........................435
        11.10.6 Contention between TGR Write and Compare Match......................................436
        11.10.7 Contention between Buffer Register Write and Compare Match .....................436
        11.10.8 Contention between TGR Read and Input Capture ..........................................437
        11.10.9 Contention between TGR Write and Input Capture .........................................438
        11.10.10 Contention between Buffer Register Write and Input Capture.........................438
        11.10.11 Contention between Overflow/Underflow and Counter Clearing ....................439
        11.10.12 Contention between TCNT Write and Overflow/Underflow ...........................440
        11.10.13 Multiplexing of I/O Pins...................................................................................440
        11.10.14 Interrupts and Module Stop Mode....................................................................440

Section 12 8-Bit Timers .................................................................................... 441

12.1 Features .............................................................................................................................441
12.2 Input/Output Pins .............................................................................................................. 443
12.3 Register Descriptions ........................................................................................................443

        12.3.1 Timer Counter (TCNT)........................................................................................444
        12.3.2 Time Constant Register A (TCORA)...................................................................444
        12.3.3 Time Constant Register B (TCORB) ...................................................................445
        12.3.4 Timer Control Register (TCR) .............................................................................445

                                                                              Rev. 6.00 Mar. 18, 2010 Page xxix of lx
                                                                                                           REJ09B0054-0600
        12.3.5 Timer Control/Status Register (TCSR)................................................................ 447
12.4 Operation .......................................................................................................................... 452

        12.4.1 Pulse Output......................................................................................................... 452
12.5 Operation Timing.............................................................................................................. 453

        12.5.1 TCNT Incrementation Timing ............................................................................. 453
        12.5.2 Timing of CMFA and CMFB Setting when a Compare-Match Occurs .............. 454
        12.5.3 Timing of Timer Output when a Compare-Match Occurs ................................... 455
        12.5.4 Timing of Compare-Match Clear when a Compare-Match Occurs ..................... 455
        12.5.5 TCNT External Reset Timing .............................................................................. 456
        12.5.6 Timing of Overflow Flag (OVF) Setting ............................................................. 456
12.6 Operation with Cascaded Connection ............................................................................... 457
        12.6.1 16-Bit Count Mode .............................................................................................. 457
        12.6.2 Compare-Match Count Mode .............................................................................. 457
12.7 Interrupt Sources............................................................................................................... 458
        12.7.1 Interrupt Sources and DTC Activation ................................................................ 458
        12.7.2 A/D Converter Activation.................................................................................... 458
12.8 Usage Notes ...................................................................................................................... 459
        12.8.1 Contention between TCNT Write and Clear........................................................ 459
        12.8.2 Contention between TCNT Write and Increment ................................................ 459
        12.8.3 Contention between TCOR Write and Compare-Match ...................................... 460
        12.8.4 Contention between Compare-Matches A and B................................................. 461
        12.8.5 Switching of Internal Clocks and TCNT Operation............................................. 461
        12.8.6 Contention between Interrupts and Module Stop Mode ...................................... 463
        12.8.7 Mode Setting of Cascaded Connection ................................................................ 463

Section 13 Watchdog Timer (WDT) .................................................................465

13.1 Features............................................................................................................................. 465
13.2 Input/Output Pins .............................................................................................................. 467
13.3 Register Descriptions ........................................................................................................ 467

        13.3.1 Timer Counter (TCNT)........................................................................................ 468
        13.3.2 Timer Control/Status Register (TCSR)................................................................ 468
        13.3.3 Reset Control/Status Register (RSTCSR) (only WDT_0) ................................... 472
13.4 Operation .......................................................................................................................... 473
        13.4.1 Watchdog Timer Mode ........................................................................................ 473
        13.4.2 Interval Timer Mode............................................................................................ 474
        13.4.3 Timing of Setting Overflow Flag (OVF) ............................................................. 475
        13.4.4 Timing of Setting Watchdog Timer Overflow Flag (WOVF) ............................. 476
13.5 Interrupt Sources............................................................................................................... 476
13.6 Usage Notes ...................................................................................................................... 477
        13.6.1 Notes on Register Access..................................................................................... 477

Rev. 6.00 Mar. 18, 2010 Page xxx of lx
REJ09B0054-0600
        13.6.2 Contention between Timer Counter (TCNT) Write and Increment .....................478
        13.6.3 Changing Value of PSS or CKS2 to CKS0..........................................................479
        13.6.4 Switching between Watchdog Timer Mode and Interval Timer Mode................479
        13.6.5 Internal Reset in Watchdog Timer Mode.............................................................479
        13.6.6 OVF Flag Clearing in Interval Timer Mode ........................................................479
        13.6.7 Notes on Initializing TCNT by Using the TME Bit.............................................479

Section 14 IEBusTM Controller (IEB) [H8S/2258 Group] ................................ 481

14.1 Features .............................................................................................................................481
        14.1.1 IEBus Communications Protocol.........................................................................483
        14.1.2 Communications Protocol....................................................................................485
        14.1.3 Transfer Data (Data Field Contents) ....................................................................493
        14.1.4 Bit Format ............................................................................................................496

14.2 Input/Output Pins .............................................................................................................. 497
14.3 Register Descriptions ........................................................................................................497

        14.3.1 IEBus Control Register (IECTR) .........................................................................498
        14.3.2 IEBus Command Register (IECMR) ...................................................................500
        14.3.3 IEBus Master Control Register (IEMCR)............................................................502
        14.3.4 IEBus Master Unit Address Register 1 (IEAR1) .................................................504
        14.3.5 IEBus Master Unit Address Register 2 (IEAR2) .................................................505
        14.3.6 IEBus Slave Address Setting Register 1 (IESA1)................................................505
        14.3.7 IEBus Slave Address Setting Register 2 (IESA2)................................................506
        14.3.8 IEBus Transmit Message Length Register (IETBFL)..........................................506
        14.3.9 IEBus Transmit Buffer Register (IETBR) ...........................................................507
        14.3.10 IEBus Reception Master Address Register 1 (IEMA1) .......................................508
        14.3.11 IEBus Reception Master Address Register 2 (IEMA2) .......................................508
        14.3.12 IEBus Receive Control Field Register (IERCTL)................................................509
        14.3.13 IEBus Receive Message Length Register (IERBFL) ...........................................509
        14.3.14 IEBus Receive Buffer Register (IERBR).............................................................510
        14.3.15 IEBus Lock Address Register 1 (IELA1) ............................................................511
        14.3.16 IEBus Lock Address Register 2 (IELA2) ............................................................511
        14.3.17 IEBus General Flag Register (IEFLG).................................................................512
        14.3.18 IEBus Transmit/Runaway Status Register (IETSR) ............................................515
        14.3.19 IEBus Transmit/Runaway Interrupt Enable Register (IEIET) .............................518
        14.3.20 IEBus Transmit Error Flag Register (IETEF) ......................................................519
        14.3.21 IEBus Receive Status Register (IERSR)..............................................................522
        14.3.22 IEBus Receive Interrupt Enable Register (IEIER)...............................................524
        14.3.23 IEBus Receive Error Flag Register (IEREF) .......................................................524
14.4 Operation Descriptions......................................................................................................527
        14.4.1 Master Transmit Operation ..................................................................................527

                                                                              Rev. 6.00 Mar. 18, 2010 Page xxxi of lx
                                                                                                           REJ09B0054-0600
        14.4.2 Slave Receive Operation...................................................................................... 529
        14.4.3 Master Reception ................................................................................................. 533
        14.4.4 Slave Transmission .............................................................................................. 536
14.5 Interrupt Sources............................................................................................................... 540
14.6 Usage Notes ...................................................................................................................... 541
        14.6.1 Setting Module Stop Mode .................................................................................. 541
        14.6.2 TxRDY Flag and Underrun Error ........................................................................ 541
        14.6.3 RxRDY Flag and Overrun Error.......................................................................... 542
        14.6.4 Error Flag s in the IETEF..................................................................................... 542
        14.6.5 Error Flags in IEREF ........................................................................................... 543
        14.6.6 Notes on Slave Transmission............................................................................... 544
        14.6.7 Notes on DTC Specification ................................................................................ 545
        14.6.8 Error Handling in Transmission........................................................................... 545
        14.6.9 Power-Down Mode Operation ............................................................................. 546
        14.6.10 Notes on Middle-Speed Mode ............................................................................. 546
        14.6.11 Notes on Register Access..................................................................................... 546

Section 15 Serial Communication Interface (SCI) ............................................547

15.1 Features............................................................................................................................. 547
15.2 Input/Output Pins .............................................................................................................. 551
15.3 Register Descriptions ........................................................................................................ 551

        15.3.1 Receive Shift Register (RSR) .............................................................................. 552
        15.3.2 Receive Data Register (RDR) .............................................................................. 552
        15.3.3 Transmit Data Register (TDR)............................................................................. 552
        15.3.4 Transmit Shift Register (TSR) ............................................................................. 553
        15.3.5 Serial Mode Register (SMR) ............................................................................... 553
        15.3.6 Serial Control Register (SCR).............................................................................. 557
        15.3.7 Serial Status Register (SSR) ................................................................................ 563
        15.3.8 Smart Card Mode Register (SCMR) .................................................................... 570
        15.3.9 Bit Rate Register (BRR) ...................................................................................... 571
        15.3.10 Serial Expansion Mode Register (SEMR_0) ....................................................... 581
15.4 Operation in Asynchronous Mode .................................................................................... 585
        15.4.1 Data Transfer Format........................................................................................... 585
        15.4.2 Receive Data Sampling Timing and Reception Margin in Asynchronous Mode 587
        15.4.3 Clock.................................................................................................................... 588
        15.4.4 SCI Initialization (Asynchronous Mode) ............................................................. 589
        15.4.5 Serial Data Transmission (Asynchronous Mode) ................................................ 590
        15.4.6 Serial Data Reception (Asynchronous Mode)...................................................... 592
15.5 Multiprocessor Communication Function......................................................................... 596
        15.5.1 Multiprocessor Serial Data Transmission ............................................................ 597

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        15.5.2 Multiprocessor Serial Data Reception..................................................................599
15.6 Operation in Clocked Synchronous Mode ........................................................................602

        15.6.1 Clock....................................................................................................................602
        15.6.2 SCI Initialization (Clocked Synchronous Mode) .................................................602
        15.6.3 Serial Data Transmission (Clocked Synchronous Mode) ....................................603
        15.6.4 Serial Data Reception (Clocked Synchronous Mode)..........................................606
        15.6.5 Simultaneous Serial Data Transmission and Reception

                  (Clocked Synchronous Mode) .............................................................................608
15.7 Operation in Smart Card Interface ....................................................................................610

        15.7.1 Pin Connection Example......................................................................................610
        15.7.2 Data Format (Except for Block Transfer Mode) ..................................................610
        15.7.3 Block Transfer Mode ...........................................................................................612
        15.7.4 Receive Data Sampling Timing and Reception Margin.......................................612
        15.7.5 Initialization .........................................................................................................613
        15.7.6 Serial Data Transmission (Except for Block Transfer Mode)..............................614
        15.7.7 Serial Data Reception (Except for Block Transfer Mode) ...................................617
        15.7.8 Clock Output Control...........................................................................................618
15.8 SCI Select Function (H8S/2239 Group Only)...................................................................620
15.9 Interrupt Sources ...............................................................................................................622
        15.9.1 Interrupts in Normal Serial Communication Interface Mode...............................622
        15.9.2 Interrupts in Smart Card Interface Mode .............................................................624
15.10 Usage Notes ......................................................................................................................625
        15.10.1 Module Stop Mode Setting ..................................................................................625
        15.10.2 Break Detection and Processing (Asynchronous Mode Only).............................625
        15.10.3 Mark State and Break Detection (Asynchronous Mode Only) ............................625
        15.10.4 Receive Error Flags and Transmit Operations

                  (Clocked Synchronous Mode Only).....................................................................625
        15.10.5 Restrictions on Use of DMAC or DTC................................................................626
        15.10.6 Operation in Case of Mode Transition.................................................................626
        15.10.7 Switching from SCK Pin Function to Port Pin Function .....................................630
        15.10.8 Assignment and Selection of Registers................................................................631

Section 16 I2C Bus Interface (IIC) (Option) ..................................................... 633

16.1 Features .............................................................................................................................633
16.2 Input/Output Pins .............................................................................................................. 636
16.3 Register Descriptions ........................................................................................................636

        16.3.1 I2C Bus Data Register (ICDR) .............................................................................637
        16.3.2 Slave Address Register (SAR) .............................................................................639
        16.3.3 Second Slave Address Register (SARX) .............................................................639
        16.3.4 I2C Bus Mode Register (ICMR) ...........................................................................640

                                                                             Rev. 6.00 Mar. 18, 2010 Page xxxiii of lx
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        16.3.5 Serial Control Register X (SCRX)....................................................................... 643
        16.3.6 I2C Bus Control Register (ICCR) ......................................................................... 644
        16.3.7 I2C Bus Status Register (ICSR)............................................................................ 649
        16.3.8 DDC Switch Register (DDCSWR) ...................................................................... 653
16.4 Operation .......................................................................................................................... 653
        16.4.1 I2C Bus Data Format ............................................................................................ 653
        16.4.2 Initial Setting........................................................................................................ 655
        16.4.3 Master Transmit Operation .................................................................................. 655
        16.4.4 Master Receive Operation.................................................................................... 659
        16.4.5 Slave Receive Operation...................................................................................... 664
        16.4.6 Slave Transmit Operation .................................................................................... 669
        16.4.7 IRIC Setting Timing and SCL Control ................................................................ 672
        16.4.8 Operation Using the DTC .................................................................................... 673
        16.4.9 Noise Canceler ..................................................................................................... 674
        16.4.10 Initialization of Internal State .............................................................................. 674
16.5 Interrupt Source ................................................................................................................ 676
16.6 Usage Notes ...................................................................................................................... 676
        16.6.1 Module Stop Mode Setting .................................................................................. 687

Section 17 A/D Converter .................................................................................689

17.1 Features............................................................................................................................. 689
17.2 Input/Output Pins .............................................................................................................. 691
17.3 Register Descriptions ........................................................................................................ 692

        17.3.1 A/D Data Registers A to D (ADDRA to ADDRD) ............................................. 692
        17.3.2 A/D Control/Status Register (ADCSR) ............................................................... 693
        17.3.3 A/D Control Register (ADCR) ............................................................................ 695
17.4 Interface to Bus Master ..................................................................................................... 696
17.5 Operation .......................................................................................................................... 697
        17.5.1 Single Mode......................................................................................................... 697
        17.5.2 Scan Mode ........................................................................................................... 698
        17.5.3 Input Sampling and A/D Conversion Time ......................................................... 699
        17.5.4 External Trigger Input Timing............................................................................. 701
17.6 Interrupt Source ................................................................................................................ 701
17.7 A/D Conversion Accuracy Definitions ............................................................................. 702
17.8 Usage Notes ...................................................................................................................... 704
        17.8.1 Module Stop Mode Setting .................................................................................. 704
        17.8.2 Permissible Signal Source Impedance ................................................................. 704
        17.8.3 Influences on Absolute Accuracy ........................................................................ 704
        17.8.4 Range of Analog Power Supply and Other Pin Settings ...................................... 705
        17.8.5 Notes on Board Design ........................................................................................ 705

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        17.8.6 Notes on Noise Countermeasures ........................................................................705

Section 18 D/A Converter................................................................................. 707

18.1 Features .............................................................................................................................707
18.2 Input/Output Pins .............................................................................................................. 708
18.3 Register Description..........................................................................................................708

        18.3.1 D/A Data Registers 0 and 1 (DADR0 and DADR1)............................................708
        18.3.2 D/A Control Register (DACR) ............................................................................709
18.4 Operation...........................................................................................................................710
18.5 Usage Notes ......................................................................................................................711
        18.5.1 Analog Power Supply Current in Power-Down Mode.........................................711
        18.5.2 Setting for Module Stop Mode.............................................................................711

Section 19 RAM ............................................................................................... 713

Section 20 Flash Memory (F-ZTAT Version) .................................................. 715

20.1 Features .............................................................................................................................715
20.2 Mode Transitions ..............................................................................................................716
20.3 Block Configuration..........................................................................................................720
20.4 Input/Output Pins .............................................................................................................. 724
20.5 Register Descriptions ........................................................................................................724

        20.5.1 Flash Memory Control Register 1 (FLMCR1).....................................................725
        20.5.2 Flash Memory Control Register 2 (FLMCR2).....................................................726
        20.5.3 Erase Block Register 1 (EBR1)............................................................................726
        20.5.4 Erase Block Register 2 (EBR2)............................................................................728
        20.5.5 RAM Emulation Register (RAMER)...................................................................729
        20.5.6 Flash Memory Power Control Register (FLPWCR) ............................................731
        20.5.7 Serial Control Register X (SCRX) .......................................................................731
20.6 On-Board Programming Modes ........................................................................................732
        20.6.1 Boot Mode ...........................................................................................................732
        20.6.2 Programming/Erasing in User Program Mode.....................................................735
20.7 Flash Memory Emulation in RAM....................................................................................735
20.8 Flash Memory Programming/Erasing ...............................................................................737
        20.8.1 Program/Program-Verify .....................................................................................738
        20.8.2 Erase/Erase-Verify ...............................................................................................740
20.9 Program/Erase Protection..................................................................................................742
        20.9.1 Hardware Protection ............................................................................................742
        20.9.2 Software Protection..............................................................................................742
        20.9.3 Error Protection....................................................................................................742
20.10 Interrupt Handling When Programming/Erasing Flash Memory ......................................743

                                                                             Rev. 6.00 Mar. 18, 2010 Page xxxv of lx
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20.11 Programmer Mode ............................................................................................................ 743
20.12 Power-Down States for Flash Memory............................................................................. 745
20.13 Flash Memory Programming and Erasing Precautions..................................................... 745
20.14 Note on Switching from F-ZTAT Version to Masked ROM Version .............................. 751

Section 21 Masked ROM ..................................................................................753

21.1 Features............................................................................................................................. 753

Section 22 PROM..............................................................................................755

22.1 PROM Mode Setting......................................................................................................... 755
22.2 Socket Adapter and Memory Map .................................................................................... 755
22.3 Programming..................................................................................................................... 759

        22.3.1 Programming and Verification............................................................................. 759
        22.3.2 Programming Precautions.................................................................................... 763
        22.3.3 Reliability of Programmed Data .......................................................................... 764

Section 23 Clock Pulse Generator .....................................................................765

23.1 Register Descriptions ........................................................................................................ 766
        23.1.1 System Clock Control Register (SCKCR) ........................................................... 766
        23.1.2 Low-Power Control Register (LPWRCR) ........................................................... 768

23.2 System Clock Oscillator.................................................................................................... 770
        23.2.1 Connecting a Crystal Resonator........................................................................... 770
        23.2.2 External Clock Input............................................................................................ 771
        23.2.3 Notes on Switching External Clock ..................................................................... 777

23.3 Duty Adjustment Circuit................................................................................................... 779
23.4 Medium-Speed Clock Divider .......................................................................................... 779
23.5 Bus Master Clock Selection Circuit.................................................................................. 779
23.6 System Clock when Using IEBus ..................................................................................... 779
23.7 Subclock Oscillator ........................................................................................................... 780

        23.7.1 Connecting 32.768-kHz Crystal Resonator.......................................................... 780
        23.7.2 Handling Pins when Subclock Not Required....................................................... 781
23.8 Subclock Waveform Generation Circuit ........................................................................... 781
23.9 Usage Notes ...................................................................................................................... 781
        23.9.1 Note on Crystal Resonator ................................................................................... 781
        23.9.2 Note on Board Design.......................................................................................... 782

Section 24 Power-Down Modes ........................................................................783

24.1 Register Description.......................................................................................................... 787
        24.1.1 Standby Control Register (SBYCR) .................................................................... 787
        24.1.2 Module Stop Control Registers A to C (MSTPCRA to MSTPCRC)................... 789

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24.2 Medium-Speed Mode........................................................................................................790
24.3 Sleep Mode .......................................................................................................................791

        24.3.1 Transition to Sleep Mode.....................................................................................791
        24.3.2 Exiting Sleep Mode..............................................................................................792
24.4 Software Standby Mode....................................................................................................792
        24.4.1 Transition to Software Standby Mode .................................................................792
        24.4.2 Clearing Software Standby Mode ........................................................................792
        24.4.3 Oscillation Settling Time after Clearing Software Standby Mode.......................793
        24.4.4 Software Standby Mode Application Example....................................................794
24.5 Hardware Standby Mode...................................................................................................795
        24.5.1 Transition to Hardware Standby Mode ................................................................795
        24.5.2 Clearing Hardware Standby Mode.......................................................................795
        24.5.3 Hardware Standby Mode Timing.........................................................................795
24.6 Module Stop Mode............................................................................................................796
24.7 Watch Mode......................................................................................................................797
        24.7.1 Transition to Watch Mode ...................................................................................797
        24.7.2 Exiting Watch Mode ............................................................................................797
24.8 Subsleep Mode..................................................................................................................798
        24.8.1 Transition to Subsleep Mode ...............................................................................798
        24.8.2 Exiting Subsleep Mode ........................................................................................798
24.9 Subactive Mode.................................................................................................................799
        24.9.1 Transition to Subactive Mode ..............................................................................799
        24.9.2 Exiting Subactive Mode.......................................................................................799
24.10 Direct Transitions..............................................................................................................800
        24.10.1 Direct Transitions from High-Speed Mode to Subactive Mode...........................800
        24.10.2 Direct Transitions from Subactive Mode to High-Speed Mode...........................800
24.11  Clock Output Enable......................................................................................................800
24.12 Usage Notes ......................................................................................................................801
        24.12.1 I/O Port Status......................................................................................................801
        24.12.2 Current Dissipation during Oscillation Settling Wait Period ...............................801
        24.12.3 DTC and DMAC Module Stop ............................................................................801
        24.12.4 On-Chip Peripheral Module Interrupt..................................................................801
        24.12.5 Writing to MSTPCR ............................................................................................802
        24.12.6 Entering Subactive/Watch Mode and DMAC and DTC Module Stop ................802

Section 25 Power Supply Circuit...................................................................... 803

25.1 Overview...........................................................................................................................803
25.2 Power Supply Connection for H8S/2258 Group, H8S/2238B, and H8S/2236B

        (On-Chip Internal Power Supply Step-Down Circuit) ......................................................803

                                                                            Rev. 6.00 Mar. 18, 2010 Page xxxvii of lx
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25.3 Power Supply Connection for H8S/2239 Group, H8S/2238R, H8S/2236R, H8S/2237
        Group, and H8S/2227 Group (No Internal Power Supply Step-Down Circuit) ................ 804

25.4 Note on Bypass Capacitor................................................................................................. 805

Section 26 List of Registers...............................................................................807

26.1 Register Addresses (In Address Order)............................................................................. 807
26.2 Register Bits...................................................................................................................... 818
26.3 Register States in Each Operating Mode........................................................................... 830

Section 27 Electrical Characteristics .................................................................839

27.1 Power Supply Voltage and Operating Frequency Range.................................................. 839
27.2 Electrical Characteristics of H8S/2258 Group .................................................................. 844

        27.2.1 Absolute Maximum Ratings ................................................................................ 844
        27.2.2 DC Characteristics ............................................................................................... 845
        27.2.3 AC Characteristics ............................................................................................... 853
        27.2.4 A/D Conversion Characteristics........................................................................... 860
        27.2.5 D/A Conversion Characteristics........................................................................... 861
        27.2.6 Flash Memory Characteristics ............................................................................. 862
27.3 Electrical Characteristics of H8S/2239 Group .................................................................. 864
        27.3.1 Absolute Maximum Ratings ................................................................................ 864
        27.3.2 DC Characteristics ............................................................................................... 865
        27.3.3 AC Characteristics ............................................................................................... 873
        27.3.4 A/D Conversion Characteristics........................................................................... 883
        27.3.5 D/A Conversion Characteristics........................................................................... 884
        27.3.6 Flash Memory Characteristics ............................................................................. 885
27.4 Electrical Characteristics of H8S/2238B and H8S/2236B ................................................ 887
        27.4.1 Absolute Maximum Ratings ................................................................................ 887
        27.4.2 DC Characteristics ............................................................................................... 888
        27.4.3 AC Characteristics ............................................................................................... 896
        27.4.4 A/D Conversion Characteristics........................................................................... 904
        27.4.5 D/A Conversion Characteristics........................................................................... 904
        27.4.6 Flash Memory Characteristics ............................................................................. 905
27.5 Electrical Characteristics of H8S/2238R and H8S/2236R ................................................ 907
        27.5.1 Absolute Maximum Ratings ................................................................................ 907
        27.5.2 DC Characteristics ............................................................................................... 908
        27.5.3 AC Characteristics ............................................................................................... 915
        27.5.4 A/D Conversion Characteristics........................................................................... 923
        27.5.5 D/A Conversion Characteristics........................................................................... 924
        27.5.6 Flash Memory Characteristics ............................................................................. 925
27.6 Electrical Characteristics of H8S/2237 Group and H8S/2227 Group ............................... 927

Rev. 6.00 Mar. 18, 2010 Page xxxviii of lx
REJ09B0054-0600
        27.6.1 Absolute Maximum Ratings ................................................................................927
        27.6.2 DC Characteristics ...............................................................................................928
        27.6.3 AC Characteristics ...............................................................................................937
        27.6.4 A/D Conversion Characteristics...........................................................................944
        27.6.5 D/A Conversion Characteristics...........................................................................945
        27.6.6 Flash Memory Characteristics .............................................................................946
27.7 Operating Timing..............................................................................................................948
        27.7.1 Clock Timing .......................................................................................................948
        27.7.2 Control Signal Timing .........................................................................................949
        27.7.3 Bus Timing ..........................................................................................................950
        27.7.4 Timing of On-Chip Peripheral Modules ..............................................................957
27.8 Usage Note........................................................................................................................961

Appendix A I/O Port States in Each Pin State.................................................. 963

A.1 I/O Port State in Each Pin State ........................................................................................963

Appendix B Product Codes............................................................................... 968
Appendix C Package Dimensions..................................................................... 973
Index .................................................................................................................. 979

                                                                             Rev. 6.00 Mar. 18, 2010 Page xxxix of lx
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                                 Figures

Section 1 Overview
Figure 1.1 Internal Block Diagram of H8S/2258 Group ......................................................... 4
Figure 1.2 Internal Block Diagram of H8S/2239 Group ......................................................... 5
Figure 1.3 Internal Block Diagram of H8S/2238 Group ......................................................... 6
Figure 1.4 Internal Block Diagram of H8S/2237 Group ......................................................... 7
Figure 1.5 Internal Block Diagram of H8S/2227 Group ......................................................... 8
Figure 1.6 Pin Arrangement of H8S/2258 Group (TFP-100B, TFP-100BV, FP-100B,

                  FP-100BV: Top View)........................................................................................... 9
Figure 1.7 Pin Arrangement of H8S/2258 Group (FP-100A, FP-100AV: Top View) .......... 10
Figure 1.8 Pin Arrangement of H8S/2239 Group (TFP-100B, TFP-100BV, TFP-100G,

                  TFP-100GV, FP-100B, FP-100BV: Top View)................................................... 11
Figure 1.9 Pin Arrangement of H8S/2239 Group (TBP-112A, TBP-112AV: Top View,

                  Only for HD64F2239).......................................................................................... 12
Figure 1.10 Pin Arrangement of H8S/2238 Group (TFP-100B, TFP-100BV, TFP-100G,

                  TFP-100GV, FP-100B, FP-100BV: Top View)................................................... 13
Figure 1.11 Pin Arrangement of H8S/2238 Group (FP-100A, FP-100AV: Top View,

                  Only for H8S/2238B and H8S/2236B) ................................................................ 14
Figure 1.12 Pin Arrangement of H8S/2238 Group (BP-112, BP-112V, TBP-112A,

                  TBP-112AV: Top View, Only for HD64F2238R)............................................... 15
Figure 1.13 Pin Arrangement of H8S/2237 Group (TFP-100B, TFP-100BV, TFP-100G,

                  TFP-100GV, FP-100B, FP-100BV: Top View)................................................... 16
Figure 1.14 Pin Arrangement of H8S/2237 Group (FP-100A, FP-100AV: Top View) .......... 17
Figure 1.15 Pin Arrangement of H8S/2227 Group (TFP-100B, TFP-100BV, TFP-100G,

                  TFP-100GV, FP-100B, FP-100BV: Top View)................................................... 18
Figure 1.16 Pin Arrangement of H8S/2227 Group (FP-100A, FP-100AV: Top View,

                  Only for HD6432227) .......................................................................................... 19

Section 2 CPU
Figure 2.1 Exception Vector Table (Normal Mode).............................................................. 67
Figure 2.2 Stack Structure in Normal Mode.......................................................................... 67
Figure 2.3 Exception Vector Table (Advanced Mode).......................................................... 68
Figure 2.4 Stack Structure in Advanced Mode...................................................................... 69
Figure 2.5 Memory Map........................................................................................................ 70
Figure 2.6 CPU Registers ...................................................................................................... 71
Figure 2.7 Usage of General Registers .................................................................................. 72
Figure 2.8 Stack Status .......................................................................................................... 73
Figure 2.9 General Register Data Formats (1)....................................................................... 76

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Figure 2.9   General Register Data Formats (2)......................................................................... 77
Figure 2.10  Memory Data Formats ........................................................................................... 78
Figure 2.11  Instruction Formats (Examples) ............................................................................. 90
Figure 2.12  Branch Address Specification in Memory Indirect Mode...................................... 93
Figure 2.13  State Transitions..................................................................................................... 97
Figure 2.14  Flowchart for Access Methods for Registers That Include Write-Only Bits........101

Section 3 MCU Operating Modes
Figure 3.1 H8S/2258 Memory Map in Each Operating Mode ..............................................109
Figure 3.2 H8S/2256 Memory Map in Each Operating Mode ..............................................110
Figure 3.3 H8S/2239 Memory Map in Each Operating Mode ..............................................111
Figure 3.4 H8S/2238B and H8S/2238R Memory Map in Each Operating Mode .................112
Figure 3.5 H8S/2236B and H8S/2236R Memory Map in Each Operating Mode .................113
Figure 3.6 H8S/2237 and H8S/2227 Memory Map in Each Operating Mode.......................114
Figure 3.7 H8S/2235 and H8S/2225 Memory Map in Each Operating Mode.......................115
Figure 3.8 H8S/2224 Memory Map in Each Operating Mode ..............................................116
Figure 3.9 H8S/2233 and H8S/2223 Memory Map in Each Operating Mode.......................117

Section 4 Exception Handling
Figure 4.1 Reset Sequence (Mode 4).....................................................................................122
Figure 4.2 Stack Status after Exception Handling (Advanced Mode) ...................................125
Figure 4.3 Operation When SP Value Is Odd........................................................................126

Section 5 Interrupt Controller
Figure 5.1 Block Diagram of Interrupt Controller .................................................................128
Figure 5.2 Block Diagram of IRQn Interrupts .......................................................................135
Figure 5.3 Set Timing for IRQnF...........................................................................................136
Figure 5.4 Block Diagram of Interrupt Control Operation.....................................................143
Figure 5.5 Flowchart of Procedure Up to Interrupt Acceptance in Interrupt Control Mode 0. 146
Figure 5.6 Flowchart of Procedure Up to Interrupt Acceptance in Control Mode 2..............148
Figure 5.7 Interrupt Exception Handling ...............................................................................149
Figure 5.8 DTC and DMAC Interrupt Control.......................................................................152
Figure 5.9 Contention between Interrupt Generation and Disabling......................................155

Section 6 PC Break Controller (PBC)
Figure 6.1 Block Diagram of PC Break Controller ...............................................................158
Figure 6.2 Operation in Power-Down Mode Transitions ......................................................162

Section 7 Bus Controller
Figure 7.1 Block Diagram of Bus Controller ........................................................................166

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Figure 7.2   Overview of Area Divisions................................................................................. 175
Figure 7.3   CSn Signal Output Timing (n = 0 to 7) ................................................................ 178
Figure 7.4   On-5Chip Memory Access Cycle ........................................................................ 179
Figure 7.5   Pin States during On-Chip Memory Access......................................................... 179
Figure 7.6   On-Chip Peripheral Module Access Cycle .......................................................... 180
Figure 7.7   Pin States during On-Chip Peripheral Module Access......................................... 180
Figure 7.8   Access Sizes and Data Alignment Control (8-Bit Access Space) ........................ 181
Figure 7.9   Access Sizes and Data Alignment Control (16-Bit Access Space) ...................... 182
Figure 7.10  Bus Timing for 8-Bit 2-State Access Space ......................................................... 183
Figure 7.11  Bus Timing for 8-Bit 3-State Access Space ......................................................... 184
Figure 7.12  Bus Timing for 16-Bit 2-State Access Space (1) (Even Address Byte Access)... 185
Figure 7.13  Bus Timing for 16-Bit 2-State Access Space (2) (Odd Address Byte Access) .... 186
Figure 7.14  Bus Timing for 16-Bit 2-State Access Space (3) (Word Access) ........................ 187
Figure 7.15  Bus Timing for 16-Bit 3-State Access Space (1) (Even Address Byte Access)... 188
Figure 7.16  Bus Timing for 16-Bit 3-State Access Space (2) (Odd Address Byte Access) .... 189
Figure 7.17  Bus Timing for 16-Bit 3-State Access Space (3) (Word Access) ........................ 190
Figure 7.18  Example of Wait State Insertion Timing.............................................................. 191
Figure 7.19  Example of Burst ROM Access Timing (When AST0 = BRSTS1 = 1) .............. 193
Figure 7.20  Example of Burst ROM Access Timing (When AST0 = BRSTS1 = 0) .............. 193
Figure 7.21  Example of Idle Cycle Operation (1) ................................................................... 194
Figure 7.22  Example of Idle Cycle Operation (2) ................................................................... 195
Figure 7.23  Relationship between Chip Select (CS) and Read (RD) ...................................... 196
Figure 7.24  Bus-Released State Transition Timing................................................................. 198

Section 8 DMA Controller (DMAC)
Figure 8.1 Block Diagram of DMAC.................................................................................... 204
Figure 8.2 Areas for Register Re-Setting by DTC (Channel 0A).......................................... 230
Figure 8.3 Operation in Sequential Mode.............................................................................. 237
Figure 8.4 Example of Sequential Mode Setting Procedure.................................................. 238
Figure 8.5 Operation in Idle Mode ........................................................................................ 239
Figure 8.6 Example of Idle Mode Setting Procedure ............................................................ 240
Figure 8.7 Operation in Repeat mode.................................................................................... 242
Figure 8.8 Example of Repeat Mode Setting Procedure ....................................................... 243
Figure 8.9 Data Bus in Single Address Mode ....................................................................... 244
Figure 8.10 Operation in Single Address Mode (when Sequential Mode Is Specified) .......... 246
Figure 8.11 Example of Single Address Mode Setting Procedure

                  (when Sequential Mode Is Specified) .................................................................. 247
Figure 8.12 Operation in Normal Mode .................................................................................. 249
Figure 8.13 Example of Normal Mode Setting Procedure ...................................................... 250
Figure 8.14 Operation in Block Transfer Mode (BLKDIR = 0).............................................. 252

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Figure 8.15  Operation in Block Transfer Mode (BLKDIR = 1)..............................................253
Figure 8.16  Operation Flow in Block Transfer Mode .............................................................254
Figure 8.17  Example of Block Transfer Mode Setting Procedure...........................................255
Figure 8.18  Example of DMA Transfer Bus Timing...............................................................256
Figure 8.19  Example of Short Address Mode Transfer...........................................................257
Figure 8.20  Example of Full Address Mode Transfer (Cycle Steal) .......................................258
Figure 8.21  Example of Full Address Mode Transfer (Burst Mode).......................................259
Figure 8.22  Example of Full Address Mode Transfer (Block Transfer Mode) .......................260
Figure 8.23  Example of DREQ Pin Falling Edge Activated Normal Mode Transfer .............261
Figure 8.24  Example of DREQ Pin Falling Edge Activated Block Transfer Mode Transfer..262
Figure 8.25  Example of DREQ Pin Low Level Activated Normal Mode Transfer.................263
Figure 8.26  Example of DREQ Pin Low Level Activated Block Transfer Mode Transfer.....264
Figure 8.27  Example of Single Address Mode Transfer (Byte Read) .....................................265
Figure 8.28  Example of Single Address Mode (Word Read) Transfer....................................266
Figure 8.29  Example of Single Address Mode Transfer (Byte Write) ....................................267
Figure 8.30  Example of Single Address Mode Transfer (Word Write)...................................268
Figure 8.31  Example of DREQ Pin Falling Edge Activated Single Address Mode Transfer .269
Figure 8.32  Example of DREQ Pin Low Level Activated Single Address Mode Transfer.....270
Figure 8.33  Example of Multi-Channel Transfer ....................................................................272
Figure 8.34  Example of Procedure for Continuing Transfer on Channel Interrupted by NMI
             Interrupt................................................................................................................ 273
Figure 8.35  Example of Procedure for Forcibly Terminating DMAC Operation....................274
Figure 8.36  Example of Procedure for Clearing Full Address Mode ......................................274
Figure 8.37  Block Diagram of Transfer End/Transfer Break Interrupt ...................................275
Figure 8.38  DMAC Register Update Timing ..........................................................................276
Figure 8.39  Contention between DMAC Register Update and CPU Read..............................277

Section 9 Data Transfer Controller (DTC)
Figure 9.1 Block Diagram of DTC ........................................................................................282
Figure 9.2 Block Diagram of DTC Activation Source Control .............................................289
Figure 9.3 The Location of the DTC Register Information in the Address Space.................290
Figure 9.4 Correspondence between DTC Vector Address and Register Information ..........290
Figure 9.5 Flowchart of DTC Operation ...............................................................................293
Figure 9.6 Memory Mapping in Normal Mode .....................................................................294
Figure 9.7 Memory Mapping in Repeat Mode ......................................................................295
Figure 9.8 Memory Mapping in Block Transfer Mode .........................................................296
Figure 9.9 Chain Transfer Operation.....................................................................................297
Figure 9.10 DTC Operation Timing (Example in Normal Mode or Repeat Mode) ................298
Figure 9.11 DTC Operation Timing (Example of Block Transfer Mode, with Block

                  Size of 2) ..............................................................................................................299

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Figure 9.12 DTC Operation Timing (Example of Chain Transfer) ......................................... 299

Section 10 I/O Ports
Figure 10.1 Types of Open Drain Outputs .............................................................................. 318

Section 11 16-Bit Timer Pulse Unit (TPU)
Figure 11.1 Block Diagram of TPU (H8S/2258 Group, H8S/2239 Group, H8S/2238 Group,

                  and H8S/2237 Group) .......................................................................................... 362
Figure 11.2 Block Diagram of TPU (H8S/2227 Group) ......................................................... 363
Figure 11.3 Example of Counter Operation Setting Procedure ............................................... 398
Figure 11.4 Free-Running Counter Operation......................................................................... 399
Figure 11.5 Periodic Counter Operation.................................................................................. 400
Figure 11.6 Example of Setting Procedure for Waveform Output by Compare Match........... 400
Figure 11.7 Example of 0 Output/1 Output Operation ............................................................ 401
Figure 11.8 Example of Toggle Output Operation .................................................................. 401
Figure 11.9 Example of Setting Procedure for Input Capture Operation ................................ 402
Figure 11.10 Example of Input Capture Operation ................................................................... 403
Figure 11.11 Example of Synchronous Operation Setting Procedure ....................................... 404
Figure 11.12 Example of Synchronous Operation..................................................................... 405
Figure 11.13 Compare Match Buffer Operation........................................................................ 406
Figure 11.14 Input Capture Buffer Operation ........................................................................... 406
Figure 11.15 Example of Buffer Operation Setting Procedure.................................................. 407
Figure 11.16 Example of Buffer Operation (1) ......................................................................... 408
Figure 11.17 Example of Buffer Operation (2) ......................................................................... 409
Figure 11.18 Cascaded Operation Setting Procedure ................................................................ 410
Figure 11.19 Example of Cascaded Operation (1) .................................................................... 410
Figure 11.20 Example of Cascaded Operation (2) .................................................................... 411
Figure 11.21 Example of PWM Mode Setting Procedure ......................................................... 413
Figure 11.22 Example of PWM Mode Operation (1)................................................................ 414
Figure 11.23 Example of PWM Mode Operation (2)................................................................ 414
Figure 11.24 Example of PWM Mode Operation (3)................................................................ 415
Figure 11.25 Example of Phase Counting Mode Setting Procedure ......................................... 417
Figure 11.26 Example of Phase Counting Mode 1 Operation ................................................... 417
Figure 11.27 Example of Phase Counting Mode 2 Operation ................................................... 419
Figure 11.28 Example of Phase Counting Mode 3 Operation ................................................... 420
Figure 11.29 Example of Phase Counting Mode 4 Operation ................................................... 421
Figure 11.30 Phase Counting Mode Application Example ....................................................... 422
Figure 11.31 Count Timing in Internal Clock Operation .......................................................... 426
Figure 11.32 Count Timing in External Clock Operation ......................................................... 427
Figure 11.33 Output Compare Output Timing .......................................................................... 427

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Figure 11.34 Input Capture Input Signal Timing ......................................................................428
Figure 11.35 Counter Clear Timing (Compare Match) .............................................................428
Figure 11.36 Counter Clear Timing (Input Capture) .................................................................429
Figure 11.37 Buffer Operation Timing (Compare Match) ........................................................429
Figure 11.38 Buffer Operation Timing (Input Capture) ............................................................430
Figure 11.39 TGI Interrupt Timing (Compare Match) ..............................................................430
Figure 11.40 TGI Interrupt Timing (Input Capture)..................................................................431
Figure 11.41 TCIV Interrupt Setting Timing.............................................................................431
Figure 11.42 TCIU Interrupt Setting Timing.............................................................................432
Figure 11.43 Timing for Status Flag Clearing by CPU .............................................................432
Figure 11.44 Timing for Status Flag Clearing by DTC/DMAC Activation ..............................433
Figure 11.45 Phase Difference, Overlap, and Pulse Width in Phase Counting Mode ...............434
Figure 11.46 Contention between TCNT Write and Clear Operations......................................435
Figure 11.47 Contention between TCNT Write and Increment Operations ..............................435
Figure 11.48 Contention between TGR Write and Compare Match .........................................436
Figure 11.49 Contention between Buffer Register Write and Compare Match.........................437
Figure 11.50 Contention between TGR Read and Input Capture ..............................................437
Figure 11.51 Contention between TGR Write and Input Capture .............................................438
Figure 11.52 Contention between Buffer Register Write and Input Capture ............................439
Figure 11.53 Contention between Overflow and Counter Clearing ..........................................439
Figure 11.54 Contention between TCNT Write and Overflow .................................................440

Section 12 8-Bit Timers
Figure 12.1 Block Diagram of 8-Bit Timer Module................................................................442
Figure 12.2 Example of Pulse Output......................................................................................453
Figure 12.3 Count Timing for Internal Clock Input ................................................................453
Figure 12.4 Count Timing for External Clock Input ...............................................................454
Figure 12.5 Timing of CMF Setting ........................................................................................454
Figure 12.6 Timing of Timer Output.......................................................................................455
Figure 12.7 Timing of Compare-Match Clear .........................................................................455
Figure 12.8 Timing of Clearing by External Reset Input ........................................................456
Figure 12.9 Timing of OVF Setting ........................................................................................456
Figure 12.10 Contention between TCNT Write and Clear ........................................................459
Figure 12.11 Contention between TCNT Write and Increment.................................................460
Figure 12.12 Contention between TCOR Write and Compare-Match ......................................460

Section 13 Watchdog Timer (WDT)
Figure 13.1 Block Diagram of WDT_0 (1) .............................................................................466
Figure 13.1 Block Diagram of WDT_1 (2) .............................................................................467
Figure 13.2 Watchdog Timer Mode Operation .......................................................................474

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Figure 13.3  Interval Timer Mode Operation ........................................................................... 475
Figure 13.4  Timing of OVF Setting ........................................................................................ 475
Figure 13.5  Timing of WOVF Setting..................................................................................... 476
Figure 13.6  Writing to TCNT, TCSR...................................................................................... 477
Figure 13.7  Writing to RSTCSR ............................................................................................. 478
Figure 13.8  Contention between TCNT Write and Increment ................................................ 478

Section 14 IEBusTM Controller (IEB) [H8S/2258 Group]
Figure 14.1 Block Diagram of IEB ......................................................................................... 482
Figure 14.2 Transfer Signal Format ........................................................................................ 486
Figure 14.3 Bit Configuration of Slave Status (SSR) .............................................................. 494
Figure 14.4 Locked Address Configuration ............................................................................ 495
Figure 14.5 IEBus Bit Format (Conceptual Diagram)............................................................. 496
Figure 14.6 Transmission Signal Format and Registers in Data Transfer ............................... 507
Figure 14.7 Relationship between Transmission Signal Format and Registers in IEBus

                  Data Reception ..................................................................................................... 510
Figure 14.8 Master Transmit Operation Timing...................................................................... 529
Figure 14.9 Slave Reception Operation Timing ...................................................................... 532
Figure 14.10 Error Occurrence in the Broadcast Reception (DEE = 1) .................................... 533
Figure 14.11 Master Receive Operation Timing ....................................................................... 536
Figure 14.12 Slave Transmit Operation Timing........................................................................ 539
Figure 14.13 Relationships among Transfer Interrupt Sources ................................................. 540
Figure 14.14 Relationships among Receive Interrupt Sources.................................................. 540
Figure 14.15 Error Processing in Transfer ................................................................................ 545

Section 15 Serial Communication Interface (SCI)
Figure 15.1 Block Diagram of SCI.......................................................................................... 549
Figure 15.2 Block Diagram of SCI_0 of H8S/2239 Group ..................................................... 550
Figure 15.3 Example of the Internal Base Clock When the Average Transfer Rate

                  Is Selected (1)....................................................................................................... 583
Figure 15.4 Example of the Internal Base Clock When the Average Transfer Rate

                  Is Selected (2)....................................................................................................... 584
Figure 15.5 Data Format in Asynchronous Communication

                  (Example with 8-Bit Data, Parity, Two Stop Bits)............................................... 585
Figure 15.6 Receive Data Sampling Timing in Asynchronous Mode ..................................... 588
Figure 15.7 Relationship between Output Clock and Transfer Data Phase

                  (Asynchronous Mode).......................................................................................... 588
Figure 15.8 Sample SCI Initialization Flowchart .................................................................... 589
Figure 15.9 Example of Operation in Transmission in Asynchronous Mode

                  (Example with 8-Bit Data, Parity, One Stop Bit)................................................. 590

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Figure 15.10 Sample Serial Transmission Flowchart ................................................................591
Figure 15.11 Example of SCI Operation in Reception

                  (Example with 8-Bit Data, Parity, One Stop Bit) .................................................592
Figure 15.12 Sample Serial Reception Data Flowchart (1) .......................................................594
Figure 15.12 Sample Serial Reception Data Flowchart (2) .......................................................595
Figure 15.13 Example of Communication Using Multiprocessor Format

                  (Transmission of Data H'AA to Receiving Station A) .........................................597
Figure 15.14 Sample Multiprocessor Serial Transmission Flowchart.......................................598
Figure 15.15 Example of SCI Operation in Reception

                  (Example with 8-Bit Data, Multiprocessor Bit, One Stop Bit).............................599
Figure 15.16 Sample Multiprocessor Serial Reception Flowchart (1).......................................600
Figure 15.16 Sample Multiprocessor Serial Reception Flowchart (2).......................................601
Figure 15.17 Data Format in Synchronous Communication (For LSB-First) ...........................602
Figure 15.18 Sample SCI Initialization Flowchart ....................................................................603
Figure 15.19 Sample SCI Transmission Operation in Clocked Synchronous Mode .................604
Figure 15.20 Sample Serial Transmission Flowchart ................................................................605
Figure 15.21 Example of SCI Operation in Reception ..............................................................606
Figure 15.22 Sample Serial Reception Flowchart .....................................................................607
Figure 15.23 Sample Flowchart of Simultaneous Serial Transmit and Receive Operations .....609
Figure 15.24 Schematic Diagram of Smart Card Interface Pin Connections ............................610
Figure 15.25 Normal Smart Card Interface Data Format ..........................................................611
Figure 15.26 Direct Convention (SDIR = SINV = O/E = 0) .....................................................611
Figure 15.27 Inverse Convention (SDIR = SINV = O/E = 1) ...................................................611
Figure 15.28 Receive Data Sampling Timing in Smart Card Mode

                  (Using Clock of 372 Times the Transfer Rate) ....................................................613
Figure 15.29 Retransfer Operation in SCI Transmit Mode .......................................................615
Figure 15.30 TEND Flag Generation Timing in Transmission Operation ................................615
Figure 15.31 Example of Transmission Processing Flow .........................................................616
Figure 15.32 Retransfer Operation in SCI Receive Mode.........................................................617
Figure 15.33 Example of Reception Processing Flow...............................................................618
Figure 15.34 Timing for Fixing Clock Output Level ................................................................618
Figure 15.35 Clock Halt and Restart Procedure ........................................................................619
Figure 15.36 Example of Communication Using SCI Select Function .....................................620
Figure 15.37 Summary of SCI Select Function Operation ........................................................621
Figure 15.38 Example of Clocked Synchronous Transmission by DMAC or DTC..................626
Figure 15.39 Sample Flowchart for Mode Transition during Transmission..............................627
Figure 15.40 Asynchronous Transmission Using Internal Clock ..............................................628
Figure 15.41 Synchronous Transmission Using Internal Clock ................................................628
Figure 15.42 Sample Flowchart for Mode Transition during Reception ...................................629
Figure 15.43 Operation when Switching from SCK Pin Function to Port Pin Function ...........630

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Figure 15.44 Operation when Switching from SCK Pin Function to Port Pin Function
                  (Example of Preventing Low-Level Output)........................................................ 631

Section 16 I2C Bus Interface (IIC) (Option)
Figure 16.1 Block Diagram of I2C Bus Interface..................................................................... 635
Figure 16.2 I2C Bus Interface Connections (Example: This LSI as Master) ........................... 636
Figure 16.3 I2C Bus Data Formats (I2C Bus Formats) ............................................................. 654
Figure 16.4 I2C Bus Data Format (Serial Format) ................................................................... 654
Figure 16.5 I2C Bus Timing..................................................................................................... 654
Figure 16.6 Flowchart for IIC Initialization (Example) .......................................................... 655
Figure 16.7 Flowchart for Master Transmit Mode (Example) ................................................ 656
Figure 16.8 Example of Master Transmit Mode Operation Timing (MLS = WAIT = 0) ....... 658
Figure 16.9 Example of Master Transmit Mode Stop Condition Generation Timing

                  (MLS = WAIT = 0).............................................................................................. 658
Figure 16.10 Flowchart for Master Receive Mode (Receiving Multiple Bytes)

                  (WAIT = 1) (Example)......................................................................................... 660
Figure 16.11 Flowchart for Master Receive Mode (Receiving 1 Byte) (WAIT = 1)

                  (Example)............................................................................................................. 661
Figure 16.12 Example of Master Receive Mode Operation Timing

                  (MLS = ACKB = 0, WAIT = 1)........................................................................... 663
Figure 16.13 Example of Master Receive Mode Stop Condition Generation Timing

                  (MLS = ACKB = 0, WAIT = 1)........................................................................... 664
Figure 16.14 Flowchart for Slave Transmit Mode (Example)................................................... 665
Figure 16.15 Example of Slave Receive Mode Operation Timing (1) (MLS = ACKB = 0)..... 667
Figure 16.16 Example of Slave Receive Mode Operation Timing (2) (MLS = ACKB = 0)..... 668
Figure 16.17 Sample Flowchart for Slave Transmit Mode ....................................................... 669
Figure 16.18 Example of Slave Transmit Mode Operation Timing (MLS = 0) ........................ 671
Figure 16.19 IRIC Setting Timing and SCL Control ................................................................ 672
Figure 16.20 Block Diagram of Noise Canceler ....................................................................... 674
Figure 16.21 Points for Attention Concerning Reading of Master Receive Data...................... 680
Figure 16.22 Flowchart and Timing of Start Condition Instruction Issuance for

                  Retransmission ..................................................................................................... 681
Figure 16.23 Timing of Stop Condition Issuance...................................................................... 682
Figure 16.24 IRIC Flag Clearance in WAIT = 1 Status ............................................................ 682
Figure 16.25 ICDR Read and ICCR Access Timing in Slave Transmit Mode ......................... 683
Figure 16.26 TRS Bit Setting Timing in Slave Mode ............................................................... 684
Figure 16.27 Diagram of Erroneous Operation Wen Arbitration Is Lost .................................. 686
Figure 16.28 IRIC Flag Clearing Timing in Wait Operation..................................................... 687

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Section 17 A/D Converter
Figure 17.1 Block Diagram of A/D Converter ........................................................................690
Figure 17.2 Access to ADDR (When Reading H'AA40) ........................................................696
Figure 17.3 Example of A/D converter Operation (Single Mode, Channel 1 Selected)..........698
Figure 17.4 Example of A/D Converter Operation

                  (Scan Mode, Channels AN0 to AN2 Selected) ....................................................699
Figure 17.5 A/D Conversion Timing.......................................................................................700
Figure 17.6 External Trigger Input Timing .............................................................................701
Figure 17.7 A/D Conversion Accuracy Definitions ................................................................703
Figure 17.8 A/D Conversion Accuracy Definitions ................................................................703
Figure 17.9 Example of Analog Input Circuit .........................................................................704
Figure 17.10 Example of Analog Input Protection Circuit........................................................706
Figure 17.11 Analog Input Pin Equivalent Circuit ....................................................................706

Section 18 D/A Converter
Figure 18.1 Block Diagram of D/A Converter ........................................................................707
Figure 18.2 D/A Converter Operation Example......................................................................710

Section 20 Flash Memory (F-ZTAT Version)
Figure 20.1 Block Diagram of Flash Memory.........................................................................716
Figure 20.2 Flash Memory State Transitions...........................................................................717
Figure 20.3 Boot Mode (Example)..........................................................................................718
Figure 20.4 User Program Mode (Example) ...........................................................................719
Figure 20.5 Block Configuration of 384-kbyte Flash Memory ...............................................721
Figure 20.6 Block Configuration of 256-kbyte Flash Memory ...............................................722
Figure 20.7 Block Configuration of 128-kbyte Flash Memory ...............................................723
Figure 20.8 Programming/Erasing Flowchart Example in User Program Mode.....................735
Figure 20.9 Flowchart for Flash Memory Emulation in RAM ................................................736
Figure 20.10 Example of RAM Overlap Operation...................................................................737
Figure 20.11 Program/Program-Verify Flowchart ....................................................................739
Figure 20.12 Erase/Erase-Verify Flowchart ..............................................................................741
Figure 20.13 Socket Adapter Pin Correspondence Diagram .....................................................744
Figure 20.14 Power-On/Off Timing (Boot Mode) ....................................................................748
Figure 20.15 Power-On/Off Timing (User Program Mode)......................................................749
Figure 20.16 Mode Transition Timing

                  (Example: Boot Mode  User Mode  User Program Mode)...........................750

Section 21 Masked ROM
Figure 21.1 Block Diagram of On-Chip Masked ROM (384 kbytes).....................................754

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Section 22 PROM
Figure 22.1 HD6472237 Socket Adapter Pin Correspondence Diagram

                  (FP-100B, TFP-100B, TFP-100G)....................................................................... 756
Figure 22.2 HD6472237 Socket Adapter Pin Correspondence Diagram (FP-100A) .............. 757
Figure 22.3 Memory Map in PROM Mode ............................................................................. 758
Figure 22.4 High-Speed Programming Flowchart................................................................... 760
Figure 22.5 PROM Programming/Verification Timing .......................................................... 763
Figure 22.6 Recommended Screening Procedure.................................................................... 764

Section 23 Clock Pulse Generator
Figure 23.1 Block Diagram of Clock Pulse Generator............................................................ 765
Figure 23.2 Connection of Crystal Resonator (Example)........................................................ 770
Figure 23.3 Crystal Resonator Equivalent Circuit................................................................... 771
Figure 23.4 External Clock Input (Examples) ......................................................................... 772
Figure 23.5 External Clock Input Timing................................................................................ 777
Figure 23.6 External Clock Switching Circuit (Example)....................................................... 778
Figure 23.7 External Clock Switching Timing (Example) ...................................................... 778
Figure 23.8 Connection Example of 32.768-kHz Quartz Oscillator........................................ 780
Figure 23.9 Equivalence Circuit for 32.768-kHz Oscillator.................................................... 780
Figure 23.10 Pin Handling when Subclock Not Required......................................................... 781
Figure 23.11 Note on Board Design of Oscillator Circuit ......................................................... 782

Section 24 Power-Down Modes
Figure 24.1 Mode Transition Diagram .................................................................................... 785
Figure 24.2 Medium-Speed Mode Transition and Clearance Timing ..................................... 791
Figure 24.3 Software Standby Mode Application Example .................................................... 794
Figure 24.4 Hardware Standby Mode Timing......................................................................... 796

Section 25 Power Supply Circuit
Figure 25.1 Power Supply Connection for H8S/2258 Group, H8S/2238B, and H8S/2236B

                  (On-Chip Internal Power Supply Step-Down Circuit) ......................................... 804
Figure 25.2 Power Supply Connection for H8S/2239 Group, H8S/2238R, H8S/2236R,

                  H8S/2237 Group, and H8S/2227 Group (No Internal Power Supply Step-Down
                  Circuit) ................................................................................................................. 804

Section 27 Electrical Characteristics
Figure 27.1 Power Supply Voltage and Operating Ranges (H8S/2258 Group) ...................... 839
Figure 27.2 Power Supply Voltage and Operating Ranges (H8S/2239 Group) ...................... 840
Figure 27.3 Power Supply Voltage and Operating Ranges (H8S/2238B and H8S/2236B) .... 841
Figure 27.4 Power Supply Voltage and Operating Ranges (H8S/2238R and H8S/2236R) .... 842

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Figure 27.5 Power Supply Voltage and Operating Ranges
                  (H8S/2237 Group and H8S/2227 Group).............................................................843

Figure 27.6 Output Load Circuit .............................................................................................853
Figure 27.7 I2C Bus Interface Input/Output Timing (Optional)...............................................859
Figure 27.8 Output Load Circuit .............................................................................................873
Figure 27.9 Output Load Circuit .............................................................................................896
Figure 27.10 System Clock Timing...........................................................................................948
Figure 27.11 Oscillation Stabilization Timing ..........................................................................948
Figure 27.12 Reset Input Timing...............................................................................................949
Figure 27.13 Interrupt Input Timing..........................................................................................949
Figure 27.14 Basic Bus Timing (Two-State Access) ................................................................950
Figure 27.15 Basic Bus Timing (Three-State Access)...............................................................951
Figure 27.16 Basic Bus Timing (Three-State Access with One Wait State) .............................952
Figure 27.17 Burst ROM Access Timing (Two-State Access)..................................................953
Figure 27.18 Burst ROM Access Timing (One-State Access) ..................................................954
Figure 27.19 External Bus Release Timing ...............................................................................954
Figure 27.20 DMAC Single Address Transfer Timing (Two-State Access) .............................955
Figure 27.21 DMAC Single Address Transfer Timing (Three-State Access) ...........................956
Figure 27.22 DMAC TEND Output Timing .............................................................................957
Figure 27.23 DMAC DREQ Input Timing................................................................................957
Figure 27.24 I/O Port Input/Output Timing ..............................................................................957
Figure 27.25 TPU Input/Output Timing....................................................................................958
Figure 27.26 TPU Clock Input Timing......................................................................................958
Figure 27.27 8-Bit Timer Output Timing ..................................................................................958
Figure 27.28 8-Bit Timer Clock Input Timing ..........................................................................959
Figure 27.29 8-Bit Timer Reset Input Timing...........................................................................959
Figure 27.30 WDT_1 Output Timing........................................................................................959
Figure 27.31 SCK Clock Input Timing .....................................................................................959
Figure 27.32 SCI Input/Output Timing (Clocked Synchronous Mode) ....................................960
Figure 27.33 A/D Converter External Trigger Input Timing ....................................................960
Figure 27.34 I2C Bus Interface Input/Output Timing (Optional)...............................................960

Appendix C Package Dimensions
Figure C.1 TFP-100B Package Dimensions...........................................................................973
Figure C.2 TFP-100G Package Dimensions ..........................................................................974
Figure C.3 FP-100A Package Dimensions.............................................................................975
Figure C.4 FP-100B Package Dimensions .............................................................................976
Figure C.5 BP-112 Package Dimensions ...............................................................................977
Figure C.6 TBP-112A, TBP-112AV Package Dimensions....................................................978

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                                 Tables

Section 1 Overview
Table 1.1 Pin Arrangements in Each Mode of H8S/2258 Group ........................................... 20
Table 1.2 Pin Arrangements in Each Mode of H8S/2239 Group ........................................... 24
Table 1.3 Pin Arrangements in Each Mode of H8S/2238 Group ........................................... 29
Table 1.4 Pin Arrangements in Each Mode of H8S/2237 Group ........................................... 34
Table 1.5 Pin Arrangements in Each Mode of H8S/2227 Group ........................................... 39
Table 1.6 Pin Functions of H8S/2258 Group ......................................................................... 44
Table 1.7 Pin Functions of H8S/2239 Group and H8S/2238 Group ...................................... 50
Table 1.8 Pin Functions of H8S/2237 Group and H8S/2227 Group ...................................... 57

Section 2 CPU
Table 2.1 Instruction Classification........................................................................................ 79
Table 2.2 Operation Notation................................................................................................. 80
Table 2.3 Data Transfer Instructions ...................................................................................... 81
Table 2.4 Arithmetic Operations Instructions ........................................................................ 82
Table 2.5 Logic Operations Instructions ................................................................................ 84
Table 2.6 Shift Instructions .................................................................................................... 84
Table 2.7 Bit Manipulation Instructions................................................................................. 85
Table 2.8 Branch Instructions ................................................................................................ 87
Table 2.9 System Control Instructions ................................................................................... 88
Table 2.10 Block Data Transfer Instructions ........................................................................... 89
Table 2.11 Addressing Modes.................................................................................................. 90
Table 2.12 Absolute Address Access Ranges .......................................................................... 92
Table 2.13 Effective Address Calculation................................................................................ 94

Section 3 MCU Operating Modes
Table 3.1 MCU Operating Mode Selection............................................................................ 103
Table 3.2 Pin Functions in Each Operating Mode.................................................................. 108

Section 4 Exception Handling
Table 4.1 Exception Types and Priority ................................................................................. 119
Table 4.2 Exception Handling Vector Table .......................................................................... 120
Table 4.3 Reset Types ............................................................................................................ 121
Table 4.4 Status of CCR and EXR after Trace Exception Handling...................................... 124
Table 4.5 Status of CCR and EXR after Trap Instruction Exception Handling ..................... 125

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Section 5 Interrupt Controller
Table 5.1 Pin Configuration ...................................................................................................129
Table 5.2 Interrupt Sources, Vector Addresses, and Interrupt Priorities ................................137
Table 5.3 Interrupt Control Modes.........................................................................................142
Table 5.4 Interrupts Selected in Each Interrupt Control Mode (1) .........................................143
Table 5.5 Interrupts Selected in Each Interrupt Control Mode (2) .........................................144
Table 5.6 Operations and Control Signal Functions in Each Interrupt Control Mode ...........144
Table 5.7 Interrupt Response Times.......................................................................................150
Table 5.8 Number of States in Interrupt Handling Routine Execution Status........................151
Table 5.9 Interrupt Source Selection and Clear Control.........................................................153

Section 7 Bus Controller
Table 7.1 Pin Configuration ...................................................................................................167
Table 7.2 Bus Specifications for Each Area (Basic Bus Interface) ........................................177
Table 7.3 Data Buses Used and Valid Strobes .......................................................................182
Table 7.4 Pin States in Idle Cycle ..........................................................................................196
Table 7.5 Pin States in Bus Released State ............................................................................197

Section 8 DMA Controller (DMAC)
Table 8.1 Pin Configuration ...................................................................................................205
Table 8.2 Short Address Mode and Full Address Mode (Channel 0).....................................206
Table 8.3 DMAC Activation Sources.....................................................................................232
Table 8.4 DMAC Transfer Modes..........................................................................................234
Table 8.5 Register Functions in Sequential Mode..................................................................236
Table 8.6 Register Functions in Idle Mode ............................................................................239
Table 8.7 Register Functions in Repeat Mode........................................................................241
Table 8.8 Register Functions in Single Address Mode ..........................................................245
Table 8.9 Register Functions in Normal Mode ......................................................................248
Table 8.10 Register Functions in Block Transfer Mode...........................................................251
Table 8.11 DMAC Channel Priority Order ..............................................................................271
Table 8.12 Interrupt Sources and Priority Order ......................................................................275

Section 9 Data Transfer Controller (DTC)
Table 9.1 Activation Source and DTCER Clearance .............................................................288
Table 9.2 Interrupt Sources, DTC Vector Addresses, and Corresponding DTCEs ................291
Table 9.3 Register Information in Normal Mode ...................................................................294
Table 9.4 Register Information in Repeat Mode ....................................................................295
Table 9.5 Register Information in Block Transfer Mode .......................................................296
Table 9.6 DTC Execution Status ............................................................................................300

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Table 9.7 Number of States Required for Each Execution Status .......................................... 300

Section 10 I/O Ports
Table 10.1 Port Functions ........................................................................................................ 306
Table 10.2 Input Pull-Up MOS States in Port A ...................................................................... 332
Table 10.3 Input Pull-Up MOS States in Port B ...................................................................... 339
Table 10.4 Input Pull-Up MOS States in Port C ...................................................................... 342
Table 10.5 Input Pull-Up MOS States in Port D ...................................................................... 346
Table 10.6 Input Pull-Up MOS States in Port E ...................................................................... 349
Table 10.7 Examples of Ways to Handle Unused Input Pins................................................... 358

Section 11 16-Bit Timer Pulse Unit (TPU)
Table 11.1 TPU Functions ....................................................................................................... 360
Table 11.2 Pin Configuration ................................................................................................... 364
Table 11.3 CCLR2 to CCLR0 (Channels 0 and 3)................................................................... 368
Table 11.4 CCLR2 to CCLR0 (Channels 1, 2, 4, and 5).......................................................... 368
Table 11.5 TPSC2 to TPSC0 (Channel 0)................................................................................ 369
Table 11.6 TPSC2 to TPSC0 (Channel 1)................................................................................ 369
Table 11.7 TPSC2 to TPSC0 (Channel 2)................................................................................ 370
Table 11.8 TPSC2 to TPSC0 (Channel 3)................................................................................ 370
Table 11.9 TPSC2 to TPSC0 (Channel 4)................................................................................ 371
Table 11.10 TPSC2 to TPSC0 (Channel 5)................................................................................ 371
Table 11.11 MD3 to MD0.......................................................................................................... 373
Table 11.12 TIORH_0................................................................................................................ 375
Table 11.13 TIORL_0 ................................................................................................................ 376
Table 11.14 TIOR_1 .................................................................................................................. 377
Table 11.15 TIOR_2 .................................................................................................................. 378
Table 11.16 TIORH_3................................................................................................................ 379
Table 11.17 TIORL_3 ................................................................................................................ 380
Table 11.18 TIOR_4 .................................................................................................................. 381
Table 11.19 TIOR_5 .................................................................................................................. 382
Table 11.20 TIORH_0................................................................................................................ 383
Table 11.21 TIORL_0 ................................................................................................................ 384
Table 11.22 TIOR_1 .................................................................................................................. 385
Table 11.23 TIOR_2 .................................................................................................................. 386
Table 11.24 TIORH_3................................................................................................................ 387
Table 11.25 TIORL_3 ................................................................................................................ 388
Table 11.26 TIOR_4 .................................................................................................................. 389
Table 11.27 TIOR_5 .................................................................................................................. 390
Table 11.28 Register Combinations in Buffer Operation........................................................... 405

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Table 11.29 Cascaded Combinations .........................................................................................409
Table 11.30 PWM Output Registers and Output Pins................................................................412
Table 11.31 Clock Input Pins in Phase Counting Mode.............................................................416
Table 11.32 Up/Down-Count Conditions in Phase Counting Mode 1 .......................................418
Table 11.33 Up/Down-Count Conditions in Phase Counting Mode 2 .......................................419
Table 11.34 Up/Down-Count Conditions in Phase Counting Mode 3 .......................................420
Table 11.35 Up/Down-Count Conditions in Phase Counting Mode 4 .......................................421
Table 11.36 TPU Interrupts........................................................................................................424

Section 12 8-Bit Timers
Table 12.1 Pin Configuration ...................................................................................................443
Table 12.2 8-Bit Timer Interrupt Sources ................................................................................458
Table 12.3 Timer Output Priorities ..........................................................................................461
Table 12.4 Switching of Internal Clock and TCNT Operation.................................................462

Section 13 Watchdog Timer (WDT)
Table 13.1 Pin Configuration ...................................................................................................467
Table 13.2 WDT Interrupt Source............................................................................................476

Section 14 IEBusTM Controller (IEB) [H8S/2258 Group]
Table 14.1 Mode Types............................................................................................................483
Table 14.2 Transfer speed and Maximum Number of Transfer Bytes in Each

                Communications Mode ..........................................................................................484
Table 14.3 Contents of Message Length Bits...........................................................................489
Table 14.4 Control Bit Contents...............................................................................................493
Table 14.5 Control Field for Locked Slave Unit ......................................................................494
Table 14.6 Pin Configuration ...................................................................................................497

Section 15 Serial Communication Interface (SCI)
Table 15.1 Pin Configuration ...................................................................................................551
Table 15.2 The Relationships between the N Setting in BRR and Bit Rate B .........................571
Table 15.3 BRR Settings for Various Bit Rates (Asynchronous Mode) ..................................572
Table 15.4 Maximum Bit Rate for Each Frequency (Asynchronous Mode) ............................576
Table 15.5 Maximum Bit Rate with External Clock Input (Asynchronous Mode) ..................577
Table 15.6 BRR Settings for Various Bit Rates (Clocked Synchronous Mode) ......................578
Table 15.7 Maximum Bit Rate with External Clock Input (Clocked Synchronous Mode)......579
Table 15.8 Examples of Bit Rate for Various BRR Settings (Smart Card Interface Mode)

                (When n = 0 and S = 372) ......................................................................................580
Table 15.9 Maximum Bit Rate at Various Frequencies (Smart Card Interface Mode)

                (When S = 372) ......................................................................................................580

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Table 15.10 Serial Transfer Formats (Asynchronous Mode) ..................................................... 586
Table 15.11 SSR Status Flags and Receive Data Handling........................................................ 593
Table 15.12 Interrupt Sources of Serial Communication Interface Mode.................................. 623
Table 15.13 Interrupt Sources in Smart Card Interface Mode.................................................... 624

Section 16 I2C Bus Interface (IIC) (Option)
Table 16.1 Pin Configuration ................................................................................................... 636
Table 16.2 Transfer Format...................................................................................................... 640
Table 16.3 I2C Transfer Rate .................................................................................................... 642
Table 16.4 Flags and Transfer States ....................................................................................... 648
Table 16.5 Flags and Transfer States ....................................................................................... 673
Table 16.6 IIC Interrupt Source ............................................................................................... 676
Table 16.7 I2C Bus Timing (SCL and SDA Output) ................................................................ 677
Table 16.8 Permissible SCL Rise Time (tsr) Values ................................................................. 678
Table 16.9 I2C Bus Timing (with Maximum Influence of tSr/tSf) .............................................. 679

Section 17 A/D Converter
Table 17.1 Pin Configuration ................................................................................................... 691
Table 17.2 Analog Input Channels and Corresponding ADDR Registers................................ 692
Table 17.3 A/D Conversion Time (Single Mode) .................................................................... 700
Table 17.4 A/D Conversion Time (Scan Mode)....................................................................... 700
Table 17.5 A/D Converter Interrupt Source ............................................................................. 701
Table 17.6 Analog Pin Specifications ...................................................................................... 706

Section 18 D/A Converter
Table 18.1 Pin Configuration ................................................................................................... 708
Table 18.2 D/A Conversion Control ........................................................................................ 709

Section 20 Flash Memory (F-ZTAT Version)
Table 20.1 Differences between Boot Mode and User Program Mode.................................... 717
Table 20.2 Pin Configuration ................................................................................................... 724
Table 20.3 Setting On-Board Programming Modes................................................................. 732
Table 20.4 Boot Mode Operation............................................................................................. 734
Table 20.5 System Clock Frequencies for Which Automatic Adjustment of LSI Bit Rate

                Is Possible............................................................................................................... 734
Table 20.6 Flash Memory Operating States ............................................................................. 745
Table 20.7 Registers Present in F-ZTAT Version but Absent in Masked ROM Version ........ 751

Section 22 PROM
Table 22.1 Selecting PROM Mode .......................................................................................... 755

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Table 22.2  Socket Adapters......................................................................................................758
Table 22.3  Mode Selection in PROM Mode ............................................................................759
Table 22.4  DC Characteristics in PROM Mode .......................................................................761
Table 22.5  AC Characteristics in PROM Mode .......................................................................762

Section 23 Clock Pulse Generator
Table 23.1 Damping Resistance Value.....................................................................................771
Table 23.2 Crystal Resonator Characteristics...........................................................................771
Table 23.3 External Clock Input Conditions (1) (H8S/2258 Group)........................................772
Table 23.3 External Clock Input Conditions (2) (H8S/2238B, H8S/2236B) ...........................773
Table 23.3 External Clock Input Conditions (3) (H8S/2238R, H8S/2236R) ...........................773
Table 23.3 External Clock Input Conditions (4) (H8S/2237 Group, H8S/2227 Group) ..........774
Table 23.3 External Clock Input Conditions (5) (H8S/2239 Group)........................................774
Table 23.4 External Clock Input Conditions (Duty Adjustment Circuit Unused) (1)

                (H8S/2258 Group)..................................................................................................775
Table 23.4 External Clock Input Conditions (Duty Adjustment Circuit Unused) (2)

                (H8S/2238B, H8S/2236B)......................................................................................775
Table 23.4 External Clock Input Conditions (Duty Adjustment Circuit Unused) (3)

                (H8S/2238R, H8S/2236R)......................................................................................776
Table 23.4 External Clock Input Conditions (Duty Adjustment Circuit Unused) (4)

                (H8S/2237 Group, H8S/2227 Group).....................................................................776
Table 23.4 External Clock Input Conditions (Duty Adjustment Circuit Unused) (5)

                (H8S/2239 Group)..................................................................................................777

Section 24 Power-Down Modes
Table 24.1 LSI Internal States in Each Mode...........................................................................784
Table 24.2 Low Power Dissipation Mode Transition Conditions ............................................786
Table 24.3 Oscillation Settling Time Settings..........................................................................793
Table 24.4  Pin States in Respective Processes ......................................................................800

Section 27 Electrical Characteristics
Table 27.1 Absolute Maximum Ratings...................................................................................844
Table 27.2 DC Characteristics (1) ............................................................................................845
Table 27.2 DC Characteristics (2) ............................................................................................847
Table 27.2 DC Characteristics (3) ............................................................................................849
Table 27.3 Permissible Output Current ....................................................................................851
Table 27.4 Bus Driving Characteristics....................................................................................852
Table 27.5 Clock Timing..........................................................................................................854
Table 27.6 Control Signal Timing............................................................................................855
Table 27.7 Bus Timing.............................................................................................................856

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                                       REJ09B0054-0600
Table 27.8 Timing of On-Chip Peripheral Modules................................................................. 857
Table 27.9 I2C Bus Timing....................................................................................................... 858
Table 27.10 A/D Conversion Characteristics ............................................................................. 860
Table 27.11 D/A Conversion Characteristics ............................................................................. 861
Table 27.12 Flash Memory Characteristics................................................................................ 862
Table 27.13 Absolute Maximum Ratings................................................................................... 864
Table 27.14 DC Characteristics (1) ............................................................................................ 865
Table 27.14 DC Characteristics (2) ............................................................................................ 867
Table 27.14 DC Characteristics (3) ............................................................................................ 869
Table 27.15 Permissible Output Currents .................................................................................. 871
Table 27.16 Bus Driving Characteristics.................................................................................... 872
Table 27.17 Clock Timing ......................................................................................................... 874
Table 27.18 Control Signal Timing............................................................................................ 876
Table 27.19 Bus Timing............................................................................................................. 877
Table 27.20 DMAC Timing ....................................................................................................... 879
Table 27.21 Timing of On-Chip Peripheral Modules................................................................. 880
Table 27.22 I2C Bus Timing....................................................................................................... 882
Table 27.23 A/D Conversion Characteristics ............................................................................. 883
Table 27.24 D/A Conversion Characteristics ............................................................................. 884
Table 27.25 Flash Memory Characteristics................................................................................ 885
Table 27.26 Absolute Maximum Ratings................................................................................... 887
Table 27.27 DC Characteristics (1) ............................................................................................ 888
Table 27.27 DC Characteristics (2) ............................................................................................ 890
Table 27.27 DC Characteristics (3) ............................................................................................ 892
Table 27.28 Permissible Output Currents .................................................................................. 894
Table 27.29 Bus Drive Characteristics....................................................................................... 895
Table 27.30 Clock Timing ......................................................................................................... 897
Table 27.31 Control Signal Timing............................................................................................ 898
Table 27.32 Bus Timing............................................................................................................. 899
Table 27.33 Timing of On-Chip Peripheral Modules................................................................. 901
Table 27.34 I2C Bus Timing....................................................................................................... 903
Table 27.35 A/D Conversion Characteristics (F-ZTAT and Masked ROM Versions) .............. 904
Table 27.36 D/A Conversion Characteristics (F-ZTAT and Masked ROM Versions) .............. 904
Table 27.37 Flash Memory Characteristics................................................................................ 905
Table 27.38 Absolute Maximum Ratings................................................................................... 907
Table 27.39 DC Characteristics (1) ............................................................................................ 908
Table 27.39 DC Characteristics (2) ............................................................................................ 910
Table 27.39 DC Characteristics (3) ............................................................................................ 912
Table 27.40 Permissible Output Currents .................................................................................. 914
Table 27.41 Bus Driving Characteristics.................................................................................... 915

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Table 27.42 Clock Timing..........................................................................................................916
Table 27.43 Control Signal Timing............................................................................................917
Table 27.44 Bus Timing.............................................................................................................918
Table 27.45 Timing of On-Chip Peripheral Modules.................................................................920
Table 27.46 I2C Bus Timing .......................................................................................................922
Table 27.47 A/D Conversion Characteristics .............................................................................923
Table 27.48 D/A Conversion Characteristics .............................................................................924
Table 27.49 Flash Memory Characteristics................................................................................925
Table 27.50 Absolute Maximum Ratings...................................................................................927
Table 27.51 DC Characteristics (1) ............................................................................................928
Table 27.51 DC Characteristics (2) ............................................................................................930
Table 27.51 DC Characteristics (3) ............................................................................................932
Table 27.51 DC Characteristics (4) ............................................................................................934
Table 27.52 Permissible Output Currents...................................................................................936
Table 27.53 Clock Timing..........................................................................................................937
Table 27.54 Control Signal Timing............................................................................................939
Table 27.55 Bus Timing.............................................................................................................940
Table 27.56 Timing of On-Chip Peripheral Modules.................................................................942
Table 27.57 A/D Conversion Characteristics .............................................................................944
Table 27.58 D/A Conversion Characteristics .............................................................................945
Table 27.59 Flash Memory Characteristics................................................................................946

Appendix B Product Codes
Table B.1 Product Codes of H8S/2258 Group........................................................................968
Table B.2 Product Codes of H8S/2239 Group........................................................................969
Table B.3 Product Codes of H8S/2238 Group........................................................................970
Table B.4 Product Codes of H8S/2237 Group and H8S/2227 Group .....................................972

                                                                                 Rev. 6.00 Mar. 18, 2010 Page lix of lx
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                    Section 1 Overview

Section 1 Overview

1.1 Features

High-speed H8S/2000 central processing unit with an internal 16-bit architecture
     Upward-compatible with H8/300 and H8/300H CPUs on an object level
     Sixteen 16-bit general registers
     65 basic instructions

Various peripheral functions
     PC break controller
     DMA controller (DMAC)
        Supported only by the H8S/2239 Group.
     Data transfer controller (DTC)
     16-bit timer-pulse unit (TPU)
        H8S/2258 Group, H8S/2239 Group, H8S/2238 Group, and H8S/2237 Group: Six channels
        H8S/2227 Group: Three channels
     8-bit timer (TMR)
        H8S/2258 Group, H8S/2239 Group, H8S/2238 Group: Four channels
        H8S/2237 Group, H8S/2227 Group: Two channels
     Watchdog timer (WDT)
     Serial communication interface (SCI)
        H8S/2258 Group, H8S/2239 Group, H8S/2238 Group, and H8S/2237 Group: Four
        channels (SCI_0 to SCI_3)
        H8S/2227 Group: Three channels (SCI_0, SCI_1, and SCI_3)
     I2C bus interface (IIC)
        Optional function for the H8S/2258 Group, H8S/2239 Group, and H8S/2238 Group
     10-bit A/D converter
     8-bit D/A converter
        Not available in the H8S/2227 Group.
     IEBus controller (IEB)
        H8S/2258 Group: One channel

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                            REJ09B0054-0600
Section 1 Overview

On-chip memory

ROM           Model                    ROM         RAM        Remarks
                                       256 kbytes  16 kbytes
Flash memory  HD64F2258                384 kbytes  32 kbytes
version       HD64F2239                256 kbytes  16 kbytes
                                       256 kbytes  16 kbytes
              HD64F2238B               128 kbytes  16 kbytes
                                       128 kbytes  16 kbytes
              HD64F2238R               256 kbytes  16 kbytes
                                       256 kbytes  16 kbytes
              HD64F2227                128 kbytes  8 kbytes
                                       128 kbytes  8 kbytes
PROM version HD6472237                 384 kbytes  32 kbytes
                                       384 kbytes  32 kbytes
Masked ROM    HD6432258                256 kbytes  16 kbytes
version       HD6432258W               256 kbytes  16 kbytes
                                       256 kbytes  16 kbytes
              HD6432256                256 kbytes  16 kbytes
                                       128 kbytes  8 kbytes
              HD6432256W               128 kbytes  8 kbytes
                                       128 kbytes  8 kbytes
              HD6432239                128 kbytes  8 kbytes
                                       128 kbytes  16 kbytes
              HD6432239W               128 kbytes  4 kbytes
                                       64 kbytes   4 kbytes
              HD6432238B               128 kbytes  16 kbytes
                                       128 kbytes  4 kbytes
              HD6432238BW              96 kbytes   4 kbytes
                                       64 kbytes   4 kbytes
              HD6432238R

              HD6432238RW

              HD6432236B

              HD6432236BW

              HD6432236R

              HD6432236RW

              HD6432237

              HD6432235

              HD6432233

              HD6432227

              HD6432225

              HD6432224

              HD6432223

General I/O ports
     I/O pins: 72
     Input-only pins: 10

Supports various power-down states

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                                                      Section 1 Overview

Compact package

Package            (Code)*6           Body Size       Pin Pitch

TQFP-100           TFP-100B,          14.0 14.0 mm  0.5 mm
                   TFP-100BV
TQFP-100*1                            12.0 12.0 mm  0.4 mm
                   TFP-100G,
QFP-100*2          TFP-100GV          14.0 20.0 mm  0.65 mm
QFP-100*3                             14.0 14.0 mm  0.5 mm
LFBGA-112*4        FP-100A, FP-100AV  10.0 10.0 mm  0.8 mm
TFBGA-112*5                           10.0 10.0 mm  0.8 mm
                   FP-100B, FP-100BV

                   BP-112, BP-112V

                   TBP-112A,
                   TBP-112AV

Notes: 1. Not supported by the H8S/2258 Group.
          2. Supported only by the H8S/2258 Group, H8S/2238B, H8S/2236B, H8S/2237 Group,
               and HD6432227.
          3. Not supported by the HD64F2227.
          4. Supported only by the HD64F2238R.
          5. Supported only by theHD64F2238R and HD64F2239.
          6. Package code ending in the letter V designate Pb-free Product.

                                      Rev. 6.00 Mar. 18, 2010 Page 3 of 982
                                                                  REJ09B0054-0600
Section 1 Overview

1.2 Internal Block Diagram

Figures 1.1 to 1.5 show the internal block diagrams.

                         CVCC
                            VCC
                                VSS
                                    VSS
                                                                                        PD7 / D15
                                                                                            PD6 / D14
                                                                                                PD5 / D13
                                                                                                    PD4 / D12
                                                                                                        PD3 / D11
                                                                                                            PD2 / D10
                                                                                                                PD1 / D9
                                                                                                                    PD0 / D8
                                                                                                                        PE7 / D7
                                                                                                                            PE6 / D6
                                                                                                                                PE5 / D5
                                                                                                                                    PE4 / D4
                                                                                                                                        PE3 / D3
                                                                                                                                            PE2 / D2
                                                                                                                                                PE1 / D1
                                                                                                                                                    PE0 / D0

                                                               Port D                                 Port E

                  MD2                                                                                                                                         Port A  PA3 / A19/SCK2
                  MD1                                                                                                                                                 PA2 / A18/RxD2
                  MD0            System clock          H8S/2000 CPU        Internal data bus                                                                          PA1 / A17/TxD2
                  EXTAL             pulse                                       Internal address bus                                                                  PA0 / A16
                  XTAL
                  OSC1                  generator                                                                                                                     PB7 / A15/TIOCB5
                  OSC2                                                                                                                                                PB6 / A14/TIOCA5
                  STBY           Subclock                                                             Bus controller                                          Port B  PB5 / A13/TIOCB4
                  RES               pulse                                                                                                                             PB4 / A12/TIOCA4
                  NMI                                                                                                                                                 PB3 / A11/TIOCD3
                  FWE                   generator                                                                                                                     PB2 / A10/TIOCC3
                                                                                                                                                                      PB1 / A9/TIOCB3
PF7 /                                      Interrupt                 DTC                                              Peripheral data bus                             PB0 / A8/TIOCA3
PF6 / AS                                   controller                                                                       Peripheral address bus
PF5 / RD                                  PC break                   WDT0    WDT1                                                                             Port C  PC7 / A7
PF4 / HWR                                  controller                      (subclock)                                                                                 PC6 / A6
PF3 / LWR/ ADTRG/ IRQ3                   (2 channels)                                                                                                                 PC5 / A5
PF2 / WAIT                                                     8-bit timer (4 channels)                                                                               PC4 / A4
PF1 / BACK/BUZZ                              ROM                                                                                                                      PC3 / A3
PF0 / BREQ/ IRQ2         Port F                                        SCI (4 channels)                                                                               PC2 / A2
                                              RAM                                                                                                                     PC1 / A1
PG4 / CS0                                                      IIC bus interface (option)                                                                     Port 3  PC0 / A0
PG3 / CS1                        TPU (6 channels)
PG2 / CS2                         IEB (1 channel)              D/A converter (2 channels)                                                                             P36
PG1 / CS3/ IRQ7                                                                                                                                                       P35 / SCK1/SCL0/IRQ5
PG0 / IRQ6               Port G                                A/D converter (8 channels)                                                                     Port 9  P34 / RxD1/SDA0
                                                                                                                                                                      P33 / TxD1/SCL1
                                                                                                                                                                      P32 / SCK0/SDA1/IRQ4
                                                                                                                                                                      P31 / RxD0
                                                                                                                                                                      P30 / TxD0

                                                                                                                                                                      P97 / DA1
                                                                                                                                                                      P96 /DA0

                                 Port 1                Port 7                                         Port 4

                                 P10 / TIOCA0 /A20
                                    P11 / TIOCB0 /A21
                                        P12 / TIOCC0 / TCLKA/A22
                                            P13 / TIOCD0 / TCLKB/A23
                                                P14 / TIOCA1/IRQ0
                                                    P15 / TIOCB1 / TCLKC
                                                        P16 / TIOCA2/IRQ1
                                                            P17 / TIOCB2/ TCLKD
                                                                  P70 / T M R I 0 1 / T M C I 0 1 /CS4
                                                                      P71 / T M R I 2 3 / T M C I 2 3 /CS5
                                                                          P72 / TMO0/CS6
                                                                              P73 / TMO1/CS7
                                                                                  P74 / T M O 2 /MRES
                                                                                      P75 / T M O 3 /SCK3
                                                                                          P76 / RxD3
                                                                                              P77 / TxD3

                                                                                                      Vref
                                                                                                          AVCC
                                                                                                              AVSS
                                                                                                                       P47 / AN7
                                                                                                                           P46 / AN6
                                                                                                                               P45 / AN5
                                                                                                                                   P44 / AN4
                                                                                                                                       P43 / AN3
                                                                                                                                           P42 / AN2
                                                                                                                                               P41 / AN1
                                                                                                                                                  P40 / AN0

                       Figure 1.1 Internal Block Diagram of H8S/2258 Group

Rev. 6.00 Mar. 18, 2010 Page 4 of 982
REJ09B0054-0600
                                                                                                                                                              Section 1 Overview

                         CVCC
                            VCC
                                VSS
                                    VSS
                                                                                        PD7 / D15
                                                                                            PD6 / D14
                                                                                                PD5 / D13
                                                                                                    PD4 / D12
                                                                                                        PD3 / D11
                                                                                                            PD2 / D10
                                                                                                                PD1 / D9
                                                                                                                    PD0 / D8
                                                                                                                        PE7 / D7
                                                                                                                            PE6 / D6
                                                                                                                                PE5 / D5
                                                                                                                                    PE4 / D4
                                                                                                                                        PE3 / D3
                                                                                                                                            PE2 / D2
                                                                                                                                                PE1 / D1
                                                                                                                                                    PE0 / D0

                                                               Port D                                 Port E

                  MD2                                                                                                                                         Port A  PA3 / A19/SCK2
                  MD1                                                                                                                                                 PA2 / A18/RxD2
                  MD0            System clock          H8S/2000 CPU        Internal data bus                                                                          PA1 / A17/TxD2
                  EXTAL             pulse                                       Internal address bus                                                                  PA0 / A16
                  XTAL
                  OSC1                  generator                                                                                                                     PB7 / A15/TIOCB5
                  OSC2                                                                                                                                                PB6 / A14/TIOCA5
                  STBY           Subclock                                                             Bus controller                                          Port B  PB5 / A13/TIOCB4
                  RES               pulse                                                                                                                             PB4 / A12/TIOCA4
                  NMI                                                                                                                                                 PB3 / A11/TIOCD3
                  FWE                   generator                                                                                                                     PB2 / A10/TIOCC3
                                                                                                                                                                      PB1 / A9/TIOCB3
PF7 /                                      Interrupt                 DMAC                                             Peripheral data bus                             PB0 / A8/TIOCA3
PF6 / AS                                   controller                 DTC                                                   Peripheral address bus
PF5 / RD                                  PC break                                                                                                                    PC7 / A7
PF4 / HWR                                  controller                WDT0    WDT1                                                                             Port C  PC6 / A6
PF3 / LWR/ ADTRG/ IRQ3                   (2 channels)                      (subclock)                                                                                 PC5 / A5
PF2 / WAIT                                                                                                                                                            PC4 / A4
PF1 / BACK/BUZZ                              ROM               8-bit timer (4 channels)                                                                               PC3 / A3
PF0 / BREQ/ IRQ2                                                                                                                                                      PC2 / A2
                         Port F               RAM                      SCI (4 channels)                                                                               PC1 / A1
PG4 / CS0                                                                                                                                                             PC0 / A0
PG3 / CS1                        TPU (6 channels)              IIC bus interface (option)                                                                     Port 3
PG2 / CS2                                                                                                                                                             P36
PG1 / CS3/ IRQ7                                                D/A converter (2 channels)                                                                             P35 / SCK1/SCL0/IRQ5
PG0 / IRQ6                                                                                                                                                            P34 / RxD1/SDA0
                         Port G                                A/D converter (8 channels)                                                                     Port 9  P33 / TxD1/SCL1
                                                                                                                                                                      P32 / SCK0/SDA1/IRQ4
                                                                                                                                                                      P31 / RxD0
                                                                                                                                                                      P30 / TxD0

                                                                                                                                                                      P97 / DA1
                                                                                                                                                                      P96 /DA0

                                 Port 1                Port 7                                         Port 4

                                 P10 / TIOCA0 /DACK0/A20
                                    P11 / TIOCB0 /DACK1/A21
                                         P12 / TIOCC0 / TCLKA/A22
                                             P13 / TIOCD0 / TCLKB/A23
                                                P14 / TIOCA1/IRQ0
                                                     P15 / TIOCB1 / TCLKC
                                                        P16 / TIOCA2/IRQ1
                                                             P17 / TIOCB2/ TCLKD
                                                                   P70 / T M R I 0 1 / T M C I 0 1 /DREQ0/ CS4
                                                                       P71 / T M R I 2 3 / T M C I 2 3 /DREQ1/ CS5
                                                                          P72 / TMO0/TEND0/ CS6
                                                                              P73 / TMO1/TEND1/ CS7
                                                                                  P74 / T M O 2 / MRES
                                                                                       P75 / T M O 3 / SCK3
                                                                                           P76 / RxD3
                                                                                               P77 / TxD3

                                                                                                       Vref
                                                                                                           AVCC
                                                                                                               AVSS
                                                                                                                       P47 / AN7
                                                                                                                           P46 / AN6
                                                                                                                               P45 / AN5
                                                                                                                                   P44 / AN4
                                                                                                                                       P43 / AN3
                                                                                                                                           P42 / AN2
                                                                                                                                               P41 / AN1
                                                                                                                                                   P40 / AN0

                         Figure 1.2 Internal Block Diagram of H8S/2239 Group

                                                                             Rev. 6.00 Mar. 18, 2010 Page 5 of 982
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Section 1 Overview

                         CVCC
                            VCC
                                VSS
                                    VSS
                                                                                        PD7 / D15
                                                                                            PD6 / D14
                                                                                                PD5 / D13
                                                                                                    PD4 / D12
                                                                                                        PD3 / D11
                                                                                                            PD2 / D10
                                                                                                                PD1 / D9
                                                                                                                    PD0 / D8
                                                                                                                        PE7 / D7
                                                                                                                            PE6 / D6
                                                                                                                                PE5 / D5
                                                                                                                                    PE4 / D4
                                                                                                                                        PE3 / D3
                                                                                                                                            PE2 / D2
                                                                                                                                                PE1 / D1
                                                                                                                                                    PE0 / D0

                                                               Port D      Port E

                  MD2                                                                                                                                         Port A  PA3 / A19/SCK2
                  MD1                                                                                                                                                 PA2 / A18/RxD2
                  MD0            System clock          H8S/2000 CPU        Internal data bus                                                                          PA1 / A17/TxD2
                  EXTAL             pulse                                       Internal address bus                                                                  PA0 / A16
                  XTAL
                  OSC1                  generator                                     Bus controller                                                                  PB7 / A15/TIOCB5
                  OSC2                                                                                                                                                PB6 / A14/TIOCA5
                  STBY           Subclock                                                                                                                     Port B  PB5 / A13/TIOCB4
                  RES               pulse                                                                                                                             PB4 / A12/TIOCA4
                  NMI                                                                                                                                                 PB3 / A11/TIOCD3
                  FWE                   generator                                                                                                                     PB2 / A10/TIOCC3
                                                                                                                                                                      PB1 / A9/TIOCB3
PF7 /                                      Interrupt                 DTC                              Peripheral data bus                                             PB0 / A8/TIOCA3
PF6 / AS                                   controller                                                       Peripheral address bus
PF5 / RD                                  PC break                   WDT0    WDT1                                                                             Port C  PC7 / A7
PF4 / HWR                                  controller                      (subclock)                                                                                 PC6 / A6
PF3 / LWR/ ADTRG/ IRQ3                   (2 channels)                                                                                                                 PC5 / A5
PF2 / WAIT                                                     8-bit timer (4 channels)                                                                               PC4 / A4
PF1 / BACK/ BUZZ                             ROM                                                                                                                      PC3 / A3
PF0 / BREQ/ IRQ2         Port F                                     SCI (4 channels)                                                                          Port 3  PC2 / A2
                                              RAM              IIC bus interface (option)                                                                             PC1 / A1
PG4 / CS0                                                                                                                                                             PC0 / A0
PG3 / CS1                Port G  TPU (6 channels)              D/A converter (2 channels)                                                                     Port 9
PG2 / CS2                                                      A/D converter (8 channels)                                                                             P36
PG1 / CS3/ IRQ7                                                                                                                                                       P35 / SCK1/SCL0/IRQ5
PG0 / IRQ6                                                                                                                                                            P34 / RxD1/SDA0
                                                                                                                                                                      P33 / TxD1/SCL1
                                                                                                                                                                      P32 / SCK0/SDA1/IRQ4
                                                                                                                                                                      P31 / RxD0
                                                                                                                                                                      P30 / TxD0

                                                                                                                                                                      P97 / DA1
                                                                                                                                                                      P96 /DA0

                                 Port 1                Port 7                                         Port 4

                                 P10 / TIOCA0 /A20
                                    P11 / TIOCB0 /A21
                                        P12 / TIOCC0 / TCLKA/A22
                                            P13 / TIOCD0 / TCLKB/A23
                                                P14 / TIOCA1/IRQ0
                                                    P15 / TIOCB1 / TCLKC
                                                        P16 / TIOCA2/IRQ1
                                                            P17 / TIOCB2/ TCLKD
                                                                  P70/TMRI01/TMCI01/CS4
                                                                      P71/TMRI23/TMCI23/CS5
                                                                          P72/TMO0/CS6
                                                                              P73/TMO1/CS7
                                                                                  P74/TMO2/MRES
                                                                                      P75/TMO3/SCK3
                                                                                          P76/RxD3
                                                                                              P77/TxD3

                                                                                                      Vref
                                                                                                          AVCC
                                                                                                              AVSS
                                                                                                                       P47 / AN7
                                                                                                                           P46 / AN6
                                                                                                                               P45 / AN5
                                                                                                                                   P44 / AN4
                                                                                                                                       P43 / AN3
                                                                                                                                           P42 / AN2
                                                                                                                                               P41 / AN1
                                                                                                                                                  P40 / AN0

                       Figure 1.3 Internal Block Diagram of H8S/2238 Group

Rev. 6.00 Mar. 18, 2010 Page 6 of 982
REJ09B0054-0600
                                                                                                                                                                Section 1 Overview

                           VCC
                              VCC
                                  VSS
                                      VSS
                                                                                          PD7 / D15
                                                                                              PD6 / D14
                                                                                                  PD5 / D13
                                                                                                      PD4 / D12
                                                                                                          PD3 / D11
                                                                                                              PD2 / D10
                                                                                                                  PD1 / D9
                                                                                                                      PD0 / D8
                                                                                                                          PE7 / D7
                                                                                                                              PE6 / D6
                                                                                                                                  PE5 / D5
                                                                                                                                      PE4 / D4
                                                                                                                                          PE3 / D3
                                                                                                                                              PE2 / D2
                                                                                                                                                  PE1 / D1
                                                                                                                                                      PE0 / D0

                                                                 Port D                                 Port E

                    MD2                                                                                                                                         Port A  PA3 / A19/SCK2
                    MD1                                                                                                                                                 PA2 / A18/RxD2
                    MD0            System clock          H8S/2000 CPU        Internal data bus                                                                          PA1 / A17/TxD2
                    EXTAL             pulse                                       Internal address bus                                                                  PA0 / A16
                    XTAL
                    OSC1                  generator                                                                                                                     PB7 / A15/TIOCB5
                    OSC2                                                                                                                                                PB6 / A14/TIOCA5
                    STBY           Subclock                                                             Bus controller                                          Port B  PB5 / A13/TIOCB4
                    RES               pulse                                                                                                                             PB4 / A12/TIOCA4
                    NMI                                                                                                                                                 PB3 / A11/TIOCD3
                    FWE                   generator                                                                                                                     PB2 / A10/TIOCC3
                                                                                                                                                                        PB1 / A9/TIOCB3
PF7 /                                        Interrupt                 DTC                                              Peripheral data bus                             PB0 / A8/TIOCA3
PF6 / AS                                     controller                                                                       Peripheral address bus
PF5 / RD                                    PC break                           WDT1                                                                             Port C  PC7 / A7
PF4 / HWR                                    controller                      (subclock)                                                                                 PC6 / A6
PF3 / LWR/ ADTRG/ IRQ3                     (2 channels)                WDT0                                                                                             PC5 / A5
PF2 / WAIT                                                                                                                                                              PC4 / A4
PF1 / BACK/ BUZZ                               ROM               8-bit timer (2 channels)                                                                               PC3 / A3
PF0 / BREQ/ IRQ2                                                                                                                                                        PC2 / A2
                           Port F               RAM                      SCI (4 channels)                                                                       Port 3  PC1 / A1
PG4 / CS0                                                                                                                                                               PC0 / A0
PG3 / CS1                  Port G  TPU (6 channels)              D/A converter (2 channels)                                                                     Port 9
PG2 / CS2                                                        A/D converter (8 channels)                                                                             P36
PG1 / CS3/ IRQ7                                                                                                                                                         P35 / SCK1/IRQ5
PG0 / IRQ6                                                                                                                                                              P34 / RxD1
                                                                                                                                                                        P33 / TxD1
                                                                                                                                                                        P32 / SCK0/IRQ4
                                                                                                                                                                        P31 / RxD0
                                                                                                                                                                        P30 / TxD0

                                                                                                                                                                        P97 / DA1
                                                                                                                                                                        P96 /DA0

                                   Port 1                Port 7                                         Port 4

                                   P10 / TIOCA0 /A20
                                      P11 / TIOCB0 /A21
                                          P12 / TIOCC0 / TCLKA/A22
                                              P13 / TIOCD0 / TCLKB/A23
                                                  P14 / TIOCA1/IRQ0
                                                      P15 / TIOCB1 / TCLKC
                                                          P16 / TIOCA2/IRQ1
                                                              P17 / TIOCB2/ TCLKD
                                                                    P70 / T M R I 0 1 /TMCI01/CS4
                                                                        P71 / CS5
                                                                            P72 / TMO0/ CS6
                                                                                P73 / TMO1/ CS7
                                                                                    P74 / MRES
                                                                                        P75 / SCK3
                                                                                            P76 / RxD3
                                                                                                P77 / TxD3

                                                                                                        Vref
                                                                                                            AVCC
                                                                                                                AVSS
                                                                                                                        P47 / AN7
                                                                                                                            P46 / AN6
                                                                                                                                P45 / AN5
                                                                                                                                    P44 / AN4
                                                                                                                                        P43 / AN3
                                                                                                                                            P42 / AN2
                                                                                                                                                P41 / AN1
                                                                                                                                                    P40 / AN0

                           Figure 1.4 Internal Block Diagram of H8S/2237 Group

                                                                               Rev. 6.00 Mar. 18, 2010 Page 7 of 982
                                                                                                            REJ09B0054-0600
Section 1 Overview

                          VCC
                             VCC
                                 VSS
                                     VSS
                                                                                         PD7 / D15
                                                                                             PD6 / D14
                                                                                                 PD5 / D13
                                                                                                     PD4 / D12
                                                                                                         PD3 / D11
                                                                                                             PD2 / D10
                                                                                                                 PD1 / D9
                                                                                                                     PD0 / D8
                                                                                                                         PE7 / D7
                                                                                                                             PE6 / D6
                                                                                                                                 PE5 / D5
                                                                                                                                     PE4 / D4
                                                                                                                                         PE3 / D3
                                                                                                                                             PE2 / D2
                                                                                                                                                 PE1 / D1
                                                                                                                                                     PE0 / D0

                                                                Port D                                 Port E

                   MD2                                                                                                                                         Port A  PA3 / A19
                   MD1                                                                                                                                                 PA2 / A18
                   MD0            System clock          H8S/2000 CPU        Internal data bus                                                                          PA1 / A17
                   EXTAL             pulse                                       Internal address bus                                                                  PA0 / A16
                   XTAL
                   OSC1                  generator                                                                                                                     PB7 / A15
                   OSC2                                                                                                                                                PB6 / A14
                   STBY           Subclock                                                             Bus controller                                          Port B  PB5 / A13
                   RES               pulse                                                                                                                             PB4 / A12
                   NMI                                                                                                                                                 PB3 / A11
                   FWE                   generator                                                                                                                     PB2 / A10
                                                                                                                                                                       PB1 / A9
PF7 /                                       Interrupt                 DTC                                              Peripheral data bus                             PB0 / A8
PF6 / AS                                    controller                                                                       Peripheral address bus
PF5 / RD                                   PC break                           WDT1                                                                             Port C  PC7 / A7
PF4 / HWR                                   controller                      (subclock)                                                                                 PC6 / A6
PF3 / LWR/ ADTRG/ IRQ3                    (2 channels)                WDT0                                                                                             PC5 / A5
PF2 / WAIT                                                                                                                                                             PC4 / A4
PF1 / BACK/BUZZ                               ROM               8-bit timer (2 channels)                                                                               PC3 / A3
PF0 / BREQ/ IRQ2                                                                                                                                                       PC2 / A2
                          Port F               RAM                      SCI (3 channels)                                                                       Port 3  PC1 / A1
PG4 / CS0                                                                                                                                                              PC0 / A0
PG3 / CS1                 Port G  TPU (3 channels)              A/D converter (8 channels)                                                                     Port 9
PG2 / CS2                                                                                                                                                              P36
PG1 / CS3/IRQ7                                                                                                                                                         P35 / SCK1/IRQ5
PG0 / IRQ6                                                                                                                                                             P34 / RxD1
                                                                                                                                                                       P33 / TxD1
                                                                                                                                                                       P32 / SCK0/IRQ4
                                                                                                                                                                       P31 / RxD0
                                                                                                                                                                       P30 / TxD0

                                                                                                                                                                       P97
                                                                                                                                                                       P96

                                  Port 1                Port 7                                         Port 4

                                  P10 / TIOCA0 /A20
                                     P11 / TIOCB0 /A21
                                         P12 / TIOCC0 / TCLKA/A22
                                             P13 / TIOCD0 / TCLKB/A23
                                                 P14 / TIOCA1/IRQ0
                                                     P15 / TIOCB1 / TCLKC
                                                         P16 / TIOCA2/IRQ1
                                                             P17 / TIOCB2/ TCLKD
                                                                   P70 / T M R I 0 1 /TMCI01/CS4
                                                                       P71 / CS5
                                                                           P72 / TMO0/ CS6
                                                                               P73 / TMO1/ CS7
                                                                                   P74 / MRES
                                                                                       P75 / SCK3
                                                                                           P76 / RxD3
                                                                                               P77 / TxD3

                                                                                                       Vref
                                                                                                           AVCC
                                                                                                               AVSS
                                                                                                                        P47 / AN7
                                                                                                                            P46 / AN6
                                                                                                                                P45 / AN5
                                                                                                                                    P44 / AN4
                                                                                                                                        P43 / AN3
                                                                                                                                            P42 / AN2
                                                                                                                                                P41 / AN1
                                                                                                                                                   P40 / AN0

                       Figure 1.5 Internal Block Diagram of H8S/2227 Group

Rev. 6.00 Mar. 18, 2010 Page 8 of 982
REJ09B0054-0600
                                                                                                       Section 1 Overview

1.3 Pin Description

1.3.1 Pin Arrangement
(1) Pin Arrangement of H8S/2258 Group
Figures 1.6 and 1.7 show the pin arrangement of the H8S/2258 Group.

75 PF0/BREQ/IRQ2
   74 PF1/BACK/BUZZ
       73 PF2/WAIT
          72 PF3/LWR/ADTRG/IRQ3
              71 PF4/HWR
                 70 PF5/RD
                     69 PF6/AS
                      68 PF7/
                            67 MD2
                                66 FWE
                                   65 EXTAL
                                       64 VSS
                                          63 XTAL
                                              62 VCC
                                                 61 STBY
                                                     60 NMI
                                                        59 RES
                                                            58 OSC1
                                                               57 OSC2
                                                                   56 MD1
                                                                      55 MD0
                                                                          54 AVCC
                                                                             53 Vref
                                                                                 52 P40/AN0
                                                                                    51 P41/AN1
                     P30/TxD0 76
                                      TFP-100B                       50 P42/AN2
                     P31/RxD0 77     TFP-100BV                       49 P43/AN3
    P32/SCK0/SDA1/IRQ4 78                                            48 P44/AN4
                                       FP-100B                       47 P45/AN5
             P33/TxD1/SCL1 79         FP-100BV                       46 P46/AN6
                                     (TOP VIEW)                      45 P47/AN7
            P34/RxD1/SDA0 80                                         44 P96/DA0
    P35/SCK1/SCL0/IRQ5 81                                            43 P97/DA1
                                                                     42 AVSS
                             P36 82                                  41 P17/TIOCB2/TCLKD
                                                                     40 P16/TIOCA2/IRQ1
                     P77/TxD3 83                                     39 P15/TIOCB1/TCLKC
                                                                     38 P14/TIOCA1/IRQ0
                     P76/RxD3 84                                     37 P13/TIOCD0/TCLKB/A23
                                                                     36 P12/TIOCC0/TCLKA/A22
           P75/TMO3/SCK3 85                                          35 P11/TIOCB0/A21
           P74/TMO2/MRES 86                                          34 P10/TIOCA0/A20
                                                                     33 PA3/A19/SCK2
             P73/TMO1/CS7 87                                         32 PA2/A18/RxD2
             P72/TMO0/CS6 88                                         31 PA1/A17/TxD2
P71/TMRI23/TMCI23/CS5 89                                             30 PA0/A16
P70/TMRI01/TMCI01/CS4 90                                             29 PB7/A15/TIOCB5
                                                                     28 PB6/A14/TIOCA5
                     PG0/IRQ6 91                                     27 PB5/A13/TIOCB4
              PG1/CS3/IRQ7 92                                        26 PB4/A12/TIOCA4

                  PG2/Tx/CS2 93
                  PG3/Rx/CS1 94

                      PG4/CS0 95

                        PE0/D0 96

                        PE1/D1 97

                        PE2/D2 98

                        PE3/D3 99

                        PE4/D4 100
PE5/D5 1
   PE6/D6 2
       PE7/D7 3
          PD0/D8 4
              PD1/D9 5
                 PD2/D10 6
                     PD3/D11 7
                        PD4/D12 8
                            PD5/D13 9
                               PD6/D14 10
                                   PD7/D15 11

                                      CVCC 12
                                         PC0/A0 13

                                             VSS 14
                                                PC1/A1 15
                                                    PC2/A2 16
                                                        PC3/A3 17
                                                           PC4/A4 18
                                                               PC5/A5 19
                                                                  PC6/A6 20
                                                                      PC7/A7 21
                                                                         PB0/A8/TIOCA3 22
                                                                             PB1/A9/TIOCB3 23
                                                                                PB2/A10/TIOCC3 24
                                                                                    PB3/A11/TIOCD3 25

     Figure 1.6 Pin Arrangement of H8S/2258 Group
(TFP-100B, TFP-100BV, FP-100B, FP-100BV: Top View)

                                                      Rev. 6.00 Mar. 18, 2010 Page 9 of 982
                                                                                  REJ09B0054-0600
Section 1 Overview

                    80 P31/RxD0
                       79 P30/TxD0
                         78 PF0/BREQ/IRQ2
                            77 PF1/BACK/BUZZ
                               76 PF2/WAIT
                                  75 PF3/LWR/ADTRG/IRQ3
                                     74 PF4/HWR
                                        73 PF5/RD
                                           72 PF6/AS
                                               71 PF7/
                                                  70 MD2
                                                     69 FWE
                                                        68 EXTAL
                                                           67 VSS
                                                              66 XTAL
                                                                 65 VCC
                                                                   64 STBY
                                                                       63 NMI
                                                                         62 RES
                                                                             61 OSC1
                                                                                60 OSC2
                                                                                   59 MD1
                                                                                      58 MD0
                                                                                         57 AVCC
                                                                                            56 Vref
                                                                                               55 P40/AN0
                                                                                                  54 P41/AN1
                                                                                                     53 P42/AN2
                                                                                                        52 P43/AN3
                                                                                                           51 P44/AN4
    P32/SCK0/SDA1/IRQ4 81                                                                                                   50 P45/AN5
             P33/TxD1/SCL1 82             FP-100A                                                                           49 P46/AN6
            P34/RxD1/SDA0 83             FP-100AV                                                                           48 P47/AN7
                                        (TOP VIEW)                                                                          47 P96/DA0
    P35/SCK1/SCL0/IRQ5 84                                                                                                   46 P97/DA1
                             P36 85                                                                                         45 AVSS

                     P77/TxD3 86                                                                                            44 P17/TIOCB2/TCLKD
                     P76/RxD3 87                                                                                            43 P16/TIOCA2/IRQ1
           P75/TMO3/SCK3 88                                                                                                 42 P15/TIOCB1/TCLKC
           P74/TMO2/MRES 89                                                                                                 41 P14/TIOCA1/IRQ0
             P73/TMO1/CS7 90                                                                                                40 P13/TIOCD0/TCLKB/A23
             P72/TMO0/CS6 91                                                                                                39 P12/TIOCC0/TCLKA/A22
P71/TMRI23/TMCI23/CS5 92                                                                                                    38 P11/TIOCB0/A21
P70/TMRI01/TMCI01/CS4 93                                                                                                    37 P10/TIOCA0/A20
                     PG0/IRQ6 94                                                                                            36 PA3/A19/SCK2
              PG1/CS3/IRQ7 95                                                                                               35 PA2/A18/RxD2
                  PG2/Tx/CS2 96                                                                                             34 PA1/A17/TxD2
                 PG3/Rx/CS1 97                                                                                              33 PA0/A16
                      PG4/CS0 98                                                                                            32 PB7/A15/TIOCB5
                                                                                                                            31 PB6/A14/TIOCA5
                        PE0/D0 99
                        PE1/D1 100
                    PE2/D2 1
                      PE3/D3 2
                          PE4/D4 3
                             PE5/D5 4
                                PE6/D6 5
                                   PE7/D7 6
                                      PD0/D8 7
                                         PD1/D9 8
                                            PD2/D10 9
                                               PD3/D11 10
                                                  PD4/D12 11
                                                     PD5/D13 12
                                                        PD6/D14 13
                                                           PD7/D15 14

                                                              CVCC 15
                                                                 PC0/A0 16

                                                                    VSS 17
                                                                       PC1/A1 18
                                                                          PC2/A2 19
                                                                             PC3/A3 20
                                                                                PC4/A4 21
                                                                                   PC5/A5 22
                                                                                      PC6/A6 23
                                                                                         PC7/A7 24
                                                                                            PB0/A8/TIOCA3 25
                                                                                               PB1/A9/TIOCB3 26
                                                                                                  PB2/A10/TIOCC3 27
                                                                                                     PB3/A11/TIOCD3 28
                                                                                                        PB4/A12/TIOCA4 29
                                                                                                           PB5/A13/TIOCB4 30

                    Figure 1.7 Pin Arrangement of H8S/2258 Group
                              (FP-100A, FP-100AV: Top View)

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REJ09B0054-0600
                                                                                                       Section 1 Overview

(2) Pin Arrangement of H8S/2239 Group
Figures 1.8 and 1.9 show the pin arrangement of the H8S/2239 Group.

75 PF0/BREQ/IRQ2
   74 PF1/BACK/BUZZ
       73 PF2/WAIT
          72 PF3/LWR/ADTRG/IRQ3
              71 PF4/HWR
                 70 PF5/RD
                     69 PF6/AS
                      68 PF7/
                            67 MD2
                                66 FWE
                                   65 EXTAL
                                       64 VSS
                                          63 XTAL
                                              62 VCC
                                                 61 STBY
                                                     60 NMI
                                                        59 RES
                                                            58 OSC1
                                                               57 OSC2
                                                                   56 MD1
                                                                      55 MD0
                                                                          54 AVCC
                                                                             53 Vref
                                                                                 52 P40/AN0
                                                                                    51 P41/AN1
                                 P30/TxD0 76
                                                  TFP-100B           50 P42/AN2
                                P31/RxD0 77      TFP-100BV           49 P43/AN3
               P32/SCK0/SDA1/IRQ4 78              TFP-100G           48 P44/AN4
                                                 TFP-100GV           47 P45/AN5
                        P33/TxD1/SCL1 79                             46 P46/AN6
                                                   FP-100B           45 P47/AN7
                        P34/RxD1/SDA0 80          FP-100BV
                P35/SCK1/SCL0/IRQ5 81            (TOP VIEW)          44 P96/DA0
                                                                     43 P97/DA1
                                         P36 82
                                                                     42 AVSS
                                 P77/TxD3 83                         41 P17/TIOCB2/TCLKD
                                                                     40 P16/TIOCA2/IRQ1
                                P76/RxD3 84                          39 P15/TIOCB1/TCLKC
                                                                     38 P14/TIOCA1/IRQ0
                       P75/TMO3/SCK3 85                              37 P13/TIOCD0/TCLKB/A23
                      P74/TMO2/MRES 86
              P73/TMO1/TEND1/CS7 87                                  36 P12/TIOCC0/TCLKA/A22
              P72/TMO0/TEND0/CS6 88                                  35 P11/TIOCB0/DACK1/A21
P71/TMRI23/TMCI23/DREQ1/CS5 89                                       34 P10/TIOCA0/DACK0/A20
P70/TMRI01/TMCI01/DREQ0/CS4 90                                       33 PA3/A19/SCK2

                                PG0/IRQ6 91                          32 PA2/A18/RxD2
                         PG1/CS3/IRQ7 92
                                                                     31 PA1/A17/TxD2
                                 PG2/CS2 93
                                 PG3/CS1 94                          30 PA0/A16
                                 PG4/CS0 95
                                                                     29 PB7/A15/TIOCB5
                                    PE0/D0 96
                                                                     28 PB6/A14/TIOCA5
                                    PE1/D1 97
                                                                     27 PB5/A13/TIOCB4
                                    PE2/D2 98
                                                                     26 PB4/A12/TIOCA4
                                    PE3/D3 99

                                    PE4/D4 100
PE5/D5 1
   PE6/D6 2
       PE7/D7 3
          PD0/D8 4
              PD1/D9 5
                 PD2/D10 6
                     PD3/D11 7
                        PD4/D12 8
                            PD5/D13 9
                               PD6/D14 10
                                   PD7/D15 11

                                      CVCC 12
                                         PC0/A0 13

                                             VSS 14
                                                PC1/A1 15
                                                    PC2/A2 16
                                                        PC3/A3 17
                                                           PC4/A4 18
                                                               PC5/A5 19
                                                                  PC6/A6 20
                                                                      PC7/A7 21
                                                                         PB0/A8/TIOCA3 22
                                                                             PB1/A9/TIOCB3 23
                                                                                PB2/A10/TIOCC3 24
                                                                                    PB3/A11/TIOCD3 25

                     Figure 1.8 Pin Arrangement of H8S/2239 Group
(TFP-100B, TFP-100BV, TFP-100G, TFP-100GV, FP-100B, FP-100BV: Top View)

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Section 1 Overview

          A          B        C    D       E       F       G       H        J        K        L

                 NC   PF1/  PF4/   PF7/ EXTAL XTAL         STBY    OSC1     MD0                          NC
       11 (Reserve)  BACK/  HWR                                                      P40/AN0 (Reserve)
                     BUZZ

          P30/       NC     PF2/   PF5/RD  FWE     VSS     VCC     OSC2 AVCC P41/AN1 P42/AN2

       10 TxD0 (Reserve) WAIT

               P33/   P32/   PF0/    PF3/  MD2     VCC     NMI     MD1          NC
       9 TxD1/       SCK0/  BREQ/                  VSS     RES              (Reserve) P43/AN3 P45/AN5
                     SDA1/   IRQ2   LWR/
              SCL1   IRQ4          ADTRG/
                      P35/   P34/
                     SCK1/  RxD1/    IRQ3
                     SCL0/  SDA0
       8  P36        IRQ5          P31/    PF6/AS                  Vref P44/AN4 P46/AN6 P96/DA0
                                   RxD0

               P75/   P74/  P76/   P77/                            P47/AN7 P97/DA1 AVSS       AVSS
                            RxD3   TxD3
       7 TMO3/       TMO2/
              SCK3   MRES

          P72/       P71/   P73/   P70/        TBP-112A              P17/     P14/     P16/     P15/
                                              TBP-112AV            TIOCB2/                    TIOCB1/
              TMO0/ TMRI23/ TMO1/ TMRI01/     (TOP VIEW)           TCLKD    TIOCA1/  TIOCA2/  TCLKC
       6 TEND0/ TMCI23/ TEND1/ TMCI01/                                        IRQ0     IRQ1

          CS6 DREQ1/CS5 CS7 DREQ0/CS4

               PG0/  PG1/   PG2/   PG4/                              P10/     P11/     P13/     P12/
       5 IRQ6               CS2    CS0                             TIOCA0/  TIOCB0/  TIOCD0/  TIOCC0/
                     CS3/                                          DACK0/   DACK1/   TCLKB/   TCLKA/
                     IRQ7
                                                                      A20      A21      A23      A22

       4  PG3/       PE0/D0 PE2/D2 PE7/D7 PD5/D13 VSS                PB6/   PA1/     PA2/     PA3/
                                                                     A14/   A17/     A18/     A19/
          CS1                                              PC5/A5  TIOCA5   TxD2     RxD2     SCK2

                                               NC          PC3/A3    PB0/     PB3/     PB7/   PA0/A16
       3 PE1/D1 PE3/D3 (Reserve) PD2/D10 PD6/D14 CVCC                 A8/     A11/     A15/
                                                                   TIOCA3   TIOCD3   TIOCB5

       2 PE4/D4 PE5/D5 PD0/D8 PD3/D11 CVCC         VSS     PC2/A2  PC6/A6   PB1/A9/    PB4/     PB5/
                                                                            TIOCB3     A12/     A13/
                                                                                     TIOCA4   TIOCB4

                NC          PD1/D9 PD4/D12 PD7/D15 PC0/A0  PC1/A1  PC4/A4   PC7/A7     PB2/       NC
       1 (Reserve) PE6/D6                                                              A10/   (Reserve)
                                                                                     TIOCC3

INDEX

                           Figure 1.9 Pin Arrangement of H8S/2239 Group
                     (TBP-112A, TBP-112AV: Top View, Only for HD64F2239)

Rev. 6.00 Mar. 18, 2010 Page 12 of 982
REJ09B0054-0600
                                                                                                  Section 1 Overview

(3) Pin Arrangement of H8S/2238 Group
Figures 1.10 to 1.12 show the pin arrangement of the H8S/2238 Group.

75 PF0/BREQ/IRQ2
   74 PF1/BACK/BUZZ
      73 PF2/WAIT
         72 PF3/LWR/ADTRG/IRQ3
             71 PF4/HWR
                70 PF5/RD
                   69 PF6/AS
                       68 PF7/
                           67 MD2
                              66 FWE
                                 65 EXTAL
                                     64 VSS
                                        63 XTAL
                                           62 VCC
                                              61 STBY
                                                  60 NMI
                                                     59 RES
                                                         58 OSC1
                                                            57 OSC2
                                                               56 MD1
                                                                   55 MD0
                                                                      54 AVCC
                                                                         53 Vref
                                                                             52 P40/AN0
                                                                                51 P41/AN1
                     P30/TxD0 76                                                                50 P42/AN2
                                      TFP-100B                                                  49 P43/AN3
                     P31/RxD0 77     TFP-100BV                                                  48 P44/AN4
    P32/SCK0/SDA1/IRQ4 78             TFP-100G                                                  47 P45/AN5
                                     TFP-100GV                                                  46 P46/AN6
             P33/TxD1/SCL1 79                                                                   45 P47/AN7
                                       FP-100B                                                  44 P96/DA0
            P34/RxD1/SDA0 80          FP-100BV                                                  43 P97/DA1
    P35/SCK1/SCL0/IRQ5 81            (TOP VIEW)                                                 42 AVSS
                                                                                                41 P17/TIOCB2/TCLKD
                             P36 82                                                             40 P16/TIOCA2/IRQ1
                                                                                                39 P15/TIOCB1/TCLKC
                     P77/TxD3 83                                                                38 P14/TIOCA1/IRQ0
                     P76/RxD3 84                                                                37 P13/TIOCD0/TCLKB/A23
                                                                                                36 P12/TIOCC0/TCLKA/A22
           P75/TMO3/SCK3 85                                                                     35 P11/TIOCB0/A21
           P74/TMO2/MRES 86                                                                     34 P10/TIOCA0/A20
                                                                                                33 PA3/A19/SCK2
             P73/TMO1/CS7 87                                                                    32 PA2/A18/RxD2
             P72/TMO0/CS6 88                                                                    31 PA1/A17/TxD2
P71/TMRI23/TMCI23/CS5 89                                                                        30 PA0/A16
P70/TMRI01/TMCI01/CS4 90                                                                        29 PB7/A15/TIOCB5
                                                                                                28 PB6/A14/TIOCA5
                     PG0/IRQ6 91                                                                27 PB5/A13/TIOCB4
              PG1/CS3/IRQ7 92
                                                                                                26 PB4/A12/TIOCA4
                      PG2/CS2 93
                      PG3/CS1 94
                      PG4/CS0 95

                        PE0/D0 96

                        PE1/D1 97

                        PE2/D2 98

                        PE3/D3 99

                        PE4/D4 100
PE5/D5 1
   PE6/D6 2
      PE7/D7 3
         PD0/D8 4
             PD1/D9 5
                PD2/D10 6
                   PD3/D11 7
                       PD4/D12 8
                          PD5/D13 9
                             PD6/D14 10
                                 PD7/D15 11

                                    CVCC 12
                                       PC0/A0 13

                                           VSS 14
                                              PC1/A1 15
                                                 PC2/A2 16
                                                     PC3/A3 17
                                                        PC4/A4 18
                                                           PC5/A5 19
                                                               PC6/A6 20
                                                                  PC7/A7 21
                                                                     PB0/A8/TIOCA3 22
                                                                         PB1/A9/TIOCB3 23
                                                                            PB2/A10/TIOCC3 24
                                                                               PB3/A11/TIOCD3 25

                    Figure 1.10 Pin Arrangement of H8S/2238 Group
(TFP-100B, TFP-100BV, TFP-100G, TFP-100GV, FP-100B, FP-100BV: Top View)

                                                 Rev. 6.00 Mar. 18, 2010 Page 13 of 982
                                                                              REJ09B0054-0600
Section 1 Overview

                    80 P31/RxD0
                       79 P30/TxD0
                         78 PF0/BREQ/IRQ2
                            77 PF1/BACK/BUZZ
                               76 PF2/WAIT
                                  75 PF3/LWR/ADTRG/IRQ3
                                     74 PF4/HWR
                                        73 PF5/RD
                                           72 PF6/AS
                                               71 PF7/
                                                  70 MD2
                                                     69 FWE
                                                        68 EXTAL
                                                           67 VSS
                                                              66 XTAL
                                                                 65 VCC
                                                                   64 STBY
                                                                       63 NMI
                                                                         62 RES
                                                                             61 OSC1
                                                                                60 OSC2
                                                                                   59 MD1
                                                                                      58 MD0
                                                                                         57 AVCC
                                                                                            56 Vref
                                                                                               55 P40/AN0
                                                                                                  54 P41/AN1
                                                                                                     53 P42/AN2
                                                                                                        52 P43/AN3
                                                                                                           51 P44/AN4
    P32/SCK0/SDA1/IRQ4 81                                                                                                   50 P45/AN5
             P33/TxD1/SCL1 82             FP-100A                                                                           49 P46/AN6
            P34/RxD1/SDA0 83             FP-100AV                                                                           48 P47/AN7
                                        (TOP VIEW)                                                                          47 P96/DA0
    P35/SCK1/SCL0/IRQ5 84                                                                                                   46 P97/DA1
                             P36 85                                                                                         45 AVSS

                     P77/TxD3 86                                                                                            44 P17/TIOCB2/TCLKD
                     P76/RxD3 87                                                                                            43 P16/TIOCA2/IRQ1
           P75/TMO3/SCK3 88                                                                                                 42 P15/TIOCB1/TCLKC
           P74/TMO2/MRES 89                                                                                                 41 P14/TIOCA1/IRQ0
             P73/TMO1/CS7 90                                                                                                40 P13/TIOCD0/TCLKB/A23
             P72/TMO0/CS6 91                                                                                                39 P12/TIOCC0/TCLKA/A22
P71/TMRI23/TMCI23/CS5 92                                                                                                    38 P11/TIOCB0/A21
P70/TMRI01/TMCI01/CS4 93                                                                                                    37 P10/TIOCA0/A20
                     PG0/IRQ6 94                                                                                            36 PA3/A19/SCK2
              PG1/CS3/IRQ7 95                                                                                               35 PA2/A18/RxD2
                      PG2/CS2 96                                                                                            34 PA1/A17/TxD2
                      PG3/CS1 97                                                                                            33 PA0/A16
                      PG4/CS0 98                                                                                            32 PB7/A15/TIOCB5
                                                                                                                            31 PB6/A14/TIOCA5
                        PE0/D0 99
                        PE1/D1 100
                    PE2/D2 1
                      PE3/D3 2
                          PE4/D4 3
                             PE5/D5 4
                                PE6/D6 5
                                   PE7/D7 6
                                      PD0/D8 7
                                         PD1/D9 8
                                            PD2/D10 9
                                               PD3/D11 10
                                                  PD4/D12 11
                                                     PD5/D13 12
                                                        PD6/D14 13
                                                           PD7/D15 14

                                                              VCC 15
                                                                 PC0/A0 16

                                                                    VSS 17
                                                                       PC1/A1 18
                                                                          PC2/A2 19
                                                                             PC3/A3 20
                                                                                PC4/A4 21
                                                                                   PC5/A5 22
                                                                                      PC6/A6 23
                                                                                         PC7/A7 24
                                                                                            PB0/A8/TIOCA3 25
                                                                                               PB1/A9/TIOCB3 26
                                                                                                  PB2/A10/TIOCC3 27
                                                                                                     PB3/A11/TIOCD3 28
                                                                                                        PB4/A12/TIOCA4 29
                                                                                                           PB5/A13/TIOCB4 30

             Figure 1.11 Pin Arrangement of H8S/2238 Group
(FP-100A, FP-100AV: Top View, Only for H8S/2238B and H8S/2236B)

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REJ09B0054-0600
                                                                               Section 1 Overview

           ABCDE FGH J K L

       11  NC      PF1/    PF4/   PF7/ EXTAL XTAL    STBY OSC1        MD0 P40/AN0 NC
       10         BACK/    HWR
       9          BUZZ
       8
       7   P30/   NC       PF2/   PF5/RD   FWE  VSS  VCC OSC2 AVCC P41/AN1 P42/AN2
       6   TxD0            WAIT
       5
       4   P33/    P32/     PF0/   PF3/L   MD2  VCC  NMI     MD1 NC P43/AN3 P45/AN5
       3   TxD1/  SCK0/    BREQ/    WR/         VSS  RES     Vref P44/AN4 P46/AN6 P96/DA0
       2   SCL1   SDA1/     IRQ2  ADTRG/
       1          IRQ4              IRQ3
INDEX       P36
                   P35/     P34/  P31/ PF6/AS
                  SCK1/    RxD1/  RxD0
                  SCL0/    SDA0
                  IRQ5

            P75/ P74/      P76/   P77/        BP-112         P47/AN7 P97/DA1 AVSS AVSS
           TMO3/ TMO2/     RxD3   TxD3       BP-112V
           SCK3 MRES                        TBP-112A
                                           TBP-112AV
            P72/    P71/    P73/    P70/   (TOP VIEW)          P17/ P14/ P16/ P15/
           TMO0/  TMRI23/  TMO1/  TMRI01/                    TIOCB2/ TIOCA1/ TIOCA2/ TIOCB1/
                  TMCI23/         TMCI01/                    TCLKD IRQ0 IRQ1 TCLKC
            CS6             CS7
                    CS5             CS4

           PG0/   PG1/     PG2/   PG4/                         P10/     P11/     P13/     P12/
           IRQ6   CS3/     CS2    CS0                        TIOCA0/  TIOCB0/  TIOCD0/  TIOCC0/
                  IRQ7                                                         TCLKB/   TCLKA/
                                                                A20      A21
                                                                                  A23      A22

           PG3/   PE0/D0 PE2/D2 PE7/D7 PD5/D13 VSS                 PB6/ PA1/   PA2/     PA3/
           CS1                                       PC5/A5 A14/ A17/          A18/     A19/
                                                                               RxD2     SCK2
                                                                 TIOCA5 TxD2

           PE1/D1 PE3/D3                                                               PB0/ PB3/ PB7/

                           NC PD2/D10 PD6/D14 CVCC PC3/A3 A8/ A11/ A15/ PA0/A16
                                                                                     TIOCA3 TIOCD3 TIOCB5

           PE4/D4 PE5/D5 PD0/D8 PD3/D11 CVCC    VSS  PC2/A2  PC6/A6   PB1/A9/    PB4/     PB5/
                                                                      TIOCB3     A12/     A13/
                                                                               TIOCA4   TIOCB4

                                                                                                                         PB2/

           NC PE6/D6 PD1/D9 PD4/D12 PD7/D15 PC0/A0 PC1/A1 PC4/A4 PC7/A7 A10/ NC
                                                                                                                       TIOCC3

                  Figure 1.12 Pin Arrangement of H8S/2238 Group
(BP-112, BP-112V, TBP-112A, TBP-112AV: Top View, Only for HD64F2238R)

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Section 1 Overview
(4) Pin Arrangement of H8S/2237 Group
Figures 1.13 and 1.14 show the pin arrangement of the H8S/2237 Group.

75 PF0/BREQ/IRQ2
   74 PF1/BACK/BUZZ
      73 PF2/WAIT
         72 PF3/LWR/ADTRG/IRQ3
             71 PF4/HWR
                70 PF5/RD
                   69 PF6/AS
                       68 PF7/
                           67 MD2
                              66 FWE
                                 65 EXTAL
                                     64 VSS
                                        63 XTAL
                                           62 VCC
                                              61 STBY
                                                  60 NMI
                                                     59 RES
                                                         58 OSC1
                                                            57 OSC2
                                                               56 MD1
                                                                   55 MD0
                                                                      54 AVCC
                                                                         53 Vref
                                                                             52 P40/AN0
                                                                                51 P41/AN1
                     P30/TxD0 76                                       50 P42/AN2
                                         TFP-100B                      49 P43/AN3
                     P31/RxD0 77        TFP-100BV                      48 P44/AN4
             P32/SCK0/IRQ4 78            TFP-100G                      47 P45/AN5
                                        TFP-100GV                      46 P46/AN6
                     P33/TxD1 79                                       45 P47/AN7
                                          FP-100B                      44 P96/DA0
                     P34/RxD1 80         FP-100BV                      43 P97/DA1
             P35/SCK1/IRQ5 81           (TOP VIEW)                     42 AVSS
                                                                       41 P17/TIOCB2/TCLKD
                             P36 82                                    40 P16/TIOCA2/IRQ1
                                                                       39 P15/TIOCB1/TCLKC
                     P77/TxD3 83                                       38 P14/TIOCA1/IRQ0
                     P76/RxD3 84                                       37 P13/TIOCD0/TCLKB/A23
                                                                       36 P12/TIOCC0/TCLKA/A22
                     P75/SCK3 85                                       35 P11/TIOCB0/A21
                    P74/MRES 86                                        34 P10/TIOCA0/A20
             P73/TMO1/CS7 87                                           33 PA3/A19/SCK2
             P72/TMO0/CS6 88                                           32 PA2/A18/RxD2
                                                                       31 PA1/A17/TxD2
                       P71/CS5 89                                      30 PA0/A16
P70/TMRI01/TMCI01/CS4 90                                               29 PB7/A15/TIOCB5
                                                                       28 PB6/A14/TIOCA5
                     PG0/IRQ6 91                                       27 PB5/A13/TIOCB4
              PG1/CS3/IRQ7 92
                                                                       26 PB4/A12/TIOCA4
                      PG2/CS2 93
                      PG3/CS1 94
                      PG4/CS0 95

                        PE0/D0 96

                        PE1/D1 97

                        PE2/D2 98

                        PE3/D3 99

                        PE4/D4 100
PE5/D5 1
   PE6/D6 2
      PE7/D7 3
         PD0/D8 4
             PD1/D9 5
                PD2/D10 6
                   PD3/D11 7
                       PD4/D12 8
                          PD5/D13 9
                             PD6/D14 10
                                 PD7/D15 11

                                    VCC 12
                                       PC0/A0 13

                                           VSS 14
                                              PC1/A1 15
                                                 PC2/A2 16
                                                     PC3/A3 17
                                                        PC4/A4 18
                                                           PC5/A5 19
                                                               PC6/A6 20
                                                                  PC7/A7 21
                                                                     PB0/A8/TIOCA3 22
                                                                         PB1/A9/TIOCB3 23
                                                                            PB2/A10/TIOCC3 24
                                                                               PB3/A11/TIOCD3 25

                    Figure 1.13 Pin Arrangement of H8S/2237 Group
(TFP-100B, TFP-100BV, TFP-100G, TFP-100GV, FP-100B, FP-100BV: Top View)

Rev. 6.00 Mar. 18, 2010 Page 16 of 982
REJ09B0054-0600
                                                                                                          Section 1 Overview

80 P31/RxD0
   79 P30/TxD0
     78 PF0/BREQ/IRQ2
        77 PF1/BACK/BUZZ
           76 PF2/WAIT
              75 PF3/LWR/ADTRG/IRQ3
                 74 PF4/HWR
                    73 PF5/RD
                       72 PF6/AS
                           71 PF7/
                              70 MD2
                                 69 FWE
                                    68 EXTAL
                                       67 VSS
                                          66 XTAL
                                             65 VCC
                                               64 STBY
                                                   63 NMI
                                                     62 RES
                                                         61 OSC1
                                                            60 OSC2
                                                               59 MD1
                                                                  58 MD0
                                                                     57 AVCC
                                                                        56 Vref
                                                                           55 P40/AN0
                                                                              54 P41/AN1
                                                                                 53 P42/AN2
                                                                                    52 P43/AN3
                                                                                       51 P44/AN4
             P32/SCK0/IRQ4 81                                                                           50 P45/AN5
                     P33/TxD1 82       FP-100A                                                          49 P46/AN6
                     P34/RxD1 83      FP-100AV                                                          48 P47/AN7
                                     (TOP VIEW)                                                         47 P96/DA0
             P35/SCK1/IRQ5 84                                                                           46 P97/DA1
                             P36 85                                                                     45 AVSS

                     P77/TxD3 86                                                                        44 P17/TIOCB2/TCLKD
                     P76/RxD3 87                                                                        43 P16/TIOCA2/IRQ1
                     P75/SCK3 88                                                                        42 P15/TIOCB1/TCLKC
                    P74/MRES 89                                                                         41 P14/TIOCA1/IRQ0
             P73/TMO1/CS7 90                                                                            40 P13/TIOCD0/TCLKB/A23
             P72/TMO0/CS6 91                                                                            39 P12/TIOCC0/TCLKA/A22
                                                                                                        38 P11/TIOCB0/A21
                       P71/CS5 92                                                                       37 P10/TIOCA0/A20
P70/TMRI01/TMCI01/CS4 93                                                                                36 PA3/A19/SCK2
                                                                                                        35 PA2/A18/RxD2
                     PG0/IRQ6 94                                                                        34 PA1/A17/TxD2
              PG1/CS3/IRQ7 95                                                                           33 PA0/A16
                                                                                                        32 PB7/A15/TIOCB5
                      PG2/CS2 96                                                                        31 PB6/A14/TIOCA5
                      PG3/CS1 97
                      PG4/CS0 98

                        PE0/D0 99
                        PE1/D1 100
PE2/D2 1
  PE3/D3 2
      PE4/D4 3
         PE5/D5 4
            PE6/D6 5
               PE7/D7 6
                  PD0/D8 7
                     PD1/D9 8
                        PD2/D10 9
                           PD3/D11 10
                              PD4/D12 11
                                 PD5/D13 12
                                    PD6/D14 13
                                       PD7/D15 14

                                          VCC 15
                                             PC0/A0 16

                                                VSS 17
                                                   PC1/A1 18
                                                      PC2/A2 19
                                                         PC3/A3 20
                                                            PC4/A4 21
                                                               PC5/A5 22
                                                                  PC6/A6 23
                                                                     PC7/A7 24
                                                                        PB0/A8/TIOCA3 25
                                                                           PB1/A9/TIOCB3 26
                                                                              PB2/A10/TIOCC3 27
                                                                                 PB3/A11/TIOCD3 28
                                                                                    PB4/A12/TIOCA4 29
                                                                                       PB5/A13/TIOCB4 30

Figure 1.14 Pin Arrangement of H8S/2237 Group (FP-100A, FP-100AV: Top View)

                                                 Rev. 6.00 Mar. 18, 2010 Page 17 of 982
                                                                              REJ09B0054-0600
Section 1 Overview
(5) Pin Arrangement of H8S/2227 Group
Figures 1.15 and 1.16 show the pin arrangement of the H8S/2227 Group.

75 PF0/BREQ/IRQ2
   74 PF1/BACK/BUZZ
      73 PF2/WAIT
         72 PF3/LWR/ADTRG/IRQ3
            71 PF4/HWR
               70 PF5/RD
                  69 PF6/AS
                      68 PF7/
                         67 MD2
                            66 FWE
                                65 EXTAL
                                   64 VSS
                                     63 XTAL
                                         62 VCC
                                            61 STBY
                                               60 NMI
                                                  59 RES
                                                      58 OSC1
                                                         57 OSC2
                                                            56 MD1
                                                               55 MD0
                                                                  54 AVCC
                                                                     53 Vref
                                                                         52 P40/AN0
                                                                            51 P41/AN1
                     P30/TxD0 76                    50 P42/AN2
                     P31/RxD0 77         TFP-100B   49 P43/AN3
             P32/SCK0/IRQ4 78           TFP-100BV   48 P44/AN4
                     P33/TxD1 79         TFP-100G   47 P45/AN5
                     P34/RxD1 80        TFP-100GV   46 P46/AN6
             P35/SCK1/IRQ5 81            FP-100B*   45 P47/AN7
                                        FP-100BV*
                              P36 82    (TOP VIEW)  44 P96
                     P77/TxD3 83                    43 P97
                     P76/RxD3 84
                     P75/SCK3 85                    42 AVSS
                    P74/MRES 86                     41 P17/TIOCB2/TCLKD
              P73/TMO1/CS7 87                       40 P16/TIOCA2/IRQ1
              P72/TMO0/CS6 88                       39 P15/TIOCB1/TCLKC
                       P71/CS5 89                   38 P14/TIOCA1/IRQ0
P70/TMRI01/TMCI01/CS4 90                            37 P13/TIOCD0/TCLKB/A23
                     PG0/IRQ6 91                    36 P12/TIOCC0/TCLKA/A22
              PG1/CS3/IRQ7 92                       35 P11/TIOCB0/A21
                      PG2/CS2 93                    34 P10/TIOCA0/A20
                      PG3/CS1 94                    33 PA3/A19
                      PG4/CS0 95                    32 PA2/A18
                                                    31 PA1/A17
                        PE0/D0 96                   30 PA0/A16
                        PE1/D1 97                   29 PB7/A15
                        PE2/D2 98                   28 PB6/A14
                        PE3/D3 99                   27 PB5/A13
                        PE4/D4 100
                                                    26 PB4/A12
PE5/D5 1
   PE6/D6 2
      PE7/D7 3
         PD0/D8 4
            PD1/D9 5
               PD2/D10 6
                  PD3/D11 7
                      PD4/D12 8
                         PD5/D13 9
                            PD6/D14 10
                               PD7/D15 11

                                  VCC 12
                                     PC0/A0 13

                                        VSS 14
                                            PC1/A1 15
                                               PC2/A2 16
                                                  PC3/A3 17
                                                     PC4/A4 18
                                                        PC5/A5 19
                                                           PC6/A6 20
                                                               PC7/A7 21
                                                                  PB0/A8 22
                                                                     PB1/A9 23
                                                                        PB2/A10 24
                                                                           PB3/A11 25

  Note: * Masked ROM version only.

                      Figure 1.15 Pin Arrangement of H8S/2227 Group
(TFP-100B, TFP-100BV, TFP-100G, TFP-100GV, FP-100B*, FP-100BV*: Top View)

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                                                                                                   Section 1 Overview

80 P31/RxD0
   79 P30/TxD0
     78 PF0/BREQ/IRQ2
        77 PF1/BACK/BUZZ
           76 PF2/WAIT
              75 PF3/LWR/ADTRG/IRQ3
                 74 PF4/HWR
                    73 PF5/RD
                       72 PF6/AS
                           71 PF7/
                              70 MD2
                                 69 FWE
                                    68 EXTAL
                                       67 VSS
                                          66 XTAL
                                             65 VCC
                                               64 STBY
                                                   63 NMI
                                                      62 RES
                                                         61 OSC1
                                                            60 OSC2
                                                               59 MD1
                                                                  58 MD0
                                                                     57 AVCC
                                                                        56 Vref
                                                                           55 P40/AN0
                                                                              54 P41/AN1
                                                                                 53 P42/AN2
                                                                                    52 P43/AN3
                                                                                       51 P44/AN4
             P32/SCK0/IRQ4 81                                                                    50 P45/AN5
                     P33/TxD1 82        FP-100A
                                       FP-100AV                                                  49 P46/AN6
                     P34/RxD1 83      (TOP VIEW)                                                 48 P47/AN7
             P35/SCK1/IRQ5 84                                                                    47 P96
                                                                                                 46 P97
                              P36 85                                                             45 AVSS

                     P77/TxD3 86                                                                 44 P17/TIOCB2/TCLKD
                                                                                                 43 P16/TIOCA2/IRQ1
                     P76/RxD3 87                                                                 42 P15/TIOCB1/TCLKC
                                                                                                 41 P14/TIOCA1/IRQ0
                     P75/SCK3 88                                                                 40 P13/TIOCD0/TCLKB/A23
                    P74/MRES 89                                                                  39 P12/TIOCC0/TCLKA/A22
              P73/TMO1/CS7 90                                                                    38 P11/TIOCB0/A21
              P72/TMO0/CS6 91                                                                    37 P10/TIOCA0/A20
                                                                                                 36 PA3/A19
                       P71/CS5 92                                                                35 PA2/A18
P70/TMRI01/TMCI01/CS4 93                                                                         34 PA1/A17
                                                                                                 33 PA0/A16
                     PG0/IRQ6 94                                                                 32 PB7/A15
              PG1/CS3/IRQ7 95                                                                    31 PB6/A14

                      PG2/CS2 96
                      PG3/CS1 97
                      PG4/CS0 98

                         PE0/D0 99

                         PE1/D1 100
PE2/D2 1
  PE3/D3 2
      PE4/D4 3
         PE5/D5 4
            PE6/D6 5
               PE7/D7 6
                  PD0/D8 7
                     PD1/D9 8
                        PD2/D10 9
                           PD3/D11 10
                              PD4/D12 11
                                 PD5/D13 12
                                    PD6/D14 13
                                       PD7/D15 14

                                          VCC 15
                                             PC0/A0 16

                                                VSS 17
                                                   PC1/A1 18
                                                      PC2/A2 19
                                                         PC3/A3 20
                                                            PC4/A4 21
                                                               PC5/A5 22
                                                                  PC6/A6 23
                                                                     PC7/A7 24
                                                                        PB0/A8 25
                                                                           PB1/A9 26
                                                                              PB2/A10 27
                                                                                 PB3/A11 28
                                                                                    PB4/A12 29
                                                                                       PB5/A13 30

  Figure 1.16 Pin Arrangement of H8S/2227 Group
(FP-100A, FP-100AV: Top View, Only for HD6432227)

                                                  Rev. 6.00 Mar. 18, 2010 Page 19 of 982
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Section 1 Overview

1.3.2 Pin Arrangements in Each Mode

Tables 1.1 to 1.5 show the pin arrangements in each mode.

Table 1.1 Pin Arrangements in Each Mode of H8S/2258 Group

Pin No.                                      Pin Name

TFP-     FP-   Mode 4        Mode 5     Mode 6             Mode 7      Flash Memory
100B     100A                           PE5/D5             PE5         Programmable
FP-                                     PE6/D6             PE6         Mode*
100B                                    PE7/D7             PE7         OE
                                        D8                 PD0         WE
1        4     PE5/D5        PE5/D5     D9                 PD1         CE
                                        D10                PD2         D0
2        5     PE6/D6        PE6/D6     D11                PD3         D1
                                        D12                PD4         D2
3        6     PE7/D7        PE7/D7     D13                PD5         D3
                                        D14                PD6         D4
4        7     D8            D8         D15                PD7         D5
                                        CVCC               CVCC        D6
5        8     D9            D9         PC0/A0             PC0         D7
                                        VSS                VSS         VCC
6        9     D10           D10        PC1/A1             PC1         A0
                                        PC2/A2             PC2         VSS
7        10 D11              D11        PC3/A3             PC3         A1
                                        PC4/A4             PC4         A2
8        11 D12              D12        PC5/A5             PC5         A3
                                        PC6/A6             PC6         A4
9        12 D13              D13        PC7/A7             PC7         A5
                                        PB0/A8/TIOCA3      PB0/TIOCA3  A6
10 13 D14                    D14        PB1/A9/TIOCB3      PB1/TIOCB3  A7
                                        PB2/A10/           PB2/TIOCC3  A8
11 14 D15                    D15        TIOCC3                         A9
                                        PB3/A11/           PB3/TIOCD3  A10
12 15 CVCC                   CVCC       TIOCD3
                                                                       A11
13 16 A0                     A0

14 17 VSS                    VSS

15 18 A1                     A1

16 19 A2                     A2

17 20 A3                     A3

18 21 A4                     A4

19 22 A5                     A5

20 23 A6                     A6

21 24 A7                     A7

22 25 PB0/A8/TIOCA3 PB0/A8/TIOCA3

23 26 PB1/A9/TIOCB3 PB1/A9/TIOCB3

24 27 PB2/A10/               PB2/A10/
                     TIOCC3  TIOCC3

25 28 PB3/A11/               PB3/A11/
                     TIOCD3  TIOCD3

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REJ09B0054-0600
                                                             Section 1 Overview

Pin No.                                            Pin Name

TFP-     FP-   Mode 4           Mode 5        Mode 6         Mode 7       Flash Memory
100B     100A                                 PB4/A12/       PB4/TIOCA4   Programmable
FP-                             PB4/A12/      TIOCA4                      Mode*
100B                            TIOCA4        PB5/A13/       PB5/TIOCB4   A12
                                              TIOCB4
26 29 PB4/A12/                  PB5/A13/      PB6/A14/       PB6/TIOCA5   A13
                     TIOCA4     TIOCB4        TIOCA5
                                              PB7/A15/       PB7/TIOCB5   A14
27 30 PB5/A13/                  PB6/A14/      TIOCB5
                     TIOCB4     TIOCA5        PA0/A16        PA0          A15
                                              PA1/A17/TxD2   PA1/TxD2
28 31 PB6/A14/                  PB7/A15/      PA2/A18/RxD2   PA2/RxD2     A16
                     TIOCA5     TIOCB5        PA3/A19/       PA3/SCK2     A17
                                              SCK2                        A18
29 32 PB7/A15/                  PA0/A16       P10/TIOCA0/    P10/TIOCA0   NC
                     TIOCB5                   A20
                                PA1/A17/TxD2  P11/TIOCB0/    P11/TIOCB0   NC
30 33 PA0/A16                                 A21
                                PA2/A18/RxD2  P12/TIOCC0/    P12/TIOCC0/  NC
31 34 PA1/A17/TxD2                            TCLKA/A22      TCLKA
                                PA3/A19/      P13/TIOCD0/    P13/TIOCD0/  NC
32 35 PA2/A18/RxD2              SCK2          TCLKB/A23      TCLKB
                                              P14/TIOCA1/    P14/TIOCA1/  NC
33 36 PA3/A19/                  P10/TIOCA0/   IRQ0           IRQ0
                     SCK2       A20           P15/TIOCB1/    P15/TIOCB1/  VSS
                                              TCLKC          TCLKC
34 37 P10/TIOCA0/               P11/TIOCB0/   P16/TIOCA2/    P16/TIOCA2/  NC
                     A20        A21           IRQ1           IRQ1
                                              P17/TIOCB2/    P17/TIOCB2/  VSS
35 38 P11/TIOCB0/               P12/TIOCC0/   TCLKD          TCLKD
                     A21        TCLKA/A22     AVSS           AVSS         NC
                                              P97/DA1        P97/DA1
36 39 P12/TIOCC0/               P13/TIOCD0/   P96/DA0        P96/DA0      VSS
                     TCLKA/A22  TCLKB/A23     P47/AN7        P47/AN7      NC
                                              P46/AN6        P46/AN6      NC
37 40 P13/TIOCD0/               P14/TIOCA1/   P45/AN5        P45/AN5      NC
                     TCLKB/A23  IRQ0          P44/AN4        P44/AN4      NC
                                                                          NC
38 41 P14/TIOCA1/               P15/TIOCB1/                               NC
                     IRQ0       TCLKC

39 42 P15/TIOCB1/               P16/TIOCA2/
                     TCLKC      IRQ1

40 43 P16/TIOCA2/               P17/TIOCB2/
                     IRQ1       TCLKD

41 44 P17/TIOCB2/               AVSS
                     TCLKD
                                P97/DA1
42 45 AVSS
                                P96/DA0
43 46 P97/DA1
                                P47/AN7
44 47 P96/DA0
                                P46/AN6
45 48 P47/AN7
                                P45/AN5
46 49 P46/AN6
                                P44/AN4
47 50 P45/AN5

48 51 P44/AN4

                                              Rev. 6.00 Mar. 18, 2010 Page 21 of 982
                                                                           REJ09B0054-0600
Section 1 Overview

Pin No.                                      Pin Name

TFP-     FP-   Mode 4            Mode 5      Mode 6      Mode 7      Flash Memory
100B     100A                    P43/AN3     P43/AN3     P43/AN3     Programmable
FP-                              P42/AN2     P42/AN2     P42/AN2     Mode*
100B                             P41/AN1     P41/AN1     P41/AN1     NC
                                 P40/AN0     P40/AN0     P40/AN0     NC
49 52 P43/AN3                    Vref        Vref        Vref        NC
                                 AVCC        AVCC        AVCC        NC
50 53 P42/AN2                    MD0         MD0         MD0         VCC
                                 MD1         MD1         MD1         VCC
51 54 P41/AN1                    OSC2        OSC2        OSC2        VSS
                                 OSC1        OSC1        OSC1        VSS
52 55 P40/AN0                    RES         RES         RES         NC
                                 NMI         NMI         NMI         VSS
53 56 Vref                       STBY        STBY        STBY        RES
                                 VCC         VCC         VCC         VCC
54 57 AVCC                       XTAL        XTAL        XTAL        VCC
                                 VSS         VSS         VSS         VCC
55 58 MD0                        EXTAL       EXTAL       EXTAL       XTAL
                                 FWE         FWE         FWE         VSS
56 59 MD1                        MD2         MD2         MD2         EXTAL
                                 PF7/        PF7/        PF7/        FWE
57 60 OSC2                       AS          AS          PF6         VSS
                                 RD          RD          PF5         NC
58 61 OSC1                       HWR         HWR         PF4         NC
59 62 RES                        PF3/LWR/    PF3/LWR/    PF3/ADTRG/  NC
                                 ADTRG/IRQ3  ADTRG/IRQ3  IRQ3        NC
60 63 NMI                        PF2/WAIT    PF2/WAIT    PF2         NC
61 64 STBY                       PF1/BACK/   PF1/BACK/   PF1/BUZZ
                                 BUZZ        BUZZ                    NC
62 65 VCC                        PF0/BREQ/   PF0/BREQ/               NC
                                 IRQ2        IRQ2
63 66 XTAL                       P30/TxD0    P30/TxD0
                                 P31/RxD0    P31/RxD0
64 67 VSS

65 68 EXTAL

66 69 FWE

67 70 MD2

68 71 PF7/                                               PF0/IRQ2    VCC

69 72 AS

70 73 RD

71 74 HWR

72 75 PF3/LWR/
                     ADTRG/IRQ3

73 76 PF2/WAIT

74 77 PF1/BACK/
                     BUZZ

75 78 PF0/BREQ/
                     IRQ2

76 79 P30/TxD0                                           P30/TxD0    NC

77 80 P31/RxD0                                           P31/RxD0    NC

Rev. 6.00 Mar. 18, 2010 Page 22 of 982
REJ09B0054-0600
                                                           Section 1 Overview

Pin No.                                          Pin Name

TFP-     FP-   Mode 4           Mode 5      Mode 6         Mode 7       Flash Memory
100B     100A                               P32/SCK0/                   Programmable
FP-                                         SDA1/IRQ4      P32/SCK0/    Mode*
100B                                        P33/TxD1/      SDA1/IRQ4    NC
                                            SCL1           P33/TxD1/
78 81 P32/SCK0/                 P32/SCK0/   P34/RxD1/      SCL1         NC
                     SDA1/IRQ4  SDA1/IRQ4   SDA0
                                            P35/SCK1/      P34/RxD1/    NC
79 82 P33/TxD1/                 P33/TxD1/   SCL0/IRQ5      SDA0
                     SCL1       SCL1        P36            P35/SCK1/    NC
                                            P77/TxD3       SCL0/IRQ5
80 83 P34/RxD1/                 P34/RxD1/   P76/RxD3       P36          NC
                     SDA0       SDA0        P75/TMO3/                   NC
                                            SCK3           P77/TxD3     NC
81 84 P35/SCK1/                 P35/SCK1/   P74/TMO2/                   NC
                     SCL0/IRQ5  SCL0/IRQ5   MRES           P76/RxD3
                                            P73/TMO1/CS7                NC
82 85 P36                       P36         P72/TMO0/CS6   P75/TMO3/
                                            P71/TMRI23/    SCK3         NC
83 86 P77/TxD3                  P77/TxD3    TMCI23/CS5                  NC
                                            P70/TMRI01/    P74/TMO2/    NC
84 87 P76/RxD3                  P76/RxD3    TMCI01/CS4     MRES
                                            PG0/IRQ6       P73/TMO1     NC
85 88 P75/TMO3/                 P75/TMO3/   PG1/CS3/IRQ7
                     SCK3       SCK3        PG2/Tx/CS2     P72/TMO0     NC
                                            PG3/Rx/CS1                  NC
86 89 P74/TMO2/                 P74/TMO2/   PG4/CS0        P71/TMRI23/  NC
                     MRES       MRES        PE0/D0         TMCI23       NC
                                            PE1/D1                      NC
87 90 P73/TMO1/CS7 P73/TMO1/CS7             PE2/D2         P70/TMRI01/  NC
                                            PE3/D3         TMCI01       NC
88 91 P72/TMO0/CS6 P72/TMO0/CS6             PE4/D4         PG0/IRQ6     NC
                                                           PG1/IRQ7     VCC
89 92 P71/TMRI23/ P71/TMRI23/                              PG2/Tx       VSS
                                                           PG3/Rx
               TMCI23/CS5       TMCI23/CS5                 PG4

90 93 P70/TMRI01/ P70/TMRI01/                              PE0

               TMCI01/CS4       TMCI01/CS4                 PE1

91 94 PG0/IRQ6                  PG0/IRQ6                   PE2

92 95 PG1/CS3/IRQ7 PG1/CS3/IRQ7                            PE3

93 96 PG2/Tx/CS2                PG2/Tx/CS2                 PE4

94       97    PG3/Rx/CS1       PG3/Rx/CS1

95 98 PG4/CS0                   PG4/CS0

96 99 PE0/D0                    PE0/D0

97 100 PE1/D1                   PE1/D1

98 1           PE2/D2           PE2/D2

99 2           PE3/D3           PE3/D3

100 3          PE4/D4           PE4/D4

Note: * The NC should be left open.

                                            Rev. 6.00 Mar. 18, 2010 Page 23 of 982
                                                                         REJ09B0054-0600
Section 1 Overview

Table 1.2 Pin Arrangements in Each Mode of H8S/2239 Group

    Pin No.                                 Pin Name

TFP-100B   TBP-112A*1   Mode 4    Mode 5    Mode 6    Mode 7      Flash Memory
TFP-100BV  TBP-112AV*1            PE5/D5    PE5/D5    PE5         Programmable
TFP-100G                          PE6/D6    PE6/D6    PE6         Mode*2
TFP-100GV                         PE7/D7    PE7/D7    PE7         OE
FP-100B                           D8        D8        PD0         WE
FP-100BV                          D9        D9        PD1         CE
                                  D10       D10       PD2         D0
1          B2           PE5/D5    D11       D11       PD3         D1
                                  D12       D12       PD4         D2
2          B1           PE6/D6    D13       D13       PD5         D3
                                  D14       D14       PD6         D4
3          D4           PE7/D7    D15       D15       PD7         D5
                                  CVCC      CVCC      CVCC        D6
4          C2           D8        A0        PC0/A0    PC0         D7
                                  VSS       VSS       VSS         VCC
5          C1           D9        A1        PC1/A1    PC1         A0
                                  A2        PC2/A2    PC2         VSS
6          D3           D10       A3        PC3/A3    PC3         A1
                                  A4        PC4/A4    PC4         A2
7          D2           D11       A5        PC5/A5    PC5         A3
                                  A6        PC6/A6    PC6         A4
8          D1           D12       A7        PC7/A7    PC7         A5
                                  PB0/A8/   PB0/A8/   PB0/TIOCA3  A6
9          E4           D13       TIOCA3    TIOCA3                A7
                                  PB1/A9/   PB1/A9/               A8
10         E3           D14       TIOCB3    TIOCB3
                                  PB2/A10/  PB2/A10/
11         E1           D15       TIOCC3    TIOCC3
                                  PB3/A11/  PB3/A11/
12         E2, F3       CVCC      TIOCD3    TIOCD3
                                  PB4/A12/  PB4/A12/
13         F1           A0        TIOCA4    TIOCA4

14         F2, F4       VSS

15         G1           A1

16         G2           A2

17         G3           A3

18         H1           A4

19         G4           A5

20         H2           A6

21         J1           A7

22         H3           PB0/A8/
                        TIOCA3

23         J2           PB1/A9/                       PB1/TIOCB3 A9
                        TIOCB3

24         K1           PB2/A10/                      PB2/TIOCC3 A10
                        TIOCC3

25         J3           PB3/A11/                      PB3/TIOCD3 A11
                        TIOCD3

26         K2           PB4/A12/                      PB4/TIOCA4 A12
                        TIOCA4

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REJ09B0054-0600
                                                               Section 1 Overview

    Pin No.                                 Pin Name

TFP-100B   TBP-112A*1   Mode 4    Mode 5    Mode 6    Mode 7   Flash Memory
TFP-100BV  TBP-112AV*1
TFP-100G                                                       Programmable
TFP-100GV                                                      Mode*2
FP-100B
FP-100BV

27         L2           PB5/A13/  PB5/A13/  PB5/A13/  PB5/TIOCB4 A13
                        TIOCB4    TIOCB4    TIOCB4

28         H4           PB6/A14/  PB6/A14/  PB6/A14/  PB6/TIOCA5 A14
                        TIOCA5    TIOCA5    TIOCA5

29         K3           PB7/A15/  PB7/A15/  PB7/A15/  PB7/TIOCB5 A15
                        TIOCB5    TIOCB5    TIOCB5

30         L3           PA0/A16   PA0/A16   PA0/A16   PA0      A16

31         J4           PA1/A17/  PA1/A17/  PA1/A17/  PA1/TxD2 A17
                        TxD2      TxD2      TxD2

32         K4           PA2/A18/  PA2/A18/  PA2/A18/  PA2/RxD2 A18
                        RxD2      RxD2      RxD2

33         L4           PA3/A19/  PA3/A19/  PA3/A19/  PA3/SCK2 NC
                        SCK2      SCK2      SCK2

34         H5           P10/TIOCA0/ P10/TIOCA0/ P10/TIOCA0/ P10/TIOCA0/ NC
                        DACK0/A20 DACK0/A20 DACK0/A20 DACK0

35         J5           P11/TIOCB0/ P11/TIOCB0/ P11/TIOCB0/ P11/TIOCB0/ NC
                        DACK1/A21 DACK1/A21 DACK1/A21 DACK1

36         L5           P12/TIOCC0/ P12/TIOCC0/ P12/TIOCC0/ P12/TIOCC0/ NC
                        TCLKA/A22 TCLKA/A22 TCLKA/A22 TCLKA

37         K5           P13/TIOCD0/ P13/TIOCD0/ P13/TIOCD0/ P13/TIOCD0/ NC
                        TCLKB/A23 TCLKB/A23 TCLKB/A23 TCLKB

38         J6           P14/TIOCA1/ P14/TIOCA1/ P14/TIOCA1/ P14/TIOCA1/ VSS

                        IRQ0      IRQ0      IRQ0      IRQ0

39         L6           P15/TIOCB1/ P15/TIOCB1/ P15/TIOCB1/ P15/TIOCB1/ NC

                        TCLKC     TCLKC     TCLKC     TCLKC

40         K6           P16/TIOCA2/ P16/TIOCA2/ P16/TIOCA2/ P16/TIOCA2/ VSS

                        IRQ1      IRQ1      IRQ1      IRQ1

41         H6           P17/TIOCB2/ P17/TIOCB2/ P17/TIOCB2/ P17/TIOCB2/ NC

                        TCLKD     TCLKD     TCLKD     TCLKD

42         K7, L7       AVSS      AVSS      AVSS      AVSS     VSS

43         J7           P97/DA1   P97/DA1   P97/DA1   P97/DA1  NC

44         L8           P96/DA0   P96/DA0   P96/DA0   P96/DA0  NC

45         H7           P47/AN7   P47/AN7   P47/AN7   P47/AN7  NC

46         K8           P46/AN6   P46/AN6   P46/AN6   P46/AN6  NC

47         L9           P45/AN5   P45/AN5   P45/AN5   P45/AN5  NC

                                            Rev. 6.00 Mar. 18, 2010 Page 25 of 982
                                                                         REJ09B0054-0600
Section 1 Overview

    Pin No.                                   Pin Name

TFP-100B   TBP-112A*1   Mode 4     Mode 5     Mode 6     Mode 7    Flash Memory
TFP-100BV  TBP-112AV*1                                   P44/AN4   Programmable
TFP-100G                           P44/AN4    P44/AN4    P43/AN3   Mode*2
TFP-100GV                          P43/AN3    P43/AN3    P42/AN2   NC
FP-100B                            P42/AN2    P42/AN2    P41/AN1   NC
FP-100BV                           P41/AN1    P41/AN1    P40/AN0   NC
                                   P40/AN0    P40/AN0    Vref      NC
48         J8           P44/AN4    Vref       Vref       AVCC      NC
                                   AVCC       AVCC       MD0       VCC
49         K9           P43/AN3    MD0        MD0        MD1       VCC
                                   MD1        MD1        OSC2      VSS
50         L10          P42/AN2    OSC2       OSC2       OSC1      VSS
                                   OSC1       OSC1       RES       NC
51         K10          P41/AN1    RES        RES        NMI       VSS
                                   NMI        NMI        STBY      RES
52         K11          P40/AN0    STBY       STBY       VCC       VCC
                                   VCC        VCC        XTAL      VCC
53         H8           Vref       XTAL       XTAL       VSS       VCC
                                   VSS        VSS        EXTAL     XTAL
54         J10          AVCC       EXTAL      EXTAL      FWE       VSS
                                   FWE        FWE        MD2       EXTAL
55         J11          MD0        MD2        MD2        PF7/      FWE
                                   PF7/       PF7/       PF6       VSS
56         H9           MD1        AS         AS         PF5       NC
                                   RD         RD         PF4       NC
57         H10          OSC2       HWR        HWR        PF3/      NC
                                   PF3/LWR/   PF3/LWR/   ADTRG/    NC
58         H11          OSC1       ADTRG/     ADTRG/     IRQ3      NC
                        RES        IRQ3       IRQ3       PF2
59         G8                      PF2/WAIT   PF2/WAIT   PF1/BUZZ  NC
                                   PF1/BACK/  PF1/BACK/            NC
60         G9           NMI        BUZZ       BUZZ       PF0/IRQ2
                                   PF0/BREQ/  PF0/BREQ/            VCC
61         G11          STBY       IRQ2       IRQ2

62         F9, G10      VCC

63         F11          XTAL

64         F8, F10      VSS

65         E11          EXTAL

66         E10          FWE

67         E9           MD2

68         D11          PF7/

69         E8           AS

70         D10          RD

71         C11          HWR

72         D9           PF3/LWR/
                        ADTRG/
                        IRQ3

73         C10          PF2/WAIT

74         B11          PF1/BACK/
                        BUZZ

75         C9           PF0/BREQ/
                        IRQ2

Rev. 6.00 Mar. 18, 2010 Page 26 of 982
REJ09B0054-0600
                                                               Section 1 Overview

    Pin No.                                 Pin Name

TFP-100B   TBP-112A*1   Mode 4    Mode 5    Mode 6    Mode 7    Flash Memory
TFP-100BV  TBP-112AV*1
TFP-100G                                                        Programmable
TFP-100GV                                                       Mode*2
FP-100B
FP-100BV

76         A10          P30/TxD0  P30/TxD0  P30/TxD0  P30/TxD0  NC

77         D8           P31/RxD0 P31/RxD0 P31/RxD0 P31/RxD0 NC

78         B9           P32/SCK0/ P32/SCK0/ P32/SCK0/ P32/SCK0/ NC
                        SDA1/IRQ4 SDA1/IRQ4 SDA1/IRQ4 SDA1/IRQ4

79         A9           P33/TxD1/ P33/TxD1/ P33/TxD1/ P33/TxD1/ NC

                        SCL1      SCL1      SCL1      SCL1

80         C8           P34/RxD1/ P34/RxD1/ P34/RxD1/ P34/RxD1/ NC

                        SDA0      SDA0      SDA0      SDA0

81         B8           P35/SCK1/ P35/SCK1/ P35/SCK1/ P35/SCK1/ NC
                        SCL0/IRQ5 SCL0/IRQ5 SCL0/IRQ5 SCL0/IRQ5

82         A8           P36       P36       P36       P36       NC

83         D7           P77/TxD3  P77/TxD3  P77/TxD3  P77/TxD3  NC

84         C7           P76/RxD3 P76/RxD3 P76/RxD3 P76/RxD3 NC

85         A7           P75/TMO3/ P75/TMO3/ P75/TMO3/ P75/TMO3/ NC

                        SCK3      SCK3      SCK3      SCK3

86         B7           P74/TMO2/ P74/TMO2/ P74/TMO2/ P74/TMO2/ NC

                        MRES      MRES      MRES      MRES

87         C6           P73/TMO1/ P73/TMO1/ P73/TMO1/ P73/TMO1/ NC
                        TEND1/CS7 TEND1/CS7 TEND1/CS7 TEND1

88         A6           P72/TMO0/ P72/TMO0/ P72/TMO0/ P72/TMO0/ NC
                        TEND0/CS6 TEND0/CS6 TEND0/CS6 TEND0

89         B6           P71/TMRI23/ P71/TMRI23/ P71/TMRI23/ P71/TMRI23/ NC

                        TMCI23/   TMCI23/   TMCI23/   TMCI23/

                        DREQ1/CS5 DREQ1/CS5 DREQ1/CS5 DREQ1

90         D6           P70/TMRI01/ P70/TMRI01/ P70/TMRI01/ P70/TMRI01/ NC

                        TMCI01/   TMCI01/   TMCI01/   TMCI01/

                        DREQ0/CS4 DREQ0/CS4 DREQ0/CS4 DREQ0

91         A5           PG0/IRQ6  PG0/IRQ6  PG0/IRQ6  PG0/IRQ6  NC

92         B5           PG1/CS3/  PG1/CS3/  PG1/CS3/  PG1/IRQ7  NC

                        IRQ7      IRQ7      IRQ7

93         C5           PG2/CS2   PG2/CS2   PG2/CS2   PG2       NC

94         A4           PG3/CS1   PG3/CS1   PG3/CS1   PG3       NC

95         D5           PG4/CS0   PG4/CS0   PG4/CS0   PG4       NC

96         B4           PE0/D0    PE0/D0    PE0/D0    PE0       NC

97         A3           PE1/D1    PE1/D1    PE1/D1    PE1       NC

                                            Rev. 6.00 Mar. 18, 2010 Page 27 of 982
                                                                         REJ09B0054-0600
Section 1 Overview

     Pin No.                              Pin Name

TFP-100B   TBP-112A*1   Mode 4  Mode 5    Mode 6    Mode 7  Flash Memory
TFP-100BV  TBP-112AV*1                    PE2/D2    PE2     Programmable
TFP-100G                                  PE3/D3    PE3     Mode*2
TFP-100GV                                 PE4/D4    PE4
FP-100B                                                     NC
FP-100BV
                                                            VCC
98         C4           PE2/D2  PE2/D2
                                                            VSS
99         B3           PE3/D3  PE3/D3

100        A2           PE4/D4  PE4/D4

Notes: 1. Supported only by HD64F2239.
          2. The NC should be left open.

Rev. 6.00 Mar. 18, 2010 Page 28 of 982
REJ09B0054-0600
                                                                     Section 1 Overview

Table 1.3 Pin Arrangements in Each Mode of H8S/2238 Group

           Pin No.                                         Pin Name

TFP-100B                   BP-112*2    Mode 4    Mode 5    Mode 6    Mode 7  Flash Memory
TFP-100BV                  BP-112V*2             PE5/D5    PE5/D5    PE5     Programmable
TFP-100G                   TBP-112A*2            PE6/D6    PE6/D6    PE6     Mode*4
TFP-100GV  FP-100A*1 TBP-                        PE7/D7    PE7/D7    PE7     OE
FP-100B    FP-100AV*1 112AV*2                    D8        D8        PD0     WE
FP-100BV                                         D9        D9        PD1     CE
                                                 D10       D10       PD2     D0
1          4        B2                 PE5/D5    D11       D11       PD3     D1
                                                 D12       D12       PD4     D2
2          5        B1                 PE6/D6    D13       D13       PD5     D3
                                                 D14       D14       PD6     D4
3          6        D4                 PE7/D7    D15       D15       PD7     D5
                                                 CVCC      CVCC      CVCC    D6
4          7        C2                 D8        A0        PC0/A0    PC0     D7
                                                 VSS       VSS       VSS     VCC
5          8        C1                 D9        A1        PC1/A1    PC1     A0
                                                 A2        PC2/A2    PC2     VSS
6          9        D3                 D10       A3        PC3/A3    PC3     A1
                                                 A4        PC4/A4    PC4     A2
7          10       D2                 D11       A5        PC5/A5    PC5     A3
                                                 A6        PC6/A6    PC6     A4
8          11       D1                 D12       A7        PC7/A7    PC7     A5
                                                 PB0/A8/   PB0/A8/   PB0/    A6
9          12       E4                 D13       TIOCA3    TIOCA3    TIOCA3  A7
                                                 PB1/A9/   PB1/A9/   PB1/    A8
10         13       E3                 D14       TIOCB3    TIOCB3    TIOCB3
                                                 PB2/A10/  PB2/A10/  PB2/    A9
11         14       E1                 D15       TIOCC3    TIOCC3    TIOCC3
                                                 PB3/A11/  PB3/A11/  PB3/    A10
12         15       E2, F3 CVCC                  TIOCD3    TIOCD3    TIOCD3
                                                 PB4/A12/  PB4/A12/  PB4/    A11
13         16       F1                 A0        TIOCA4    TIOCA4    TIOCA4
                                                                             A12
14         17       F2, F4 VSS

15         18       G1                 A1

16         19       G2                 A2

17         20       G3                 A3

18         21       H1                 A4

19         22       G4                 A5

20         23       H2                 A6

21         24       J1                 A7

22         25       H3                 PB0/A8/

                                       TIOCA3

23         26       J2                 PB1/A9/

                                       TIOCB3

24         27       K1                 PB2/A10/

                                       TIOCC3

25         28       J3                 PB3/A11/

                                       TIOCD3

26         29       K2                 PB4/A12/

                                       TIOCA4

                                                           Rev. 6.00 Mar. 18, 2010 Page 29 of 982
                                                                                        REJ09B0054-0600
Section 1 Overview

           Pin No.                                      Pin Name

TFP-100B   FP-100A*1   BP-112*2    Mode 4  Mode 5  Mode 6  Mode 7       Flash Memory
TFP-100BV  FP-100AV*1  BP-112V*2                                        Programmable
TFP-100G               TBP-112A*2                                       Mode*4
TFP-100GV                                                               A13
FP-100B                TBP-                                             A14
FP-100BV               112AV*2                                          A15
                                                                        A16
27         30          L2          PB5/A13/ PB5/A13/ PB5/A13/ PB5/      A17
                                                                        A18
                                   TIOCB4  TIOCB4  TIOCB4  TIOCB4       NC
                                                                        NC
28         31          H4          PB6/A14/ PB6/A14/ PB6/A14/ PB6/
                                                                        NC
                                   TIOCA5  TIOCA5  TIOCA5  TIOCA5
                                                                        NC
29         32          K3          PB7/A15/ PB7/A15/ PB7/A15/ PB7/
                                                                        NC
                                   TIOCB5  TIOCB5  TIOCB5  TIOCB5
                                                                        VSS
30         33          L3          PA0/A16 PA0/A16 PA0/A16 PA0
                                                                        NC
31         34          J4          PA1/A17/ PA1/A17/ PA1/A17/ PA1/TxD2
                                                                        VSS
                                   TxD2    TxD2    TxD2
                                                                        NC
32         35          K4          PA2/A18/ PA2/A18/ PA2/A18/ PA2/

                                   RxD2    RxD2    RxD2    RxD2

33         36          L4          PA3/A19/ PA3/A19/ PA3/A19/ PA3/

                                   SCK2    SCK2    SCK2    SCK2

34         37          H5          P10/    P10/    P10/    P10/

                                   TIOCA0/ TIOCA0/ TIOCA0/ TIOCA0

                                   A20     A20     A20

35         38          J5          P11/    P11/    P11/    P11/

                                   TIOCB0/ TIOCB0/ TIOCB0/ TIOCB0

                                   A21     A21     A21

36         39          L5          P12/    P12/    P12/    P12/

                                   TIOCC0/ TIOCC0/ TIOCC0/ TIOCC0/

                                   TCLKA/A22 TCLKA/A22 TCLKA/A22 TCLKA

37         40          K5          P13/    P13/    P13/    P13/

                                   TIOCD0/ TIOCD0/ TIOCD0/ TIOCD0/

                                   TCLKB/A23 TCLKB/A23 TCLKB/A23 TCLKB

38         41          J6          P14/    P14/    P14/    P14/

                                   TIOCA1/ TIOCA1/ TIOCA1/ TIOCA1/

                                   IRQ0    IRQ0    IRQ0    IRQ0

39         42          L6          P15/    P15/    P15/    P15/

                                   TIOCB1/ TIOCB1/ TIOCB1/ TIOCB1/

                                   TCLKC   TCLKC   TCLKC   TCLKC

40         43          K6          P16/    P16/    P16/    P16/

                                   TIOCA2/ TIOCA2/ TIOCA2/ TIOCA2/

                                   IRQ1    IRQ1    IRQ1    IRQ1

41         44          H6          P17/    P17/    P17/    P17/

                                   TIOCB2/ TIOCB2/ TIOCB2/ TIOCB2/

                                   TCLKD   TCLKD   TCLKD   TCLKD

Rev. 6.00 Mar. 18, 2010 Page 30 of 982
REJ09B0054-0600
                                                                   Section 1 Overview

           Pin No.                                       Pin Name

TFP-100B                   BP-112*2    Mode 4   Mode 5   Mode 6   Mode 7   Flash Memory
TFP-100BV                  BP-112V*2            AVSS     AVSS     AVSS     Programmable
TFP-100G                   TBP-112A*2           P97/DA1  P97/DA1  P97/DA1  Mode*4
TFP-100GV  FP-100A*1 TBP-                       P96/DA0  P96/DA0  P96/DA0  VSS
FP-100B    FP-100AV*1 112AV*2                   P47/AN7  P47/AN7  P47/AN7  NC
FP-100BV                                        P46/AN6  P46/AN6  P46/AN6  NC
                                                P45/AN5  P45/AN5  P45/AN5  NC
42         45       K7, L7 AVSS                 P44/AN4  P44/AN4  P44/AN4  NC
                                                P43/AN3  P43/AN3  P43/AN3  NC
43         46       J7                 P97/DA1  P42/AN2  P42/AN2  P42/AN2  NC
                                                P41/AN1  P41/AN1  P41/AN1  NC
44         47       L8                 P96/DA0  P40/AN0  P40/AN0  P40/AN0  NC
                                                Vref     Vref     Vref     NC
45         48       H7                 P47/AN7  AVCC     AVCC     AVCC     NC
                                                MD0      MD0      MD0      VCC
46         49       K8                 P46/AN6  MD1      MD1      MD1      VCC
                                                OSC2     OSC2     OSC2     VSS
47         50       L9                 P45/AN5  OSC1     OSC1     OSC1     VSS
                                                RES      RES      RES      NC
48         51       J8                 P44/AN4  NMI      NMI      NMI      VSS
                                                STBY     STBY     STBY     RES
49         52       K9                 P43/AN3  VCC      VCC      VCC      VCC
                                                XTAL     XTAL     XTAL     VCC
50         53       L10                P42/AN2  VSS      VSS      VSS      VCC
                                                EXTAL    EXTAL    EXTAL    XTAL
51         54       K10                P41/AN1  FWE      FWE      FWE      VSS
                                                MD2      MD2      MD2      EXTAL
52         55       K11                P40/AN0  PF7/     PF7/     PF7/     FWE
                                                AS       AS       PF6      VSS
53         56       H8                 Vref     RD       RD       PF5      NC
                                                HWR      HWR      PF4      NC
54         57       J10                AVCC                                NC
                                                                           NC
55         58       J11                MD0

56         59       H9                 MD1

57         60       H10                OSC2

58         61       H11                OSC1

59         62       G8                 RES

60         63       G9                 NMI

61         64       G11                STBY

62         65       F9, G10 VCC

63         66       F11                XTAL

64         67       F8, F10 VSS

65         68       E11                EXTAL

66         69       E10                FWE

67         70       E9                 MD2

68         71       D11                PF7/

69         72       E8                 AS

70         73       D10                RD

71         74       C11                HWR

                                                         Rev. 6.00 Mar. 18, 2010 Page 31 of 982
                                                                                      REJ09B0054-0600
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           Pin No.                                 Pin Name

TFP-100B   FP-100A*1   BP-112*2    Mode 4  Mode 5  Mode 6  Mode 7  Flash Memory
TFP-100BV  FP-100AV*1  BP-112V*2                                   Programmable
TFP-100G               TBP-112A*2          PF3/    PF3/    PF3/    Mode*4
TFP-100GV                                  LWR/    LWR/    ADTRG/  NC*3
FP-100B                TBP-                ADTRG/  ADTRG/  IRQ3
FP-100BV               112AV*2             IRQ3    IRQ3            NC
                                                           PF2     NC
72         75          D9          PF3/    PF2/    PF2/
                                           WAIT    WAIT    PF1/    VCC
                                   LWR/                    BUZZ
                                           PF1/    PF1/            NC
                                   ADTRG/  BACK/   BACK/   PF0/    NC
                                           BUZZ    BUZZ    IRQ2    NC
                                   IRQ3
                                           PF0/    PF0/    P30/    NC
73         76          C10         PF2/    BREQ/   BREQ/   TxD0
                                           IRQ2    IRQ2            NC
                                   WAIT                    P31/
                                           P30/    P30/    RxD0    NC
74         77          B11         PF1/    TxD0    TxD0
                                                           P32/    NC
                                   BACK/   P31/    P31/    SCK0/   NC
                                           RxD0    RxD0    SDA1/   NC
                                   BUZZ                    IRQ4
                                           P32/    P32/
75         78          C9          PF0/    SCK0/   SCK0/   P33/
                                           SDA1/   SDA1/   TxD1/
                                   BREQ/   IRQ4    IRQ4    SCL1

                                   IRQ2    P33/    P33/    P34/
                                           TxD1/   TxD1/   RxD1/
76         79          A10         P30/    SCL1    SCL1    SDA0

                                   TxD0    P34/    P34/    P35/
                                           RxD1/   RxD1/   SCK1/
77         80          D8          P31/    SDA0    SDA0    SCL0/
                                                           IRQ5
                                   RxD0    P35/    P35/    P36
                                           SCK1/   SCK1/
78         81          B9          P32/    SCL0/   SCL0/   P77/
                                           IRQ5    IRQ5    TxD3
                                   SCK0/
                                           P36     P36     P76/
                                   SDA1/                   RxD3
                                   IRQ4    P77/    P77/
                                           TxD3    TxD3
79         82          A9          P33/
                                           P76/    P76/
                                   TxD1/   RxD3    RxD3

                                   SCL1

80         83          C8          P34/

                                   RxD1/

                                   SDA0

81         84          B8          P35/

                                   SCK1/

                                   SCL0/

                                   IRQ5

82         85          A8          P36

83         86          D7          P77/

                                   TxD3

84         87          C7          P76/

                                   RxD3

Rev. 6.00 Mar. 18, 2010 Page 32 of 982
REJ09B0054-0600
                                                                        Section 1 Overview

           Pin No.                                        Pin Name

TFP-100B                   BP-112*2    Mode 4   Mode 5   Mode 6   Mode 7  Flash Memory
TFP-100BV                  BP-112V*2
TFP-100G                   TBP-112A*2                                     Programmable
TFP-100GV  FP-100A*1 TBP-                                                 Mode*4
FP-100B    FP-100AV*1 112AV*2
FP-100BV

85         88       A7                 P75/TMO3/ P75/TMO3/ P75/TMO3/ P75/TMO3/ NC

                                       SCK3     SCK3     SCK3     SCK3

86         89       B7                 P74/TMO2/ P74/TMO2/ P74/TMO2/ P74/TMO2/ NC

                                       MRES     MRES     MRES     MRES

87         90       C6                 P73/TMO1/ P73/TMO1/ P73/TMO1/ P73/TMO1 NC

                                       CS7      CS7      CS7

88         91       A6                 P72/TMO0/ P72/TMO0/ P72/TMO0/ P72/TMO0 NC

                                       CS6      CS6      CS6

89         92       B6                 P71/TMRI23/ P71/TMRI23/ P71/TMRI23/ P71/TMRI23/ NC

                                       TMCI23/  TMCI23/  TMCI23/  TMCI23
                                       CS5      CS5      CS5

90         93       D6                 P70/TMRI01/ P70/TMRI01/ P70/TMRI01/ P70/TMRI01/ NC

                                       TMCI01/ TMCI01/ TMCI01/ TMCI01

                                       CS4      CS4      CS4

91         94       A5                 PG0/IRQ6 PG0/IRQ6 PG0/IRQ6 PG0/IRQ6 NC

92         95       B5                 PG1/CS3/ PG1/CS3/ PG1/CS3/ PG1/IRQ7 NC

                                       IRQ7     IRQ7     IRQ7

93         96       C5                 PG2/CS2 PG2/CS2 PG2/CS2 PG2        NC

94         97       A4                 PG3/CS1 PG3/CS1 PG3/CS1 PG3        NC

95         98       D5                 PG4/CS0 PG4/CS0 PG4/CS0 PG4        NC

96         99       B4                 PE0/D0   PE0/D0   PE0/D0   PE0     NC

97         100      A3                 PE1/D1   PE1/D1   PE1/D1   PE1     NC

98         1        C4                 PE2/D2   PE2/D2   PE2/D2   PE2     NC

99         2        B3                 PE3/D3   PE3/D3   PE3/D3   PE3     VCC

100        3        A2                 PE4/D4   PE4/D4   PE4/D4   PE4     VSS

Notes: 1. Supported only by the H8S/2238B and H8S/2236B.
          2. Supported only by the HD64F2238R.
          3. Vcc in the H8S/2238B and H8S/2236B.
          4. The NC should be left open.

                                                         Rev. 6.00 Mar. 18, 2010 Page 33 of 982
                                                                                      REJ09B0054-0600
Section 1 Overview

Table 1.4 Pin Arrangements in Each Mode of H8S/2237 Group

    Pin No.                                       Pin Name

TFP-100B   FP-100A   Mode 4             Mode 5    Mode 6    Mode 7  PROM
TFP-100BV  FP-100AV                     PE5/D5    PE5/D5    PE5     Mode*
TFP-100G                                PE6/D6    PE6/D6    PE6     NC
TFP-100GV                               PE7/D7    PE7/D7    PE7     NC
FP-100B                                 D8        D8        PD0     NC
FP-100BV                                D9        D9        PD1     D0
                                        D10       D10       PD2     D1
1          4         PE5/D5             D11       D11       PD3     D2
                                        D12       D12       PD4     D3
2          5         PE6/D6             D13       D13       PD5     D4
                                        D14       D14       PD6     D5
3          6         PE7/D7             D15       D15       PD7     D6
                                        VCC       VCC       VCC     D7
4          7         D8                 A0        PC0/A0    PC0     VCC
                                        VSS       VSS       VSS     A0
5          8         D9                 A1        PC1/A1    PC1     VSS
                                        A2        PC2/A2    PC2     A1
6          9         D10                A3        PC3/A3    PC3     A2
                                        A4        PC4/A4    PC4     A3
7          10        D11                A5        PC5/A5    PC5     A4
                                        A6        PC6/A6    PC6     A5
8          11        D12                A7        PC7/A7    PC7     A6
                                        PB0/A8/   PB0/A8/   PB0/    A7
9          12        D13                TIOCA3    TIOCA3    TIOCA3  A8
                                        PB1/A9/   PB1/A9/   PB1/
10         13        D14                TIOCB3    TIOCB3    TIOCB3  OE
                                        PB2/A10/  PB2/A10/  PB2/
11         14        D15                TIOCC3    TIOCC3    TIOCC3  A10

12         15        VCC

13         16        A0

14         17        VSS

15         18        A1

16         19        A2

17         20        A3

18         21        A4

19         22        A5

20         23        A6

21         24        A7

22         25        PB0/A8/

                     TIOCA3

23         26        PB1/A9/

                     TIOCB3

24         27        PB2/A10/

                     TIOCC3

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                                                         Section 1 Overview

    Pin No.                                  Pin Name

TFP-100B   FP-100A   Mode 4      Mode 5      Mode 6      Mode 7    PROM
TFP-100BV  FP-100AV                          PB3/A11/              Mode*
TFP-100G                         PB3/A11/    TIOCD3      PB3/      A11
TFP-100GV                        TIOCD3      PB4/A12/    TIOCD3    A12
FP-100B                                      TIOCA4      PB4/      A13
FP-100BV                         PB4/A12/    PB5/A13/    TIOCA4    A14
                                 TIOCA4      TIOCB4      PB5/      A15
25         28        PB3/A11/                PB6/A14/    TIOCB4    A16
                                 PB5/A13/    TIOCA5      PB6/      VCC
                     TIOCD3      TIOCB4      PB7/A15/    TIOCA5    VCC
                                             TIOCB5      PB7/      NC
26         29        PB4/A12/    PB6/A14/    PA0/A16     TIOCB5    NC
                                 TIOCA5      PA1/A17/    PA0       NC
                     TIOCA4                  TxD2        PA1/TxD2  NC
                                 PB7/A15/    PA2/A18/
27         30        PB5/A13/    TIOCB5      RxD2        PA2/RxD2  NC
                                             PA3/A19/
                     TIOCB4      PA0/A16     SCK2        PA3/SCK2  NC
                                             P10/
28         31        PB6/A14/    PA1/A17/    TIOCA0/A20  P10/      NC
                                 TxD2        P11/        TIOCA0
                     TIOCA5                  TIOCB0/A21  P11/
                                 PA2/A18/    P12/        TIOCB0
29         32        PB7/A15/    RxD2        TIOCC0/     P12/
                                             TCLKA/A22   TIOCC0/
                     TIOCB5      PA3/A19/    P13/        TCLKA
                                 SCK2        TIOCD0/     P13/
30         33        PA0/A16                 TCLKB/A23   TIOCD0/
                                 P10/        P14/        TCLKB
31         34        PA1/A17/    TIOCA0/A20  TIOCA1/     P14/
                                             IRQ0        TIOCA1/
                     TxD2        P11/        P15/        IRQ0
                                 TIOCB0/A21  TIOCB1/     P15/
32         35        PA2/A18/                TCLKC       TIOCB1/
                                 P12/                    TCLKC
                     RxD2        TIOCC0/
                                 TCLKA/A22
33         36        PA3/A19/
                                 P13/
                     SCK2        TIOCD0/
                                 TCLKB/A23
34         37        P10/
                                 P14/
                     TIOCA0/A20  TIOCA1/
                                 IRQ0
35         38        P11/
                                 P15/
                     TIOCB0/A21  TIOCB1/
                                 TCLKC
36         39        P12/

                     TIOCC0/

                     TCLKA/A22

37         40        P13/

                     TIOCD0/

                     TCLKB/A23

38         41        P14/

                     TIOCA1/

                     IRQ0

39         42        P15/

                     TIOCB1/

                     TCLKC

                                             Rev. 6.00 Mar. 18, 2010 Page 35 of 982
                                                                          REJ09B0054-0600
Section 1 Overview

    Pin No.                                      Pin Name

TFP-100B   FP-100A   Mode 4             Mode 5   Mode 6    Mode 7   PROM
TFP-100BV  FP-100AV                     P16/     P16/      P16/     Mode*
TFP-100G                                TIOCA2/  TIOCA2/   TIOCA2/  NC
TFP-100GV                               IRQ1     IRQ1      IRQ1
FP-100B                                 P17/     P17/      P17/     NC
FP-100BV                                TIOCB2/  TIOCB2/   TIOCB2/
                                        TCLKD    TCLKD     TCLKD    VSS
40         43        P16/               AVSS     AVSS      AVSS     NC
                                        P97/DA1  P97/DA1   P97/DA1  NC
                     TIOCA2/            P96/DA0  P96/DA0   P96/DA0  NC
                                        P47/AN7  P47/AN7   P47/AN7  NC
                     IRQ1               P46/AN6  P46/AN6   P46/AN6  NC
                                        P45/AN5  P45/AN5   P45/AN5  NC
41         44        P17/               P44/AN4  P44/AN4   P44/AN4  NC
                                        P43/AN3  P43/AN3   P43/AN3  NC
                     TIOCB2/            P42/AN2  P42/AN2   P42/AN2  NC
                                        P41/AN1  P41/AN1   P41/AN1  NC
                     TCLKD              P40/AN0  P40/AN0   P40/AN0  VCC
                                        Vref     Vref      Vref     VCC
42         45        AVSS               AVCC     AVCC      AVCC     VSS
                                        MD0      MD0       MD0      VSS
43         46        P97/DA1            MD1      MD1       MD1      NC
                                        OSC2     OSC2      OSC2     NC
44         47        P96/DA0            OSC1     OSC1      OSC1     VPP
                                        RES      RES       RES      A9
45         48        P47/AN7            NMI      NMI       NMI      VSS
                                        STBY     STBY      STBY     VCC
46         49        P46/AN6            VCC      VCC       VCC      NC
                                        XTAL     XTAL      XTAL     VSS
47         50        P45/AN5            VSS      VSS       VSS      NC
                                        EXTAL    EXTAL     EXTAL
48         51        P44/AN4

49         52        P43/AN3

50         53        P42/AN2

51         54        P41/AN1

52         55        P40/AN0

53         56        Vref

54         57        AVCC

55         58        MD0

56         59        MD1

57         60        OSC2

58         61        OSC1

59         62        RES

60         63        NMI

61         64        STBY

62         65        VCC

63         66        XTAL

64         67        VSS

65         68        EXTAL

Rev. 6.00 Mar. 18, 2010 Page 36 of 982
REJ09B0054-0600
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TFP-100B   FP-100A   Mode 4     Mode 5     Mode 6     Mode 7    PROM
TFP-100BV  FP-100AV                        FWE                  Mode*
TFP-100G                        FWE        MD2
TFP-100GV                                  PF7/
FP-100B                         MD2        AS
FP-100BV                                   RD
                                PF7/       HWR
66         69        FWE        AS         PF3/LWR/   FWE       NC
                                RD         ADTRG/
67         70        MD2        HWR        IRQ3       MD2       VSS
                                PF3/LWR