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DAC8554IPWRG4

器件型号:DAC8554IPWRG4
器件类别:半导体    模拟混合信号IC   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
标准:
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器件描述

16-Bit, Quad Channel, Ultralow Glitch, Voltage Output Digital To Analog Converter 16-TSSOP -40 to 105

参数
产品属性属性值
Output TypeBuffered Voltage
Offset Error(Max)(%)N/A
InterfaceSPI
FeaturesN/A
DAC Channels4
RatingCatalog
Power Consumption(Typ)(mW)3
Approx. Price (US$)5.78 | 1ku
Resolution(Bits)16
INL(Max)(+/-LSB)12
Package GroupTSSOP
Zero Code Error(Typ)(mV)12
DAC ArchitectureString
Operating Temperature Range(C)-40 to 105
Code to Code Glitch(Typ)(nV-sec)0.15
Gain Error(Max)(%FSR)0.15
Package Sizemm2
Sample / Update Rate(MSPS)0.2
Output Range(Max)(mA/V)5.5
Output Range(Min)(mA/V)0
ReferenceType
Settling Time(μs)10

文档预览

DAC8554IPWRG4器件文档内容

BurrBrown Products                                              DAC8554                                                             DAC8554
from Texas Instruments

                                                                                                                     SLAS431B JUNE 2005 REVISED OCTOBER 2006

16-BIT, QUAD-CHANNEL, ULTRA-LOW GLITCH, VOLTAGE OUTPUT
                DIGITAL-TO-ANALOG CONVERTER

FEATURES                                                                 DESCRIPTION

Relative Accuracy: 4LSB                                                The DAC8554 is a 16-bit, quad-channel, voltage
Glitch Energy: 0.15nV-s                                                output, digital-to-analog converter (DAC), offering
MicroPower Operation:                                                  low-power operation and a flexible serial host
                                                                         interface. It offers monotonicity, good linearity, and
    150A per channel at 2.7V                                            exceptionally low glitch. Each on-chip precision
Power-On Reset to Zero-Scale                                           output amplifier allows rail-to-rail output swing to be
Power Supply: +2.7V to +5.5V                                           achieved over the supply range of 2.7V to 5.5V. The
16-Bit Monotonic Over Temperature                                      device supports a standard 3-wire serial interface
Settling Time: 10s to 0.003% FSR                                     capable of operating with input data clock
Ultra-Low AC Crosstalk: 100dB Typ                                     frequencies up to 50MHz for IOVDD = 5V.
Low Power SPITM Compatible Serial Interface
                                                                         The DAC8554 requires an external reference voltage
    with Schmitt-Triggered Inputs: Up to 50MHz                           to set the output range of each DAC channel. Also
On-Chip Output Buffer Amplifier with                                   incorporated into the device is a power-on reset
                                                                         circuit which ensures that the DAC outputs power up
    Rail-to-Rail Operation                                               at zero-scale and remain there until a valid write
Double Buffered Input Architecture                                     takes place. The DAC8554 provides a per channel
Simultaneous or Sequential Output Update                               power-down feature, accessed over the serial
                                                                         interface, that reduces the current consumption to
    and Power-Down                                                       175nA per channel at 5V.
16-Channel Broadcast Capability
1.8V to 5.5V Logic Compatibility                                       The low-power consumption of this device in normal
Available in a TSSOP-16 Package                                        operation makes it ideally suited to portable
                                                                         battery-operated equipment and other low-power
APPLICATIONS                                                             applications. The power consumption is 4.25mW at
                                                                         5V, reducing to 4W in power-down mode.
Portable Instrumentation
Closed-Loop Servo-Control                                              The DAC8554 is available in a TSSOP-16 package
Process Control                                                        with a specified operating temperature range of
Data Acquisition Systems                                               40C to +105C.
Programmable Attenuation
PC Peripherals                                                                 FUNCTIONAL BLOCK DIAGRAM

                                                                                 AVDD  IOVDD                                 VREFH

                                                                                                         Data       DAC      DAC A                 VOUTA
                                                                                                       Buffer A  Register A                        VOUTB
                                                                                                                                                   VOUTC
                                                                                                       Data      DAC         DAC D                 VOUTD

                                                                                 18                    Buffer D  Register D

                                                                         SYNC           24-Bit         Buffer    Register           Power-Down
                                                                         SCLK    Serial-to-Parallel 8  Control   Control            Control Logic

                                                                            DIN    Shift Register                                      Resistor
                                                                                                                                       Network

                                                                                                       A0 A1 LDAC ENABLE VREFL

             Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of Texas
             Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.

SPI, QSPI are trademarks of Motorola, Inc.
Microwire is a trademark of National Semiconductor.
All other trademarks are the property of their respective owners.

PRODUCTION DATA information is current as of publication date.                         Copyright 20052006, Texas Instruments Incorporated
Products conform to specifications per the terms of the Texas
Instruments standard warranty. Production processing does not
necessarily include testing of all parameters.
DAC8554

                                                                                                                       www.ti.com

SLAS431B JUNE 2005 REVISED OCTOBER 2006

            This integrated circuit can be damaged by ESD. Texas Instruments recommends that all integrated circuits be handled with
            appropriate precautions. Failure to observe proper handling and installation procedures can cause damage.

            ESD damage can range from subtle performance degradation to complete device failure. Precision integrated circuits may be
            more susceptible to damage because very small parametric changes could cause the device not to meet its published
            specifications.

                                               PACKAGING/ORDERING INFORMATION(1)

   PRODUCT      MAXIMUM             MAXIMUM    PACKAGE-        PACKAGE       SPECIFIED          PACKAGE     ORDERING       TRANSPORT
                RELATIVE         DIFFERENTIAL     LEAD       DESIGNATOR   TEMPERATURE           MARKING      NUMBER    MEDIA, QUANTITY
               ACCURACY          NONLINEARITY
                                                                                RANGE              D8554   DAC8554IPW          Tube, 90
                   (LSB)                (LSB)
                                                                          40C to +105C                 DAC8554IPWR  Tape and Reel, 2000
   DAC8554            12        1            TSSOP-16      PW

(1) For the most current package and ordering information see the Package Option Addendum at the end of this document, or see the TI
      web site at www.ti.com.

ABSOLUTE MAXIMUM RATINGS(1)

   AVDD to GND                                                                                                       UNIT
   Digital input voltage to GND                                                                                  0.3V to 6V
                                                                                                          0.3 V to AVDD + 0.3V
   VO(A) to VO(D) to GND                                                                                  0.3V to AVDD + 0.3V
   Operating temperature range                                                                               40C to +105C
                                                                                                             65C to +150C
   Storage temperature range
                                                                                                                    150C
   Junction temperature range (TJ max)                                                                       (TJmax TA)/JA
   Power dissipation
                                                                                                                   118C/W
   JA Thermal impedance                                                                                            29C/W
                                                                                                                    1500V
   JC Thermal impedance                                                                                             1000V

   ESD rating                    Human body model (HBM)
                                 Charged device model (CDM)

(1) Stresses above those listed under absolute maximum ratings may cause permanent damage to the device. Exposure to absolute
      maximum conditions for extended periods may affect device reliability.

ELECTRICAL CHARACTERISTICS

VDD = 2.7V to 5.5V, 40C to +105C range (unless otherwise noted).

               PARAMETER                                 TEST CONDITIONS                        MIN TYP                MAX UNIT

   STATIC PERFORMANCE(1)                                                                          16
                                                                                                               4
   Resolution                                                                                                                        Bits
                                                                                                          0.25                     LSB
   Relative accuracy                 Measured by line passing through codes 485 and 64741                      2        12        LSB
                                                                                                               5          1        mV
   Differential nonlinearity         16-bit monotonic                                                                              V/C
                                                                                                            0.3         12     % of FSR
   Zero-scale error                  Measured by line passing through codes 485 and 64741                 0.05                  % of FSR
                                                                                                                        0.5      ppm of
   Zero-scale error drift                                                                                      1      0.15      FSR/C
                                                                                                            0.75                   mV/V
   Full-scale error                  Measured by line passing through codes 485 and 64741,
   Gain error                        (AVDD = 5V, VREF = 4.99V) and (AVDD = 2.7V, VREF = 2.69V)     0
                                                                                                                8
   Gain temperature coefficient
                                                                                                               12
   PSRR Power-Supply Rejection Ratio RL = 2k, CL = 200pF
   OUTPUT CHARACTERISTICS(2)

   Output voltage range                                                                                                VREFH     V

   Output voltage settling time      To 0.003% FSR, 0200h to FD00h, RL = 2k,                                          10        s
                                     0pF < CL < 200pF
                                                                                                                                 s
                                     RL = 2k, CL = 500pF

(1) Linearity calculated using a reduced code range of 485 to 64741; output unloaded.
(2) Ensured by design and characterization; not production tested.

2                                                      Submit Documentation Feedback
                                                                                                                      DAC8554

     www.ti.com

                                                                                                  SLAS431B JUNE 2005 REVISED OCTOBER 2006

ELECTRICAL CHARACTERISTICS (continued)

VDD = 2.7V to 5.5V, 40C to +105C range (unless otherwise noted).

           PARAMETER                                     TEST CONDITIONS                          MIN TYP             MAX          UNIT
                                                                                                                1.8                V/s
Slew rate                                                                                                      470                  pF
                                                                                                                                    pF
Capacitive load stability            RL =                                                                    1000
Code change glitch impulse           RL = 2k                                                                  0.15                 nV-s
                                     1LSB change around major carry                                           0.15

Digital feedthrough                                                                                           0.25

DC crosstalk                         Full-scale swing on adjacent channel.                                   100                  LSB
AC crosstalk                         AVDD = 5V, VREF = 4.096V                                                     1                dB
                                                                                                                                    
                                     1kHz sine wave                                                              50
                                                                                                                 20                mA
DC output impedance                  At mid-point input                                                         2.5

Short-circuit current                AVDD = 5V                                                                    5                s
Power-up time                        AVDD = 3V
AC PERFORMANCE                       Coming out of power-down mode, AVDD = 5V
                                     Coming out of power-down mode, AVDD = 3V

SNR                                                                                                              95
                                                                                                                85
THD                                  BW = 20kHz, AVDD = 5V, FOUT = 1kHz,
SFDR                                 1st 19 harmonics removed for SNR calculation                                                                  dB
                                                                                                                 87
SINAD                                                                                                            84

REFERENCE INPUT

VREFH Voltage                        VREFL < VREFH, AVDD (VREFH + VREFL)/2 > 1.2V               0                   AVDD         V
VREFL Voltage                        VREFL < VREFH , AVDD (VREFH + VREFL)/2 > 1.2V              0
                                     VREFL = GND, VREFH = AVDD = 5V                                                   AVDD/2       V
Reference input current              VREFL = GND, VREFH = AVDD = 3V                                        180
                                     VREFL < VREFH                                                         120        250          A
Reference input impedance
LOGIC INPUTS(3)                                                                                              31       200          A

                                                                                                                                   k

VIL        Logic input LOW voltage   2.7V  IOVDD  5.5V                                                                0.3 IOVDD  V
                                     1.8V  IOVDD  2.7V
                                     2.7  IOVDD  5.5V                                                                 0.1 IOVDD
                                     1.8  IOVDD < 2.7V
VIH        Logic input HIGH voltage                                                                0.7 IOVDD                     V
                                                                                                  0.95 IOVDD

Pin capacitance                                                                                                       3            pF

POWER REQUIREMENTS

AVDD                                                                                              2.7                 5.5          V
IOVDD
IDD (normal mode)                                                                                 1.8                 5.5

            IOIDD                    Input code = 32768, no load, reference current not included                10    20           A
            AVDD = 3.6V to 5.5V      VIH = IOVDD and VIL = GND
            AVDD = 2.7V to 3.6V      VIH = IOVDD and VIL = GND                                                  0.65  0.95         mA
IDD (all power-down modes)
            AVDD = 3.6V to 5.5V                                                                                 0.6   0.9
            AVDD = 2.7V to 3.6V
POWER EFFICIENCY                                                                                                0.7   2            A

                                                                                                                0.4   2

IOUT/IDD                             IL = 2mA, AVDD = 5V                                                        89                 %
TEMPERATURE RANGE

Specified performance                                                                             40                 +105         C

(3) Ensured by design and characterization; not production tested.

                                                         Submit Documentation Feedback                                                                 3
DAC8554                                                                                                         www.ti.com

SLAS431B JUNE 2005 REVISED OCTOBER 2006

                                             PIN CONFIGURATION

                                             VOUTA 1  DAC8554  16 LDAC
                                             VOUTB 2           15 ENABLE
                                             VREFH 3           14 A1
                                                               13 A0
                                              AVDD 4           12 IOVDD
                                             VREFL 5           11 DIN
                                               GND 6           10 SCLK
                                             VOUTC 7           9 SYNC
                                             VOUTD 8

                                             PIN DESCRIPTIONS

   PIN  NAME                                                   DESCRIPTION

   1    VOUTA   Analog output voltage from DAC A.

   2    VOUTB   Analog output voltage from DAC B.

   3    VrefH   Positive reference voltage input.

   4    AVDD    Power supply input, 2.7V to 5.5V.

   5    VrefL   Negative reference voltage input.

   6    GND     Ground reference point for all circuitry on the part.

   7    VOUTC   Analog output voltage DAC C.

   8    VOUTD   Analog output voltage DAC D.

                Level-triggered control input (active LOW). This is the frame synchronization signal for the input data. When

                SYNC goes LOW, it enables the input shift register and data is transferred in on the falling edges of the

   9    SYNC    following clocks. The DAC is updated following the 24th clock (unless SYNC is taken HIGH before this edge,

                in which case the rising edge of SYNC acts as an interrupt and the write sequence is ignored by the

                DAC8554). Schmitt-Trigger-Logic input.

   10   SCLK    Serial clock input. Data can be transferred at rates up to 50MHz. Schmitt-Trigger-Logic input.

   11   DIN     Serial data input. Data is clocked into the 24-bit input shift register on each falling edge of the serial clock
                input. Schmitt-Trigger-Logic input.

   12   IOVDD   Digital input-output power supply

   13   A0      Address 0 -- sets device address; see Table 2

   14   A1      Address 1 -- sets device address; see Table 2

   15   ENABLE  Active LOW, ENABLE LOW connects the SPI interface to the serial port.

   16   LDAC    Load DACs, rising edge triggered, loads all DAC registers.

4                                            Submit Documentation Feedback
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SERIAL WRITE OPERATION                                                               SLAS431B JUNE 2005 REVISED OCTOBER 2006
                                                                             t9
SCLK        1                                        t1
SYNC                                                               24                                     DB23
        t8
   DIN                                                  t2
               t4           t3                                           t7

                        t6                                           DB0
                   t5

            DB23

TIMING REQUIREMENTS(1)(2)

AVDD = 2.7V to 5.5V, all specifications 40C to +105C (unless otherwise noted)

            PARAMETER                                                        TEST CONDITIONS  MIN TYP MAX UNIT

t1(3) SCLK cycle time                                IOVDD = AVDD = 2.7V to 3.6V              40
t2 SCLK HIGH time                                    IOVDD = AVDD = 3.6V to 5.5V                                           ns
t3 SCLK LOW time                                     IOVDD = AVDD = 2.7V to 3.6V
t4 SYNC falling edge to SCLK rising edge setup time  IOVDD = AVDD = 3.6V to 5.5V              20
t5 Data setup time                                   IOVDD = AVDD = 2.7V to 3.6V
t6 Data hold time                                    IOVDD = AVDD = 3.6V to 5.5V              20
t7 24th SCLK falling edge to SYNC rising edge        IOVDD = AVDD = 2.7V to 3.6V                                           ns
t8 Minimum SYNC HIGH time                            IOVDD = AVDD = 3.6V to 5.5V
t9 24th SCLK falling edge to SYNC falling edge       IOVDD = AVDD = 2.7V to 3.6V              10
                                                     IOVDD = AVDD = 3.6V to 5.5V
                                                     IOVDD = AVDD = 2.7V to 3.6V              20
                                                     IOVDD = AVDD = 3.6V to 5.5V                                           ns
                                                     IOVDD = AVDD = 2.7V to 3.6V
                                                     IOVDD = AVDD = 3.6V to 5.5V              10
                                                     IOVDD = AVDD = 2.7V to 3.6V
                                                     IOVDD = AVDD = 3.6V to 5.5V              0
                                                     IOVDD = AVDD = 2.7V to 5.5V                                         ns

                                                                                              0

                                                                                              5
                                                                                                                         ns

                                                                                              5

                                                                                              4.5
                                                                                                                           ns

                                                                                              4.5

                                                                                              0
                                                                                                                         ns

                                                                                              0

                                                                                              40
                                                                                                                           ns

                                                                                              20

                                                                                              130                             ns

(1) All input signals are specified with tR = tF = 3ns (10% to 90% of AVDD) and timed from a voltage level of (VIL + VIH)/2.
(2) See Serial Write Operation timing diagram.

(3) Maximum SCLK frequency is 50MHz at IOVDD = AVDD = 3.6V to 5.5V and 25MHz at IOVDD = AVDD = 2.7V to 3.6V.

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DAC8554

                                                                                                                                    www.ti.com

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                                         TYPICAL CHARACTERISTICS: VDD = 5V

                                                          At TA = +25C, unless otherwise noted.

                                 LINEARITY ERROR AND                                                   LINEARITY ERROR AND
                          DIFFERENTIAL LINEARITY ERROR                                          DIFFERENTIAL LINEARITY ERROR

                                 vs DIGITAL INPUT CODE                                                 vs DIGITAL INPUT CODE

                8                   VDD = 5V, VREF = 4.99V                             8                   VDD = 5V, VREF = 4.99V
                6 Channel A                                                            6 Channel B
   LE (LSB)                                                               LE (LSB)
                4                                                                      4

                2                                                                      2

                0                                                                      0

               -2                                                                     -2
               -4                                                                     -4
               -6                                                                     -6
               -8                                                                     -8

               1.0                                                                    1.0

   DLE (LSB)   0.5                                                        DLE (LSB)   0.5

               0                                                                      0

              -0.5                                                                   -0.5

              -1.0        8192 16384 24576 32768 40960 49152 57344 65536             -1.0       8192 16384 24576 32768 40960 49152 57344 65536
                      0                        Digital Input Code                            0                       Digital Input Code

                                Figure 1.                                                              Figure 2.

                                 LINEARITY ERROR AND                                                   LINEARITY ERROR AND
                          DIFFERENTIAL LINEARITY ERROR                                          DIFFERENTIAL LINEARITY ERROR

                                 vs DIGITAL INPUT CODE                                                 vs DIGITAL INPUT CODE

                8                   VDD = 5V, VREF = 4.99V                             8                   VDD = 5V, VREF = 4.99V
                6 Channel C                                                            6 Channel D
   LE (LSB)                                                               LE (LSB)
                4                                                                      4

                2                                                                      2

                0                                                                      0

               -2                                                                     -2
               -4                                                                     -4
               -6                                                                     -6
               -8                                                                     -8

               1.0                                                                    1.0

   DLE (LSB)   0.5                                                        DLE (LSB)   0.5

               0                                                                      0

              -0.5                                                                   -0.5

              -1.0        8192 16384 24576 32768 40960 49152 57344 65536             -1.0       8192 16384 24576 32768 40960 49152 57344 65536
                      0                        Digital Input Code                            0                       Digital Input Code

                                Figure 3.                                                              Figure 4.

                                         ZERO-SCALE ERROR      CH C                                           FULL-SCALE ERROR
                                           vs TEMPERATURE      CH D                                             vs TEMPERATURE

                5.0                                                                    0
                        VDD = 5V                                                              AVDD = 5V, VREF = 4.99V
                        VREF = 4.99V
                                                                                      -5
                2.5
   Error (mV)                                                             Error (mV)  -10                                           CH C
                                CH A                                                                                                CH D
                   0                                                                  -15                         CH A
                                                                                                                  CH B
                                CH B                                                  -20
               -2.5
                                                                                      -25
               -5.0          0  40                         80        120                   -40      0  40                       80        120
                     -40

                                Temperature (C)                                                       Temperature (C)

                                Figure 5.                                                              Figure 6.

6                                                              Submit Documentation Feedback
                                                                                                                                                     DAC8554

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                                                                                                             SLAS431B JUNE 2005 REVISED OCTOBER 2006

                               TYPICAL CHARACTERISTICS: VDD = 5V (continued)

At TA = +25C, unless otherwise noted.

              SOURCE CURRENT CAPABILITY (ALL CHANNELS)                                         2000                       SUPPLY CURRENT
                                                                                               1600                 vs LOGIC INPUT VOLTAGE
           6.0
                                                                                                        TA = +25C, SYNC Input (All other inputs = GND)
           5.6                                                                                          CH A Powered Up (All other channels in powerdown)
                                                                                                        Reference Current Included
           5.2
                                                                                                        IOVDD = AVDD = VREF = 5V

VOUT (V)                                                                             IDD (mA)  1200

           4.8                                                                                 800

           4.4 AVDD = 5.5V                                                                     400
                   VREF = AVDD - 10mV
                   DAC Loaded with FFFFh                                                       0

           4.0

                0     2      4                 6       8                         10                  0       1                  2              3  4        5

                             ISOURCE (mA)                                                                                          VLOGIC (V)

                                Figure 7.                                                                                       Figure 8.

                      POWER SPECTRAL DENSITY                                                                 TOTAL HARMONIC DISTORTION
                                                                                                                  vs OUTPUT FREQUENCY
                                                                  AVDD = 5V
            -10                                                   VREF = 4.096V                -40
            -30                                                   fCLK = 1MSPS                          AVDD = VREF = 5V
            -50                                                   fOUT = 1kHz
            -70                                                   THD = 79dB                   -50      -1dB FSR Digital Input
            -90                                                   SNR = 96dB                            fS = 1MSPS
           -110
           -130                                                                                         Measurement Bandwidth = 20kHz

                   0                                                                           -60

Gain (dB)                                                                            THD (dB)  -70
                                                                                                        THD

                                                                                               -80

                                                                                               -90

                                                                                                             2nd Harmonic          3rd Harmonic

                                                                                               -100

                         5k               10k     15k                 20k                            0       1             2                3     4        5

                             Frequency (Hz)                                                                                     fOUT (kHz)

                                Figure 9.                                                                                       Figure 10.

                FULL-SCALE SETTLING TIME: 5V RISING EDGE                                             FULL-SCALE SETTLING TIME: 5V FALLING EDGE

           Rising                              Trigger Pulse: 5V/div                           Falling                            Trigger Pulse: 5V/div
           Edge                                                                                Edge
           1V/div                              AVDD = 5V,                                      1V/div                             AVDD = 5V,
                                               VREF = 4.096V,                                                                     VREF = 4.096V,
                                               From Code: 0000                                                                    From Code: FFFF
                                               To Code: FFFF                                                                      To Code: 0000

                                               Zoomed Rising Edge                                                                 Zoomed Falling Edge
                                               1mV/div                                                                            1mV/div

                             Time (2ms/div)                                                                     Time (2ms/div)

                                  Figure 11.                                                                         Figure 12.

                                                       Submit Documentation Feedback                                                                          7
DAC8554

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SLAS431B JUNE 2005 REVISED OCTOBER 2006

                                TYPICAL CHARACTERISTICS: VDD = 5V (continued)

At TA = +25C, unless otherwise noted.

                     HALF-SCALE SETTLING TIME: 5V RISING EDGE                                            HALF-SCALE SETTLING TIME: 5V FALLING EDGE

                             Trigger Pulse: 5V/div                                                                Trigger Pulse: 5V/div
                                                                                                                  AVDD = 5V,
                     Rising  AVDD = 5V,                                                                  Falling  VREF = 4.096V,
                     Edge    VREF = 4.096V,                                                              Edge     From Code: CFFF
                     1V/div  From Code: 4000                                                             1V/div   To Code: 4000
                             To Code: CFFF
                                                                                                                  Zoomed Falling Edge
                             Zoomed Rising Edge                                                                   1mV/div
                             1mV/div

                                               Time (2ms/div)                                                                        Time (2ms/div)

                                                 Figure 13.                                                                            Figure 14.
                     GLITCH ENERGY: 5V, 1LSB STEP, RISING EDGE                                           GLITCH ENERGY: 5V, 1LSB STEP, FALLING EDGE

   VOUT (500mV/div)                                           AVDD = 5V,               VOUT (500mV/div)                                             AVDD = 5V,
                                                              VREF = 4.096V,                                                                        VREF = 4.096V,
   VOUT (500mV/div)                                           From Code: 7FFF          VOUT (500mV/div)                                             From Code: 8000
                                                              To Code: 8000                                                                         To Code: 7FFF
                                                              Glitch: 0.08nV-s                                                                      Glitch: 0.16nV-s
                                                                                                                                                    Measured Worst Case
                                                 Time (400ns/div)                                                                      Time (400ns/div)

                                                  Figure 15.                                                                           Figure 16.
                     GLITCH ENERGY: 5V, 16LSB STEP, RISING EDGE
                                                                                                         GLITCH ENERGY: 5V, 16LSB STEP, FALLING EDGE
                                                                     AVDD = 5V,
                                                                     VREF = 4.096V,                                                                        AVDD = 5V,
                                                                     From Code: 8000                                                                       VREF = 4.096V,
                                                                     To Code: 8010                                                                         From Code: 8010
                                                                     Glitch: 0.04nV-s                                                                      To Code: 8000
                                                                                                                                                           Glitch: 0.08nV-s
                                                 Time (400ns/div)
                                                                                                                                       Time (400ns/div)
                                                  Figure 17.
                                                                                                                                       Figure 18.

8                            Submit Documentation Feedback
                                                                                                                     DAC8554

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                                                                                                                     SLAS431B JUNE 2005 REVISED OCTOBER 2006

                               TYPICAL CHARACTERISTICS: VDD = 5V (continued)

At TA = +25C, unless otherwise noted.

                                GLITCH ENERGY: 5V, 256LSB STEP, RISING EDGE                                        GLITCH ENERGY: 5V, 256LSB STEP, FALLING EDGE

                VOUT (5mV/div)                       AVDD = 5V,                                      VOUT (5mV/div)                                             AVDD = 5V,
                                                     VREF = 4.096V,                                                                                             VREF = 4.096V,
                350                                  From Code: 8000                                                                                            From Code: 80FF
                300                                  To Code: 80FF                                                                                              To Code: 8000
                250                                  Glitch: Not Detected                                                                                       Glitch: Not Detected
                200                                  Theoretical Worst Case                                                                                     Theoretical Worst Case
                150
                100                    Time (400ns/div)                                                                                           Time (400ns/div)

                     100                   Figure 19.                                                                                              Figure 20.

                                OUTPUT NOISE DENSITY                                                                                   SIGNAL-TO-NOISE RATIO
                                                                                                                                       vs OUTPUT FREQUENCY
                                                                      AVDD = 5V
                                                                      VREF = 4.096V                                98
                                                                      Code = 7FFF                                         AVDD = VREF = 5V
                                                                      No Load
                                                                                                                   96 -1dB FSR Digital Inputs
Noise (nV/Hz)                                                                             SNR (dB)                       fS = 1MSPS

                                1k                  10k                              100k                          94 Measurement Bandwidth = 20kHz

                                    Frequency (Hz)                                                                 92

                                    Figure 21.                                                                     90

                                                                                                                   88

                                                                                                                   86

                                                                                                                   84
                                                                                                                        0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5
                                                                                                                                                          fOUT (kHz)

                                                                                                                                                   Figure 22.

                                                         Submit Documentation Feedback                                                                                                  9
DAC8554

                                                                                                                                                        www.ti.com

SLAS431B JUNE 2005 REVISED OCTOBER 2006

                                        TYPICAL CHARACTERISTICS: VDD = 2.7V

                                                          At TA = +25C, unless otherwise noted.

                                  LINEARITY ERROR AND                                                   LINEARITY ERROR AND
                           DIFFERENTIAL LINEARITY ERROR                                          DIFFERENTIAL LINEARITY ERROR

                                  vs DIGITAL INPUT CODE                                                 vs DIGITAL INPUT CODE

                 8                   VDD = 2.7V, VREF = 2.69V                           8                   VDD = 2.7V, VREF = 2.69V
                 6 Channel A                                                            6 Channel B
    LE (LSB)                                                               LE (LSB)
                 4                                                                      4

                 2                                                                      2

                 0                                                                      0

                -2                                                                     -2
                -4                                                                     -4
                -6                                                                     -6
                -8                                                                     -8

                1.0                                                                    1.0

    DLE (LSB)   0.5                                                        DLE (LSB)   0.5

                0                                                                      0

               -0.5                                                                   -0.5

               -1.0        8192 16384 24576 32768 40960 49152 57344 65536             -1.0       8192 16384 24576 32768 40960 49152 57344 65536
                       0                        Digital Input Code                            0                       Digital Input Code

                                 Figure 23.                                                             Figure 24.

                                  LINEARITY ERROR AND                                                   LINEARITY ERROR AND
                           DIFFERENTIAL LINEARITY ERROR                                          DIFFERENTIAL LINEARITY ERROR

                                  vs DIGITAL INPUT CODE                                                 vs DIGITAL INPUT CODE

                 8                   VDD = 2.7V, VREF = 2.69V                           8                   VDD = 2.7V, VREF = 2.69V
                 6 Channel C                                                            6 Channel D
    LE (LSB)                                                               LE (LSB)
                 4                                                                      4

                 2                                                                      2

                 0                                                                      0

                -2                                                                     -2
                -4                                                                     -4
                -6                                                                     -6
                -8                                                                     -8

                1.0                                                                    1.0

    DLE (LSB)   0.5                                                        DLE (LSB)   0.5

                0                                                                      0

               -0.5                                                                   -0.5

               -1.0        8192 16384 24576 32768 40960 49152 57344 65536             -1.0       8192 16384 24576 32768 40960 49152 57344 65536
                       0                        Digital Input Code                            0                       Digital Input Code

                                 Figure 25.                                                             Figure 26.

    Error (mV)                            ZERO-SCALE ERROR      CH C       Error (mV)                           FULL-SCALE ERROR                        CH D
                                            vs TEMPERATURE      CH D                                              vs TEMPERATURE

                 5.0                                                                      0
                         VDD = 2.7V                                                              AVDD = 2.7V, VREF = 2.69V
                         VREF = 2.69V
                                                                                        -5
                 2.5                                                                                                        CH C
                                                                                                                                                  CH A
                                 CH A
                    0                                                                  -10

                                 CH B                                                                                                          CH B
                -2.5                                                                   -15

                                                                                       -20

                -5.0          0  40                         80        120              -25           0  40                80                                  120
                      -40                                                                   -40

                                 Temperature (C)                                                       Temperature (C)

                                 Figure 27.                                                             Figure 28.

10                                                              Submit Documentation Feedback
                                                                                                                                                            DAC8554

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                                                                                                                                 SLAS431B JUNE 2005 REVISED OCTOBER 2006

                              TYPICAL CHARACTERISTICS: VDD = 2.7V (continued)

At TA = +25C, unless otherwise noted.

   SOURCE CURRENT CAPABILITY (ALL CHANNELS)                                                                                                      SUPPLY CURRENT
                                                                                                                                           vs LOGIC INPUT VOLTAGE
3.0
2.7                                                                                                                    800
2.4                                                                                                                            TA = +25C, SYNC Input (All other inputs = GND)
2.1                                                                                                                            CH A Powered Up (All other channels in powerdown)
VOUT (V)                                                                                                                       Reference Current Included
                                                                                                             IDD (mA)
                                                                                                                       600
                                                                                                                                IOVDD = AVDD = VREF = 2.7V

                                                                                                                       400

1.8 AVDD = 2.7V                                                                                                        200
        VREF = AVDD - 10mV
        DAC Loaded with FFFFh                                                                                          0

1.5

0           2  4               6  8                       10                                                                0    0.5  1.0  1.5         2.0  2.5 2.7

               ISOURCE (mA)                                                                                                                VLOGIC (V)

               Figure 29.                                                                                                             Figure 30.

FULL-SCALE SETTLING TIME: 2.7V RISING EDGE                                                                             FULL-SCALE SETTLING TIME: 2.7V FALLING EDGE

                               Trigger Pulse: 2.7V/div                                                                                     Trigger Pulse: 2.7V/div

Rising                         AVDD = 2.7V,                                                                                                             AVDD = 2.7V,
Edge                           VREF = 2.5V,                                                                                                             VREF = 2.5V,
0.5V/div                       From Code: 0000                                                                                                          From Code: FFFF
                               To Code: FFFF                                                                                                            To Code: 0000

                                              Zoomed Rising Edge                                                       Falling                          Zoomed Falling Edge
                                              1mV/div                                                                  Edge                             1mV/div
                                                                                                                       0.5V/div
                           Time (2ms/div)                                                                                             Time (2ms/div)

                             Figure 31.                                                                                                    Figure 32.

HALF-SCALE SETTLING TIME: 2.7V RISING EDGE                                                                             HALF-SCALE SETTLING TIME: 2.7V FALLING EDGE

Rising                           Trigger Pulse: 2.7V/div                                                               Falling                          Trigger Pulse: 2.7V/div
Edge                                                                                                                   Edge
0.5V/div                         AVDD = 2.7V,                                                                          0.5V/div                         AVDD = 2.7V,
                                 VREF = 2.5V,                                                                                                           VREF = 2.5V,
                                 From Code: 4000                                                                                                        From Code: CFFF
                                 To Code: CFFF                                                                                                          To Code: 4000

                                 Zoomed Rising Edge                                                                                                     Zoomed Falling Edge
                                 1mV/div                                                                                                                1mV/div

               Time (2ms/div)                                                                                                         Time (2ms/div)

                    Figure 33.                                                                                                             Figure 34.

                                  Submit Documentation Feedback                                                                                                                   11
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SLAS431B JUNE 2005 REVISED OCTOBER 2006

                               TYPICAL CHARACTERISTICS: VDD = 2.7V (continued)

At TA = +25C, unless otherwise noted.

                      GLITCH ENERGY: 2.7V, 1LSB STEP, RISING EDGE                                          GLITCH ENERGY: 2.7V, 1LSB STEP, FALLING EDGE

    VOUT (200mV/div)                                            AVDD = 2.7V,             VOUT (200mV/div)                                             AVDD = 2.7V,
                                                                VREF = 2.5V,                                                                          VREF = 2.5V,
    VOUT (200mV/div)                                            From Code: 7FFF          VOUT (200mV/div)                                             From Code: 8000
                                                                To Code: 8000                                                                         To Code: 7FFF
    VOUT (5mV/div)                                              Glitch: 0.08nV-s         VOUT (5mV/div)                                               Glitch: 0.16nV-s
                                                                                                                                                      Measured Worst Case
                                                  Time (400ns/div)                                                                       Time (400ns/div)

                                                   Figure 35.                                                                             Figure 36.
                    GLITCH ENERGY: 2.7V, 16LSB STEP, RISING EDGE                                         GLITCH ENERGY: 2.7V, 16LSB STEP, FALLING EDGE

                                                                       AVDD = 2.7V,                                                                          AVDD = 2.7V,
                                                                       VREF = 2.5V,                                                                          VREF = 2.5V,
                                                                       From Code: 8000                                                                       From Code: 8010
                                                                       To Code: 8010                                                                         To Code: 8000
                                                                       Glitch: 0.04nV-s                                                                      Glitch: 0.12nV-s

                                                  Time (400ns/div)                                                                       Time (400ns/div)

                                                   Figure 37.                                                                             Figure 38.
                    GLITCH ENERGY: 2.7V, 256LSB STEP, RISING EDGE                                        GLITCH ENERGY: 2.7V, 256LSB STEP, FALLING EDGE

                                                                AVDD = 2.7V,                                                                           AVDD = 2.7V,
                                                                VREF = 2.5V,                                                                           VREF = 2.5V,
                                                                From Code: 8000                                                                        From Code: 80FF
                                                                To Code: 80FF                                                                          To Code: 8000
                                                                Glitch: Not Detected                                                                   Glitch: Not Detected
                                                                Theoretical Worst Case                                                                 Theoretical Worst Case
                                                  Time (400ns/div)
                                                                                                                                         Time (400ns/div)
                                                   Figure 39.
                                                                                                                                          Figure 40.

12                    Submit Documentation Feedback
                                                                                                                                           DAC8554

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                                                                                                                                  SLAS431B JUNE 2005 REVISED OCTOBER 2006

                                        TYPICAL CHARACTERISTICS: VDD = 5V and 2.7V

                                                        At TA = +25C, unless otherwise noted.

                   SINK CURRENT CAPABILITY (ALL CHANNELS)                                                   SUPPLY CURRENT
                                                                                                        vs DIGITAL INPUT CODE
          0.150       VREF = AVDD - 10mV                                              1200
          0.125       DAC Loaded with 0000h                                           1000                 Reference Current Included
                                                                                                                         AVDD = VREF = 5V
          0.100                                  VDD = 2.7V                            800
                                                                                       600        AVDD = VREF = 2.7V
VOUT (V)  0.075                                               VDD = 5.5V      IDD (mA) 400

          0.050

          0.025                                                                         200

                0                                                                       0
                                                                                           0 8192 16384 24576 32768 40960 49152 57344 65535
                   0  2                 4              6      8           10                                            Digital Input Code

                                           ISINK (mA)                                                                   Figure 42.

                                        Figure 41.

                             SUPPLY CURRENT                                                                       SUPPLY CURRENT
                      vs FREE-AIR TEMPERATURE                                                                   vs SUPPLY VOLTAGE

          1200              Reference Current Included                                  900
          1000                                                                                   VREF = AVDD, All DACs Powered,
                      AVDD = VREF = 5V                                                           Reference Current Included, No Load
           800
IDD (mA)   600                                   AVDD = VREF = 2.7V           IDD (mA)  850

                                                                                        800

                                                                                        750

          400                                                                           700

          200                                                                           650

          0              0                   40           80         120                600       3.05 3.4  3.75 4.1 4.45             4.8 5.15 5.5
           -40                                                                               2.7                   AVDD (V)

                            Temperature (C)                                                                   Figure 44.

                                        Figure 43.

                                                              Submit Documentation Feedback                                                         13
DAC8554

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SLAS431B JUNE 2005 REVISED OCTOBER 2006

                                             THEORY OF OPERATION

DAC SECTION                                                   VREFH

The architecture of each channel of the DAC8554                       RDIVIDER
consists of a resistor-string DAC followed by an          VREF
output buffer amplifier. Figure 45 shows a simplified
block diagram of the DAC architecture.                      2
                                                                      R
              VREFH            50kW          50kW
                                                                      R
              62kW

      DAC          REF(+)                           VOUT                          To Output Amplifier
    Register  Resistor String                                                     (2x Gain)

                   REF(-)

                                   VREFL

              Figure 45. DAC8554 Architecture

The input coding for each device is unipolar straight

binary, so the ideal output voltage is given by:

VOUTX + 2     VREFL ) (VREFH * VREFL)          DIN                                  R
                                             65536
                                                                                    R
where DIN = decimal equivalent of the binary code
that is loaded to the DAC register; it can range from                        VREFL

0 to 65535.                                                                Figure 46. Resistor String

RESISTOR STRING                                           The write sequence begins by bringing the SYNC
                                                          line LOW. Data from the DIN line are clocked into the
The resistor string section is shown in Figure 46. It is  24-bit shift register on each falling edge of SCLK.
simply a divide-by-2 resistor followed by a string of     The serial clock frequency can be as high as 50MHz,
resistors. The code loaded into the DAC register          making the DAC8554 compatible with high-speed
determines at which node on the string the voltage is     DSPs. On the 24th falling edge of the serial clock,
tapped off. This voltage is then applied to the output    the last data bit is clocked into the shift register and
amplifier by closing one of the switches connecting       the shift register gets locked. Further clocking does
the string to the amplifier.                              not change the shift register data. Once 24 bits are
                                                          locked into the shift register, the eight MSBs are
OUTPUT AMPLIFIER                                          used as control bits and the 16 LSBs are used as
                                                          data. After receiving the 24th falling clock edge, The
Each output buffer amplifier is capable of generating     DAC8554 decodes the eight control bits and 16 data
rail-to-rail voltages on its output that approaches an    bits to perform the required function, without waiting
output range of 0V to AVDD (gain and offset errors        for a SYNC rising edge. A new SPI sequence starts
must be taken into account). Each buffer is capable       at the next falling edge of SYNC. A rising edge of
of driving a load of 2k in parallel with 1000pF to        SYNC before the 24-bit sequence is complete resets
GND. The source and sink capabilities of the output       the SPI interface; no data transfer occurs.
amplifier can be seen in the Typical Characteristics.

SERIAL INTERFACE

The DAC8554 uses a 3-wire serial interface (SYNC,
SCLK, and DIN), which is compatible with SPI,
QSPITM, and MicrowireTM interface standards, as well
as most DSPs. See the Serial Write Operation timing
diagram for an example of a typical write sequence.

14                                                 Submit Documentation Feedback
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After the 24th falling edge of SCLK is received, the     INPUT SHIFT REGISTER
SYNC line may be kept LOW or brought HIGH. In
either case, the minimum delay time from the 24th        The input shift register (SR) of the DAC8554 is 24
falling SCLK edge to the next falling SYNC edge          bits wide, as shown in Figure 47, and is made up of
must be met in order to properly begin the next          eight control bits (DB23DB16) and 16 data bits
cycle.                                                   (DB15DB0). The first two control bits (DB23 and
                                                         DB22) are the address match bits. The DAC8554
To assure the lowest power consumption of the            offers additional hardware-enabled addressing
device, care should be taken that the levels are as      capability, allowing a single host to talk to up to four
close to each rail as possible. [Refer to the Typical    DAC8554s through a single SPI bus without any glue
Characteristics section for the Supply Current vs        logic, enabling up to 16-channel operation. The state
Logic Input Voltage (5V and 2.7V) transfer               of DB23 should match the state of pin A1; similarly,
characteristic curves.]                                  the state of DB22 should match the state of pin A0. If
                                                         there is no match, the control command and the data
IOVDD AND VOLTAGE TRANSLATORS                            (DB21...DB0) are ignored by the DAC8554. That is, if
                                                         there is no match, the DAC8554 is not addressed.
The IOVDD pin powers the digital input structures of     Address matching can be overridden by the
the DAC8554. For single-supply operation, it can be      broadcast update.
tied to AVDD. For dual-supply operation, the IOVDD
pin provides interface flexibility with various CMOS     LD1 (DB21) and LD0 (DB20) control the updating of
logic families and should be connected to the logic      each analog output with the specified 16-bit data
supply of the system. Analog circuits and internal       value or power-down command. Bit DB19 is a don't
logic of the DAC8554 use AVDD as the supply              care bit that does not affect the operation of the
voltage. The external logic high inputs get translated   DAC8554, and can be '1' or '0'. The DAC channel
to AVDD by level shifters. These level shifters use the  select bits (DB18, DB17) control the destination of
IOVDD voltage as a reference to shift the incoming       the data (or power-down command) from DAC A
logic HIGH levels to AVDD. IOVDD is ensured to           through DAC D. The final control bit, PD0 (DB16),
operate from 2.7V to 5.5V regardless of the AVDD         selects the power-down mode of the DAC8554
voltage, which ensures compatibility with various        channels.
logic families. Although specified down to 2.7V,
IOVDD will operate at as low as 1.8V with degraded
timing and temperature performance. For lowest
power consumption, logic VIH levels should be as
close as possible to IOVDD, and logic VIL levels
should be as close as possible to GND voltages

DB23                                                                                       DB12

A1    A0 LD1 LD0  X   DAC Select 1                       DAC Select 0  PD0  D15  D14  D13  D12

DB11                                                                                       DB0

D11 D10 D9  D8    D7  D6                                 D5            D4   D3   D2   D1   D0

                  Figure 47. DAC8554 Data Input Register Format

                      Submit Documentation Feedback                                             15
DAC8554

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SLAS431B JUNE 2005 REVISED OCTOBER 2006                     Power-down/data selection is as follows:

The DAC8554 also supports a number of different                 DB16 is a power-down flag. If this flag is set, then
load commands. The load commands include                        DB15 and DB14 select one of the four power-down
broadcast commands to address all the DAC8554s                  modes of the device as described in Table 1. If DB16
on an SPI bus. The load commands can be                         = 1, DB15 and DB14 no longer represent the two
summarized as follows:                                          MSBs of data, but represent a power-down condition
                                                                described in Table 1. Similar to data, power-down
DB21 = 0 and DB20 = 0: Single-channel store.                    conditions can be stored at the temporary registers
The temporary register (data buffer) corresponding to           of each DAC. It is possible to update DACs
a DAC selected by DB18 and DB17 is updated with                 simultaneously either with data, power-down, or a
the contents of SR data (or power-down).                        combination of both.

DB21 = 0 and DB20 = 1: Single-channel update.                   Refer to Table 2 for more information.
The temporary register and DAC register
corresponding to a DAC selected by DB18 and DB17                             Table 1. DAC8554 Power-Down Modes
are updated with the contents of SR data (or
power-down).                                                     PD0 PD1 PD2                 OPERATING MODE
                                                                (DB16) (DB15) (DB14)
DB21 = 1 and DB20 = 0: Simultaneous update. A
channel selected by DB18 and DB17 gets updated                  1                  0         0 Output high impedance
with the SR data, and simultaneously, all the other
channels get updated with previous stored data (or              1                  0         1 Output typically 1k to GND
power-down) from temporary registers.
                                                                1                  1         0 Output typically 100k to GND
DB21 = 1 and DB20 = 1: Broadcast update. All the
DAC8554s on the SPI bus respond, regardless of                  1                  1         1 Output high impedance
address matching. If DB18 = 0, then SR data gets
ignored, all channels from all DAC8554s get updated
with previously stored data (or power-down). If DB18
= 1, then SR data (or power-down) updates all
channels of all DAC8554s in the system. This
broadcast update feature allows the simultaneous
update of up to 16 channels.

                                                 Table 2. Control Matrix

    DB23 DB22      DB21  DB20  DB19   DB18       DB17       DB16 DB15 DB14         DB13-DB0
                   LD 1  LD 0
    A1   A0                    Don't  DAC Sel 1  DAC Sel 0 PD0  MSB MSB-1 MSB-2...LSB
                               Care

(Address Select)                                                                                                       DESCRIPTION

    0/1  0/1                                                                                 This address selects 1 of 4 possible devices on a
                                                                                             single SPI data bus based on each device's address
                                                 See Below                                   pin(s) state.

                   0     0     X      0          0          0                Data            Write to buffer A with data
                                                                             Data
                   0     0     X      0          1          0                Data            Write to buffer B with data
                                                                             Data
                   0     0     X      1          0          0                                Write to buffer C with data

                   0     0     X      1          1          0                                Write to buffer D with data

                   0     0     X      (00, 01, 10, or 11)   1   See Table 1           0      Write to buffer (selected by DB17 and DB18) with
                                                                                             power-down command
A0 and A1 should
                                                                                             Write to buffer with data and load DAC (selected by
correspond to the  0     1     X      (00, 01, 10, or 11)   0                Data            DB17 and DB18)

package address                                                                              Write to buffer with power-down command and load
                                                                                             DAC (selected by DB17 and DB18)
set via pins 13
                                                                                             Write to buffer with data (selected by DB17 and DB18)
and 14.            0     1     X      (00, 01, 10, or 11)   1   See Table 1           0      and then load all DACs simultaneously from their
                                                                                             corresponding buffers.
                   1     0     X      (00, 01, 10, or 11)   0                Data
                                                                                             Write to buffer with power-down command (selected by
                   1     0     X      (00, 01, 10, or 11)   1   See Table 1           0      DB17 and DB18) and then load all DACs
                                                                                             simultaneously from their corresponding buffers.

                                      Broadcast Modes

    X    X         1     1     X      0          X          X                X               Simultaneously update all channels of all DAC8554
                                                                                             devices in the system with data stored in each
    X    X         1     1     X      1          X          0                Data            channels temporary register.

    X    X         1     1     X      1          X          1   See Table 1           0      Write to all devices and load all DACs with SR data

                                                                                             Write to all devices and load all DACs with
                                                                                             power-down command in SR.

16                                               Submit Documentation Feedback
       www.ti.com                                                                                 DAC8554

SYNC INTERRUPT                                                                         SLAS431B JUNE 2005 REVISED OCTOBER 2006

In a normal write sequence, the SYNC line is kept         POWER-ON RESET
LOW for at least 24 falling edges of SCLK and the
addressed DAC register is updated on the 24th             The DAC8554 contains a power-on reset circuit that
falling edge. However, if SYNC is brought HIGH            controls the output voltage during power-up. On
before the 24th falling edge, it acts as an interrupt to  power-up, the DAC registers are filled with zeros and
the write sequence; the shift register is reset and the   the output voltages are set to zero-scale; they
write sequence is discarded. Neither an update of         remain that way until a valid write sequence and load
the data buffer contents, DAC register contents, nor      command are made to the respective DAC channel.
a change in the operating mode occurs (see                The power-on reset is useful in applications where it
Figure 48).                                               is important to know the state of the output of each
                                                          DAC while the device is in the process of powering
                                                          up. No device pin should be brought high before
                                                          power is applied to the device.

                                       24th Falling Edge                                  24th Falling Edge
                                                     12
SCLK    12
SYNC
        Invalid Write-Sync Interrupt:                     Valid Write-Buffer/DAC Update:
   DIN
        SYNC HIGH Before 24th Falling Edge SYNC HIGH After 24th Falling Edge

        DB23 DB22  DB0                                    DB23 DB22  DB1 DB0

        Figure 48. Interrupt and Valid SYNC Timing

                   Submit Documentation Feedback                                                             17
DAC8554                                                                                                                              www.ti.com

SLAS431B JUNE 2005 REVISED OCTOBER 2006           Individual channels can be separately powered
                                                      down, reducing the total power consumption. When
POWER-DOWN MODES                                      all channels are powered down, the DAC8554 power
                                                      consumption drops below 2A. There is no power-up
The DAC8554 utilizes four modes of operation.         command. When a channel is updated with data, it
These modes are accessed by setting three bits        automatically exits power-down. All channels exit
(PD2, PD1, and PD0) in the shift register and         power-down simultaneously after a broadcast data
performing a Load action to the DACs. The             update. The time to exit power-down is
DAC8554 offers a very flexible power-down interface   approximately 5s. See Table 1 and Table 2 for
based on channel register operation. A channel        power-down operation details.
consists of a single 16-bit DAC with power-down
circuitry, a temporary storage register (TR), and a   Resistor  Amplifier               VOUTX
DAC register (DR). TR and DR are both 18 bits wide.    String
Two MSBs represent a power-down condition and 16        DAC
LSBs represent data for TR and DR. By adding bits
17 and 18 to TR and DR, a power-down condition                  Power-Down    Resistor
can be temporarily stored and used as data. Internal               Circuitry  Network
circuits ensure that DB15 and DB14 get transferred
to TR17 and TR16 (DR17 and DR16), when DB16 =         Figure 49. Output Stage During Power-Down
1.                                                                       (High-Impedance)

The DAC8554 treats the power-down condition as
data; all the operational modes are still valid for
power-down. It is possible to broadcast a
power-down condition to all the DAC8554s in a
system, or it is possible to simultaneously
power-down a channel while updating data on other
channels.

DB16, DB15, and DB14 = '100' (or '111') represent a
power-down condition with Hi-Z output impedance
for a selected channel. '101' represents a
power-down condition with 1k output impedance,
and '110' represents a power-down condition with
100k output impedance.

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                                                                                                DAC8554

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OPERATION EXAMPLES

Example 1: Write to Data Buffer A Through Buffer D; Load DAC A Through DAC D Simultaneously
1st -- Write to data buffer A:

A1  A0 LD1     LD0                DC DAC Sel 1 DAC Sel 0  PD0        DB15  --              DB1  DB0

0   0       0  0                  X  0  0                 0          D15   --              D1   D0

2nd -- Write to data buffer B:

A1  A0 LD1     LD0                DC DAC Sel 1 DAC Sel 0  PD0        DB15  --              DB1  DB0

0   0       0  0                  X  0  1                 0          D15   --              D1   D0

3rd -- Write to data buffer C:

A1  A0 LD1     LD0                DC DAC Sel 1 DAC Sel 0  PD0        DB15  --              DB1  DB0

0   0       0  0                  X  1  0                 0          D15   --              D1   D0

4th -- Write to data buffer D and simultaneously update all DACs:

A1  A0 LD1     LD0                DC DAC Sel 1 DAC Sel 0  PD0        DB15  --              DB1  DB0

0   0       1  0                  X  1  1                 0          D15   --              D1   D0

The DAC A, DAC B, DAC C, and DAC D analog outputs simultaneously settle to the specified values upon
completion of the 4th write sequence. (The DAC voltages update simultaneously after the 24th SCLK falling
edge of the 4th write cycle).

Example 2: Load New Data to DAC A Through DAC D Sequentially
1st -- Write to data buffer A and load DAC A: DAC A output settles to specified value upon completion:

A1  A0 LD1     LD0                DC DAC Sel 1 DAC Sel 0  PD0        DB15  --              DB1  DB0

0   0       0  1                  X  0  0                 0          D15   --              D1   D0

2nd -- Write to data buffer B and load DAC B: DAC B output settles to specified value upon completion:

A1  A0 LD1     LD0                DC DAC Sel 1 DAC Sel 0  PD0        DB15  --              DB1  DB0

0   0       0  1                  X  0  1                 0          D15   --              D1   D0

3rd -- Write to data buffer C and load DAC C: DAC C output settles to specified value upon completion:

A1  A0 LD1     LD0                DC DAC Sel 1 DAC Sel 0  PD0        DB15  --              DB1  DB0

0   0       0  1                  X  1  0                 0          D15   --              D1   D0

4th -- Write to data buffer D and load DAC D: DAC D output settles to specified value upon completion:

A1  A0 LD1     LD0                DC DAC Sel 1 DAC Sel 0  PD0        DB15  --              DB1  DB0

0   0       0  1                  X  1  1                 0          D15   --              D1   D0

After completion of each write cycle, DAC analog output settles to the voltage specified.

                                     Submit Documentation Feedback                                        19
DAC8554

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SLAS431B JUNE 2005 REVISED OCTOBER 2006

Example 3: Power-Down DAC A and DAC B to 1k and Power-Down DAC C and DAC D to 100k
Simultaneously

Write power-down command to data buffer A: DAC A to 1k.

    A1  A0 LD1  LD0  DC DAC Sel 1 DAC Sel 0                PD0              DB15  DB14 DB13     --

    0    0  0   0    X                       0  0          1                0     1  X          --

Write power-down command to data buffer B: DAC B to 1k.

    A1  A0 LD1  LD0  DC DAC Sel 1 DAC Sel 0                PD0              DB15  DB14 DB13     --

    0    0  0   0    X                       0  1          1                0     1  X          --

Write power-down command to data buffer C: DAC C to 1k.

    A1  A0 LD1  LD0  DC DAC Sel 1 DAC Sel 0                PD0              DB15  DB14 DB13     --

    0    0  0   0    X                       1  0          1                1     0  X          --

Write power-down command to data buffer D: DAC D to 100k and simultaneously update all DACs.

    A1  A0 LD1  LD0  DC DAC Sel 1 DAC Sel 0                PD0              DB15  DB14 DB13     --

    0    0  1   0    X                       1  1          1                1     0  X          --

The DAC A, DAC B, DAC C, and DAC D analog outputs simultaneously power-down to each respective
specified mode upon completion of the 4th write sequence.

Example 4: Power-Down DAC A Through DAC D to High-Impedance Sequentially:
Write power-down command to data buffer A and load DAC A: DAC A output = Hi-Z:

    A1  A0 LD1  LD0  DC DAC Sel 1 DAC Sel 0                PD0              DB15  DB14 DB13     --

    0    0  0   1    X                       0  0          1                1     1  X          --

Write power-down command to data buffer B and load DAC B: DAC B output = Hi-Z:

    A1  A0 LD1  LD0  DC DAC Sel 1 DAC Sel 0                PD0              DB15  DB14 DB13     --

    0    0  0   1    X                       0  1          1                1     1  x          --

Write power-down command to data buffer C and load DAC C: DAC C output = Hi-Z:

    A1  A0 LD1  LD0  DC DAC Sel 1 DAC Sel 0                PD0              DB15  DB14 DB13     --

    0    0  0   1    X                       1  0          1                1     1  X          --

Write power-down command to data buffer D and load DAC D: DAC D output = Hi-Z:

    A1  A0 LD1  LD0  DC DAC Sel 1 DAC Sel 0                PD0              DB15  DB14 DB13     --

    0    0  0   1    X                       1  1          1                1     1  X          --

The DAC A, DAC B, DAC C, and DAC D analog outputs sequentially power-down to high-impedance upon
completion of the 1st, 2nd, 3rd, and 4th write sequences, respectively.

20                                           Submit Documentation Feedback
       www.ti.com                                                                               DAC8554

LDAC FUNCTIONALITY                                                                   SLAS431B JUNE 2005 REVISED OCTOBER 2006

The DAC8554 offers both a software and hardware         channels must be loaded with desired data before
simultaneous update function. The DAC8554               LDAC is triggered. After a low-to-high LDAC
double-buffered architecture has been designed so       transition, all DACs are simultaneously updated with
that new data can be entered for each DAC without       the contents of the corresponding data buffers. If the
disturbing the analog outputs. The software             contents of a data buffer are not changed by the
simultaneous update capability is controlled by the     serial interface, the corresponding DAC output will
load 1 (LD1) and load 0 (LD0) control bits. By setting  remain unchanged after the LDAC trigger.
load 1 = 1, all of the DAC registers will be updated
on the falling edge of the 24th clock signal. When the  ENABLE PIN
new data has been entered into the device, all of the
DAC outputs can be updated simultaneously and           For normal operation, the enable pin must be tied to
synchronously with the clock.                           a logic low. If the enable pin is tied high, the
                                                        DAC8554 stops listening to the serial port. This
DAC8554 data updates are synchronized with the          feature can be useful for applications that share the
falling edge of the 24th SCLK cycle, which follows a    same serial port.
falling edge of SYNC. For such synchronous
updates, the LDAC pin is not required and it must be
connected to GND permanently. The LDAC pin is
used as a positive edge triggered timing signal for
asynchronous DAC updates. Data buffers of all

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DAC8554

SLAS431B JUNE 2005 REVISED OCTOBER 2006                                                                                                        www.ti.com

MICROPROCESSOR INTERFACING                                          DAC8554 to 68HC11 Interface

DAC8554 to 8051 Interface                                           Figure 52 shows a serial interface between the
                                                                    DAC8554 and the 68HC11 microcontroller. SCK of
See Figure 50 for a serial interface between the                    the 68HC11 drives the SCLK of the DAC8554, while
DAC8554 and a typical 8051-type microcontroller.                    the MOSI output drives the serial data line of the
The setup for the interface is as follows: TXD of the               DAC. The SYNC signal is derived from a port line
8051 drives SCLK of the DAC8554, while RXD                          (PC7), similar to the 8051 diagram.
drives the serial data line of the device. The SYNC
signal is derived from a bit-programmable pin on the                68HC11(1)                                                       DAC8554
port of the 8051. In this case, port line P3.3 is used.                        PC7                                               SYNC
When data are to be transmitted to the DAC8554,                               SCK                                                SCLK
P3.3 is taken LOW. The 8051 transmits data in 8-bit                                                                              DIN
bytes; thus, only eight falling clock edges occur in                         MOSI
the transmit cycle. To load data to the DAC, P3.3 is
left LOW after the first eight bits are transmitted, then              (1) Additional pins omitted for clarity.
a second and third write cycle are initiated to
transmit the remaining data. P3.3 is taken HIGH                     Figure 52. DAC8554 to 68HC11 Interface
following the completion of the third write cycle. The
8051 outputs the serial data in a format that presents              The 68HC11 should be configured so that its CPOL
the LSB first, while the DAC8554 requires its data                  bit is '0' and its CPHA bit is '1'. This configuration
with the MSB as the first bit received. The 8051                    causes data appearing on the MOSI output to be
transmit routine must therefore take this into account,             valid on the falling edge of SCLK. When data are
and mirror the data as needed.                                      being transmitted to the DAC, the SYNC line is held
                                                                    LOW (PC7). Serial data from the 68HC11 are
    80C51/80L51(1)                                     DAC8554      transmitted in 8-bit bytes with only eight falling clock
                  P3.3                              SYNC            edges occurring in the transmit cycle. (Data are
                  TXD                               SCLK            transmitted MSB first.) In order to load data to the
                  RXD                               DIN             DAC8554, PC7 is left LOW after the first eight bits
                                                                    are transferred, then a second and third serial write
          (1) Additional pins omitted for clarity.                  operation are performed to the DAC. PC7 is taken
                                                                    HIGH at the end of this procedure.
    Figure 50. DAC8554 to 80C51/80L51 Interface
                                                                    DAC8554 to TMS320 DSP Interface
DAC8554 to Microwire Interface
                                                                    Figure 53 shows the connections between the
Figure 51 shows an interface between the DAC8554                    DAC8554 and a TMS320 digital signal processor
and any Microwire-compatible device. Serial data are                (DSP). A single DSP can control up to four
shifted out on the falling edge of the serial clock and             DAC8554s without any interface logic.
clocked into the DAC8554 on the rising edge of the
SK signal.                                                                            DAC8554                    Positive Supply
                                                                                                 AVDD

                                                                                                                 0.1mF           10mF

    MicrowireTM                                        DAC8554      TMS320 DSP        SYNC
                  CS                                SYNC                        FSX   DIN
                                                                                  DX  SCLK
         SK                                         SCLK                                    VOUTA                Output A
                                                                              CLKX          VOUTD                Output D
         SO                                         DIN                                     VREFH
                                                                                                                          0.1mF
    (1) Additional pins omitted for clarity.                                                                                           Reference
                                                                                                                                       Input
                                                                                            VREFL
                                                                                                                                 1mF to 10mF

    Microwire is a registered trademark of National Semiconductor.

                                                                                            GND

    Figure 51. DAC8554 to Microwire Interface

                                                                    Figure 53. DAC8554 to TMS320 DSP

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                                                        DAC8554

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            APPLICATION INFORMATION

CURRENT CONSUMPTION                                     In addition, the DAC8554 can achieve typical ac
                                                        performance of 96dB signal-to-noise ratio (SNR) and
The DAC8554 typically consumes a maximum of             85dB total harmonic distortion (THD), making the
208A at AVDD = 5V and 180A at AVDD = 3V for           DAC8554 a solid choice for applications requiring
each active channel, including reference current        high SNR at output frequencies at or below 10kHz.
consumption. Additional current consumption can
occur at the digital inputs if VIH << IOVDD. For most   OUTPUT VOLTAGE STABILITY
efficient power operation, CMOS logic levels are
recommended at the digital inputs to the DAC.           The DAC8554 exhibits excellent temperature stability
                                                        of 5ppm/C typical output voltage drift over the
In power-down mode, typical current consumption is      specified temperature range of the device. This
175nA per channel. A delay time of 10ms to 20ms         stability enables the output voltage of each channel
after a power-down command is issued to the DAC         to stay within a 25V window for a 1C ambient
is typically sufficient for the power-down current to   temperature change.
drop below 10A.
                                                        Good power-supply rejection ratio (PSRR)
DRIVING RESISTIVE AND CAPACITIVE                        performance reduces supply noise present on AVDD
LOADS                                                   from appearing at the outputs to well below 10V-s.
                                                        Combined with good dc noise performance and true
The DAC8554 output stage is capable of driving          16-bit differential linearity, the DAC8554 becomes a
loads of up to 1000pF while remaining stable. Within    perfect choice for closed-loop control applications.
the offset and gain error margins, the DAC8554 can
operate rail-to-rail when driving a capacitive load.    SETTLING TIME AND OUTPUT GLITCH
Resistive loads of 2k can be driven by the              PERFORMANCE
DAC8554 while achieving good load regulation.
When the outputs of the DAC are driven to the           The DAC8554 settles to 0.003% of its full-scale
positive rail under resistive loading, the PMOS         range within 10s, driving a 200pF 2k load. For
transistor of each Class-AB output stage can enter      good settling performance, the outputs should not
into the linear region. When this scenario occurs, the  approach the top and bottom rails. Small signal
added IR voltage drop deteriorates the linearity        settling time is under 1s, enabling data update rates
performance of the DAC. This deterioration only         exceeding 1MSPS for small code changes.
occurs within approximately the top 100mV of the
DAC output voltage characteristic. Under resistive      Many applications are sensitive to undesired
loading conditions, good linearity is preserved as      transient signals such as glitch. The DAC8554 has a
long as the output voltage is at least 100mV below      proprietary, ultra-low glitch architecture addressing
the AVDD voltage.                                       such applications. Code-to-code glitches rarely
                                                        exceed 1mV and they last under 0.3s. Typical glitch
CROSSTALK AND AC PERFORMANCE                            energy is an outstanding 0.15nV-s. Theoretical
                                                        worst-case glitch should occur during a 256LSB step,
The DAC8554 architecture uses separate resistor         but it is so low, it cannot be detected.
strings for each DAC channel in order to achieve
ultra-low crosstalk performance. dc crosstalk seen at   DIFFERENTIAL AND INTEGRAL
one channel during a full-scale change on the           NONLINEARITY
neighboring channel is typically less than 0.5LSBs.
The ac crosstalk measured (for a full-scale, 1kHz       The DAC8554 uses precision thin film resistors to
sine wave output generated at one channel, and          achieve monotonicity and good linearity. Typical
measured at the remaining output channel) is            linearity error is 4LSBs, with a 0.3mV error for a
typically under 100dB.                                 5V range. Differential linearity is typically 0.25LSBs,
                                                        with a 19V error for a consecutive code change.

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DAC8554                                                                                                          www.ti.com

SLAS431B JUNE 2005 REVISED OCTOBER 2006                 BIPOLAR OPERATION USING THE DAC8554

USING THE REF02 AS A POWER SUPPLY                           The DAC8554 has been designed for single-supply
FOR THE DAC8554                                             operation, but a bipolar output range is also possible
                                                            using the circuit in Figure 55. The circuit shown will
Due to the extremely low supply current required by         give an output voltage range of VREF. Rail-to-rail
the DAC8554, a possible configuration is to use a           operation at the amplifier output is achievable using
REF02 (+5V precision voltage reference) to supply           an amplifier such as the OPA703, as shown in
the required voltage to the DAC8554 supply input as         Figure 55.
well as the reference input, as illustrated in
Figure 54. This is especially useful if the power           The output voltage for any input code can be
supply is quite noisy or if the system supply voltages      calculated as follows:
are at some value other than 5V. The REF02 will
output a steady supply voltage for the DAC8554. If                 VOUTX + VREF
the REF02 is used, the current it needs to supply to                                D         R1 ) R2        * VREF  R2
the DAC8554 is 0.85mA typical for AVDD = 5V. When                                65536           R1                  R1
a DAC output is loaded, the REF02 also needs to
supply the current to the load. The total typical           where D represents the input code in decimal
current required (with a 5k load on a given DAC             (065535).
output) is:
                                                            With VREF = 5V, R1 = R2 = 10k.
0.85mA + (5V/5k) = 1.085mA
                                                              VOUTX +
                     +15V                                                 10 D   * 5V
                                                                          65536

                         +5V                                Using this example, an output voltage range of 5V
    REF02                                                   with 0000h corresponding to a 5V output and

                              AIDD + IREF                   FFFFh corresponding to a 5V output can be

                                                            achieved. Similarly, using VREF = 2.5V, a 2.5V
                                                            output voltage range can be achieved.

                                                            +5V                                              R2

                              AVDD, VREF                                                                     10kW
                              DAC8554
    Three-Wire  SYNC                       VOUT = 0V to 5V                              R1                   +6V
       Serial   SCLK
                                                                                        10kW
     Interface      DIN

                                                                                                             OPA703  5V

                                                                                 AVDD, VREF VOUTX

                                                                 10mF     0.1mF  DAC8554

                                                                                                             -6V

    Figure 54. REF02 as a Power Supply to the                             (Other pins omitted for clarity.)
                            DAC8554

                                                            Figure 55. Bipolar Operation With the DAC8554

24                                         Submit Documentation Feedback
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LAYOUT                                                                                  SLAS431B JUNE 2005 REVISED OCTOBER 2006

A precision analog component requires careful              As with the GND connection, AVDD should be
layout, adequate bypassing, and clean,                     connected to a positive power-supply plane or trace
well-regulated power supplies.                             that is separate from the connection for digital logic
                                                           until they are connected at the power-entry point. In
The DAC8554 offers single-supply operation, and it         addition, a 1F to 10F capacitor in parallel with a
will often be used in close proximity with digital logic,  0.1F bypass capacitor is strongly recommended. In
microcontrollers, microprocessors, and digital signal      some situations, additional bypassing may be
processors. The more digital logic present in the          required, such as a 100F electrolytic capacitor or
design and the higher the switching speed, the more        even a Pi filter made up of inductors and
difficult it is to keep digital noise from appearing at    capacitors--all designed to essentially low-pass filter
the output.                                                the supply, removing the high-frequency noise.

Due to the single ground pin of the DAC8554, all           Up to four DAC8554 devices can be used on a single
return currents, including digital and analog return       SPI bus without any glue logic to create a high
currents for the DAC, must flow through a single           channel count solution. Special attention is required
point. Ideally, GND would be connected directly to an      to avoid digital signal integrity problems when using
analog ground plane. This plane would be separate          multiple DAC8554s on the same SPI bus. Signal
from the ground connection for the digital                 integrity of SYNC, SCLK, and DIN lines will not be an
components until they were connected at the                issue as long as the rise times of these digital signals
power-entry point of the system.                           are longer than six times the propagation delay
                                                           between any two DAC8554 devices. Propagation
The power applied to AVDD should be well-regulated         speed is approximately six inches/ns on standard
and low-noise. Switching power supplies and dc/dc          printed circuit boards (PCBs). Therefore, if the digital
converters often have high-frequency glitches or           signal rise time is 1ns, the distance between any two
spikes riding on the output voltage. In addition, digital  DAC8554s has to be further apart on the PCB, and
components can create similar high-frequency               the signal rise times should be reduced by placing
spikes. This noise can easily couple into the DAC          series resistors at the drivers for SYNC, SCLK, and
output voltage through various paths between the           DIN lines. If the largest distance between any two
power connections and analog output.                       DAC8554s must be six inches, the rise time should
                                                           be reduced to 6ns with an RC network formed by the
                                                           series resistor at the digital driver and the total trace
                                                           and input capacitance on the PCB.

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                                                                        PACKAGE OPTION ADDENDUM

www.ti.com                                                                                                                                                                               11-Apr-2013

PACKAGING INFORMATION

Orderable Device  Status Package Type Package Pins Package Eco Plan Lead/Ball Finish MSL Peak Temp Op Temp (C)                                                Top-Side Markings                       Samples
   DAC8554IPW
                  (1)           Drawing      Qty  (2)              (3)                                                                                                           (4)
DAC8554IPWG4
  DAC8554IPWR     ACTIVE TSSOP  PW       16  90 Green (RoHS CU NIPDAU Level-1-260C-UNLIM -40 to 105                                                       D8554
DAC8554IPWRG4
                                                  & no Sb/Br)                                                                                             D8554

                  ACTIVE TSSOP  PW       16  90 Green (RoHS CU NIPDAU Level-1-260C-UNLIM -40 to 105                                                       D8554

                                                  & no Sb/Br)                                                                                             D8554

                  ACTIVE TSSOP  PW 16 2000 Green (RoHS CU NIPDAU Level-1-260C-UNLIM -40 to 105
                                                                   & no Sb/Br)

                  ACTIVE TSSOP  PW 16 2000 Green (RoHS CU NIPDAU Level-1-260C-UNLIM -40 to 105
                                                                   & no Sb/Br)

(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.

(2) Eco Plan - The planned eco-friendly classification: Pb-Free (RoHS), Pb-Free (RoHS Exempt), or Green (RoHS & no Sb/Br) - please check http://www.ti.com/productcontent for the latest availability
information and additional product content details.
TBD: The Pb-Free/Green conversion plan has not been defined.
Pb-Free (RoHS): TI's terms "Lead-Free" or "Pb-Free" mean semiconductor products that are compatible with the current RoHS requirements for all 6 substances, including the requirement that
lead not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, TI Pb-Free products are suitable for use in specified lead-free processes.
Pb-Free (RoHS Exempt): This component has a RoHS exemption for either 1) lead-based flip-chip solder bumps used between the die and package, or 2) lead-based die adhesive used between
the die and leadframe. The component is otherwise considered Pb-Free (RoHS compatible) as defined above.
Green (RoHS & no Sb/Br): TI defines "Green" to mean Pb-Free (RoHS compatible), and free of Bromine (Br) and Antimony (Sb) based flame retardants (Br or Sb do not exceed 0.1% by weight
in homogeneous material)

(3) MSL, Peak Temp. -- The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.

(4) Multiple Top-Side Markings will be inside parentheses. Only one Top-Side Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a
continuation of the previous line and the two combined represent the entire Top-Side Marking for that device.

Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.

In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.

                                                  Addendum-Page 1
www.ti.com                   PACKAGE OPTION ADDENDUM

                                                                                            11-Apr-2013

            Addendum-Page 2
www.ti.com                                               PACKAGE MATERIALS INFORMATION

TAPE AND REEL INFORMATION                                                                                                                               14-Jul-2012

*All dimensions are nominal

Device                       Package Package Pins  SPQ      Reel Reel A0       B0    K0    P1   W     Pin1
                               Type Drawing        2000  Diameter Width (mm)  (mm)  (mm)  (mm)
                                                                                                (mm) Quadrant
                                                           (mm) W1 (mm)        5.6   1.6   8.0
DAC8554IPWR                  TSSOP PW 16                                                        12.0  Q1
                                                           330.0 12.4 6.9

                                                   Pack Materials-Page 1
www.ti.com                              PACKAGE MATERIALS INFORMATION

                                                                                                                                       14-Jul-2012

*All dimensions are nominal  Package Type Package Drawing Pins  SPQ   Length (mm) Width (mm) Height (mm)
              Device                                            2000
                             TSSOP  PW  16                            367.0  367.0  35.0
        DAC8554IPWR

                                        Pack Materials-Page 2
                                                      IMPORTANT NOTICE

Texas Instruments Incorporated and its subsidiaries (TI) reserve the right to make corrections, enhancements, improvements and other
changes to its semiconductor products and services per JESD46, latest issue, and to discontinue any product or service per JESD48, latest
issue. Buyers should obtain the latest relevant information before placing orders and should verify that such information is current and
complete. All semiconductor products (also referred to herein as "components") are sold subject to TI's terms and conditions of sale
supplied at the time of order acknowledgment.

TI warrants performance of its components to the specifications applicable at the time of sale, in accordance with the warranty in TI's terms
and conditions of sale of semiconductor products. Testing and other quality control techniques are used to the extent TI deems necessary
to support this warranty. Except where mandated by applicable law, testing of all parameters of each component is not necessarily
performed.

TI assumes no liability for applications assistance or the design of Buyers' products. Buyers are responsible for their products and
applications using TI components. To minimize the risks associated with Buyers' products and applications, Buyers should provide
adequate design and operating safeguards.

TI does not warrant or represent that any license, either express or implied, is granted under any patent right, copyright, mask work right, or
other intellectual property right relating to any combination, machine, or process in which TI components or services are used. Information
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Resale of TI components or services with statements different from or beyond the parameters stated by TI for that component or service
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Buyer acknowledges and agrees that it is solely responsible for compliance with all legal, regulatory and safety-related requirements
concerning its products, and any use of TI components in its applications, notwithstanding any applications-related information or support
that may be provided by TI. Buyer represents and agrees that it has all the necessary expertise to create and implement safeguards which
anticipate dangerous consequences of failures, monitor failures and their consequences, lessen the likelihood of failures that might cause
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of any TI components in safety-critical applications.

In some cases, TI components may be promoted specifically to facilitate safety-related applications. With such components, TI's goal is to
help enable customers to design and create their own end-product solutions that meet applicable functional safety standards and
requirements. Nonetheless, such components are subject to these terms.

No TI components are authorized for use in FDA Class III (or similar life-critical medical equipment) unless authorized officers of the parties
have executed a special agreement specifically governing such use.

Only those TI components which TI has specifically designated as military grade or "enhanced plastic" are designed and intended for use in
military/aerospace applications or environments. Buyer acknowledges and agrees that any military or aerospace use of TI components
which have not been so designated is solely at the Buyer's risk, and that Buyer is solely responsible for compliance with all legal and
regulatory requirements in connection with such use.

TI has specifically designated certain components as meeting ISO/TS16949 requirements, mainly for automotive use. In any case of use of
non-designated products, TI will not be responsible for any failure to meet ISO/TS16949.

Products                                              Applications
Audio
Amplifiers                    www.ti.com/audio        Automotive and Transportation  www.ti.com/automotive
Data Converters                                                                      www.ti.com/communications
DLP Products                 amplifier.ti.com        Communications and Telecom     www.ti.com/computers
DSP                                                                                  www.ti.com/consumer-apps
Clocks and Timers             dataconverter.ti.com    Computers and Peripherals      www.ti.com/energy
Interface                                                                            www.ti.com/industrial
Logic                         www.dlp.com             Consumer Electronics           www.ti.com/medical
Power Mgmt                                                                           www.ti.com/security
Microcontrollers              dsp.ti.com              Energy and Lighting            www.ti.com/space-avionics-defense
RFID                                                                                 www.ti.com/video
OMAP Applications Processors  www.ti.com/clocks       Industrial
Wireless Connectivity                                                                e2e.ti.com
                              interface.ti.com        Medical

                              logic.ti.com            Security

                              power.ti.com            Space, Avionics and Defense

                              microcontroller.ti.com  Video and Imaging

                              www.ti-rfid.com

                              www.ti.com/omap         TI E2E Community

                              www.ti.com/wirelessconnectivity

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