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D8031AH

器件型号:D8031AH
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Intel
厂商官网:http://www.intel.com/
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器件描述

8-BIT, UVPROM, MICROCONTROLLER, CDIP40

8位, UVPROM, 单片机, CDIP40

参数
D8031AH功能数量 1
D8031AH端子数量 40
D8031AH最大工作温度 70 Cel
D8031AH最小工作温度 0.0 Cel
D8031AH最大供电/工作电压 5.5 V
D8031AH最小供电/工作电压 4.5 V
D8031AH外部数据总线宽度 8
D8031AH输入输出总线数量 32
D8031AH加工封装描述 CERAMIC, DIP-40
D8031AH状态 ACTIVE
D8031AH工艺 CMOS
D8031AH包装形状 RECTANGULAR
D8031AH包装尺寸 IN-LINE
D8031AH端子形式 THROUGH-HOLE
D8031AH端子间距 2.54 mm
D8031AH端子涂层 TIN LEAD
D8031AH端子位置 DUAL
D8031AH包装材料 CERAMIC, GLASS-SEALED
D8031AH温度等级 COMMERCIAL
D8031AH地址总线宽度 16
D8031AH位数 8
D8031AH最大FCLK时钟频率 12 MHz
D8031AH微处理器类型 MICROCONTROLLER
D8031AHROM编程 UVPROM

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D8031AH器件文档内容

smu @
                                    MCS@51
     8-BIT CONTROL-ORIENTED MICROCONTROLLERS
                                                    Commercial/Express

                           8031AH18051AH18051AHP
                                  8032N+18052N-I
                                   8751W8751H-8
                                  8751BW8752BI-I

s High Performance HMOS Process                   s Boolean Processor

s Internal Timers/Event Counters                  s Bit-Addressable RAM

s 2-Level interrupt Priority Structure            s Programmable Full Duplex Serial
s 32 1/0 Lines (Four 8-Bit Ports)                     Channel
s 64K External Program Memory Space
                                                  s 111 Instructions (64 Single-Cycle)
s Security Feature Protects EPROM Parts
    Against Software Piracy                       s 64K External Data Memory Space
                                                  s Extended Temperature Range

                                                      (40"C to +85"C)

The MCS@51 controllers are optimized for control applications. Byte-processing and numerical operations on
small data structures are facilitated by a variety of fast addressing modes for accessing the internal RAM. The
instruction set provides a convenient menu of 8-bit arithmetic instructions, including multiply and divide instruc-
tions. Extensive on-chip support is provided for one-bit variables as a separate data type, allowing direct bit
manipulation and testing in control and logic systems that require Boolean processing.

The 8751H is an EPROM version of the 8051AH. It has 4 Kbytes of electrically programmable ROM which can
be erased with ultraviolet light. His fully compatible with the 8051AH but incorporates one additional feature: a
Program Memory Security bit that can be used to protect the EPROM against unauthorized readout. The
8751 H-8 is identical to the 8751 H but only operates up to 8 MHz.

The 8051AHP is identical to the 8051AH with the exception of the Protection Feature. To incorporate this
Protection Feature, program verification has been disabled and external memory accesses have been limited
to 4K.

The 8052AH is an enhanced version of the 8051AH. It is backwards compatible with the 8051AH and is
fabricated with HMOS II technology. The 8052AH enhancements are listed in the table below. Also refer to this
table for the ROM, ROMless and-EPROM versions of each product.

Device                    Intsrnal Memory                     Timera/    Interrupts
                                                          Event Counters
8031AH    Program                           Data                                5
8051AH                                                        2 x 18-Bit        5
6051AHP   none                    128 X 8 RAM                 2 x 16-Bit        5
8751 H    4K X 8 ROM              128 X 8 RAM                 2 x 16-Bit        5
8751 H-8  4K X 6 ROM              128 X 8 RAM                 2 x 16-Bit        5
6751 BH   4K X 8 EPROM            128 X 8 RAM                 2 x 16-Bit        5
8032AH    4K X 8 EPROM            128 X 6 RAM                 2 x 16-Bit        6
6052AH    4K X 8 EPROM            128 X 8 RAM                 3 x 16-Bit        6
8752BH    none                    256 X 6 RAM                 3 x 16-Bit        6
          8K X 8 ROM              256 X 8 RAM                 3 x 16-Bit
          8K X 8 EPROM            256 X 8 RAM

I Intel Corporationassumes no responsibilityfor the use of any circuit~ other than circuitryembodied in an Intel product.No other circuitpatent
licenses are implied.Informationcontained herein supersedes previouslypublishedspecificationson theaa davices from Intel.

O INTEL CORPORATION, 1994                   October 1994                  Order Numben 272318-002
MCS" 51 CONTROLLER

                                                                                    MO-M 7      P2.&P2 7

-
      I

      I

i fl 13 I I                                                                         II                      ,, ,
                                                                                                            bPSOTIANCTKER
   JK2U 1==4 Acc
~M`f2#fi+-oN,TMoD,TJ
                    +1 L" L-J

I                   <>1 I
                    ml ... ,, I,
17'7 PSEN                                                                                   1.  . .. .
ALE                                                                                                      9
I  E
                                                                                                 II
`%`* " RST-+TyG g~                                                                                           PI 0nT3

hn-+ T i-                                                                                                   119LATCH
                                                                                                            5 7W Pm 3                                       I
,,(-1                                                                               ----------------------                   LHvI!RS  ----------  --.. J
                                                                            --% =2
    w               PI O*1 7                                                                                 P] O-P3 7

         x
         =

                                                                                                                                                  272318-1

                    Figure 1. MCSI@51 Controller Block Diagram

PROCESS INFORMATION

The 8031AH/8051AH and 8032AH/8052AH devic-
es are manufactured on P414.1, an HMOS II pro-
cess. The 8751H/8751 H-8 devices are manufac-
tured on P421.X, an HMOS-E process. The 8751BH
and 8752BH devices are manufactured on P422.
Additional process and reliability information is avail-
able in Intel's ComponentQsuality and Reliability
Handbook, Order No, 210997.
                                                                               MCS@ 51 CONTROLLER

PACKAGES                 Prefix               Package Type                         `ja      Ojc
                            P                40-Pin Plastic DIP
           Part             D                40-Pin CERDIP                     45chV   16"C/W
                            N                44-Pin PLCC                       4!5"CIW  15"CAIV
       8051AH                                                                  46C/W   18CfW
       8031 AH              D                40-Pin CERDIP
       8052AH                                                                  45"CIW   45"CIW
       8032AH               P                40-Pin Plastic DIP
       6752BH*              D                40-Pin CERDIP                     45"CIW   16Cf W
       8751 H               P                40-Pin Plastic DIP                45c/w   15"cf w
       8751 H-8             N                44-Pin PLCC                       36"CIW   12cf w
       8051AHP                                                                 47"C1W   16"Cf W

       8751 BH

NOTE:
*8752BHis 36"/10" for D, and 38"/22" for N.

All thermal impedance data is approximate for static air conditions at IW of power dissipation. Values will
change depending on operating conditions and application. See the Intel Pac/raging Handbook (Order Number
240800) for a description of Intel's thermal impedance test methodology.

~"52'80320NL' ~
L { I'__"ll T2 PI.'
                 1                        40 Vcc
                                          39 P',' ADO
T2EX P1.1 2                               38 PO.1AD1
                                          37 PO.2A02
                 P1.2 3                   36 PO.3 A03
                                          35 PO.4AD4
                 P1.3 4                   34 PO.5AD5

                 P1.4 5

                 P1.5 6

                 P1,6 7                                   PI.6 ::8:;

                 P1.7 6                   33 P06 AD'               P*,7 .:,.:
                                                                   RST io;
`1RST 9                                        3 PO.7A07  (Rxo) P3.O :ji:      8X5X
                                                          neaslvsd** .1:;
RU2 P3.O 10                                  3 EIJvpp"    fTXD) P3.1 :ji;
TXD P3.1 11                                  Z ALEIPROG"  (INTo) P3.2 :!;;
INTO P3.2 12                                              (INT1) P3.3 :j:;
INT1 P3,3 13                              29 3%FFI           fTo) P3.4 :>!:

   TOP3 4 14                              26 3 P2.7 A15
   11 P3.5 15
~ P3.6 16                                27 2 P2.6A14
  t% P3.7 17
                                          26 3 P2.5 A13
                                          25 I P2.4 A12
                                          24 1 P2.3 Al 1

XTAL2 16                                  23 > P2.2 AlO

+!-- XTAL1 19                             22 3 P2 1 A9
`ss                                      21 X P20 A8

                                                                                        272318-2

                                     DIP                                       PLCC
qEPROM only
"*Do not connect reserved pins.

                         Figure 2. MCS@51 Controller Connections

                                                                                                   3
MCS" 51 CONTROLLER
                                                                                                                           w

PIN DESCRIPTIONS                                           Port 2 emits the high-order address byte during
                                                           fetches from external Program Memory and during
Vcc: Supply voltage.                                       accesses to external Data Memory that use 16-bit
                                                           addresses (MOVX @DPTR). In this application it
Vss: Circuit ground.                                       uses strong internal pullups when emitting 1`s. Dur-
                                                           ing accesses to external Data Memory that use 8-bit
Port O:Port O is an 8-bit open drain bidirectional 1/0     addresses (MOVX @Ri),Port 2 emits the contents of
port. As an output port each pin can sink 8 LS TTL         the P2 Special Function Register.
inputs.
                                                           Port 2 also receives the high-order address bits dur-
Port Opins that have 1`s written to them float, and in     ing programming of the EPROM parts and during
that state can be used as high-impedance inputs.           program verification of the ROM and EPROM parts.

Port O is also the multiplexed low-order address and       The protection feature of the 8051AHP causes bits
data bus during accesses to external Program and           P2.4 through P2.7 to be forced to O,effectively limit-
Data Memory. In this application it uses strong inter-     ing external Data and Code space to 4K each during
nal pullups when emitting 1`s and can source and           external accesses.
sink 8 LS TTL inputs.
                                                           Port 3: Port 3 is an 8-bit bidirectional l/O port with
Port O also receives the code bytes during program-        internal pullups. The Port 3 output buffers can sink/
ming of the EPROM parts, and outputs the code              source 4 LS TTL inputs. Port 3 pins that have 1`s
bytes during program verification of the ROM and           written to them are pulled high by the internal pull-
EPROM parts. External pullups are required during          UPS,and in that state can be used as inputs. As
program verification.                                      inputs, Port 3 pins that are externally pulled low will
                                                           source current (IIL on the data sheet) because of the
Port 1: Port 1 is an 8-bit bidirectional 1/0 port with     pullups.
internal pullups, The Port 1 output buffers can sink/
source 4 LS TTL inputs. Port 1 pins that have 1`s          Port 3 also serves the functions of various special
written to them are pulled high by the internal pull-      features of the MCS 51 Family, as listed below:
UPS,and in that state can be used as inputs. As
inputs, Port 1 pins that are externally pulled low will    Port              Alternative Function
source current (IIL on the data sheet) because of the      Pin
internal pullups.                                                RXD (serial input port)
                                                           P3,0  TXD (serial output port)
Port 1 also receives the low-order address bytes           P3.1  INTO(external interrupt O)
during programming of the EPROM parts and during           P3.2  INT1 (external interrupt 1)
program verification of the ROM and EPROM parts.           P3,3  TO(Timer Oexternal input)
                                                           P3.4  T1 (Timer 1 external input)
In the 8032AH, 8052AH and 8752BH, Port 1 pins              P3.5  WR (external data memory write strobe)
P1.O and P1.1 also serve the T2 and T2EX func-             P3.6  ~ (external data memory read strobe)
tions, respectively.                                       P3.7

I I Port  Alternative Function                          I  RST: Reset input. A high on this pin for two machine
     Pin                                                   cycles while the oscillator is running resets the de-
                                                           vice,
P1.0      T2 (Timer/Counter 2 External Input)
P1.1      T2EX (Timer/Counter 2                            ALE/PROG: Address Latch Enable output pulse for
                                                           latching the low byte of the address during accesses
             Capture/Reload Trigger)                       to external memory. This pin is also the program
                                                           pulse input (PROG) during programming of the
Port 2: Port 2 is an 8-bit bidirectional l/O port with     EPROM parts.
internal pullups. The Port 2 output buffers can sink/
source 4 LS TTL inputs. Porl 2 pins that have 1`s          In normal operation ALE is emitted at a constant
written to them are pulled high by the internal pull-      rate of 1/6the oscillator frequency, and may be used
UPS,and in that state can be used as inputs. As            for external timing or clocking purposes. Note, how-
inputs, Port 2 pins that are externally pulled low will    ever, that one ALE pulse is skipped during each ac-
                                                           cess to external Data Memory.
source current (IIL on the data sheet) because of the
internal pullups.
        w                                                                                                      MCS" 51 CONTROLLER

PSEN: Program Store Enable is the read strobe to                                   To drive the device from an external clock source,
external Program Memory.                                                           XTAL1 should be grounded, while XTAL2 is driven,
                                                                                   as shown in Figure 4. There are no requirements on
When the device is executing code from external                                    the duty cycle of the external clock signal, since the
Program Memory, PSEN is activated twice each ma-                                   input to the internal clocking circuitry is through a
chine cycle, except that two PSEN activations are                                  divide-by-two flip-flop, but minimum and maximum
skipped during each access to external Data Memo-                                  high and low times specified on the data sheet must
ry                                                                                 be observed.

~/Vpp: External Access enable ~ must be                                             EXTERNAL   XTAL2
strapped to VSS in order to enable any MCS 51 de-                                  OSCILLATOR
vice to fetch code from external Program memory
locations starting at OOOOHup to FFFFH. ~ must                                         SIGNAL
be strapped to VCCfor internal program execution.
                                                                                               XTAL1
Note, however, that if the Security Bit in the EPROM                                           Vss
devices is programmed, the device will not fetch
code from any location in external Program Memory.

This pin also receives the programming supply volt-
age (VPP) during programming of the EPROM parts.

   C2  I                                                                                                                                                       272318-4
   Eln
                  clXTAL2                                                                  Figure 4. External Drive Configuration
                    XTAL1
                                                                                   EXPRESS Version
          Vss
                                                                                   The Intel EXPRESS system offers enhancements to
                  =                                                                the operational specifications of the MCS 51 family
                                                                         272318-3  of microcontrollers. These EXPRESS products are
                                                                                   designed to meet the needs of those applications
Cl, C2 = 30 PF +10 PF for Crystals                                                 whose operating requirements exceed commercial
For Ceramic Resonators contact resonatormanufacturer.                              standards.

          Figure 3. Oscillator Connections                                         The EXPRESS program includes the commercial
                                                                                   standard temperature range with burn-in, and an ex-
XTAL1: Input to the inverting oscillator amplifier.                                tended temperature range with or without burn-in.

XTAL2: Output from the inverting oscillator amplifi-                               With the commercial standard temperature range,
er,                                                                                operational characteristics are guaranteed over the
                                                                                   temperature range of O"C to + 70"C. With the ex-
OSCILLATOR CHARACTERISTICS                                                         tended temperature range option, operational char-
                                                                                   acteristics are guaranteed over a range of 40"C to
XTAL1 and XTAL2 are the input and output, respec-                                  + 85"C.
tively, of an inverting amplifier which can be config-
ured for use as an on-chip oscillator, as shown in                                 The optional burn-in is dynamic, for a minimum time
Figure 3. Either a quartz crystal or ceramic resonator                             of 160 hours at 125C with VCC = 5.5V * 0.25V,
may be used. More detailed information concerning                                  following guidelines in MIL-STD-883, Method 1015.
the use of the on-chip oscillator is available in Appli-
cation Note AP-155; "Oscillators for Microcontrol-                                 Package types and EXPRESSversions are identified
Iers," Order No, 230659.                                                           by a one- or two-letter prefix to the part number. The
                                                                                   prefixes are listed in Table 1.

                                                                                   For the extended temperature range option, this
                                                                                   data sheet specifies the parameters which deviate
                                                                                   from their commercial temperature range limits.

I                                                                                                     5
MCS@51 CONTROLLER

                   Table 1. EXPRESS Prefix Identification

   Prefix          Package Type                         Temperature Range     Burn-In
      P                 Plastic                               Commercial         No
      D                 Cerdip                                Commercial         No
      N                  PLCC                                 Commercial         No
     TD                 Cerdip                                  Extended         No
     TP                 Plastic                                 Extended         No
     TN                  PLCC                                   Extended         No
     LD                 Cerdip                                  Extended        Yes
     LP                 Plastic                                 Extended        Yes

NOTE:
Contactdistributoror localsalesofficeto matchEXPRESSprefixwith properdevice.

DESIGN CONSIDERATIONS                                   q The 8051AHP cannot access external Program
                                                           or Data memory above 4K. This means that the
    If an 8751 BH or 8752BH is replacing an 8751 H in      following instructions that use the Data Pointer
    a future design, the user should carefully com-        only read/write data at address locations below
    pare both data sheets for DC or AC Characteris-        OFFFH:
   tic differences. Note that the VIH and IIH specifi-
    cations for the ~ pin differ significantly between    MOVX A,@DPTR
   the devices.                                           MOVX (6JDPTRA,

    Exposure to light when the EPROM device is in          When the Data Pointer contains an address
    operation may cause logic errors. For this reason,     above the 4K limit, those locations will not be ac-
    it is suggested that an opaque label be placed         cessed.
    over the window when the die is exposed to am-
    bient light.                                           To access Data Memory above 4K, the
                                                           MOVX @Ri,A or MOVX A,@Ri instructions must
                                                           be used.

6
                                                                         MCS" 51 CONTROLLER

ABSOLUTE MAXIMUM RATINGS*                                   NOTICE:This is a productiondata sheet. It is valid for
                                                            the devices indicated in the revision history. The
Ambient Temperature Under Bias 40"C to + 85C              specificationsare subject to change without notice.

Storage Temperature  . 65C to + 150C                    *WARNING:Stressing the device beyond the "Absolute
                                                           Maximum Ratings" may cause permanent damage.
Voltage on EA/Vpp Pin to Vss                               These are stress ratings orr~. Operation beyond the
                                                           "Operating Conditions" is not recommended and ex-
8751 H . . . . . . . . . . . . . . . . . 0.5V to + 21.5V  tended exposure beyond the "Operating Conditions"
                                                           may affect device reliabili~.
8751 BH/6752BH                    0.5V tO + 13.OV

Voltage on Any Other Pinto Vss . 0.5V to + 7V

Power Dissipation.                . . ... 1.5W

OPERATING CONDITIONS

      Symbol                      Description                     Min               Msx    Units

      TA             Ambient Temperature Under Bias

                     Commercial                                       o             +70    "c

                     Express                                      40               +65    "c

      Vcc            SupplyVoltage                                4.5               5.5    v

      Fosc           Oscillator Frequency                         3.5               12     MHz

DC CHARACTERISTICS (Over Operating Conditions)

All parameter values apply to all devices unless otherwise indicated

Symbol               Parameter                              Min              Max    Units  Test Conditions
                                                                              0.8     v
VIL         Input Low Voltage (Except ~ Pin of              0.5                           XTAL1 = Vss
                                                                              0.7     v
              6751H and 8751H-8)                                                           loL = 1.6 mA
                                                                         Vcc + 0.5    v    ioL = 3.2 mA
VIL1        Input Low Voltage to ~ Pin of                   o            Vcc + 0.5    v    !OL = 2.4 mA
                                                                                           IOL = 3.2 mA
              6751H and 8751H-8                                              5.5V     v    IOH = 80 PA
                                                                                           IOH = 400 pA
VIH         Input High Voltage (Except XTAL2, RST)          2.0              0.45     v    VIN = 0.45V
                                                                                      v    VIN = 0.45V
VIH1 Input High Voltage to XTAL2, RST                       2.5              0.60     v    VIN = Vss
                                                                             0.45     v    VIN = Vss
VIH2 Input High Voltage to ~ pin                            4.5              0.45     v

            of 6751BH and 8752BH                                            500     pA

VoL         Output Low Voltage (Ports 1,2, 3)*                               15     mA
                                                                             lo     mA
VoLl        Output Low Voltage (Port O,ALE, PSEN)*                            0.5    mA
                                                                                     mA
                                  8751 H, 8751 H-8

                                  All Others

VOH Output High Voltage (Ports 1,2,3, ALE, PSEN) 2.4

VOH1 Output High Voltage (Port Oin                          2.4

              External Bus Mode)

IIL         Logical O Input Current (Ports 1,2,3, and RST)

IILI        Logical O Input Current (~)

                                  8751H and 8751H-8

                                  8751BH

                                  8752BH                    lo

                                                                                                            7
MCS" 51 CONTROLLER

DC CHARACTERISTICS (Over Operating Conditions)

All o~a--ra.m-.e.t.e--r v.--alu.es a_r rmrl.v ,to.a-ll.devices unless otherwise indicated (Continued)

Symbol                           Parameter      Min Max Units                                               Teat Conditions
                                                                                                           VIN = 0.45V
11L2    Logical OInput Current (XTAL2)          3.2 mA
                                                                                                           0.45< VIN < VCC
ILI     Input Leakage Current (Porf O)                                                                     0.45< VIN < VCC

        8751 H and 8751 H-8                     * 1or) pA                                                  VIN= 2.4V
                                                t 10 pA                                                    4.5V < VIN < 5.5V
        All Others                                                                                         VIN < (Vcc 1.5V)

IIH     Logical 1 Input Current (~)                                                                        All Outputs
                                                                                                           Disconnected;
        8751H and 8751H-8                       500 pA                                                     m = Vcc
                                                 1 mA                                                      Test freq = 1 MHz
        8751BH/8752BH

IIH1    Input Current to RST to Activate Reset  500 pA

Icc     Power Supply Current:

        8031AH/8051 AH/8051AHP                  125 mA
                                                175 mA
        8032AH/8052AH/8751 BH/8752BH            250 mA

        8751H/8751 H-8

Clo     Pin Capacitance                         10                                                     pF

NOTES:

1. Capacitive loading on PortsOand 2 may csuse spurious noise pulses to be superimposed on the VOLS of ALE/PROG

and Ports 1 and 3. The noise is dueto externalbuscapacitancedischarginginto the PortOand Port2 pinswhenthesepins

make 1-to-Otransitionsduringbus operations.In the worst cases(capacitiveloading > 100 pF), the noise pulse on the

ALE/PROGpin mayexceed0.8V.In suchcasesit maybe desirableto qualifyALEwitha SchmittTrigger,or usean address

latchwith a Schmi~TriggerSTROBEinput.

2, ALE/PROGrefersto a pin on the 8751BH.ALErefersto a timingsignalthat is outputon the ALE/PROGpin.

3. Understeadystate(non-transientc)onditions,loL mustbe externallylimitedas follows:

   MaximumloL per port pin:            10 mA

   MaximumloL per 8-bitpori -

                                 Porto: 26 mA

        Ports1, 2, and 3: 15 mA

   Maximumtotal toL for all outputpins: 71 mA

If loL exceedsthe test condition,VOLmayexceedthe relatedspecificationP. insare not guaranteedto sinkcurrentgreater

than the listedtest conditions.

8
                                                                                        MCS@51 CONTROLLER

EXPLANATION OF THE AC SYMBOLS                                     L: ~level LOW, or ALE
                                                                  P: PSEN
Each timing symbol has 5 characters. The first char-              Q: Output data
acter is always a `T' (stands for time). The other                R: ~ signal
characters, depending on their positions, stand for               T: Time
the name of a signal or the logical status of that                V: Valid
signal. The following is a list of all the characters and         W: WR signal
what they stand for.                                              X: No longer a valid logic level
                                                                  Z: Float
   A: Address
   C: Clock                                                    For example,
   D: Input Data
   H: Logic level HIGH                                            TAVLL = Time from Address Valid to ALE Low.
   1:Instruction (program memory contents)                        TLLPL = Time from ALE Low to PSEN Low.

AC CHARACTERISTICS (Under Operating Conditions; Load Capacitance for Port O,ALE/PROG, and

PSEN = 100 pF; Load Capacitance for All Other Outputs = 80 pF)

EXTERNAL PROGRAM MEMORY CHARACTERISTICS

Symbol      Parameter                                     12 MHz Oscillator   Variable Oscillator     Units

                                                          Min  Max            Min          Max        MHz
                                                                                                        ns
1/TCLCL     Oscillator Frequency                                              3.5          12.0         ns
TLHLL       ALE Pulse Width                                                                             ns
TAVLL                                                     127                 2TCLCL40
TLLAX       Address Valid to ALE Low                      43
TLLIV       Address Hold after ALE Low                    48                  TCLCL40

            ALE Low to Valid Instr In                                    183  TCLCL35
               8751 H                                                    233
               All Others                                                                  4TCLCL 150 ns
                                                                                           4TCLCL 100 ns

TLLPL       ALE LOW to PSEN LOW                           58                  TCLCL25                ns

TPLPH PSEN Pulse Width

            8751 H                                        190                 3TCLCL60               ns

            All Others                                    215                 3TCLCL35               ns

TPLIV       PSEN Low to Valid Instr In
              8751H
              All Others                                       100                         3TCLCL 150 ns

                                                               125                         3TCLCL 125 ns

TPXIX       Input Instr Hold after PSEN                   o                   0                       ns

TPXIZ       Input Instr Float after PSEN                       63                          TCLCL20   ns

TPXAV PSEN to Address Valid                               75                  TCLCL8                 ns

TAVIV       Address to Valid Instr In

            8751 H                                             287                         5TCLCL1 50 ns

            All Others                                         302                         5TCLCL1 15 ns

TPLAZ PSEN Low to Address Float                                20                          20         ns

TRLRH ~ Pulse Width                                       400                 6TCLCL 100             ns

TWLWH WR Pulse Width                                      400                 6TCLCL 100             ns

TRLDV ~ Low to Valid Data In                                   252                         5TCLCL 165 ns

TRHDX Data Hold after ~                                   o                   0                       ns

TRHDZ Data Float after ~                                       97                          2TCLCL70  ns

TLLDV ALE Low to Valid Data In                                     517                       8TCLCL1 50 ns
                                                               I D.,.U-D I                 I nYl-I n~L, UnL,-- .1e0c3 I r-m-
-.. .. . .  IA. a,a,ress 10.v,al,l.a, -U--a[.a--,m.  I

I AVUV

                                                                                                                              9
MCS@51 CONTROLLER

EXTERNAL PROGRAM MEMORY CHARACTERISTICS (Continued)

Symbol  I---%# `arame'er                  cillator  VariableOscillator        Units
                                            Max
                                                    Min             Max

TLLWL ALE Low to RD or WR Low        200  300       3TCLCL50 3TCLCL+ 50 ns

TAVWL Address to ~ or WR Low         203            4TCLCL 130               ns

I TQVWX Data Valid to WR Transition  13             TCLCL70                  ns
                  8751 H
        All Others                   23             TCLCL60                  ns

TQVWH Data Valid to WR High          433            7TCLCL 150               ns

TWHQX Data Hold after WR             33             TCLCL50                  ns

TRLAZ RD Low to Address Float             20 I                   I  20        I ns I

TWHLH RD or WR High to ALE High

        8751H                        33   133       TCLCL50        TCLCL+ 50 ns

        All Others                   43   123       TCLCL40        TCLCL+40  ns

NOTE:
"The 8751H-8 is identicalto the 8751Hbut only o~eratesutI to 8 MHz.Whencalculatingthe AC Characteristicsfor the

8751 H-8, use the 8751 H formula for variable oscillators.

10
                                                                                        MCS@51 CONTROLLER

EXTERNAL PROGRAM MEMORY READ CYCLE

                                   w--- TLHLL _

              ALE                                \,                   /              \
             PSEN                                                                         A8 -A15
         PORT O                        TLLPL- ~                TPLPH

                                   -TAVLL+       + TLLIV

                               /

                                       TLLAX

         PORT 2                    x1                AO -A15              x

                                                                                                         272318-5

EXTERNAL DATA MEMORY READ CYCLE

    ALE                     Y                                                               \               /
  PSEN   +TLHLL+
                                                                                     TWHLH
      m
PORTO                                            `LLOv ~
PORT2
                               --      TLLWL                   TRLRH --

         + TAVLL +                                   b                           i`
                            _TLLAX                   --TRLDV4         TRHOX+

                      AO-A7 FROM RI OR OPL                            OATA IN

                   .

                   .                   TAVOV                   b

         xr                            P2.O-P2.7 OR A8-A15 FROMDPH                   x      A8-A15 FROMPCH

                                                                                                         272318-6

EXTERNAL DATA MEMORY WRITE CYCLE

    ALE                       \,                                                            \               /
  m              TLHLL--
                                                                                     TWHLH
    WT
                                  `TLLwL~TwLwH                                                                                                  /
PORTO                                                                          *
PORT2
         1 7t=- TAVLL                            TQVWX k                  1`
                            +TLLAX                                                   TWHQX
                                            II       I    TQVWH
                                                           OATAOUT        :r
                               AO-A7
                      FROMRIOR OPL M                                        xx1
                                                                                          AO-A7 FROMFCL

         xI                            P2.O-P2.7 OR A8-A15 FROMOPH                   x      A8-A15 FROMPCH

                                                                                                         272318-7

                                                                                                                                                   11
M=" 51 CONTROLLER

SERIAL PORT TIMING--SHIFT
Test Conditions: Over ODeratina Conditions: Load Capacitance = 80 rJF

Symbol             Parameter                 12 MHz Oscillator         VariableOscillator        Unite
                                               Min Max
                                                                       Min        Max

TXLXL Serial Port Clock Cycle Time           1.0                   12TCLCL                       ps

TQVXH Output Data Setup to Clock Rising 700                     1OTCLCL 133                     ns

        Edge

TXHQX Output Data Hold after Clock           50                 2TCLCL1 17                      ns

        Rising Edge

TXHDX Input Data Hold after Clock Rising        o                      0                         ns

        Edge

TXHDV Clock Rising Edge to Input Data                 700                      10TCLCL 133 ns

        Valid

;HI17REGISTERMODETIMINGWAVEFORMS

    INSTRUCTION I  OI  1      I     2     I  3     I  4    I    5      I    6  I  7        I  8  I

        ALE n n n n n n n n n n n n n n n n n n I

                       I-TXLXL-7

    CLOCK

                       WI-TXHQX I

OUTPUT OATA            o 1)(           1     2x       3x        4x          5x    6x          7/

,                                                                                                 +

    INPUT DATA                                                                                  SET TI

~                                                                                                         4
                                                                                                      SET RI
                                                                                              272318-8

12
                                                                                                          MCS@51 CONTROLLER

EXTERNAL CLOCK DRIVE

      Symbol                             Parameter                                                   Min           Max       1 Units

      1/TCLCL       Oscillator Frequency (except 8751H-8)                                            3.5           12        MHz

                               8751 H-8                                                              3.5           8         MHz

      TCHCX         High Time                                                                        20                      ns

      TCLCX          Low Time                                                                        20                      ns
I TCLCH        I Rise Time
                                                                                                  I       I 20 I             ns                        I

      TCHCL         Fall Time                                                                                      20        ns

EXTERNAL CLOCK DRIVE WAVEFORM

                           --  TCHCX --                                           TCLCH _  --             --       ~ TCliCL
                    2.5 t                         a                                        t 2.5                A

                                                     --- TCLCX --

                                                     +                                     TCLCL                   w
                                                                                                                                             272318-9

AC TESTING INPUT, OUTPUT WAVEFORM

2.4            2.0                       2.0

                            TEST POINTS
                    ><

               0.s                       0.8

0.45

                                                                       272318-10
AC Testing: Inputs are driven at 2.4V for a Logic "1" and 0.45V
for a Logic "O". Timing measurements ara made at 2.OV for a
Logic "1" and 0.8V for a Logic"O".
MCS@51 CONTROLLER

EPROM CHARACTERISTICS

                                          Table3. EPROMProgrammingModea

    Mode               RST           PSEN ALE               m           P2.7           P2.6                  P2.5                     P2.4
                                                                                         0                     x                        x
    Program            1                  0            o*   VPP         1                0                     x                        x
                                                                                         1                     x                        x
    Verify             1                  0            1    1           0

    Security Set       1                  0            o*   VPP         1

NOTE:                                                       "VPP" = +21V *0.5V
"1" = logichighfor that pin                                 *ALEis pulsedlowfor 50 ms

"O" = logiclowfor that pin
"X" = "don't care"

PROGRAMMING THE 8751H                                       Note that the ~/VPP pin must not be allowed to go
                                                            above the maximum specified VPP level of 21.5V for
To be programmed, the part must be running with a           any amount of time. Even a narrow glitch above that
4 to 6 MHz oscillator. (The reason the oscillator           voltage Ievei can cause permanent damage to the
needs to be running is that the internal bus is being       device. The VPP source should be well regulated
used to transfer address and program data to appro-         and free of glitches.
priate internal registers.) The address of an EPROM
location to be programmed is applied to Port 1 and          Program Verification
pins P2.O-P2.3 of Port 2, while the code byte to be
programmed into that location is applied to Port O.         If the Security Bit has not been programmed, the on-
The other Porl 2 pins, and RST, PSEN, and ~/Vpp             chip Program Memory can be read out for verifica-
should be held at the "Program" levels indicated in         tion purposes, if desired, either during or after the
Table 3. ALE/PROG is pulsed low for 50 ms to pro-           programming operation. The address of the Program
gram the code byte into the addressed EPROM lo-             Memory location to be read is appiied to Port 1 and
cation. The setup is shown in Figure 5.                     pins P2.O-P2.3. The other pins should be held at the
                                                            "Verify" Ieveis indicated in Tabie 3. The contents of
Normally ~~is          held at a logic highflntil just      the addressed location will come out on Port O. Ex-
                                                            ternal pullups are required on Port O for this opera-
before ALE/PROG is to be pulsed. Then EA/Vpp is             tion.

raised to +21 V, ALE/PROG is pulsed, and then               The setup, which is shown in Figure 6, is the same
                                                            as for programming the EPROM except that pin P2.7
~/Vpp is returned to a logic high. Waveforms and            is held at a logic low, or may be used as an active-
                                                            Iow read strobe
detailed timing specifications are shown in later sec-

tions of this data sheet.

                                          +5V

                                     Vcc                                                                             +5V

       AOOR A&b? p?                                                                                               ?

--FFH                                w       PGM DATA                                                        Vcc

             UAll     P2.0

                       P2.3                                                                                               mu

`=''-"T`LCEAlR=$E=J-=E a      8751H                              --FFH                                       w+           DATA
                                                                                                                          (USE 10K
                                                                                                                          PULLUPS]

                                                                 ~ . ,,W,, CARE,. x -                  W51H
                                                                                              ~~b

    UVlli              P2.7      5             F&vPP             ENAS4E              X-9      P2.5           ALE
                       XTAU                    VIH1                              VIL d        P2.S                               VIH
    4-SUN* n                    RST                                                           P2 7
                       XTAL1  PSEN                                                         .  XTAU            G
                       Vss
                                                                             J-               XTAL1          RST h VIH1
                                                                 4-6 MHZm

                    .                     .                                                   Vss    PSEN

                                               27231 a-1 I                       .

    Figure5. ProgrammingConfiguration                                                                                     27231S-12

                                                                        Figure6. ProgramVerification

14
                                                                                  MCS@51 CONTROLLER

EPROM Security                                             X = OGN'T CARE"                       +5V

The security feature consists of a `locking" bit which                                              o
when programmed denies electrical access by any
external means to the on-chip Program Memory.                                                   f
The bit is programmed as shown in Figure 7. The
setup and procedure are the same as for normal                                    Vcc
EPROM programming, except that P2.6 is held at a
logic high, Porl O,Port 1 and pins P2.OP2.3 may be                 PI                       `-m
in any state. The other pins should be held at the
"Security" levels indicated in Table 3.                                                                x

Once the Security Bit has been programmed, it can       X           P2.0-         8751H                ALE/PROO
be cleared only by full erasure of the Program Mem-                 P2.3                  ALE    50 ma PULSE TO GND
ory. While it is programmed, the internal Program           {:
Memory can not be read out, the device can not be          VIM      P2.4
further programmed, and it cannot executeout of                     P2.5
externalprogrammemory.Erasing the EPROM,
thus clearing the Security Bit, restores the device's               P2.6
full functionality. It can then be reprogrammed.
                                                                    P2,7          fi +                 EAYPP
Erasure Characteristics
                                                                    XTAU
Erasure of the EPROM begins to occur when the
device is exposed to light with wavelengths shorter     m                         RST --               WH1
than approximately 4,000 Angstroms. Since sunlight
and fluorescent lighting have wavelengths in this                   XTAL1
range, exposure to these light sources over an ex-
tended time (about 1 week in sunlight, or 3 years in                         Vss  7 PSEN
room-level fluorescent lighting) could cause inadver-                                    *
tent erasure. If an application subjects the device to              *
this type of exposure, it is suggested that an opaque
label be placed over the window.                                                                              272318-13

                                                        Figure7. Programmingthe SecurityBit

                                                        The recommended erasure procedure is exposure
                                                        to ultraviolet light (at 2537 Angstroms) to an integrat-
                                                        ed dose of at least 15 W-sec/cm2. Exposing the
                                                        EPROM to an ultraviolet lamp of 12,000 pW/cm2
                                                        rating for 20 to 30 minutes, at a distance of about
                                                        1 inch, should be sufficient.

                                                        Erasure leaves the array in an all 1`s state.

EPROM PROGRAMMING AND VERIFICATION CHARACTERISTICS

TA = 21C to 27"C; VCC = 5V + 10%; VSS = OV

Symbol   Parameter                                         Min                    Max                         Unita
                                                                                                                v
VPP      Programming Supply Voltage                        20.5                   21.5                         mA

IPP      Programming Supply Current                                               30                          MHz

1/TCLCL  Oscillator Frequency                                   4                            6                  ps
                                                                                                                ps
TAVGL    Address Setup to PROG Low                      46TCLCL                                                ms

TGHAX    Address Hold after PROG                        48TCLCL

TDVGL    Data Setup to PROG Low                         48TCLCL

TGHDX    Data Hold after~                               48TCLCL

TEHSH    P2.7 (ENABLE) High to VPP                      48TCLCL

TSHGL    VPP Setup to PROG Low                                  10

TGHSL    VPP Hold after PROG                                    10

TGLGH    PROG Width                                             45                           55

TAVQV    Address to Data Valid                                                    48TCLCL

TELQV    ENABLE Low to Data Valid                                                 48TCLCL

TEHQZ    Data Float after ENABLE                                o                 48TCLCL

                                                                                                                         15
MCS" 51 CONTROLLER

GI-"  "nl r"""  "mrnmrlmn. w I-8. " ,Lrl..          ."4-s     . m"..     ..-.  b.  "..8.,"

                                        PROGRAMMING                                                     VERIFICATION
                                                                                                            ADDRESS
      P1.O-PI.7                                                                                      (
      P3,0-P3,3  $                                                    J                     --

      PORTO                {,           DATAIN
      kLE/PROG     TOVGL --
                 TAVGL                          --                       --TGHOX
                                                                          TGHAX
                                                           --
                                                                           TGHSL
                                        \~                 `          \

                         TSHGL --           --             --
                                     r
                                            TGLGH
                   m HIGH
      Fi.vPP                                21V * .5V

                                                                                                        TTL HIGH      TTL HIGH

                  TSHSN                                                                     TELOV
                 --

      P3.7                                                                                                \                          272318-14
      (ENABLE)                                                                              For verificationconditionssee Figure 6.

                      1`

             For programmingconditionssee Figure 5.

16
inlA                                                                                    MCS" 51 CONTROLLER

Programming the 8751BH/8752BH                           Normally ~&is                held at a logic high until just

To be programmed, the 875XBH must be running            before ALE/PROG is to be pulsed. Then ~/Vpp is
with a 4 to 6 MHz oscillator. (The reason the oscilla-
tor needs to be running is that the internal bus is     raised to Vpp, ALE/PROG is pulsed low, and then
being used to transfer address and program data to
appropriate internal registers.) The address of an      ~/Vpp is returned to a valid high voltage. The volt-
EPROM location to be programmed is applied to
Porl 1 and pins P2.O- P2.4 of Port 2, while the code    age on the ~/Vpp pin must be at the valid EA/Vpp
byte to be programmed into that location is applied
to Port O. The other Port 2 and 3 pins, and RST,        high level before a verify is attempted. Waveforms
PSEN, and ~/Vpp should be held at the "Program"
levels indicated in Table 1. ALE/PROG is pulsed low     and detailed timing specifications are shown in later
to croaram the code bvte into the addressed
EPROfl location. The setu'p is shown in Figure 8.       sections of this data sheet.

                                                        Note that the ~/Vpp pin must not be allowed to go
                                                        above the maximum specified Vpp level for any
                                                        amount of time. Even a narrow glitch above that volt-
                                                        age level can cause permanent damage to the de-
                                                        vice. The Vpp source should be well regulated and
                                                        free of glitches.

                                                                    +5V

                                                           Vcc
                                                            Po

                              1~     RST                E/vpp ~          +12.75V

                              1~     P3.6               ALE/PROG ~25          100 p, PULSESTO GND

                                                      875X,, ~ ~"

                              1~     P3.7               P2.7 ~1

                        ulJ-                   XTAL2     P2.6 ~o

                   4-6 MHz           ; XTAL1             P2.O
                                                        -P2,4
                        T=                     `ks

                                  =                                                                272318-15

                                 -- Fig. ure8. P--rogrammingthe EPROM

                          Table4. EPROMProgrammingModeafor 875XBH

MODE                      RST        PSEN               --PARLOE/G       ml       P2.7  P2.6       P3.6       P3.7
                                                                         Vpp
                                                                                                     1          1
Program Code Data             1      0                  o*               Vpp      1     0            1          1
                                                                                                     0          1
Verify Code Data              1      0                  1                1        0     0
                                                                                                     1          1
Program Encryption Tabie      1      0                  o*               Vpp      1     0            0          0
                                                                                                     0          0
Use Addresses O-1FH

Program Lock ~= 1             1      0                  o*               Vpp      1     1

Bits (LBx)        x=2         1      0                  o*               Vpp      1     1

Read Signature                1      0                  1                1        0     0

NOTES:
"1" = Validhighfor that pin

"O" = Validlowfor that pin
"vpp" = + 12.75V+ 0.25V

*ALE/PROGis pulsedlowfor 100USfor programming(.Quick-PulseProgramming)

                                                                                                              17
MCS@51 CONTROLLER

QUICK-PULSE PROGRAMMING                                  PROGRAM VERIFICATION
ALGORITHM
                                                         If the Lock Bits have not been programmed, the on-
The 875XBH can be programmed using the Quick-            chip Program Memory can be read out for verifica-
Pulse Programming Algorithm for microcontrollers.        tion purposes, if desired, either during or after the
The features of the new programming method are a         programming operation. The address of the Program
lower Vpp (12.75 volts as compared to 21 volts) and      Memory location to be read is applied to Port 1 and
a shorter programming pulse. For example, it is pos-     pins P2.O - P2.4. The other pins should be held at
sible to program the entire 8 Kbytes of 875XBH           the "Verify" levels indicated in Table 1. The con-
EPROM memory in less than 25 seconds with this           tents of the addressed location will come out on Port
algorithm!                                               O. External pullups are required on Port O for this
                                                         operation. (If the Encryption Array in the EPROM
To program the part using the new~rithm, Vpp             has been programmed, the data present at Port O
must be 12,75 f 0.25 Volts. ALE/PROG is pulsed           will be Code Data XNOR Encryption Data. The user
low for 100 pseconds, 25 times as shown in               must know the Encryption Array contents to manual-
Figure 9, Then, the byte just programmed may be          ly "unencrypt" the data during verify.)
verified. After programming, the entire array should
be verified. The Program Lock features are pro-          The setup, which is shown in Figure 10, is the same
grammed using the same method, but with the setup        as for programming the EPROM except that pin P2.7
as shown in Table 4. The only difference in program-     is held at a logic low, or may be used as an active
ming Lock features is that the Lock features cannot      low read strob~.
be directly verified. Instead, verification of program-
ming is by observing that their features are enabled.

                   , ~25p"LsEs ~

    ALEM                                    n--------                            100JM
                                                                                 *lops
    ALE/PROG:                                10 P,MIN
                                      0                      I"

                                                                                                1  272318-16

                                         Figure9. PROGWaveforma

                                                                                 +~v

                                                                                 h 10kJl
                        AO-A7                                                         X8
                            1                                    Vcc

    L`r-F' u 4-6MHz                         P!                   Po                       PGM
                                                                                          DATA

                                            RST          rmpp

                                            P3.6                ALE/PRW                 1
                                            P3.7
                                                         B75xBH =                       0
                                                                        P2.7            0 (i-mm
                                                                                        0
                                            XTAL2                P2.6

                                            XTAL1         P2.O                        A8-A12
                                            Vss          -P2.4

                                         =                                    F

                                                                                                   272318-17

                   Figure10.Verifyingthe EPROM

18
                                                                        MCS@51 CONTROLLER

PROGRAM MEMORY LOCK                                        Table5. LockBitsandtheirFeatures

The two-level Program Lock system consists of 2         LB1                        LogicEnabled
Lock bits and a 32-byte Encryption Array which are       u
used to protect the program memory against soft-                        Minimum Program Lock features
ware piracy.                                                            enabled. (Code Verify WIIIstill be

ENCRYPTION ARRAY                                             =

Within the EPROM array are 32 bytes of Encryption       P       u MOVC instructions executed from
Array that are initially unprogrammed (all 1s). Every
time that a byte is addressed during a verify, 5 ad-                    external program memory are
dress lines are used to select a byte of the Encryp-
tion Array. This byte is then exclusive-NORed                           disabled from fetching code bytes
(XNOR) with the code byte, creating an Encrypted
Verify byte. The algorithm, with the array in the un-                   from internal memory, EA is
programmed state (all 1s), will return the code in its
original, unmodified form.                                              sampled and latched on reset,

It is recommended that whenever the Encryption Ar-                      and further programming of the
ray is used, at least one of the Lock Bits be pro-
grammed as well.                                                        EPROM is disabled

                                                        IP      P       Same as above, but Verify is also
                                                                        disabled

                                                        I U     P IReservedfor Future Definition I

                                                        = Programmed
                                                        = Unprogrammed

LOCK BITS                                               READING THE SIGNATURE BYTES

Also included in the EPROM Program Lock scheme          The signature bytes are read by the same procedure
are two Lock Bits which function as shown in Table      as a normal verification of locations 030H and 031H,
5.                                                      except that P3.6 and P3.7 need to be pulled to a
                                                        logic low. The values returned are:
Erasing the EPROM also erases the Encryption Ar-
ray and the Lock Bits, returning the part to full un-       (030H) = 89H indicates manufactured by Intel
locked functionality.
                                                            (031H) = 51H indicates 8751BH
To ensure proper functionality of the chip, the inter-                    52H indicates 8752BH
nally latched value of the ~ pin must agree with its
external state.

                                                                                                        19
MCS" 51 CONTROLLER

ERASURE CHARACTERISTICS                                 this type of exposure, it is suggested that an opaque
                                                        label be placed over the window.
Erasure of the EPROM begins to occur when the
8752BH is exposed to light with wavelengths shorter     The recommended erasure procedure is exposure
than approximately 4,000 Angstroms. Since sunlight      to ultraviolet light (at 2537 Angstroms) to an integrat-
and fluorescent lighting have wavelengths in this       ed dose of at lease 15 W-see/cm. Exposing the
range, exposure to these light sources over an ex-      EPROM to an ultraviolet lamp of 12,000 pW/cm rat-
tended time (about 1 week in sunlight, or 3 years in    ing for 30 minutes, at a distance of about 1 inch,
room-level fluorescent lighting) could cause inadver-   should be sufficient.
tent erasure. If an application subjects the device to
                                                        Erasure leaves the array in an all Is state.

EPROM PROGRAMMING AND VERIFICATION CHARACTERISTICS

(T,4 = 21C to 27"C, Vcc = 5.OV + 10%, Vss = OV)

    Symbol            Parameter                                             Min                                Max    Units

    Vpp               Programming Supply Voltage                            12.5                               13.0      v

    Ipp               Programming Supply Current                                                               50      mA
                                                                                                                      MHz
    1/TCLCL           Oscillator Frequency                                  4                                  8
                                                                                                                        ps
    TAVGL             Address Setup to PROG Low                   48TCLCL                                               ps
                                                                                                                        ps
    TGHAX             Address Hold After PROG                     48TCLCL
                                                                                                                        ps
    TDVGL             Data Setup to PROG Low                      48TCLCL

    TGHDX             Data Hold After PROG                        48TCLCL

    TEHSH             P2.7 (ENABLE) High to Vpp                   48TCLCL

    TSHGL             Vpp Setup to PROG Low                                 10

    TGHSL             Vpp Hold After PROG                                   10
    TGLGH             PROG Width
    TAVQV             Address to Data Valid                                 90                                 110

                                                                                      48TCLCL

    TELQV             ENABLE Low to Data Valid                                        48TCLCL
    TEHQZ             Data Float After ENABLE
                                                                            o         48TCLCL

    TGHGL             PROG High to PROG Low                                 10

EPROM PROGRAMMING AND VERIFICATION WAVEFORMS

                                  PROGRAMMING                                         VERIFICATION
                                     ADDRESS                                             ADDRFSS
                                                                                        TAvQV
           `::=&z     TDVGL       DATA IN               .~-TGHDX
                       TAVGL                      ~      TGHAX                        DATA OUT
                                                                                                            }
                                    Pu&

                      TSHGL                          d   TGHsL
                           TGLGH            TGHGL       t

             ~wpp                                                  [A/HIGH
                P2.7
                                                                            TELQV  L                           TEHQZ

                                                                                                                      272318-18

20
                                                                                                 MCS@51 CONTROLLER
DATA SHEET REVISION HISTORY
Datasheets are changed as new device information becomes available. Verify with your local Intel sales office
that you have the latest version before finalizing a design or ordering devices.
The following differences exist between this datasheet (272318-002) and the previous version (272318-001):
1. Removed QP and QD (commercial with extended burn-in) from Table 1. EXPRESS Prefix Identification.
This datasheet (272318-001) replaces the following datasheets:

    MCS@51 Controllers (270048-007)
    8051AHP (270279-004)
    8751BH (270248-005)
    8751 BH EXPRESS (270708-001)
    8752BH (270429-004)
    8752BH EXPRESS (270650-002)

                                                                                                                                                 21
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