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CYP15G0101DXB-BBI

器件型号:CYP15G0101DXB-BBI
器件类别:热门应用    无线/射频/通信   
厂商名称:Cypress
厂商官网:http://www.cypress.com/
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器件描述

SPECIALTY TELECOM CIRCUIT, PBGA100

参数
CYP15G0101DXB-BBI功能数量 1
CYP15G0101DXB-BBI端子数量 100
CYP15G0101DXB-BBI最大工作温度 85 Cel
CYP15G0101DXB-BBI最小工作温度 -40 Cel
CYP15G0101DXB-BBI额定供电电压 3.3 V
CYP15G0101DXB-BBI加工封装描述 11 × 11 MM, 1.40 MM HEIGHT, BGA-100
CYP15G0101DXB-BBI状态 DISCONTINUED
CYP15G0101DXB-BBI工艺 BICMOS
CYP15G0101DXB-BBI包装形状 SQUARE
CYP15G0101DXB-BBI包装尺寸 GRID 阵列, 低 PROFILE
CYP15G0101DXB-BBI表面贴装 Yes
CYP15G0101DXB-BBI端子形式 BALL
CYP15G0101DXB-BBI端子间距 1 mm
CYP15G0101DXB-BBI端子涂层 锡 铅
CYP15G0101DXB-BBI端子位置 BOTTOM
CYP15G0101DXB-BBI包装材料 塑料/环氧树脂
CYP15G0101DXB-BBI温度等级 INDUSTRIAL
CYP15G0101DXB-BBI通信类型 电信电路

文档预览

CYP15G0101DXB-BBI器件文档内容

                                                                           CYP15G0101DXB
                                                                           CYV15G0101DXB

                              Single-channel HOTLink IITM Transceiver

Features                                                      Compatible with

Single-channel transceiver for 195 to 1500 MBaud serial      -- fiber-optic modules
    signaling rate
                                                                -- copper cables
Second-generation HOTLink technology
Compliant to multiple standards                              -- circuit board traces

    -- ESCON, DVB-ASI, Fibre Channel and Gigabit             JTAG boundary scan
        Ethernet (IEEE802.3z)                                 Built-In Self-Test (BIST) for at-speed link testing
                                                             Per-channel Link Quality Indicator
    -- CYV15G0101DXB also compliant to SMPTE 259M
        and SMPTE 292M                                          -- Analog signal detect

    -- 8B/10B encoded or 10-bit unencoded data                  -- Digital signal detect
Selectable parity check/generate
Selectable input clocking options                         Low power 1.25W @ 3.3V typical
Selectable output clocking options                         Single 3.3V supply
MultiFrameTM Receive Framer                               100-ball BGA
                                                             0.25m BiCMOS technology
    -- Bit and Byte alignment
                                                            Functional Description
    -- Comma or full K28.5 detect
                                                            The CYP(V)15G0101DXB[1] single-channel HOTLink IITM
    -- Single- or Multi-Byte framer for byte alignment      transceiver is a point-to-point communications building block
                                                            allowing the transfer of data over a high-speed serial link
    -- Low-latency option                                   (optical fiber, balanced, and unbalanced copper transmission
Synchronous LVTTL parallel input and parallel output     lines) at signaling speeds ranging from 195 to 1500 MBaud.

    interface                                               The transmit channel accepts parallel characters in an Input
Internal phase-locked loops (PLLs) with no external      Register, encodes each character for transport, and converts
                                                            it to serial data. The receive channel accepts serial data and
    PLL components                                          converts it to parallel data, frames the data to character bound-
Dual differential PECL-compatible serial inputs          aries, decodes the framed characters into data and special
                                                            characters, and presents these characters to an Output
    -- Internal DC-restoration                              Register. Figure 1 illustrates typical connections between
Dual differential PECL-compatible serial outputs         independent host systems and corresponding
                                                            CYP(V)15G0101DXB parts. As a second-generation HOTLink
    -- Source matched for driving 50W transmission lines    device, the CYP(V)15G0101DXB extends the HOTLink II
                                                            family with enhanced levels of integration and faster data
    -- No external bias resistors required                  rates, while maintaining serial-link compatibility (data,
                                                            command, and BIST) with other HOTLink devices.
    -- Signaling-rate controlled edge-rates
Optional Elasticity Buffer in Receive Path
Optional Phase Align Buffer in Transmit Path

System Host10                 Serial Link                                                                             10
                                 CYP(V)15G0101DXB10                                                                10
                                                                                                   CYP(V)15G0101DXB

                                                                                                                                         System Host

                                                                       Backplane or Cabled
                                                                             Connections

                                                      Figure 1. HOTLink II System Connections

Note:
1. CYV15G0101DXB refers to SMPTE 259M and SMPTE 292M compliant devices.

       CYP15G0101DXB refers to devices not compliant to SMPTE 259M and SMPTE 292M pathological test requirements.
       CYP(V)15G0101DXB refers to both devices.

Cypress Semiconductor Corporation 3901 North First Street San Jose, CA 95134 408-943-2600

Document #: 38-02031 Rev. *I                                                                                       Revised March 16, 2004
                                                                                  CYP15G0101DXB
                                                                                  CYV15G0101DXB

The CYV15G0101DXB satisfies the SMPTE 259M and                        The parallel I/O interface may be configured for numerous
SMPTE 292M compliance as per the EG34-1999 Pathological               forms of clocking to provide the highest flexibility in system
Test Requirements.                                                    architecture. In addition to clocking the transmit path interfaces
                                                                      from one or multiple sources, the receive interface may be
The transmit (TX) section of the CYP(V)15G0101DXB                     configured to present data relative to a recovered clock or to a
single-channel HOTLink II consists of a byte-wide channel.            local reference clock.
The channel can accept either eight-bit data characters or
pre-encoded 10-bit transmission characters. Data characters           The transmit and the receive channels contain BIST pattern
are passed from the Transmit Input Register to an embedded            generators and checkers, respectively. This BIST hardware
8B/10B Encoder to improve their serial transmission                   allows at-speed testing of the high-speed serial data paths in
characteristics. These encoded characters are then serialized         both transmit and receive sections, as well as across the inter-
and output from dual Positive ECL (PECL)-compatible                   connecting links.
differential transmission-line drivers at a bit-rate of either 10 or
20 times the input reference clock.                                   HOTLink II devices are ideal for a variety of applications where
                                                                      parallel interfaces can be replaced with high-speed,
The receive (RX) section of the CYP(V)15G0101DXB Single               point-to-point serial links. Some applications include
Channel HOTLink II consists of a byte-wide channel. The               interconnecting backplanes on switches, routers,
channel accepts a serial bit-stream from one of two                   base-stations, servers and video transmission systems.
PECL-compatible differential Line Receivers and, using a
completely integrated PLL Clock Synchronizer, recovers the            The CYV15G0101DXB is verified by testing to be compliant to
timing information necessary for data reconstruction. The             all the pathological test patterns documented in SMPTE
recovered bit-stream is deserialized and framed into                  EG34-1999, for both the SMPTE 259M and 292M signaling
characters, 8B/10B decoded, and checked for transmission              rates. The tests ensure that the receiver recovers data with no
errors. Recovered decoded characters are then written to an           errors for the following patterns:
internal Elasticity Buffer, and presented to the destination host
system. The integrated 8B/10B Encoder/Decoder may be                  1. Repetitions of 20 ones and 20 zeros.
bypassed for systems that present externally encoded or
scrambled data at the parallel interface.                             2. Single burst of 44 ones or 44 zeros.

                                                                      3. Repetitions of 19 ones followed by 1 zero or 19 zeros fol-
                                                                          lowed by 1 one.

Transceiver Logic Block Diagram  TXD[7:0]
                                    TXCT[1:0]
                                                   RXD[7:0]
                                                      RXST[2:0]

                                 x10                                  x11

                                 Phase                                Elasticity
                                 Align                                  Buffer
                                 Buffer

                                 Encoder Decoder
                                 8B/10B 8B/10B

                                                                      Framer

                                 Serializer Deserializer

                                 TX                                   RX

                                 OUT1
                                     OUT2

                                                   IN1
                                                      IN2

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                                                                                                                          CYV15G0101DXB

Logic Block Diagram                                                                                                                                   = Internal Signal

REFCLK+                                                                                                                                                   TRSTZ
REFCLK                                                                                                                 Character-Rate Clock

TXRATE                        Transmit PLL                Bit-Rate Clock
                              Clock Multiplier                        12
SPDSEL
                              Character-Rate Clock
TXCLKO+
TXCLKO                                      Transmit
                                                Mode
TXMODE[1:0]   2

TXPER                        Input 12                 12                                                                10                           OUT1+
SCSEL                           Register                                                                                                             OUT1
TXD[7:0] 8                                              Phase-Align                                                     4                             OUT2+
                                                           Buffer                                                               Output                OUT2
     TXOP                                                                    Parity                                             Enable                TXLB
TXCT[1:0] 2                                                                     Check                                            Latch
                                                                                              BIST LFSR                                    2
                                                                                                 8B/10B
                                                                                                                 Shifter                          OELE

TXCKSEL                       HML

    TXCLK
   TXRST
   PARCTL
BOE[1:0]

RXLE                          RX PLL Enable                BIST Enable                                                                     BISTLE
                                    Latch                      Latch

              Character-Rate Clock

SDASEL

LPEN                               Receive   Shifter                                                                                    8   LFI
INSEL                                Signal            Framer                                                                          3   RXD[7:0]
                                    Monitor                                                                                                RXOP
  IN1+                                                           10B/8B                                                 2                 RXST[2:0]
  IN1                              Clock &                         BIST
  IN2+                                Data                                                                                    Delay        RXCLK+
  IN2                                                                           Elasticity                                                RXCLK
                                   Recovery                                         Buffer
TXLB                                 PLL                                                                                                  RXCLKC+
                                                                                                      Output
                                                                                                         Register

FRAMCHAR                                                   Clock
        RFEN                                               Select

   RFMODE

DECMODE
   RXRATE

RXMODE
RXCKSEL

                                                                             JTAG                                                          TMS
                                                                           Boundary                                                        TCLK
                                                                                                                                           TDI
                                                                              Scan
                                                                           Controller                                                      TDO

Document #: 38-02031 Rev. *I                                                                                                               Page 3 of 39
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                                                                     CYV15G0101DXB

Pin Configuration

                                             Top View

     1                     2       3    4    5            6     7    8       9         10

A    VCC                   IN2+    VCC  OUT2 RXMODE TXMODE[1] IN1+  VCC     OUT1     VCC

B    VCC                   IN2    TDO OUT2+ TXRATE TXMODE[0] IN1   #NC[2] OUT1+      VCC

            RFEN LPEN RXLE RXCLKC+ RXRATE SDASEL SPDSEL PARCTL RFMODE INSEL
C

     BOE[0] BOE[1] FRAMCHA GND               GND          GND   GND  TMS TRSTZ         TDI

D                                  R

     BISTLE DECMOD OELE                 GND  GND          GND   GND  TCLK RXCKSEL TXCKSEL

E                          E

F    RXST[2] RXST[1] RXST[0] GND             GND          GND   GND TXPER REFCLK REFCLK+

G    RXOP RXD[1] RXD[5] GND                  GND          GND   GND  TXOP TXCLKO+ TXCLKO

H    RXD[0] RXD[2] RXD[6]               LFI  TXCT[1] TXD[6] TXD[3] TXCLK TXRST #NC[2]

J    VCC                   RXD[3] RXD[7] RXCLK TXCT[0] TXD[5] TXD[2] TXD[0] #NC[2]    VCC

K    VCC                   RXD[4]  VCC RXCLK+ TXD[7] TXD[4] TXD[1]   VCC     SCSEL     VCC

                                             Bottom View

10   9                     8       7    6    5            4     3    2       1

VCC  OUT1                 VCC     IN1+ TXMODE[1] RXMODE OUT2  VCC  IN2+    VCC       A

VCC  OUT1+ #NC[2]                  IN1 TXMODE[0] TXRATE OUT2+  TDO  IN2    VCC       B

INSEL RFMODE PARCTL SPDSEL SDASEL RXRATE RXCLKC+ RXLE LPEN RFEN
                                                                                                                                                             C

TDI  TRSTZ TMS                     GND  GND  GND          GND FRAMCHA BOE[1] BOE[0]

                                                                R                      D

TXCKSEL RXCKSEL TCLK               GND  GND  GND          GND   OELE DECMOD BISTLE

                                                                     E                 E

REFCLK+ REFCLK TXPER GND               GND  GND          GND RXST[0] RXST[1] RXST[2]  F

TXCLKO TXCLKO+ TXOP               GND  GND  GND          GND RXD[5] RXD[1] RXOP       G

#NC[2] TXRST TXCLK TXD[3] TXD[6] TXCT[1]                  LFI   RXD[6] RXD[2] RXD[0]   H

VCC  #NC[2] TXD[0] TXD[2] TXD[5] TXCT[0] RXCLK RXD[7] RXD[3]                VCC       J

VCC  SCSEL                 VCC     TXD[1] TXD[4] TXD[7] RXCLK+ VCC   RXD[4]  VCC       K

Note:
2. #NC = Do Not Connect.

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                                                                                               CYV15G0101DXB

Pin Descriptions CYP(V)15G0101DXB Single-channel HOTLink II

Pin Name I/O Characteristics Signal Description

Transmit Path Data Signals

TXPER      LVTTL Output,        Transmit Path Parity Error. Active HIGH. Asserted (HIGH) if parity checking is enabled
           changes relative to  (PARCTL LOW) and a parity error is detected at the Encoder. This output is HIGH for one
           REFCLK[3]            transmit character-clock period to indicate detection of a parity error in the character
                                presented to the Encoder.

                                If a parity error is detected, the character in error is replaced with a C0.7 character to force
                                a corresponding bad-character detection at the remote end of the link. This replacement
                                takes place regardless of the encoded/un-encoded state of the interface.

                                When BIST is enabled for the specific transmit channel, BIST progress is presented on this
                                output. Once every 511 character times (plus a 16-character Word Sync Sequence when
                                the receive channel is clocked by REFCLK, i.e., RXCKSEL = LOW), the TXPER signal
                                pulses HIGH for one transmit-character clock period (if RXCKSEL = MID) or seventeen
                                transmit-character clock periods (if RXCKSEL = LOW or HIGH) to indicate a complete pass
                                through the BIST sequence. For RXCKSEL = LOW or HIGH, If TXMODE[1:0] = LL, then no
                                Word Sync Sequence is sent in BIST, and TXPER pulses HIGH for one transmit-character
                                clock period.

                                This output also provides an indication of a Phase-Align Buffer underflow/overflow condition.
                                When the Phase-Align Buffer is enabled (TXCKSEL LOW, or TXCKSEL = LOW and
                                TXRATE = HIGH), and an underflow/overflow condition is detected, TXPER is asserted and
                                remains asserted until either an atomic Word Sync Sequence is transmitted or TXRST is
                                sampled LOW to recenter the Phase-Align Buffer.

TXCT[1:0]  LVTTL Input,         Transmit Control. These inputs are captured on the rising edge of the transmit interface

           synchronous,         clock as selected by TXCKSEL, and are passed to the Encoder or Transmit Shifter. They

           sampled by TXCLK identify how the TXD[7:0] characters are interpreted. When the Encoder is enabled, these
           or REFCLK[3]
                                inputs determine if the TXD[7:0] character is encoded as Data, a Special Character code,

                                a K28.5 fill character or a Word Sync Sequence. When the Encoder is bypassed, these

                                inputs are interpreted as data bits. See Table 1 for details.

TXD[7:0]   LVTTL Input,         Transmit Data Inputs. These inputs are captured on the rising edge of the transmit interface

           synchronous,         clock as selected by TXCKSEL, and passed to the Encoder or Transmit Shifter.

           sampled by TXCLK     When the Encoder is enabled (TXMODE[1] LOW), TXD[7:0] specify the specific data or
           or REFCLK[3]         command character to be sent. When the Encoder is bypassed, these inputs are interpreted

                                as data bits of the 10-bit input character. See Table 1 for details.

TXOP       LVTTL Input,         Transmit Path Odd Parity. When parity checking is enabled (PARCTL LOW), the parity

           synchronous,         captured at this input is XORed with the data on the TXD bus (and sometimes TXCT[1:0])

           internal pull-up,    to verify the integrity of the captured character. See Table 2 for details.

           sampled by TXCLK
           or REFCLK[3]

SCSEL      LVTTL Input,         Special Character Select. Used in some transmit modes along with TXCTx[1:0] to encode

           synchronous,         special characters or to initiate a Word Sync Sequence. When the transmit path is configured

           internal pull-down, to select TXCLK to clock the input register (TXCKSEL = MID or HIGH), SCSEL is captured

           sampled by TXCLK relative to TXCLK.
           or REFCLK[3]

Note:

3. When REFCLK is configured for half-rate operation (TXRATE = HIGH), this input is sampled (or the outputs change) relative to both the rising and falling edges

       of REFCLK.

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                                                                         CYV15G0101DXB

Pin Descriptions CYP(V)15G0101DXB Single-channel HOTLink II (continued)

Pin Name I/O Characteristics Signal Description

TXRST    LVTTL Input,           Transmit Clock Phase Reset. Active LOW. When sampled LOW, the transmit Phase-align
         asynchronous,          Buffer is allowed to adjust its data-transfer timing (relative to the selected input clock) to
         internal pull-up,      allow clean transfer of data from the Input Register to the Encoder or Transmit Shifter. When
         sampled by             TXRST is sampled HIGH, the internal phase relationship between the TXCLK and the
         REFCLK[3]              internal character-rate clock is fixed and the device operates normally.

                                                When configured for half-rate REFCLK sampling of the transmit character stream
                                                (TXCKSEL = LOW and TXRATE = HIGH), assertion of TXRST is only used to clear
                                                Phase-align buffer faults caused by highly asymmetric reference clock periods or reference
                                                clocks with excessive cycle-to-cycle jitter. During this alignment period, one or more
                                                characters may be added to or lost from all the associated transmit paths as the transmit
                                                Phase-align Buffers are adjusted. TXRST must be sampled LOW by a minimum of two
                                                consecutive rising edges of REFCLK to ensure the reset operation is initiated correctly on
                                                all channels. This input is ignored when both TXCKSEL and TXRATE are LOW, since the
                                                phase align buffer is bypassed. In all other configurations, TXRST should be asserted during
                                                device initialization to ensure proper operation of the Phase-align buffer. TXRST should be
                                                asserted after the assertion and deassertion of TRSTZ, after the presence of a valid TXCLK
                                                and after allowing enough time for the TXPLL to lock to the reference clock (as specified by
                                                parameter tTXLOCK).

Transmit Path Clock and Clock Control

TXCKSEL  3-Level Select static Transmit Clock Select. Selects the clock source used to write data into the Transmit Input
         control input[4]       Register of the transmit channel. When LOW, the Input Register is clocked by REFCLK.[3]

                                When HIGH or MID, TXCLK is the Input Register clock for TXD[7:0] and TXCT[1:0].

                                When TXRATE=HIGH, configuring TXCKSEL = HIGH or MID is an invalid mode of
                                operation.

TXCLKO LVTTL Output            Transmit Clock Output. This true and complement output clock is synthesized by the
                                transmit PLL and is synchronous to the internal transmit character clock. It has the same
                                frequency as REFCLK (when TXRATE = LOW), or twice the frequency of REFCLK (when
                                TXRATE = HIGH). This output clock has no direct phase relationship to REFCLK.

TXRATE   LVTTL Input,           Transmit PLL Clock Rate Select. When TXRATE = HIGH, the Transmit PLL multiplies
         Static Control input,  REFCLK by 20 to generate the serial bit-rate clock.
         internal pull-down
                                When TXRATE = LOW, the transmit PLL multiplies REFCLK by 10 to generate the serial
                                bit-rate clock. See Table 9 for a list of operating serial rates.

                                When REFCLK is selected to clock the receive parallel interfaces (RXCKSEL = LOW), the
                                TXRATE input also determines if the clocks on the RXCLK and RXCLKC+ outputs are full
                                or half-rate. When TXRATE = HIGH (REFCLK is half-rate), the RXCLK and RXCLKC+
                                output clocks are also half-rate clocks and follow the frequency and duty cycle of the
                                REFCLK input. When TXRATE = LOW (REFCLK is full-rate), the RXCLK and RXCLKC+
                                output clocks are also full-rate clocks and follow the frequency and duty cycle of the
                                REFCLK input.

                                When TXRATE=HIGH, configuring TXCKSEL = HIGH or MID is an invalid mode of
                                operation.

TXCLK    LVTTL Clock Input, Transmit Path Input Clock. This clock must be frequency-coherent to TXCLKO, but may
         internal pull-down be offset in phase. The internal operating phase of the input clock (relative to REFLCK or

                                      TXCLKO+) is adjusted when TXRST = LOW and locked when TXRST = HIGH.

Transmit Path Mode Control

TXMODE[1:0] 3-Level Select[4] Transmit Operating Mode. These inputs are interpreted to select one of nine operating
                   static control inputs modes of the transmit path. See Table 3 for a list of operating modes.

Note:

4. 3-Level select inputs are used for static configuration. They are ternary (not binary) inputs that make use of non-standard logic levels of LOW, MID, and HIGH.
       The LOW level is usually implemented by direct connection to VSS (ground). The HIGH level is usually implemented by direct connection to VCC (power). When
       not connected or allowed to float, a 3-Level select input will self-bias to the MID level.

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                                                                                  CYV15G0101DXB

Pin Descriptions CYP(V)15G0101DXB Single-channel HOTLink II (continued)

Pin Name I/O Characteristics Signal Description

Receive Path Data Signals

RXD[7:0]   LVTTL Output,         Parallel Data Output. These outputs change following the rising edge of the selected

           synchronous to the receive interface clock.

           RXCLK output          When the Decoder is enabled (DECMODE = HIGH or MID), these outputs represent either
           (or REFCLK input[3]   received data or a special character. The status of the received data is represented by the
           when RXCKSEL =        values of RXST[2:0].
           LOW)

                                 When the Decoder is bypassed (DECMODE = LOW), RXD[7:0] become the higher order

                                 bits of the 10-bit received character. See Table 13 for details.

RXST[2:0]  LVTTL Output,         Parallel Status Output. These outputs change following the rising edge of the selected

           synchronous to the receive interface clock.

           RXCLK output          When the Decoder is bypassed (DECMODE = LOW), RXST[1:0] become the two low-order
           (or REFCLK input[3]   bits of the 10-bit received character, while RXST[2] = HIGH indicates the presence of a
           when RXCKSEL =        Comma character in the Output Register.
           LOW)

                                 When the Decoder is enabled (DECMODE = HIGH or MID), RXST[2:0] provide status of

                                 the received signal. See Table 16 for a list of Receive Character status.

RXOP       3-state, LVTTL        Receive Path Odd Parity. When parity generation is enabled (PARCTL LOW), the parity

           Output, synchronous output is valid for the data on the RXD bus bits.

           to the RXCLK          When parity generation is disabled (PARCTL = LOW), this output driver is disabled (High-Z).
           output (or REFCLK
           input[3] when

           RXCKSEL = LOW)

Receive Path Clock and Clock Control

RXCLK     3-state, LVTTL        Receive Character Clock Output. When configured such that the output data path is
           Output clock          clocked by the recovered clock (RXCKSEL = MID), these true and complement clocks are
                                 the receive interface clocks which are used to control timing of output data (RXD[7:0],
                                 RXST[2:0] and RXOP). This clock is output continuously at either the dual-character rate
                                 (1/20th the serial bit-rate) or character rate (1/10th the serial bit-rate) of the data being
                                 received, as selected by RXRATE.

                                 When configured such that the output data path is clocked by REFCLK instead of recovered
                                 clock (RXCKSEL = LOW), the RXCLK output drivers present a buffered and delayed form
                                 of REFCLK. In this mode, RXCLK and RXCLKC+ are buffered forms of REFCLK that are
                                 slightly different in phase, but follow the frequency and duty cycle of REFCLK. This phase
                                 difference allows the user to select the optimal set-up/hold timing for their specific interface.

RXCLKC+ 3-state, LVTTL           Delayed REFCLK+ when RXCKSEL=LOW. Delayed form of REFCLK+, used for transfer
                   Output        of output data to a host system. This output is only enabled when the receive parallel
                                 interface is configured to present data relative to REFCLK (RXCKSEL = LOW). When
                                 RXCKSEL = LOW, the RXCLKC+ follows the frequency and duty cycle of REFCLK+.

RXRATE     LVTTL Input           Receive Clock Rate Select. When LOW, the RXCLK recovered clock outputs are comple-

           Static Control Input, mentary clocks operating at the recovered character rate. Data for the receive channel

           internal pull-down should be latched on either the rising edge of RXCLK+ or falling edge of RXCLK.

                                 When HIGH, the RXCLK recovered clock outputs are complementary clocks operating at
                                 half the character rate. Data for the receive channel should be latched alternately on the
                                 rising edge of RXCLK+ and RXCLK.

                                 When the output register is operated with REFCLK clocking (RXCKSEL = LOW), RXRATE
                                 is not interpreted and RXCLK follows the frequency and duty cycle of REFCLK.

RFEN       LVTTL input,          Reframe Enable. Active HIGH. When HIGH, the Framer in the receive channel is enabled
RXMODE     asynchronous,         to frame per the presently enabled framing mode and selected framing character.
           internal pull-down
                                 Receive Operating Mode. This input selects one of two RXST channel status reporting
           3-Level Select[4]     modes and is only interpreted when the Decoder is enabled (DECMODE LOW). See
           static control input  Table 12 for details.

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                                                                         CYV15G0101DXB

Pin Descriptions CYP(V)15G0101DXB Single-channel HOTLink II (continued)

Pin Name I/O Characteristics Signal Description

FRAMCHAR 3-Level Select[4] Framing Character Select. Used to select the character or portion of a character used for
                   static control input character framing of the received data streams.

                               When MID, the Framer looks for both positive and negative disparity versions of the eight-bit
                               Comma character.

                               When HIGH, the Framer looks for both positive and negative disparity versions of the K28.5
                               character.

                               Configuring FRAMCHAR = LOW is reserved for component test.

RFMODE   3-Level Select        Reframe Mode Select. Used to select the type of character framing used to adjust the
         static control input[4] character boundaries (based on detection of one or more framing characters in the data

                               stream. This signal operates in conjunction with the type of framing character selected.

                               When LOW, the Low-Latency Framer is selected. This will frame on each occurrence of the
                               selected framing character(s) in the received data stream. This mode of framing stretches
                               the recovered character-rate clock for one or multiple cycles to align that clock with the
                               recovered data.

                               When MID, the Cypress-mode Multi-Byte parallel Framer is selected. This requires a pair
                               of the selected framing character(s), on identical 10-bit boundaries, within a span of 50 bits
                               (five characters), before the character boundaries are adjusted. The recovered character
                               clock remains in the same phase regardless of character offset.

                               When HIGH, the Alternate-mode Multi-Byte parallel Framer is selected. This requires
                               detection of the selected framing character(s) in the received data stream, on identical 10-bit
                               boundaries, on four directly adjacent characters. The recovered character clock remains in
                               the same phase regardless of character offset.

PARCTL   3-Level Select        Parity Check/Generate Control. Used to control the parity check and generate functions.
         static control input[4] When LOW, parity checking is disabled, and the RXOP output is disabled (High-Z).

                               When MID, and the 8B/10B Encoder and Decoder are enabled (TXMODE[1] LOW,
                               DECMODE LOW), TXD[7:0] inputs are checked (along with TXOP) for valid ODD parity,
                               and ODD parity is generated for the RXD[7:0] outputs and presented on RXOP. When the
                               8B/10B Encoder and Decoder are disabled (TXMODE[1] = LOW, DECMODE = LOW), the
                               TXD[7:0] and TXCT[1:0] inputs are checked (along with TXOP) for valid ODD parity, and
                               ODD parity is generated for the RXD[7:0] and RXST[1:0] outputs and presented on RXOP.

                               When HIGH, parity generation and checking are enabled. The TXD[7:0] and TXCT[1:0]
                               inputs are checked (along with TXOP) for valid ODD parity, and ODD parity is generated for
                               the RXD[7:0] and RXST[2:0] outputs and presented on RXOP.

                               See Table 2 and 15 for details.

DECMODE 3-Level Select         Decoder Mode Select. When LOW, the Decoder is bypassed and raw 10-bit characters
         static control input[4] are passed to the Output Register. When the Decoder is bypassed, RXCKSEL must be MID.

RXCKSEL  3-Level Select[4]     When MID, the Cypress Decoder table for Special Code Characters is used. When HIGH,
         static control input  the alternate Decoder table for Special Code Characters is used. See Table 21 for a list of
                               the Special Codes supported in both encoded modes.

                               Receive Clock Mode. Selects the receive clock source used to transfer data to the Output
                               Registers and configures the Elasticity Buffer in the receive path.

                               When LOW, the Output Register is clocked by REFCLK. RXCLK and RXCLKC+ present
                               buffered and delayed forms of REFCLK.

                               When MID, the RXCLK output follows the recovered clock as selected by RXRATE and
                               the Elasticity Buffer is bypassed. When the 10B/8B Decoder and Elasticity Buffer are
                               bypassed (DECMODE=LOW), RXCKSEL must be MID.

                               Configuring RXCKSEL = HIGH is an invalid mode of operation.

Device Control Signals

SPDSEL   3-Level Select,[4]    Serial Rate Select. This input specifies the operating bit-rate range of both transmit and
                               receive PLLs. LOW = 195400 MBd, MID = 400800 MBd, HIGH = 8001500 MBd. When
         static control input  SPDSEL=LOW, setting TXRATE=HIGH (Half-rate Reference Clock) is invalid.

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                                                                               CYP15G0101DXB
                                                                               CYV15G0101DXB

Pin Descriptions CYP(V)15G0101DXB Single-channel HOTLink II (continued)

Pin Name  I/O Characteristics Signal Description
REFCLK
          Differential LVPECL Reference Clock. This clock input is used as the timing reference for the transmit PLL. It

          or single-ended       is also used as the centering frequency of the Range Controller block of the Receive CDR

          LVTTL input clock PLLs. This input clock may also be selected to clock the transmit and receive parallel inter-

                                faces.

                                When driven by a single-ended LVCMOS or LVTTL clock source, the clock source may be
                                connected to either the true or complement REFCLK input, with the alternate REFCLK input
                                left open (floating). When driven by an LVPECL clock source, the clock must be a differential
                                clock, using both inputs. When TXCKSEL = LOW, REFCLK is also used as the clock for the
                                parallel transmit data (input) interface. When RXCKSEL = LOW and Decoder is enabled,
                                the Elasticity buffer is enabled and REFCLK is used as the clock source for the parallel
                                receive data (output) interface.

                                If the Elasticity Buffer is used, framing characters will be inserted or deleted to/from the data
                                stream to compensate for frequency differences between the reference clock and recovered
                                clock. When addition happens, a K28.5 will be appended immediately after a framing
                                character is detected in the Elasticity Buffer. When deletion happens, a framing character
                                will be removed from the data stream when detected in the Elasticity Buffer.

TRSTZ     LVTTL Input,          Device Reset. Active LOW. Initializes all state machines and counters in the device.
          internal pull-up
                                When sampled LOW by the rising edge of REFLCK, this input resets the internal state
                                machines and sets the Elasticity Buffer pointers to a nominal offset. When the reset is
                                removed (TRSTZ sampled HIGH by REFCLK), the status and data outputs will become
                                deterministic in less than 16 REFCLK cycles. The BISTLE, OELE, and RXLE latches are
                                reset by TRSTZ. If the Elasticity Buffer or the Phase-Align Buffer are used, TRSTZ should
                                be applied after power up to initialize the internal pointers into these memory arrays.

Analog I/O and Control

OUT1     CML Differential      Primary Differential Serial Data Outputs. These PECL-compatible CML outputs (+3.3V
          Output                referenced) are capable of driving terminated transmission lines or standard fiber-optic
                                transmitter modules.

OUT2     CML Differential      Secondary Differential Serial Data Outputs. These PECL-compatible CML outputs
          Output                (+3.3V referenced) are capable of driving terminated transmission lines or standard
                                fiber-optic transmitter modules.

IN1      LVPECL Differential Primary Differential Serial Data Inputs. These inputs accept the serial data stream for

          Input, with internal deserialization and decoding. The IN1 serial stream is passed to the receiver Clock and

          DC restoration        Data Recovery (CDR) circuit to extract the data content when INSEL = HIGH.

IN2      LVPECL Differential Secondary Differential Serial Data Inputs. These inputs accept the serial data stream for

          Input, with internal deserialization and decoding. The IN2 serial stream is passed to the receiver CDR circuit

          DC restoration        to extract the data content when INSEL = LOW.

INSEL     LVTTL Input,          Receive Input Selector. Determines which external serial bit stream is passed to the receiver
SDASEL    asynchronous          CDR. When HIGH, the IN1 input is selected. When LOW, the IN2 input is selected.

          3-Level Select,[4]    Signal Detect Amplitude Level Select. Allows selection of one of three predefined
          static control input  amplitude trip points for a valid signal indication, as listed in Table 10.

LPEN      LVTTL Input,          Loop-Back-Enable. Active HIGH. When asserted (HIGH), the transmit serial data is
          asynchronous,         internally routed to the receiver CDR circuit. All enabled serial drivers are forced to differ-
          internal pull-down    ential logic "1." All serial data inputs are ignored.

OELE      LVTTL Input,          Serial Driver Output Enable Latch Enable. Active HIGH. When OELE = HIGH, the signals
          asynchronous,         on the BOE[1:0] inputs directly control the OUTx differential drivers. When the BOE[x] input
          internal pull-up      is HIGH, the associated OUTx differential driver is enabled. When the BOE[x] input is LOW,
                                the associated OUTx differential driver is powered down. When OELE returns LOW, the
                                last values present on BOE[1:0] are captured in the internal Output Enable Latch. The
                                specific mapping of BOE[1:0] signals to transmit output enables is listed in Table 8. If the
                                device is reset (TRSTZ is sampled LOW), the latch is reset to disable both outputs.

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                                                                                        CYP15G0101DXB
                                                                                        CYV15G0101DXB

Pin Descriptions CYP(V)15G0101DXB Single-channel HOTLink II (continued)

Pin Name I/O Characteristics Signal Description

BISTLE    LVTTL Input,        Transmit and Receive BIST Latch Enable. Active HIGH. When BISTLE = HIGH, the
          asynchronous,       signals on the BOE[1:0] inputs directly control the transmit and receive BIST enables. When
          internal pull-up    the BOE[x] input is LOW, the associated transmit or receive channel is configured to
                              generate or compare the BIST sequence. When the BOE[x] input is HIGH, the associated
                              transmit or receive channel is configured for normal data transmission or reception. When
                              BISTLE returns LOW, the last values present on BOE[1:0] are captured in the internal BIST
                              Enable latch. The specific mapping of BOE[1:0] signals to transmit and receive BIST enables
                              is listed in Table 8. When the latch is closed, if the device is reset (TRSTZ is sampled LOW),
                              the latch is reset to disable BIST on both the transmit and receive channels.

RXLE      LVTTL Input,        Receive Channel Power-Control Latch Enable. Active HIGH. When RXLE = HIGH, the
          asynchronous,       signal on the BOE[0] input directly controls the power enable for the receive PLL and analog
          internal pull-up    logic. When the BOE[0] input is HIGH, the receive channel PLL and analog logic are active.
                              When the BOE[0] input is LOW, the receive channel PLL and analog logic are placed in a
                              non-functional power saving mode. When RXLE returns LOW, the last value present on
                              BOE[0] is captured in the internal RX PLL Enable latch. The specific mapping of BOE[1:0]
                              signals to the receive channel enable is listed in Table 8. When the latch is closed, if the
                              device is reset (TRSTZ is sampled LOW), the latch is reset to disable the receive channel.

BOE[1:0]  LVTTL Input,        BIST, Serial Output, and Receive Channel Enables. These inputs are passed to and
          asynchronous,       through the output enable latch when OELE = HIGH, and captured in this latch when OELE
          internal pull-up    returns LOW. These inputs are passed to and through the BIST enable latch when
                              BISTLE = HIGH, and captured in this latch when BISTLE returns LOW. These inputs are
                              passed to and through the Receive Channel enable latch when RXLE = HIGH, and captured
                              in this latch when RXLE returns LOW.

LFI       LVTTL Output,       Link Fault Indication Output. Active LOW. LFI is the logical OR of four internal conditions:

          Asynchronous        1. Received serial data frequency outside expected range

                              2. Analog amplitude below expected levels

                              3. Transition density lower than expected

                              4. Receive Channel disabled.

JTAG Interface

TMS       LVTTL Input,        Test Mode Select. Used to control access to the JTAG Test Modes. If maintained high for
          internal pull-up
                               5 TCLK cycles, the JTAG test controller is reset. The TAP controller is also reset automat-

                              ically upon application of power to the device.

TCLK      LVTTL Input,        JTAG Test Clock.

          internal pull-down

TDO       Three-State         Test Data Out. JTAG data output buffer which is High-Z while JTAG test mode is not
          LVTTL Output        selected.

TDI       LVTTL Input,        Test Data In. JTAG data input port.

          internal pull-up

Power

VCC                           +3.3V power
GND                           Signal and power ground for all internal circuits

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                                                                   CYP15G0101DXB
                                                                   CYV15G0101DXB

CYP(V)15G0101DXB HOTLink II Operation                              operated synchronous to REFCLK (TXCKSEL = LOW and
                                                                   TXRATE = LOW), the Phase-Align Buffer is bypassed and
The CYP(V)15G0101DXB is a highly configurable device               data is passed directly to the Parity Check and Encoder block
designed to support reliable transfer of large quantities of data  to reduce latency.
using high-speed serial links from a single source to one or
more destinations.                                                 When an Input Register clock with an uncontrolled phase
                                                                   relationship to REFCLK is selected (TXCKSEL LOW) or if
CYP(V)15G0101DXB Transmit Data Path                                data is captured on both edges of REFCLK
                                                                   (TXRATE = HIGH), the Phase-Align Buffer is enabled. This
Operating Modes                                                    buffer is used to absorb clock phase differences between the
                                                                   presently selected input clock and the internal character clock.
The transmit path of the CYP(V)15G0101DXB supports a
single character-wide data path. This data path is used in         Initialization of the Phase-Align Buffer takes place when the
multiple operating modes as controlled by the TXMODE[1:0]          TXRST input is sampled LOW by two consecutive rising edges
inputs.                                                            of REFCLK. When TXRST is returned HIGH, the present input
                                                                   clock phase relative to REFCLK is set. TXRST is an
Input Register                                                     asynchronous input, but is sampled internally to synchronize
                                                                   it to the internal transmit path state machine.
The bits in the Input Register support different assignments,
based on if the character is unencoded, encoded with two           Once set, the input clock is allowed to skew in time up to half
control bits, or encoded with three control bits. These assign-    a character period in either direction relative to REFCLK;
ments are shown in Table 1.                                        i.e., 180. This time shift allows the delay path of the
Table 1. Input Register Bit Assignments[5]                         character clock (relative to REFLCK) to change due to
                                                                   operating voltage and temperature, while not affecting the
                    Unencoded        Encoded                       design operation.
                     (Encoder  (Encoder Enabled)
                    Bypassed)                                      If the phase offset, between the initialized location of the input
Signal Name            DIN[0]  Two-bit  Three-bit                  clock and REFCLK, exceeds the skew handling capabilities
TXD[0] (LSB)          DIN[1]  Control   Control                   of the Phase-Align Buffer, an error is reported on the TXPER
                       DIN[2]                                      output. This output indicates a continuous error until the
    TXD[1]             DIN[3]  TXD[0]   TXD[0]                     Phase-Align Buffer is reset. While the error remains active, the
    TXD[2]             DIN[4]                                      transmitter outputs a continuous C0.7 character to indicate to
    TXD[3]             DIN[5]  TXD[1]   TXD[1]                     the remote receiver that an error condition is present in the
    TXD[4]             DIN[6]                                      link.
     TXD5]             DIN[7]  TXD[2]   TXD[2]
    TXD[6]             DIN[8]                                      In specific transmit modes, it is also possible to reset the
    TXD[7]             DIN[9]  TXD[3]   TXD[3]                     Phase-Align Buffer with minimal disruption of the serial data
   TXCT[0]               N/A                                       stream. When the transmit interface is configured for gener-
TXCT[1] (MSB)                  TXD[4]   TXD[4]                     ation of atomic Word Sync Sequences (TXMODE[1] = MID)
    SCSEL                                                          and a Phase-Align Buffer error is present, the transmission of
                               TXD[5]   TXD[5]                     a Word Sync Sequence will recenter the Phase-Align Buffer
                                                                   and clear the error condition.[6]
                               TXD[6]   TXD[6]
                                                                   Parity Support
                               TXD[7]   TXD[7]
                                                                   In addition to the ten data and control bits that are captured at
                               TXCT[0] TXCT[0]                     the transmit Input Register, a TXOP input is also available.
                                                                   This allows the CYP(V)15G0101DXB to support ODD parity
                               TXCT[1] TXCT[1]                     checking. Parity checking is available for all operating modes
                                                                   (including Encoder Bypass). The specific mode of parity
                               N/A      SCSEL                      checking is controlled by the PARCTL input, and operates per
                                                                   Table 2.
The Input Register captures a minimum of eight data bits and
two control bits on each input clock cycle. When the Encoder       When PARCTL = MID (open) and the Encoder is enabled
is bypassed, the TXCT[1:0] control bits are part of the            (TXMODE[1] LOW), only the TXD[7:0] data bits are checked
pre-encoded 10-bit data character.                                 for ODD parity along with the TXOP bit. When
                                                                   PARCTL = HIGH with the Encoder enabled (or MID with the
When the Encoder is enabled (TXMODE[1] LOW), the                 Encoder bypassed), the TXD[7:0] and TXCT[1:0] inputs are
TXCT[1:0] bits are interpreted along with the TXD[7:0]             checked for ODD parity along with the TXOP bit. When
character to generate the specific 10-bit transmission             PARCTL = LOW, parity checking is disabled.
character. When TXMODE[0] HIGH, an additional special
character select (SCSEL) input is also captured and inter-
preted. This SCSEL input is used to modify the encoding of the
characters.

Phase-Align Buffer

Data from the Input Register is passed either to the Encoder

or to the Phase-Align buffer. When the transmit path is

Notes:

5. The TXOP input is also captured in the Input Register, but its interpretation is under the separate control of PARCTL.
6. One or more K28.5 characters may be added or lost from the data stream during this reset operation. When used with non-Cypress devices that require a

       complete 16-character Word Sync Sequence for proper receive Elasticity Buffer alignment, it is recommend that the sequence be followed by a second Word
       Sync Sequence to ensure proper operation.

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                                                                                          CYP15G0101DXB
                                                                                          CYV15G0101DXB

When parity checking and the Encoder are both enabled             a serial link. The characters must usually be processed or
(TXMODE[1] LOW), the detection of a parity error causes a       transformed to guarantee
C0.7 character of proper disparity to be passed to the Transmit
Shifter. When the Encoder is bypassed (TXMODE[1] = LOW),            a minimum transition density (to allow the serial receive PLL
detection of a parity error causes a positive disparity version       to extract a clock from the data stream)
of a C0.7 transmission character to be passed to the Transmit
Shifter.                                                            a DC-balance in the signaling (to prevent baseline wander)

Table 2. Input Register Bits Checked for Parity[8]                  run-length limits in the serial data (to limit the bandwidth of
                                                                      the link)
               Transmit Parity Check Mode (PARCTL)
                                                                   the remote receiver a way of determining the correct
                              MID                                     character boundaries (framing).

Signal             TXMODE[1] TXMODE[1]                           When the Encoder is enabled (TXMODE[1] LOW), the
Name                                                             characters to be transmitted are converted from Data or
TXD[0]         LOW  = LOW          LOW            HIGH          Special Character codes to 10-bit transmission characters (as
TXD[1]                                                X           selected by the TXCT[1:0] and SCSEL inputs), using an
TXD[2]              X[7]           X                              integrated 8B/10B Encoder. When directed to encode the
TXD[3]                                                            character as a Special Character code, it is encoded using the
TXD[4]              X              X                X             special character encoding rules listed in Table 21. When
TXD[5]                                                            directed to encode the character as a Data character, it is
TXD[6]              X              X                X             encoded using the Data Character encoding rules in Table 20.
TXD[7]
TXCT[0]             X              X                X             The 8B/10B Encoder is standards compliant with ANSI/NCITS
TXCT[1]                                                           ASC X3.230-1994 (Fibre Channel), IEEE 802.3z (Gigabit
TXOP               X              X                X             Ethernet), the IBM ESCON and FICONTM, and Digital Video
                                                                  Broadcast (DVB-ASI) standards for data transport.
                    X              X                X
                                                                  Many of the Special Character codes listed in Table 21 may be
                    X              X                X             generated by more than one input character. The
                                                                  CYP(V)15G0101DXB is designed to support two independent
                    X              X                X             (but non-overlapping) Special Character code tables. This
                                                                  allows the CYP(V)15G0101DXB to operate in mixed environ-
                    X                               X             ments with other Cypress HOTLink devices using the
                                                                  enhanced Cypress command code set, and the reduced
                    X                               X             command sets of other non-Cypress devices. Even when used
                                                                  in an environment that normally uses non-Cypress Special
                    X              X                X             Character codes, the selective use of Cypress command
                                                                  codes can permit operation where running disparity and error
Encoder                                                           handling must be managed.

The character, received from the Input Register or
Phase-Align Buffer and Parity Check Logic, is then passed to
the Encoder logic. This block interprets each character and
any control bits, and outputs a 10-bit transmission character.

Depending on the configured operating mode, the generated         Following conversion of each input character from eight bits to
transmission character may be                                     a 10-bit transmission character, it is passed to the Transmit
                                                                  Shifter and is shifted out LSB first, as required by ANSI and
the 10-bit pre-encoded character accepted in the Input         IEEE standards for 8B/10B coded serial data streams.
    Register

the 10-bit equivalent of the eight-bit data character accepted  Transmit Modes
  in the Input Register
                                                                  The operating mode of the transmit path is set through the
the 10-bit equivalent of the eight -bit special character code  TXMODE[1:0] inputs. These 3-level select inputs allow one of
  accepted in the Input Register                                  nine transmit modes to be selected. The transmit modes are
                                                                  listed in Table 3.
the 10-bit equivalent of the C0.7 SVS character if parity
  checking was enabled and a parity error was detected

the 10-bit equivalent of the C0.7 SVS character if a            The encoded modes (TX Modes 3 through 8) support multiple
  Phase-Align Buffer overflow or underflow error is present       encoding tables. These encoding tables vary by the specific

a character that is part of the 511-character BIST sequence    combinations of SCSEL, TXCT[1], and TXCT[0] that are used
                                                                  to control the generation of data and control characters. These
a K28.5 character generated as an individual character or      multiple encoding forms allow maximum flexibility in inter-
    as part of the 16-character Word Sync Sequence.               facing to legacy applications, while also supporting numerous
                                                                  extensions in capabilities.TX Mode 0--Encoder Bypass
The selection of the specific characters generated are
controlled by the TXMODE[1:0], SCSEL, TXCT[1:0], and              When the Encoder is bypassed, the character captured from
TXD[7:0] inputs for each character.                               the TXD[7:0] and TXCT[1:0] inputs is passed directly to the

Data Encoding                                                     Transmit Shifter without modification. If parity checking is

Raw data, as received directly from the Transmit Input            enabled (PARCTL LOW) and a parity error is detected, the
Register, is seldom in a form suitable for transmission across    10-bit character is replaced with the 1001111000 pattern
                                                                  (+C0.7 character) regardless of the running disparity of the

                                                                  previous character.

Notes:

7. Bits marked as X are XORed together. Result must be a logic-1 for parity to be valid.
8. Transmit path parity errors are reported on the TXPER output.

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                                                                                      CYP15G0101DXB
                                                                                      CYV15G0101DXB

With the Encoder bypassed, the TXCT[1:0] inputs are              Table 5. TX Modes 3 and 6 EncodingSCSEL
considered part of the data character and do not perform a             TXCT[1]
control function that would otherwise modify the interpretation                                    Characters GeneratedTXCT[0]
of the TXD[7:0] bits. The bit usage and mapping of these
control bits when the Encoder is bypassed is shown in Table 4.     X X 0 Encoded data character

In Encoder Bypass mode, the SCSEL input is ignored. All            0 0 1 K28.5 fill character
clocking modes interpret the data in the same way.
                                                                   1 0 1 Special character code
Table 4. Encoder Bypass Mode (TXMODE[1:0 = LL)
                                                                   X 1 1 16-character Word Sync Sequence
Signal Name       Bus Weight            10B Name
TXD[0] (LSB)[9]         20                    a                  When TXCKSEL = MID or HIGH, the transmit channel
                        21                    b                  captures data into its Input Register using the TXCLK clock.
    TXD[1]              22                    c
    TXD[2]              23                    d                  Word Sync Sequence
    TXD[3]              24                    e
    TXD[4]              25                    i                  When TXCT[1:0] = 11, a 16-character sequence of K28.5
    TXD[5]              26                    f                  characters, known as a Word Sync Sequence, is generated on
    TXD[6]              27                    g                  the transmit channel. This sequence of K28.5 characters may
    TXD[7]              28                    h                  start with either a positive or negative disparity K28.5 (as
   TXCT[0]              29                    j                  determined by the current running disparity and the 8B/10B
TXCT[1] (MSB)                                                    coding rules). The disparity of the second and third K28.5
                                                                 characters in this sequence are reversed from what normal
Table 3. Transmit Operating Modes                                8B/10B coding rules would generate. The remaining K28.5
                                                                 characters in the sequence follow all 8B/10B coding rules. The
TX Mode                      Operating Mode                      disparity of the generated K28.5 characters in this sequence
                                                                 follow a pattern of either + + + + + + + + or
Mode              Word Sync   SCSEL     TXCT Function             + + + + + + + +.
   Number         Sequence    Control
        TXMODE      Support                                      When TXMODE[1] = MID (open, TX modes 3, 4 and 5), the
                                                                 generation of this character sequence is an atomic (non-inter-
           [1:0]                                                 ruptible) operation. Once it has been successfully started, it
                                                                 cannot be stopped until all 16 characters have been
0 LL None                    None       Encoder Bypass           generated. The content of the Input Register is ignored for the
                                                                 duration of this 16-character sequence. At the end of this
1 LM None                    None       Reserved for test        sequence, if the TXCT[1:0] = 11 condition is sampled again,
                                                                 the sequence restarts and remains uninterrupted for the
2 LH None                    None       Reserved for test        following 15 character clocks.

3 ML Atomic                  Special    Encoder Control          If parity checking is enabled, the character used to start the
                                                                 Word Sync Sequence must also have correct ODD parity. This
                             Character                           is true even though the contents of the TXD[7:0] bits do not
                                                                 directly control the generation of characters during the Word
4 MM Atomic                  Word Sync Encoder Control           Sync Sequence. Once the sequence is started, parity is not
                                                                 checked on the following 15 characters in the Word Sync
5 MH Atomic                  None       Encoder Control          Sequence.

6 HL Interruptible Special              Encoder Control          When TXMODE[1] = HIGH (TX modes 6, 7, and 8), the gener-
                                                                 ation of the Word Sync Sequence becomes an interruptible
                             Character                           operation. In TX Mode 6, this sequence is started as soon as
                                                                 the TXCT[1:0] = 11 condition is detected on the channel.
7 HM Interruptible Word Sync Encoder Control                     In order for the sequence to continue, the TXCT[1:0] inputs
                                                                 must be sampled as 00 for the remaining 15 characters of the
8 HH Interruptible None                 Encoder Control          sequence. If at any time a sample period exists where
                                                                 TXCT[1:0] 00, the Word Sync Sequence is terminated, and
TX Modes 1 and 2--Factory Test Modes                             a character representing the data and control bits is generated
                                                                 by the Encoder. This resets the Word Sync Sequence state
These modes enable specific factory test configurations. They    machine such that it will start at the beginning of the sequence
are not considered normal operating modes of the device.         at the next occurrence of TXCT[1:0] = 11.
Entry or configuration into these test modes will not damage
the device.

TX Mode 3--Atomic Word Sync and SCSEL Control of Special
Codes

When configured in TX Mode 3, the SCSEL input is captured
along with the TXCT[1:0] data control inputs. These bits
combine to control the interpretation of the TXD[7:0] bits and
the characters generated by them. These bits are interpreted
as listed in Table 5.

Note:
9. LSB is shifted out first.

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                                                                                      CYP15G0101DXB
                                                                                      CYV15G0101DXB

When parity checking is enabled and TXMODE[1] = HIGH, allSCSEL    Transmit BIST
characters (including those in the middle of a Word SyncTXCT[1]
Sequence) must have correct parity. The detection of aTXCT[0]     The transmit channel contains an internal pattern generator
character with incorrect parity during a Word Sync Sequence       that can be used to validate both device and link operation.
(regardless of the state of TXCT[1:0]) will interrupt that        This generator is enabled by the BOE[1] signal, as listed in
sequence and force generation of a C0.7 SVS character. Any        Table 8 (when the BISTLE latch enable input is HIGH). When
interruption of the Word Sync Sequence causes the sequence        enabled, a register in the transmit channel becomes a
to terminate.                                                     signature pattern generator by logically converting to a Linear
When TXCKSEL = LOW, the Input Register for the transmit           Feedback Shift Register (LFSR). This LFSR generates a
channel is clocked by REFCLK.[3] When TXCKSEL = HIGH or           511-character sequence that includes all Data and Special
MID, the Input Register for the transmit channel is clocked with  Character codes, including the explicit violation symbols. This
TXCLK.                                                            provides a predictable yet pseudo-random sequence that can
                                                                  be matched to an identical LFSR in the attached Receiver. If
TX Mode 4--Atomic Word Sync and SCSEL Control of                  the receive channel is configured for REFCLK clocking
Word Sync Sequence Generation                                     (RXCKSEL = LOW), each pass is preceded by a 16-character
When configured in TX Mode 4, the SCSEL input is captured         Word Sync Sequence to allow Elasticity Buffer alignment and
along with the TXCT[1:0] data control inputs. These bits          management of clock-frequency variations.
combine to control the interpretation of the TXD[7:0] bits and
the characters generated by them. These bits are interpreted      When the BISTLE signal is HIGH, if the BOE[1] input is LOW,
as listed in Table 6.                                             the BIST generator in the transmit channel is enabled (and if
                                                                  BOE[0] = LOW the BIST checker in the receive channel is
Table 6. TX Modes 4 and 7 Encoding                                enabled). When BISTLE returns LOW, the values of the
                                                                  BOE[1:0] signals are captured in the BIST Enable Latch.
                                  Characters Generated            These values remain in the BIST Enable Latch until BISTLE is
  X X 0 Encoded data character                                    returned high to open the latch again. A device reset (TRSTZ
  0 0 1 K28.5 fill character                                      sampled LOW), also presets the BIST Enable Latch to disable
  0 1 1 Special character code                                    BIST on both the transmit and receive channels.
  1 X 1 16-character Word Sync Sequence
                                                                  All data and data-control information present at the TXD[7:0]
TX Mode 4 also supports an Atomic Word Sync Sequence.             and TXCT[1:0] inputs are ignored when BIST is active on the
Unlike TX Mode 3, this sequence is started when both SCSEL        transmit channel.
and TXCT[0] are sampled HIGH. With the exception of the
combination of control bits used to initiate the sequence, theSCSELSerial Output Drivers
generation and operation of this Word Sync Sequence is theTXCT[1]
same as that documented for TX Mode 3.TXCT[0]                     The serial interface Output Drivers use high-performance
                                                                  differential Current Mode Logic (CML) to provide
TX Mode 5--Atomic Word Sync, No SCSEL                             source-matched drivers for the transmission lines. These
When configured in TX Mode 5, the SCSEL signal is not used.       Serial Drivers accept data from the Transmit Shifter. These
The TXCT[1:0] inputs control the characters generated by the      outputs have signal swings equivalent to that of standard
channel. The specific characters generated by these bits are      PECL drivers, and are capable of driving AC-coupled optical
listed in Table 7.                                                modules or AC-coupled transmission lines.
Table 7. TX Modes 5 and 8 Encoding
                                                                  When configured for local loop-back (LPEN = HIGH), the
                                  Characters Generated            enabled Serial Drivers are configured to drive a static differ-
  X 0 0 Encoded data character                                    ential logic-1.
  X 0 1 K28.5 fill character
  X 1 0 Special character code                                    Each Serial Driver can be enabled or disabled through the
  X 1 1 16-character Word Sync Sequence                           BOE[1:0] inputs, as controlled by the OELE latch-enable
                                                                  signal. When OELE = HIGH, the signals present on the
TX Mode 5 also has the capability of generating an Atomic         BOE[1:0] inputs are passed through the Serial Output Enable
Word Sync Sequence. For the sequence to be started, the           latch to control the Serial Driver. The BOE[1:0] input with
TXCT[1:0] inputs must both be sampled HIGH. The generation        OUT1 and OUT2 driver is listed in Table 8.
and operation of this Word Sync Sequence is the same as that
documented for TX Mode 3.                                         0

                                                                  Table 8. Output Enable, BIST, and Receive Channel
                                                                  Enable Signal Map

                                                                  BOE       Output      BIST    Receive PLL
                                                                  Input   Controlled  Channel     Channel
                                                                                       Enable      Enable
                                                                            (OELE)    (BISTLE)     (RXLE)

                                                                  BOE[1]  OUT2       Transmit  X

                                                                  BOE[0]  OUT1       Receive   Receive

                                                                  When OELE = HIGH and BOE[x] = HIGH, the associated
                                                                  Serial Driver is enabled to drive any attached transmission
                                                                  line. When OELE = HIGH and BOE[x] = LOW, the associated
                                                                  driver is disabled and internally configured for minimum power
                                                                  dissipation. If both Serial Drivers for the channel are disabled,

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                                                                                       CYP15G0101DXB
                                                                                       CYV15G0101DXB

the internal logic for the transmit channel is also configured for  When doing so, it is necessary to ensure that the 0V-differ-
lowest power operation. When OELE returns LOW, the values           ential crossing point remains within the parametric range
present on the BOE[1:0] inputs are latched in the Output            supported by the input.
Enable Latch, and remain there until OELE returns HIGH to
open the latch again. A device reset (TRSTZ sampled LOW)            CYP(V)15G0101DXB Receive Data Path
clears this latch and disables both Serial Drivers.
                                                                    Serial Line Receivers
Note. When both serial output drivers are disabled and a
driver is re-enabled, the data on the Serial Drivers may not        Two differential Line Receivers, IN1 and IN2, are available
meet all timing specifications for up to 200 ms.                    for accepting serial data streams. The active Serial Line
                                                                    Receiver is selected using the INSEL input. Both Serial Line
Transmit PLL Clock Multiplier                                       Receivers have differential inputs, and can accommodate wire
                                                                    interconnect and filtering losses or transmission line attenu-
The Transmit PLL Clock Multiplier accepts a character-rate or       ation greater than 16 dB. For normal operation, these inputs
half-character-rate external clock at the REFCLK input, and         should receive a signal of at least VDIFFS > 100 mV, or 200-mV
multiples that clock by 10 or 20 (as selected by TXRATE) to         peak-to-peak differential. Each Line Receiver can be DC- or
generate a bit-rate clock for use by the Transmit Shifter. It also  AC-coupled to +3.3V powered fiber-optic interface modules
provides a character-rate clock used by the transmit path.          (any ECL/PECL logic family, not limited to 100K PECL) or
                                                                    AC-coupled to +5V-powered optical modules. The common-
This clock multiplier PLL can accept a REFCLK input between         mode tolerance of the receivers accommodates a wide range
19.5 MHz and 150 MHz, however, this clock range is limited          of signal termination voltages. Each receiver provides internal
by the operating mode of the CYP(V)15G0101DXB clock                 DC-restoration, to the center of the receiver's common mode
multiplier (controlled by TXRATE) and by the level on the           range, for AC-coupled signals.
SPDSEL input.
                                                                    The local loop-back input (LPEN) allows the serial transmit
When TXRATE=HIGH, configuring TXCKSEL = HIGH or MID                 data to be routed internally back to the Clock and Data
is an invalid mode of operation.                                    Recovery circuit. When configured for local loop-back, the
                                                                    transmit Serial Driver outputs are forced to output a differential
SPDSEL is a 3-level select[4] (ternary) input that selects one      logic-1. This prevents local diagnostic patterns from being
of three operating ranges for the serial data outputs and inputs.   broadcast to attached remote receivers.
The operating serial signaling-rate and allowable range of
REFCLK frequencies are listed in Table 9.                           Signal Detect/Link Fault

Table 9. Operating Speed Settings                                   Each selected Line Receiver (i.e., that routed to the Clock and
                                                                    Data Recovery PLL) is simultaneously monitored for
SPDSEL     TXRATE             REFCLK      Signaling
    LOW          1            Frequency  Rate (MBaud)                analog amplitude above limit specified by SDASEL
                 0
MID (Open)       1               (MHz)      195400                   transition density greater than specified limit
                 0
    HIGH         1             reserved     400800                   range controller reports the received data stream within
                 0                                                      normal frequency range (1500 ppm)[10]
                                19.540     8001500
                                                                      receive channel enabled.
                                 2040
                                                                    All of these conditions must be valid for the Signal Detect block
                                 4080                              to indicate a valid signal is present. This status is presented on
                                                                    the LFI (Link Fault Indicator) output.
                                 4075

                                80150

The REFCLK input is a differential input with each input inter- Analog Amplitude

nally biased to 1.4V. If the REFCLK+ input is connected to a        While most signal monitors are based on fixed constants, the
TTL, LVTTL, or LVCMOS clock source, the input signal is             analog amplitude level detection is adjustable to allow
recognized when it passes through the internally biased             operation with highly attenuated signals, or in high-noise
reference point.                                                    environments. This adjustment is made through the SDASEL
                                                                    signal, a 3-level select[4] (ternary) input, which sets the trip
When both the REFCLK+ and REFCLK- inputs are

connected, the clock source must be a differential clock. This point for the detection of a valid signal at one of three levels,

can be either a differential LVPECL clock that is DC- or as listed in Table 10.

AC-coupled, or a differential LVTTL or LVCMOS clock.                The Analog Signal Detect monitor is active for the present Line

By connecting the REFCLK- input to an external voltage              Receiver, as selected by the INSEL input. When configured for
source or resistive voltage divider, it is possible to adjust the   local loop-back (LPEN = HIGH), the Analog Signal Detect

reference point of the REFCLK+ input for alternate logic levels. Monitor is disabled.

Note:

10. REFCLK has no phase or frequency relationship with the recovered clock(s) and only acts as a centering reference to reduce clock synchronization time. REFCLK
      must be within 1500 PPM (0.15%) of the remote transmitter's PLL reference (REFCLK) frequency. Although transmitting to a HOTLink II receiver necessitates
      the frequency difference between the transmitter and receiver reference clocks to be within 1500-PPM, the stability of the crystal needs to be within the limits
      specified by the appropriate standard when transmitting to a remote receiver that is compliant to that standard. For example, to be IEEE 802.3z Gigabit Ethernet
      compliant, the frequency stability of the crystal needs to be within 100 PPM.

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                                                                                         CYP15G0101DXB
                                                                                         CYV15G0101DXB

Transition Density                                                  When RXLE = HIGH and BOE[0] = HIGH, the receive channel
                                                                    is enabled to receive and recover a serial stream from the Line
The Transition Detection logic checks for the absence of any        Receiver. When RXLE = HIGH and BOE[0] = LOW, the
transitions spanning greater than six transmission characters       receive channel is disabled and internally configured for
(60 bits). If no transitions are present in the data received       minimum power dissipation. When disabled, the channel
(within the referenced period), the Transition Detection logic      indicates a constant LFI output. When RXLE returns LOW, the
asserts LFI. The LFI output remains asserted until at least one     values present on the BOE[1:0] inputs are latched in the
transition is detected in each of three adjacent received           Receive Channel Enable Latch, and remain there until RXLE
characters.                                                         returns HIGH to open the latch again.[12]

Table 10. Analog Amplitude Detect Valid Signal Levels[11]           Clock/Data Recovery

                     Typical Signal with Peak Amplitudes            The extraction of a bit-rate clock and recovery of bits from a
   SDASEL Above                                                     received serial stream is performed by a CDR block within the
                                                                    receive channel. The clock extraction function is performed by
      LOW 140-mV p-p differential                                   a high-performance embedded PLL that tracks the frequency
                                                                    of the transitions in the incoming bit stream and aligns the
MID (Open) 280-mV p-p differential                                 phase of the internal bit-rate clock to the transitions in the

     HIGH 420-mV p-p differential

Range Control                                                       serial data stream.

The Clock/Data Recovery (CDR) circuit includes logic to             The CDR accepts a character-rate (bit-rate 10) or
monitor the frequency of the phase-locked loop (PLL) Voltage        half-character-rate (bit-rate 20) reference clock from the
Controlled Oscillator (VCO) used to sample the incoming data        REFCLK input. This REFCLK input is used to
stream. This logic ensures that the VCO operates at, or near
the rate of the incoming data stream for two primary cases:          ensure that the VCO (within the CDR) is operating at the
                                                                        correct frequency

when the incoming data stream resumes after a time in             reduce PLL acquisition time
  which it has been "missing."
                                                                     limit unlocked frequency excursions of the CDR VCO when
when the incoming data stream is outside the acceptable             there is no input data present at the selected Serial Line
  frequency range.                                                    Receiver.

To perform this function, the frequency of the VCO is periodi-      Regardless of the type of signal present, the CDR will attempt
cally sampled and compared to the frequency of the REFCLK           to recover a data stream from it. If the frequency of the
input. If the VCO is running at a frequency beyond                  recovered data stream is outside the limits of the range control
+1500ppm[10] as defined by the reference clock frequency, it        monitor, the CDR will switch to track REFCLK instead of the
is periodically forced to the correct frequency (as defined by      data stream. Once the CDR output (RXCLK) frequency returns
REFCLK, SPDSEL, and TXRATE) and then released in an                 back close to REFCLK frequency, the CDR input will be
attempt to lock to the input data stream. The sampling and          switched back to track the input data stream. In case no data
relock period of the Range Control is calculated as follows:        is present at the input, this switching behavior may result in
RANGE CONTROL SAMPLING PERIOD = (REFCLK-                            brief RXCLK frequency excursions from REFCLK. However,
PERIOD) * (16000).                                                  the validity of the input data stream is indicated by the LFIx
                                                                    output. The frequency of REFCLK is required to be within
During the time that the Range Control forces the PLL VCO to         1500 ppm[10] of the frequency of the clock that drives the
run at REFCLK*10 (or REFCLK*20 when TXRATE = HIGH)                  REFCLK input of the remote transmitter to ensure a lock to the
rate, the LFIx output will be asserted LOW. While the PLL is        incoming data stream.
attempting to re-lock to the incoming data stream, LFIx may be
either HIGH or LOW (depending on other factors such as              For systems using multiple or redundant connections, the LFI
transition density and amplitude detection) and the recovered       output can be used to select an alternate data stream. When
byte clock (RXCLK) may run at an incorrect rate (depending          an LFI indication is detected, external logic can toggle
on the quality or existence of the input serial data stream).       selection of the IN1 and IN2 inputs through the INSEL input.
After a valid serial data stream is applied, it may take up to one  When a port switch takes place, it is necessary for the receive
RANGE CONTROL SAMPLING PERIOD before the PLL                        PLL to reacquire the new serial stream and frame to the
locks to the input data stream, after which LFIx should be          incoming character boundaries.

HIGH.                                                               Deserializer/Framer

Receive Channel Enabled                                             Each CDR circuit extracts bits from the serial data stream and
                                                                    clocks these bits into the Shifter/Framer at the bit-clock rate.
The CYP15G0101DXB receive channel can be enabled and                When enabled, the Framer examines the data stream, looking
disabled through the BOE[0] input, as controlled by the RXLE        for one or more Comma or K28.5 characters at all possible bit
latch-enable signal. When RXLE = HIGH, the signal present           positions. The location of these characters in the data stream
on the BOE[0] input is passed through the Receive Channel           are used to determine the character boundaries of all following
Enable Latch to control the PLL and logic of the receive            characters.
channel. The BOE[1:0] input functions are listed in Table 8.

Notes:

11. The peak amplitudes listed in this table are for typical waveforms that have generally 3 4 transitions for every ten bits. In a worse case environment the signals
      may have a sign-wave appearance (highest transition density with repeating 0101...). Signal peak amplitudes levels within this environment type could increase
      the values in the table above by approximately 100 mV.

12. When a disabled receive channel is reenabled, the status of the LFI output and data on the parallel outputs may be indeterminate for up to 2 ms.

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                                                                                         CYP15G0101DXB
                                                                                         CYV15G0101DXB

Framing Character                                                  adjusted if the selected framing character is detected at least

The CYP(V)15G0101DXB allows selection of two combina-              twice within a span of 50 bits, with both instances on identical
tions of framing characters to support requirements of different   10-bit character boundaries.

interfaces. The selection of the framing character is made When RFMODE = HIGH, the Alternate-mode Multi-Byte

through the FRAMCHAR input.                                        Framer is enabled. Like the Cypress-mode Multi-Byte Framer,

The specific bit combinations of these framing characters are      multiple framing characters must be detected before the
listed in Table 11. When the specific bit combination of the       character boundary is adjusted. In this mode, the Framer does
selected framing character is detected by the Framer, the          not adjust the character clock boundary, but instead aligns the
boundaries of the characters present in the received data          character to the already recovered character clock. In this
stream are known.                                                  mode, the data stream must contain a minimum of four of the
                                                                   selected framing characters, received as consecutive

Table 11. Framing Character Selector                               characters, on identical 10-bit boundaries, before character
                                                                   framing is adjusted.

                   Bits Detected in Framer                         Framing is enabled when RFEN = HIGH. If RFEN = LOW, the
                                                                   Framer is disabled. When the Framer is disabled, no changes
FRAMCHAR           Character Name     Bits Detected

        LOW                   Reserved for test                    are made to the recovered character boundary, regardless of

MID (Open)         Comma+             00111110XX[13]               the presence of framing characters in the data stream.

                   Comma             or 11000001XX                10B/8B Decoder Block

        HIGH       K28.5             0011111010 or                The Decoder logic block performs three primary functions:
                   +K28.5              1100000101                   decoding the received transmission characters back into

Framer                                                             Data and Special Character codes

The Framer operates in one of three different modes, as             comparing generated BIST patterns with received
selected by the RFMODE input. In addition, the Framer itself         characters to permit at-speed link and device testing
may be enabled or disabled through the RFEN input. When
                                                                   generation of ODD parity on the decoded characters.

RFEN = LOW, the Framer is disabled, and no combination of          10B/8B Decoder
bits in a received data stream will alter the character bound-
aries. When RFEN = HIGH, the Framer-mode selected by               The framed parallel output of the Deserializer Shifter is passed
RFMODE is enabled.                                                 to the 10B/8B Decoder where, if the Decoder is enabled
                                                                   (DECMODE LOW), it is transformed from a 10-bit trans-
When RFMODE = LOW, the Low-latency Framer is selected.             mission character back to the original Data and Special
This Framer operates by stretching the recovered character         Character codes. This block uses the 10B/8B Decoder
clock until it aligns with the received character boundaries. In   patterns in 20 and 21 of this data sheet. Valid data characters
this mode, the Framer starts its alignment process on the first    are indicated by a 000b bit-combination on the RXST[2:0]
detection of the selected framing character. To reduce the         status bits, and Special Character codes are indicated by a
impact on external circuits that make use of a recovered clock,    001b bit-combination on these same status outputs. Framing
the clock period is not stretched by more than two bit-periods     characters, invalid patterns, disparity errors, and synchroni-
in any one clock cycle. When operated with a character-rate        zation status are presented as alternate combinations of these
output clock (RXRATE = LOW), the output of properly framed         status bits.
characters may be delayed by up to nine character-clock
cycles from the detection of the selected framing character.       The 10B/8B Decoder operates in two normal modes, and can
When operated with a half-character-rate output clock              also be bypassed. The operating mode for the Decoder is
(RXRATE = HIGH), the output of properly framed characters          controlled by the DECMODE input.

may be delayed by up to 14 character-clock cycles from the         When DECMODE = LOW, the Decoder is bypassed and raw
detection of the selected framing character.[14]                   10-bit characters are passed to the Output Register. In this

When RFMODE = MID (open), the Cypress-mode Multi-Byte              mode, the receive Elasticity Buffers are bypassed, and
Framer is selected. The required detection of multiple framing     RXCKSEL must be MID.

characters makes the link much more robust to incorrect            When DECMODE = MID (or open), the 10-bit transmission
framing due to aliased framing characters in the data stream.      characters are decoded using 20 and 21. Received Special
In this mode, the Framer does not adjust the character clock       Code characters are decoded using the Cypress column of
boundary, but instead aligns the character to the already          Table 21.
recovered character clock. This ensures that the recovered
clock does not contain any significant phase changes or hops       When DECMODE = HIGH, the 10-bit transmission characters
during normal operation or framing, and allows the recovered       are decoded using 20 and 21. Received Special Code
clock to be replicated and distributed to other external circuits  characters are decoded using the Alternate column of
or components using PLL-based clock distribution elements.         Table 21.

In this framing mode, the character boundaries are only

Notes:

13. The standard definition of a Comma contains only seven bits. However, since all valid Comma characters within the 8B/10B character set also have the 8th bit
      as an inversion of the 7th bit, the compare pattern is extended to a full eight bits to reduce the possibility of a framing error.

14. When Receive BIST is enabled on a channel, the Low-Latency Framer must not be enabled. The BIST sequence contains an aliased K28.5 framing character,
      which would cause the Receiver to update its character boundaries incorrectly.

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                                                                 CYP15G0101DXB
                                                                 CYV15G0101DXB

Receive BIST Operation                                           This is automatically generated by the transmitter when its
                                                                 local RXCKSEL = LOW.
The Receiver interface contains an internal pattern generator
that can be used to validate both device and link operation.     The BIST state machine requires the characters to be correctly
This generator is enabled by the BOE[0] signal as listed in      framed for it to detect the BIST sequence. If the Low-Latency
Table 8 (when the BISTLE latch enable input is HIGH). When       Framer is enabled (RFMODE = LOW), the Framer will
enabled, a register in the Receive channel becomes a pattern     misalign to an aliased framing character within the BIST
generator and checker by logically converting to a Linear        sequence. If the Alternate-mode Multi-Byte Framer is enabled
Feedback Shift Register (LFSR). This LFSR generates a            (RFMODE = HIGH) and the Receiver outputs are clocked
511-character sequence that includes all Data and Special        relative to a recovered clock (RXCKSEL = MID), it is
Character codes, including the explicit violation symbols. This  necessary to frame the Receiver before BIST is enabled. If the
provides a predictable yet pseudo-random sequence that can       Receiver outputs are clocked relative to REFCLK
be matched to an identical LFSR in the attached Transmitter.     (RXCKSEL = LOW), the transmitter precedes every 511
If the receive channels are configured for REFCLK clocking       character BIST sequence with a 16-character Word Sync
(RXCKSEL = LOW), each pass is preceded by a 16-character         Sequence.
Word Sync Sequence.
                                                                 Receive Elasticity Buffer
When synchronized with the received data stream, the
Receiver checks each character in the Decoder with each          The receive channel contains an Elasticity Buffer that is
character generated by the LFSR and indicates compare            designed to support multiple clocking modes. This buffer
errors and BIST status at the RXST[2:0] bits of the Output       allows data to be read using an Elasticity Buffer read-clock that
Register.                                                        is asynchronous in both frequency and phase from the
                                                                 Elasticity Buffer write clock, or to use a read clock that is
When the BISTLE signal is HIGH, if the BOE[0] input is LOW       frequency coherent but with uncontrolled phase relative to the
the BIST generator/checker in the Receive channel is enabled     Elasticity Buffer write clock.
(and if BOE[1] = LOW the BIST generator in the transmit
channel is enabled). When BISTLE returns LOW, the values         The Elasticity Buffer is 10 characters deep, and supports a
of the BOE[1:0] signals are captured in the BIST Enable Latch.   12-bit-wide data path. It is capable of supporting a decoded
These values remain in the BIST Enable Latch until BISTLE is     character, three status bits, and a parity bit for each character
returned high to open the latch again. All captured signals in   present in the buffer. The write clock for this buffer is always
the BIST Enable Latch are set HIGH (i.e., BIST is disabled)      the recovered clock for the read channel.
following a device reset (TRSTZ is sampled LOW).
                                                                 The read clock for the Elasticity Buffer can be set to
When BIST is first recognized as being enabled in the            character-rate REFCLK (RXCKSEL = LOW and DECMODE
Receiver, the LFSR is preset to the BIST-loop start-code of      LOW). The write clock for the Elasticity Buffer is always
D0.0. This D0.0 character is sent only once per BIST loop. The   recovered clock.
status of the BIST progress and any character mismatches is
presented on the RXST[2:0] status outputs.                       When RXCKSEL = LOW, the Receive channel is clocked by
                                                                 REFCLK. The RXCLK and RXCLKC+ outputs present
Code rule violations or running disparity errors that occur as   buffered and delayed forms of REFCLK. In this mode, the
part of the BIST loop do not cause an error indication.          receive Elasticity Buffer is enabled. For REFCLK clocking, the
RXST[2:0] indicates 010b or 100b for one character period per    Elasticity Buffer must be able to insert K28.5 characters and
BIST loop to indicate loop completion. This status can be used   delete framing characters as appropriate. The Elasticity Buffer
to check test pattern progress. These same status values are     is bypassed whenever the Decoder is bypassed (DECMODE
presented when the Decoder is bypassed and BIST is enabled       = LOW). When the Decoder and Elasticity Buffer are
on the Receive channel.                                          bypassed, RXCKSELx must be set to MID. When
                                                                 RXCKSEL = MID (or open), the receive channel Output
The status reported on RXST[2:0] by the BIST state machine       Register is clocked by the recovered clock.
are listed in Table 16. When Receive BIST is enabled, the
same status is reported on the receive status outputs            The insertion of a K28.5 or deletion of a framing character can
regardless of the state of DECMODE.                              occur at any time. However, the actual timing on these inser-
                                                                 tions and deletions is controlled in part by the how the trans-
The specific patterns checked by each receiver are described     mitter sends its data. Insertion of a K28.5 character can only
in detail in the Cypress application note "HOTLink Built-In      occur when the receiver has a framing character in the
Self-test." The sequence compared by the                         Elasticity Buffer. Likewise, to delete a framing character, one
CYP(V)15G0101DXB is identical to that in the CY7B933 and         must also be present in the Elasticity Buffer. To prevent an
CY7C924DX, allowing interoperable systems to be built when       Elasticity Buffer overflow or underflow in the receive channel,
used at compatible serial signaling rates.                       a minimum density of framing characters must be present in
                                                                 the received data stream.
If the number of invalid characters received ever exceeds the
number of valid characters by 16, the receive BIST state         Prior to reception of valid data, at least one Word Sync
machine aborts the compare operations and resets the LFSR        Sequence (or at least four framing characters) must be
to the D0.0 state to look for the start of the BIST sequence     received to allow the receive Elasticity Buffer to be centered.
again.                                                           The Elasticity Buffer may also be centered by a device reset
                                                                 operation initiated through the TRSTZ input. However,
When the receive paths are configured for REFCLK clocking        following such an event, the CYP(V)15G0101DXB will
(RXCKSEL = LOW), each pass must be preceded by a                 normally require a framing event before it will correctly decode
16-character Word Sync Sequence to allow output buffer           characters.
alignment and management of clock frequency variations.

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                                                                                 CYP15G0101DXB
                                                                                 CYV15G0101DXB

Receive Modes                                                     by sequencing the appropriate values on the BOE[1:0] inputs
                                                                  while the OELE and RXLE signals are raised and lowered. For
The operating mode of the receive path is set through the         systems that do not require dynamic control of power, or want
RXMODE input. The `Reserved for test' setting (RXMODE =           the part to power up in a fixed configuration, it is also possible
M) is not allowed, even if the receiver is not being used, as it  to strap the RXLE and OELE control signals HIGH to perma-
will stop normal function of the device. When the decoder is      nently enable their associated latches. Connection of the
disabled, the RXMODE setting is ignored as long as it is not a    associated BOE[1:0] signals to a stable HIGH will then enable
test mode. These modes determine the RXST status                  the Transmit and Receive channels as soon as the TRSTZ
reporting. The different receive modes are listed in Table 12.    signal is deasserted.
Table 12. Receive Operating Modes

RX Mode                                                           Output Bus

Mode   RXMODE                 RXST Status Reporting              The receive channel presents a 12-signal output bus
Number       L                                                    consisting of
             M                Status A
    0        H                Reserved for test                     an eight-bit data bus
                              Status B                              a three-bit status bus
    1                                                               a parity bit.

    2

Power Control                                                     The bit assignments of the Data and Status are dependent on
                                                                  the setting of DECMODE. This mapping is shown in Table 13.
The CYP(V)15G0101DXB supports user control of the                 Table 13. Output Register Bit Assignments[15]
powered up or down state of the Transmit and Receive
channel. The Receive channel is controlled by the RXLE            Signal Name    DECMODE = LOW                                DECMODE = MID
signal and the values present on the BOE[1:0] bus.                RXST[2] (LSB)        COMDET                                       or HIGH
The Transmit channel is controlled by the OELE signal and the                           DOUT[0]                                     RXST[2]
values present on the BOE[1:0] bus. If either the Transmit or        RXST[1]            DOUT[1]                                     RXST[1]
the Receive channel is not used, then powering down the              RXST[0]            DOUT[2]                                     RXST[0]
unused channel will save power and reduce system heat                 RXD[0]            DOUT[3]                                      RXD[0]
generation. Controlling system power dissipation will improve         RXD[1]            DOUT[4]                                      RXD[1]
the system performance.                                               RXD[2]            DOUT[5]                                      RXD[2]
                                                                      RXD[3]            DOUT[6]                                      RXD[3]
Receive Channel                                                       RXD[4]            DOUT[7]                                      RXD[4]
                                                                      RXD[5]            DOUT[8]                                      RXD[5]
When RXLE = HIGH, the signal on the BOE[0] input directly             RXD[6]            DOUT[9]                                      RXD[6]
controls the power enable for the receive PLL and the analog      RXD[7] (MSB)                                                       RXD[7]
circuit. When BOE[0] = HIGH, the Receive channel and its
analog circuits are active. When BOE[0] = LOW, the Receive        When the 10B/8B Decoder is bypassed (DECMODE = LOW),
channel and its analog circuits are powered down. When            the framed 10-bit character is presented to the receiver Output
RXLE returns LOW, the values present on the BOE[1:0] inputs       Register, along with a status output (COMDET) indicating if the
are latched in the Receive Channel Enable Latch. When a           character in the Output Register is one of the selected framing
disabled receive channel is re-enabled, the status of the LFI     characters. The bit usage and mapping of the external signals
output and data on the parallel outputs for the Receive channel   to the raw 10B transmission character is shown in Table 14.
may be indeterminate for up to 2 ms.
                                                                  Table 14. Decoder Bypass Mode (DECMODE = LOW)
Transmit Channel
                                                                  Signal Name    Bus Weight                                   10B Name
When OELE = HIGH, the signals on the BOE[1:0] inputs
directly control the power enables for the Serial Drivers. When   RXST[2] (LSB)  COMDET
a BOE[1:0] input is HIGH, the associated Serial Driver is
enabled. When a BOE[1:0] input is LOW, the associated Serial      RXST[1]        20                                           a
Driver is disabled. When both Serial Drivers are powered
down, the logic in the entire transmit channel is also powered    RXST[0]        21                                           b
down. When OELE returns LOW, the values present on the
BOE[1:0] inputs are latched in the Output Enable Latch.           RXD[0]         22                                           c

Device Reset State                                                RXD[1]         23                                           d

When the CYP(V)15G0101DXB is reset by assertion of                RXD[2]         24                                           e
TRSTZ, both the Transmit Enable and Receive Enable
Latches are cleared, and the BIST Enable Latch is preset. In      RXD[3]         25                                           i
this state, the Transmit and Receive channels are disabled,
and BIST is disabled.                                             RXD[4]         26                                           f

Following a device reset, it is necessary to enable the transmit  RXD[5]         27                                           g
and receive channels for normal operation. This can be done
                                                                  RXD[6]         28                                           h

                                                                  RXD[7] (MSB)   29                                           j

Note:
15. The RXOP output is also driven from the Output Register, but its interpretation is under the separate control of PARCTL.

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                                                                                            CYP15G0101DXB
                                                                                            CYV15G0101DXB

The COMDET output is HIGH when the character in the              Table 15. Output Register Parity Generation
Output Register contains the selected framing character at the                      Receive Parity Generate Mode (PARCTL)
proper character boundary, and LOW for all other bit combina-                                                    MID
tions.

When the Low-Latency Framer and half-rate receive port            Signal  LOW[16]         DECMODE  DECMODE    HIGH
clocking is also enabled (RFMODE = LOW, RXRATE = HIGH,            Name                      = LOW    LOW    X[17]
and RXCKSEL = MID), the Framer will stretch the recovered
clock to the nearest 20-bit boundary such that the rising edge   RXST[2]                        X               X
of RXCLK+ occurs when COMDET = HIGH in the Output                                               X               X
Register.                                                        RXST[1]

                                                                 RXST[0]

When the Cypress or Alternate-mode Framer is enabled and         RXD[0]                     X              X  X
half-rate receive port clocking is also enabled (RFMODE         RXD[1]
LOW and RXRATE = HIGH), the output clock is not modified         RXD[2]                     X              X  X
when framing is detected, but a single pipeline stage may be     RXD[3]
added or subtracted from the data stream by the Framer logic     RXD[4]                     X              X  X
such that the rising edge of RXCLK+ occurs when                  RXD[5]
COMDET = HIGH in the Output Register. This adjustment            RXD[6]                     X              X  X
only occurs when the Framer is enabled (RFEN = HIGH).            RXD[7]
When the Framer is disabled, the clock boundaries are not                                   X              X  X
adjusted, and COMDET may be asserted during the rising
edge of RXCLK (if an odd number of characters were                                         X              X  X
received following the initial framing).
                                                                                            X              X  X
Parity Generation
                                                                                            X              X  X

                                                                 When PARCTL = HIGH, ODD parity is generated for the
                                                                 TXD[7:0] and the RXST[2:0] status bits.

In addition to the eleven data and status bits that are          Receive Status Bits
presented, an RXOP parity output is also available. This
allows the CYP15G0101DXB to support ODD parity gener-            When the 10B/8B Decoder is enabled (DECMODE LOW),
ation. To handle a wide range of system environments, the        each character presented at the Output Register includes
CYP15G0101DXB supports different forms of parity gener-          three associated status bits. These bits are used to identify

ation (in addition to no parity). When the Decoder is enabled if the contents of the data bus are valid

(DECMODE LOW), parity can be generated on                      the type of character present

the RXD[7:0] character                                          the state of receive BIST operations (regardless of the state

the RXD[7:0] character and RXST[2:0] status.                   of DECMODE)

When the Decoder is bypassed (DECMODE = LOW), parity             character violations.

can be generated on                                              These conditions normally overlap; e.g., a valid data character

the RXD[7:0] and RXST[1:0] bits                               received with incorrect running disparity is not reported as a
                                                                 valid data character. It is instead reported as a Decoder
the RXD[7:0] and RXST[2:0] bits.                              violation of some specific type. This implies a hierarchy or
                                                                 priority level to the various status bit combinations. The
These modes differ in the number of bits which are included in   hierarchy and value of each status is listed in Table 16.
the parity calculation. For all cases, only ODD parity is
provided which ensures that at least one bit of the data bus is  Within these status decodes, there are three forms of status
always a logic-1. Those bits covered by parity generation are    reporting. The two normal or data status reporting modes
listed in Table 15.                                              (Type A and Type B) are selectable through the RXMODE
                                                                 input. These status types allow compatibility with legacy
Parity generation is enabled through the 3-level select          systems, while allowing full reporting in new systems. The third
PARCTL input. When PARCTL = LOW, parity checking is              status type is used for reporting receive BIST status and
disabled, and the RXOP output is disabled (High-Z).

When PARCTL = MID (open) and the Decoder is enabled progress.

(DECMODE LOW), ODD parity is generated for the received        BIST Status State Machine
and decoded character in the RXD[7:0] signals and is

presented on the RXOP output.                                    When the receive path is enabled to look for and compare the

When PARCTL = MID (open) and the Decoder is bypassed             received data stream with the BIST pattern, the RXST[2:0] bits
(DECMODE = LOW), ODD parity is generated for the received        identify the present state of the BIST compare operation.

and decoded character in the RXD[7:0] and RXST[1:0] bit

positions.

Notes:

16. Receive path parity output driver (RXOP) is disabled (High-Z) when PARCTL = LOW.

17. When the Decoder is bypassed (DECMODE = LOW) and BIST is not enabled (Receive BIST Latch output is HIGH), RXST[2] is driven to a logic-0, except when
      the character in the output buffer is a framing character.

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                                                                                                CYP15G0101DXB
                                                                                                CYV15G0101DXB

The BIST state machine has multiple states, as shown in            JTAG Support
Figure 2 and Table 16. When the receive PLL detects an
out-of-lock condition, the BIST state is forced to the             The CYP(V)15G0101DXB contains a JTAG port to allow
Start-of-BIST state, regardless of the present state of the BIST   system level diagnosis of device interconnect. Of the available
state machine. If the number of detected errors ever exceeds       JTAG modes, only boundary scan is supported. This capability
the number of valid matches by greater than 16, the state          is present only on the LVTTL inputs, LVTTL outputs and the
machine is forced to the WAIT_FOR_BIST state where it              REFCLK clock input. The high-speed serial inputs and
monitors the interface for the first character (D0.0) of the next  outputs are not part of the JTAG test chain.
BIST sequence. Also, if the Elasticity Buffer ever hits and
overflow/underflow condition, the status is forced to the          JTAG ID
BIST_START until the buffer is re-centered (approximately
nine character periods).                                           The JTAG device ID for the CYP(V)15G0101DXB is
                                                                   "1C804069"x.
To ensure compatibility between the source and destination
systems when operating in BIST, the sending and receiving          3-Level Select Inputs
ends of the BIST sequence must use the same clock setup
(RXCKSEL = MID or RXCKSEL = LOW).                                  Each 3-Level select input reports as two bits in the scan
                                                                   register. These bits report the LOW, MID, and HIGH state of
                                                                   the associated input as 00, 10, and 11, respectively.

Table 16. Receive Character Status Bits

                                                                   Description

RXST[2: Priori-                                                                                    Receive BIST Status
                                                                                                (Receive BIST = Enabled)
0]   ty                       Type-A Status                        Type-B Status

000  7 Normal Character Received. The valid Data character on the output bus BIST Data Compare.

                 meets all the formatting requirements of Data characters listed in Table 20. Character compared correctly

001  7 Special Code Detected. The valid special character on the output bus BIST Command Compare.

                 meets all the formatting requirements of the Special Code characters listed Character compared correctly

                 in Table 21, but is not the presently selected framing character or a Decoder

                 violation indication.

010  2 Receive Elasticity Buffer                 RESERVED                                       BIST Last Good. Last
                                                                                                Character of BIST sequence
                 Underrun/Overrun Error. The                                                    detected and valid.

                 receive buffer was not able to

                 add/drop a K28.5 or framing

                 character.

011  5 Framing Character Detected. This indicates that a character matching the RESERVED

                 patterns identified as a framing character (as selected by FRAMCHAR) was

                 detected. The decoded value of this character is present on the output bus.

100  4 Codeword Violation. The character on the output bus is a C0.7. This                      BIST Last Bad. Last Character

                 indicates that the received character cannot be decoded into any valid of BIST sequence detected

                 character.                                                                     invalid.

101  1 PLL Out of Lock. This indicates a PLL Out of Lock condition.                             BIST Start. Receive BIST is
                                                                                                enabled on this channel, but
                                                                                                character compares have not
                                                                                                yet commenced. This also
                                                                                                indicates a PLL Out of Lock
                                                                                                condition, and Elasticity Buffer
                                                                                                overflow/underflow conditions.

110  6 Running Disparity Error. The character on the output bus is a C4.7, C1.7, BIST Error. While comparing

                 or C2.7.                                                                       characters, a mismatch was

                                                                                                found in one or more of the

                                                                                                decoded character bits.

111  3 RESERVED                                                                                 BIST Wait. The receiver is
                                                                                                comparing characters. but has
                                                                                                not yet found the start of BIST
                                                                                                character to enable the LFSR.

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                                                                                             CYP15G0101DXB
                                                                                             CYV15G0101DXB

                                                             Monitor Data                    Receive BIST
                                                               Received
                                                                           RXST =            Detected LOW    RX PLL
                                                                                                           Out of Lock
                                                                           BIST_START (101)

      RXST =                         RXST =
BIST_WAIT (111)               BIST_START (101)

                                               Yes            Elasticity
                                                             Buffer Error

                              Start of

No BIST Detected                                    No

                              Yes, RXST = BIST_DATA_COMPARE (000)
                                OR BIST_COMMAND_COMPARE(001)

                                                 Compare                                  RXST =
                                             Next Character  Match BIST_COMMAND_COMPARE (001)

                              Mismatch

                              Auto-Abort                      Data or      Command
                                                             Command
Yes                           Condition

                              No                             Data                                          RXST =
                                                                                             BIST_DATA_COMPARE (000)

                              End-of-BIST                    End-of-BIST   No
                                  State
                                                             State

                       Yes, RXST =                         Yes, RXST =
                 BIST_LAST_BAD (100)                BIST_LAST_GOOD (010)

                                               No, RXST =
                                           BIST_ERROR (110)

                                           Figure 2. Receive BIST State Machine

Document #: 38-02031 Rev. *I                                                                               Page 22 of 39
                                                                                             CYP15G0101DXB
                                                                                             CYV15G0101DXB

Maximum Ratings                                                             Static Discharge Voltage.......................................... > 2000 V
                                                                            (per MIL-STD-883, Method 3015)
(Above which the useful life may be impaired. For user guide-
lines, not tested.)                                                         Latch-up Current..................................................... > 200 mA
Storage Temperature .................................. 65C to +150C       Power-up Requirements
Ambient Temperature with
Power Applied............................................. 55C to +125C  The CYP(V)15G0101DXB requires one power-supply. The
Supply Voltage to Ground Potential ............... 0.5V to +3.8V           voltage on any input or I/O pin cannot exceed the power pin
DC Voltage Applied to LVTTL Outputs                                         during power-up.
in High-Z State .......................................0.5V to VCC + 0.5V   Operating Range
Output Current into LVTTL Outputs (LOW)..................60 mA
                                                                                 Range       Ambient Temperature       VCC
                                                                            Commercial             0C to +70C   +3.3V 5%

                                                                            Industrial       40C to +85C       +3.3V 5%

DC Input Voltage....................................0.5V to VCC + 0.5V

DC Electrical Characteristics Over the Operating Range

Parameter                     Description                                   Test Conditions  Min.                 Max. Unit

LVTTL-compatible Outputs

VOHT       Output HIGH Voltage                      IOH = - 4 mA, VCC = Min.                 2.4                  VCC      V

VOLT       Output LOW Voltage                       IOL = 4 mA, VCC = Min.                   0                    0.4      V
                                                    VOUT = 0V[18]
IOST       Output Short Circuit Current                                                      20                  100 mA

IOZL       High-Z Output Leakage Current                                                     20                  20       A

LVTTL-compatible Inputs

VIHT       Input HIGH Voltage                                                                2.0                  VCC + 0.3 V
VILT       Input LOW Voltage
IIHT       Input HIGH Current                                                                0.5                 0.8      V

IILT       Input LOW Current                        REFCLK Input, VIN = VCC                                       1.5      mA
                                                    Other Inputs, VIN = VCC
IIHPDT     Input HIGH Current with internal         REFCLK Input, VIN = 0.0V                                      +40      A
           pull-down                                Other Inputs, VIN = 0.0V
                                                    VIN = VCC                                                     1.5     mA

                                                                                                                  -40      A

                                                                                                                  +200     A

IILPUT     Input LOW Current with internal pull-up  VIN = 0.0V                                                    200     A

LVDIFF Inputs: REFCLK

VDIFF[19]  Input Differential Voltage                                                        400                  VCC      mV

VIHHP      Highest Input HIGH Voltage                                                        1.2                  VCC      V

VILLP      Lowest Input LOW voltage                                                          0.0                  VCC / 2  V

VCOMREF[20] Common Mode Range                                                                1.0                  VCC 1.2 V

3-Level Inputs

VIHH       3-Level Input HIGH Voltage               Min. VCC Max.                        0.87 * VCC           VCC      V
                                                    Min. VCC Max.
VIMM       3-Level Input MID Voltage                Min. VCC Max.                        0.47 * VCC 0.53 * VCC V
                                                    VIN = VCC
VILL       3-Level Input LOW Voltage                VIN = VCC/2                              0.0                  0.13 * VCC V
                                                    VIN = GND
IIHH       Input HIGH Current                                                                                     200      A

IIMM       Input MID Current                                                                 50                  50       A

IILL       Input LOW Current                                                                                      200     A

Differential CML Serial Outputs: OUT1, OUT2

VOHC       Output HIGH Voltage                      100W differential load                   VCC 0.5 VCC - 0.2 V
           (VCC referenced)                         150W differential load                   VCC - 0.5 VCC - 0.2 V

Notes:

18. Tested one output at a time, output shorted for less than one second, less than 10% duty cycle.

19. This is the minimum difference in voltage between the true and complement inputs required to ensure detection of a logic-1 or logic-0. A logic-1 exists when
      the true (+) input is more positive than the complement (-) input. A logic-0 exists when the complement (-) input is more positive than true (+) input.

20. The common mode range defines the allowable range of REFCLK+ and REFCLK- when REFCLK+ = REFCLK-. This marks the zero-crossing between the
      true and complement inputs as the signal switches between a logic-1 and a logic-0.

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                                                                                                                  CYV15G0101DXB

DC Electrical Characteristics Over the Operating Range (continued)

Parameter                         Description                                              Test Conditions         Min.         Max.                         Unit
VOLC                                                                            100W differential load            VCC - 1.4   VCC - 0.7                        V
                Output LOW Voltage                                              150W differential load            VCC - 1.4   VCC - 0.7                        V
VODIF           (VCC referenced)                                                100W differential load                                                        mV
                                                                                150W differential load               450         900                          mV
                Output Differential Voltage
                |(OUT+) - (OUT-)|                                               VIN = VIHE Max.                      560         1000
                                                                                VIN = VILE Min.
Differential Serial Line Receiver Inputs: IN1, IN2

VDIFFS [19]     Input Differential Voltage |(IN+) - (IN-)|                                                              100   1200 mV

VIHE            Highest Input HIGH Voltage                                                                                                         VCC        V

VILE            Lowest Input LOW Voltage                                                                          VCC 2.0                                   V

IIHE            Input HIGH Current                                                                                            1350                            A

IILE            Input LOW Current                                                                                       700                                  A

VCOM [21, 22] Common Mode Input Range                                                                             VCC - 1.95 VCC - 0.05 V

Power Supply                                                                                                      Typ. [24] Max. [23]

ICC           Power Supply Current                                              Commercial                              390   500                             mA
                                                                                Industrial
              REFCLK= Max.                                                      Commercial                                    510                             mA
                                                                                Industrial
ICC           Power Supply Current                                                                                      390   500                             mA

              REFCLK= 125 MHz                                                                                                 510                             mA

AC Test Loads and Waveforms

                                        3.3V

                                                R1                                               RL = 100W              RL

              R1 = 590W

              R2 = 435W           CL                                                                                                    Note [25]
              CL 7 pF
                                                R2                                          (b) CML Output Test Load

              (Includes fixture and

              probe capacitance)                                                VIHE                              VIHE
                                                                     Note [25]
                                                                                                             80%        80%
                 (a) LVTTL Output Test Load

                                  3.0V                                                      20%                                                    20%
                                                                                                                                                    270 ps
        Vth = 1.4V  2.0V                2.0V        Vth = 1.4V                  VILE                              VILE
      GND           0.8V                0.8V
                                                                                 270 ps

         1 ns                                       1 ns                                  (d) CML/LVPECL Input Test Waveform

                                                                                      Note [26]

                       (c) LVTTL Input Test Waveform

CYP(V)15G0101DXB AC Characteristics Over the Operating Range

Parameter                                           Description                                                         Min.                       Max. Unit

Transmitter LVTTL Switching Characteristics

fTS                 TXCLK Clock Frequency                                                                               19.5                       150 MHz

tTXCLK              TXCLK Period                                                                                        6.66  51.28 ns

tTXCLKH [27]        TXCLK HIGH Time                                                                                     2.2                                   ns

tTXCLKL [27]        TXCLK LOW Time                                                                                      2.2                                   ns

tTXCLKR [27, 28, 29] TXCLK Rise Time                                                                                    0.2                        1.7        ns

Notes:

21. The common mode range defines the allowable range of INPUT+ and INPUT- when INPUT+ = INPUT-. This marks the zero-crossing between the true and
      complement inputs as the signal switches between a logic-1 and a logic-0.

22. Not applicable for AC-coupled interfaces. For AC-coupled interfaces, VDIFFS requirement still needs to be satisfied.

23. Maximum ICC is measured with VCC = MAX, with all Serial Drivers enabled, parallel outputs unloaded, sending a alternating 01 pattern to the Serial Input

      Receiver.

24. Typical ICC is measured under similar conditions except with VCC = 3.3V, TA = 25C, parallel outputs unloaded, RXCKSEL = MID, and with one Serial Line

      Driver sending a continuous alternating 01 pattern to the Serial Input Receiver.
25. Cypress uses constant current (ATE) load configurations and forcing functions. This figure is for reference only. 5pF differential load reflects tester capacitance,

      and is recommended at low data rates only.

26. The LVTTL switching threshold is 1.4V. All timing references are made relative to the point where the signal edges crosses this threshold voltage.
27. Tested initially and after any design or process changes that may affect these parameters, but not 100% tested.
28. The ratio of rise time to falling time must not vary by greater than 2:1.

29. For a given operating frequency, neither rise or fall specification can be greater than 20% of the clock-cycle period or the data sheet maximum time.

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                                                                                      CYP15G0101DXB
                                                                                      CYV15G0101DXB

CYP(V)15G0101DXB AC Characteristics Over the Operating Range (continued)

Parameter                                 Description                                 Min.        Max.    Unit
                                                                                      0.2          1.7     ns
tTXCLKF [27, 28, 29] TXCLK Fall Time                                                  1.7                  ns
                                                                                      0.8          150     ns
tTXDS              Transmit Data Set-Up Time to TXCLK (TXCKSEL LOW)                 19.5        51.28   MHz
                                                                                      6.66        +0.5     ns
tTXDH              Transmit Data Hold Time from TXCLK (TXCKSEL LOW)                 1.0        +1.0     ns
                                                                                      0.5                 ns
fTOS               TXCLKO Clock Frequency = 1x or 2x REFCLK Frequency

tTXCLKO            TXCLKO Period

tTXCLKOD+          TXCLKO+ Duty Cycle with 60% HIGH time

tTXCLKOD          TXCLKO Duty Cycle with 40% HIGH time

Receiver LVTTL Switching Characteristics

fRS                RXCLK Clock Output Frequency                                         9.75        150   MHz
tRXCLKP            RXCLK Period                                                         6.66      102.56   ns
tRXCLKH            RXCLK HIGH Time (RXRATE = LOW)                                     2.33 [27]   26.64    ns
                   RXCLK HIGH Time (RXRATE = HIGH)                                      5.66      52.28    ns
tRXCLKL            RXCLK LOW Time (RXRATE = LOW)                                      2.33 [27]   26.64    ns
                   RXCLK LOW Time (RXRATE = HIGH)                                       5.66      52.28    ns

tRXCLKD            RXCLK Duty Cycle centered at 50%                                   1.0        +1.0 ns
tRXCLKR[27]
tRXCLKF[27]        RXCLK Rise Time                                                    0.3         1.2     ns
tRXDV[30]
                   RXCLK Fall Time                                                    0.3         1.2     ns
tRXDV+[30]
                   Status and Data Valid Time to RXCLK (RXCKSEL = MID)                5UI 1.5           ns

                   Status and Data Valid Time to RXCLK (HALF RATE RECOVERED CLOCK) 5UI 1.0              ns

                   Status and Data Valid Time From RXCLK (RXCKSEL = MID)              5UI 1.8           ns

                   Status and Data Valid Time From RXCLK (HALF RATE RECOVERED CLOCK) 5UI 2.3            ns

REFCLK Switching Characteristics Over the Operating Range

fREF               REFCLK Clock Frequency                                             19.5         150    MHz
tREFCLK            REFCLK Period                                                       6.6        51.28    ns
tREFH              REFCLK HIGH Time (TXRATE = HIGH)                                    5.9                 ns
                   REFCLK HIGH Time (TXRATE = LOW)                                    2.9[27]              ns

tREFL              REFCLK LOW Time (TXRATE = HIGH)                                    5.9                 ns
                   REFCLK LOW Time (TXRATE = LOW)
                                                                                      2.9[27]             ns

tREFD[31]          REFCLK Duty Cycle                                                  30          70      %
tREFR[27, 28, 29]  REFCLK Rise Time (20% 80%)
tREFF[27, 28, 29]  REFCLK Fall Time (20% 80%)                                                   2       ns

                                                                                                  2       ns

tTREFDS            Transmit Data Setup Time to REFCLK (TXCKSEL = LOW)                 1.7                 ns

tTREFDH            Transmit Data Hold Time from REFCLK (TXCKSEL = LOW)                0.8                 ns
tRREFDA[32]        Receive Data Access Time from REFCLK (RXCKSEL = LOW)
                                                                                                  9.5     ns

tRREFDV            Receive Data Valid Time from REFCLK (RXCKSEL = LOW)                2.5                 ns

tREFDV            Received Data Valid Time to RXCLK (RXCKSEL = LOW)                  10UI 4.7          ns

tREFDV+            Received Data Valid Time from RXCLK (RXCKSEL = LOW)                0.5                 ns

tREFCDV           Received Data Valid Time to RXCLKC (RXCKSEL = LOW)                 10UI 4.3          ns

tREFCDV+           Received Data Valid Time from RXCLKC (RXCKSEL = LOW)                0.2                      ns
tREFRX[27, 10]     REFCLK Frequency Referenced to Extracted Received Clock Frequency  1500       +1500 ppm

Notes:

30. Parallel data output specifications are only valid if all inputs or outputs are loaded with similar DC and AC loads.
31. The duty cycle specification is a simultaneous condition with the tREFH and tREFL parameters. This means that at faster character rates the REFCLK duty cycle

      cannot be as large as 30%70%.
32. Since this timing parameter is greater than the minimum time period of REFCLK it sets an upper limit to the frequency in which REFCLKx can be used to clock

      the receive data out of the output register. For predictable timing, users can use this parameter only if REFCLK period is greater than sum of tRREFDA and set-up
      time of the upstream device. When this condition is not true, RXCLKC or RXCLKA (a buffered or delayed version of REFCLK when RXCKSELx = LOW) could
      be used to clock the receive data out of the device.

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                                                                                    CYP15G0101DXB
                                                                                    CYV15G0101DXB

CYP(V)15G0101DXB AC Characteristics Over the Operating Range (continued)

Parameter                                          Description                        Min.              Max. Unit

Transmit Serial Outputs and TX PLL Characteristics

tB               Bit Time                                                             5100              660   ps
tRISE[27]        CML Output Rise Time 20%80% (CML Test Load)                          50
                                                                     SPDSEL = HIGH    100               270   ps
                                                                      SPDSEL = MID
                                                                                                        500   ps

                                                                     SPDSEL = LOW     180               1000 ps

tFALL[27]        CML Output Fall Time 80%20% (CML Test Load)        SPDSEL = HIGH    50                270   ps

                                                                     SPDSEL = MID     100               500   ps

                                                                     SPDSEL = LOW     180               1000 ps
                                                                       IEEE 802.3z
tDJ[27, 33]      Deterministic Jitter (peak-peak)                      IEEE 802.3z                      25    ps
tRJ[27, 34]      Random Jitter (s)
                                                                                                        11    ps

tTXLOCK          Transmit PLL lock to REFCLK                                                            200   us

Receive Serial Inputs and CDR PLL Characteristics

tRXLOCK          Receive PLL lock to input data stream (cold start)                                     376K  UI[36]
                 Receive PLL lock to input data stream                                                  376K    UI

tRXUNLOCK        Receive PLL Unlock Rate                                                                46    UI

tJTOL[35]        Total Jitter Tolerance                              IEEE 802.3z      600                     ps
                                                                     IEEE 802.3z
tDJTOL[35]       Deterministic Jitter Tolerance                                       370                     ps

Capacitance[27]

Parameter                                Description                 Test Conditions                    Max. Unit

CINTTL           TTL Input Capacitance                               TA = 25C, f0 = 1 MHz, VCC = 3.3V  7     pF

CINPECL          PECL input Capacitance                              TA = 25C, f0 = 1 MHz, VCC = 3.3V  4     pF

Notes:

33. While sending continuous K28.5s, outputs loaded to a balanced 100W load, measured at the cross point of the differential outputs over the operating range.
34. While sending continuous K28.7s, after 100,000 samples measured at the cross point of differential outputs, time referenced to REFCLK input, over the operating

      range.

35. Total jitter is calculated at an assumed BER of 1E - 12. Hence: Total Jitter (tJ) = (tRJ * 14) + tDJ.

36. Receiver UI (Unit Interval) is calculated as 1/(fREF * 20) (when RXRATE = HIGH) or 1/(fREF * 10) (when RXRATE = LOW) if no data is being received, or
      1/(fREF * 20)(when RXRATE = HIGH) or 1/(fREF * 10) (when RXRATE = LOW) of the remote transmitter if data is being received. In an operating link this is equivalent to tB

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                                                                                                 CYP15G0101DXB
                                                                                                 CYV15G0101DXB

Switching Waveforms for the HOTLink II Transmitter

Transmit Interface                                         tTXCLK            tTXCLKL
                                              tTXCLKH
Write Timing
TXCKSEL LOW

    TXCLK                                                                    tTXDS

TXD[7:0],
TXCT[1:0],

     TXOP,
    SCSEL

Transmit Interface                            tREFH    tREFCLK                                   tTXDH
Write Timing                                                        tREFL
TXCKSEL = LOW                                                                                    tTREFDH
TXRATE = LOW                                                       tTREFDS                                    tREFL
                                                                                                                       tTREFDS
    REFCLK
                                                                                                        tTREFDH
   TXD[7:0],
TXCT[1:0],

       TXOP,
      SCSEL

Transmit Interface                                     tREFH                      tREFCLK
Write Timing
TXCKSEL = LOW                                 Note 37                                  Note 37
TXRATE = HIGH
                                                                             tTREFDS
      REFCLK
                                              tTREFDH
      TXD[7:0],
    TXCT[1:0],

         TXOP,
        SCSEL

Transmit Interface                                                                      tREFCLK
TXCLKO Timing
TXCKSEL = LOW                                          tREFH                                     tREFL
TXRATE = HIGH
                                                                    tTXCLKO  tTXCLKOD
             REFCLK                                    tTXCLKOD+
                                                                             Note 38
                                     Note 39

              TXCLKO

Notes:

37. When REFCLK is configured for half-rate operation (TXRATE = HIGH) and data is captured using REFCLK instead of TXCLK clock (TXCKSEL = LOW), data

       is captured using both the rising and falling edges of REFCLK.
38. The TXCLKO output is at twice the rate of REFCLK when TXRATE = HIGH and same rate as REFCLK when TXRATE = LOW. TXCLKO does not follow the

       duty cycle of REFCLK.
39. The rising edge of TXCLKO output has no direct phase relationship to the REFCLK input.

Document #: 38-02031 Rev. *I                                                                                                    Page 27 of 39
                                                                                               CYP15G0101DXB
                                                                                               CYV15G0101DXB

Switching Waveforms for the HOTLink II Transmitter (continued)

Transmit Interface                      tREFCLK    tREFL
TXCLKO Timing                  tREFH
TXCKSEL = LOW
TXRATE = LOW                         Note 38

   REFCLK                                 tTXCLKO

                      Note 39  tTXCLKOD+           tTXCLKOD

TXCLKO

Switching Waveforms for the HOTLink II Receiver

Receive Interface              tREFH      tREFCLK
Read Timing                                            tREFL
RXCKSEL = LOW
TXRATE = LOW

       REFCLK

                                          tRREFDA                              tRREFDV

RXD[7:0],                                                   tREFDV+
RXST[2:0],                                                  tREFCDV+

      RXOP

                                                                                                tREFDV
                                                                                               tREFCDV

   RXCLK                                                                       Note 40
RXCLKC+

Receive Interface                                                     tREFCLK
Read Timing
RXCKSEL = LOW                         tREFH                                             tREFL
TXRATE = HIGH
                                  tRREFDA                                               tRREFDA
       REFCLK                  tRREFDV
                                                                               tRREFDV
      RXD[7:0],
    RXST[2:0],                                      tREFDV+                              tREFDV
                                                   tREFCDV+                             tREFCDV
           RXOP
                                                       Note 40                                           Note 41
         RXCLK
     RXCLKC+

Notes:

40. RXCLK and RXCLK+ are delayed versions of REFCLK when RXCKSEL = LOW, and are different in phase from each other.
41. When operated with a half-rate REFCLK, the setup and hold specifications for data relative to RXCLK are relative to both rising and falling edges of the clock output

Document #: 38-02031 Rev. *I                                                                             Page 28 of 39
                                                                          CYP15G0101DXB
                                                                          CYV15G0101DXB

Switching Waveforms for the HOTLink II Receiver (continued)

Receive Interface                      tRXCLKP
Read Timing
RXCKSEL = MID                 tRXCLKH           tRXCLKL
RXRATE = LOW

        RXCLK+

       RXCLK                                   tRXDV

        RXD[7:0],                                                 tRXDV+
      RXST[2:0],
                                                         tRXCLKP
            RXOP
                                       tRXCLKH                            tRXCLKL
Receive Interface
Read Timing
RXCKSEL = MID
RXRATE = HIGH

       RXCLK+

RXCLK                                         tRXDV

RXD[7:0],
RXST[2:0],

      RXOP

                                                                  tRXDV+

Document #: 38-02031 Rev. *I                                                       Page 29 of 39
                                                                            CYP15G0101DXB
                                                                            CYV15G0101DXB

Table 17. Package Coordinate Signal Allocation

Ball                          Ball                                     Ball
ID Signal Name Signal Type    ID Signal Name Signal Type               ID Signal Name Signal Type

A1   VCC     POWER            D5                GND       GROUND       G9 TXCLKO+    LVTTL OUT
                                                          GROUND
A2   IN2+    CML IN           D6                GND       GROUND       G10 TXCLKO   LVTTL OUT
                                                        LVTTL IN PU
A3   VCC     POWER            D7                GND     LVTTL IN PU    H1   RXD[0]   LVTTL OUT
                                                        LVTTL IN PU
A4   OUT2   CML OUT          D8                TMS     LVTTL IN PU    H2   RXD[2]   LVTTL OUT
                                                        3-LEVEL SEL
A5 RXMODE 3-LEVEL SEL         D9                TRSTZ   LVTTL IN PU    H3   RXD[6]   LVTTL OUT

A6 TXMODE[1] 3-LEVEL SEL      D10               TDI                    H4   LFI      LVTTL OUT

A7   IN1+    CML IN           E1                BISTLE                 H5 TXCT[1]    LVTTL IN

A8   VCC     POWER            E2 DECMODE                               H6   TXD[6]   LVTTL IN

A9   OUT1   CML OUT          E3                OELE                   H7   TXD[3]   LVTTL IN

A10  VCC     POWER            E4                GND       GROUND       H8   TXCLK    LVTTL IN PD
                                                          GROUND
B1   VCC     POWER            E5                GND       GROUND       H9   TXRST    LVTTL IN PU
                                                          GROUND
B2   IN2    CML IN           E6                GND     LVTTL IN PD    H10  #NC      NO CONNECT
                                                        3-LEVEL SEL
B3   TDO     LVTTL 3-S OUT E7                   GND     3-LEVEL SEL    J1   VCC      POWER
                                                         LVTTL OUT
B4   OUT2+   CML OUT          E8                TCLK     LVTTL OUT     J2   RXD[3]   LVTTL OUT

B5 TXRATE    LVTTL IN PD      E9 RXCKSEL                               J3   RXD[7]   LVTTL OUT

B6 TXMODE[0] 3-LEVEL SEL E10 TXCKSEL                                   J4 RXCLK     LVTTL OUT

B7   IN1    CML IN           F1 RXST[2]                               J5   TXCT[0]  LVTTL IN

B8   #NC     NO CONNECT F2 RXST[1]                                     J6   TXD[5]   LVTTL IN

B9   OUT1+   CML OUT          F3 RXST[0]                LVTTL OUT      J7   TXD[2]   LVTTL IN
                                                         GROUND
B10  VCC     POWER            F4                GND      GROUND        J8   TXD[0]   LVTTL IN
                                                         GROUND
C1   RFEN    LVTTL IN PD      F5                GND      GROUND        J9   #NC      NO CONNECT
                                                        LVTTL OUT
C2   LPEN    LVTTL IN PD      F6                GND       PECL IN      J10  VCC      POWER
                                                          PECL IN
C3   RXLE    LVTTL IN PU      F7                GND                    K1   VCC      POWER

C4 RXCLKC+ LVTTL 3-S OUT F8                     TXPER                  K2   RXD[4]   LVTTL OUT

C5 RXRATE    LVTTL IN PD      F9 REFCLK                               K3   VCC      POWER

C6 SDASEL 3-LEVEL SEL F10 REFCLK+                                      K4 RXCLK+     LVTTL OUT

C7 SPDSEL 3-LEVEL SEL G1                        RXOP    LVTTL 3-S OUT  K5   TXD[7]   LVTTL IN
                                                RXD[1]    LVTTL OUT
C8   PARCTL  3-LEVEL SEL      G2                RXD[5]    LVTTL OUT    K6   TXD[4]   LVTTL IN
                                                 GND        GROUND
C9 RFMODE 3-LEVEL SEL G3                                    GROUND     K7   TXD[1]   LVTTL IN
                                                 GND        GROUND
C10  INSEL   LVTTL IN         G4                 GND        GROUND     K8   VCC      POWER
                                                 GND     LVTTL IN PU
D1   BOE[0]  LVTTL IN PU      G5                TXOP                   K9   SCSEL    LVTTL IN PD

D2   BOE[1]  LVTTL IN PU      G6                                       K10  VCC      POWER

D3 FRAMCHAR 3-LEVEL SEL G7

D4   GND     GROUND           G8

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                                                                    CYP15G0101DXB
                                                                    CYV15G0101DXB

X3.230 Codes and Notation Conventions                               the binary number composed of the bits E, D, C, B, and A in
                                                                    that order, and the y is the decimal value of the binary number
Information to be transmitted over a serial link is encoded eight   composed of the bits H, G, and F in that order. When c is set
bits at a time into a 10-bit Transmission Character and then        to K, xx and y are derived by comparing the encoded bit
sent serially, bit by bit. Information received over a serial link  patterns of the Special Character to those patterns derived
is collected ten bits at a time, and those Transmission             from encoded Valid Data bytes and selecting the names of the
Characters that are used for data characters are decoded into       patterns most similar to the encoded bit patterns of the Special
the correct eight-bit codes. The 10-bit Transmission Code           Character.
supports all 256 eight-bit combinations. Some of the remaining
Transmission Characters (Special Characters) are used for           Under the above conventions, the Transmission Character
functions other than data transmission.                             used for the examples above, is referred to by the name D5.2.
                                                                    The Special Character K29.7 is so named because the first six
The primary use of a Transmission Code is to improve the            bits (abcdei) of this character make up a bit pattern similar to
transmission characteristics of a serial link. The encoding         that resulting from the encoding of the unencoded 11101
defined by the Transmission Code ensures that sufficient            pattern (29), and because the second four bits (fghj) make up
transitions are present in the serial bit stream to make clock      a bit pattern similar to that resulting from the encoding of the
recovery possible at the Receiver. Such encoding also greatly       unencoded 111 pattern (7). This definition of the 10-bit Trans-
increases the likelihood of detecting any single or multiple bit    mission Code is based on the following references.
errors that may occur during transmission and reception of
information. In addition, some Special Characters of the            A.X. Widmer and P.A. Franaszek. "A DC-Balanced, Parti-
Transmission Code selected by Fibre Channel Standard                tioned-Block, 8B/10B Transmission Code" IBM Journal of
contain a distinct and easily recognizable bit pattern that         Research and Development, 27, No. 5: 440-451 (September,
assists the receiver in achieving character alignment on the        1983).
incoming bit stream.
                                                                    U.S. Patent 4,486,739. Peter A. Franaszek and Albert X.
Notation Conventions                                                Widmer. "Byte-Oriented DC Balanced (0.4) 8B/10B Parti-
                                                                    tioned Block Transmission Code" (December 4, 1984).
The documentation for the 8B/10B Transmission Code uses
letter notation for the bits in an eight-bit byte. Fibre Channel    Fibre Channel Physical and Signaling Interface (ANS
Standard notation uses a bit notation of A, B, C, D, E, F, G, H     X3.230-1994 ANSI FC-PH Standard).
for the eight-bit byte for the raw eight-bit data, and the letters
a, b, c, d, e, i, f, g, h, j for encoded 10-bit data. There is a    IBM Enterprise Systems Architecture/390 ESCON I/O
correspondence between bit A and bit a, B and b, C and c, D         Interface (document number SA22-7202).
and d, E and e, F and f, G and g, and H and h. Bits i and j are
derived, respectively, from (A,B,C,D,E) and (F,G,H).                8B/10B Transmission Code

The bit labeled A in the description of the 8B/10B Transmission     The following information describes how the tables are used
Code corresponds to bit 0 in the numbering scheme of the            for both generating valid Transmission Characters (encoding)
FC-2 specification, B corresponds to bit 1, as shown below.         and checking the validity of received Transmission Characters
                                                                    (decoding). It also specifies the ordering rules to be followed
FC-2 bit designation--        76543210                              when transmitting the bits within a character and the
                                                                    characters within any higher-level constructs specified by a
HOTLink D/Q designation-- 7 6 5 4 3 2 1 0                           standard.

8B/10B bit designation-- H G F E D C B A                            Transmission Order

To clarify this correspondence, the following example shows         Within the definition of the 8B/10B Transmission Code, the bit
the conversion from an FC-2 Valid Data Byte to a Transmission       positions of the Transmission Characters are labeled a, b, c,
Character.                                                          d, e, i, f, g, h, j. Bit "a" is transmitted first followed by bits b, c,
                                                                    d, e, i, f, g, h, and j in that order.
                        FC-2 45H
                                   Bits: 7654 3210                  Note that bit i is transmitted between bit e and bit f, rather than
                                              0100 0101             in alphabetical order.

Converted to 8B/10B notation, note that the order of bits has       Valid and Invalid Transmission Characters
been reversed):
                                                                    The following tables define the valid Data Characters and valid
       Data Byte Name D5.2                                          Special Characters (K characters), respectively. The tables
                                    Bits: ABCDE FGH                 are used for both generating valid Transmission Characters
                                               10100 010            and checking the validity of received Transmission
                                                                    Characters. In the tables, each Valid-Data-byte or
Translated to a transmission Character in the 8B/10B Trans-         Special-Character-code entry has two columns that represent
mission Code:                                                       two Transmission Characters. The two columns correspond to
                                                                    the current value of the running disparity. Running disparity is
                                    Bits: abcdei fghj               a binary parameter with either a negative () or positive (+)
                                               101001 0101          value.

Each valid Transmission Character of the 8B/10B Trans-              After powering on, the Transmitter may assume either a
mission Code has been given a name using the following              positive or negative value for its initial running disparity. Upon
convention: cxx.y, where c is used to show whether the Trans-       transmission of any Transmission Character, the transmitter
mission Character is a Data Character (c is set to D, and           will select the proper version of the Transmission Character
SC/D = LOW) or a Special Character (c is set to K, and
SC/D = HIGH). When c is set to D, xx is the decimal value of

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                                                                                               CYP15G0101DXB
                                                                                               CYV15G0101DXB

based on the current running disparity value, and the Trans-               Transmission Character transmitted, a new value of the
mitter calculates a new value for its running disparity based on           running disparity is calculated. This new value is used as the
the contents of the transmitted character. Special Character               Transmitter's current running disparity for the next Valid Data
codes C1.7 and C2.7 can be used to force the transmission of               byte or Special Character byte to be encoded and transmitted.
a specific Special Character with a specific running disparity             Table 18 shows naming notations and examples of valid trans-
as required for some special sequences in X3.230.                          mission characters.

After powering on, the Receiver may assume either a positive               Use of the Tables for Checking the Validity of Received
or negative value for its initial running disparity. Upon reception        Transmission Characters
of any Transmission Character, the Receiver decides whether
the Transmission Character is valid or invalid according to the            The column corresponding to the current value of the
following rules and tables and calculates a new value for its              Receiver's running disparity is searched for the received
Running Disparity based on the contents of the received                    Transmission Character. If the received Transmission
character.                                                                 Character is found in the proper column, then the Trans-
                                                                           mission Character is valid and the Data byte or Special
The following rules for running disparity are used to calculate            Character code is determined (decoded). If the received
the new running-disparity value for Transmission Characters                Transmission Character is not found in that column, then the
that have been transmitted (Transmitter's running disparity)               Transmission Character is invalid. This is called a code
and that have been received (Receiver's running disparity).                violation. Independent of the Transmission Character's
                                                                           validity, the received Transmission Character is used to
Running disparity for a Transmission Character is calculated               calculate a new value of running disparity. The new value is
from sub-blocks, where the first six bits (abcdei) form one                used as the Receiver's current running disparity for the next
sub-block and the second four bits (fghj) form the other                   received Transmission Character.
sub-block. Running disparity at the beginning of the six-bit
sub-block is the running disparity at the end of the previous              Table 18. Valid Transmission Characters
Transmission Character. Running disparity at the beginning of
the four-bit sub-block is the running disparity at the end of the           Byte Name          Data                 Hex Value
six-bit sub-block. Running disparity at the end of the Trans-                   D0.0      DIN or QOUT                    00
mission Character is the running disparity at the end of the                             765 43210
four-bit sub-block.
                                                                                         000 00000
Running disparity for the sub-blocks is calculated as follows:
                                                                            D1.0         000 00001                  01
1. Running disparity at the end of any sub-block is positive if
    the sub-block contains more ones than zeros. It is also pos-            D2.0         000 00010                  02
    itive at the end of the six-bit sub-block if the six-bit sub-block
    is 000111, and it is positive at the end of the four-bit                .            .     .                    .
    sub-block if the four-bit sub-block is 0011.                            .            .     .                    .

2. Running disparity at the end of any sub-block is negative if             D5.2         010 00101                  45
    the sub-block contains more zeros than ones. It is also neg-
    ative at the end of the six-bit sub-block if the six-bit                .            .     .                    .
    sub-block is 111000, and it is negative at the end of the               .            .     .                    .
    four-bit sub-block if the four-bit sub-block is 1100.
                                                                            D30.7        111 11110                  FE
3. Otherwise, running disparity at the end of the sub-block is
    the same as at the beginning of the sub-block.                          D31.7        111 11111                  FF

Use of the Tables for Generating Transmission Characters                   Detection of a code violation does not necessarily show that
                                                                           the Transmission Character in which the code violation was
The appropriate entry in the table is found for the Valid Data             detected is in error. Code violations may result from a prior
byte or the Special Character byte for which a Transmission                error that altered the running disparity of the bit stream which
Character is to be generated (encoded). The current value of               did not result in a detectable error at the Transmission
the Transmitter's running disparity is used to select the Trans-           Character in which the error occurred. Table 19 shows an
mission Character from its corresponding column. For each                  example of this behavior.
Table 19. Code Violations Resulting from Prior Errors

                              RD  Character                             RD  Character    RD       Character             RD

Transmitted data character       D21.1                                    D10.2                     D23.5            +

Transmitted bit stream           101010 1001                              010101 0101       111010 1010              +

Bit stream after error           101010 1011                           +   010101 0101     +  111010 1010              +

Decoded data character           D21.0                                 +   D10.2           +  Code Violation           +

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                                                                              CYP15G0101DXB
                                                                              CYV15G0101DXB

Table 20. Valid Data Characters (TXCTx[0] = 0, RXSTx[2:0] = 000)

Data        Bits   Current RD-   Current RD+  Data                      Bits   Current RD-   Current RD+
Byte  HGF EDCBA    abcdei fghj   abcdei fghj  Byte                HGF EDCBA    abcdei fghj   abcdei fghj
Name  000 00000   100111 0100   011000 1011   Name                001 00000   100111 1001   011000 1001
                                                                  001 00001   011101 1001   100010 1001
D0.0                                          D0.1                001 00010   101101 1001   010010 1001
                                                                  001 00011   110001 1001   110001 1001
D1.0 000 00001 011101 0100 100010 1011        D1.1                001 00100   110101 1001   001010 1001
                                                                  001 00101   101001 1001   101001 1001
D2.0 000 00010 101101 0100 010010 1011        D2.1                001 00110   011001 1001   011001 1001
                                                                  001 00111   111000 1001   000111 1001
D3.0 000 00011 110001 1011 110001 0100        D3.1                001 01000   111001 1001   000110 1001
                                                                  001 01001   100101 1001   100101 1001
D4.0 000 00100 110101 0100 001010 1011        D4.1                001 01010   010101 1001   010101 1001
                                                                  001 01011   110100 1001   110100 1001
D5.0 000 00101 101001 1011 101001 0100        D5.1                001 01100   001101 1001   001101 1001
                                                                  001 01101   101100 1001   101100 1001
D6.0 000 00110 011001 1011 011001 0100        D6.1                001 01110   011100 1001   011100 1001
                                                                  001 01111   010111 1001   101000 1001
D7.0 000 00111 111000 1011 000111 0100        D7.1                001 10000   011011 1001   100100 1001
                                                                  001 10001   100011 1001   100011 1001
D8.0 000 01000 111001 0100 000110 1011        D8.1                001 10010   010011 1001   010011 1001
                                                                  001 10011   110010 1001   110010 1001
D9.0 000 01001 100101 1011 100101 0100        D9.1                001 10100   001011 1001   001011 1001
                                                                  001 10101   101010 1001   101010 1001
D10.0 000 01010 010101 1011 010101 0100 D10.1                     001 10110   011010 1001   011010 1001
                                                                  001 10111   111010 1001   000101 1001
D11.0 000 01011 110100 1011 110100 0100 D11.1                     001 11000   110011 1001   001100 1001
                                                                  001 11001   100110 1001   100110 1001
D12.0 000 01100 001101 1011 001101 0100 D12.1                     001 11010   010110 1001   010110 1001
                                                                  001 11011   110110 1001   001001 1001
D13.0 000 01101 101100 1011 101100 0100 D13.1                     001 11100   001110 1001   001110 1001
                                                                  001 11101   101110 1001   010001 1001
D14.0 000 01110 011100 1011 011100 0100 D14.1                     001 11110   011110 1001   100001 1001
                                                                  001 11111   101011 1001   010100 1001
D15.0 000 01111 010111 0100 101000 1011 D15.1                     011 00000   100111 0011   011000 1100
                                                                  011 00001   011101 0011   100010 1100
D16.0 000 10000 011011 0100 100100 1011 D16.1                     011 00010   101101 0011   010010 1100
                                                                  011 00011   110001 1100   110001 0011
D17.0 000 10001 100011 1011 100011 0100 D17.1                     011 00100   110101 0011   001010 1100

D18.0 000 10010 010011 1011 010011 0100 D18.1

D19.0 000 10011 110010 1011 110010 0100 D19.1

D20.0 000 10100 001011 1011 001011 0100 D20.1

D21.0 000 10101 101010 1011 101010 0100 D21.1

D22.0 000 10110 011010 1011 011010 0100 D22.1

D23.0 000 10111 111010 0100 000101 1011 D23.1

D24.0 000 11000 110011 0100 001100 1011 D24.1

D25.0 000 11001 100110 1011 100110 0100 D25.1

D26.0 000 11010 010110 1011 010110 0100 D26.1

D27.0 000 11011 110110 0100 001001 1011 D27.1

D28.0 000 11100 001110 1011 001110 0100 D28.1

D29.0 000 11101 101110 0100 010001 1011 D29.1

D30.0 000 11110 011110 0100 100001 1011 D30.1

D31.0 000 11111 101011 0100 010100 1011 D31.1

D0.2 010 00000 100111 0101 011000 0101        D0.3

D1.2 010 00001 011101 0101 100010 0101        D1.3

D2.2 010 00010 101101 0101 010010 0101        D2.3

D3.2 010 00011 110001 0101 110001 0101        D3.3

D4.2 010 00100 110101 0101 001010 0101        D4.3

Document #: 38-02031 Rev. *I                                                                Page 33 of 39
                                                                              CYP15G0101DXB
                                                                              CYV15G0101DXB

Table 20. Valid Data Characters (TXCTx[0] = 0, RXSTx[2:0] = 000) (continued)

Data        Bits   Current RD-   Current RD+  Data        Bits                 Current RD-   Current RD+
Byte  HGF EDCBA    abcdei fghj   abcdei fghj  Byte  HGF EDCBA                  abcdei fghj   abcdei fghj
Name  010 00101   101001 0101   101001 0101   Name  011 00101                 101001 1100   101001 0011
                                                                              011001 1100   011001 0011
D5.2                                          D5.3                            111000 1100   000111 0011
                                                                              111001 0011   000110 1100
D6.2 010 00110 011001 0101 011001 0101        D6.3 011 00110                  100101 1100   100101 0011
                                                                              010101 1100   010101 0011
D7.2 010 00111 111000 0101 000111 0101        D7.3 011 00111                  110100 1100   110100 0011
                                                                              001101 1100   001101 0011
D8.2 010 01000 111001 0101 000110 0101        D8.3 011 01000                  101100 1100   101100 0011
                                                                              011100 1100   011100 0011
D9.2 010 01001 100101 0101 100101 0101        D9.3 011 01001                  010111 0011   101000 1100
                                                                              011011 0011   100100 1100
D10.2 010 01010 010101 0101 010101 0101 D10.3 011 01010                       100011 1100   100011 0011
                                                                              010011 1100   010011 0011
D11.2 010 01011 110100 0101 110100 0101 D11.3 011 01011                       110010 1100   110010 0011
                                                                              001011 1100   001011 0011
D12.2 010 01100 001101 0101 001101 0101 D12.3 011 01100                       101010 1100   101010 0011
                                                                              011010 1100   011010 0011
D13.2 010 01101 101100 0101 101100 0101 D13.3 011 01101                       111010 0011   000101 1100
                                                                              110011 0011   001100 1100
D14.2 010 01110 011100 0101 011100 0101 D14.3 011 01110                       100110 1100   100110 0011
                                                                              010110 1100   010110 0011
D15.2 010 01111 010111 0101 101000 0101 D15.3 011 01111                       110110 0011   001001 1100
                                                                              001110 1100   001110 0011
D16.2 010 10000 011011 0101 100100 0101 D16.3 011 10000                       101110 0011   010001 1100
                                                                              011110 0011   100001 1100
D17.2 010 10001 100011 0101 100011 0101 D17.3 011 10001                       101011 0011   010100 1100
                                                                              100111 1010   011000 1010
D18.2 010 10010 010011 0101 010011 0101 D18.3 011 10010                       011101 1010   100010 1010
                                                                              101101 1010   010010 1010
D19.2 010 10011 110010 0101 110010 0101 D19.3 011 10011                       110001 1010   110001 1010
                                                                              110101 1010   001010 1010
D20.2 010 10100 001011 0101 001011 0101 D20.3 011 10100                       101001 1010   101001 1010
                                                                              011001 1010   011001 1010
D21.2 010 10101 101010 0101 101010 0101 D21.3 011 10101                       111000 1010   000111 1010
                                                                              111001 1010   000110 1010
D22.2 010 10110 011010 0101 011010 0101 D22.3 011 10110                       100101 1010   100101 1010

D23.2 010 10111 111010 0101 000101 0101 D23.3 011 10111

D24.2 010 11000 110011 0101 001100 0101 D24.3 011 11000

D25.2 010 11001 100110 0101 100110 0101 D25.3 011 11001

D26.2 010 11010 010110 0101 010110 0101 D26.3 011 11010

D27.2 010 11011 110110 0101 001001 0101 D27.3 011 11011

D28.2 010 11100 001110 0101 001110 0101 D28.3 011 11100

D29.2 010 11101 101110 0101 010001 0101 D29.3 011 11101

D30.2 010 11110 011110 0101 100001 0101 D30.3 011 11110

D31.2 010 11111 101011 0101 010100 0101 D31.3 011 11111

D0.4 100 00000 100111 0010 011000 1101        D0.5 101 00000

D1.4 100 00001 011101 0010 100010 1101        D1.5 101 00001

D2.4 100 00010 101101 0010 010010 1101        D2.5 101 00010

D3.4 100 00011 110001 1101 110001 0010        D3.5 101 00011

D4.4 100 00100 110101 0010 001010 1101        D4.5 101 00100

D5.4 100 00101 101001 1101 101001 0010        D5.5 101 00101

D6.4 100 00110 011001 1101 011001 0010        D6.5 101 00110

D7.4 100 00111 111000 1101 000111 0010        D7.5 101 00111

D8.4 100 01000 111001 0010 000110 1101        D8.5 101 01000

D9.4 100 01001 100101 1101 100101 0010        D9.5 101 01001

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                                                                              CYP15G0101DXB
                                                                              CYV15G0101DXB

Table 20. Valid Data Characters (TXCTx[0] = 0, RXSTx[2:0] = 000) (continued)

Data        Bits   Current RD-   Current RD+   Data        Bits               Current RD-   Current RD+
Byte  HGF EDCBA    abcdei fghj   abcdei fghj   Byte  HGF EDCBA                abcdei fghj   abcdei fghj
Name   100 01010   010101 1101   010101 0010   Name   101 01010               010101 1010   010101 1010
                                                                              110100 1010   110100 1010
D10.4                                          D10.5                          001101 1010   001101 1010
                                                                              101100 1010   101100 1010
D11.4 100 01011 110100 1101 110100 0010 D11.5 101 01011                       011100 1010   011100 1010
                                                                              010111 1010   101000 1010
D12.4 100 01100 001101 1101 001101 0010 D12.5 101 01100                       011011 1010   100100 1010
                                                                              100011 1010   100011 1010
D13.4 100 01101 101100 1101 101100 0010 D13.5 101 01101                       010011 1010   010011 1010
                                                                              110010 1010   110010 1010
D14.4 100 01110 011100 1101 011100 0010 D14.5 101 01110                       001011 1010   001011 1010
                                                                              101010 1010   101010 1010
D15.4 100 01111 010111 0010 101000 1101 D15.5 101 01111                       011010 1010   011010 1010
                                                                              111010 1010   000101 1010
D16.4 100 10000 011011 0010 100100 1101 D16.5 101 10000                       110011 1010   001100 1010
                                                                              100110 1010   100110 1010
D17.4 100 10001 100011 1101 100011 0010 D17.5 101 10001                       010110 1010   010110 1010
                                                                              110110 1010   001001 1010
D18.4 100 10010 010011 1101 010011 0010 D18.5 101 10010                       001110 1010   001110 1010
                                                                              101110 1010   010001 1010
D19.4 100 10011 110010 1101 110010 0010 D19.5 101 10011                       011110 1010   100001 1010
                                                                              101011 1010   010100 1010
D20.4 100 10100 001011 1101 001011 0010 D20.5 101 10100                       100111 0001   011000 1110
                                                                              011101 0001   100010 1110
D21.4 100 10101 101010 1101 101010 0010 D21.5 101 10101                       101101 0001   010010 1110
                                                                              110001 1110   110001 0001
D22.4 100 10110 011010 1101 011010 0010 D22.5 101 10110                       110101 0001   001010 1110
                                                                              101001 1110   101001 0001
D23.4 100 10111 111010 0010 000101 1101 D23.5 101 10111                       011001 1110   011001 0001
                                                                              111000 1110   000111 0001
D24.4 100 11000 110011 0010 001100 1101 D24.5 101 11000                       111001 0001   000110 1110
                                                                              100101 1110   100101 0001
D25.4 100 11001 100110 1101 100110 0010 D25.5 101 11001                       010101 1110   010101 0001
                                                                              110100 1110   110100 1000
D26.4 100 11010 010110 1101 010110 0010 D26.5 101 11010                       001101 1110   001101 0001
                                                                              101100 1110   101100 1000
D27.4 100 11011 110110 0010 001001 1101 D27.5 101 11011                       011100 1110   011100 1000

D28.4 100 11100 001110 1101 001110 0010 D28.5 101 11100

D29.4 100 11101 101110 0010 010001 1101 D29.5 101 11101

D30.4 100 11110 011110 0010 100001 1101 D30.5 101 11110

D31.4 100 11111 101011 0010 010100 1101 D31.5 101 11111

D0.6 110 00000 100111 0110 011000 0110         D0.7 111 00000

D1.6 110 00001 011101 0110 100010 0110         D1.7 111 00001

D2.6 110 00010 101101 0110 010010 0110         D2.7 111 00010

D3.6 110 00011 110001 0110 110001 0110         D3.7 111 00011

D4.6 110 00100 110101 0110 001010 0110         D4.7 111 00100

D5.6 110 00101 101001 0110 101001 0110         D5.7 111 00101

D6.6 110 00110 011001 0110 011001 0110         D6.7 111 00110

D7.6 110 00111 111000 0110 000111 0110         D7.7 111 00111

D8.6 110 01000 111001 0110 000110 0110         D8.7 111 01000

D9.6 110 01001 100101 0110 100101 0110         D9.7 111 01001

D10.6 110 01010 010101 0110 010101 0110 D10.7 111 01010

D11.6 110 01011 110100 0110 110100 0110 D11.7 111 01011

D12.6 110 01100 001101 0110 001101 0110 D12.7 111 01100

D13.6 110 01101 101100 0110 101100 0110 D13.7 111 01101

D14.6 110 01110 011100 0110 011100 0110 D14.7 111 01110

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                                                                              CYP15G0101DXB
                                                                              CYV15G0101DXB

Table 20. Valid Data Characters (TXCTx[0] = 0, RXSTx[2:0] = 000) (continued)

Data        Bits   Current RD-   Current RD+   Data        Bits               Current RD-   Current RD+
Byte  HGF EDCBA    abcdei fghj   abcdei fghj   Byte  HGF EDCBA                abcdei fghj   abcdei fghj
Name   110 01111   010111 0110   101000 0110   Name   111 01111               010111 0001   101000 1110
                                                                              011011 0001   100100 1110
D15.6                                          D15.7                          100011 0111   100011 0001
                                                                              010011 0111   010011 0001
D16.6 110 10000 011011 0110 100100 0110 D16.7 111 10000                       110010 1110   110010 0001
                                                                              001011 0111   001011 0001
D17.6 110 10001 100011 0110 100011 0110 D17.7 111 10001                       101010 1110   101010 0001
                                                                              011010 1110   011010 0001
D18.6 110 10010 010011 0110 010011 0110 D18.7 111 10010                       111010 0001   000101 1110
                                                                              110011 0001   001100 1110
D19.6 110 10011 110010 0110 110010 0110 D19.7 111 10011                       100110 1110   100110 0001
                                                                              010110 1110   010110 0001
D20.6 110 10100 001011 0110 001011 0110 D20.7 111 10100                       110110 0001   001001 1110
                                                                              001110 1110   001110 0001
D21.6 110 10101 101010 0110 101010 0110 D21.7 111 10101                       101110 0001   010001 1110
                                                                              011110 0001   100001 1110
D22.6 110 10110 011010 0110 011010 0110 D22.7 111 10110                       101011 0001   010100 1110

D23.6 110 10111 111010 0110 000101 0110 D23.7 111 10111

D24.6 110 11000 110011 0110 001100 0110 D24.7 111 11000

D25.6 110 11001 100110 0110 100110 0110 D25.7 111 11001

D26.6 110 11010 010110 0110 010110 0110 D26.7 111 11010

D27.6 110 11011 110110 0110 001001 0110 D27.7 111 11011

D28.6 110 11100 001110 0110 001110 0110 D28.7 111 11100

D29.6 110 11101 101110 0110 010001 0110 D29.7 111 11101

D30.6 110 11110 011110 0110 100001 0110 D30.7 111 11110

D31.6 110 11111 101011 0110 010100 0110 D31.7 111 11111

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                                                                                CYP15G0101DXB
                                                                                CYV15G0101DXB

Table 21. Valid Special Character Codes and Sequences (TXCTx = Special Character Code or RXSTx[2:0] = 001)[42, 43]

                                       S.C. Byte Name

                              Cypress                     Alternate

                            S.C. Byte        Bits  S.C. Byte           Bits     Current RD-  Current RD+
S.C. Code Name Name[44]                HGF EDCBA   Name[44]      HGF EDCBA      abcdei fghj  abcdei fghj

K28.0          C0.0  (C00)             000 00000   C28.0  (C1C)  000 11100      001111 0100  110000 1011
K28.1[45]      C1.0  (C01)             000 00001   C28.1  (C3C)  001 11100      001111 1001  110000 0110
K28.2[45]      C2.0  (C02)             000 00010   C28.2  (C5C)  010 11100      001111 0101  110000 1010

K28.3          C3.0  (C03)             000 00011   C28.3  (C7C)  011 11100      001111 0011  110000 1100
K28.4[45]      C4.0  (C04)             000 00100   C28.4  (C9C)  100 11100      001111 0010  110000 1101
K28.5[45, 46]  C5.0  (C05)             000 00101   C28.5  (CBC)  101 11100      001111 1010  110000 0101
K28.6[45]      C6.0  (C06)             000 00110   C28.6  (CDC)  110 11100      001111 0110  110000 1001
K28.7[45, 47]  C7.0  (C07)             000 00111   C28.7  (CFC)  111 11100      001111 1000  110000 0111

K23.7          C8.0 (C08) 000 01000 C23.7 (CF7) 111 10111                       111010 1000  000101 0111

K27.7          C9.0 (C09) 000 01001 C27.7 (CFB) 111 11011                       110110 1000  001001 0111

K29.7          C10.0 (C0A) 000 01010 C29.7 (CFD) 111 11101                      101110 1000  010001 0111

K30.7          C11.0 (C0B) 000 01011 C30.7 (CFE) 111 11110                      011110 1000  100001 0111

End of Frame Sequence

EOFxx[48]      C2.1 (C22)              001 00010 C2.1 (C22)      001 00010 -K28.5,Dn.xxx0 +K28.5,Dn.xxx1

Code Rule Violation and SVS Tx Pattern

Exception[47, 49] C0.7 (CE0) 111 00000             C0.7   (CE0)  111 00000[53]  100111 1000  011000 0111
                                                   C1.7   (CE1)  111 00001[53]  001111 1010  001111 1010
-K28.5[50]     C1.7 (CE1) 111 00001                C2.7   (CE2)  111 00010[53]  110000 0101  110000 0101

+K28.5[51]     C2.7 (CE2) 111 00010

Running Disparity Violation Pattern                      (CE4) 111 00100[53]   110111 0101  001000 1010
Exception[52] C4.7 (CE4) 111 00100 C4.7

Notes:

42. All codes not shown are reserved.
43. Notation for Special Character Code Name is consistent with Fibre Channel and ESCON naming conventions. Special Character Code Name is intended to

       describe binary information present on I/O pins. Common usage for the name can either be in the form used for describing Data patterns (i.e., C0.0 through

     C31.7), or in hex notation (i.e., Cnn where nn = the specified value between 00 and FF).

44. Both the Cypress and alternate encodings may be used for data transmission to generate specific Special Character Codes. The decoding process for received
       characters generates Cypress codes or Alternate codes as selected by the DECMODE configuration input.

45. These characters are used for control of ESCON interfaces. They can be sent as embedded commands or other markers when not operating using ESCON protocols.
46. The K28.5 character is used for framing operations by the receiver. It is also the pad or fill character transmitted to maintain the serial link when no user data is available.
47. Care must be taken when using this Special Character code. When a K28.7(C7.0) or SVS(C0.7) is followed by a D11.x or D20.x,an alias K28.5 sync character

     is created. These sequences can cause erroneous framing and should be avoided while RFEN = HIGH.
48. C2.1 = Transmit either -K28.5+ or +K28.5- as determined by Current RD and modify the Transmission Character that follows, by setting its least significant

       bit to 1 or 0. If Current RD at the start of the following character is plus (+) the LSB is set to 0, and if Current RD is minus (-) the LSB becomes 1. This modification
       allows construction of X3.230 "EOF" frame delimiters wherein the second data byte is determined by the Current RD.
       For example, to send "EOFdt" the controller could issue the sequence C2.1-D21.4- D21.4-D21.4, and the HOTLink Transmitter will send either
       K28.5-D21.4-D21.4-D21.4 or K28.5-D21.5- D21.4-D21.4 based on Current RD. Likewise to send "EOFdti" the controller could issue the sequence
       C2.1-D10.4-D21.4-D21.4, and the HOTLink Transmitter will send either K28.5-D10.4-D21.4- D21.4 or K28.5-D10.5-D21.4- D21.4 based on Current RD.
       The receiver will never output this Special Character, since K28.5 is decoded as C5.0, C1.7, or C2.7, and the subsequent bytes are decoded as data.

49. C0.7 = Transmit a deliberate code rule violation. The code chosen for this function follows the normal Running Disparity rules. The receiver will only output this

       Special Character if the Transmission Character being decoded is not found in the tables.

50. C1.7 = Transmit Negative K28.5 (-K28.5+) disregarding Current RD. The receiver will only output this Special Character if K28.5 is received with the wrong

       running disparity. The receiver will output C1.7 if -K28.5 is received with RD+, otherwise K28.5 is decoded as C5.0 or C2.7.

51. C2.7 = Transmit Positive K28.5 (+K28.5-) disregarding Current RD. The receiver will only output this Special Character if K28.5 is received with the wrong

       running disparity. The receiver will output C2.7 if +K28.5 is received with RD-, otherwise K28.5 is decoded as C5.0 or C1.7.

52. C4.7 = Transmit a deliberate code rule violation to indicate a Running Disparity violation. The receiver will only output this Special Character if the Transmission

       Character being decoded is found in the tables, but Running Disparity does not match. This might indicate that an error occurred in a prior byte.
53. Supported only for data transmission. The receive status for these conditions will be reported by specific combinations of receive status bits.

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                                                                                      CYP15G0101DXB
                                                                                      CYV15G0101DXB

Ordering Information

Speed  Ordering Code          Package Name    Package Type                            Operating Range
                                    BB100   100-ball Grid Array                           Commercial
Standard CYP15G0101DXB-BBC          BB100   100-ball Grid Array                             Industrial
                                    BB100   100-ball Grid Array                           Commercial
Standard CYP15G0101DXB-BBI          BB100   100-ball Grid Array                             Industrial

Standard CYV15G0101DXB-BBC

Standard CYV15G0101DXB-BBI

Package Diagram

                              100-Ball Thin Ball Grid Array (11 x 11 x 1.4 mm) BB100

                                                                                                                                                                                                                        51 -851 07-* B

IBM and ESCON are registered trademarks, and FICON is a trademark, of International Business Machines. HOTLink is a
registered trademark, and HOTLink II and MultiFrame are trademarks, of Cypress Semiconductor Corporation. All product and
company names mentioned in this document are the trademarks of their respective holders.

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Cypress Semiconductor Corporation, 2004. The information contained herein is subject to change without notice. Cypress Semiconductor Corporation assumes no responsibility for the use
of any circuitry other than circuitry embodied in a Cypress Semiconductor product. Nor does it convey or imply any license under patent or other rights. Cypress Semiconductor does not authorize
its products for use as critical components in life-support systems where a malfunction or failure may reasonably be expected to result in significant injury to the user. The inclusion of Cypress
Semiconductor products in life-support systems application implies that the manufacturer assumes all risk of such use and in doing so indemnifies Cypress Semiconductor against all charges.
                                                                                            CYP15G0101DXB
                                                                                            CYV15G0101DXB

Document History Page

Document Title: CYP(V)15G0101DXB Single-channel HOTLink IITM Transceiver
Document Number: 38-02031

REV.                                     Orig. of                       Description of Change
      ECN NO. Issue Date Change

**    113123 05/20/02         TPS New Data Sheet

*A    119704 10/30/02         LNM Changed TXPER description

                                                   Changed TXCLKO description

                                                   Changed RXCKSEL to include RXCLKC+

                                                   Removed disparity reference from RFMODE

                                                   Removed the LOW setting for FRAMCHAR and related references

                                                   Removed references to ATM transport

                                                   Changed the IOST boundary values
                                                   Changed VODIF and VOLC for CML output
                                                   Changed the tTXCLKR and tTXCLKF min. values
                                                   Changed tTXDS, tTXDH, tTREFDS, and tTREFDH
                                                   Changed tREFDV, tREFCDV, and tREFCDV+
                                                   Changed the JTAG ID from 0C804069 to 1C804069

                                                   Added a section for characterization and standards compliance

                                                   Changed I/O type of RXCLKC in I/O coordinates table

*B    122209 12/28/02         RBI Minor Change Document Control corrected Document History Page

*C    122546 02/13/03         CGX Changed Minimum tRISE/tFALL for CML

                                                   Changed tRXLOCK

                                                   Changed tDJ, tRJ

                                                   Changed tJTOL

                                                   Changed tTXLOCK

                                                   Changed tRXCLKH, tRXCLKL

                                                   Changed tTXCLKOD+, tTXCLKOD-

                                                   Changed Power Specs

                                                   Changed verbiage...Paragraph: Clock/Data Recovery

                                                   Changed verbiage...Paragraph: Range Control

                                                   Added Power-up Requirements

*D    124994 04/15/03         POT Changed CYP15G0101DXB to CYP(V)15G0101DXB type corresponding to

                                                   the Video-compliant parts

                                                   Reduced the lower limit of the serial signaling rate from 200 Mbaud to

                                                   195 Mbaud and changed the associated specifications accordingly

*E    128366 7/3/03           PDS Revised the value of tRREFDV, tREFADV+ and tREFCDV+

*F    128835 7/31/03          KKV Minor change: corrections due to editorial error - old file used for *E revision

                                                   (reestablishing *D changes)

*G    131898 12/10/03         PDS When TXCKSEL = MID or HIGH, TXRATE = HIGH is an invalid mode. Made

                                                   appropriate changes to reflect this invalid condition
                                                   Removed requirement of AC coupling for Serial I/Os for interfacing with

                                                   LVPECL I/Os

                                                   Changed LFI to Asynchronous output

                                                   Expanded the CDR Range Controller's permissible frequency offset
                                                   between incoming serial signaling rate and Reference clock from 200-PPM

                                                   to 1500-PPM (changed parameter tREFRX)

*H    211461 See ECN          KKV Minor change: Package diagram isn't legible in pdf.

*I    230621 See ECN LAR Updated package information in features list to reflect correct package

Document #: 38-02031 Rev. *I                                                                            Page 39 of 39
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