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CY8C4248LQI-BL583T

器件型号:CY8C4248LQI-BL583T
器件类别:半导体    无线和射频集成电路    射频微控制器 - MCU   
厂商名称:Cypress Semiconductor
标准:
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器件描述

射频微控制器 - MCU PSoC4

参数
产品属性属性值
制造商:Cypress Semiconductor
产品种类:射频微控制器 - MCU
RoHS:详细信息
封装:Cut Tape
封装:MouseReel
封装:Reel
系列:CY8C4248
商标:Cypress Semiconductor
产品类型:RF Microcontrollers - MCU
工厂包装数量:2000
子类别:Wireless & RF Integrated Circuits
商标名:PSoC 4

CY8C4248LQI-BL583T器件文档内容

                                                                                               PSoC® 4: 4200_BLE

                                                                                                       Family Datasheet

                                                  Programmable System-on-Chip (PSoC®)

General Description

PSoC® 4 is a scalable and reconfigurable platform architecture for a family of programmable embedded system controllers with an
Arm® Cortex®-M0 CPU. It combines programmable and reconfigurable analog and digital blocks with flexible automatic routing. The

PSoC 4200_BL product family, based on this platform, is a combination of a microcontroller with an integrated Bluetooth Low Energy

(BLE), also known as Bluetooth Smart, radio and subsystem (BLESS). The other features include digital programmable logic,

high-performance analog-to-digital conversion (ADC), opamps with Comparator mode, and standard communication and timing

peripherals. The programmable analog and digital subsystems allow flexibility and in-field tuning of the design.

Features

32-bit MCU Subsystem                                               Capacitive Sensing

■ 48-MHz Arm Cortex-M0 CPU with single-cycle multiply and          ■ Cypress Capacitive Sigma-Delta (CSD) provides best-in-class

DMA                                                                   SNR (>5:1) and liquid tolerance

■ Up to 256 KB of flash with Read Accelerator                      ■ Cypress-supplied software component makes capacitive

■ Up to 32 KB of SRAM                                                 sensing design easy

BLE Radio and Subsystem                                            ■ Automatic hardware tuning algorithm (SmartSense™)

■ BLE 4.2 support                                                  Segment LCD Drive

■ 2.4-GHz RF transceiver with 50-Ω antenna drive                   ■ LCD drive supported on all pins (common or segment)

■ Digital PHY                                                      ■ Operates in Deep Sleep mode with four bits per pin memory

■ Link-Layer engine supporting master and slave modes              Serial Communication

■ RF output power: –18 dBm to +3 dBm                               ■  Two independent run-time reconfigurable serial communi-
                                                                      cation blocks (SCBs) with reconfigurable I2C, SPI, or UART
■ RX sensitivity: –89 dBm
                                                                      functionality
■ RX current: 18.7 mA
                                                                   Timing and Pulse-Width Modulation
■ TX current: 15.6 mA at 0 dBm
                                                                   ■ Four 16-bit timer/counter pulse-width modulator (TCPWM)
■ RSSI: 1-dB resolution
                                                                      blocks

Programmable Analog                                                ■ Center-aligned, Edge, and Pseudo-random modes

■ Four opamps with reconfigurable high-drive external and          ■ Comparator-based triggering of Kill signals for motor drive and

high-bandwidth internal drive, Comparator modes, and ADC              other high-reliability digital logic applications

input buffering capability. Can operate in Deep Sleep mode.        Up to 36 Programmable GPIOs

■ 12-bit, 1-Msps SAR ADC with differential and single-ended        ■ 7 mm × 7 mm 56-pin QFN package

modes; Channel Sequencer with signal averaging

■ Two current DACs (IDACs) for general-purpose or capacitive       ■ 76-ball CSP package

sensing applications on any pin                                    ■ 68-ball CSP package

■ Two low-power comparators that operate in Deep Sleep mode        ■ Any GPIO pin can be CapSense, LCD, analog, or digital

Programmable Digital                                               ■ Two overvoltage-tolerant (OVT) pins; drive modes, strengths,

■ Four programmable logic blocks called universal digital blocks,     and slew rates are programmable

(UDBs), each with eight macrocells and data path                   PSoC Creator™ Design Environment

■ Cypress-provided peripheral component library, user-defined      ■ Integrated Design Environment (IDE) provides schematic

state machines, and Verilog input                                     design entry and build (with analog and digital automatic

Power Management                                                      routing)

■ Active mode: 1.7 mA at 3-MHz flash program execution             ■ API components for all fixed-function and programmable

■ Deep Sleep mode: 1.5 µA with watch crystal oscillator (WCO)         peripherals

on                                                                 Industry-Standard Tool Compatibility

■ Hibernate mode: 150 nA with RAM retention                        ■ After schematic entry, development can be done with

■ Stop mode: 60 nA                                                    Arm-based industry-standard development tools

Cypress Semiconductor Corporation     •        198 Champion Court     •         San Jose,  CA  95134-1709         •      408-943-2600

Document Number: 002-23053 Rev. **                                                                     Revised February 22, 2018
                                                                                                  PSoC® 4: 4200_BLE

                                                                                                    Family Datasheet

More Information

Cypress provides a wealth of data at http://www.cypress.com to         ❐ AN85951: PSoC 4 CapSense Design Guide

help you to select the right PSoC device for your design, and to       ❐ AN95089: PSoC 4/PRoC BLE Crystal Oscillator Selection

help you to quickly and effectively integrate the device into your     and Tuning Techniques

design. For a comprehensive list of resources, see the intro-          ❐ AN92584: Designing for Low Power and Estimating Battery

duction  page  for  Bluetooth®  Low    Energy   (BLE)  Products.       Life for BLE Applications

Following is an abbreviated list for PRoC BLE:                      ■  Technical Reference Manual (TRM) is in two documents:

■ Overview: PSoC Portfolio, PSoC Roadmap                               ❐ Architecture TRM details each PRoC BLE functional block

■ Product Selectors: PSoC 1, PSoC 3, PSoC 4, PRoC        BLE,          ❐ Registers TRM describes each of the PRoC BLE registers

PSoC 4 BLE, PSoC 5LP In addition, PSoC Creator includes a           ■  Development Kits:

device selection tool.                                                 ❐ CY8CKIT-042-BLE-A Pioneer Kit, is a flexible, Arduino-com-

■ Application Notes: Cypress offers a large number of PSoC             patible, Bluetooth LE development kit for PSoC 4 BLE and
                                                                       PRoC BLE.
application notes coverting a broad range of topics, from basic
                                                                       ❐ CY8CKIT-142, PSoC 4 BLE Module, features a PSoC 4 BLE
to advanced level. Recommended application notes for getting           device, two crystals for the antenna matching network, a PCB

started with PRoC BLE are:                                             antenna and other passives, while providing access to all

❐ AN94020: Getting Started with PRoC BLE                               GPIOs of the device.

❐ AN97060: PSoC 4 BLE and PRoC BLE - Over-The-Air (OTA)                ❐ CY8CKIT-143, PSoC 4 BLE 256KB Module, features a PSoC
Device Firmware Upgrade (DFU) Guide
                                                                       4 BLE 256KB device, two crystals for the antenna matching
❐ AN91184: PSoC 4 BLE - Designing BLE Applications                     network, a PCB antenna and other passives, while providing

❐ AN91162: Creating a BLE Custom Profile                               access to all GPIOs of the device.

❐ AN91445: Antenna Design and RF Layout Guidelines                     ❐ The MiniProg3 device provides an interface for flash pro-
                                                                       gramming and debug.
❐ AN96841: Getting Started With EZ-BLE Module

PSoC Creator

PSoC Creator is a free Windows-based Integrated Design Environment (IDE). It enables concurrent hardware and firmware design

of PSoC 3, PSoC 4, and PSoC 5LP based systems. Create designs using classic, familiar schematic capture supported by over 100

pre-verified, production-ready PSoC Components; see the list of component datasheets. With PSoC Creator, you can:

1. Drag and drop component icons to build your hardware             3. Configure components using the configuration tools

system design in the main design workspace                          4. Explore the library of 100+ components

2. Codesign your application firmware with the PSoC hardware,       5. Review component datasheets

using the PSoC Creator IDE C compiler

                            Figure 1.  Multiple-Sensor Example Project in PSoC Creator Contents

                                       1

         2                                                                                                     4

                                                3                      5

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                                                                                         PSoC® 4: 4200_BLE

                                                                                         Family Datasheet

Contents

Functional Definition........................................................ 5          Memory .....................................................................       29

CPU and Memory Subsystem ..................................... 5                         System Resources ....................................................              30

System Resources ...................................................... 5                Ordering Information......................................................         37

BLE Radio and Subsystem ......................................... 6                      Ordering Code Definitions .........................................                38

Analog Blocks.............................................................. 7            Packaging........................................................................  39

Programmable Digital.................................................. 8                 WLCSP Compatibility ................................................               41

Fixed-Function Digital.................................................. 9               Acronyms ........................................................................  45

GPIO ........................................................................... 9       Document Conventions .................................................             47

Special-Function Peripherals .................................... 10                     Units of Measure .......................................................           47

Pinouts ............................................................................ 11  Revision History .............................................................     48

Power............................................................................... 16  Sales, Solutions, and Legal Information ......................                     49

Development Support .................................................... 17              Worldwide Sales and Design Support.......................                          49

Documentation .......................................................... 17              Products ....................................................................      49

Online ........................................................................ 17       PSoC® Solutions ......................................................             49

Tools.......................................................................... 17       Cypress Developer Community.................................                       49

Electrical Specifications ................................................ 18            Technical Support .....................................................            49

Absolute Maximum Ratings ...................................... 18

Device-Level Specifications ...................................... 18

Analog Peripherals .................................................... 23

Digital Peripherals ..................................................... 27

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                                                                                                                                                                                                   Family Datasheet

                                                                                             Figure 2.      Block Diagram

                                       CPU Subsystem

                  PSoC

                  4200                                       SWD/TC                  SPCIF

                                                             Cortex                  FLASH                  SRAM                 ROM                                      DataWire/

                  32-bit                                     M0                Up to 256 KB            Up to 32 KB               8 KB                                     DMA

                                                             48 MHz

                  AHB-Lite                                   FAST MUL                Read Accelerator  SRAM Controller        ROM Controller                              Initiator/MMIO

                                        NVIC, IRQMUX

           System Resources                                                          System Interconnect (Multi Layer AHB)

                  Power

             Sleep Control             Peripherals

                  WIC

             POR          LVD                                                                          Peripheral Interconnect (MMIO)

             REF          BOD                                PCLK

                  PWRSYS

                  NVLatches

                  Clock                                            Programmable                        Programmable                                  2x SCB-I2C/SPI/UART         2x LP Comparator  Bluetooth Low

             Clock Control                                                 Analog                           Digital                                                                                Energy Subsystem

                  WDT                  IOSS GPIO (7x ports)             SAR ADC                                                  4x TCPWM  CapSense

             IMO          ILO                                              (12-bit)                                                                                       LCD                      BLE Baseband

                                                                                                       UDB  ...      UDB

                                                                                                                                                                                                             Peripheral

                  Reset                                                                                                                                                                                      1KB SRAM

             Reset Control

                  XRES                                                     x1                               x4                                                                                     GFSK Modem

                  Test                                                                                                                                                                             2.4 GHz       24MHz XO  32kHz XO  LDO

                  Digital DFT                                SARMUX            CTBm                                                                                                                GFSK

             Analog DFT                                                    2x OpAmp      x2            Port Interface & Digital  System         Interconnect              (DSI)                    Radio

                                                                                                                                                                                                   I/O: Antenna/Power/Crystal

                                                                                                       High Speed I/O Matrix

             Power Modes

             Active/Sleep                                                                    36x GPIOs, 2x GPIO_OVT

                  DeepSleep            IO Subsystem

                  Hibernate

The  PSoC 4200_BL              devices                       include       extensive     support       for           Debug circuits are enabled by default and can only be disabled

programming, testing, debugging, and tracing both hardware                                                           in firmware. If not enabled, the only way to re-enable them is to

and firmware.                                                                                                        erase the entire device, clear flash protection, and reprogram the

The Arm SWD interface supports all programming and debug                                                             device with the new firmware that enables debugging.

features of the device.                                                                                              Additionally, all device interfaces can be permanently disabled

Complete     debug-on-chip             functionality                       enables           full-device             (device     security)           for                  applications             concerned                         about     phishing

debugging in the final system using the standard production                                                          attacks due to a maliciously reprogrammed device or attempts to

device. It does not require special interfaces, debugging pods,                                                      defeat security by starting and interrupting flash programming

simulators,  or       emulators.       Only                        the  standard         programming                 sequences. Because all programming, debug, and test inter-

connections are required to fully support debugging.                                                                 faces are disabled when maximum device security is enabled,

The PSoC Creator IDE provides fully integrated programming                                                           PSoC 4200_BL                    with                 device                   security  enabled                      may  not  be

and debugging support for the PSoC 4200_BL devices. The                                                              returned              for       failure              analysis.                This      is            a         trade-off      the

SWD        interface    is     fully   compatible                       with         industry-standard               PSoC 4200_BL allows the customer to make.

third-party tools. With the ability to disable debug features, very

robust     flash  protection,         and                    allowing      customer-proprietary

functionality to be implemented in on-chip programmable blocks,

the  PSoC 4200_BL              family  provides                         a  level     of  security      not

possible with multi-chip application solutions or with microcon-

trollers.

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                                                                                                                        Family Datasheet

Functional Definition                                                       PSoC 4200_BL operates with a single external supply (1.71 to

                                                                            5.5 V without radio, and 1.9 V to 5.5 V with radio). The device

CPU and Memory Subsystem                                                    has five different power modes; transitions between these modes

                                                                            are managed by the power system. PSoC 4200_BL provides

CPU                                                                         Sleep, Deep Sleep, Hibernate, and Stop low-power modes. Refer

The Cortex-M0 CPU in PSoC 4200_BL is part of the 32-bit MCU                 to the Technical Reference Manual for more details.

subsystem,  which    is  optimized  for     low-power     operation   with  Clock System

extensive clock gating. It mostly uses 16-bit instructions and              The PSoC 4200_BL clock system is responsible for providing

executes a subset of the Thumb-2 instruction set. This enables              clocks to all subsystems that require clocks and for switching

fully  compatible   binary  upward    migration       of  the  code   to    between different clock sources without glitching. In addition, the

higher-performance processors such as Cortex-M3 and M4. The                 clock system ensures that no metastable conditions occur.

Cypress  implementation     includes     a  hardware      multiplier  that

provides a 32-bit result in one cycle. It includes a nested vectored        The clock system for PSoC 4200_BL consists of the internal

interrupt controller (NVIC) block with 32 interrupt inputs and a            main oscillator (IMO), the internal low-speed oscillator (ILO), the

wakeup   interrupt   controller  (WIC).     The  WIC      can  wake   the   24-MHz external crystal oscillator (ECO) and the 32-kHz watch

processor up from the Deep Sleep mode, allowing power to the                crystal oscillator (WCO). In addition, an external clock may be

main processor to be switched off when the chip is in the Deep              supplied from a pin.

Sleep  mode.  The    Cortex-M0   CPU        provides   a  nonmaskable

interrupt (NMI) input, which is made available to the user when             IMO Clock Source

it is not in use for system functions requested by the user.                The   IMO    is  the      primary      source       of  internal     clocking    in

The CPU also includes an SWD interface, which is a 2-wire form              PSoC 4200_BL.         It  is    trimmed     during  testing     to  achieve      the

of JTAG; the debug configuration used for PSoC 4200_BL has                  specified accuracy. Trim values are stored in nonvolatile latches

four   break-point  (address)    comparators     and   two     watchpoint   (NVL).   Additional       trim  settings    from    flash  can      be    used   to

(data) comparators.                                                         compensate for changes. The IMO default frequency is 24 MHz

                                                                            and it can be adjusted between 3 to 48 MHz in steps of 1 MHz.

Flash                                                                       The IMO tolerance with Cypress-provided calibration settings is

The PSoC 4200_BL device has a flash module with 256 KB of                   ±2%.

flash memory, tightly coupled to the CPU to improve average                 ILO Clock Source

access times from the flash block. The flash block is designed to

deliver 2 wait-state (WS) access time at 48 MHz and with 1-WS               The ILO is a very low-power oscillator, which is primarily used to

access time at 24 MHz. The flash accelerator delivers 85% of                generate clocks for the peripheral operation in the Deep Sleep

single-cycle SRAM access performance on average. Part of the                mode.   ILO-driven        counters     can  be  calibrated      to   the  IMO    to

flash module can be used to emulate EEPROM operation if                     improve   accuracy.       Cypress      provides     a   software     component,

required. Maximum erase and program time is 20 ms per row                   which does the calibration.

(256 bytes). This also applies to the emulated EEPROM.

                                                                            External Crystal Oscillator (ECO)

SRAM                                                                        The ECO is used as the active clock for the BLE subsystem to

SRAM memory is retained during Hibernate.                                   meet    the  ±50-ppm          clock    accuracy     of   the    Bluetooth        4.2

                                                                            Specification. PSoC 4200_BL includes a tunable load capacitor

SROM                                                                        to tune the crystal clock frequency by measuring the actual clock

The 8-KB supervisory ROM contains a library of executable                   frequency. The high-accuracy ECO clock can also be used as a

functions for flash programming. These functions are accessed               system clock.

through  supervisory     calls   (SVC)      and  enable        in-system    Watch Crystal Oscillator (WCO)

programming of the flash memory.

                                                                            The WCO is used as the sleep clock for the BLE subsystem to

DMA                                                                         meet    the  ±500-ppm           clock  accuracy     for    the  Bluetooth        4.2

A DMA engine, with eight channels, is provided that can do 32-bit           Specification. The sleep clock provides an accurate sleep timing

transfers and has chainable ping-pong descriptors.                          and   enables    wakeup         at     the  specified    advertisement          and

                                                                            connection intervals. The WCO output can be used to realize the

System Resources                                                            real-time clock (RTC) function in firmware.

Power System                                                                Watchdog Timer

The power system is described in detail in the section Power on             A watchdog timer is implemented in the clock block running from

page 16. It provides an assurance that the voltage levels are as            the ILO or from the WCO; this allows the watchdog operation

required for the respective modes, and can either delay the mode            during  Deep     Sleep     and      generates    a      watchdog     reset  if   not

entry (on power-on reset (POR), for example) until voltage levels           serviced     before   the     timeout  occurs.      The    watchdog       reset  is

are as required or generate resets (brownout detect (BOD)) or               recorded     in  the  Reset     Cause       register.   With    the  WCO        and

interrupts when the power supply reaches a particular program-              firmware, an accurate real-time clock (within the bounds of the

mable level between 1.8 and 4.5 V (low voltage detect (LVD)).               32-kHz crystal accuracy) can be realized.

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                                                                                                                               Family Datasheet

Figure 3.   PSoC 4200_BL            MCU Clocking              Architecture           BLE Radio and Subsystem

                                                                                     PSoC 4200_BL incorporates a Bluetooth Smart subsystem that

     ECO                                                                             contains the Physical Layer (PHY) and Link Layer (LL) engines

                                                                      HFCLK          with an embedded AES-128 security engine. The physical layer

            Divider                                                                  consists of the digital PHY and the RF transceiver that transmits

            /2n (n=0..3)                Pres ca le r                  SYSCLK         and receives GFSK packets at 1 Mbps over a 2.4-GHz ISM band,

                                                                                     which is compliant with Bluetooth Smart Bluetooth Specification

                                                                                     4.2.  The  baseband       controller  is  a  composite    hardware  and

       IMO                              Divider 0                                    firmware implementation that supports both master and slave

                                        (/16)                                        modes. Key protocol elements, such as HCI and link control, are

                                                                      PER 0_CLK      implemented in firmware. Time-critical functional blocks, such as

EXTCLK                                                                               encryption, CRC, data whitening, and access code correlation,

                                                                                     are implemented in hardware (in the LL engine).

                                        Divider 9                                    The RF transceiver contains an integrated balun, which provides

                                        (/1 6)                                       a  single-ended     RF    port  pin   to  drive  a  50-Ω  antenna   via  a

                                    Fra cti on al                                    matching/filtering network. In the receive direction, this block

                                        Divider 0                                    converts the RF signal from the antenna to a digital bit stream

                                        (/1 6.5)                                     after performing GFSK demodulation. In the transmit direction,

                                    Fra cti on al                     PER15_CLK      this block performs GFSK modulation and then converts a digital

     WCO                                Divider 1                                    baseband signal to a radio frequency before transmitting it to air

                                        (/1 6.5)                                     through the antenna.

       ILO                                                            LFCLK          The Bluetooth Smart Radio and Subsystem (BLESS) requires a

                                                                                     1.9-V minimum supply (the range varies from 1.9 V to 5.5 V).

                                                                                     Key features of BLESS are as follows:

                                                                                     ■ Master and slave single-mode protocol stack with logical link

The    HFCLK     signal   can  be       divided       down    (see    Figure 3)  to     control and adaptation protocol (L2CAP), attribute (ATT), and

generate synchronous clocks for the UDBs, and the analog and                            security manager (SM) protocols

digital peripherals. There are a total of 12 clock dividers for                      ■ API access to generic attribute profile (GATT), generic access

PSoC 4200_BL: ten with 16-bit divide capability and two with                            profile (GAP), and L2CAP

16.5-bit divide capability. This allows the generation of 16 divided                 ■  L2CAP connection-oriented channel

clock  signals,  which    can       be  used          by  peripheral  blocks.  The      GAP features

analog clock leads the digital clocks to allow analog events to                      ■

occur before the digital clock-related noise is generated. The                          ❐ Broadcaster, Observer, Peripheral, and Central roles

16-bit and 16.5-bit dividers allow a lot of flexibility in generating                   ❐ Security mode 1: Level 1, 2, 3, and 4

fine-grained frequency values and are fully supported in PSoC                           ❐ Security mode 2: Level 1 and 2

Creator.                                                                                ❐ User-defined advertising data

Reset                                                                                   ❐ Multiple bond support

PSoC 4200_BL device can be reset from a variety of sources                           ■  GATT features

including a software reset. Reset events are asynchronous and                           ❐ GATT client and server

guarantee   reversion     to   a    known             state.  The  reset  cause  is     ❐ Supports GATT sub-procedures

recorded in a register, which is sticky through resets and allows                       ❐ 32-bit universally unique identifier (UUID)

the software to determine the cause of the reset. An XRES pin                        ■  Security Manager (SM)

is reserved for an external reset to avoid complications with the                       ❐ Pairing methods: Just works, Passkey Entry, Out of Band and

configuration    and      multiple  pin  functions            during  power-on   or        Numeric Comparison

reconfiguration. The XRES pin has an internal pull-up resistor                          ❐ Authenticated man-in-the-middle (MITM) protection and data

that is always enabled.                                                                    signing

Voltage Reference                                                                       ❐ LE Secure Connections (Bluetooth 4.2 feature)

The PSoC 4200_BL reference system generates all internally                           ■  Link Layer (LL)

required references. A one-percent voltage reference spec is                            ❐ Master and Slave roles

provided for the 12-bit ADC. To allow better signal-to-noise ratios                     ❐ 128-bit AES engine

(SNR) and better absolute accuracy, it is possible to bypass the                        ❐ Encryption

internal reference using a GPIO pin or use an external reference                        ❐ Low-duty cycle advertising

for the SAR. Refer to Table 19, “SAR ADC AC Specifications,”                            ❐ LE Ping

on page 26 for details.                                                                 ❐ LE Data Packet Length Extension (Bluetooth 4.2 feature)

                                                                                        ❐ Link Layer Privacy (with extended scanning filter policy, Blue-
                                                                                           tooth 4.2 feature)

                                                                                     ■  Supports all SIG-adopted BLE profiles

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                                                                                                                                               Family Datasheet

Analog Blocks                                                                                         The SAR is connected to a fixed set of pins through an 8-input

                                                                                                      sequencer. The sequencer cycles through the selected channels

12-bit SAR ADC                                                                                        autonomously (sequencer scan) and does so with zero switching

The 12-bit, 1-Msps SAR ADC can operate at a maximum clock                                             overhead (that is, the aggregate sampling bandwidth is equal to

rate of 18 MHz and requires a minimum of 18 clocks at that                                            1 Msps whether it is for a single channel or distributed over

frequency to do a 12-bit conversion.                                                                  several channels). The sequencer switching is effected through

The block functionality is augmented for the user by adding a                                         a state machine or through firmware-driven switching. A feature

reference buffer to it (trimmable to ±1%) and by providing the                                        provided by the sequencer is the buffering of each channel to

choice of three internal voltage references, VDD, VDD/2, and                                          reduce CPU interrupt-service requirements. To accommodate

VREF    (nominally  1.024 V),                as      well          as  an  external       reference   signals with varying source impedances and frequencies, it is

through a GPIO pin. The Sample-and-Hold (S/H) aperture is                                             possible to have different sample times programmable for each

programmable; it allows the gain bandwidth requirements of the                                        channel. Also, the signal range specification through a pair of

amplifier driving the SAR inputs, which determine its settling                                        range registers (low and high range values) is implemented with

time, to be relaxed if required. System performance will be 65 dB                                     a  corresponding  out-of-range     interrupt    if        the  digitized  value

for true 12-bit precision provided appropriate references are                                         exceeds the programmed range; this allows fast detection of

used and system noise levels permit it. To improve the perfor-                                        out-of-range values without having to wait for a sequencer scan

mance in noisy conditions, it is possible to provide an external                                      to be completed and the CPU to read the values and check for

bypass (through a fixed pin location) for the internal reference                                      out-of-range values in software.

amplifier.                                                                                            The SAR is able to digitize the output of the on-chip temperature

                                                                                                      sensor      for  calibration  and        other  temperature-dependent

                                                                                                      functions. The SAR is not available in Deep Sleep and Hibernate

                                                                                                      modes as it requires a high-speed clock (up to 18 MHz). The

                                                                                                      SAR operating range is 1.71 to 5.5 V.

                                                                           Figure 4. SAR ADC          System Diagram

                                                                                                      AHB System  Bus and Programmable  Logic

                                                                                                                  Interconnect

                                                                                               SAR  Sequencer

                                                     Sequencing

                                                     and Control                                                                               Data and

                                                     vminus vplus                         POS                                                  Status Flags

                                       P0                                                            SARADC

                    Port 3 (8 inputs)        SARMUX                                       NEG

                                                                                                     Reference                                        External

                                                                                                      Selection                                Reference

                                                                                                                                                      and

                                       P7                                                                                                             Bypass

                                                                                                                                               (optional )

                                                                                               VDD/2  VDDD       VREF

                                       Inputs from other Ports

Opamps (CTBm Block)                                                                                   to the ADC, which digitizes the reading and produces a temper-

PSoC 42X8_BLE       has                four  opamps                with  Comparator       modes,      ature value by using a Cypress-supplied software that includes

which allow most common analog functions to be performed                                              calibration and linearization.

on-chip,    eliminating                external      components.             PGAs,        voltage     Low-Power Comparators

buffers, filters, transimpedance amplifiers, and other functions                                      PSoC 4200_BL has a pair of low-power comparators, which can

can be realized with external passives saving power, cost, and                                        also operate in Deep Sleep and Hibernate modes. This allows

space.    The   on-chip                opamps        are           designed         with  enough      the analog system blocks to be disabled while retaining the ability

bandwidth   to  drive                  the  sample-and-hold                circuit  of    the  ADC    to monitor external voltage levels during low-power modes. The

without requiring external buffering.                                                                 comparator outputs are normally synchronized to avoid metasta-

Temperature Sensor                                                                                    bility   unless  operating    in  an     asynchronous          power      mode

PSoC 4200_BL        has                an   on-chip                temperature      sensor.    This   (Hibernate) where the system wake-up circuit is activated by a

consists of a diode, which is biased by a current source that can                                     comparator-switch event.

be disabled to save power. The temperature sensor is connected

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                                                                                                                                                                                         Family Datasheet

Programmable Digital                                                                                                                                       UDBs can be clocked from a clock-divider block, from a port

                                                                                                                                                           interface (required for peripherals such as SPI), and from the DSI

Universal Digital Blocks (UDBs) and Port Interfaces                                                                                                        network directly or after synchronization.

The PSoC 4XX8 BLE 4.2 has four UDBs; the UDB array also                                                                                                    A port interface is defined, which acts as a register that can be

provides a switched Digital System Interconnect (DSI) fabric that                                                                                          clocked with the same source as the PLDs inside the UDB array.

allows signals from peripherals and ports to be routed to and                                                                                              This allows a faster operation because the inputs and outputs

through the UDBs for communication and control.                                                                                                            can be registered at the port interface close to the I/O pins and

Figure 5.                       UDB Array                                                                                                                  at the edge of the array. The port interface registers can be

                                                                                                                                                           clocked by one of the I/Os from the same port. This allows

                                S y s te m          CPU                  C locks                                                                           interfaces such as SPI to operate at higher clock speeds by

                                Interconnect       S u b -s y s te m                                                                                       eliminating the delay for the port input to be routed over DSI and

                                                         8 to 32                  4  to 8                                                                  used to register other inputs (see Figure 6).

                                                         U D B IF                                                           High-Speed I/O Matrix

                                BUS IF              IRQ IF               CLK      IF       PPoProotrrIttFIIFF

Signals in Chip  Other Digital                DSI                                          DSI

                 R outing                     UDB                                          UDB

                 C hannels

                                              UDB                                          UDB

                                              DSI                                          DSI

                                Program m able                        D ig ita l     Sub   system

                                                                                                                  Figure 6.                        Port Interface

                                                                                                                                                           High Speed I/O Matrix

                                              To Clock

                                              Tree

                                                                                                               8                                                   8                     8

                                                                                                   Input          Registers                                   Output  Registers          4
                                                                                                                                                                                      Enables

                                                                                                7              6       ...                              0  7  6       ...         0   3  2                1       0

                                Digital                               9                                                [0]                                            [1]                                    [1]

                                GlobalClocks                                               2

                                                                      4  Clock Selector

                                3 DSI Signals ,                          Block from

                                1 I/O Signal                                      UDB

                                                                                                               8                                                   8                     4

                                                                         Reset Selector    2                                                       [0]                           [1]                                 [1]

                                                                         Block from

                                                                                  UDB

                                                                                                               To DSI                                              From DSI              From             DSI

UDBs can generate interrupts (one UDB at                                                   a  time) to the interrupt controller. UDBs retain the ability                              to connect          to any     pin on the chip

through the DSI.

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                                                                                                                               Family Datasheet

Fixed-Function Digital                                                                 ■ Fast-mode and Fast-Mode Plus specify minimum Fall times,

Timer/Counter/PWM Block                                                                    which are not met with the GPIO cell; the Slow-Strong mode

                                                                                           can help meet this spec depending on the bus load.

The timer/counter/PWM block consists of four 16-bit counters                           UART Mode: This is a full-feature UART operating at up to

with   user-programmable            period   length.      There  is  a  Capture        1 Mbps.     It  supports  automotive     single-wire  interface     (LIN),

register to record the count value at the time of an event (which                      infrared interface (IrDA), and SmartCard (ISO7816) protocols, all

may be an I/O event), a period register which is used to either                        of  which   are   minor   variants  of  the  basic  UART    protocol.   In

stop or auto-reload the counter when its count is equal to the                         addition, it supports the 9-bit multiprocessor mode that allows the

period  register,   and       compare      registers  to  generate      compare        addressing of peripherals connected over common RX and TX

value signals which are used as PWM duty cycle outputs. The                            lines.   Common    UART      functions  such   as   parity  error,  break

block   also    provides      true  and      complementary       outputs         with  detect, and frame error are supported. An 8-deep FIFO allows

programmable        offset        between    them     to  allow  the    use      as    much greater CPU service latencies to be tolerated. Note that

deadband programmable complementary PWM outputs. It also                               hardware handshaking is not supported. This is not commonly

has a Kill input to force outputs to a predetermined state; for                        used and can be implemented with a UDB-based UART in the

example,      this  is   used       in  motor-drive       systems     when       an    system, if required.

overcurrent state is indicated and the PWMs driving the FETs                           SPI Mode: The SPI mode supports full Motorola SPI, TI Secure

need    to  be  shut     off  immediately     with    no  time   for    software       Simple Pairing (SSP) (essentially adds a start pulse that is used

intervention.                                                                          to synchronize SPI Codecs), and National Microwire (half-duplex

Serial Communication Blocks (SCB)                                                      form of SPI). The SPI block can use the FIFO for transmit and

PSoC 4200_BL has two SCBs, each of which can implement an                              receive.

I2C, UART, or SPI interface.                                                           GPIO

I2C    Mode:      The    hardware       I2C   block       implements         a   full  PSoC 4200_BL has 36 GPIOs. The GPIO block implements the

multi-master and slave interface (it is capable of multimaster                         following:

arbitration). This block is capable of operating at speeds of up to

1 Mbps (Fast Mode Plus) and has flexible buffering options to                          ■   Eight drive strength modes:

reduce the interrupt overhead and latency for the CPU. It also                             ❐ Analog input mode (input and output buffers     disabled)
            EzI2C
supports            that      creates   a  mailbox    address    range       in  the       ❐ Input only
                                                                                 I2C
memory      of  PSoC 4200_BL            and  effectively       reduces  the                ❐ Weak pull-up with strong pull-down

communication to reading from and writing to an array in the                               ❐ Strong pull-up with weak pull-down

memory. In addition, the block supports an 8-deep FIFO for                                 ❐ Open drain with strong pull-down

receive and transmit, which, by increasing the time given for the                          ❐ Open drain with strong pull-up

CPU     to  read    the  data,    greatly    reduces      the  need     for  clock         ❐ Strong pull-up with strong pull-down

stretching caused by the CPU not having read the data on time.                             ❐ Weak pull-up with weak pull-down

The FIFO mode is available in all channels and is very useful in

the absence of DMA.                                                                    ■   Input threshold select (CMOS or LVTTL)

The    I2C  peripheral        is  compatible  with        I2C  Standard-mode,          ■ Pins 0 and 1 of Port 5 are overvoltage-tolerant pins

Fast-mode, and Fast-Mode Plus devices as defined in the NXP                            ■ Individual control of input and output buffer enabling/disabling
I2C-bus specification and user manual (UM10204). The I2C bus
                                                                                           in addition to drive-strength modes
I/O is implemented with GPIO in open-drain modes.

SCB1 is fully compliant with Standard mode (100 kHz), Fast                             ■ Hold mode for latching previous state (used for retaining the

mode (400 kHz), and Fast-Mode Plus (1 MHz) I2C signaling                                   I/O state in Deep Sleep and Hibernate modes)

specifications when routed to GPIO pins P5[0] and P5[1], except                        ■ Selectable slew rates for dV/dt-related noise control to improve
for hot-swap capability during I2C active communication. The
                                                                                           EMI

remaining GPIOs do not meet the hot-swap specification (VDD                            The pins are organized in logical entities called ports, which are
off; draw < 10-µA current) for Fast mode and Fast-Mode Plus,
                                                                                       8-bit in width. During power-on and reset, the blocks are forced
IOL Spec (20 mA) for Fast-Mode Plus, hysteresis spec (0.05 VDD)
for Fast mode and Fast-Mode Plus, and minimum fall time spec                           to the disable state so as not to crowbar any inputs and/or cause

for Fast mode and Fast-Mode Plus.                                                      excess    turn-on  current.  A   multiplexing  network      known   as  a

                                                                                       high-speed I/O matrix (HSIOM) is used to multiplex between

■ GPIO cells, including P5.0 and P5.1, cannot be hot-swapped                           various signals that may connect to an I/O pin. Pin locations for
or powered up independent of the rest of the I2C system.
                                                                                       fixed-function peripherals are also fixed to reduce internal multi-

■ The GPIO pins P5.0 and P5.1 are over-voltage tolerant but                            plexing complexity (these signals do not go through the DSI

cannot be hot-swapped or powered up independent of the rest                            network). DSI signals are not affected by this and any pin may

of the I2C system                                                                      be routed to any UDB through the DSI network.

■ Fast-Mode Plus has an IOL specification of 20 mA at a VOL of                         Data output and pin-state registers store, respectively, the values

0.4 V. The GPIO cells can sink a maximum of 8 mA IOL with a                            to be driven on the pins and the states of the pins themselves.

VOL maximum of 0.6 V.                                                                  Every I/O pin can generate an interrupt if so enabled and each

                                                                                       I/O port has an interrupt request (IRQ) and interrupt service

                                                                                       routine (ISR) vector associated with it (5 for PSoC 4200_BL).

Document Number: 002-23053 Rev. **                                                                                                                 Page 9 of 49
                                                                                    PSoC® 4: 4200_BLE

                                                                                                               Family Datasheet

Special-Function Peripherals

LCD Segment Drive                                                         CapSense

PSoC 4200_BL has an LCD controller, which can drive up to four            CapSense is supported on all pins in PSoC 4200_BL through a

commons and up to 32 segments. It uses full digital methods to            CapSense Sigma-Delta (CSD) block that can be connected to

drive the LCD segments requiring no generation of internal LCD            any pin through an analog mux bus that any GPIO pin can be

voltages. The two methods used are referred to as digital corre-          connected to via an Analog switch. CapSense function can thus

lation and PWM.                                                           be provided on any pin or group of pins in a system under

The  digital  correlation  method  modulates       the  frequency    and  software control. A Component is provided for the CapSense

levels   of  the  common   and     segment  signals  to   generate   the  block to make it easy for the user.

highest RMS voltage across a segment to light it up or to keep            The shield voltage can be driven on another mux bus to provide

the RMS signal zero. This method is good for STN displays but             liquid-tolerance capability. Liquid tolerance is provided by driving

may result in reduced contrast with TN (cheaper) displays.                the shield electrode in phase with the sense electrode to keep

The PWM method drives the panel with PWM signals to effec-                the shield capacitance from attenuating the sensed input.

tively use the capacitance of the panel to provide the integration        The CapSense block has two IDACs which can be used for

of  the  modulated  pulse-width    to    generate    the  desired    LCD  general purposes if CapSense is not being used (both IDACs are

voltage. This method results in higher power consumption but              available in that case) or if CapSense is used without liquid

can  result   in  better  results  when  driving   TN     displays.  LCD  tolerance (one IDAC is available).

operation is supported during Deep Sleep mode, refreshing a

small display buffer (four bits; one 32-bit register per port).

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                                                                                                  PSoC® 4: 4200_BLE

                                                                                                          Family Datasheet

Pinouts

Table 1 shows the pin list for the PSoC 4200_BL device. Port 3  consists  of the high-speed analog inputs for the SAR mux. All pins

support CSD CapSense and analog mux bus connections.

Table 1.  PSoC 4200_BL Pin List (QFN Package)

Pin       Name                                        Type                                        Description

1         VDDD                                 POWER                      1.71-V to 5.5-V digital supply

2         XTAL32O/P6.0                         CLOCK                      32.768-kHz crystal

3         XTAL32I/P6.1                         CLOCK                      32.768-kHz crystal or external clock input

4         XRES                                 RESET                      Reset, active LOW

5         P4.0                                 GPIO                       Port 4 Pin 0, lcd, csd

6         P4.1                                 GPIO                       Port 4 Pin 1, lcd, csd

7         P5.0                                 GPIO                       Port 5 Pin 0, lcd, csd

8         P5.1                                 GPIO                       Port 5 Pin 1, lcd, csd

9         VSSD                                 GROUND                     Digital ground

10        VDDR                                 POWER                      1.9-V to 5.5-V radio supply

11        GANT1                                GROUND                     Antenna shielding ground

12        ANT                                  ANTENNA                    Antenna pin

13        GANT2                                GROUND                     Antenna shielding ground

14        VDDR                                 POWER                      1.9-V to 5.5-V radio supply

15        VDDR                                 POWER                      1.9-V to 5.5-V radio supply

16        XTAL24I                              CLOCK                      24-MHz crystal or external clock input

17        XTAL24O                              CLOCK                      24-MHz crystal

18        VDDR                                 POWER                      1.9-V to 5.5-V radio supply

19        P0.0                                 GPIO                       Port 0 Pin 0, lcd, csd

20        P0.1                                 GPIO                       Port 0 Pin 1, lcd, csd

21        P0.2                                 GPIO                       Port 0 Pin 2, lcd, csd

22        P0.3                                 GPIO                       Port 0 Pin 3, lcd, csd

23        VDDD                                 POWER                      1.71-V to 5.5-V digital supply

24        P0.4                                 GPIO                       Port 0 Pin 4, lcd, csd

25        P0.5                                 GPIO                       Port 0 Pin 5, lcd, csd

26        P0.6                                 GPIO                       Port 0 Pin 6, lcd, csd

27        P0.7                                 GPIO                       Port 0 Pin 7, lcd, csd

28        P1.0                                 GPIO                       Port 1 Pin 0, lcd, csd

29        P1.1                                 GPIO                       Port 1 Pin 1, lcd, csd

30        P1.2                                 GPIO                       Port 1 Pin 2, lcd, csd

31        P1.3                                 GPIO                       Port 1 Pin 3, lcd, csd

32        P1.4                                 GPIO                       Port 1 Pin 4, lcd, csd

33        P1.5                                 GPIO                       Port 1 Pin 5, lcd, csd

34        P1.6                                 GPIO                       Port 1 Pin 6, lcd, csd

35        P1.7                                 GPIO                       Port 1 Pin 7, lcd, csd

36        VDDA                                 POWER                      1.71-V to 5.5-V analog supply

37        P2.0                                 GPIO                       Port 2 Pin 0, lcd, csd

38        P2.1                                 GPIO                       Port 2 Pin 1, lcd, csd

39        P2.2                                 GPIO                       Port 2 Pin 2, lcd, csd

Document Number: 002-23053 Rev. **                                                                                    Page 11 of 49
                                                                                               PSoC® 4: 4200_BLE

                                                                                                     Family Datasheet

Table 1.   PSoC  4200_BL Pin List  (QFN  Package)  (continued)

Pin              Name                              Type                                        Description

       40        P2.3                              GPIO               Port 2 Pin 3, lcd, csd

       41        P2.4                              GPIO               Port 2 Pin 4, lcd, csd

       42        P2.5                              GPIO               Port 2 Pin 5, lcd, csd

       43        P2.6                              GPIO               Port 2 Pin 6, lcd, csd

       44        P2.7                              GPIO               Port 2 Pin 7, lcd, csd

       45        VREF                              REF                1.024-V reference

       46        VDDA                              POWER              1.71-V to 5.5-V analog supply

       47        P3.0                              GPIO               Port 3 Pin 0, lcd, csd

       48        P3.1                              GPIO               Port 3 Pin 1, lcd, csd

       49        P3.2                              GPIO               Port 3 Pin 2, lcd, csd

       50        P3.3                              GPIO               Port 3 Pin 3, lcd, csd

       51        P3.4                              GPIO               Port 3 Pin 4, lcd, csd

       52        P3.5                              GPIO               Port 3 Pin 5, lcd, csd

       53        P3.6                              GPIO               Port 3 Pin 6, lcd, csd

       54        P3.7                              GPIO               Port 3 Pin 7, lcd, csd

       55        VSSA                              GROUND             Analog ground

       56        VCCD                              POWER              Regulated 1.8-V supply, connect to 1.3-µF  capacitor.

       57        EPAD                              GROUND             Ground paddle for the QFN package

Table  2.  PSoC  4200_BL Pin List (WLCSP Package)

       Pin       Name                    Type                                      Description

       A1        NC                      NC        Do not connect

       A2        VREF                    REF       1.024-V reference

       A3        VSSA                    GROUND    Analog ground

       A4        P3.3                    GPIO      Port 3 Pin 3, analog/digital/lcd/csd

       A5        P3.7                    GPIO      Port 3 Pin 7, analog/digital/lcd/csd

       A6        VSSD                    GROUND    Digital ground

       A7        VSSA                    GROUND    Analog ground

       A8        VCCD                    POWER     Regulated 1.8-V supply, connect to 1-μF capacitor

       A9        VDDD                    POWER     1.71-V to 5.5-V digital supply

       B1        NB                      NO BALL   No Ball

       B2        P2.3                    GPIO      Port 2 Pin 3, analog/digital/lcd/csd

       B3        VSSA                    GROUND    Analog ground

       B4        P2.7                    GPIO      Port 2 Pin 7, analog/digital/lcd/csd

       B5        P3.4                    GPIO      Port 3 Pin 4, analog/digital/lcd/csd

       B6        P3.5                    GPIO      Port 3 Pin 5, analog/digital/lcd/csd

       B7        P3.6                    GPIO      Port 3 Pin 6, analog/digital/lcd/csd

       B8        XTAL32I/P6.1            CLOCK     32.768-kHz crystal or external clock input

       B9        XTAL32O/P6.0            CLOCK     32.768-kHz crystal

       C1        NC                      NC        Do not connect

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                                                                                          PSoC® 4:       4200_BLE

                                                                                                 Family  Datasheet

Table  2.  PSoC  4200_BL Pin List  (WLCSP Package)  (continued)

       Pin       Name               Type                                            Description

       C2        VSSA               GROUND          Analog ground

       C3        P2.2               GPIO            Port 2 Pin 2, analog/digital/lcd/csd

       C4        P2.6               GPIO            Port 2 Pin 6, analog/digital/lcd/csd

       C5        P3.0               GPIO            Port 3 Pin 0, analog/digital/lcd/csd

       C6        P3.1               GPIO            Port 3 Pin 1, analog/digital/lcd/csd

       C7        P3.2               GPIO            Port 3 Pin 2, analog/digital/lcd/csd

       C8        XRES               RESET           Reset, active LOW

       C9        P4.0               GPIO            Port 4 Pin 0, analog/digital/lcd/csd

       D1        NC                 NC              Do not connect

       D2        P1.7               GPIO            Port 1 Pin 7, analog/digital/lcd/csd

       D3        VDDA               POWER           1.71-V to 5.5-V analog supply

       D4        P2.0               GPIO            Port 2 Pin 0, analog/digital/lcd/csd

       D5        P2.1               GPIO            Port 2 Pin 1, analog/digital/lcd/csd

       D6        P2.5               GPIO            Port 2 Pin 5, analog/digital/lcd/csd

       D7        VSSD               GROUND          Digital ground

       D8        P4.1               GPIO            Port 4 Pin 1, analog/digital/lcd/csd

       D9        P5.0               GPIO            Port 5 Pin 0, analog/digital/lcd/csd

       E1        NC                 NC              Do not connect

       E2        P1.2               GPIO            Port 1 Pin 2, analog/digital/lcd/csd

       E3        P1.3               GPIO            Port 1 Pin 3, analog/digital/lcd/csd

       E4        P1.4               GPIO            Port 1 Pin 4, analog/digital/lcd/csd

       E5        P1.5               GPIO            Port 1 Pin 5, analog/digital/lcd/csd

       E6        P1.6               GPIO            Port 1 Pin 6, analog/digital/lcd/csd

       E7        P2.4               GPIO            Port 2 Pin 4, analog/digital/lcd/csd

       E8        P5.1               GPIO            Port 5 Pin 1, analog/digital/lcd/csd

       E9        VSSD               GROUND          Digital ground

       F1        NC                 NC              Do not connect

       F2        VSSD               GROUND          Digital ground

       F3        P0.7               GPIO            Port 0 Pin 7, analog/digital/lcd/csd

       F4        P0.3               GPIO            Port 0 Pin 3, analog/digital/lcd/csd

       F5        P1.0               GPIO            Port 1 Pin 0, analog/digital/lcd/csd

       F6        P1.1               GPIO            Port 1 Pin 1, analog/digital/lcd/csd

       F7        VSSR               GROUND          Radio ground

       F8        VSSR               GROUND          Radio ground

       F9        VDDR               POWER           1.9-V to 5.5-V radio supply

       G1        NC                 NC              Do not connect

       G2        P0.6               GPIO            Port 0 Pin 6, analog/digital/lcd/csd

       G3        VDDD               POWER           1.71-V to 5.5-V digital supply

       G4        P0.2               GPIO            Port 0 Pin 2, analog/digital/lcd/csd

       G5        VSSD               GROUND          Digital ground

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                                                                                                       PSoC® 4:         4200_BLE

                                                                                                          Family        Datasheet

Table 2.   PSoC 4200_BL Pin List (WLCSP Package) (continued)

       Pin                  Name                Type                                         Description

       G6                   VSSR                GROUND      Radio ground

       G7                   VSSR                GROUND      Radio ground

       G8                   GANT                GROUND      Antenna shielding ground

       G9                   VSSR                GROUND      Radio ground

       H1                   NC                     NC       Do not connect

       H2                   P0.5                GPIO        Port 0 Pin 5, analog/digital/lcd/csd

       H3                   P0.1                GPIO        Port 0 Pin 1, analog/digital/lcd/csd

       H4                XTAL24O                CLOCK       24-MHz crystal

       H5                XTAL24I                CLOCK       24-MHz crystal or external clock input

       H6                   VSSR                GROUND      Radio ground

       H7                   VSSR                GROUND      Radio ground

       H8                   ANT                 ANTENNA     Antenna pin

          J1                NC                     NC       Do not connect

          J2                P0.4                GPIO        Port 0 Pin 4, analog/digital/lcd/csd

          J3                P0.0                GPIO        Port 0 Pin 0, analog/digital/lcd/csd

          J4                VDDR                POWER       1.9-V to 5.5-V radio supply

          J7                VDDR                POWER       1.9-V to 5.5-V radio supply

          J8             NO CONNECT                –                                                –

High-speed    I/O   matrix  (HSIOM)    is    a  group  of   high-speed   Table 3.  HSIOM Port Settings    (continued)

switches that routes GPIOs to the resources inside the device.            Value                        Description
These resources include CapSense, TCPWMs, I2C, SPI, UART,

and LCD. HSIOM_PORT_SELx are 32-bit-wide registers that                  11        Reserved

control the routing of GPIOs. Each register controls one port; four      12        Pin is an LCD common pin

dedicated     bits  are  assigned  to  each  GPIO  in  the  port.  This  13        Pin is an LCD segment pin

provides up to 16 different options for GPIO routing as shown in

Table 3.                                                                 14        Pin-specific Deep-Sleep function #0

Table 3.   HSIOM Port Settings                                           15        Pin-specific Deep-Sleep function #1

Value                              Description

0         Firmware-controlled GPIO

1         Output is firmware-controlled, but Output Enable  (OE)

          is controlled from DSI.

2         Both output and OE are controlled from DSI.

3         Output is controlled from DSI, but OE is

          firmware-controlled.

4         Pin is a CSD sense pin

5         Pin is a CSD shield pin

6         Pin is connected to AMUXA

7         Pin is connected to AMUXB

8         Pin-specific Active function #0

9         Pin-specific Active function #1

10        Pin-specific Active function #2

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                                                                                                PSoC® 4: 4200_BLE

                                                                                                          Family Datasheet

The selection of peripheral function for different GPIO  pins is given in Table 4.

Table 4.  Port Pin Connections

      Name    Analog                                                                Digital

                                GPIO  Active #0          Active #1                  Active #2   Deep Sleep #0    Deep Sleep #1

P0.0          COMP0_INP         GPIO  TCPWM0_P[3]        SCB1_UART_RX[1]             –          SCB1_I2C_SDA[1]  SCB1_SPI_MOSI[1]

P0.1          COMP0_INN         GPIO  TCPWM0_N[3]        SCB1_UART_TX[1]             –          SCB1_I2C_SCL[1]  SCB1_SPI_MISO[1]

P0.2                 –          GPIO  TCPWM1_P[3]        SCB1_UART_RTS[1]            –          COMP0_OUT[0]     SCB1_SPI_SS0[1]

P0.3                 –          GPIO  TCPWM1_N[3]        SCB1_UART_CTS[1]            –          COMP1_OUT[0]     SCB1_SPI_SCLK[1]

P0.4          COMP1_INP         GPIO  TCPWM1_P[0]        SCB0_UART_RX[1]   EXT_CLK[0]/          SCB0_I2C_SDA[1]  SCB0_SPI_MOSI[1]
                                                                           ECO_OUT[0]

P0.5          COMP1_INN         GPIO  TCPWM1_N[0]        SCB0_UART_TX[1]             –          SCB0_I2C_SCL[1]  SCB0_SPI_MISO[1]

P0.6                 –          GPIO  TCPWM2_P[0]        SCB0_UART_RTS[1]            –          SWDIO[0]         SCB0_SPI_SS0[1]

P0.7                 –          GPIO  TCPWM2_N[0]        SCB0_UART_CTS[1]            –          SWDCLK[0]        SCB0_SPI_SCLK[1]

P1.0          CTBm1_OA0_INP     GPIO  TCPWM0_P[1]        –                           –          COMP0_OUT[1]     WCO_OUT[2]

P1.1          CTBm1_OA0_INN     GPIO  TCPWM0_N[1]        –                           –          COMP1_OUT[1]     SCB1_SPI_SS1

P1.2          CTBm1_OA0_OUT     GPIO  TCPWM1_P[1]        –                           –                    –      SCB1_SPI_SS2

P1.3          CTBm1_OA1_OUT     GPIO  TCPWM1_N[1]        –                           –                    –      SCB1_SPI_SS3

P1.4          CTBm1_OA1_INN     GPIO  TCPWM2_P[1]        SCB0_UART_RX[0]             –          SCB0_I2C_SDA[0]  SCB0_SPI_MOSI[1]

P1.5          CTBm1_OA1_INP     GPIO  TCPWM2_N[1]        SCB0_UART_TX[0]             –          SCB0_I2C_SCL[0]  SCB0_SPI_MISO[1]

P1.6          CTBm1_OA0_INP     GPIO  TCPWM3_P[1]        SCB0_UART_RTS[0]            –                    –      SCB0_SPI_SS0[1]

P1.7          CTBm1_OA1_INP     GPIO  TCPWM3_N[1]        SCB0_UART_CTS[0]            –                    –      SCB0_SPI_SCLK[1]

P2.0          CTBm0_OA0_INP     GPIO  –                  –                           –                    –      SCB0_SPI_SS1

P2.1          CTBm0_OA0_INN     GPIO  –                  –                           –                    –      SCB0_SPI_SS2

P2.2          CTBm0_OA0_OUT     GPIO  –                  –                           –          WAKEUP           SCB0_SPI_SS3

P2.3          CTBm0_OA1_OUT     GPIO  –                  –                           –                    –      WCO_OUT[1]

P2.4          CTBm0_OA1_INN     GPIO  –                  –                           –                    –      –

P2.5          CTBm0_OA1_INP     GPIO  –                  –                           –                    –      –

P2.6          CTBm0_OA0_INP     GPIO  –                  –                           –                    –      –

P2.7          CTBm0_OA1_INP     GPIO  –                  –                 EXT_CLK[1]/ECO_OUT[            –      –
                                                                           1]

P3.0          SARMUX_0          GPIO  TCPWM0_P[2]        SCB0_UART_RX[2]             –          SCB0_I2C_SDA[2]  –

P3.1          SARMUX_1          GPIO  TCPWM0_N[2]        SCB0_UART_TX[2]             –          SCB0_I2C_SCL[2]  –

P3.2          SARMUX_2          GPIO  TCPWM1_P[2]        SCB0_UART_RTS[2]            –                    –      –

P3.3          SARMUX_3          GPIO  TCPWM1_N[2]        SCB0_UART_CTS[2]            –                    –      –

P3.4          SARMUX_4          GPIO  TCPWM2_P[2]        SCB1_UART_RX[2]             –          SCB1_I2C_SDA[2]  –

P3.5          SARMUX_5          GPIO  TCPWM2_N[2]        SCB1_UART_TX[2]             –          SCB1_I2C_SCL[2]  –

P3.6          SARMUX_6          GPIO  TCPWM3_P[2]        SCB1_UART_RTS[2]            –                    –      –

P3.7          SARMUX_7          GPIO  TCPWM3_N[2]        SCB1_UART_CTS[2]            –                    –      WCO_OUT[0]

P4.0          CMOD              GPIO  TCPWM0_P[0]        SCB1_UART_RTS[0]            –                    –      SCB1_SPI_MOSI[0]

P4.1          CTANK             GPIO  TCPWM0_N[0]        SCB1_UART_CTS[0]            –                    –      SCB1_SPI_MISO[0]

P5.0                 –          GPIO  TCPWM3_P[0]        SCB1_UART_RX[0]   EXTPA_EN             SCB1_I2C_SDA[0]  SCB1_SPI_SS0[0]

P5.1                 –          GPIO  TCPWM3_N[0]        SCB1_UART_TX[0]   EXT_CLK[2]/ECO_OUT[  SCB1_I2C_SCL[0]  SCB1_SPI_SCLK[0]
                                                                           2]

P6.0_XTAL32O         –          GPIO  –                  –                           –                    –      –

P6.1_XTAL32I         –          GPIO  –                  –                           –                    –      –

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                                                                                                                                                                                   PSoC® 4: 4200_BLE

                                                                                                                                                                                            Family Datasheet

The possible pin connections are shown for all analog and digital peripherals (except the radio,                                                                                LCD, and CSD blocks, which were

shown in Table 1). A typical system application connection diagram is shown in Figure 7.

                                               Figure 7.   System Application Connection Diagram

                                                                                                                                                        VDDA

                                                                                 C1

                                                                      11..03 uF                                                                                                                   C2

                                                                                                                                                                                                  1.0 uF

                              C3                           C4                              57  56  55   54       53       52    51    50    49    48    47    46    45     44      43
                              4736pFpF
                                                           1284 ppFF             U1

                                               Y2                                           EPAD  VCCD  VSSA     P3.7     P3.6  P3.5  P3.4  P3.3  P3.2  P3.1  P3.0  VDDA  VREF  P2.7  P2.6

                                            2      1

                                                           VDDD

                                            32.768KHz                         1      VDDD                                                                                                   P2.5  42

                                                                              2      XTAL32O/P6.0                                                                                           P2.4  41

                                                                              3      XTAL32I/P6.1                                                                                           P2.3  40

     ANTENNA                                                                  4      XRES                                                                                                   P2.2  39

                                                                              5      P4.0                                                                                                   P2.1  38

                                                                              6      P4.1                                                                                                   P2.0  37      VDDA

                                                                              7      P5.0                                 PSoC 4XXX_BLE                                                     VDDA  36

                                                                              8      P5.1                                             56-QFN                                                P1.7  35

     1  2                                          VDDR                       9                                                                                                                   34

                                                                      10             VSS                                                                                                    P1.6  33

     1  2                 C6                                          11             VDDR                                                                                                   P1.5  32

                                                                      12             GANT1                                                                                                  P1.4  31

                                                                      13             ANT                                                                                                    P1.3  30

                                                                      14             GANT2                       XTAL24O                                                                    P1.2  29

                      C5                L1                                           VDDR               XTAL24I                                                                             P1.1

                                                           VDDR                                   VDDR                    VDDR  P0.0  P0.1  P0.2  P0.3  VDDD  P0.4  P0.5  P0.6  P0.7  P1.0

                                                                                               15  16   17       18       19    20    21    22    23    24    25    26     27      28

                                                                                 VDDR

                                                                              Y1     1                                                VDDD                          SWDIO  SWDCLK

                                                                      24MHz

                                                                                 4          2

                                                                                     3

Power

The PSoC 4200_BL device can be supplied from batteries with                                    Power Supply                                                                            Bypass Capacitors

a voltage range of 1.9 V to 5.5 V by directly connecting to the

digital supply (VDDD), analog supply (VDDA), and radio supply                                           VDDD                                            The internal bandgap may be bypassed

(VDDR) pins. Internal LDOs in the device regulate the supply                                                                                            with a 1-µF to 10-µF.

voltage to the required levels for different blocks. The device has                                     VDDA                                            0.1-µF ceramic at each pin plus bulk

one regulator for the digital circuitry and separate regulators for                                                                                     capacitor 1-µF to 10-µF.

radio circuitry for noise isolation. Analog circuits run directly from                                                                                  0.1-µF ceramic at each pin plus bulk

the  analog   supply  (VDDA)  input.        The    device  uses       separate                          VDDR                                            capacitor 1-µF to 10-µF.

regulators for Deep Sleep and Hibernate (lowered power supply

and retention) modes to minimize the power consumption. The                                             VCCD                                            1.3-µF ceramic capacitor at the VCCD pin.

radio stops working below 1.9 V, but the device continues to

function down to 1.71 V without RF.                                                                                                                     The internal bandgap may be bypassed

Bypass capacitors must be used from VDDx (x = A, D, or R) to                                VREF (optional)                                             with a 1-µF to 10-µF capacitor.

ground. The typical practice for systems in this frequency range

is to use a capacitor in the 1-µF range in parallel with a smaller

capacitor (for example, 0.1 µF). Note that these are simply rules

of thumb and that, for critical applications, the PCB layout, lead

inductance,   and  the    bypass  capacitor        parasitic          should  be

simulated to design and obtain optimal bypassing.

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                                                                                                         PSoC® 4: 4200_BLE

                                                                                                                 Family Datasheet

Development Support                                                       Technical Reference Manual: The Technical Reference Manual

                                                                          (TRM) contains all the technical detail you need to use a PSoC

The PSoC 4200_BL family has a rich set of documentation,                  device, including a complete description of all PSoC registers.

development tools, and online resources to assist you during              The   TRM  is   available  in     the  Documentation       section  at

your development process. Visit www.cypress.com/go/psoc4ble               www.cypress.com/psoc4.

to find out more.                                                         Online

Documentation                                                             In addition to print documentation, the Cypress PSoC forums

A suite of documentation supports the PSoC 4200_BL family to              connect you with fellow PSoC users and experts in PSoC from

ensure that you can find answers to your questions quickly. This          around the world, 24 hours a day, 7 days a week.

section contains a list of some of the key documents.                     Tools

Software User Guide: A step-by-step guide for using PSoC                  With  industry  standard   cores,  programming,       and  debugging

Creator. The software user guide shows you how the PSoC                   interfaces, the PSoC 4200_BL family is part of a development

Creator build process works in detail, how to use source control          tool ecosystem. Visit us at www.cypress.com/go/psoccreator for

with PSoC Creator, and much more.                                         the latest information on the revolutionary, easy to use PSoC

Component       Datasheets:  The  flexibility   of   PSoC   allows  the   Creator  IDE,   supported  third   party  compilers,  programmers,

creation of new peripherals (Components) long after the device            debuggers, and development kits.

has gone into production. Component datasheets provide all of

the  information   needed    to   select    and     use  a    particular

Component, including a functional description, API documen-

tation, example code, and AC/DC specifications.

Application Notes: PSoC application notes discuss a particular

application  of    PSoC  in  depth;  examples        include  creating

standard   and   custom  BLE     profiles.  Application    notes  often

include   example  projects  in  addition   to  the  application    note

document.

Document Number: 002-23053 Rev. **                                                                                              Page 17 of 49
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                                                                                                             Family Datasheet

Electrical Specifications

Absolute Maximum Ratings

Table 5.  Absolute Maximum Ratings[1]

    Spec ID#         Parameter              Description                   Min     Typ           Max       Units                                    Details/

                                                                                                                                                   Conditions

SID1           VDDD_ABS              Analog, digital, or radio supply     –0.5       –             6         V   Absolute max

                                     relative to VSS (VSSD = VSSA)

SID2           VCCD_ABS              Direct digital core voltage input    –0.5       –          1.95         V   Absolute max

                                     relative to VSSD

SID3           VGPIO_ABS             GPIO voltage                         –0.5       –          VDD +0.5     V   Absolute max

SID4           IGPIO_ABS             Maximum current per GPIO             –25        –          25        mA     Absolute max

SID5           IGPIO_injection       GPIO injection current, Max for VIH  –0.5       –          0.5       mA     Absolute max, current

                                     > VDDD, and Min for VIL < VSS                                               injected per pin

BID57          ESD_HBM               Electrostatic discharge human body   2200       –             –         V                                     –

                                     model

BID58          ESD_CDM               Electrostatic discharge charged      500        –             –         V                                     –

                                     device model

BID61          LU                    Pin current for latch-up             –200       –          200       mA                                       –

Device-Level Specifications

All specifications are valid for –40 °C  TA  85 °C and TJ  100 °C,     except  where noted.  Specifications are valid for 1.71 V to 5.5 V,

except where noted.

Table 6.  DC Specifications

Spec      ID#  Parameter                    Description                   Min     Typ           Max       Units                                    Details/

                                                                                                                                                   Conditions

SID6           VDD           Power supply input voltage (VDDA =           1.8     –             5.5       V      With regulator enabled
                             VDDD = VDD)

SID7           VDD           Power supply input voltage unregulated       1.71    1.8           1.89      V      Internally unregulated

                             (VDDA = VDDD = VDD)                                                                 Supply

SID8           VDDR          Radio supply voltage (Radio ON)              1.9     –             5.5       V                                        –

SID8A          VDDR          Radio supply voltage (Radio OFF)             1.71    –             5.5       V                                        –

SID9           VCCD          Digital regulator output voltage (for core   –       1.8           –         V                                        –

                             logic)

SID10          CVCCD         Digital regulator output bypass              1       1.3           1.6       µF     X5R ceramic or better

                             capacitor

Active    Mode, VDD =  1.71  V to 5.5 V                                                                                                            –

SID13          IDD3          Execute from flash; CPU at 3 MHz             –       2.1           –         mA     T = 25 °C,

                                                                                                                 VDD = 3.3 V

SID14          IDD4          Execute from flash; CPU at 3 MHz             –       –             –         mA     T = –40 C to 85 °C

SID15          IDD5          Execute from flash; CPU at 6 MHz             –       2.5           –         mA     T = 25 °C,

                                                                                                                 VDD = 3.3 V

SID16          IDD6          Execute from flash; CPU at 6 MHz             –       –             –         mA     T = –40 °C to 85 °C

SID17          IDD7          Execute from flash; CPU at 12 MHz            –       4             –         mA     T = 25 °C,

                                                                                                                 VDD = 3.3 V

SID18          IDD8          Execute from flash; CPU at 12 MHz            –       –             –         mA     T = –40 °C to 85 °C

Note

1.  Usage above the absolute maximum conditions listed in Table 5 may cause permanent damage to the device. Exposure to absolute maximum conditions for extended
    periods of time may affect device reliability. The maximum storage temperature is 150 °C in compliance with JEDEC Standard JESD22-A103, High Temperature
    Storage Life. When used below absolute maximum conditions but above normal operating conditions, the device may not operate to specification.

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                                                                            PSoC® 4: 4200_BLE

                                                                            Family Datasheet

Table 6.  DC Specifications (continued)

Spec ID#  Parameter                      Description        Min  Typ   Max  Units         Details/

                                                                                   Conditions

SID19     IDD9       Execute from flash; CPU at 24 MHz      –    7.1   –    mA     T = 25 °C,

                                                                                   VDD = 3.3 V

SID20     IDD10      Execute from flash; CPU at 24 MHz      –    –     –    mA     T = –40 °C to 85 °C

SID21     IDD11      Execute from flash; CPU at 48 MHz      –    13.4  –    mA     T = 25 °C,

                                                                                   VDD = 3.3 V

SID22     IDD12      Execute from flash; CPU at 48 MHz      –    –     –    mA     T = –40 °C to 85 °C

Sleep Mode, VDD = 1.8 to 5.5 V

                                                                                   T = 25 °C,

SID23     IDD13      IMO on                                 –    –     –    mA     VDD = 3.3 V, SYSCLK =

                                                                                   3 MHz

Sleep Mode, VDD and VDDR = 1.9 to 5.5 V

                                                                                   T = 25 °C,

SID24     IDD14      ECO on                                 –    –     –    mA     VDD = 3.3 V, SYSCLK =

                                                                                   3 MHz

Deep Sleep Mode, VDD = 1.8 to 3.6 V

SID25     IDD15      WDT with WCO on                        –    1.5   –    µA     T = 25 °C,

                                                                                   VDD = 3.3 V

SID26     IDD16      WDT with WCO on                        –    –     –    µA     T = –40 °C to 85 °C

Deep Sleep Mode, VDD = 3.6 to 5.5 V

SID27     IDD17      WDT with WCO on                        –    –     –    µA     T = 25 °C,

                                                                                   VDD = 5 V

SID28     IDD18      WDT with WCO on                        –    –     –    µA     T = –40 °C to 85 °C

Deep Sleep Mode, VDD = 1.71 to 1.89 V (Regulator Bypassed)

SID29     IDD19      WDT with WCO on                        –    –     –    µA     T = 25 °C

SID30     IDD20      WDT with WCO on                        –    –     –    µA     T = –40 °C to 85 °C

Deep Sleep Mode, VDD = 1.8 to 3.6 V

SID31     IDD21      Opamp on                               –    –     –    µA     T = 25 °C,

                                                                                   VDD = 3.3 V

SID32     IDD22      Opamp on                               –    –     –    µA     T = –40 °C to 85 °C

Deep Sleep Mode, VDD = 3.6 to 5.5 V

SID33     IDD23      Opamp on                               –    –     –    µA     T = 25 °C,

                                                                                   VDD = 5 V

SID34     IDD24      Opamp on                               –    –     –    µA     T = –40 °C to 85 °C

Deep Sleep Mode, VDD = 1.71 to 1.89 V (Regulator Bypassed)

SID35     IDD25      Opamp on                               –    –     –    µA     T = 25 °C

SID36     IDD26      Opamp on                               –    –     –    µA     T = –40 °C to 85 °C

Hibernate Mode, VDD = 1.8 to 3.6 V

SID37     IDD27      GPIO and reset active                  –    150   –    nA     T = 25 °C,

                                                                                   VDD = 3.3V

SID38     IDD28      GPIO and reset active                  –    –     –    nA     T = –40 °C to 85 °C

Hibernate Mode, VDD = 3.6 to 5.5 V

SID39     IDD29      GPIO and reset active                  –    –     –    nA     T = 25 °C,

                                                                                   VDD = 5 V

SID40     IDD30      GPIO and reset active                  –    –     –    nA     T = –40 °C to 85 °C

Hibernate Mode, VDD = 1.71 to 1.89 V (Regulator Bypassed)

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                                                                                      PSoC® 4: 4200_BLE

                                                                                             Family Datasheet

Table 6.  DC Specifications (continued)

Spec ID#       Parameter                 Description           Min     Typ   Max      Units  Details/

                                                                                             Conditions

SID41          IDD31       GPIO and reset active                 –       –        –   nA     T = 25 °C

SID42          IDD32       GPIO and reset active                 –       –        –   nA     T = –40 °C to 85 °C

Stop Mode, VDD = 1.8 to 3.6 V

SID43          IDD33       Stop mode current (VDD)               –       20       –   nA     T = 25 °C,

                                                                                             VDD = 3.3 V

SID44          IDD34       Stop mode current (VDDR)              –       40       –-  nA     T = 25 °C,

                                                                                             VDDR = 3.3 V

SID45          IDD35       Stop mode current (VDD)               –       –        –   nA     T = –40 °C to      85 °C

SID46          IDD36       Stop mode current (VDDR)              –       –        –   nA     T = –40 °C to      85 °C,

                                                                                             VDDR = 1.9 V       to 3.6 V

Stop Mode, VDD = 3.6 to 5.5 V

SID47          IDD37       Stop mode current (VDD)               –       –        –   nA     T = 25 °C,

                                                                                             VDD = 5 V

SID48          IDD38       Stop mode current (VDDR)              –       –        –   nA     T = 25 °C,

                                                                                             VDDR = 5 V

SID49          IDD39       Stop mode current (VDD)               –       –        –   nA     T = –40 °C to      85 °C

SID50          IDD40       Stop mode current (VDDR)              –       –        –   nA     T = –40 °C to      85 °C

Stop Mode, VDD = 1.71 to 1.89 V (Regulator Bypassed)

SID51          IDD41       Stop mode current (VDD)               –       –        –   nA     T = 25 °C

SID52          IDD42       Stop mode current (VDD)               –       –        –   nA     T = –40 °C to 85 °C

Table 7.  AC   Specifications

Spec      ID#  Parameter                 Description        Min     Typ      Max      Units  Details/

                                                                                             Conditions

SID53          FCPU            CPU frequency                DC      –        48       MHz    1.71 V VDD 5.5  V

SID54          TSLEEP          Wakeup from Sleep mode       –       0        –        µs     Guaranteed by

                                                                                             characterization

                                                                                             24-MHz IMO.

SID55          TDEEPSLEEP      Wakeup from Deep Sleep mode  –       –        25       µs     Guaranteed by

                                                                                             characterization.

SID56          THIBERNATE      Wakeup from Hibernate mode   –       –        0.7      ms     Guaranteed by

                                                                                             characterization

SID57          TSTOP           Wakeup from Stop mode        –       –        2.2      ms     Guaranteed by

                                                                                             characterization

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                                                                                                    PSoC® 4: 4200_BLE

                                                                                                           Family Datasheet

GPIO

Table 8.  GPIO DC Specifications

Spec ID#       Parameter                        Description                         Min        Typ  Max        Units          Details/

                                                                                                                            Conditions

SID58     VIH                          Input voltage HIGH threshold                 0.7 × VDD  –    –          V      CMOS input

SID59     VIL                          Input voltage LOW threshold                  –          –    0.3 × VDD  V      CMOS input

SID60     VIH                          LVTTL input, VDD < 2.7 V                     0.7 × VDD  –    -          V                     –

SID61     VIL                          LVTTL input, VDD < 2.7 V                     –          –    0.3× VDD   V                     –

SID62     VIH                          LVTTL input, VDD >= 2.7 V                    2.0        –    -          V                     –

SID63     VIL                          LVTTL input, VDD >= 2.7 V                    –          –    0.8        V                     –

SID64     VOH                          Output voltage HIGH level                    VDD –0.6   –    –          V      Ioh = 4-mA at

                                                                                                                      3.3-V VDD

SID65     VOH                          Output voltage HIGH level                    VDD –0.5   –    –          V      Ioh = 1-mA at

                                                                                                                      1.8-V VDD

SID66     VOL                          Output voltage LOW level                     –          –    0.6        V      Iol = 8-mA at

                                                                                                                      3.3-V VDD

SID67     VOL                          Output voltage LOW level                     –          –    0.6        V      Iol = 4-mA at

                                                                                                                      1.8-V VDD

SID68     VOL                          Output voltage LOW level                     –          –    0.4        V      Iol = 3-mA at

                                                                                                                      3.3-V VDD

SID69     Rpullup                      Pull-up resistor                             3.5        5.6  8.5        kΩ                    –

SID70     Rpulldown                    Pull-down resistor                           3.5        5.6  8.5        kΩ                    –

SID71     IIL                          Input leakage current (absolute value)       –          –    2          nA     25 °C,

                                                                                                                      VDD = 3.3 V

SID72     IIL_CTBM                     Input leakage on CTBm input pins             –          –    4          nA                    –

SID73     CIN                          Input capacitance                            –          –    7          pF                    –

SID74     Vhysttl                      Input hysteresis LVTTL                       25         40              mV     VDD > 2.7 V

SID75     Vhyscmos                     Input hysteresis CMOS                       0.05 × VDD  –    –          mV                    –

SID76     Idiode                       Current through protection diode to          –          –    100        µA                    –

                                       VDD/VSS

SID77     ITOT_GPIO                    Maximum total source or sink chip            –          –    200        mA                    –

                                       current

Table 9.  GPIO AC Specifications

Spec ID#       Parameter                        Description                    Min  Typ        Max  Units                  Details/

                                                                                                                      Conditions

SID78     TRISEF                       Rise time in Fast-Strong mode           2         –     12   ns         3.3-V VDDD,
                                                                                                               CLOAD = 25-pF

SID79     TFALLF                       Fall time in Fast-Strong mode           2         –     12   ns         3.3-V VDDD,
                                                                                                               CLOAD = 25-pF

SID80     TRISES                       Rise time in Slow-Strong mode           10        –     60   –          3.3-V VDDD,
                                                                                                               CLOAD = 25-pF

SID81     TFALLS                       Fall time in Slow-Strong mode           10        –     60   –          3.3-V VDDD,
                                                                                                               CLOAD = 25-pF

SID82     FGPIOUT1                     GPIO Fout; 3.3 V  VDD 5.5 V.         –         –     33   MHz        90/10%, 25-pF load,      60/40

                                       Fast-Strong mode                                                        duty cycle

Note

2.  VIH must not exceed VDDD + 0.2 V.

Document Number: 002-23053 Rev. **                                                                                          Page 21 of 49
                                                                                                         PSoC® 4: 4200_BLE

                                                                                                             Family Datasheet

Table 9.   GPIO AC Specifications  (continued)

Spec ID#        Parameter             Description                    Min       Typ        Max         Units                Details/

                                                                                                                          Conditions

SID83      FGPIOUT2        GPIO Fout; 1.7 VVDD 3.3 V.            –         –          16.7        MHz      90/10%, 25-pF load, 60/40

                           Fast-Strong mode                                                                    duty cycle

SID84      FGPIOUT3        GPIO Fout; 3.3 V VDD 5.5 V.           –         –            7         MHz      90/10%, 25-pF load, 60/40

                           Slow-Strong mode                                                                    duty cycle

SID85      FGPIOUT4        GPIO Fout; 1.7 V VDD 3.3 V.           –         –            3.5       MHz      90/10%, 25-pF load, 60/40

                           Slow-Strong mode                                                                    duty cycle

SID86      FGPIOIN         GPIO input operating frequency;           –         –            48        MHz      90/10% VIO

                           1.71 V VDD 5.5 V

Table 10.  OVT GPIO DC Specifications (P5_0 and P5_1 Only)

Spec ID#        Parameter             Description                       Min       Typ          Max         Units           Details/

                                                                                                                           Conditions

SID71A     IIL             Input leakage current (absolute value),        –         –            10        µA      25 °C,

                           VIH > VDD                                                                               VDD = 0 V, VIH= 3.0 V

SID66A     VOL             Output voltage LOW level                       –         –            0.4       V       IOL = 20-mA, VDD >
                                                                                                                   2.9-V

Table 11.  OVT GPIO AC Specifications (P5_0 and P5_1 Only)

Spec ID#   Parameter                  Description                       Min       Typ            Max         Units         Details/

                                                                                                                           Conditions

                                                                                                                    25-pF load,

SID78A     TRISE_OVFS      Output rise time in Fast-Strong mode           1.5       –            12            ns   10%–90%,

                                                                                                                    VDD=3.3-V

                                                                                                                    25-pF load,

SID79A     TFALL_OVFS      Output fall time in Fast-Strong mode           1.5       –            12            ns   10%–90%,

                                                                                                                    VDD=3.3-V

                                                                                                                    25-pF load,

SID80A     TRISSS          Output rise time in Slow-Strong mode           10        –            60            ns   10%–90%,

                                                                                                                    VDD=3.3-V

                                                                                                                    25-pF load,

SID81A     TFALLSS         Output fall time in Slow-Strong mode           10        –            60            ns   10%–90%,

                                                                                                                    VDD=3.3-V

SID82A     FGPIOUT1        GPIO FOUT; 3.3 V ≤ VDD ≤ 5.5 V                 –         –            24          MHz    90/10%, 25-pF load,

                           Fast-Strong mode                                                                         60/40 duty cycle

SID83A     FGPIOUT2        GPIO FOUT; 1.71 V ≤ VDD ≤ 3.3 V                –         –            16          MHz    90/10%, 25-pF load,

                           Fast-Strong mode                                                                         60/40 duty cycle

XRES

Table 12.  XRES DC Specifications

Spec ID#   Parameter                  Description                         Min       Typ               Max          Units   Details/

                                                                                                                           Conditions

SID87      VIH             Input voltage HIGH threshold              0.7 × VDDD        –              –             V      CMOS input

SID88      VIL             Input voltage LOW threshold                    –            –         0.3 × VDDD         V      CMOS input

SID89      Rpullup         Pull-up resistor                               3.5          5.6            8.5           kΩ               –

SID90      CIN             Input capacitance                              –            3              –             pF               –

SID91      VHYSXRES        Input voltage hysteresis                       –         100               –             mV               –

SID92      IDIODE          Current through protection diode      to       –            –              100           µA               –

                           VDDD/VSS

Document Number: 002-23053 Rev. **                                                                                         Page 22 of 49
                                                                                              PSoC® 4: 4200_BLE

                                                                                                   Family Datasheet

Table 13.  XRES AC Specifications

Spec ID#        Parameter                  Description            Min       Typ      Max      Units           Details/Conditions

SID93           TRESETWIDTH  Reset pulse width                    1         –        –             µs         –

Analog Peripherals

Opamp

Table 14.  Opamp Specifications

Spec ID#   Parameter                       Description               Min       Typ      Max            Units  Details/

                                                                                                              Conditions

IDD (Opamp Block Current. VDD = 1.8 V. No Load)

SID94      IDD_HI            Power = high                              –    1000        1850           µA        –

SID95      IDD_MED           Power = medium                            –       500      950            µA        –

SID96      IDD_LOW           Power = low                               –       250      350            µA        –

GBW (Load = 20 pF, 0.1 mA. VDDA = 2.7 V)

SID97      GBW_HI            Power = high                              6         –        –            MHz       –

SID98      GBW_MED           Power = medium                            4         –        –            MHz       –

SID99      GBW_LO            Power = low                               –         1        –            MHz       –

IOUT_MAX (VDDA  2.7 V, 500 mV From Rail)

SID100     IOUT_MAX_HI       Power = high                              10        –        –            mA        –

SID101     IOUT_MAX_MID      Power = medium                            10        –        –            mA        –

SID102     IOUT_MAX_LO       Power = low                               –         5        –            mA        –

IOUT (VDDA = 1.71 V, 500 mV From Rail)

SID103     IOUT_MAX_HI       Power = high                              4         –        –            mA        –

SID104     IOUT_MAX_MID      Power = medium                            4         –        –            mA        –

SID105     IOUT_MAX_LO       Power = low                               –         2        –            mA        –

SID106     VIN               Charge pump on, VDDA  2.7 V            –0.05       –   VDDA –   0.2      V         –

SID107     VCM               Charge pump on, VDDA  2.7 V            –0.05       –   VDDA –   0.2      V         –

VOUT (VDDA  2.7 V)

SID108     VOUT_1            Power = high, ILOAD=10 mA                 0.5       –   VDDA –   0.5      V         –

SID109     VOUT_2            Power = high, ILOAD=1 mA                  0.2       –   VDDA –   0.2      V         –

SID110     VOUT_3            Power = medium, ILOAD=1 mA                0.2       –   VDDA –   0.2      V         –

SID111     VOUT_4            Power = low, ILOAD=0.1 mA                 0.2       –   VDDA –   0.2      V         –

SID112     VOS_TR            Offset voltage, trimmed                   1       ±0.5       1            mV     High mode

SID113     VOS_TR            Offset voltage, trimmed                   –         ±1       –            mV     Medium mode

SID114     VOS_TR            Offset voltage, trimmed                   –         ±2       –            mV     Low mode

SID115     VOS_DR_TR         Offset voltage drift, trimmed           –10         ±3       10           µV/C   High mode

SID116     VOS_DR_TR         Offset voltage drift, trimmed             –       ±10        –            µV/C   Medium mode

SID117     VOS_DR_TR         Offset voltage drift, trimmed             –       ±10        –            µV/C   Low mode

SID118     CMRR              DC                                        70        80       –            dB     VDDD = 3.6-V

SID119     PSRR              At 1 kHz, 100-mV ripple                   70        85       –            dB     VDDD = 3.6-V

Noise

SID120     VN1               Input referred, 1 Hz–1 GHz, power =       –         94       –            µVrms     –

                             high

SID121     VN2               Input referred, 1-kHz, power = high       –         72       –        nV/rtHz       –

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                                                                                                               Family Datasheet

Table 14.        Opamp Specifications (continued)

Spec ID#              Parameter                                    Description          Min  Typ      Max      Units    Details/

                                                                                                                        Conditions

SID122                VN3                       Input referred, 10-kHz, power = high    –        28   –        nV/rtHz  –

SID123                VN4                       Input referred, 100-kHz, power = high   –        15   –        nV/rtHz  –

SID124                CLOAD                     Stable up to maximum load. Perfor-      –        –    125      pF       –

                                                mance specs at 50 pF

SID125                Slew_rate                 Cload = 50 pF, Power = High,            6        –    –        V/µsec   –

                                                VDDA  2.7 V

SID126                T_op_wake                 From disable to enable, no external RC  –    300      –        µsec     –

                                                dominating

Comp_mode (Comparator Mode; 50-mV Drive, TRISE = TFALL (Approx.)

SID127                TPD1                      Response time; power = high             –    150      –        nsec     –

SID128                TPD2                      Response time; power = medium           –    400      –        nsec     –

SID129                TPD3                      Response time; power = low              –    2000     –        nsec     –

SID130                Vhyst_op                  Hysteresis                              –        10   –        mV       –

Deep Sleep (Deep Sleep mode operation is only guaranteed for VDDA > 2.5                      V)

SID131                GBW_DS                    Gain bandwidth product                  –        50   –        kHz      –

SID132                IDD_DS                    Current                                 –        15   –        µA       –

SID133                Vos_DS                    Offset voltage                          –        5    –        mV       –

SID134                Vos_dr_DS                 Offset voltage drift                    –        20   –        µV/°C    –

SID135                Vout_DS                   Output voltage                          0.2      –    VDD–0.2  V        –

SID136                Vcm_DS                    Common mode voltage                     0.2      –    VDD–1.8  V        –

Table 15.        Comparator DC Specifications[3]

Spec ID#              Parameter                                    Description          Min      Typ  Max      Units    Details/

                                                                                                                        Conditions

SID140                VOFFSET1                  Input offset voltage, Factory trim      –        –    ±10      mV       –

SID141                VOFFSET2                  Input offset voltage, Custom trim       –        –    ±6       mV       –

                                                                                                                        VDDD ≥ 2.6 V for
                                                Input offset voltage, ultra-low-power                                   Temp < 0°C,
SID141A               VOFFSET3                                                          –        ±12  –        mV
                                                mode                                                                    VDDD ≥ 1.8 V for

                                                                                                                        Temp > 0 °C

SID142                VHYST                     Hysteresis when enabled. Common         –        10   35       mV       –

                                                Mode voltage range from 0 to VDD –1

SID143                VICM1                     Input common mode voltage in normal     0        –    VDDD     V        Modes 1 and 2

                                                mode                                                  –0.1

SID144                VICM2                     Input common mode voltage in low power  0        –    VDDD     V        –

                                                mode

                                                Input common mode voltage in ultra low                VDDD              VDDD ≥ 2.6 V for
                                                                                                                        Temp < 0°C,
SID145                VICM3                                                             0        –             V
                                                power mode                                            –1.15             VDDD ≥ 1.8 V for

                                                                                                                        Temp > 0 °C

SID146                CMRR                      Common mode rejection ratio             50       –    –        dB       VDDD ≥ 2.7 V

SID147                CMRR                      Common mode rejection ratio             42       –    –        dB       VDDD ≤ 2.7 V

SID148                ICMP1                     Block current, normal mode              –        –    400      µA       –

SID149                ICMP2                     Block current, low power mode           –        –    100      µA       –

Note

3.  ULP LCOMP operating conditions:
    -  VVDDDDDD  2.6  V-5.5  V  for  datasheet  temp  range  <  0  °C
    -            1.8  V-5.5  V  for  datasheet  temp  range  ≥  0  °C

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                                                                                                              Family Datasheet

Table 15.        Comparator DC       Specifications[3]                 (continued)

Spec ID#              Parameter                                    Description         Min   Typ     Max      Units        Details/

                                                                                                                           Conditions

                                                                                                                          VDDD ≥ 2.6 V for
                                                                                                                           Temp < 0°C,
SID150                ICMP3                     Block current in ultra low-power mode  –        6    –        µA
                                                                                                                          VDDD ≥ 1.8 V for
                                                                                                                           Temp > 0 °C

SID151                ZCMP                      DC input impedance of comparator       35       –    –        MΩ                   –

Table 16.        Comparator AC       Specifications[4]

Spec ID#              Parameter                                        Description     Min      Typ  Max      Units        Details/

                                                                                                                           Conditions

SID152           TRESP1                         Response time, normal mode, 50-mV         –     38        –      ns  50-mV overdrive

                                                overdrive

SID153           TRESP2                         Response time, low power mode, 50-mV      –     70        –      ns  50-mV overdrive

                                                overdrive

                                                                                                                     200-mV overdrive.

                                                Response time, ultra-low-power mode,                                 VDDD ≥ 2.6 V for
SID154           TRESP3                                                                   –     2.3       –      µs  Temp < 0°C,
                                                50-mV overdrive
                                                                                                                     VDDD ≥ 1.8 V for
                                                                                                                     Temp > 0 °C

Temperature Sensor

Table 17.        Temperature Sensor Specifications

Spec ID#              Parameter                                        Description     Min      Typ     Max   Units  Details/Conditions

SID155                TSENSACC                  Temperature sensor accuracy            –5       ±1         5     °C  –40 to +85 °C

SAR ADC

Table 18.        SAR ADC DC Specifications

Spec ID#              Parameter                                    Description         Min   Typ     Max      Units  Details/Conditions

SID156                A_RES                     Resolution                             –     –       12       bits               –

SID157                A_CHNIS_S                 Number of channels - single-ended      –     –       16       –      8 full-speed

SID158                A-CHNKS_D                 Number of channels - differential      –     –       8        –      Diff inputs use

                                                                                                                     neighboring I/O

SID159                A-MONO                    Monotonicity                           –     –       –        –      Yes

SID160                A_GAINERR                 Gain error                             –     –       ±0.1     %      With external

                                                                                                                     reference.

SID161                A_OFFSET                  Input offset voltage                   –     –       2        mV     Measured with 1-V

                                                                                                                     VREF

SID162                A_ISAR                    Current consumption                    –     –       1        mA                 –

SID163                A_VINS                    Input voltage range - single-ended     VSS   –       VDDA     V                  –

SID164                A_VIND                    Input voltage range - differential     VSS   –       VDDA     V                  –

SID165                A_INRES                   Input resistance                       –     –       2.2      kΩ                 –

SID166                A_INCAP                   Input capacitance                      –     –       10       pF                 –

SID312                VREFSAR                   Trimmed internal reference to SAR      –1    –       1        %      Percentage of Vbg

                                                                                                                     (1.024-V)

Note

4.  ULP LCOMP operating conditions:
    -  VVDDDDDD  2.6  V-5.5  V  for  datasheet  temp  range  <  0  °C
    -            1.8  V-5.5  V  for  datasheet  temp  range  ≥  0  °C

Document Number: 002-23053 Rev. **                                                                                         Page 25 of 49
                                                                                         PSoC® 4: 4200_BLE

                                                                                                Family Datasheet

Table 19.  SAR ADC AC Specifications

Spec ID#   Parameter                  Description                 Min    Typ   Max       Units  Details/

                                                                                                Conditions

SID167     A_psrr      Power supply rejection ratio                  70     –     –         dB  Measured at 1-V

                                                                                                reference

SID168     A_cmrr      Common mode rejection ratio                   66     –     –         dB                –

SID169     A_samp      Sample rate                                    –     –     1      Msps

SID313     Fsarintref  SAR operating speed without external           –     –  100       Ksps   12-bit resolution

                       ref. bypass

SID170     A_snr       Signal-to-noise ratio (SNR)                   65     –     –         dB  Fin = 10 kHz

SID171     A_bw        Input bandwidth without aliasing               –     –  A_samp/2  kHz                  –

SID172     A_inl       Integral non linearity. VDD = 1.71 to      –1.7      –     2      LSB    Vref = 1 V to VDD
                       5.5 V, 1 Msps

SID173     A_INL       Integral non linearity. VDDD = 1.71 to     –1.5      –  1.7       LSB    Vref = 1.71 V to VDD
                       3.6 V, 1 Msps

SID174     A_INL       Integral non linearity. VDD = 1.71 to      –1.5      –  1.7       LSB    Vref = 1 V to VDD
                       5.5 V, 500 Ksps

SID175     A_dnl       Differential non linearity. VDD = 1.71 to     –1     –  2.2       LSB    Vref = 1 V to VDD
                       5.5 V, 1 Msps

SID176     A_DNL       Differential non linearity. VDD = 1.71 to     –1     –     2      LSB    Vref = 1.71 V to VDD
                       3.6 V, 1 Msps

SID177     A_DNL       Differential non linearity. VDD = 1.71 to     –1     –  2.2       LSB    Vref = 1 V to VDD
                       5.5 V, 500 Ksps

SID178     A_thd       Total harmonic distortion                      –     –  –65          dB  Fin = 10 kHz

CSD

Table 20.  CSD Block Specifications

Spec ID#   Parameter                 Description                  Min    Typ   Max       Units  Details/

                                                                                                Conditions

SID179     VCSD        Voltage range of operation                 1.71   –     5.5       V                 –

SID180     IDAC1       DNL for 8-bit resolution                   –1     –     1         LSB               –

SID181     IDAC1       INL for 8-bit resolution                   –3     –     3         LSB               –

SID182     IDAC2       DNL for 7-bit resolution                   –1     –     1         LSB               –

SID183     IDAC2       INL for 7-bit resolution                   –3     –     3         LSB               –

                                                                                                Capacitance range of 9 to

SID184     SNR         Ratio of counts of finger to noise         5      –     –         Ratio  35 pF, 0.1 pF sensitivity.

                                                                                                Radio is not operating

                                                                                                during the scan

SID185     IDAC1_CRT1  Output current of IDAC1 (8 bits) in        –      612   –         µA                –

                       High range

SID186     IDAC1_CRT2  Output current of IDAC1 (8 bits) in        –      306   –         µA                –

                       Low range

SID187     IDAC2_CRT1  Output current of IDAC2 (7 bits) in        –      305   –         µA                –

                       High range

SID188     IDAC2_CRT2  Output current of IDAC2 (7 bits) in        –      153   –         µA                –

                       Low range

Document Number: 002-23053 Rev. **                                                                            Page 26 of 49
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Digital Peripherals

Timer

Table 21.  Timer DC Specifications

Spec ID    Parameter                  Description               Min     Typ   Max  Units  Details/Conditions

SID189     ITIM1        Block current consumption at 3 MHz      –       –     50   µA     16-bit timer

SID190     ITIM2        Block current consumption at 12 MHz     –       –     175  µA     16-bit timer

SID191     ITIM3        Block current consumption at 48 MHz     –       –     712  µA     16-bit timer

Table 22.  Timer AC Specifications

Spec ID    Parameter                  Description               Min     Typ   Max  Units  Details/Conditions

SID192     TTIMFREQ     Operating frequency                     FCLK    –     48   MHz                  –

SID193     TCAPWINT     Capture pulse width (internal)       2  × TCLK  –     –    ns                   –

SID194     TCAPWEXT     Capture pulse width (external)       2  × TCLK  –     –    ns                   –

SID195     TTIMRES      Timer resolution                        TCLK    –     –    ns                   –

SID196     TTENWIDINT   Enable pulse width (internal)        2  × TCLK  –     –    ns                   –

SID197     TTENWIDEXT   Enable pulse width (external)        2  × TCLK  –     –    ns                   –

SID198     TTIMRESWINT  Reset pulse width (internal)         2  × TCLK  –     –    ns                   –

SID199     TTIMRESEXT   Reset pulse width (external)         2  × TCLK  –     –    ns                   –

Counter

Table 23.  Counter DC Specifications

Spec ID    Parameter                  Description               Min     Typ   Max  Units  Details/Conditions

SID200     ICTR1        Block current consumption at 3 MHz      –       –     50   µA     16-bit counter

SID201     ICTR2        Block current consumption at 12 MHz     –       –     175  µA     16-bit counter

SID202     ICTR3        Block current consumption at 48 MHz     –       –     712  µA     16-bit counter

Table 24.  Counter AC Specifications

Spec ID    Parameter                  Description               Min     Typ   Max  Units  Details/Conditions

SID203     TCTRFREQ     Operating frequency                     FCLK    –     48   MHz                  –

SID204     TCTRPWINT    Capture pulse width (internal)       2  × TCLK  –     –    ns                   –

SID205     TCTRPWEXT    Capture pulse width (external)       2  × TCLK  –     –    ns                   –

SID206     TCTRES       Counter Resolution                      TCLK    –     –    ns                   –

SID207     TCENWIDINT   Enable pulse width (internal)        2  × TCLK  –     –    ns                   –

SID208     TCENWIDEXT   Enable pulse width (external)        2  × TCLK  –     –    ns                   –

SID209     TCTRRESWINT  Reset pulse width (internal)         2  × TCLK  –     –    ns                   –

SID210     TCTRRESWEXT  Reset pulse width (external)         2  × TCLK  –     –    ns                   –

Pulse Width Modulation (PWM)

Table 25.  PWM DC Specifications

Spec ID    Parameter                  Description               Min     Typ   Max  Units  Details/Conditions

SID211     IPWM1        Block current consumption at 3 MHz         –       –  50   µA     16-bit PWM

SID212     IPWM2        Block current consumption at 12 MHz        –       –  175  µA     16-bit PWM

SID213     IPWM3        Block current consumption at 48 MHz        –       –  741  µA     16-bit PWM

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                                                                                             PSoC® 4: 4200_BLE

                                                                                             Family Datasheet

Table 26.  PWM AC Specifications

Spec    ID        Parameter                 Description                Min     Typ   Max     Units  Details/Conditions

SID214      TPWMFREQ         Operating frequency                       FCLK       –      48  MHz    –

SID215      TPWMPWINT        Pulse width (internal)                 2  × TCLK     –       –  ns     –

SID216      TPWMEXT          Pulse width (external)                 2  × TCLK     –       –  ns     –

SID217      TPWMKILLINT      Kill pulse width (internal)            2  × TCLK     –       –  ns     –

SID218      TPWMKILLEXT      Kill pulse width (external)            2  × TCLK     –       –  ns     –

SID219      TPWMEINT         Enable pulse width (internal)          2  × TCLK     –       –  ns     –

SID220      TPWMENEXT        Enable pulse width (external)          2  × TCLK     –       –  ns     –

SID221      TPWMRESWINT      Reset pulse width (internal)           2  × TCLK     –       –  ns     –

SID222      TPWMRESWEXT      Reset pulse width (external)           2  × TCLK     –       –  ns     –

I2C

Table 27.  Fixed I2C DC Specifications

Spec ID           Parameter                 Description                Min     Typ   Max     Units  Details/Conditions

SID223      II2C1            Block current consumption at 100 kHz      –          –      50  µA     –

SID224      II2C2            Block current consumption at 400 kHz      –          –  155     µA     –

SID225      II2C3            Block current consumption at 1 Mbps       –          –  390     µA     –

SID226      II2C4            I2C enabled in Deep Sleep mode            –          –  1.4     µA     –

Table 28.  Fixed I2C AC Specifications

Spec ID           Parameter                 Description                Min     Typ   Max     Units  Details/Conditions

SID227      FI2C1            Bit rate                                  –          –       1  Mbps   –

LCD Direct Drive

Table 29.  LCD Direct Drive  DC Specifications

Spec ID           Parameter                 Description                Min     Typ   Max     Units  Details/Conditions

SID228      ILCDLOW          Operating current in low-power mode       –       17.5      –   µA     16 × 4 small segment

                                                                                                    display at 50 Hz

SID229      CLCDCAP          LCD capacitance per segment/common        –       500   5000    pF     –

                             driver

SID230      LCDOFFSET        Long-term segment offset                  –       20        –   mV     –

SID231      ILCDOP1          LCD system operating current              –          2      –   mA     32 × 4 segments.

                             VBIAS = 5 V.                                                           50 Hz at 25 °C

SID232      ILCDOP2          LCD system operating current.             –          2      –   mA     32 × 4 segments

                             VBIAS = 3.3 V                                                          50 Hz at 25 °C

Table 30.  LCD Direct Drive  AC Specifications

Spec ID           Parameter                 Description                Min     Typ   Max     Units  Details/Conditions

SID233      FLCD             LCD frame rate                            10      50    150     Hz     –

Table 31.  Fixed UART DC Specifications

Spec ID           Parameter                 Description                Min     Typ   Max     Units  Details/Conditions

SID234      IUART1           Block current consumption at 100 kbps     –       –     55      µA     –

SID235      IUART2           Block current consumption at              –       –     360     µA     –

                             1000 kbps

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                                                                                                       PSoC® 4: 4200_BLE

                                                                                                          Family Datasheet

Table 32.  Fixed UART AC Specifications

Spec ID             Parameter                 Description                      Min     Typ       Max      Units  Details/Conditions

SID236     FUART               Bit rate                                        –       –         1        Mbps             –

SPI Specifications

Table 33.  Fixed SPI DC Specifications

Spec ID    Parameter                          Description                      Min     Typ       Max      Units  Details/Conditions

SID237     ISPI1               Block current  consumption at  1    Mbps        –       –         360      µA               –

SID238     ISPI2               Block current  consumption at  4    Mbps        –       –         560      µA               –

SID239     ISPI3               Block current  consumption at  8    Mbps        –       –         600      µA               –

Table 34.  Fixed SPI AC Specifications

Spec ID    Parameter                          Description                      Min     Typ       Max      Units  Details/Conditions

SID240     FSPI                SPI operating frequency (master; 6X             –       –         8        MHz              –

                               oversampling)

Table 35.  Fixed SPI Master Mode AC Specifications

Spec ID    Parameter                          Description                      Min     Typ       Max   Units     Details/Conditions

SID241     TDMO                MOSI valid after Sclock driving edge            –       –         18       ns               –

SID242     TDSI                MISO valid before Sclock capturing edge.        20      –         –        ns     Full clock, late MISO

                               Full clock, late MISO sampling used                                               sampling

SID243     THMO                Previous MOSI data hold time                    0       –         –        ns     Referred to Slave

                                                                                                                 capturing edge

Table 36.  Fixed SPI Slave     Mode AC Specifications

Spec ID    Parameter                          Description                      Min     Typ       Max      Units  Details/Conditions

SID244     TDMI                MOSI valid before Sclock capturing edge         40      –         –        ns               –

SID245     TDSO                MISO valid after Sclock driving edge            –       –       42 + 3     ns               –

                                                                                            × TCPU

SID246     TDSO_ext            MISO valid after Sclock driving edge in         –       –         53       ns     VDD < 3.0 V

                               external clock mode

SID247     THSO                Previous MISO data hold time                    0       –         –        ns               –

SID248     TSSELSCK            SSEL valid to first SCK valid edge              100     –         –        ns               –

Memory

Table 37.  Flash DC Specifications

Spec ID             Parameter            Description                     Min      Typ       Max        Units     Details/Conditions

SID249     VPE                 Erase and program voltage                 1.71       –       5.5        V                –

SID309     TWS48               Number of Wait states at                  2          –       –                    CPU execution from

                               32–48 MHz                                                                         flash

SID310     TWS32               Number of Wait states at                  1          –       –                    CPU execution from

                               16–32 MHz                                                                         flash

SID311     TWS16               Number of Wait states for                 0          –       –                    CPU execution from

                               0–16 MHz                                                                          flash

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                                                                                                   PSoC® 4: 4200_BLE

                                                                                                            Family Datasheet

Table 38.    Flash AC Specifications

Spec ID      Parameter                     Description                     Min    Typ      Max     Units       Details/Conditions

                                                                                                            Row (block) = 128 bytes

SID250       TROWWRITE[5]      Row (block) write time (erase and           –           –      20      ms    for 128 KB flash devices

                               program)                                                                     Row (block) = 256 bytes

                                                                                                            for 256 KB flash devices

SID251       TROWERASE[5]      Row erase time                              –           –      13      ms            –

SID252       TROWPROGRAM[5]    Row program time after erase                –           –      7       ms            –

SID253       TBULKERASE[5]     Bulk erase time (256 KB)                    –           –      35      ms            –

SID254       TDEVPROG[5]       Total device program time                   –           –      50   seconds  256 KB

SID254A                                                                    –           –      25            128 KB

SID255       FEND              Flash endurance                             100 K       –      –    cycles           –

SID256       FRET              Flash retention. TA  55 °C, 100 K          20          –      –    years            –
                               P/E cycles

SID257       FRET2             Flash retention. TA  85 °C, 10 K           10          –      –    years            –
                               P/E cycles

System Resources

Power-on-Reset (POR)

Table 39.    POR DC Specifications

Spec ID      Parameter                     Description                     Min    Typ      Max     Units       Details/Conditions

SID258       VRISEIPOR         Rising trip voltage                         0.80         –  1.45         V           –

SID259       VFALLIPOR         Falling trip voltage                        0.75         –  1.40         V           –

SID260       VIPORHYST         Hysteresis                                  15           –     200     mV            –

Table 40.    POR AC Specifications

    Spec ID  Parameter                     Description                     Min    Typ      Max     Units       Details/Conditions

SID264       TPPOR_TR          PPOR response time in Active                –           –        1       µs          –

                               and Sleep modes

Table 41.    Brown-Out Detect

Spec ID#     Parameter                                        Description         Min      Typ     Max      Units   Details/

                                                                                                                    Conditions

SID261       VFALLPPOR         BOD trip voltage in Active and Sleep               1.64     –       –        V          –

                               modes

SID262       VFALLDPSLP        BOD trip voltage in Deep Sleep mode                1.4      –       –        V          –

Table 42.    Hibernate Reset

Spec ID#     Parameter                                        Description         Min      Typ     Max      Units   Details/

                                                                                                                    Conditions

SID263       VHBRTRIP          BOD trip voltage in Hibernate mode                 1.1      –       –        V          –

Note

5.  It can take as much as 20 milliseconds to write to flash. During this time, the device should not be reset, or flash operations will be interrupted and cannot be relied
    on to have completed. Reset sources include the XRES pin, software resets, CPU lockup states and privilege violations, improper power supply levels, and watchdogs.
    Make certain that these are not inadvertently activated.

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                                                                                            PSoC® 4: 4200_BLE

                                                                                            Family Datasheet

Voltage Monitors

Table 43.  Voltage Monitor   DC Specifications

Spec ID        Parameter                 Description              Min        Typ   Max      Units  Details/Conditions

SID265     VLVI1             LVI_A/D_SEL[3:0] = 0000b             1.71       1.75  1.79     V      –

SID266     VLVI2             LVI_A/D_SEL[3:0] = 0001b             1.76       1.80  1.85     V      –

SID267     VLVI3             LVI_A/D_SEL[3:0] = 0010b             1.85       1.90  1.95     V      –

SID268     VLVI4             LVI_A/D_SEL[3:0] = 0011b             1.95       2.00  2.05     V      –

SID269     VLVI5             LVI_A/D_SEL[3:0] = 0100b             2.05       2.10  2.15     V      –

SID270     VLVI6             LVI_A/D_SEL[3:0] = 0101b             2.15       2.20  2.26     V      –

SID271     VLVI7             LVI_A/D_SEL[3:0] = 0110b             2.24       2.30  2.36     V      –

SID272     VLVI8             LVI_A/D_SEL[3:0] = 0111b             2.34       2.40  2.46     V      –

SID273     VLVI9             LVI_A/D_SEL[3:0] = 1000b             2.44       2.50  2.56     V      –

SID274     VLVI10            LVI_A/D_SEL[3:0] = 1001b             2.54       2.60  2.67     V      –

SID2705    VLVI11            LVI_A/D_SEL[3:0] = 1010b             2.63       2.70  2.77     V      –

SID276     VLVI12            LVI_A/D_SEL[3:0] = 1011b             2.73       2.80  2.87     V      –

SID277     VLVI13            LVI_A/D_SEL[3:0] = 1100b             2.83       2.90  2.97     V      –

SID278     VLVI14            LVI_A/D_SEL[3:0] = 1101b             2.93       3.00  3.08     V      –

SID279     VLVI15            LVI_A/D_SEL[3:0] = 1110b             3.12       3.20  3.28     V      –

SID280     VLVI16            LVI_A/D_SEL[3:0] = 1111b             4.39       4.50  4.61     V      –

SID281     LVI_IDD           Block current                        –          –     100      µA     –

Table 44.  Voltage Monitor AC Specifications

Spec ID        Parameter                 Description              Min        Typ   Max      Units  Details/Conditions

SID282     TMONTRIP          Voltage monitor trip time            –          –     1        µs     –

SWD Interface

Table 45.  SWD Interface Specifications

Spec ID        Parameter                 Description              Min        Typ   Max      Units  Details/Conditions

SID283     F_SWDCLK1         3.3 V  VDD  5.5 V                  –          –     14       MHz    SWDCLK ≤ 1/3 CPU

                                                                                                   clock frequency

SID284     F_SWDCLK2         1.71 V  VDD  3.3 V                 –          –     7        MHz    SWDCLK ≤ 1/3 CPU

                                                                                                   clock frequency

SID285     T_SWDI_SETUP      T = 1/f SWDCLK                       0.25 ×  T  –     –        ns     –

SID286     T_SWDI_HOLD       T = 1/f SWDCLK                       0.25 ×  T  –     –        ns     –

SID287     T_SWDO_VALID      T = 1/f SWDCLK                       –          –     0.5 × T  ns     –

SID288     T_SWDO_HOLD       T = 1/f SWDCLK                       1          –     –        ns     –

Internal Main Oscillator

Table 46.  IMO DC Specifications

Spec ID           Parameter                 Description           Min        Typ   Max      Units  Details/Conditions

SID289     IIMO1             IMO    operating current at  48 MHz     –       –     1000     µA     –

SID290     IIMO2             IMO    operating current at  24 MHz     –       –     325      µA     –

SID291     IIMO3             IMO    operating current at  12 MHz     –       –     225      µA     –

SID292     IIMO4             IMO    operating current at  6 MHz      –       –     180      µA     –

SID293     IIMO5             IMO    operating current at  3 MHz      –       –     150      µA     –

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                                                                                                        PSoC® 4: 4200_BLE

                                                                                                        Family Datasheet

Table 47.  IMO AC Specifications

Spec ID    Parameter                        Description                    Min       Typ       Max      Units  Details/Conditions

SID296     FIMOTOL3            Frequency variation from 3   to             –         –         ±2       %      With API-called

                               48 MHz                                                                          calibration

SID297     FIMOTOL3            IMO startup time                            –         –         12       µs                  –

Internal Low-Speed Oscillator

Table 48.  ILO DC Specifications

Spec ID    Parameter                        Description                    Min       Typ       Max      Units  Details/Conditions

SID298     IILO2               ILO operating current at 32  kHz            –         0.3       1.05     µA                  –

Table 49.  ILO AC Specifications

Spec ID    Parameter                        Description                    Min       Typ       Max      Units  Details/Conditions

SID299     TSTARTILO1          ILO startup time                            –         –         2        ms                  –

SID300     FILOTRIM1           32-kHz trimmed frequency                    15        32        50       kHz                 –

Table 50.  External Clock Specifications

Spec ID    Parameter                        Description                    Min       Typ       Max      Units  Details/Conditions

SID301     ExtClkFreq          External clock input frequency              0            –      48       MHz    CMOS input level only

SID302     ExtClkDuty          Duty cycle; Measured at VDD/2               45           –      55       %      CMOS input level only

Table 51.  UDB AC Specifications

Spec ID           Parameter                   Description                       Min      Typ      Max   Units  Details/Conditions

Data Path performance

SID303     FMAX-TIMER             Max frequency of 16-bit timer in a            –          –       48   MHz                 –

                                  UDB pair

SID304     FMAX-ADDER             Max frequency of 16-bit adder in a            –          –       48   MHz                 –

                                  UDB pair

SID305     FMAX_CRC               Max frequency of 16-bit CRC/PRS in            –          –       48   MHz                 –

                                  a UDB pair

PLD Performance in UDB

SID306     FMAX_PLD               Max frequency of 2-pass PLD function          –          –       48   MHz                 –

                                  in a UDB pair

Clock to Output Performance

SID307     TCLK_OUT_UDB1          Prop. delay for clock in to data out at       –          15        –  ns                  –

                                  25 °C, Typical

SID308     TCLK_OUT_UDB2          Prop. delay for clock in to data out,         –          25        –  ns                  –

                                  Worst case

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                                                                                 PSoC® 4: 4200_BLE

                                                                                     Family Datasheet

Table 52.  BLE Subsystem

Spec ID#        Parameter                Description              Min  Typ  Max  Units  Details/

                                                                                        Conditions

RF Receiver Specification

SID340                     RX sensitivity with idle transmitter   –    –89  –    dBm                –

SID340A    RXS, IDLE       RX sensitivity with idle transmitter   –    –91  –    dBm    Guaranteed by design

                           excluding Balun loss                                         simulation

SID341     RXS, DIRTY      RX sensitivity with dirty transmitter  –    –87  –70  dBm    RF-PHY Specification

                                                                                        (RCV-LE/CA/01/C)

SID342     RXS, HIGHGAIN   RX sensitivity in high-gain mode with  –    –91  –    dBm                –

                           idle transmitter

SID343     PRXMAX          Maximum input power                    –10  –1   –    dBm    RF-PHY Specification

                                                                                        (RCV-LE/CA/06/C)

                           Co-channel interference,                                     RF-PHY Specification

SID344     CI1             Wanted signal at –67 dBm and Inter-    –    9    21   dB     (RCV-LE/CA/03/C)

                           ferer at FRX

                           Adjacent channel interference                                RF-PHY Specification

SID345     CI2             Wanted signal at –67 dBm and Inter-    –    3    15   dB     (RCV-LE/CA/03/C)

                           ferer at FRX ±1 MHz

                           Adjacent channel interference                                RF-PHY Specification

SID346     CI3             Wanted signal at –67 dBm and Inter-    –    –29  –    dB     (RCV-LE/CA/03/C)

                           ferer at FRX ±2 MHz

                           Adjacent channel interference                                RF-PHY Specification

SID347     CI4             Wanted signal at –67 dBm and Inter-    –    –39  –    dB     (RCV-LE/CA/03/C)

                           ferer at ≥FRX ±3 MHz

                           Adjacent channel interference                                RF-PHY Specification

SID348     CI5             Wanted Signal at –67 dBm and Inter-    –    –20  –    dB     (RCV-LE/CA/03/C)

                           ferer at Image frequency (FIMAGE)

                           Adjacent channel interference

SID349     CI6             Wanted signal at –67 dBm and Inter-    –    –30  –    dB     RF-PHY Specification

                           ferer at Image frequency (FIMAGE ±                           (RCV-LE/CA/03/C)

                           1 MHz)

                           Out-of-band blocking,                                        RF-PHY Specification

SID350     OBB1            Wanted signal at –67 dBm and Inter-    –30  –27  –    dBm    (RCV-LE/CA/04/C)

                           ferer at F = 30–2000 MHz

                           Out-of-band blocking,                                        RF-PHY Specification

SID351     OBB2            Wanted signal at –67 dBm and Inter-    –35  –27  –    dBm    (RCV-LE/CA/04/C)

                           ferer at F = 2003–2399 MHz

                           Out-of-band blocking,                                        RF-PHY Specification

SID352     OBB3            Wanted signal at –67 dBm and Inter-    –35  –27  –    dBm    (RCV-LE/CA/04/C)

                           ferer at F = 2484–2997 MHz

                           Out-of-band blocking,                                        RF-PHY Specification

SID353     OBB4            Wanted signal a –67 dBm and Inter-     –30  –27  –    dBm    (RCV-LE/CA/04/C)

                           ferer at F = 3000–12750 MHz

                           Intermodulation performance

SID354     IMD             Wanted signal at –64 dBm and 1-Mbps    –50  –    –    dBm    RF-PHY Specification

                           BLE, third, fourth, and fifth offset                         (RCV-LE/CA/05/C)

                           channel

                           Receiver spurious emission                                   100-kHz measurement

SID355     RXSE1           30 MHz to 1.0 GHz                      –    –    –57  dBm    bandwidth

                                                                                        ETSI EN300 328 V1.8.1

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                                                                                         PSoC® 4: 4200_BLE

                                                                                             Family Datasheet

Table 52.  BLE Subsystem (continued)

Spec ID#       Parameter                   Description                Min   Typ   Max    Units  Details/

                                                                                                Conditions

                               Receiver spurious emission                                       1-MHz measurement

SID356     RXSE2               1.0 GHz to 12.75 GHz                   –     –     –47    dBm    bandwidth

                                                                                                ETSI EN300 328 V1.8.1

RF Transmitter Specifications

SID357     TXP, ACC            RF power accuracy                      –     ±1    –      dB                 –

SID358     TXP, RANGE          RF power control range                 –     20    –      dB                 –

SID359     TXP, 0dBm           Output power, 0-dB Gain setting (PA7)  –     0     –      dBm                –

SID360     TXP, MAX            Output power, maximum power setting    –     3     –      dBm                –

                               (PA10)

SID361     TXP, MIN            Output power, minimum power setting    –     –18   –      dBm                –

                               (PA1)

SID362     F2AVG               Average frequency deviation for        185   –     –      kHz    RF-PHY Specification

                               10101010 pattern                                                 (TRM-LE/CA/05/C)

SID363     F1AVG               Average frequency deviation for        225   250   275    kHz    RF-PHY Specification

                               11110000 pattern                                                 (TRM-LE/CA/05/C)

SID364     EO                  Eye opening = ∆F2AVG/∆F1AVG            0.8   –     –             RF-PHY Specification

                                                                                                (TRM-LE/CA/05/C)

SID365     FTX, ACC            Frequency accuracy                     –150  –     150    kHz    RF-PHY Specification

                                                                                                (TRM-LE/CA/06/C)

SID366     FTX, MAXDR          Maximum frequency drift                –50   –     50     kHz    RF-PHY Specification

                                                                                                (TRM-LE/CA/06/C)

SID367     FTX, INITDR         Initial frequency drift                –20   –     20     kHz    RF-PHY Specification

                                                                                                (TRM-LE/CA/06/C)

SID368     FTX, DR             Maximum drift rate                     –20   –     20     kHz/   RF-PHY Specification

                                                                                         50 µs  (TRM-LE/CA/06/C)

SID369     IBSE1               In-band spurious emission at 2-MHz     –     –     –20    dBm    RF-PHY Specification

                               offset                                                           (TRM-LE/CA/03/C)

SID370     IBSE2               In-band spurious emission at ≥3-MHz    –     –     -30    dBm    RF-PHY Specification

                               offset                                                           (TRM-LE/CA/03/C)

SID371     TXSE1               Transmitter spurious emissions         –     –     -55.5  dBm    FCC-15.247

                               (average), <1.0 GHz

SID372     TXSE2               Transmitter spurious emissions         –     –     -41.5  dBm    FCC-15.247

                               (average), >1.0 GHz

RF Current Specifications

SID373     IRX                 Receive current in normal mode         –     18.7  –      mA                 –

SID373A    IRX_RF              Radio receive current in normal mode   –     16.4  –      mA     Measured at VDDR

SID374     IRX, HIGHGAIN       Receive current in high-gain mode      –     21.5  –      mA                 –

SID375     ITX, 3dBm           TX current at 3-dBm setting (PA10)     –     20    –      mA                 –

SID376     ITX, 0dBm           TX current at 0-dBm setting (PA7)      –     16.5  –      mA                 –

SID376A    ITX_RF, 0dBm        Radio TX current at 0 dBm setting      –     15.6  –      mA     Measured at VDDR

                               (PA7)

SID376B    ITX_RF, 0dBm        Radio TX current at 0 dBm excluding    –     14.2  –      mA     Guaranteed by design

                               Balun loss                                                       simulation

SID377     ITX,-3dBm           TX current at –3-dBm setting (PA4)     –     15.5  –      mA                 –

Document Number: 002-23053 Rev. **                                                                          Page 34 of 49
                                                                                      PSoC® 4: 4200_BLE

                                                                                          Family Datasheet

Table 52.  BLE Subsystem (continued)

Spec ID#       Parameter                    Description             Min   Typ   Max   Units  Details/

                                                                                             Conditions

SID378     ITX,-6dBm           TX current at –6-dBm setting (PA3)   –     14.5  –     mA                –

SID379     ITX,-12dBm          TX current at –12-dBm setting (PA2)  –     13.2  –     mA                –

SID380     ITX,-18dBm          TX current at –18-dBm setting (PA1)  –     12.5  –     mA                –

                               Average current at 1-second BLE                               TXP: 0 dBm; ±20-ppm

SID380A    Iavg_1sec, 0dBm     connection interval                  –     17.1  –     µA     master and slave clock

                                                                                             accuracy.

                               Average current at 4-second BLE                               TXP: 0 dBm; ±20-ppm

SID380B    Iavg_4sec, 0dBm     connection interval                  –     6.1   –     µA     master and slave clock

                                                                                             accuracy.

General RF Specifications

SID381     FREQ                RF operating frequency               2400  –     2482  MHz               –

SID382     CHBW                Channel spacing                      –     2     –     MHz               –

SID383     DR                  On-air data rate                     –     1000  –     kbps              –

SID384     IDLE2TX             BLE.IDLE to BLE. TX transition time  –     120   140   µs                –

SID385     IDLE2RX             BLE.IDLE to BLE. RX transition time  –     75    120   µs                –

RSSI Specifications

SID386     RSSI, ACC           RSSI accuracy                        –     ±5    –     dB                –

SID387     RSSI, RES           RSSI resolution                      –     1     –     dB                –

SID388     RSSI, PER           RSSI sample period                   –     6     –     µs                –

Table 53.  ECO Specifications

Spec ID#       Parameter                    Description             Min   Typ   Max   Units  Details/

                                                                                             Conditions

SID389     FECO                Crystal frequency                    –     24    –     MHz               –

SID390     FTOL                Frequency tolerance                  –50   –     50    ppm               –

SID391     ESR                 Equivalent series resistance         –     –     60    Ω                 –

SID392     PD                  Drive level                          –     –     100   µW                –

SID393     TSTART1             Startup time (Fast Charge on)        –     –     850   µs                –

SID394     TSTART2             Startup time (Fast Charge off)       –     –     3     ms                –

SID395     CL                  Load capacitance                     –     8     –     pF                –

SID396     C0                  Shunt capacitance                    –     1.1   –     pF                –

SID397     IECO                Operating current                    –     1400  –     µA                –

Document Number: 002-23053 Rev. **                                                                      Page 35 of 49
                                                                                 PSoC® 4:  4200_BLE

                                                                                 Family    Datasheet

Table 54.  WCO Specifications

Spec ID#       Parameter                    Description       Min  Typ     Max   Units     Details/

                                                                                           Conditions

SID398     FWCO                Crystal frequency              –    32.768  –     kHz       –

SID399     FTOL                Frequency tolerance            –    50      –     ppm       –

SID400     ESR                 Equivalent series resistance   –    50      –     kΩ        –

SID401     PD                  Drive level                    –    –       1     µW        –

SID402     TSTART              Startup time                   –    –       500   ms        –

SID403     CL                  Crystal load capacitance       6    –       12.5  pF        –

SID404     C0                  Crystal shunt capacitance      –    1.35    –     pF        –

SID405     IWCO1               Operating current (High-Power  –    –       8     µA        –

                               mode)

SID406     IWCO2               Operating current (Low-Power   –    –       2.6   µA        –

                               mode)

Document Number: 002-23053 Rev. **                                                         Page 36 of 49
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                                                                                                                                                                                                            Family            Datasheet

Ordering Information

The PSoC 4200_BL part numbers and features are listed in Table 55.

Table 55.       PSoC 4200_BL Part Numbers

Product Family  MPN                Max CPU Speed (MHz)  BLE subsystem  Flash (KB)  SRAM (KB)  UDB  Opamp  CapSense  TMG (Gestures)  Direct LCD Drive     12-bit SAR ADC  DMA  LP Comparators  TCPWM Blocks  SCB Blocks  GPIO  Package  Temperature Range

                CY8C4247LQI-BL473  48                   4.1            128         16         4    4      –         –               –                 1  Msps            –    2               4             2           36    QFN      85 °C

                CY8C4247FNI-BL473  48                   4.1            128         16         4    4      –         –               –                 1  Msps            –    2               4             2           36    CSP      85 °C

                CY8C4247LQI-BL453  48                   4.1            128         16         4    4      1         –               –                 1  Msps            –    2               4             2           36    QFN      85 °C

                CY8C4247LQI-BL463  48                   4.1            128         16         4    4      –         –               1                 1  Msps            –    2               4             2           36    QFN      85 °C

                CY8C4247LQI-BL483  48                   4.1            128         16         4    4      1         –               1                 1  Msps            –    2               4             2           36    QFN      85 °C

                CY8C4247LQI-BL493  48                   4.1            128         16         4    4      1         1               1                 1  Msps            –    2               4             2           36    QFN      85 °C

                CY8C4247FNI-BL483  48                   4.1            128         16         4    4      1         –               1                 1  Msps            –    2               4             2           36    68-CSP   85 °C

                CY8C4247FNI-BL493  48                   4.1            128         16         4    4      1         1               1                 1  Msps            –    2               4             2           36    68-CSP   85 °C

                CY8C4247FNQ-BL483  48                   4.1            128         16         4    4      1         –               1                 1  Msps            –    2               4             2           36    68-CSP   105 °C

                CY8C4247LQQ-BL483  48                   4.1            128         16         4    4      1         –               1                 1  Msps            –    2               4             2           36    QFN      105 °C

                CY8C4247FLI-BL493  48                   4.1            128         16         4    4      1         1               1                 1  Msps            –    2               4             2           36    Thin     85 °C

                                                                                                                                                                                                                              68-CSP

                CY8C4248LQI-BL473  48                   4.1            256         32         4    4      –         –               –                 1  Msps            1    2               4             2           36    QFN      85 °C

                CY8C4248LQI-BL453  48                   4.1            256         32         4    4      1         –               –                 1  Msps            1    2               4             2           36    QFN      85 °C

PSoC 4200_BL    CY8C4248LQI-BL483  48                   4.1            256         32         4    4      1         –               1                 1  Msps            1    2               4             2           36    QFN      85 °C

                CY8C4248FNI-BL483  48                   4.1            256         32         4    4      1         –               1                 1  Msps            1    2               4             2           36    76-CSP   85 °C

                CY8C4248FLI-BL483  48                   4.1            256         32         4    4      1         –               1                 1  Msps            1    2               4             2           36    Thin     85 °C

                                                                                                                                                                                                                              76-CSP

                CY8C4248LQI-BL543  48                   4.2            256         32         –    2      –         –               –                 1  Msps            1    –               4             2           36    QFN      85  °C

                CY8C4248FNI-BL543  48                   4.2            256         32         –    2      –         –               –                 1  Msps            1    –               4             2           36    76-CSP   85  °C

                CY8C4248LQI-BL573  48                   4.2            256         32         4    4      –         –               –                 1  Msps            1    2               4             2           36    QFN      85  °C

                CY8C4248FNI-BL573  48                   4.2            256         32         4    4      –         –               –                 1  Msps            1    2               4             2           36    76-CSP   85  °C

                CY8C4248LQI-BL553  48                   4.2            256         32         4    4      1         –               –                 1  Msps            1    2               4             2           36    QFN      85  °C

                CY8C4248FNI-BL553  48                   4.2            256         32         4    4      1         –               –                 1  Msps            1    2               4             2           36    76-CSP   85  °C

                CY8C4248LQI-BL563  48                   4.2            256         32         4    4      –         –               1                 1  Msps            1    2               4             2           36    QFN      85  °C

                CY8C4248FNI-BL563  48                   4.2            256         32         4    4      –         –               1                 1  Msps            1    2               4             2           36    76-CSP   85  °C

                CY8C4248LQI-BL583  48                   4.2            256         32         4    4      1         –               1                 1  Msps            1    2               4             2           36    QFN      85  °C

                CY8C4248FNI-BL583  48                   4.2            256         32         4    4      1         –               1                 1  Msps            1    2               4             2           36    76-CSP   85  °C

                CY8C4248FLI-BL583  48                   4.2            256         32         4    4      1         –               1                 1  Msps            1    2               4             2           36    Thin     85  °C

                                                                                                                                                                                                                              76-CSP

                CY8C4248LQQ-BL583  48                   4.2            256         32         4    4      1         –               1                 1  Msps            1    2               4             2           36    QFN      105 °C

                CY8C4248FNQ-BL583  48                   4.2            256         32         4    4      1         –               1                 1  Msps            1    2               4             2           36    76-CSP   105 °C

                CY8C4248LQI-BL593  48                   4.2            256         32         4    4      1         1               1                 1  Msps            1    2               4             2           36    QFN      85 °C

                CY8C4248FNI-BL593  48                   4.2            256         32         4    4      1         1               1                 1  Msps            1    2               4             2           36    76-CSP   85 °C

Document Number: 002-23053 Rev. **                                                                                                                                                                                            Page     37 of 49
                                                                                                 PSoC® 4: 4200_BLE

                                                                                                       Family Datasheet

PSoC 4 devices follow the part numbering convention described in the following table. All fields are single-character alphanumeric (0,

1, 2, …, 9, A,B, …, Z) unless stated otherwise.

Ordering Code Definitions

Example                                                                   CY8C  4       A  B  C  D  E  F  -    BLXYZ

CY8 C                                                    Cypress Prefix

4:  PSoC 4                                                  Architecture

2 : 4200 Family                               Family within Architecture

4 : 48 MHz                                                  Speed Grade

8 : 256 KB                                               Flash Capacity

LQ : QFN                                                  Package Code

I:  Industrial                                        Temperature Range

BLXYZ: Attributes                                     Attributes Code

The Field Values are listed in the following  table:

    Field          Description                        Values                                  Meaning

    CY8C        Cypress Prefix

    4           Architecture                          4       PSoC 4

    A           Family within architecture            2       4200-BLE Family

    B           CPU Speed                             4       48 MHz

    C           Flash Capacity                        8, 7    256, 128 KB respectively

                                                      FN      WLCSP

    DE          Package Code                          LQ      QFN

                                                      FL      Thin CSP

    F           Temperature Range                     I       Industrial

                                                 BL400-BL499                    Bluetooth     4.1   compliant

BLXYZ           Attributes Code

                                                 BL500-BL599                    Bluetooth     4.2   compliant

Document Number: 002-23053 Rev. **                                                                                    Page 38 of 49
                                                                                 PSoC® 4: 4200_BLE

                                                                                      Family Datasheet

Packaging

Table 56.  Package Characteristics

    Parameter                Description                Conditions          Min       Typ    Max         Units

TA             Operating ambient temperature                    –           –40       25.00  105         °C

TJ             Operating junction temperature                   –           –40       –      125         °C

TJA            Package  JA  (56-pin QFN)                       –           –         16.9         –     °C/watt

TJC            Package  JC    (56-pin QFN)                     –           –         9.7          –     °C/watt

TJA            Package  JA  (76-ball WLCSP)                    –           –         20.1         –     °C/watt

TJC            Package  JC    (76-ball WLCSP)                  –           –         0.19         –     °C/watt

TJA            Package  JA  (76-ball Thin WLCSP)               –           –         20.9         –     °C/watt

TJC            Package  JC  (76-ball Thin WLCSP)               –           –         0.17         –     °C/watt

TJA            Package  JA  (68-ball WLCSP)                                –         16.6         –     °C/watt

TJC            Package  JC    (68-ball WLCSP)                              –         0.19         –     °C/watt

TJA            Package  JA  (68-ball Thin WLCSP)                           –         16.6         –     °C/watt

TJC            Package  JC  (68-ball Thin WLCSP)                           –         0.19         –     °C/watt

Table 57.  Solder Reflow Peak Temperature

               Package                                  Maximum Peak        Maximum Time at Peak Temperature

                                                        Temperature

               All packages                             260 °C                        30 seconds

Table 58.  Package Moisture Sensitivity Level   (MSL),  IPC/JEDEC J-STD-2

                             Package                                             MSL

                        56-pin QFN                                             MSL 3

               All WLCSP packages                                              MSL 1

Table 59.  Package Details

               Spec ID                                  Package                       Description

           001-58740 Rev. *C                            56-pin QFN             7.0 mm × 7.0 mm × 0.6 mm

           001-96603 Rev. *A                            76-ball WLCSP       4.04 mm × 3.87 mm × 0.55 mm

           002-10658, Rev. **                           76-ball thin WLCSP  4.04 mm × 3.87 mm × 0.4 mm

           001-92343 Rev. *A                            68-ball WLCSP       3.52 mm × 3.91 mm × 0.55 mm

           001-99408 Rev **                        68-ball Thin WLCSP          52 mm × 3.91 mm × 0.4 mm

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                                                                                PSoC® 4: 4200_BLE

                                                                                Family Datasheet

                                          Figure 8.  56-Pin QFN 7 × 7 × 0.6 mm

        TOP VIEW                                     SIDE VIEW                  BOTTOM VIEW

NOTES:

1.  HATCH AREA IS SOLDERABLE EXPOSED PAD

2. BASED ON REF JEDEC # MO-248

3. ALL DIMENSIONS ARE IN MILLIMETERS                                                         001-58740 *C

The center pad on the QFN package should be connected to ground (VSS) for best mechanical, thermal, and electrical performance.

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                                                                                                    PSoC® 4: 4200_BLE

                                                                                                    Family Datasheet

WLCSP Compatibility

The PSoC 4XXX_BLE family has products with 128 KB (16KB SRAM) and 256 KB (32KB SRAM) Flash. Package pin-outs and sizes

are identical for the 56-pin QFN package but are different in one dimension for the 68-ball WLCSP.

The 256KB Flash product has an extra column of balls which are required for mechanical integrity purposes in the Chip-Scale package.

With consideration for this difference, the land pattern on the PCB may be designed such that either product may be used with no

change to the PCB design.

Figure 9 shows the 128KB and 256 KB Flash CSP packages.

                                    Figure 9.  128KB and 256 KB Flash CSP Packages

                           128K BLE                      256K BLE

                           CONNECTED PADS

                           NC PADS

                           PACKAGE CENTER

                           PACK BOUNDARY

                           FIDUCIAL FOR128K

                           FIDUCIAL FOR256K

The rightmost column of (all NC, No Connect) balls in the 256K BLE WLCSP is for mechanical integrity purposes. The package is

thus wider (3.2 mm versus 2.8 mm). All other dimensions are identical. Cypress will provide layout symbols for PCB layout.

The scheme in Figure 9 is implemented to design the PCB for the 256K BLE package with the appropriate space requirements thus

allowing use of either package at a later time without redesigning the Printed Circuit Board.

Document Number: 002-23053 Rev. **                                                                                          Page 41 of 49
                                                                                  PSoC® 4: 4200_BLE

                                                                                        Family Datasheet

                                       Figure 10.  68-Ball WLCSP Package Outline

                                                                                                 001-92343  *A

                                           Figure  11.   68-Ball Thin  WLCSP

                 TOP VIEW                                SIDE VIEW                      BOTTOM   VIEW

           1  2  3  4  5  6  7      8                                             8  7  6  5  4  3  2  1

        A                                                                                                   A

        B                                                                                                   B

        C                                                                                                   C

        D                                                                                                   D

        E                                                                                                   E

        F                                                                                                   F

        G                                                                                                   G

        H                                                                                                   H

        J                                                                                                   J

NOTES:

1. REFERENCE JEDEC PUBLICATION 95, DESIGN  GUIDE   4.18                                                001-99408 **

2. ALL DIMENSIONS ARE IN MILLIMETERS

Document Number: 002-23053 Rev. **                                                                        Page 42    of  49
                                                                                                                                                      PSoC® 4: 4200_BLE

                                                                                                                                                               Family Datasheet

                                                 Figure 12.              76-Ball          WLCSP        Package Outline

                           PIN #1  MARK

                           7                                                         B

                                             1   2     3     4  5  6  7  8     9                                              9  8  7  6   5   4  3   2     1

                                   A                                                                                                                           A

                                   B                                                                                                                           B

                                   C                                                                               6                                           C

                                   D                                                                                      SD                                   D

                                   E                                                 D                         D1                                              E

                                   F                                                                                                                           F

                                   G                                                                                                                           G

                                   H                                                                               eD                                          H

                                   J                                                                                                                           J

                                                                E                    A                                                            SE

                                                                                                                                       eE                6

                                                                                                                                           E1

                                                    TOP VIEW                                                                     BOTTOM VIEW

                                                                                  0.10 C                                                       DETAIL A

                                         A1         C

                                         0.05 C                       76XØb       5

                                                                      Ø0.06 M C A B

                                                                      Ø0.03 M C

                                                                                                               A

                                                             DETAIL A                                                               SIDE VIEW

                                                                                        NOTES:

                                                 DIMENSIONS                             1.  ALL DIMENSIONS ARE IN MILLIMETERS.

                   SYMBOL          MIN.             NOM.                 MAX.           2.  SOLDER BALL POSITION DESIGNATION PER JEP95, SECTION 3, SPP-020.

                   A               -                      -              0.55           3.  "e" REPRESENTS THE SOLDER BALL GRID PITCH.

                   A1              0.18                   0.21           0.24           4.  SYMBOL "MD" IS THE BALL MATRIX SIZE IN THE "D" DIRECTION.

                   D                             3.87 BSC                                   SYMBOL "ME" IS THE BALL MATRIX SIZE IN THE "E" DIRECTION.

                   E                             4.04 BSC                                   N IS THE NUMBER OF POPULATED SOLDER BALL POSITIONS FOR MATRIX

                   D1                            3.20 BSC                                   SIZE MD X ME.

                   E1                            3.20 BSC                               5.  DIMENSION "b" IS MEASURED AT THE MAXIMUM BALL DIAMETER IN A

                   MD                                     9                                 PLANE PARALLEL TO DATUM C.

                   ME                                     9                             6.  "SD" AND "SE" ARE MEASURED WITH RESPECT TO DATUMS A AND B AND

                   N                                   76                                   DEFINE THE POSITION OF THE CENTER SOLDER BALL IN THE OUTER ROW.

                      b            0.23                   0.26           0.29               WHEN THERE IS AN ODD NUMBER OF SOLDER BALLS IN THE OUTER ROW,

                   eD                               0.40 BSC                                "SD" OR "SE" = 0.

                   eE                               0.40 BSC                                WHEN THERE IS AN EVEN NUMBER OF SOLDER BALLS IN THE OUTER ROW,

                   SD                               0.381 BSC                               "SD" = eD/2 AND "SE" = eE/2.

                   SE                               0.321 BSC                           7.  A1 CORNER TO BE IDENTIFIED BY CHAMFER, LASER OR INK MARK

                                                                                            METALIZED  MARK, INDENTATION OR OTHER MEANS.

                                                                                        8.  "+" INDICATES THE THEORETICAL CENTER OF DEPOPULATED SOLDER

                                                                                            BALLS.

                                                                                        9.  JEDEC SPECIFICATION NO. REF : N/A

                                                                                                                                                                  001-96603 *B

Document  Number:  002-23053 Rev. **                                                                                                                              Page 43 of 49
                                                                                                                                                           PSoC® 4: 4200_BLE

                                                                                                                                                                 Family Datasheet

                                              Figure 13.              76-Ball Thin                WLCSP          Package           Outline

                           PIN #1  MARK

                           7                                                           B

                                              1  2     3     4  5  6  7  8      9                                               9  8  7  6   5   4  3   2     1

                                   A                                                                                                                             A

                                   B                                                                                                                             B

                                   C                                                                                 6                                           C

                                   D                                                                                        SD                                   D

                                   E                                                   D                         D1                                              E

                                   F                                                                                                                             F

                                   G                                                                                                                             G

                                   H                                                                                 eD                                          H

                                   J                                                                                                                             J

                                                                E                      A                                                            SE

                                                                                                                                         eE                6

                                                                                                                                             E1

                                                    TOP VIEW                                                                       BOTTOM        VIEW

                                                                                   0.10 C                                                        DETAIL A

                                          A1        C

                                         0.05 C                       76XØb        5

                                                                      Ø0.06 M      CA  B

                                                                      Ø0.03 M      C

                                                                                                                 A

                                                             DETAIL A                                                                 SIDE VIEW

                                                                                          NOTES:

                                                 DIMENSIONS                               1.  ALL DIMENSIONS ARE IN MILLIMETERS.

                   SYMBOL          MIN.             NOM.                 MAX.             2.  SOLDER BALL POSITION DESIGNATION PER JEP95, SECTION 3, SPP-020.

                   A               -                      -              0.40             3.  "e" REPRESENTS THE SOLDER BALL GRID PITCH.

                   A1              0.072                  0.08           0.088            4.  SYMBOL "MD" IS THE BALL MATRIX SIZE IN THE "D" DIRECTION.

                   D                             3.87 BSC                                     SYMBOL "ME" IS THE BALL MATRIX SIZE IN THE "E" DIRECTION.

                   E                             4.04 BSC                                     N IS THE NUMBER OF POPULATED SOLDER BALL POSITIONS FOR MATRIX

                   D1                            3.20 BSC                                     SIZE MD X ME.

                   E1                            3.20 BSC                                 5.  DIMENSION "b" IS MEASURED AT THE MAXIMUM BALL DIAMETER IN A

                   MD                                     9                                   PLANE PARALLEL TO DATUM C.

                   ME                                     9                               6.  "SD" AND "SE" ARE MEASURED WITH RESPECT TO DATUMS A AND B AND

                   N                                   76                                     DEFINE THE POSITION OF THE CENTER SOLDER BALL IN THE OUTER ROW.

                      b            0.22                   0.25           0.28                 WHEN THERE IS AN ODD NUMBER OF SOLDER BALLS IN THE OUTER ROW,

                   eD                               0.40 BSC                                  "SD" OR "SE" = 0.

                   eE                               0.40 BSC                                  WHEN THERE IS AN EVEN NUMBER OF SOLDER BALLS IN THE OUTER ROW,

                   SD                                  0.381                                  "SD" = eD/2 AND "SE" = eE/2.

                   SE                                  0.321                              7.  A1 CORNER TO BE IDENTIFIED BY CHAMFER, LASER OR INK MARK

                                                                                              METALIZED  MARK, INDENTATION OR OTHER MEANS.

                                                                                          8.  "+" INDICATES THE THEORETICAL CENTER OF DEPOPULATED SOLDER

                                                                                              BALLS.                                                                002-10658 **

Document  Number:  002-23053 Rev. **                                                                                                                                Page 44 of 49
                                                                                         PSoC® 4: 4200_BLE

                                                                                                  Family Datasheet

Acronyms

                                                             Table 60.    Acronyms Used in this Document        (continued)

Table 60.  Acronyms Used in this Document

                                                             Acronym                          Description

Acronym                          Description                 ETM          embedded trace macrocell

abus       analog local bus                                  FIR          finite impulse response, see also IIR

ADC        analog-to-digital converter                       FPB          flash patch and breakpoint

AG         analog global                                     FS           full-speed

AHB        AMBA (advanced microcontroller bus archi-         GPIO         general-purpose input/output, applies to a PSoC

           tecture) high-performance bus, an Arm data                     pin

           transfer bus

ALU        arithmetic logic unit                             HVI          high-voltage interrupt, see also LVI, LVD

AMUXBUS    analog multiplexer bus                            IC           integrated circuit

API        application programming interface                 IDAC         current DAC, see also DAC, VDAC

APSR       application program status register               IDE          integrated development environment

Arm®       advanced RISC machine, a CPU architecture         I2C, or IIC  Inter-Integrated Circuit, a communications

ATM        automatic thump mode                                           protocol

BW         bandwidth                                         IIR          infinite impulse response, see also FIR

CAN        Controller Area Network, a communications         ILO          internal low-speed oscillator, see also IMO

           protocol                                          IMO          internal main oscillator, see also ILO

CMRR       common-mode rejection ratio                       INL          integral nonlinearity, see also DNL

CPU        central processing unit                           I/O          input/output, see also GPIO, DIO, SIO, USBIO

CRC        cyclic redundancy check, an error-checking        IPOR         initial power-on reset

           protocol                                          IPSR         interrupt program status register

DAC        digital-to-analog converter, see also IDAC, VDAC  IRQ          interrupt request

DFB        digital filter block                              ITM          instrumentation trace macrocell

DIO        digital input/output, GPIO with only digital      LCD          liquid crystal display

           capabilities, no analog. See GPIO.                LIN          Local Interconnect Network, a communications

DMIPS      Dhrystone million instructions per second                      protocol.

DMA        direct memory access, see also TD                 LR           link register

DNL        differential nonlinearity, see also INL           LUT          lookup table

DNU        do not use                                        LVD          low-voltage detect, see also LVI

DR         port write data registers                         LVI          low-voltage interrupt, see also HVI

DSI        digital system interconnect                       LVTTL        low-voltage transistor-transistor logic

DWT        data watchpoint and trace                         MAC          multiply-accumulate

ECC        error correcting code                             MCU          microcontroller unit

ECO        external crystal oscillator                       MISO         master-in slave-out

EEPROM     electrically erasable programmable read-only      NC           no connect

           memory                                            NMI          nonmaskable interrupt

EMI        electromagnetic interference                      NRZ          non-return-to-zero

EMIF       external memory interface                         NVIC         nested vectored interrupt controller

EOC        end of conversion                                 NVL          nonvolatile latch, see also WOL

EOF        end of frame                                      opamp        operational amplifier

EPSR       execution program status register                 PAL          programmable array logic, see also PLD

ESD        electrostatic discharge

Document Number: 002-23053 Rev. **                                                                              Page 45 of 49
                                                                                     PSoC® 4: 4200_BLE

                                                                                             Family Datasheet

Table 60.  Acronyms Used in this Document        (continued)  Table 60.  Acronyms Used in this Document   (continued)

Acronym                         Description                   Acronym                        Description

PC         program counter                                    SWV        single-wire viewer

PCB        printed circuit board                              TD         transaction descriptor, see also DMA

PGA        programmable gain amplifier                        THD        total harmonic distortion

PHUB       peripheral hub                                     TIA        transimpedance amplifier

PHY        physical layer                                     TRM        technical reference manual

PICU       port interrupt control unit                        TTL        transistor-transistor logic

PLA        programmable logic array                           TX         transmit

PLD        programmable logic device, see also PAL            UART       Universal Asynchronous Transmitter Receiver, a

PLL        phase-locked loop                                             communications protocol

PMDD       package material declaration data sheet            UDB        universal digital block

POR        power-on reset                                     USB        Universal Serial Bus

PRES       precise power-on reset                             USBIO      USB input/output, PSoC pins used to connect to

                                                                         a USB port

PRS        pseudo random sequence                             VDAC       voltage DAC, see also DAC, IDAC

PS         port read data register                            WDT        watchdog timer

PSoC®      Programmable System-on-Chip™                       WOL        write once latch, see also NVL

PSRR       power supply rejection ratio                       WRES       watchdog timer reset

PWM        pulse-width modulator                              XRES       external reset I/O pin

RAM        random-access memory                               XTAL       crystal

RISC       reduced-instruction-set computing

RMS        root-mean-square

RTC        real-time clock

RTL        register transfer language

RTR        remote transmission request

RX         receive

SAR        successive approximation register

SC/CT      switched capacitor/continuous time

SCL        I2C serial clock

SDA        I2C serial data

S/H        sample and hold

SINAD      signal to noise and distortion ratio

SIO        special input/output, GPIO with advanced

           features. See GPIO.

SOC        start of conversion

SOF        start of frame

SPI        Serial Peripheral Interface, a communications

           protocol

SR         slew rate

SRAM       static random access memory

SRES       software reset

SWD        serial wire debug, a test protocol

Document Number: 002-23053 Rev. **                                                                        Page 46 of 49
                                                PSoC® 4:  4200_BLE

                                                Family    Datasheet

Document Conventions

Units of Measure

Table 61.   Units of Measure

    Symbol                     Unit of Measure

°C          degrees Celsius

dB          decibel

fF          femto farad

Hz          hertz

KB          1024 bytes

kbps        kilobits per second

Khr         kilohour

kHz         kilohertz

k          kilo ohm

ksps        kilosamples per second

LSB         least significant bit

Mbps        megabits per second

MHz         megahertz

M          mega-ohm

Msps        megasamples per second

µA          microampere

µF          microfarad

µH          microhenry

µs          microsecond

µV          microvolt

µW          microwatt

mA          milliampere

ms          millisecond

mV          millivolt

nA          nanoampere

ns          nanosecond

nV          nanovolt

           ohm

pF          picofarad

ppm         parts per million

ps          picosecond

s           second

sps         samples per second

sqrtHz      square root of hertz

V           volt

Document Number: 002-23053 Rev. **                        Page 47 of 49
                                                                        PSoC® 4:                       4200_BLE

                                                                                               Family  Datasheet

Revision History

Description Title: PSoC® 4: 4200_BLE Family     Datasheet Programmable  System-on-Chip (PSoC®)

Document Number: 002-23053

Revision  ECN      Orig. of  Submission                                 Description of Change

                   Change           Date

**        6078076  PMAD/            02/22/2018  New datasheet

                   WKA

Document Number: 002-23053 Rev. **                                                                     Page 48 of 49
                                                                                                                                                       PSoC® 4: 4200_BLE

                                                                                                                                                       Family Datasheet

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Document Number: 002-23053 Rev. **                                                                     Revised February 22, 2018                                                   Page 49 of 49
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