电子工程世界电子工程世界电子工程世界

型号

产品描述

搜索
 

CY8C4128FNI-BL563T

器件型号:CY8C4128FNI-BL563T
器件类别:半导体    无线和射频集成电路    射频微控制器 - MCU   
厂商名称:Cypress Semiconductor
标准:
下载文档

器件描述

射频微控制器 - MCU CY8C4128FNI-BL563T

参数

产品属性属性值
制造商:Cypress Semiconductor
产品种类:射频微控制器 - MCU
RoHS:详细信息
封装:Reel
系列:CY8C4128
商标:Cypress Semiconductor
产品类型:RF Microcontrollers - MCU
工厂包装数量:2000
子类别:Wireless & RF Integrated Circuits
商标名:PSoC 4

CY8C4128FNI-BL563T器件文档内容

                                                                                   PSoC® 4: PSoC 4100_BLE

                                                                                               Family Datasheet

                                               Programmable System-on-Chip (PSoC®)

General Description

PSoC® 4 is a scalable and reconfigurable platform architecture for a family of programmable embedded system controllers with an
Arm® Cortex®-M0 CPU. It combines programmable and reconfigurable analog and digital blocks with flexible automatic routing. The

PSoC 4100_BLE product family, based on this platform, is a combination of a microcontroller with an integrated Bluetooth Low Energy

(BLE), also known as Bluetooth Smart, radio and subsystem (BLESS), compliant with Bluetooth 4.2 specifications. The other features

include digital programmable logic, high-performance analog-to-digital conversion (ADC), opamps with comparator mode, and

standard communication and timing peripherals. The PSoC 4100_BLE products will be fully upward compatible with members of the

PSoC 4 platform for new applications and design needs. The programmable analog and digital subsystems allow flexibility and in-field

tuning of the design.

Features

32-bit MCU Subsystem                                               Segment LCD Drive

■ 24-MHz Arm Cortex-M0 CPU with single-cycle multiply              ■ LCD drive supported on all pins (common or segment)

■ Up to 256 KB of flash with Read Accelerator                      ■ Operates in Deep-Sleep mode with four bits per pin memory

■ Up to 32 KB of SRAM                                              Serial Communication

BLE Radio and Subsystem                                            ■  Two independent runtime reconfigurable serial      communication
                                                                      blocks (SCBs) with reconfigurable I2C, SPI, or
■ 2.4-GHz RF transceiver with BLE 4.2 support and 50-Ω                                                                   UART function-

antenna drive                                                         ality

■ Digital PHY                                                      Timing and Pulse-Width Modulation

■ Link Layer engine supporting master and slave modes              ■ Four 16-bit timer, counter, pulse-width modulator (TCPWM)

■ RF output power: –18 dBm to +3 dBm                                  blocks

■ RX sensitivity: –89 dBm                                          ■ Center-aligned, Edge, and Pseudo-random modes

■ RX current: 16.4 mA                                              ■ Comparator-based triggering of Kill signals for motor drive and

■ TX current: 15.6 mA at 0 dBm                                        other high-reliability digital logic applications

■ Received Signal Strength Indication (RSSI): 1-dB resolution      Up to 36 Programmable GPIOs

                                                                   ■ 7 mm × 7 mm 56-pin QFN package

Programmable Analog                                                ■ 3.51 mm × 3.91 mm 68-ball CSP package

■ Two opamps with reconfigurable high-drive external and           ■ Any GPIO pin can be CapSense, LCD, analog, or digital

high-bandwidth internal drive, comparator modes, and ADC           ■ Two overvoltage-tolerant (OVT) pins; drive modes, strengths,

input buffering capability; can operate in Deep-Sleep mode.           and slew rates are programmable

■ 12-bit, 806 ksps SAR ADC with differential and single-ended

modes; channel sequencer with signal averaging                     PSoC Creator™ Design Environment

■ Two current DACs (IDACs) for general-purpose or capacitive       ■ Integrated design environment (IDE) provides schematic

sensing applications on any pin                                       design entry and build (with analog and digital automatic

■ Two low-power comparators that operate in Deep-Sleep mode           routing)

Power Management                                                   ■ API components for all fixed-function and programmable

■ Active mode: 1.7 mA at 3-MHz flash program execution                peripherals

■ Deep-Sleep mode: 1.3 µA with watch crystal oscillator (WCO)      Industry-Standard Tool Compatibility

on                                                                 ■ After schematic entry, development can be done with

■ Hibernate mode: 150 nA with RAM retention                           Arm-based industry-standard development tools

■ Stop mode: 60 nA

Capacitive Sensing

■ Cypress CapSense Sigma-Delta (CSD) provides best-in-class

SNR (> 5:1) and liquid tolerance

■ Cypress-supplied software component makes

capacitive-sensing design easy

■ Automatic hardware-tuning algorithm (SmartSense™)

Cypress Semiconductor Corporation     •        198 Champion Court            •  San Jose,  CA  95134-1709   •            408-943-2600

Document Number: 002-23052 Rev. **                                                                     Revised February 22, 2018
                                                                                   PSoC® 4: PSoC 4100_BLE

                                                                                                   Family Datasheet

More Information

Cypress provides a wealth of data at http://www.cypress.com to help you to select the right PSoC device for your design, and to help

you to quickly and effectively integrate the device into your design. For a comprehensive list of resources, see the introduction page

for Bluetooth® Low Energy (BLE) Products. Following is an abbreviated list for PSoC 4 BLE:

■  Overview: PSoC Portfolio, PSoC Roadmap                             ❐ AN92584: Designing for Low Power and Estimating Battery
                                                                        Life for BLE Applications
■  Product Selectors: PSoC 1, PSoC 3, PSoC 4, PSoC 4 BLE,
                                                                   ■ Technical Reference Manual (TRM) is in two documents:
   PSoC 5LP. In addition, PSoC Creator includes a device

   selection tool.                                                    ❐ Architecture TRM details each PSoC 4 BLE functional block.

■  Application Notes: Cypress offers a large number of PSoC           ❐ Registers TRM describes each of the PSoC 4 registers.

   application notes covering a broad range of topics, from basic  ■  Development Kits:

   to advanced level. Recommended application notes for getting       ❐ CY8CKIT-042-BLE-A Pioneer Kit, is a flexible, Arduino-com-

   started with PSoC 4 BLE are:                                         patible, BLE development kit for PSoC 4 BLE.

   ❐ AN91267: Getting Started with PSoC 4 BLE                         ❐ CY8CKIT-142, PSoC 4 BLE Module, features a PSoC 4 BLE
                                                                        device, two crystals for the antenna matching network, a PCB
   ❐ AN91184: PSoC 4 BLE - Designing BLE Applications                   antenna, and other passives, while providing access to all

   ❐ AN91162: Creating a BLE Custom Profile                             GPIOs of the device.

   ❐ AN97060: PSoC 4 BLE and PRoC BLE - Over-The-Air (OTA)            ❐ CY8CKIT-143, PSoC 4 BLE 256 KB Module, features a
   Device Firmware Upgrade (DFU) Guide
                                                                        PSoC 4 BLE 256 KB device, two crystals for the antenna
   ❐ AN91445: Antenna Design and RF Layout Guidelines                   matching network, a PCB antenna, and other passives, while

   ❐ AN96841: Getting Started With EZ-BLE Module                        providing access to all GPIOs of the device.

   ❐ AN85951: PSoC 4 CapSense Design Guide                         The  MiniProg3  device     provides  an    interface   for           flash

   ❐ AN95089: PSoC 4/PRoC BLE Crystal Oscillator Selection         programming and debug.

   and Tuning Techniques

PSoC Creator

PSoC Creator is a free Windows-based Integrated Design Environment (IDE). It enables concurrent hardware and firmware design

of PSoC 3, PSoC 4, and PSoC 5LP based systems. Create designs using classic, familiar schematic capture supported by over 100

pre-verified, production-ready PSoC Components; see the list of component datasheets. With PSoC Creator, you can:

1. Drag and drop component icons to build your hardware            3. Configure components using the configuration tools

   system design in the main design workspace                      4. Explore the library of 100+ components

2. Codesign your application firmware with the PSoC hardware,      5. Review component datasheets

   using the PSoC Creator IDE C compiler

                                 Figure 1.   Multiple-Sensor Example Project in PSoC Creator

Document Number: 002-23052 Rev. **                                                                                    Page 2 of 49
                                                                                         PSoC® 4: PSoC 4100_BLE

                                                                                         Family Datasheet

Contents

Functional Definition........................................................ 5          Memory .....................................................................       30

CPU and Memory Subsystem ..................................... 5                         System Resources ....................................................              30

System Resources ...................................................... 5                Ordering Information......................................................         37

Bluetooth Smart Radio and Subsystem ...................... 6                             Part Numbering Conventions ....................................                    38

Analog Blocks.............................................................. 7            Packaging........................................................................  39

Fixed-Function Digital.................................................. 8               WLCSP Compatibility ................................................               41

GPIO ........................................................................... 8       Acronyms ........................................................................  45

Special-Function Peripherals ...................................... 9                    Document Conventions .................................................             47

Pinouts ............................................................................ 10  Units of Measure .......................................................           47

Power............................................................................... 15  Revision History .............................................................     48

Development Support .................................................... 16              Sales, Solutions, and Legal Information ......................                     49

Documentation .......................................................... 16              Worldwide Sales and Design Support.......................                          49

Online ........................................................................ 16       Products ....................................................................      49

Tools.......................................................................... 16       PSoC® Solutions ......................................................             49

Electrical Specifications ................................................ 17            Cypress Developer Community.................................                       49

Absolute Maximum Ratings....................................... 17                       Technical Support .....................................................            49

Device Level Specifications....................................... 17

Analog Peripherals .................................................... 22

Digital Peripherals ..................................................... 26

Document Number: 002-23052 Rev. **                                                       Page 3 of 49
                                                                                                                                                          PSoC® 4: PSoC 4100_BLE

                                                                                                                                                                                      Family Datasheet

                                                                       Figure 2.                   Block Diagram

                                             CPU & Memory

             PSoC 4100

                                               SWD /TC

                  32- bit                      Cortex                  FLASH                                 SRAM                                         ROM

                                                    M0             Up to 256KB                     Up to 32KB                                             8 KB

                                               24 MHz

                  AHB- Lite                    FAST MUL                Read Accelerator            SRAM Controller                   ROM Controller

                                               NVIC, IRQMX

             System Resources

                      Power                                        System Interconnect (Single Layer AHB)

                  Sleep Control

                           WIC               Peripherals

                  POR        LVD

                  REF        BOD                                                                   Peripheral Interconnect (MMIO)

                      PWRSYS                   PERI

                      NVLatches

                      Boost

                      Clock                    Programmable                      2x LP Comparator                                    2x SCB-I2C/SPI/UART                              Bluetooth Low

                      Clock Control                 Analog

                      WDT                                                                          CapSense           4x TCPWM                                                        Energy Subsystem

                      IMO        ILO                                                                                                                            IOSS GPIO (5x ports)

                                                        x1                                                     LCD                                                                              BLE Baseband

                      Reset                                                                                                                                                                     Peripheral

                      Reset Control                                                                                                                                                             1  KB SRAM

                      XRES                            SAR                                                                                                                                       GFSK Modem

                           Test                     ( 12- bit)                                                                                                                        2. 4 GHz         24MHz XO  32kHz XO

                      DFT Logic                                                                                                                                                       GFSK                                 LDO

                      DFT Analog             SMX        CTBm                                                                                                                          Radio

                                                     2x Opamp      x1                              Port Interface

                                                                                                                                                                                      I/O: Antenna/Power / Crystal

                      Power Modes                                                High-Speed I/O Matrix

                      Active / Sleep

                      Deep Sleep

                      Hibernate                                                                    36 x GPIOs

                                             I/O Subsystem

The  PSoC 4100_BLE                devices    include      extensive    support           for                 Debug circuits are enabled by default and can only be disabled

programming, testing,             debugging, and        tracing both hardware                                in firmware. If not enabled, the only way to re-enable them is to

and firmware.                                                                                                erase the entire device, clear flash protection, and reprogram the

The Arm SWD interface supports all programming and debug                                                     device with the new firmware that enables debugging.

features of the device.                                                                                      Additionally, all device interfaces can be permanently disabled

Complete     debug-on-chip               functionality      enables    full-device                           (device   security)                          for   applications          concerned                  about          phishing

debugging in the final system using the standard production                                                  attacks due to a maliciously reprogrammed device or attempts to

device. It does not require special interfaces, debugging pods,                                              defeat security by starting and interrupting flash programming

simulators,  or       emulators.         Only  the    standard         programming                           sequences. Because all programming, debug, and test inter-

connections are required to fully support debugging.                                                         faces are disabled when maximum device security is enabled,

The PSoC Creator IDE provides fully integrated programming                                                   PSoC 4100_BLE                                with  device                security  enabled                    may  not   be

and debugging support for the PSoC 4100_BLE devices. The                                                     returned           for  failure                    analysis.             This         is  a                   trade-off  the

SWD        interface  is         fully  compatible    with      industry-standard                            PSoC 4100_BLE allows the customer to make.

third-party tools. With the ability to disable debug features, very

robust     flash  protection,           and  allowing       customer-proprietary

functionality to be implemented in on-chip programmable blocks,

the  PSoC 4100_BLE               family  provides     a     level  of  security          not

possible with multi-chip application solutions or with microcon-

trollers.

Document Number: 002-23052 Rev. **                                                                                                                                                                                         Page 4 of 49
                                                                                                            PSoC® 4: PSoC 4100_BLE

                                                                                                                             Family Datasheet

Functional Definition                                                              programmable        level  between        1.8 V     and    4.5 V    (low-voltage

                                                                                   detect (LVD)). PSoC 4100_BLE operates with a single external

CPU and Memory Subsystem                                                           supply (1.71 V to 5.5 V without radio and 1.9 V to 5.5 V with

                                                                                   radio). The      device has five     different   power     modes;   transitions

CPU                                                                                between   these       modes     are  managed        by   the  power      system.

The Cortex-M0 CPU in the PSoC 4100_BLE is part of the 32-bit                       PSoC 4100_BLE provides Sleep, Deep-Sleep, Hibernate, and

MCU subsystem, which is optimized for low-power operation                          Stop    low-power     modes.    Refer     to    the    Technical    Reference

with extensive clock gating. It mostly uses 16-bit instructions and                Manual for more details.

executes a subset of the Thumb-2 instruction set. This enables                     Clock System

fully   compatible    binary     upward    migration      of  the      code  to    The PSoC 4100_BLE clock system is responsible for providing

higher-performance processors such as Cortex-M3 and M4. The                        clocks to all subsystems that require clocks and for switching

Cypress    implementation        includes    a  hardware      multiplier     that  between different clock sources without glitching. In addition, the

provides a 32-bit result in one cycle. It includes a nested vectored               clock system ensures that no metastable conditions occur.

interrupt controller (NVIC) block with 32 interrupt inputs and a

wakeup     interrupt  controller     (WIC).     The  WIC      can  wake      the   The clock system for PSoC 4100_BLE consists of the internal

processor up from the Deep-Sleep mode, allowing power to the                       main oscillator (IMO), the internal low-speed oscillator (ILO), the

main processor to be switched off               when the chip is in the            24-MHz external crystal oscillator (ECO) and the 32-kHz watch

Deep-Sleep          mode.     The      Cortex-M0     CPU        provides     a     crystal oscillator (WCO). In addition, an external clock may be

nonmaskable interrupt (NMI) input, which is made available to                      supplied from a pin.

the user when it is not in use for system functions requested by

the user.                                                                          IMO Clock Source

The CPU also includes an SWD interface, which is a 2-wire form                     The     IMO    is   the  primary     source      of     internal    clocking    in

of JTAG; the debug configuration used for PSoC 4100_BLE has                        PSoC 4100_BLE. It is trimmed during testing to achieve the

four   break-point    (address)      comparators     and  two      watchpoint      specified accuracy. Trim values are stored in nonvolatile latches

(data) comparators.                                                                (NVL).   Additional      trim   settings  from      flash  can      be   used   to

                                                                                   compensate for changes. The IMO default frequency is 24 MHz

Flash                                                                              and it can be adjusted between 3 MHz to 48 MHz in steps of

The PSoC 4100_BLE device has a 128/256-KB flash module                             1 MHz. The IMO tolerance with Cypress-provided calibration

with a flash accelerator, tightly coupled to the CPU to improve                    settings is ±2%.

average access times from the flash block. The flash block is                      ILO Clock Source

designed to deliver with 0 WS access time at 24 MHz. The flash                     The ILO is a very-low-power oscillator, which is primarily used to

accelerator delivers 85% of single-cycle SRAM access perfor-                       generate clocks for the peripheral operation in the Deep-Sleep

mance on average. Part of the flash module can be used to                          mode.   ILO-driven       counters    can  be     calibrated     to  the  IMO    to

emulate EEPROM operation if required.                                              improve   accuracy.      Cypress     provides       a   software    component

During flash erase and programming operations (the maximum                         which does the calibration.

erase and program time is 20 ms per row), the Internal Main

Oscillator (IMO) will be set to 48 MHz for the duration of the                     External Crystal Oscillator (ECO)

operation. This also applies to the emulated EEPROM. System                        The ECO is used as the active clock for the BLESS to meet the

design     must     take   this  into  account       because       peripherals     ±50-ppm      clock    accuracy  of   the  Bluetooth        4.2    Specification.

operating from different IMO frequencies will be affected. If it is                PSoC 4100_BLE includes a tunable load capacitor to tune the

critical  that  peripherals      continue  to   operate   with     no  change      crystal-clock frequency by measuring the actual clock frequency.

during flash programming, always set the IMO to 48 MHz and                         The high-accuracy ECO clock can also be used as a system

derive peripheral clocks by dividing down from this frequency                      clock.

SRAM                                                                               Watch Crystal Oscillator (WCO)

SRAM memory is retained during Hibernate.                                          The WCO is used as the sleep clock for the BLESS to meet the

SROM                                                                               ±500-ppm clock accuracy of the Bluetooth 4.2 Specification. The

The 8-KB supervisory ROM contains a library of executable                          sleep   clock    provides  an   accurate        sleep    timing     and  enables

functions for flash programming. These functions are accessed                      wakeup at the specified advertisement and connection intervals.

through    supervisory        calls    (SVC)    and     enable     in-system       The WCO output can be used to realize the real-time clock (RTC)

programming of the flash memory.                                                   function in firmware.

System Resources                                                                   Watchdog Timer

                                                                                   A watchdog timer is implemented in the clock block running from

Power System                                                                       the ILO or from the WCO; this allows the watchdog operation

The power system is described in detail in the “Power” section                     during   Deep-Sleep        and  generates        a  watchdog        reset  if   not

on page 15. It provides an assurance that the voltage levels are                   serviced  before      the  timeout   occurs.        The    watchdog      reset  is

as required for the respective modes, and can either delay the                     recorded     in  the  Reset     Cause     register.     With  the   WCO        and

mode entry (on power-on reset (POR), for example) until voltage                    firmware, an accurate real-time clock (within the bounds of the

levels    are   as  required     or  generate   resets   (brownout     detect      32-kHz crystal accuracy) can be realized.

(BOD)) or interrupts when the power supply reaches a particular

Document Number: 002-23052 Rev. **                                                                                                                     Page 5 of 49
                                                                                                 PSoC® 4: PSoC 4100_BLE

                                                                                                                    Family Datasheet

Figure 3.   PSoC 4100_BLE MCU               Clocking  Architecture          Bluetooth Smart Radio and Subsystem

                                                            HFCLK           PSoC 4100_BLE        incorporates   a   Bluetooth  Smart    subsystem

                                                                            that contains the Physical Layer (PHY) and Link Layer (LL)

     ECO                                                                    engines    with  an  embedded       AES-128       security  engine.  The

                               Prescaler                    SYSCLK          physical layer consists of the digital PHY and the RF transceiver

            Divider                                                         that transmits and receives GFSK packets at 1 Mbps over a

            /2n (n=0..3)  `    Divider 0                                    2.4-GHz ISM band, which is compliant with Bluetooth Smart

                                   (/16)                                    Bluetooth   Specification     4.2.  The  baseband       controller   is   a

                                                            PER 0_ CLK      composite hardware and firmware implementation that supports

       IMO                                                                  both master and slave modes. Key protocol elements, such as

                                                                            HCI and link control, are implemented in firmware. Time-critical

EXTCLK                         Divider 9                                    functional blocks, such as encryption, CRC, data whitening, and

                                   (/16)                                    access code correlation, are implemented in hardware (in the LL

                               Fractional                                   engine).

                               Divider 0                                    The RF transceiver contains an integrated balun, which provides

                                   (/16.5)                                  a  single-ended     RF  port  pin   to  drive  a  50-Ω  antenna      via  a

                               Fractional                   PER15_ CLK      matching/filtering network. In the receive direction, this block

     WCO                       Divider 1                                    converts the RF signal from the antenna to a digital bit stream

                                   (/16.5)

                                                                            after performing GFSK demodulation. In the transmit direction,

       ILO                                                  LFCLK           this block performs GFSK modulation and then converts a digital

                                                                            baseband signal to a radio frequency before transmitting it to air

                                                                            through the antenna.

The    HFCLK     signal   can  be  divided  down      (see  Figure 3)   to  The Bluetooth Smart Radio and Subsystem (BLESS) requires a

generate synchronous clocks for the UDBs, and the analog and                1.9-V minimum supply (the range varies from 1.9 V to 5.5 V).

digital peripherals. There are a total of 12 clock dividers for             Key features of BLESS are as follows:

PSoC 4100_BLE: ten with 16-bit divide capability and two with               ■ Master and slave single-mode protocol stack with logical link

16.5-bit divide capability. This allows the generation of 16 divided           control and adaptation protocol (L2CAP), attribute (ATT), and

clock  signals,  which    can  be  used     by  peripheral  blocks.  The       security manager (SM) protocols

analog clock leads the digital clocks to allow analog events to             ■ API access to generic attribute profile (GATT), generic access

occur before the digital clock-related noise is generated. The                 profile (GAP), and L2CAP

16-bit and 16.5-bit dividers allow a lot of flexibility in generating       ■  L2CAP connection-oriented channel

fine-grained frequency values and are fully supported in PSoC                  GAP features

Creator.                                                                    ■

                                                                               ❐ Broadcaster, Observer, Peripheral, and Central roles

Reset                                                                          ❐ Security mode 1: Level 1, 2, 3, and 4

PSoC 4100_BLE can be reset from a variety of sources including                 ❐ Security mode 2: Level 1 and 2

a software reset. Reset events are asynchronous and guarantee                  ❐ User-defined advertising data

reversion to a known state. The reset cause is recorded in a                   ❐ Multiple bond support

register, which is sticky through resets and allows the software            ■  GATT features

to determine the cause of the reset. An XRES pin is reserved for               ❐ GATT client and server

an external reset to avoid complications with the configuration                ❐ Supports GATT sub-procedures

and multiple pin functions during power-on or reconfiguration.                 ❐ 32-bit universally unique identifier (UUID)

The XRES pin has an internal pull-up resistor that is always

enabled.                                                                    ■  Security Manager (SM)

Voltage Reference                                                              ❐ Pairing methods: Just works, Passkey Entry, Out of Band and
                                                                               Numeric Comparison

The PSoC 4100_BLE reference system generates all internally                    ❐ Authenticated man-in-the-middle (MITM) protection and data

required references. A one-percent voltage reference spec is                   signing

provided for the 12-bit ADC. To allow better signal-to-noise ratios            ❐ LE Secure Connections (Bluetooth 4.2 feature)

(SNR) and better absolute accuracy, it is possible to bypass the            ■  Link Layer (LL)

internal reference using a REF pin or use an external reference                ❐ Master and Slave roles

for the SAR. Refer to Table 19, “SAR ADC AC Specifications,”                   ❐ 128-bit AES engine

on page 25 for details.                                                        ❐ Encryption

                                                                               ❐ Low-duty cycle advertising

                                                                               ❐ LE Ping

                                                                               ❐ LE Data Packet Length Extension (Bluetooth 4.2 feature)

                                                                               ❐ Link Layer Privacy (with extended scanning filter policy, Blue-
                                                                               tooth 4.2 feature)

                                                                            ■  Supports all SIG-adopted BLE profiles

Document Number: 002-23052 Rev. **                                                                                                      Page 6 of 49
                                                                                                                                           PSoC® 4: PSoC 4100_BLE

                                                                                                                                                            Family Datasheet

Analog Blocks                                                                                              The SAR is connected to a fixed set of pins through an 8-input

                                                                                                           sequencer. The sequencer cycles through the selected channels

12-bit SAR ADC                                                                                             autonomously (sequencer scan) and does so with zero switching

The 12-bit, 806 ksps SAR ADC can operate at a maximum clock                                                overhead (that is, the aggregate sampling bandwidth is equal to

rate of 14.508 MHz and requires a minimum of 18 clocks at that                                             806 ksps whether it is for a single channel or distributed over

frequency to do a 12-bit conversion.                                                                       several channels). The sequencer switching is effected through

The block functionality is augmented for the user by adding a                                              a state machine or through firmware-driven switching. A feature

reference buffer to it (trimmable to ±1%) and by providing the                                             provided by the sequencer is the buffering of each channel to

choice of three internal voltage references, VDD, VDD/2, and                                               reduce CPU interrupt-service requirements. To accommodate

VREF    (nominally  1.024 V),  as                 well         as  an            external       reference  signals with varying source impedances and frequencies, it is

through   a  REF    pin.  The  sample-and-hold                                   (S/H)    aperture   is    possible to have different sample times programmable for each

programmable; it allows the gain bandwidth requirements of the                                             channel. Also, the signal range specification through a pair of

amplifier driving the SAR inputs, which determine its settling                                             range registers (low- and high-range values) is implemented with

time, to be relaxed if required. System performance will be 65 dB                                          a      corresponding    out-of-range             interrupt     if  the  digitized  value

for true 12-bit precision if appropriate references are used and                                           exceeds the programmed range; this allows fast detection of

system noise levels permit it. To improve the performance in                                               out-of-range values without having to wait for a sequencer scan

noisy conditions, it is possible to provide an external bypass                                             to be completed and the CPU to read the values and check for

(through a fixed pin location) for the internal reference amplifier.                                       out-of-range values in software.

                                                                                                           The SAR is able to digitize the output of the on-chip temperature

                                                                                                           sensor            for   calibration         and  other         temperature-dependent

                                                                                                           functions. The SAR is not available in Deep-Sleep and Hibernate

                                                                                                           modes as it requires a high-speed clock (up to 18 MHz). The

                                                                                                           SAR operating range is 1.71 V to 5.5 V.

                                                                                 Figure 4. SAR ADC         System Diagram

                                                                                                                  AHB System Bus and Programmable  Logic

                                                                                                                             Interconnect

                                                                                                     SAR Sequencer

                                                                  Sequencing

                                                                  and Control                                                                               Data and

                                                                   vminus vplus                      POS                                                    Status Flags

                                                  P0                                                       SARADC

                               Port 3 (8 inputs)          SARMUX                                     NEG

                                                                                                           Reference                                        External

                                                                                                                  Selection                                 Reference

                                                                                                                                                            and

                                                  P7                                                                                                        Bypass

                                                                                                                                                            (optional )

                                                                                                           VDD/2  VDDD       VREF

                                                  Inputs  from    other Ports

Opamps (CTBm Block)                                                                                        Temperature Sensor

PSoC 4100_BLE       has   two  opamps                           with             comparator     modes,     PSoC 4100_BLE                   has     an  on-chip   temperature       sensor.    This

which allow most common analog functions to be performed                                                   consists of a diode, which is biased by a current source that can

on-chip,   eliminating    external                components.                    PGAs,          voltage    be disabled to save power. The temperature sensor is connected

buffers, filters, transimpedance amplifiers, and other functions                                           to the ADC, which digitizes the reading and produces a temper-

can be realized with external passives saving power, cost, and                                             ature value by using a Cypress-supplied software that includes

space.    The    on-chip  opamps                          are     designed                with  enough     calibration and linearization.

bandwidth    to  drive    the  sample-and-hold                                   circuit  of    the  ADC

without requiring external buffering.                                                                      Low-Power Comparators

                                                                                                           PSoC 4100_BLE has a pair of low-power comparators, which

                                                                                                           can also operate in Deep-Sleep and Hibernate modes. This

                                                                                                           allows the analog system blocks to be disabled while retaining

                                                                                                           the ability to monitor external voltage levels during low-power

                                                                                                           modes. The comparator outputs are normally synchronized to

                                                                                                           avoid metastability unless operating in an asynchronous power

                                                                                                           mode (Hibernate) where the system wake-up circuit is activated

                                                                                                           by a comparator-switch event.

Document Number: 002-23052 Rev. **                                                                                                                                                 Page 7 of 49
                                                                                                               PSoC® 4: PSoC 4100_BLE

                                                                                                                                    Family Datasheet

Fixed-Function Digital                                                                     ■ Fast mode and Fast-Mode Plus specify minimum Fall times,

Timer/Counter/PWM Block                                                                        which are not met with the GPIO cell; the Slow-Strong mode

                                                                                               can help meet this spec depending on the bus load.

The timer/counter/PWM block consists of four 16-bit counters                               UART Mode: This is a full-feature UART operating at up to

with   user-programmable               period    length.      There  is  a  capture        1 Mbps.    It  supports  automotive      single-wire   interface        (LIN),

register to record the count value at the time of an event (which                          infrared interface (IrDA), and SmartCard (ISO7816) protocols, all

may be an I/O event), a period register which is used to either                            of  which  are    minor  variants   of   the  basic    UART    protocol.    In

stop or auto-reload the counter when its count is equal to the                             addition, it supports the 9-bit multiprocessor mode that allows the

period  register,        and     compare      registers   to  generate      compare        addressing of peripherals connected over common RX and TX

value signals which are used as PWM duty cycle outputs. The                                lines.   Common     UART      functions  such      as  parity  error,   break

block   also      provides       true  and       complementary       outputs         with  detect, and frame error are supported. An 8-deep FIFO allows

programmable             offset      between     them     to  allow  the    use      as    much greater CPU service latencies to be tolerated.

deadband programmable complementary PWM outputs. It also                                   SPI Mode: The SPI mode supports full Motorola SPI, TI Secure

has a kill input to force outputs to a predetermined state; for                            Simple Pairing (SSP) (essentially adds a start pulse that is used

example,      this       is   used     in  motor-drive        systems    when        an    to synchronize SPI Codecs), and National Microwire (half-duplex

overcurrent state is indicated and the PWMs driving the FETs                               form of SPI). The SPI block can use the FIFO for transmit and

need to be shut off immediately with no time for software inter-                           receive.

vention.

Serial Communication Blocks (SCB)                                                          GPIO

PSoC 4100_BLE has two SCBs, each of which can implement                                    PSoC 4100_BLE has 36 GPIOs. The GPIO block implements
an I2C, UART, or SPI interface.
                                                                                           the following:

I2C    Mode:        The       hardware     I2C   block        implements         a   full  ■   Eight drive-strength modes:

multi-master and slave interface (it is capable of multimaster                                 ❐ Analog input mode (input and output buffers          disabled)

arbitration). This block is capable of operating at speeds of up to                            ❐ Input only

1 Mbps (Fast-Mode Plus) and has flexible buffering options to                                  ❐ Weak pull-up with strong pull-down

reduce the interrupt overhead and latency for the CPU. It also                                 ❐ Strong pull-up with weak pull-down
              EzI2C
supports                 that    creates   a     mailbox  address    range       in  the       ❐ Open drain with strong pull-down
                                                                                     I2C
memory        of  PSoC 4100_BLE            and   effectively       reduces  the                ❐ Open drain with strong pull-up

communication to reading from and writing to an array in the                                   ❐ Strong pull-up with strong pull-down

memory. In addition, the block supports an 8-deep FIFO for                                     ❐ Weak pull-up with weak pull-down

receive and transmit, which, by increasing the time given for the

CPU     to    read       the  data,  greatly     reduces      the  need     for  clock     ■   Input threshold select (CMOS or LVTTL)

stretching caused by the CPU not having read the data on time.                             ■ Pins 0 and 1 of Port 5 are overvoltage-tolerant Pins

The FIFO mode is available in all channels and is very useful in

the absence of DMA.                                                                        ■ Individual control of input and output buffer enabling/disabling

The    I2C    peripheral         is  compatible  with         I2C  Standard-mode,              in addition to drive-strength modes

Fast-mode, and Fast-Mode Plus devices as defined in the NXP                                ■ Hold mode for latching the previous state (used for retaining
I2C-bus specification and user manual (UM10204). The I2C bus
                                                                                               the I/O state in Deep-Sleep and Hibernate modes)

I/O is implemented with GPIOs in open-drain modes.                                         ■ Selectable slew rates for dV/dt-related noise control to improve

SCB1      is      fully  compliant         with  Standard-mode           (100    kHz),         EMI
Fast-mode (400 kHz), and Fast-Mode Plus (1 MHz) I2C signaling
                                                                                           The pins are organized in logical entities called ports, which are
specifications when routed to GPIO pins P5.0 and P5.1, except
                                                                                           8-bit in width. During power-on and reset, the blocks are forced
for hot swap capability during I2C active communication. The
                                                                                           to the disable state so as not to crowbar any inputs and/or cause
remaining GPIOs do not meet the hot-swap specification (VDD
off; draw < 10-μA current) for Fast mode and Fast-Mode Plus,                               excess    turn-on   current.  A  multiplexing      network     known    as  a

IOL spec (20 mA) for Fast-Mode Plus, hysteresis spec (0.05 ×                               high-speed I/O matrix (HSIOM) is used to multiplex between

VDD) for Fast mode and Fast-Mode Plus, and minimum fall-time                               various signals that may connect to an I/O pin. Pin locations for

spec for Fast mode and Fast-Mode Plus.                                                     fixed-function peripherals are also fixed to reduce internal multi-

                                                                                           plexing complexity (these signals do not go through the DSI

■  GPIO cells,      including P5.0 and P5.1, cannot be hot-swapped                         network). DSI signals are not affected by this and any pin may
                    up independent of the rest of the I2C system.
   or powered                                                                              be routed to any UDB through the DSI network.

■ The GPIO pins P5.0 and P5.1 are overvoltage-tolerant but                                 Data output and pin-state registers store, respectively, the values

   cannot be hot-swapped or powered up independent of the rest                             to  be    driven    on   the  pins    and     the  states      of  the     pins

   of the I2C system.                                                                      themselves.Every I/O pin can generate an interrupt if so enabled

■ Fast-Mode Plus has an IOL specification of 20 mA at a VOL of                             and each I/O port has an interrupt request (IRQ) and interrupt

   0.4 V. The GPIO cells can sink a maximum of 8 mA IOL with a                             service    routine  (ISR)     vector     associated    with        it  (5  for

   VOL maximum of 0.6 V.                                                                   PSoC 4100_BLE since it has 4.5 ports).

Document Number: 002-23052 Rev. **                                                                                                                        Page 8 of 49
                                                                                    PSoC® 4: PSoC 4100_BLE

                                                                                                               Family Datasheet

Special-Function Peripherals

LCD Segment Drive                                                         CapSense

PSoC 4100_BLE has an LCD controller, which can drive up to                CapSense is supported on all pins in PSoC 4100_BLE through

four commons and up to 32 segments. It uses full digital methods          a CapSense Sigma-Delta (CSD) block that can be connected to

to drive the LCD segments requiring no generation of internal             any pin through an analog mux bus that any GPIO pin can be

LCD voltages. The two methods used are referred to as digital             connected to via an Analog switch. CapSense function can thus

correlation and PWM.                                                      be provided on any pin or group of pins in a system under

The  digital  correlation  method  modulates       the  frequency    and  software control. A component is provided for the CapSense

levels   of  the  common   and     segment  signals  to   generate   the  block to make it easy for the user.

highest RMS voltage across a segment to light it up or to keep            The shield voltage can be driven on another mux bus to provide

the RMS signal zero. This method is good for STN displays but             liquid-tolerance capability. Liquid tolerance is provided by driving

may result in reduced contrast with TN (cheaper) displays.                the shield electrode in phase with the sense electrode to keep

The PWM method drives the panel with PWM signals to effec-                the shield capacitance from attenuating the sensed input.

tively use the capacitance of the panel to provide the integration        The CapSense block has two IDACs which can be used for

of  the  modulated  pulse-width    to    generate    the  desired    LCD  general purposes if CapSense is not being used (both IDACs are

voltage. This method results in higher power consumption but              available in that case) or if CapSense is used without liquid

can  result   in  better  results  when  driving   TN     displays.  LCD  tolerance (one IDAC is available).

operation is supported during Deep-Sleep mode, refreshing a

small display buffer (four bits; one 32-bit register per port).

Document Number: 002-23052 Rev. **                                                                             Page 9 of 49
                                                                                 PSoC® 4: PSoC 4100_BLE

                                                                                                    Family Datasheet

Pinouts

Table 1 shows the pin list for the PSoC 4100_BLE device and Table   2 shows the programmable pin multiplexing. Port  2  consists  of

the high-speed analog inputs for the SAR mux. All pins support CSD  CapSense and analog mux bus connections.

Table 1.  PSoC 4100_BLE Pin List (QFN Package)

Pin       Name                                  Type                                        Description

1         VDDD                                  POWER               1.71-V to 5.5-V digital supply

2         XTAL32O/P6.0                          CLOCK               32.768-kHz crystal

3         XTAL32I/P6.1                          CLOCK               32.768-kHz crystal or external clock input

4         XRES                                  RESET               Reset, active LOW

5         P4.0                                  GPIO                Port 4 Pin 0, lcd, csd

6         P4.1                                  GPIO                Port 4 Pin 1, lcd, csd

7         P5.0                                  GPIO                Port 5 Pin 0, lcd, csd, overvoltage-tolerant

8         P5.1                                  GPIO                Port 5 Pin 1, lcd, csd, overvoltage-tolerant

9         VSSD                                  GROUND              Digital ground

10        VDDR                                  POWER               1.9-V to 5.5-V radio supply

11        GANT1                                 GROUND              Antenna shielding ground

12        ANT                                   ANTENNA             Antenna pin

13        GANT2                                 GROUND              Antenna shielding ground

14        VDDR                                  POWER               1.9-V to 5.5-V radio supply

15        VDDR                                  POWER               1.9-V to 5.5-V radio supply

16        XTAL24I                               CLOCK               24-MHz crystal or external clock input

17        XTAL24O                               CLOCK               24-MHz crystal

18        VDDR                                  POWER               1.9-V to 5.5-V radio supply

19        P0.0                                  GPIO                Port 0 Pin 0, lcd, csd

20        P0.1                                  GPIO                Port 0 Pin 1, lcd, csd

21        P0.2                                  GPIO                Port 0 Pin 2, lcd, csd

22        P0.3                                  GPIO                Port 0 Pin 3, lcd, csd

23        VDDD                                  POWER               1.71-V to 5.5-V digital supply

24        P0.4                                  GPIO                Port 0 Pin 4, lcd, csd

25        P0.5                                  GPIO                Port 0 Pin 5, lcd, csd

26        P0.6                                  GPIO                Port 0 Pin 6, lcd, csd

27        P0.7                                  GPIO                Port 0 Pin 7, lcd, csd

28        P1.0                                  GPIO                Port 1 Pin 0, lcd, csd

29        P1.1                                  GPIO                Port 1 Pin 1, lcd, csd

30        P1.2                                  GPIO                Port 1 Pin 2, lcd, csd

31        P1.3                                  GPIO                Port 1 Pin 3, lcd, csd

32        P1.4                                  GPIO                Port 1 Pin 4, lcd, csd

33        P1.5                                  GPIO                Port 1 Pin 5, lcd, csd

34        P1.6                                  GPIO                Port 1 Pin 6, lcd, csd

35        P1.7                                  GPIO                Port 1 Pin 7, lcd, csd

36        VDDA                                  POWER               1.71-V to 5.5-V analog supply

37        P2.0                                  GPIO                Port 2 Pin 0, lcd, csd

38        P2.1                                  GPIO                Port 2 Pin 1, lcd, csd

39        P2.2                                  GPIO                Port 2 Pin 2, lcd, csd

Document Number: 002-23052 Rev. **                                                                                   Page 10 of 49
                                                                PSoC® 4: PSoC 4100_BLE

                                                                                              Family Datasheet

Table 1.  PSoC  4100_BLE Pin  List  (QFN  Package) (continued)

Pin             Name                                Type                                Description

40              P2.3                                GPIO        Port 2 Pin 3, lcd, csd

41              P2.4                                GPIO        Port 2 Pin 4, lcd, csd

42              P2.5                                GPIO        Port 2 Pin 5, lcd, csd

43              P2.6                                GPIO        Port 2 Pin 6, lcd, csd

44              P2.7                                GPIO        Port 2 Pin 7, lcd, csd

45              VREF                                REF         1.024-V reference

46              VDDA                      POWER                 1.71-V to 5.5-V analog supply

47              P3.0                                GPIO        Port 3 Pin 0, lcd, csd

48              P3.1                                GPIO        Port 3 Pin 1, lcd, csd

49              P3.2                                GPIO        Port 3 Pin 2, lcd, csd

50              P3.3                                GPIO        Port 3 Pin 3, lcd, csd

51              P3.4                                GPIO        Port 3 Pin 4, lcd, csd

52              P3.5                                GPIO        Port 3 Pin 5, lcd, csd

53              P3.6                                GPIO        Port 3 Pin 6, lcd, csd

54              P3.7                                GPIO        Port 3 Pin 7, lcd, csd

55              VSSA                      GROUND                Analog ground

56              VCCD                      POWER                 Regulated 1.8-V supply, connect to 1-µF capacitor

57              EPAD                      GROUND                Ground paddle for the QFN package

Table 2.  PSoC  4100_BLE Pin List (WLCSP  Package)

Pin             Name                                Type                                Pin Description

A1              VREF                                REF         1.024-V reference

A2              VSSA                      GROUND                Analog ground

A3              P3.3                                GPIO        Port 3 Pin 3, lcd, csd

A4              P3.7                                GPIO        Port 3 Pin 7, lcd, csd

A5              VSSD                      GROUND                Digital ground

A6              VSSA                      GROUND                Analog ground

A7              VCCD                      POWER                 Regulated 1.8-V supply, connect to 1-μF capacitor

A8              VDDD                      POWER                 1.71-V to 5.5-V radio supply

B1              P2.3                                GPI         Port 2 Pin 3, lcd, csd

B2              VSSA                      GROUND                Analog ground

B3              P2.7                                GPIO        Port 2 Pin 7, lcd, csd

B4              P3.4                                GPIO        Port 3 Pin 4, lcd, csd

B5              P3.5                                GPIO        Port 3 Pin 5, lcd, csd

B6              P3.6                                GPIO        Port 3 Pin 6, lcd, csd

B7              XTAL32I/P6.1              CLOCK                 32.768-kHz crystal or external clock input

B8              XTAL32O/P6.0              CLOCK                 32.768-kHz crystal

C1              VSSA                      GROUND                Analog ground

C2              P2.2                                GPIO        Port 2 Pin 2, lcd, csd

C3              P2.6                                GPIO        Port 2 Pin 6, lcd, csd

C4              P3.0                                GPIO        Port 3 Pin 0, lcd, csd

C5              P3.1                                GPIO        Port 3 Pin 1, lcd, csd

Document Number: 002-23052 Rev. **                                                                          Page 11  of  49
                                                                                PSoC® 4: PSoC              4100_BLE

                                                                                                  Family   Datasheet

Table 2.  PSoC  4100_BLE Pin List  (WLCSP  Package)  (continued)

Pin             Name                                 Type                                 Pin Description

C6              P3.2                                 GPIO         Port 3 Pin 2, lcd, csd

C7              XRES                       RESET                  Reset, active LOW

C8              P4.0                                 GPIO         Port 4 Pin 0, lcd, csd

D1              P1.7                                 GPIO         Port 1 Pin 7, lcd, csd

D2              VDDA                       POWER                  1.71-V to 5.5-V analog supply

D3              P2.0                                 GPIO         Port 2 Pin 0, lcd, csd

D4              P2.1                                 GPIO         Port 2 Pin 1, lcd, csd

D5              P2.5                                 GPIO         Port 2 Pin 5, lcd, csd

D6              VSSD                       GROUND                 Digital ground

D7              P4.1                                 GPIO         Port 4 Pin 1, lcd, csd

D8              P5.0                                 GPIO         Port 5 Pin 0, lcd, csd

E1              P1.2                                 GPIO         Port 1 Pin 2, lcd, csd

E2              P1.3                                 GPIO         Port 1 Pin 3, lcd, csd

E3              P1.4                                 GPIO         Port 1 Pin 4, lcd, csd

E4              P1.5                                 GPIO         Port 1 Pin 5, lcd, csd

E5              P1.6                                 GPIO         Port 1 Pin 6, lcd, csd

E6              P2.4                                 GPIO         Port 2 Pin 4, lcd, csd

E7              P5.1                                 GPIO         Port 5 Pin 1, lcd, csd

E8              VSSD                       GROUND                 Digital ground

F1              VSSD                       GROUND                 Digital ground

F2              P0.7                                 GPIO         Port 0 Pin 7, lcd, csd

F3              P0.3                                 GPIO         Port 0 Pin 3, lcd, csd

F4              P1.0                                 GPIO         Port 1 Pin 0, lcd, csd

F5              P1.1                                 GPIO         Port 1 Pin 1, lcd, csd

F6              VSSR                       GROUND                 Radio ground

F7              VSSR                       GROUND                 Radio ground

F8              VDDR                       POWER                  1.9-V to 5.5-V radio supply

G1              P0.6                                 GPIO         Port 0 Pin 6, lcd, csd

G2              VDDD                       POWER                  1.71-V to 5.5-V digital supply

G3              P0.2                                 GPIO         Port 0 Pin 2, lcd, csd

G4              VSSD                       GROUND                 Digital ground

G5              VSSR                       GROUND                 Radio ground

G6              VSSR                       GROUND                 Radio ground

G7              GANT                       GROUND                 Antenna shielding ground

G8              VSSR                       GROUND                 Radio ground

H1              P0.5                                 GPIO         Port 0 Pin 5, lcd, csd

H2              P0.1                                 GPIO         Port 0 Pin 1, lcd, csd

H3              XTAL24O                    CLOCK                  24-MHz crystal

H4              XTAL24I                    CLOCK                  24-MHz crystal or external clock input

H5              VSSR                       GROUND                 Radio ground

H6              VSSR                       GROUND                 Radio ground

H7              ANT                        ANTENNA                Antenna pin

J1              P0.4                                 GPIO         Port 0 Pin 4, lcd, csd

Document Number: 002-23052 Rev.    **                                                                      Page 12 of 49
                                                                                                PSoC® 4: PSoC 4100_BLE

                                                                                                         Family Datasheet

Table 2.   PSoC 4100_BLE Pin List (WLCSP Package)         (continued)

      Pin             Name                               Type                                       Pin Description

      J2               P0.0                              GPIO               Port 0 Pin 0, lcd, csd

      J3              VDDR                               POWER              1.9-V to 5.5-V radio supply

      J6              VDDR                               POWER              1.9-V to 5.5-V radio supply

      J7              No Connect                          -                 -

High-speed I/O matrix (HSIOM) is a group of high-speed switches that routes GPIOs to the resources inside the device. These
resources include CapSense, TCPWMs, I2C, SPI, UART, and LCD. HSIOM_PORT_SELx are 32-bit-wide registers that control the

routing of GPIOs. Each register controls one port; four dedicated bits are assigned to each GPIO in the port. This provides up to 16

different options for GPIO routing as shown in Table 3.

Table 3.   HSIOM Port Settings

    Value                                    Description

0           Firmware-controlled GPIO

1           Output is firmware-controlled, but Output Enable (OE) is controlled from DSI.

2           Both output and OE are controlled from DSI.

3           Output is controlled from DSI, but OE is firmware-controlled.

4           Pin is a CSD sense pin

5           Pin is a CSD shield pin

6           Pin is connected to AMUXA

7           Pin is connected to AMUXB

8           Pin-specific Active function #0

9           Pin-specific Active function #1

10          Pin-specific Active function #2

11          Reserved

12          Pin is an LCD common pin

13          Pin is an LCD segment pin

14          Pin-specific Deep-Sleep function #0

15          Pin-specific Deep-Sleep function #1

The selection of peripheral function for different GPIO pins is given in Table 4.

Table 4.   Port Pin Connections

                                        Digital (HSIOM_PORT_SELx.SELy) ('x' denotes port number and 'y' denotes pin number)

      Name  Analog                   0           8              9                          10            14                  15

                                 GPIO        Active #0         Active #1           Active #2        Deep-Sleep #0    Deep-Sleep #1

P0.0        COMP0_INP            GPIO   TCPWM0_P[3]       SCB1_UART_RX[1]                           SCB1_I2C_SDA[1]  SCB1_SPI_MOSI[1]

P0.1        COMP0_INN            GPIO   TCPWM0_N[3]       SCB1_UART_TX[1]                           SCB1_I2C_SCL[1]  SCB1_SPI_MISO[1]

P0.2                             GPIO   TCPWM1_P[3]       SCB1_UART_RTS[1]                          COMP0_OUT[0]     SCB1_SPI_SS0[1]

P0.3                             GPIO   TCPWM1_N[3]       SCB1_UART_CTS[1]                          COMP1_OUT[0]     SCB1_SPI_SCLK[1]

P0.4        COMP1_INP            GPIO   TCPWM1_P[0]       SCB0_UART_RX[1]          EXT_CLK[0]/      SCB0_I2C_SDA[1]  SCB0_SPI_MOSI[1]
                                                                                   ECO_OUT[0]

P0.5        COMP1_INN            GPIO   TCPWM1_N[0]       SCB0_UART_TX[1]                           SCB0_I2C_SCL[1]  SCB0_SPI_MISO[1]

P0.6                             GPIO   TCPWM2_P[0]       SCB0_UART_RTS[1]                          SWDIO[0]         SCB0_SPI_SS0[1]

P0.7                             GPIO   TCPWM2_N[0]       SCB0_UART_CTS[1]                          SWDCLK[0]        SCB0_SPI_SCLK[1]

P1.0        CTBm1_OA0_INP        GPIO   TCPWM0_P[1]                                                 COMP0_OUT[1]     WCO_OUT[2]

P1.1        CTBm1_OA0_INN        GPIO   TCPWM0_N[1]                                                 COMP1_OUT[1]     SCB1_SPI_SS1

P1.2        CTBm1_OA0_OUT        GPIO   TCPWM1_P[1]                                                                  SCB1_SPI_SS2

P1.3        CTBm1_OA1_OUT        GPIO   TCPWM1_N[1]                                                                  SCB1_SPI_SS3

Document Number: 002-23052 Rev. **                                                                                   Page 13 of 49
                                                                                 PSoC® 4: PSoC 4100_BLE

                                                                                              Family Datasheet

Table 4.  Port  Pin Connections  (continued)

                                       Digital (HSIOM_PORT_SELx.SELy)  ('x'  denotes port number and 'y' denotes  pin number)

      Name      Analog           0            8     9                            10           14                  15

                                 GPIO  Active #0    Active #1                Active #2        Deep-Sleep #0       Deep-Sleep #1

P1.4            CTBm1_OA1_INN    GPIO  TCPWM2_P[1]  SCB0_UART_RX[0]                           SCB0_I2C_SDA[0]     SCB0_SPI_MOSI[1]

P1.5            CTBm1_OA1_INP    GPIO  TCPWM2_N[1]  SCB0_UART_TX[0]                           SCB0_I2C_SCL[0]     SCB0_SPI_MISO[1]

P1.6            CTBm1_OA0_INP    GPIO  TCPWM3_P[1]  SCB0_UART_RTS[0]                                              SCB0_SPI_SS0[1]

P1.7            CTBm1_OA1_INP    GPIO  TCPWM3_N[1]  SCB0_UART_CTS[0]                                              SCB0_SPI_SCLK[1]

P2.0            CTBm0_OA0_INP    GPIO                                                                             SCB0_SPI_SS1

P2.1            CTBm0_OA0_INN    GPIO                                                                             SCB0_SPI_SS2

P2.2            CTBm0_OA0_OUT    GPIO                                                         WAKEUP              SCB0_SPI_SS3

P2.3            CTBm0_OA1_OUT    GPIO                                                                             WCO_OUT[1]

P2.4            CTBm0_OA1_INN    GPIO

P2.5            CTBm0_OA1_INP    GPIO

P2.6            CTBm0_OA0_INP    GPIO

P2.7            CTBm0_OA1_INP    GPIO                                  EXT_CLK[1]/ECO_OUT[1]

P3.0            SARMUX_0         GPIO  TCPWM0_P[2]  SCB0_UART_RX[2]                           SCB0_I2C_SDA[2]

P3.1            SARMUX_1         GPIO  TCPWM0_N[2]  SCB0_UART_TX[2]                           SCB0_I2C_SCL[2]

P3.2            SARMUX_2         GPIO  TCPWM1_P[2]  SCB0_UART_RTS[2]

P3.3            SARMUX_3         GPIO  TCPWM1_N[2]  SCB0_UART_CTS[2]

P3.4            SARMUX_4         GPIO  TCPWM2_P[2]  SCB1_UART_RX[2]                           SCB1_I2C_SDA[2]

P3.5            SARMUX_5         GPIO  TCPWM2_N[2]  SCB1_UART_TX[2]                           SCB1_I2C_SCL[2]

P3.6            SARMUX_6         GPIO  TCPWM3_P[2]  SCB1_UART_RTS[2]

P3.7            SARMUX_7         GPIO  TCPWM3_N[2]  SCB1_UART_CTS[2]                                              WCO_OUT[0]

P4.0            CMOD             GPIO  TCPWM0_P[0]  SCB1_UART_RTS[0]                                              SCB1_SPI_MOSI[0]

P4.1            CTANK            GPIO  TCPWM0_N[0]  SCB1_UART_CTS[0]                                              SCB1_SPI_MISO[0]

P5.0                             GPIO  TCPWM3_P[0]  SCB1_UART_RX[0]    EXTPA_EN               SCB1_I2C_SDA[0]     SCB1_SPI_SS0[0]

P5.1                             GPIO  TCPWM3_N[0]  SCB1_UART_TX[0]    EXT_CLK[2]/ECO_OUT[2]  SCB1_I2C_SCL[0]     SCB1_SPI_SCLK[0]

P6.0_XTAL32O                     GPIO

P6.1_XTAL32I                     GPIO

Document Number: 002-23052 Rev. **                                                                                Page 14 of 49
                                                                                                                                 PSoC® 4: PSoC 4100_BLE

                                                                                                                                                                              Family Datasheet

The possible pin connections are shown for all analog and digital peripherals (except the radio, LCD,                                                                         and CSD blocks,           which were

shown in Table 1). A typical system application connection diagram is shown in Figure 5.

                                     Figure 5.         System Application Connection Diagram

                                                                                                                                                   VDDA

                                                                            C1

                                                                        1.0 uF                                                                                                               C2

                                                                                                                                                                                             1.0 uF

                             C3                            C4                         57  56  55   54       53       52    51    50    49    48    47    46    45     44      43

                             36 pF                     18 pF                U1

                                            Y2                                         EPAD  VCCD  VSSA     P3.7     P3.6  P3.5  P3.4  P3.3  P3.2  P3.1  P3.0  VDDA  VREF  P2.7  P2.6

                                         2          1

                                                       VDDD

                                          32.768KHz                     1       VDDD                                                                                                   P2.5  42

                                                                        2       XTAL32O/P6.0                                                                                           P2.4  41

                                                                        3       XTAL32I/P6.1                                                                                           P2.3  40

     ANTENNA                                                            4       XRES                                                                                                   P2.2  39

                                                                        5       P4.0                                                                                                   P2.1  38

                                                                        6       P4.1                                                                                                   P2.0  37         VDDA

                                                                        7       P5.0                                 PSoC 4XXX_BLE                                                     VDDA  36

                                                                        8       P5.1                                             56-QFN                                                P1.7  35

       1     2                                  VDDR                    9                                                                                                                    34

                                                                        10      VSS                                                                                                    P1.6  33

       1     2           C6                                             11      VDDR                                                                                                   P1.5  32

                                                                        12      GANT1                                                                                                  P1.4  31

                                                                        13      ANT                                                                                                    P1.3  30

                                                                        14      GANT2                       XTAL24O                                                                    P1.2  29

                     C5              L1                                         VDDR               XTAL24I                                                                             P1.1

                                                       VDDR                                  VDDR                    VDDR  P0.0  P0.1  P0.2  P0.3  VDDD  P0.4  P0.5  P0.6  P0.7  P1.0

                                                                                          15  16   17       18       19    20    21    22    23    24    25    26     27      28

                                                                            VDDR

                                                                        Y1      1                                                VDDD                          SWDIO  SWDCLK

                                                                        24MHz

                                                                            4          2

                                                                                3

Power                                                                           of thumb and that, for critical applications, the PCB layout, lead

                                                                                inductance,                 and                  the         bypass                   capacitor              parasitic  should  be

The PSoC 4100_BLE device can be supplied from batteries with                    simulated to design and obtain optimal bypassing.

a voltage range of 1.9 V to 5.5 V by directly connecting to the

digital supply (VDDD), analog supply (VDDA), and radio supply                        Power Supply                                                                     Bypass Capacitors

(VDDR) pins. Internal LDOs in the device regulate the supply                              VDDD                                         0.1-µF ceramic at each pin plus bulk

voltage to the required levels for different blocks. The device has                                                                    capacitor 1 µF to 10 µF.

one regulator for the digital circuitry and separate regulators for

radio circuitry for noise isolation. Analog circuits run directly from                    VDDA                                         0.1-µF ceramic at each pin plus bulk

the  analog  supply  (VDDA)  input.  The    device   uses  separate                                                                    capacitor 1 µF to 10 µF.

regulators for Deep-Sleep and Hibernate (lowered power supply                             VDDR                                         0.1-µF ceramic at each pin plus bulk

and retention) modes to minimize the power consumption. The                                                                            capacitor 1 µF to 10 µF.

radio stops working below 1.9 V, but the device continues to

function down to 1.71 V without RF. Note that VDDR must be                                VCCD                                         1-µF ceramic capacitor at the VCCD pin.

supplied whenever VDDD is supplied.

Bypass capacitors must be used from VDDx (x = A, D, or R) to                       VREF (optional)                                     The internal bandgap may be bypassed

ground. The typical practice for systems in this frequency range                                                                       with a 1-µF to 10-µF capacitor.

is to use a capacitor in the 1-µF range in parallel with a smaller

capacitor (for example, 0.1 µF). Note that these are simply rules

Document Number: 002-23052 Rev. **                                                                                                                                                                   Page 15 of 49
                                                                                           PSoC® 4: PSoC 4100_BLE

                                                                                                                 Family Datasheet

Development Support                                                     standard   and  custom     BLE   profiles.    Application    notes  often

                                                                        include   example  projects  in     addition  to  the  application  note

The PSoC 4100_BLE family has a rich set of documentation,               document.

development tools, and online resources to assist you during            Technical Reference Manual: The Technical Reference Manual

your development process. Visit www.cypress.com/go/psoc4 to             (TRM) contains all the technical detail you need to use a PSoC

find out more.                                                          device, including a complete description of all PSoC registers.

Documentation                                                           The   TRM  is   available    in     the  Documentation       section  at

                                                                        www.cypress.com/psoc4.

A suite of documentation supports the PSoC 4100_BLE family

to ensure that you can find answers to your questions quickly.          Online

This section contains a list of some of the key documents.              In addition to print documentation, the Cypress PSoC forums

Software User Guide: A step-by-step guide for using PSoC                connect you with fellow PSoC users and experts in PSoC from

Creator. The software user guide shows you how the PSoC                 around the world, 24 hours a day, 7 days a week.

Creator build process works in detail, how to use source control        Tools

with PSoC Creator, and much more.

Component       Datasheets:  The  flexibility  of  PSoC    allows  the  With  industry  standard   cores,   programming,        and  debugging

creation of new peripherals (Components) long after the device          interfaces, the PSoC 4100_BLE family is part of a development

has gone into production. Component datasheets provide all of           tool ecosystem. Visit us at www.cypress.com/go/psoccreator for

the  information  needed     to   select  and      use  a   particular  the latest information on the revolutionary, easy to use PSoC

Component, including a functional description, API documen-             Creator   IDE,  supported    third  party   compilers,  programmers,

tation, example code, and AC/DC specifications.                         debuggers, and development kits.

Application Notes: PSoC application notes discuss a particular

application  of   PSoC  in   depth;  examples      include  creating

Document Number: 002-23052 Rev. **                                                                                              Page 16 of 49
                                                                                           PSoC® 4: PSoC 4100_BLE

                                                                                                                           Family Datasheet

Electrical Specifications

Absolute Maximum Ratings

Table 5.  Absolute Maximum Ratings[1]

Spec      ID#  Parameter                         Description                 Min      Typ  Max                             Units                   Details/

                                                                                                                                                   Conditions

SID1           VDDD_ABS          Analog, digital, or radio supply relative   –0.5     –    6                                  V   Absolute max

                                 to VSS (VSSD = VSSA)

SID2           VCCD_ABS          Direct digital core voltage input relative  –0.5     –    1.95                               V   Absolute max

                                 to VSSD

SID3           VGPIO_ABS         GPIO voltage                                –0.5     –    VDD +0.5                           V   Absolute max

SID4           IGPIO_ABS         Maximum current per GPIO                    –25      –    25                              mA     Absolute max

SID5           IGPIO_injection   GPIO injection current, Max for VIH >       –0.5     –    0.5                             mA     Absolute max,

                                 VDDD, and Min for VIL < VSS                                                                      current injected

                                                                                                                                  per pin

BID57          ESD_HBM           Electrostatic discharge human body          2200[2]  –    –                                  V

                                 model

BID58          ESD_CDM           Electrostatic discharge charged device      500      –    –                                  V

                                 model

BID61          LU                Pin current for latch-up                    –200     –    200                             mA

Device Level Specifications

All specifications are valid for –40 °C  TA  105 °C, except where noted. Specifications are valid for 1.71 V to 5.5 V, except where

noted.

Table 6.  DC Specifications

Spec ID#       Parameter                         Description                 Min      Typ  Max                             Units                   Details/

                                                                                                                                                   Conditions

SID6           VDD               Power supply input voltage (VDDA =          1.8      –    5.5                             V      With regulator

                                 VDDD = VDD)                                                                                      enabled

SID7           VDD               Power supply input voltage unregulated      1.71     1.8  1.89                            V      Internally unregulated

                                 (VDDA = VDDD = VDD)                                                                              Supply

SID8           VDDR              Radio supply voltage (Radio ON)             1.9      –    5.5                             V

SID8A          VDDR              Radio supply voltage (Radio OFF)            1.71     –    5.5                             V

SID9           VCCD              Digital regulator output voltage (for core  –        1.8  –                               V

                                 logic)

SID10          CVCCD             Digital regulator output bypass capacitor   1        1.3  1.6                             µF     X5R ceramic or better

Active    Mode, VDD  =  1.71  V  to 5.5 V

SID13          IDD3              Execute   from  flash;  CPU  at  3 MHz      –        1.7  –                               mA     T = 25 °C,

                                                                                                                                  VDD = 3.3 V

SID14          IDD4              Execute   from  flash;  CPU  at  3 MHz      –        –    –                               mA     T = –40 C to 105 °C

SID15          IDD5              Execute   from  flash;  CPU  at  6 MHz      –        2.5  –                               mA     T = 25 °C,

                                                                                                                                  VDD = 3.3 V

SID16          IDD6              Execute   from  flash;  CPU  at  6 MHz      –        –    –                               mA     T = –40 °C to 105 °C

SID17          IDD7              Execute   from  flash;  CPU  at  12 MHz     –        4    –                               mA     T = 25 °C,

                                                                                                                                  VDD = 3.3 V

SID18          IDD8              Execute   from  flash;  CPU  at  12 MHz     –        –    –                               mA     T = –40 °C to 105 °C

Notes

1.  Usage above the absolute maximum conditions listed in Table 5 may cause permanent damage to the device. Exposure to absolute maximum conditions for extended
    periods of time may affect device reliability. The maximum storage temperature is 150 °C in compliance with JEDEC Standard JESD22-A103, High Temperature
    Storage Life. When used below absolute maximum conditions but above normal operating conditions, the device may not operate to specification.

2.  This does not apply to the RF pins (ANT, XTALI, and XTALO). RF pins (ANT, XTALI, and XTALO) are tested for 500-V HBM.

Document Number: 002-23052 Rev. **                                                                                                                 Page 17 of 49
                                                                            PSoC®  4: PSoC 4100_BLE

                                                                                   Family Datasheet

Table 6.  DC Specifications (continued)

Spec ID#  Parameter                      Description             Min  Typ   Max    Units  Details/

                                                                                          Conditions

SID19     IDD9         Execute from      flash; CPU at  24  MHz  –    7.1   –      mA     T = 25 °C,

                                                                                          VDD = 3.3 V

SID20     IDD10        Execute from      flash; CPU at  24  MHz  –    –     –      mA     T = –40 °C to 105 °C

SID21     IDD11        Execute from      flash; CPU at  48  MHz  –    13.4  –      mA     T = 25 °C,

                                                                                          VDD = 3.3 V

SID22     IDD12        Execute from      flash; CPU at  48  MHz  –    –     –      mA     T = –40 °C to 105 °C

Sleep Mode, VDD = 1.8 V to 5.5 V

SID23     IDD13        IMO on                                    –    –     –      mA     T = 25 °C,

                                                                                          VDD = 3.3 V, SYSCLK

                                                                                          = 3 MHz

Sleep Mode, VDD and VDDR = 1.9 V to 5.5 V

SID24     IDD14        ECO on                                    –    –     –      mA     T = 25 °C,

                                                                                          VDD = 3.3 V, SYSCLK

                                                                                          = 3 MHz

Deep-Sleep Mode, VDD   = 1.8 V to 3.6 V

SID25     IDD15        WDT with WCO on                           –    1.3   –      µA     T = 25 °C,

                                                                                          VDD = 3.3 V

SID26     IDD16        WDT with WCO on                           –    –     –      µA     T = –40 °C to 105 °C

Deep-Sleep Mode, VDD   = 3.6 V to 5.5 V

SID27     IDD17        WDT with WCO on                           –    –     –      µA     T = 25 °C,

                                                                                          VDD = 5 V

SID28     IDD18        WDT with WCO on                           –    –     –      µA     T = –40 °C to 105 °C

Deep-Sleep Mode, VDD   = 1.71 V to 1.89 V (Regulator Bypassed)

SID29     IDD19        WDT with WCO on                           –    –     –      µA     T = 25 °C

SID30     IDD20        WDT with WCO on                           –    –     –      µA     T = –40 °C to 105 °C

Deep-Sleep Mode, VDD   = 2.5 V to 3.6 V

SID31     IDD21        Opamp on                                  –    –     –      µA     T = 25 °C,

                                                                                          VDD = 3.3 V

SID32     IDD22        Opamp on                                  –    –     –      µA     T = –40 °C to 105 °C

Deep-Sleep Mode, VDD   = 3.6 V to 5.5 V

SID33     IDD23        Opamp on                                  –    –     –      µA     T = 25 °C,

                                                                                          VDD = 5 V

SID34     IDD24        Opamp on                                  –    –     –      µA     T = –40 °C to 105 °C

Hibernate Mode, VDD =  1.8 V to 3.6 V

SID37     IDD27        GPIO and reset active                     –    150   –      nA     T = 25 °C,

                                                                                          VDD = 3.3 V

SID38     IDD28        GPIO and reset active                     –    –     –      nA     T = –40 °C to 105 °C

Hibernate Mode, VDD =  3.6 V to 5.5 V

SID39     IDD29        GPIO and reset active                     –    –     –      nA     T = 25 °C,

                                                                                          VDD = 5 V

SID40     IDD30        GPIO and reset active                     –    –     –      nA     T = –40 °C to 105 °C

Hibernate Mode, VDD =  1.71 V to 1.89 V (Regulator Bypassed)

SID41     IDD31        GPIO and reset active                     –    –     –      nA     T = 25 °C

SID42     IDD32        GPIO and reset active                     –    –     –      nA     T = –40 °C to 105 °C

Document Number: 002-23052 Rev. **                                                                 Page 18 of 49
                                                                     PSoC®  4: PSoC 4100_BLE

                                                                            Family Datasheet

Table 6.  DC Specifications (continued)

Spec ID#    Parameter                    Description      Min  Typ   Max    Units  Details/

                                                                                   Conditions

Stop Mode, VDD = 1.8 V to 3.6 V

SID43       IDD33            Stop mode current (VDD)      –    20    –      nA     T = 25 °C,

                                                                                   VDD = 3.3 V

SID44       IDD34            Stop mode current (VDDR)     –    40    –-     nA     T = 25 °C,

                                                                                   VDDR = 3.3 V

SID45       IDD35            Stop mode current (VDD)      –       –  –      nA     T = –40 °C to 105 °C

SID46       IDD36            Stop mode current (VDDR)     –       –  –      nA     T = –40 °C to 105 °C,

                                                                                   VDDR = 1.9 V to 3.6 V

Stop Mode,  VDD = 3.6 V to 5.5 V

SID47       IDD37            Stop mode current (VDD)      –       –  –      nA     T = 25 °C,

                                                                                   VDD = 5 V

SID48       IDD38            Stop mode current (VDDR)     –       –  –      nA     T = 25 °C,

                                                                                   VDDR = 5 V

SID49       IDD39            Stop mode current (VDD)      –       –  –      nA     T = –40 °C to 105 °C

SID50       IDD40            Stop mode current (VDDR)     –       –  –      nA     T = –40 °C to 105 °C

Stop Mode,  VDD = 1.71 V to 1.89 V (Regulator Bypassed)

SID51       IDD41            Stop mode current (VDD)      –       –  –      nA     T = 25 °C

SID52       IDD42            Stop mode current (VDD)      –       –  –      nA     T = –40 °C to 105 °C

Table 7.  AC Specifications

Spec ID#    Parameter                    Description      Min  Typ   Max    Units  Details/

                                                                                   Conditions

SID53       FCPU             CPU frequency                DC   –     24     MHz    1.71 V VDD 5.5  V

SID54       TSLEEP           Wakeup from Sleep mode       –    0     –      µs     Guaranteed by

                                                                                   characterization

SID55       TDEEPSLEEP       Wakeup from Deep-Sleep mode  –    –     25     µs     24-MHz IMO.

                                                                                   Guaranteed by

                                                                                   characterization

SID56       THIBERNATE       Wakeup from Hibernate mode   –    –     2      ms     Guaranteed by

                                                                                   characterization

SID57       TSTOP            Wakeup from Stop mode        –    –     2      ms     Guaranteed by

                                                                                   characterization

Document Number: 002-23052 Rev. **                                                 Page 19 of 49
                                                                                           PSoC® 4: PSoC 4100_BLE

                                                                                                         Family Datasheet

GPIO

Table 8.  GPIO DC Specifications

Spec ID#       Parameter                        Description                    Min         Typ    Max        Units  Details/

                                                                                                                    Conditions

SID58     VIH                          Input voltage HIGH threshold            0.7 × VDD      –       –      V      CMOS input

SID59     VIL                          Input voltage LOW threshold             –              –   0.3 × VDD  V      CMOS input

SID60     VIH                          LVTTL input, VDD < 2.7 V                0.7 × VDD      –       -      V

SID61     VIL                          LVTTL input, VDD < 2.7 V                –              –   0.3× VDD   V

SID62     VIH                          LVTTL input, VDD ≥ 2.7 V                2.0            –       -      V

SID63     VIL                          LVTTL input, VDD ≥ 2.7 V                –              –   0.8        V

SID64     VOH                          Output voltage HIGH level               VDD –0.6       –       –      V      IOH = 4 mA at

                                                                                                                    3.3-V VDD

SID65     VOH                          Output voltage HIGH level               VDD –0.5       –       –      V      IOH = 1 mA at

                                                                                                                    1.8-V VDD

SID66     VOL                          Output voltage LOW level                –              –   0.6        V      IOL = 8 mA at

                                                                                                                    3.3-V VDD

SID67     VOL                          Output voltage LOW level                –              –   0.6        V      IOL= 4 mA at

                                                                                                                    1.8-V VDD

SID68     VOL                          Output voltage LOW level                –              –   0.4        V      IOL = 3 mA at

                                                                                                                    3.3-V VDD

SID69     RPULLUP                      Pull-up resistor                        3.5         5.6    8.5        kΩ

SID70     RPULLDOWN                    Pull-down resistor                      3.5         5.6    8.5        kΩ

SID71     IIL                          Input leakage current (absolute value)  –              –       2      nA     25 °C,

                                                                                                                    VDD = 3.3 V

SID72     IIL_CTBM                     Input leakage on CTBm input pins        –              –       4      nA

SID73     CIN                          Input capacitance                       –              –       7      pF

SID74     VHYSTTL                      Input hysteresis LVTTL                  25             40             mV     VDD > 2.7 V

SID75     VHYSCMOS                     Input hysteresis CMOS                   0.05 × VDD     –       –      mV

SID76     IDIODE                       Current through protection diode to     –              –   100        µA     Except for

                                       VDD/VSS                                                                      overvoltage-toler

                                                                                                                    ant pins (P5.0 and

                                                                                                                    P5.1)

SID77     ITOT_GPIO                    Maximum total source or sink chip       –              –   200        mA

                                       current

Table 9.  GPIO AC Specifications

Spec ID#       Parameter                        Description                    Min         Typ    Max        Units  Details/

                                                                                                                    Conditions

SID78     TRISEF                       Rise time in Fast-Strong mode           2           –      12         ns     3.3-V VDDD,

                                                                                                                    CLOAD = 25 pF

SID79     TFALLF                       Fall time in Fast-Strong mode           2           –      12         ns     3.3-V VDDD,

                                                                                                                    CLOAD = 25 pF

SID80     TRISES                       Rise time in Slow-Strong mode           10          –      60         ns     3.3-V VDDD,

                                                                                                                    CLOAD = 25 pF

SID81     TFALLS                       Fall time in Slow-Strong mode           10          –      60         ns     3.3-V VDDD,

                                                                                                                    CLOAD = 25 pF

Note

3.  VIH must not exceed VDDD + 0.2 V.

Document Number: 002-23052 Rev. **                                                                                  Page 20 of     49
                                                                            PSoC® 4: PSoC 4100_BLE

                                                                                     Family Datasheet

Table 9.   GPIO AC Specifications  (continued)

Spec ID#        Parameter             Description                   Min  Typ   Max   Units         Details/

                                                                                            Conditions

SID82      FGPIOUT1        GPIO Fout; 3.3 V  VDD 5.5 V.          –       –  33    MHz    90/10%, 25-pF

                           Fast-Strong mode                                                 load, 60/40 duty

                                                                                            cycle

SID83      FGPIOUT2        GPIO Fout; 1.7 VVDD 3.3 V.           –       –  16.7  MHz    90/10%, 25-pF

                           Fast-Strong mode                                                 load, 60/40 duty

                                                                                            cycle

SID84      FGPIOUT3        GPIO Fout; 3.3 V VDD 5.5 V.          –       –  7     MHz    90/10%, 25-pF

                           Slow-Strong mode                                                 load, 60/40 duty

                                                                                            cycle

SID85      FGPIOUT4        GPIO Fout; 1.7 V VDD 3.3 V.          –       –  3.5   MHz    90/10%, 25-pF

                           Slow-Strong mode                                                 load, 60/40 duty

                                                                                            cycle

SID86      FGPIOIN         GPIO input operating frequency;          –       –  48    MHz    90/10% VIO

                           1.71 V VDD 5.5 V

Table 10.  OVT GPIO DC Specifications (P5_0 and P5_1 Only)

Spec ID#        Parameter             Description                   Min  Typ   Max   Units         Details/

                                                                                            Conditions

SID71A     IIL             Input leakage current (absolute value),  –       –  10    µA     25 °C,

                           VIH > VDD                                                        VDD = 0 V, VIH=
                                                                                            3.0 V

SID66A     VOL             Output voltage LOW level                 –       –  0.4   V      IOL = 20 mA, VDD

                                                                                            > 2.9 V

Table 11.  OVT GPIO AC Specifications (P5_0 and P5_1 Only)

Spec ID#        Parameter             Description                   Min  Typ   Max   Units         Details/

                                                                                            Conditions

SID78A     TRISE_OVFS      Output rise time in Fast-Strong mode     1.5  –     12    ns     25-pF load,

                                                                                            10%–90%,

                                                                                            VDD=3.3 V

SID79A     TFALL_OVFS      Output fall time in Fast-Strong mode     1.5  –     12    ns     25-pF load,

                                                                                            10%–90%,

                                                                                            VDD=3.3 V

SID80A     TRISSS          Output rise time in Slow-Strong mode     10   –     60    ns     25-pF load,

                                                                                            10%–90%,

                                                                                            VDD=3.3 V

SID81A     TFALLSS         Output fall time in Slow-Strong mode     10   –     60    ns     25-pF load,

                                                                                            10%–90%,

                                                                                            VDD=3.3 V

SID82A     FGPIOUT1        GPIO FOUT; 3.3 V ≤ VDD ≤ 5.5 V           –    –     24    MHz    90/10%, 25-pF

                           Fast-Strong mode                                                 load, 60/40 duty

                                                                                            cycle

SID83A     FGPIOUT2        GPIO FOUT; 1.71 V ≤ VDD ≤ 3.3 V          –    –     16    MHz    90/10%, 25-pF

                           Fast-Strong mode                                                 load, 60/40 duty

                                                                                            cycle

Document Number: 002-23052 Rev. **                                                                 Page 21 of 49
                                                                                   PSoC® 4: PSoC        4100_BLE

                                                                                                Family  Datasheet

XRES

Table 12.  XRES DC Specifications

Spec ID#        Parameter                  Description           Min         Typ   Max          Units   Details/

                                                                                                        Conditions

SID87      VIH             Input voltage HIGH threshold          0.7 × VDDD     –          –         V  CMOS input

SID88      VIL             Input voltage LOW threshold           –              –  0.3 × VDDD        V  CMOS input

SID89      Rpullup         Pull-up resistor                      3.5         5.6      8.5           kΩ

SID90      CIN             Input capacitance                     –              3          –        pF

SID91      VHYSXRES        Input voltage hysteresis              –           100           –       mV

SID92      IDIODE          Current through protection diode  to  –              –     100           µA

                           VDDD/VSS

Table 13.  XRES AC Specifications

Spec ID#        Parameter                  Description           Min         Typ   Max          Units   Details/

                                                                                                        Conditions

SID93      TRESETWIDTH     Reset pulse width                     1           –        –            µs

Analog Peripherals

Opamp

Table 14.  Opamp Specifications

Spec ID#   Parameter                       Description           Min         Typ   Max          Units   Details/

                                                                                                        Conditions

IDD (Opamp Block Current. VDD = 1.8 V. No Load)

SID94      IDD_HI          Power = high                          –           1000  1300         µA

SID95      IDD_MED         Power = medium                        –           500   –            µA

SID96      IDD_LOW         Power = low                           –           250   350          µA

GBW (Load = 20 pF, 0.1 mA. VDDA = 2.7 V)

SID97      GBW_HI          Power = high                          6           –     –            MHz

SID98      GBW_MED         Power = medium                        4           –     –            MHz

SID99      GBW_LO          Power = low                           –           1     –            MHz

IOUT_MAX (VDDA  2.7 V, 500 mV from Rail)

SID100     IOUT_MAX_HI     Power = high                          10          –     –            mA

SID101     IOUT_MAX_MID    Power = medium                        10          –     –            mA

SID102     IOUT_MAX_LO     Power = low                           –           5     –            mA

IOUT (VDDA = 1.71 V, 500 mV from Rail)

SID103     IOUT_MAX_HI     Power = high                          4           –     –            mA

SID104     IOUT_MAX_MID    Power = medium                        4           –     –            mA

SID105     IOUT_MAX_LO     Power = low                           –           2     –            mA

SID106     VIN             Charge pump on, VDDA  2.7 V          –0.05       –     VDDA –  0.2  V

SID107     VCM             Charge pump on, VDDA  2.7 V          –0.05       –     VDDA –  0.2  V

VOUT (VDDA  2.7 V)

SID108     VOUT_1          Power = high, ILOAD=10 mA             0.5         –     VDDA –  0.5  V

SID109     VOUT_2          Power = high, ILOAD=1 mA              0.2         –     VDDA –  0.2  V

SID110     VOUT_3          Power = medium, ILOAD=1 mA            0.2         –     VDDA –  0.2  V

SID111     VOUT_4          Power = low, ILOAD=0.1 mA             0.2         –     VDDA –  0.2  V

SID112     VOS_TR          Offset voltage, trimmed               1           ±0.5  1            mV      High mode

Document Number: 002-23052 Rev. **                                                                      Page 22 of 49
                                                                               PSoC®        4: PSoC 4100_BLE

                                                                                            Family Datasheet

Table 14.  Opamp Specifications (continued)

Spec ID#   Parameter                      Description             Min   Typ        Max      Units    Details/

                                                                                                     Conditions

SID113     VOS_TR         Offset voltage, trimmed                 –     ±1         –        mV       Medium mode

SID114     VOS_TR         Offset voltage, trimmed                 –     ±2         –        mV       Low mode

SID115     VOS_DR_TR      Offset voltage drift, trimmed           –10   ±3         10       µV/°C    High mode

SID116     VOS_DR_TR      Offset voltage drift, trimmed           –     ±10        –        µV/°C    Medium mode

SID117     VOS_DR_TR      Offset voltage drift, trimmed           –     ±10        –        µV/°C    Low mode

SID118     CMRR           DC                                      65    70         –        dB       VDDD = 3.6 V,

                                                                                                     High-power mode

SID119     PSRR           At 1 kHz, 100-mV ripple                 70    85         –        dB       VDDD = 3.6 V

Noise

SID120     VN1            Input referred, 1 Hz–1 GHz, power =     –     94         –        µVrms

                          high

SID121     VN2            Input referred, 1 kHz, power = high     –     72         –        nV/rtHz

SID122     VN3            Input referred, 10 kHz, power = high    –     28         –        nV/rtHz

SID123     VN4            Input referred, 100 kHz, power = high   –     15         –        nV/rtHz

SID124     CLOAD          Stable up to maximum load. Perfor-      –     –          125      pF

                          mance specs at 50 pF

SID125     Slew_rate      Cload = 50 pF, Power = High,            6     –          –        V/µs

                          VDDA  2.7 V

SID126     T_op_wake      From disable to enable, no external RC  –     300        –        µs

                          dominating

Comp_mode (Comparator Mode; 50-mV Drive, TRISE = TFALL (Approx.)

SID127     TPD1           Response time; power = high             –     150        –        ns

SID128     TPD2           Response time; power = medium           –     400        –        ns

SID129     TPD3           Response time; power = low              –     2000       –        ns

SID130     Vhyst_op       Hysteresis                              –     10         –        mV

Deep-Sleep Mode (Deep-Sleep mode operation is only guaranteed for VDDA  > 2.5  V)

SID131     GBW_DS         Gain bandwidth product                  –     50         –        kHz

SID132     IDD_DS         Current                                 –     15         –        µA

SID133     Vos_DS         Offset voltage                          –     5          –        mV

SID134     Vos_dr_DS      Offset voltage drift                    –     20         –        µV/°C

SID135     Vout_DS        Output voltage                          0.2   –          VDD–0.2  V

SID136     Vcm_DS         Common mode voltage                     0.2   –          VDD–1.8  V

Table 15.  Comparator DC  Specifications

Spec ID#   Parameter                      Description             Min   Typ        Max      Units    Details/

                                                                                                     Conditions

SID140     VOFFSET1       Input offset voltage, Factory trim      –     –          ±10      mV

SID141     VOFFSET2       Input offset voltage, Custom trim       –     –          ±6       mV

SID141A    VOFFSET3       Input offset voltage, ultra-low-power   –     ±12        –        mV       VDDD ≥ 2.6 V for

                          mode                                                                       Temp < 0 °C

                                                                                                     VDDD ≥ 1.8 V for
                                                                                                     Temp ≥ 0 °C

SID142     VHYST          Hysteresis when enabled                 –     10         35       mV

Document Number: 002-23052 Rev. **                                                                   Page 23 of        49
                                                                           PSoC®  4: PSoC 4100_BLE

                                                                                  Family Datasheet

Table 15.  Comparator DC  Specifications  (continued)

Spec ID#   Parameter                      Description            Min  Typ  Max    Units        Details/

                                                                                         Conditions

SID143     VICM1          Input common mode voltage in normal    0    –    VDDD   V      Modes 1 and 2

                          mode                                             –0.1

SID144     VICM2          Input common mode voltage in           0    –    VDDD   V

                          low-power mode

SID145     VICM3          Input common mode voltage in ultra     0    –    VDDD   V      VDDD  ≥  2.6 V  for

                          low-power mode                                   –1.15         Temp  <  0 °C

                                                                                         VDDD  ≥  1.8 V  for

                                                                                         Temp  ≥  0 °C

SID146     CMRR           Common mode rejection ratio            50   –    –      dB     VDDD  ≥  2.7 V

SID147     CMRR           Common mode rejection ratio            42   –    –      dB     VDDD  ≤  2.7 V

SID148     ICMP1          Block current, normal mode             –    –    400    µA

SID149     ICMP2          Block current, low-power mode          –    –    100    µA

SID150     ICMP3          Block current in ultra-low-power mode  –    6    –      µA     VDDD  ≥  2.6 V  for

                                                                                         Temp  <  0 °C

                                                                                         VDDD  ≥  1.8 V  for

                                                                                         Temp  ≥  0 °C

SID151     ZCMP           DC input impedance of comparator       35   –    –      MΩ

Table 16.  Comparator AC  Specifications

Spec ID#   Parameter                      Description            Min  Typ  Max    Units        Details/

                                                                                         Conditions

SID152     TRESP1         Response time, normal mode, 50-mV      –    38   –      ns     50-mV overdrive

                          overdrive

SID153     TRESP2         Response time, low-power mode,         –    70   –      ns     50-mV overdrive

                          50-mV overdrive

SID154     TRESP3         Response time, ultra-low-power mode,   –    2.3  –      µs     200-mV overdrive

                          50-mV overdrive                                                VDDD ≥ 2.6 V for

                                                                                         Temp < 0 °C

                                                                                         VDDD ≥ 1.8 V for
                                                                                         Temp ≥ 0 °C

Temperature Sensor

Table 17.  Temperature Sensor Specifications

Spec ID#   Parameter                      Description            Min  Typ  Max    Units  Details/Conditions

SID155     TSENSACC       Temperature-sensor accuracy            –5   ±1   5      °C     –40 to +85 °C

Document Number: 002-23052 Rev. **                                                             Page 24 of 49
                                                                              PSoC® 4: PSoC 4100_BLE

                                                                                        Family Datasheet

SAR ADC

Table 18.  SAR ADC DC Specifications

Spec ID#   Parameter                  Description                  Min   Typ  Max       Units  Details/Conditions

SID156     A_RES       Resolution                                  –     –    12        bits

SID157     A_CHNIS_S   Number of channels - single-ended           –     –    8                8 full-speed

SID158     A-CHNKS_D   Number of channels - differential           –     –    4                Diff inputs use

                                                                                               neighboring I/O

SID159     A-MONO      Monotonicity                                –     –    –                Yes

SID160     A_GAINERR   Gain error                                  –     –    ±0.1      %      With external

                                                                                               reference

SID161     A_OFFSET    Input offset voltage                        –     –    2         mV     Measured with 1-V

                                                                                               VREF

SID162     A_ISAR      Current consumption                         –     –    1         mA

SID163     A_VINS      Input voltage range - single-ended          VSS   –    VDDA      V

SID164     A_VIND      Input voltage range - differential          VSS   –    VDDA      V

SID165     A_INRES     Input resistance                            –     –    2.2       kΩ

SID166     A_INCAP     Input capacitance                           –     –    10        pF

SID312     VREFSAR     Trimmed internal reference to SAR           –1    –    1         %      Percentage of Vbg

                                                                                               (1.024 V)

Table 19.  SAR ADC AC Specifications

Spec ID#   Parameter                  Description                  Min   Typ  Max       Units        Details/

                                                                                                    Conditions

SID167     A_PSRR      Power-supply rejection ratio                70    –    –         dB     Measured at 1-V

                                                                                               reference

SID168     A_CMRR      Common-mode rejection ratio                 66    –    –         dB

SID169     A_SAMP      Sample rate                                 –     –    806       ksps

SID313     Fsarintref  SAR operating speed without external        –     –    100       ksps   12-bit resolution

                       ref. bypass

SID170     A_SNR       Signal-to-noise ratio (SNR)                 65    –    –         dB     FIN = 10 kHz

SID171     A_BW        Input bandwidth without aliasing            –     –    A_SAMP/2  kHz

SID172     A_INL       Integral nonlinearity. VDD = 1.71 V to      –1.7  –    2         LSB    VREF = 1 V to VDD

                       5.5 V, 1 Msps

SID173     A_INL       Integral nonlinearity. VDDD = 1.71 V to     –1.5  –    1.7       LSB    VREF = 1.71 V to VDD

                       3.6 V, 1 Msps

SID174     A_INL       Integral nonlinearity. VDD = 1.71 V to      –1.5  –    1.7       LSB    VREF = 1 V to VDD

                       5.5 V, 500 Ksps

SID175     A_dnl       Differential nonlinearity. VDD = 1.71 V to  –1    –    2.2       LSB    VREF = 1 V to VDD

                       5.5 V, 1 Msps

SID176     A_DNL       Differential nonlinearity. VDD = 1.71 V to  –1    –    2         LSB    VREF = 1.71 V to VDD

                       3.6 V, 1 Msps

SID177     A_DNL       Differential nonlinearity. VDD = 1.71 V to  –1    –    2.2       LSB    VREF = 1 V to VDD

                       5.5 V, 500 Ksps

SID178     A_THD       Total harmonic distortion                   –     –    –65       dB     FIN = 10 kHz

Document Number: 002-23052 Rev. **                                                                   Page 25 of 49
                                                                                  PSoC®  4: PSoC 4100_BLE

                                                                                         Family Datasheet

CSD

Table 20.  CSD Block Specifications

Spec ID#   Parameter                   Description                   Min     Typ  Max    Units  Details/

                                                                                                Conditions

SID179     VCSD         Voltage range of operation                   1.71    –    5.5        V

SID180     IDAC1        DNL for 8-bit resolution                     –1      –    1      LSB

SID181     IDAC1        INL for 8-bit resolution                     –3      –    3      LSB

SID182     IDAC2        DNL for 7-bit resolution                     –1      –    1      LSB

SID183     IDAC2        INL for 7-bit resolution                     –3      –    3      LSB

                                                                                                Capacitance range of

                                                                                                9 pF to 35 pF, 0.1-pF

SID184     SNR          Ratio of counts of finger to noise           5       –    –      Ratio  sensitivity. Radio is

                                                                                                not operating during

                                                                                                the scan

SID185     IDAC1_CRT1   Output current of IDAC1 (8 bits) in          –       612  –      µA

                        High range

SID186     IDAC1_CRT2   Output current of IDAC1 (8 bits) in          –       306  –      µA

                        Low range

SID187     IDAC2_CRT1   Output current of IDAC2 (7 bits) in          –       305  –      µA

                        High range

SID188     IDAC2_CRT2   Output current of IDAC2 (7 bits) in          –       153  –      µA

                        Low range

Digital Peripherals

Timer

Table 21.  Timer DC Specifications

Spec ID    Parameter                   Description                   Min     Typ  Max    Units  Details/Conditions

SID189     ITIM1        Block current  consumption    at  3 MHz      –       –    42     µA     16-bit timer, 85 °C

SID189A                                                              –       –    46     µA     16-bit timer, 105 °C

SID190     ITIM2        Block current  consumption    at  12 MHz     –       –    130    µA     16-bit timer, 85 °C

SID190A                                                              –       –    137    µA     16-bit timer, 105 °C

SID191     ITIM3        Block current  consumption    at  48 MHz     –       –    535    µA     16-bit timer, 85 °C

SID191A                                                              –       –    560    µA     16-bit timer, 105 °C

Table 22.  Timer AC Specifications

Spec ID    Parameter                   Description                   Min     Typ  Max    Units  Details/Conditions

SID192     TTIMFREQ     Operating frequency                          FCLK    –    48     MHz

SID193     TCAPWINT     Capture pulse width (internal)            2  × TCLK  –    –      ns

SID194     TCAPWEXT     Capture pulse width (external)            2  × TCLK  –    –      ns

SID195     TTIMRES      Timer resolution                             TCLK    –    –      ns

SID196     TTENWIDINT   Enable pulse width (internal)             2  × TCLK  –    –      ns

SID197     TTENWIDEXT   Enable pulse width (external)             2  × TCLK  –    –      ns

SID198     TTIMRESWINT  Reset pulse width (internal)              2  × TCLK  –    –      ns

SID199     TTIMRESEXT   Reset pulse width (external)              2  × TCLK  –    –      ns

Document Number: 002-23052 Rev. **                                                              Page 26 of 49
                                                                                        PSoC®  4: PSoC 4100_BLE

                                                                                               Family Datasheet

Counter

Table 23.  Counter DC Specifications

Spec ID      Parameter                   Description                      Min     Typ   Max    Units  Details/Conditions

SID200       ICTR1        Block current  consumption       at  3 MHz      –       –     42     µA     16-bit timer, 85 °C

SID200A                                                                   –       –     46     µA     16-bit timer, 105 °C

SID201       ICTR2        Block current  consumption       at  12 MHz     –       –     130    µA     16-bit timer, 85 °C

SID201A                                                                   –       –     137    µA     16-bit timer, 105 °C

SID202       ICTR3        Block current  consumption       at  48 MHz     –       –     535    µA     16-bit timer, 85 °C

SID202A                                                                   –       –     560    µA     16-bit timer, 105 °C

Table 24.  Counter AC Specifications

Spec ID      Parameter                   Description                      Min     Typ   Max    Units  Details/Conditions

SID203       TCTRFREQ     Operating frequency                             FCLK    –     48     MHz

SID204       TCTRPWINT    Capture pulse width (internal)               2  × TCLK  –     –      ns

SID205       TCTRPWEXT    Capture pulse width (external)               2  × TCLK  –     –      ns

SID206       TCTRES       Counter Resolution                              TCLK    –     –      ns

SID207       TCENWIDINT   Enable pulse width (internal)                2  × TCLK  –     –      ns

SID208       TCENWIDEXT   Enable pulse width (external)                2  × TCLK  –     –      ns

SID209       TCTRRESWINT  Reset pulse width (internal)                 2  × TCLK  –     –      ns

SID210       TCTRRESWEXT  Reset pulse width (external)                 2  × TCLK  –     –      ns

Pulse Width Modulation (PWM)

Table 25.  PWM DC Specifications

Spec ID      Parameter                   Description                      Min     Typ   Max    Units  Details/Conditions

SID211       IPWM1        Block current  consumption       at  3 MHz      –          –  42     µA     16-bit timer, 85 °C

SID211A                                                                   –          –  46     µA     16-bit timer, 105 °C

SID212       IPWM2        Block current  consumption       at  12 MHz     –          –  130    µA     16-bit timer, 85 °C

SID212A                                                                   –          –  137    µA     16-bit timer, 105 °C

SID213       IPWM3        Block current  consumption       at  48 MHz     –          –  535    µA     16-bit timer, 85 °C

SID213A                                                                   –          –  560    µA     16-bit timer, 105 °C

Table 26.  PWM AC Specifications

Spec     ID  Parameter                   Description                      Min     Typ   Max    Units  Details/Conditions

SID214       TPWMFREQ         Operating frequency                         FCLK    –     48     MHz

SID215       TPWMPWINT        Pulse width (internal)                   2  × TCLK  –     –      ns

SID216       TPWMEXT          Pulse width (external)                   2  × TCLK  –     –      ns

SID217       TPWMKILLINT      Kill pulse width (internal)              2  × TCLK  –     –      ns

SID218       TPWMKILLEXT      Kill pulse width (external)              2  × TCLK  –     –      ns

SID219       TPWMEINT         Enable pulse width (internal)            2  × TCLK  –     –      ns

SID220       TPWMENEXT        Enable pulse width (external)            2  × TCLK  –     –      ns

SID221       TPWMRESWINT      Reset pulse width (internal)             2  × TCLK  –     –      ns

SID222       TPWMRESWEXT      Reset pulse width (external)             2  × TCLK  –     –      ns

Document Number: 002-23052 Rev. **                                                                    Page 27 of 49
                                                                                        PSoC®       4: PSoC 4100_BLE

                                                                                                    Family Datasheet

I2C

Table 27.  Fixed I2C DC Specifications

Spec ID           Parameter                  Description                Min        Typ        Max   Units  Details/Conditions

SID223     II2C1             Block current consumption at 100 kHz            –       –         50   µA

SID224     II2C2             Block current consumption at 400 kHz            –       –         155  µA

SID225     II2C3             Block current consumption at 1 Mbps             –       –         390  µA

SID226     II2C4             I2C enabled in Deep-Sleep mode                  –       –         1.4  µA

Table 28.  Fixed I2C AC Specifications

Spec ID           Parameter                  Description                   Min       Typ       Max  Units  Details/Conditions

SID227     FI2C1             Bit rate                                        –       –         1    Mbps

LCD Direct Drive

Table 29.  LCD Direct Drive  DC Specifications

Spec ID           Parameter                 Description                 Min        Typ       Max    Units  Details/Conditions

SID228     ILCDLOW           Operating current in low-power mode           –       17.5        –    µA     16 × 4 small segment

                                                                                                           display at 50 Hz

SID229     CLCDCAP           LCD capacitance per segment/common            –       500       5000   pF

                             driver

SID230     LCDOFFSET         Long-term segment offset                      –         20        –    mV

SID231     ILCDOP1           LCD system operating current                  –         2         –    mA     32 × 4 segments.

                             VBIAS = 5 V                                                                   50 Hz at 25 °C

SID232     ILCDOP2           LCD system operating current                  –         2         –    mA     32 × 4 segments

                             VBIAS = 3.3 V                                                                 50 Hz at 25 °C

Table 30.  LCD Direct Drive AC Specifications

Spec ID           Parameter                 Description                 Min     Typ       Max       Units  Details/Conditions

SID233     FLCD              LCD frame rate                             10         50     150       Hz

Table 31.  Fixed UART DC Specifications

Spec ID    Parameter                      Description                   Min     Typ       Max       Units  Details/Conditions

SID234     IUART1            Block current consumption   at  100  kbps  –       –         55        µA

SID235     IUART2            Block current consumption   at             –       –         312       µA

                             1000 kbps

Table 32.  Fixed UART AC Specifications

Spec ID    Parameter                      Description                   Min     Typ       Max       Units  Details/Conditions

SID236     FUART             Bit rate                                   –       –         1         Mbps

Document Number: 002-23052 Rev. **                                                                         Page 28 of 49
                                                                                PSoC®   4: PSoC 4100_BLE

                                                                                        Family Datasheet

SPI Specifications

Table 33.  Fixed SPI DC Specifications

Spec ID    Parameter                       Description                Min  Typ  Max     Units  Details/Conditions

SID237     ISPI1            Block current consumption at 1 Mbps       –    –    360     µA

SID238     ISPI2            Block current consumption at 4 Mbps       –    –    560     µA

SID239     ISPI3            Block current consumption at 8 Mbps       –    –    600     µA

Table 34.  Fixed SPI AC Specifications

Spec ID    Parameter                       Description                Min  Typ  Max     Units  Details/Conditions

SID240     FSPI             SPI operating frequency (master; 6x       –    –    8       MHz

                            oversampling)

Table 35.  Fixed SPI Master Mode AC Specifications

Spec ID    Parameter                       Description                Min  Typ  Max     Units  Details/Conditions

SID241     TDMO             MOSI valid after Sclock driving edge      –    –    18      ns

SID242     TDSI             MISO valid before Sclock capturing        20   –    –       ns     Full clock, late MISO

                            edge. Full clock, late MISO sampling                               sampling

                            used

SID243     THMO             Previous MOSI data hold time              0    –    –       ns     Referred to Slave

                                                                                               capturing edge

Table 36.  Fixed SPI Slave  Mode AC Specifications

Spec ID    Parameter                    Description                   Min  Typ  Max     Units  Details/Conditions

SID244     TDMI             MOSI valid before Sclock capturing        40   –    –       ns

                            edge

SID245     TDSO             MISO valid after Sclock driving edge      –    –    42 + 3  ns

                                                                                × TSCB

SID246     TDSO_ext         MISO valid after Sclock driving edge  in  –    –    50      ns     VDD < 3.0 V

                            external clock mode

SID247     THSO             Previous MISO data hold time              0    –    –       ns

SID248     TSSELSCK         SSEL valid to first SCK valid edge        100  –    –       ns

Document Number: 002-23052 Rev. **                                                                       Page 29 of 49
                                                                             PSoC® 4: PSoC 4100_BLE

                                                                                       Family Datasheet

Memory

Table 37.    Flash DC Specifications

    Spec ID  Parameter                   Description             Min    Typ  Max   Units    Details/Conditions

SID249       VPE             Erase and program voltage           1.71   –    5.5   V

SID310       TWS32           Number of Wait states at            1      –    –              CPU execution from

                             16–24 MHz                                                      flash

SID311       TWS16           Number of Wait states for           0      –    –              CPU execution from

                             0–16 MHz                                                       flash

Table 38.    Flash AC Specifications

Spec ID      Parameter                   Description             Min    Typ  Max   Units    Details/Conditions

SID250       TROWWRITE[4]    Row (block) write time (erase and   –      –    20    ms       Row (block) = 128 bytes

                             program)

SID251       TROWERASE[4]    Row erase time                      –      –    13    ms       Row (block) = 128 bytes

                                                                                            for 128-KB flash devices

                                                                                            Row (block) = 256 bytes

                                                                                            for 256-KB flash devices

SID252       TROWPROGRAM[4]  Row program time after erase        –      –    7     ms

SID253       TBULKERASE[4]   Bulk erase time (128 KB)            –      –    35    ms

SID254       TDEVPROG[4]     Total device program time           –      –    25    seconds

SID255       FEND            Flash endurance                     100 K  –    –     cycles

SID256       FRET            Flash retention. TA  55 °C, 100 K  20     –    –     years

                             P/E cycles

SID257       FRET2           Flash retention. TA  85 °C, 10 K   10     –    –     years

                             P/E cycles

SID257A      FRET3           Flash retention. TA  105 °C, 10 K  3      –    –     years    For TA ≥ 85 °C

                             P/E cycles

System Resources

Power-on-Reset (POR)

Table 39.    POR DC Specifications

Spec ID      Parameter                   Description             Min    Typ  Max   Units    Details/Conditions

SID258       VRISEIPOR       Rising trip voltage                 0.80   –    1.45  V

SID259       VFALLIPOR       Falling trip voltage                0.75   –    1.40  V

SID260       VIPORHYST       Hysteresis                          15     –    200   mV

Table 40.    POR AC Specifications

    Spec ID  Parameter                   Description             Min    Typ  Max   Units    Details/Conditions

SID264       TPPOR_TR        PPOR response time in Active        –      –    1     µs

                             and Sleep modes

Note

4.  It can take as much as 20 milliseconds to write to flash. During this time, the device should not be reset, or flash operations will be interrupted and cannot be relied
    on to have completed. Reset sources include the XRES pin, software resets, CPU lockup states and privilege violations, improper power supply levels, and watchdogs.
    Make certain that these are not inadvertently activated.

Document Number: 002-23052 Rev. **                                                                 Page 30 of 49
                                                                             PSoC® 4: PSoC       4100_BLE

                                                                                         Family  Datasheet

Table 41.  Brown-Out Detect

Spec ID#          Parameter                     Description            Min   Typ   Max   Units   Details/

                                                                                                 Conditions

SID261     VFALLPPOR             BOD trip voltage in Active and Sleep  1.64  –     –     V

                                 modes

SID262     VFALLDPSLP            BOD trip voltage in Deep-Sleep mode   1.4   –     –     V

Table 42.  Hibernate Reset

Spec ID#          Parameter                     Description            Min   Typ   Max   Units   Details/

                                                                                                 Conditions

SID263     VHBRTRIP              BOD trip voltage in Hibernate  mode   1.1   –     –     V

Voltage Monitors

Table 43.  Voltage Monitor   DC  Specifications

Spec ID           Parameter                     Description            Min   Typ   Max   Units   Details/

                                                                                                 Conditions

SID265     VLVI1                 LVI_A/D_SEL[3:0]  =  0000b            1.71  1.75  1.79     V

SID266     VLVI2                 LVI_A/D_SEL[3:0]  =  0001b            1.76  1.80  1.85     V

SID267     VLVI3                 LVI_A/D_SEL[3:0]  =  0010b            1.85  1.90  1.95     V

SID268     VLVI4                 LVI_A/D_SEL[3:0]  =  0011b            1.95  2.00  2.05     V

SID269     VLVI5                 LVI_A/D_SEL[3:0]  =  0100b            2.05  2.10  2.15     V

SID270     VLVI6                 LVI_A/D_SEL[3:0]  =  0101b            2.15  2.20  2.26     V

SID271     VLVI7                 LVI_A/D_SEL[3:0]  =  0110b            2.24  2.30  2.36     V

SID272     VLVI8                 LVI_A/D_SEL[3:0]  =  0111b            2.34  2.40  2.46     V

SID273     VLVI9                 LVI_A/D_SEL[3:0]  =  1000b            2.44  2.50  2.56     V

SID274     VLVI10                LVI_A/D_SEL[3:0]  =  1001b            2.54  2.60  2.67     V

SID275     VLVI11                LVI_A/D_SEL[3:0]  =  1010b            2.63  2.70  2.77     V

SID276     VLVI12                LVI_A/D_SEL[3:0]  =  1011b            2.73  2.80  2.87     V

SID277     VLVI13                LVI_A/D_SEL[3:0]  =  1100b            2.83  2.90  2.97     V

SID278     VLVI14                LVI_A/D_SEL[3:0]  =  1101b            2.93  3.00  3.08     V

SID279     VLVI15                LVI_A/D_SEL[3:0]  =  1110b            3.12  3.20  3.28     V

SID280     VLVI16                LVI_A/D_SEL[3:0]  =  1111b            4.39  4.50  4.61     V

SID281     LVI_IDD               Block current                         –     –     100   µA

Table 44.  Voltage Monitor   AC Specifications

Spec ID    Parameter                            Description            Min   Typ   Max   Units   Details/

                                                                                                 Conditions

SID282     TMONTRIP              Voltage monitor trip time             –     –        1  µs

Document Number: 002-23052 Rev. **                                                               Page 31 of 49
                                                                                PSoC®    4: PSoC 4100_BLE

                                                                                         Family Datasheet

SWD Interface

Table 45.  SWD Interface Specifications

Spec ID        Parameter                 Description             Min       Typ  Max      Units  Details/Conditions

SID283     F_SWDCLK1           3.3 V  VDD  5.5 V               –         –    14       MHz    SWDCLK ≤ 1/3 CPU

                                                                                                clock frequency

SID284     F_SWDCLK2           1.71 V  VDD  3.3 V              –         –    7        MHz    SWDCLK ≤ 1/3 CPU

                                                                                                clock frequency

SID285     T_SWDI_SETUP        T = 1/f SWDCLK                    0.25 × T  –    –        ns

SID286     T_SWDI_HOLD         T = 1/f SWDCLK                    0.25 × T  –    –        ns

SID287     T_SWDO_VALID        T = 1/f SWDCLK                    –         –    0.5 × T  ns

SID288     T_SWDO_HOLD         T = 1/f SWDCLK                    1         –    –        ns

Internal Main Oscillator

Table 46.  IMO DC Specifications

Spec ID        Parameter                 Description             Min       Typ  Max      Units  Details/Conditions

SID289     IIMO1               IMO operating current at 48 MHz   –         –    1000     µA

SID290     IIMO2               IMO operating current at 24 MHz   –         –    325      µA

SID291     IIMO3               IMO operating current at 12 MHz   –         –    225      µA

SID292     IIMO4               IMO operating current at 6 MHz    –         –    180      µA

SID293     IIMO5               IMO operating current at 3 MHz    –         –    150      µA

Table 47.  IMO AC Specifications

Spec ID        Parameter                 Description             Min       Typ  Max      Units  Details/Conditions

SID296     FIMOTOL3            Frequency variation from 3   to   –         –    ±2       %      With API-called

                               48 MHz                                                           calibration

SID297     FIMOTOL3            IMO startup time                  –         –    12       µs

Internal Low-Speed Oscillator

Table 48.  ILO DC Specifications

Spec ID        Parameter                 Description             Min       Typ  Max      Units  Details/Conditions

SID298     IILO2               ILO operating current at 32  kHz  –         0.3  1.05     µA     Guaranteed by design

Table 49.  ILO AC Specifications

Spec ID        Parameter                 Description             Min       Typ  Max      Units  Details/Conditions

SID299     TSTARTILO1          ILO startup time                  –         –    2        ms

SID300     FILOTRIM1           32-kHz trimmed frequency          15        32   50       kHz

Document Number: 002-23052 Rev. **                                                              Page 32 of 49
                                                                                 PSoC® 4: PSoC 4100_BLE

                                                                                       Family Datasheet

Table 50.  External Clock Specifications

Spec ID         Parameter                  Description                Min  Typ   Max   Units  Details/Conditions

SID301     ExtClkFreq        External clock input frequency           0       –  48    MHz    CMOS input level only

SID302     ExtClkDuty        Duty cycle; Measured at VDD/2            45      –  55    %      CMOS input level only

Table 51.  UDB AC Specifications

Spec ID         Parameter                  Description                Min  Typ   Max   Units  Details/Conditions

Data Path performance

SID303     FMAX-TIMER        Max frequency of 16-bit timer in a       –    –     48    MHz

                             UDB pair

SID304     FMAX-ADDER        Max frequency of 16-bit adder in a       –    –     48    MHz

                             UDB pair

SID305     FMAX_CRC          Max frequency of 16-bit CRC/PRS          –    –     48    MHz

                             in a UDB pair

PLD Performance in UDB

SID306     FMAX_PLD          Max frequency of 2-pass PLD              –    –     48    MHz

                             function in a UDB pair

Clock to Output Performance

SID307     TCLK_OUT_UDB1     Prop. delay for clock in to data out at  –    15       –  ns

                             25 °C, Typical

SID308     TCLK_OUT_UDB2     Prop. delay for clock in to data out,    –    25       –  ns

                             Worst case

Table 52.  BLE Subsystem

Spec ID#        Parameter                  Description                Min  Typ   Max   Units  Details/

                                                                                              Conditions

RF Receiver Specification

SID340     RXS, IDLE         RX sensitivity with idle transmitter     –    –89   –     dBm

SID340A                      RX sensitivity with idle transmitter     –    –91   –     dBm    Guaranteed by design

                             excluding Balun loss                                             simulation

SID341     RXS, DIRTY        RX sensitivity with dirty transmitter    –    –87   –70   dBm    RF-PHY Specification

                                                                                              (RCV-LE/CA/01/C)

SID342     RXS, HIGHGAIN     RX sensitivity in high-gain mode with    –    –91   –     dBm

                             idle transmitter

SID343     PRXMAX            Maximum input power                      –10  –1    –     dBm    RF-PHY Specification

                                                                                              (RCV-LE/CA/06/C)

SID344     CI1               Cochannel interference,                  –    9     21    dB     RF-PHY Specification

                             Wanted signal at –67 dBm and Inter-                              (RCV-LE/CA/03/C)

                             ferer at FRX

SID345     CI2               Adjacent channel interference            –    3     15    dB     RF-PHY Specification

                             Wanted signal at –67 dBm and Inter-                              (RCV-LE/CA/03/C)

                             ferer at FRX ±1 MHz

SID346     CI3               Adjacent channel interference            –    –29   –     dB     RF-PHY Specification

                             Wanted signal at –67 dBm and Inter-                              (RCV-LE/CA/03/C)

                             ferer at FRX ±2 MHz

Document Number: 002-23052 Rev. **                                                                        Page 33 of 49
                                                                               PSoC® 4: PSoC 4100_BLE

                                                                                    Family Datasheet

Table 52.  BLE Subsystem   (continued)

Spec ID#        Parameter               Description                  Min  Typ  Max  Units          Details/

                                                                                           Conditions

SID347     CI4                 Adjacent channel interference         –    –39  –    dB     RF-PHY Specification

                               Wanted signal at –67 dBm and Inter-                         (RCV-LE/CA/03/C)

                               ferer at ≥FRX ±3 MHz

SID348     CI5                 Adjacent channel interference         –    –20  –    dB     RF-PHY Specification

                               Wanted Signal at –67 dBm and Inter-                         (RCV-LE/CA/03/C)

                               ferer at Image frequency (FIMAGE)

SID349     CI3                 Adjacent channel interference         –    –30  –    dB     RF-PHY Specification

                               Wanted signal at –67 dBm and Inter-                         (RCV-LE/CA/03/C)

                               ferer at Image frequency (FIMAGE ±
                               1 MHz)

SID350     OBB1                Out-of-band blocking,                 –30  –27  –    dBm    RF-PHY Specification

                               Wanted signal at –67 dBm and Inter-                         (RCV-LE/CA/04/C)

                               ferer at F = 30–2000 MHz

SID351     OBB2                Out-of-band blocking,                 –35  –27  –    dBm    RF-PHY Specification

                               Wanted signal at –67 dBm and Inter-                         (RCV-LE/CA/04/C)

                               ferer at F = 2003–2399 MHz

SID352     OBB3                Out-of-band blocking,                 –35  –27  –    dBm    RF-PHY Specification

                               Wanted signal at –67 dBm and Inter-                         (RCV-LE/CA/04/C)

                               ferer at F = 2484–2997 MHz

SID353     OBB4                Out-of-band blocking,                 –30  –27  –    dBm    RF-PHY Specification

                               Wanted signal a –67 dBm and Inter-                          (RCV-LE/CA/04/C)

                               ferer at F = 3000–12750 MHz

SID354     IMD                 Intermodulation performance           –50  –    –    dBm    RF-PHY Specification

                               Wanted signal at –64 dBm and                                (RCV-LE/CA/05/C)

                               1-Mbps BLE, third, fourth, and fifth

                               offset channel

SID355     RXSE1               Receiver spurious emission            –    –    –57  dBm    100-kHz measurement

                               30 MHz to 1.0 GHz                                           bandwidth

                                                                                           ETSI EN300 328

                                                                                           V1.8.1

SID356     RXSE2               Receiver spurious emission            –    –    –47  dBm    1-MHz measurement

                               1.0 GHz to 12.75 GHz                                        bandwidth

                                                                                           ETSI EN300 328

                                                                                           V1.8.1

RF Transmitter Specifications

SID357     TXP, ACC            RF power accuracy                     –    ±1   –    dB

SID358     TXP, RANGE          RF power control range                –    20   –    dB

SID359     TXP, 0dBm           Output power, 0-dB Gain setting       –    0    –    dBm

                               (PA7)

SID360     TXP, MAX            Output power, maximum power           –    3    –    dBm

                               setting (PA10)

SID361     TXP, MIN            Output power, minimum power           –    –18  –    dBm

                               setting (PA1)

SID362     F2AVG               Average frequency deviation for       185  –    –    kHz    RF-PHY Specification

                               10101010 pattern                                            (TRM-LE/CA/05/C)

SID363     F1AVG               Average frequency deviation for       225  250  275  kHz    RF-PHY Specification

                               11110000 pattern                                            (TRM-LE/CA/05/C)

SID364     EO                  Eye opening = ∆F2AVG/∆F1AVG           0.8  –    –           RF-PHY Specification

                                                                                           (TRM-LE/CA/05/C)

Document Number: 002-23052 Rev. **                                                                    Page 34 of 49
                                                                              PSoC® 4: PSoC 4100_BLE

                                                                                     Family Datasheet

Table 52.  BLE Subsystem (continued)

Spec ID#        Parameter               Description               Min   Typ   Max    Units  Details/

                                                                                            Conditions

SID365     FTX, ACC         Frequency accuracy                    –150  –     150    kHz    RF-PHY Specification

                                                                                            (TRM-LE/CA/06/C)

SID366     FTX, MAXDR       Maximum frequency drift               –50   –     50     kHz    RF-PHY Specification

                                                                                            (TRM-LE/CA/06/C)

SID367     FTX, INITDR      Initial frequency drift               –20   –     20     kHz    RF-PHY Specification

                                                                                            (TRM-LE/CA/06/C)

SID368     FTX, DR          Maximum drift rate                    –20   –     20     kHz/   RF-PHY Specification

                                                                                     50 µs  (TRM-LE/CA/06/C)

SID369     IBSE1            In-band spurious emission at 2-MHz    –     –     –20    dBm    RF-PHY Specification

                            offset                                                          (TRM-LE/CA/03/C)

SID370     IBSE2            In-band spurious emission at ≥3-MHz   –     –     -30    dBm    RF-PHY Specification

                            offset                                                          (TRM-LE/CA/03/C)

SID371     TXSE1            Transmitter spurious emissions        –     –     -55.5  dBm    FCC-15.247

                            (average), <1.0 GHz

SID372     TXSE2            Transmitter spurious emissions        –     –     -41.5  dBm    FCC-15.247

                            (average), >1.0 GHz

RF Current Specifications

SID373     IRX              Receive current in normal mode        –     18.7  –      mA

SID373A    IRX_RF           Radio receive current in normal mode  –     16.4  –      mA     Measured at VDDR

SID374     IRX, HIGHGAIN    Receive current in high-gain mode     –     21.5  –      mA

SID375     ITX, 3dBm        TX current at 3-dBm setting (PA10)    –     20    –      mA

SID376     ITX, 0dBm        TX current at 0-dBm setting (PA7)     –     16.5  –      mA

SID376A    ITX_RF, 0dBm     Radio TX current at 0 dBm setting     –     15.6  –      mA     Measured at VDDR

                            (PA7)

SID376B    ITX_RF, 0dBm     Radio TX current at 0 dBm excluding   –     14.2  –      mA     Guaranteed by design

                            Balun loss                                                      simulation

SID377     ITX,-3dBm        TX current at –3-dBm setting (PA4)    –     15.5  –      mA

SID378     ITX,-6dBm        TX current at –6-dBm setting (PA3)    –     14.5  –      mA

SID379     ITX,-12dBm       TX current at –12-dBm setting (PA2)   –     13.2  –      mA

SID380     ITX,-18dBm       TX current at –18-dBm setting (PA1)   –     12.5  –      mA

                            Average current at 1-second BLE                                 TXP: 0 dBm; ±20-ppm

SID380A    Iavg_1sec, 0dBm  connection interval                   –     17.1  –      µA     master and slave clock

                                                                                            accuracy.

                            Average current at 4-second BLE                                 TXP: 0 dBm; ±20-ppm

SID380B    Iavg_4sec, 0dBm  connection interval                   –     6.1   –      µA     master and slave clock

                                                                                            accuracy.

General RF Specifications

SID381     FREQ             RF operating frequency                2400  –     2482   MHz

SID382     CHBW             Channel spacing                       –     2     –      MHz

SID383     DR               On-air data rate                      –     1000  –      kbps

SID384     IDLE2TX          BLE.IDLE to BLE. TX transition time   –     120   140    µs

SID385     IDLE2RX          BLE.IDLE to BLE. RX transition time   –     75    120    µs

Document Number: 002-23052 Rev. **                                                                      Page 35 of 49
                                                                             PSoC® 4: PSoC 4100_BLE

                                                                                   Family Datasheet

Table 52.  BLE Subsystem (continued)

Spec ID#       Parameter                     Description       Min   Typ     Max   Units         Details/

                                                                                          Conditions

RSSI Specifications

SID386     RSSI, ACC           RSSI accuracy                      –  ±5      –     dB

SID387     RSSI, RES           RSSI resolution                    –  1       –     dB

SID388     RSSI, PER           RSSI sample period                 –  6       –     µs

Table 53.  ECO Specifications

Spec ID#       Parameter                     Description       Min   Typ     Max   Units           Details/

                                                                                          Conditions

SID389     FECO                Crystal frequency               –     24         –  MHz

SID390     FTOL                Frequency tolerance             –50   –       50    ppm

SID391     ESR                 Equivalent series resistance    –     –       60    Ω

SID392     PD                  Drive level                     –     –       100   µW

SID393     TSTART1             Startup time (Fast Charge on)   –     –       850   µs

SID394     TSTART2             Startup time (Fast Charge off)  –     –          3  ms

SID395     CL                  Load capacitance                –     8          –  pF

SID396     C0                  Shunt capacitance               –     1.1        –  pF

SID397     IECO                Operating current               –     1400       –  µA     Includes LDO+BG

                                                                                          current

Table 54.  WCO Specifications

Spec ID#       Parameter                    Description        Min   Typ     Max   Units          Details/

                                                                                          Conditions

SID398     FWCO                Crystal frequency               –     32.768     –  kHz

SID399     FTOL                Frequency tolerance             –     50         –  ppm

SID400     ESR                 Equivalent series resistance    –     50         –  kΩ

SID401     PD                  Drive level                     –     –          1  µW

SID402     TSTART              Startup time                    –     –       500   ms

SID403     CL                  Crystal load capacitance        6     –       12.5  pF

SID404     C0                  Crystal shunt capacitance       –     1.35       –  pF

SID405     IWCO1               Operating current (High-Power   –     –          8  µA

                               mode)

SID406     IWCO2               Operating current (low-power    –     –          1  µA     85 °C

SID406A                        mode)                           –     –       2.6   µA     105 °C

Document Number: 002-23052 Rev. **                                                                 Page 36 of 49
                                                                                                                                                               PSoC®                4: PSoC 4100_BLE

                                                                                                                                                                                    Family Datasheet

Ordering Information

The PSoC 4100_BLE part numbers and               features are listed in                     the    following                 table.

Product  MPN                Max CPU Speed (MHz)  BLE subsystem  Flash (KB)  SRAM (KB)  UDB  Opamp  CapSense  TMG (Gestures)  Direct LCD Drive  12-bit SAR ADC  DMA  LP Comparators  TCPWM Blocks  SCB Blocks  GPIO  Package  Temperature Range

Family

         CY8C4127LQI-BL473  24                   4.1            128         16         –    2      –         –               –                 806  ksps       –    2               4             2           36    QFN      85  °C

         CY8C4127LQI-BL453  24                   4.1            128         16         –    2      1         –               –                 806  ksps       –    2               4             2           36    QFN      85  °C

         CY8C4127LQI-BL483  24                   4.1            128         16         –    2      1         –               1                 806  ksps       –    2               4             2           36    QFN      85  °C

         CY8C4127FNI-BL483  24                   4.1            128         16         –    2      1         –               1                 806  ksps       –    2               4             2           36    68-CSP   85  °C

         CY8C4127LQI-BL493  24                   4.1            128         16         –    2      1         1               1                 806  ksps       –    2               4             2           36    QFN      85  °C

         CY8C4127FNI-BL493  24                   4.1            128         16         –    2      1         1               1                 806  ksps       –    2               4             2           36    68-CSP   85  °C

         CY8C4128LQI-BL473  24                   4.1            256         32         –    2      –         –               –                 806  ksps       –    2               4             2           36    QFN      85  °C

         CY8C4128LQI-BL483  24                   4.1            256         32         –    2      1         –               1                 806  ksps       –    2               4             2           36    QFN      85  °C

         CY8C4128LQI-BL543  24                   4.2            256         32         –    2      –         –               –                 806  ksps       1    –               4             2           36    QFN      85  °C

PSoC     CY8C4128FNI-BL543  24                   4.2            256         32         –    2      –         –               –                 806  ksps       1    –               4             2           36    76-CSP   85  °C

4100_BL  CY8C4128LQI-BL573  24                   4.2            256         32         –    2      –         –               –                 806  ksps       1    2               4             2           36    QFN      85  °C

         CY8C4128FNI-BL573  24                   4.2            256         32         –    2      –         –               –                 806  ksps       1    2               4             2           36    76-CSP   85  °C

         CY8C4128LQI-BL553  24                   4.2            256         32         –    2      1         –               –                 806  ksps       1    2               4             2           36    QFN      85  °C

         CY8C4128FNI-BL553  24                   4.2            256         32         –    2      1         –               –                 806  ksps       1    2               4             2           36    76-CSP   85  °C

         CY8C4128LQI-BL563  24                   4.2            256         32         –    2      –         –               1                 806  ksps       1    2               4             2           36    QFN      85  °C

         CY8C4128FNI-BL563  24                   4.2            256         32         –    2      –         –               1                 806  ksps       1    2               4             2           36    76-CSP   85  °C

         CY8C4128LQI-BL583  24                   4.2            256         32         –    2      1         –               1                 806  ksps       1    2               4             2           36    QFN      85  °C

         CY8C4128FNI-BL583  24                   4.2            256         32         –    2      1         –               1                 806  ksps       1    2               4             2           36    76-CSP   85  °C

         CY8C4128LQI-BL593  24                   4.2            256         32         –    2      1         1               1                 806  ksps       1    2               4             2           36    QFN      85  °C

         CY8C4128FNI-BL593  24                   4.2            256         32         –    2      1         1               1                 806  ksps       1    2               4             2           36    76-CSP   85  °C

Document Number: 002-23052 Rev. **                                                                                                                                                                                  Page 37 of 49
                                                                                           PSoC® 4: PSoC 4100_BLE

                                                                                                            Family Datasheet

Part Numbering Conventions

PSoC 4 devices follow the part numbering convention described in the following table. All fields are     single-character  alphanumeric  (0,

1, 2, …, 9, A,B, …, Z) unless stated otherwise.

The part numbers are of the form CY8C4ABCDEF-XYZ where the fields are defined as follows.

Example                                                                  CY8C  4  A  B  C  D  E  F    -  X  Y  Z

CY8 C                                                    Cypress Prefix

4:  PSoC4                                                Architecture

1:  4100 Family                         Family within Architecture

4 : 48 MHz                                               Speed Grade

8: 256KB                                                 Flash Capacity

LQ :QFN                                                  Package Code

FN: WLCSP

I: Industrial                                    Temperature Range

Q: Extended Industrial

B483:    Attributes                              Attributes Code

The Field Values are listed  in  the  following  table.

Field                Description                 Values                           Meaning

CY8C        Cypress Prefix

    4       Architecture                         4       PSoC 4

    A       Family within architecture           1       4100-BLE Family

    B       CPU Speed                            2       24 MHz

    C       Flash Capacity                       8       256KB

    DE      Package Code                         FN      WLCSP

                                                 LQ      QFN

    F       Temperature Range                    I       Industrial 85 °C

                                                 Q       Extended Industrial 105     °C

    XYZ     Attributes Code             BL400-BL499      Bluetooth 4.1 compliant

                                        BL500-BL599      Bluetooth 4.2 compliant

Document Number: 002-23052 Rev. **                                                                                         Page 38 of 49
                                                                            PSoC® 4: PSoC 4100_BLE

                                                                                      Family Datasheet

Packaging

Table 55.  Package Characteristics

    Parameter                Description                Conditions          Min       Typ    Max         Units

TA             Operating ambient temperature                    –           –40       25.00  105         °C

TJ             Operating junction temperature                   –           –40       –      125         °C

TJA            Package  JA  (56-pin QFN)                       –           –         16.9         –     °C/watt

TJC            Package  JC    (56-pin QFN)                     –           –         9.7          –     °C/watt

TJA            Package  JA  (76-ball WLCSP)                    –           –         20.1         –     °C/watt

TJC            Package  JC    (76-ball WLCSP)                  –           –         0.19         –     °C/watt

TJA            Package  JA  (76-ball Thin WLCSP)               –           –         20.9         –     °C/watt

TJC            Package  JC  (76-ball Thin WLCSP)               –           –         0.17         –     °C/watt

TJA            Package  JA  (68-ball WLCSP)                                –         16.6         –     °C/watt

TJC            Package  JC    (68-ball WLCSP)                              –         0.19         –     °C/watt

TJA            Package  JA  (68-ball Thin WLCSP)                           –         16.6         –     °C/watt

TJC            Package  JC  (68-ball Thin WLCSP)                           –         0.19         –     °C/watt

Table 56.  Solder Reflow Peak Temperature

               Package                                  Maximum Peak        Maximum Time at Peak Temperature

                                                        Temperature

               All packages                             260 °C                        30 seconds

Table 57.  Package Moisture Sensitivity Level   (MSL),  IPC/JEDEC J-STD-2

                             Package                                             MSL

                        56-pin QFN                                             MSL 3

               All WLCSP packages                                              MSL 1

Table 58.  Package Details

               Spec ID                                  Package                       Description

           001-58740 Rev. *C                            56-pin QFN             7.0 mm × 7.0 mm × 0.6 mm

           001-96603 Rev. *A                            76-ball WLCSP       4.04 mm × 3.87 mm × 0.55 mm

           002-10658, Rev. **                           76-ball thin WLCSP  4.04 mm × 3.87 mm × 0.4 mm

           001-92343 Rev. *A                            68-ball WLCSP       3.52 mm × 3.91 mm × 0.55 mm

           001-99408 Rev **                        68-ball Thin WLCSP          52 mm × 3.91 mm × 0.4 mm

Document Number: 002-23052 Rev. **                                                                    Page 39 of 49
                                                                                             PSoC® 4: PSoC 4100_BLE

                                                                                                          Family Datasheet

                                                   Figure 6.  56-Pin  QFN 7 mm ×    7 mm     × 0.6 mm

                     TOP VIEW                                         SIDE VIEW              BOTTOM VIEW

             NOTES:

             1.  HATCH AREA IS SOLDERABLE EXPOSED PAD

             2. BASED ON REF JEDEC # MO-248

             3. ALL DIMENSIONS ARE IN MILLIMETERS                                                         001-58740 *C

The  center  pad on the QFN package must be connected         to      ground (VSS)  for the  proper operation of the device.

Document Number: 002-23052 Rev. **                                                                                            Page 40 of 49
                                                                                               PSoC® 4: PSoC 4100_BLE

                                                                                                    Family Datasheet

WLCSP Compatibility

The PSoC 4XXX_BLE family has products with 128 KB (16KB SRAM) and 256 KB (32KB SRAM) Flash. Package pin-outs and sizes

are identical for the 56-pin QFN package but are different in one dimension for the 68-ball WLCSP.

The 256KB Flash product has an extra column of balls which are required for mechanical integrity purposes in the Chip-Scale package.

With consideration for this difference, the land pattern on the PCB may be designed such that either product may be used with no

change to the PCB design.

Figure 7 shows the 128KB and 256 KB Flash CSP packages.

                                    Figure 7.  128KB and 256 KB Flash CSP Packages

                           128K BLE                      256K BLE

                           CONNECTED PADS

                           NC PADS

                           PACKAGE CENTER

                           PACK BOUNDARY

                           FIDUCIAL FOR128K

                           FIDUCIAL FOR256K

The rightmost column of (all NC, No Connect) balls in the 256K BLE WLCSP is for mechanical integrity purposes. The package is

thus wider (3.2 mm versus 2.8 mm). All other dimensions are identical. Cypress will provide layout symbols for PCB layout.

The scheme in Figure 7 is implemented to design the PCB for the 256K BLE package with the appropriate space requirements thus

allowing use of either package at a later time without redesigning the Printed Circuit Board.

Document Number: 002-23052 Rev. **                                                                                          Page 41 of 49
                                                                           PSoC®  4: PSoC 4100_BLE

                                                                                     Family Datasheet

                                       Figure 8.  68-Ball WLCSP Package Outline

                                                                                                 001-92343  *A

                                       Figure     9.  68-Ball Thin  WLCSP

                 TOP VIEW                               SIDE VIEW                       BOTTOM   VIEW

           1  2  3  4  5  6  7      8                                             8  7  6  5  4  3  2  1

        A                                                                                                   A

        B                                                                                                   B

        C                                                                                                   C

        D                                                                                                   D

        E                                                                                                   E

        F                                                                                                   F

        G                                                                                                   G

        H                                                                                                   H

        J                                                                                                   J

NOTES:

1. REFERENCE JEDEC PUBLICATION 95, DESIGN GUIDE   4.18

2. ALL DIMENSIONS ARE IN MILLIMETERS                                                                   001-99408 **

Document Number: 002-23052 Rev. **                                                                        Page 42    of  49
                                                                                                                                    PSoC® 4: PSoC 4100_BLE

                                                                                                                                                               Family Datasheet

                                                 Figure 10.              76-Ball          WLCSP        Package Outline

                           PIN #1  MARK

                           7                                                         B

                                             1   2     3     4  5  6  7  8     9                                              9  8  7  6   5   4  3   2     1

                                   A                                                                                                                           A

                                   B                                                                                                                           B

                                   C                                                                               6                                           C

                                   D                                                                                      SD                                   D

                                   E                                                 D                         D1                                              E

                                   F                                                                                                                           F

                                   G                                                                                                                           G

                                   H                                                                               eD                                          H

                                   J                                                                                                                           J

                                                                E                    A                                                            SE

                                                                                                                                       eE                6

                                                                                                                                           E1

                                                    TOP VIEW                                                                     BOTTOM VIEW

                                                                                  0.10 C                                                       DETAIL A

                                         A1         C

                                         0.05 C                       76XØb       5

                                                                      Ø0.06 M C A B

                                                                      Ø0.03 M C

                                                                                                               A

                                                             DETAIL A                                                               SIDE VIEW

                                                                                        NOTES:

                                                 DIMENSIONS                             1.  ALL DIMENSIONS ARE IN MILLIMETERS.

                   SYMBOL          MIN.             NOM.                 MAX.           2.  SOLDER BALL POSITION DESIGNATION PER JEP95, SECTION 3, SPP-020.

                   A               -                      -              0.55           3.  "e" REPRESENTS THE SOLDER BALL GRID PITCH.

                   A1              0.18                   0.21           0.24           4.  SYMBOL "MD" IS THE BALL MATRIX SIZE IN THE "D" DIRECTION.

                   D                             3.87 BSC                                   SYMBOL "ME" IS THE BALL MATRIX SIZE IN THE "E" DIRECTION.

                   E                             4.04 BSC                                   N IS THE NUMBER OF POPULATED SOLDER BALL POSITIONS FOR MATRIX

                   D1                            3.20 BSC                                   SIZE MD X ME.

                   E1                            3.20 BSC                               5.  DIMENSION "b" IS MEASURED AT THE MAXIMUM BALL DIAMETER IN A

                   MD                                     9                                 PLANE PARALLEL TO DATUM C.

                   ME                                     9                             6.  "SD" AND "SE" ARE MEASURED WITH RESPECT TO DATUMS A AND B AND

                   N                                   76                                   DEFINE THE POSITION OF THE CENTER SOLDER BALL IN THE OUTER ROW.

                      b            0.23                   0.26           0.29               WHEN THERE IS AN ODD NUMBER OF SOLDER BALLS IN THE OUTER ROW,

                   eD                               0.40 BSC                                "SD" OR "SE" = 0.

                   eE                               0.40 BSC                                WHEN THERE IS AN EVEN NUMBER OF SOLDER BALLS IN THE OUTER ROW,

                   SD                               0.381 BSC                               "SD" = eD/2 AND "SE" = eE/2.

                   SE                               0.321 BSC                           7.  A1 CORNER TO BE IDENTIFIED BY CHAMFER, LASER OR INK MARK

                                                                                            METALIZED  MARK, INDENTATION OR OTHER MEANS.

                                                                                        8.  "+" INDICATES THE THEORETICAL CENTER OF DEPOPULATED SOLDER

                                                                                            BALLS.

                                                                                        9.  JEDEC SPECIFICATION NO. REF : N/A                                     001-96603 *B

Document  Number:  002-23052 Rev. **                                                                                                                              Page 43 of 49
                                                                                                                                      PSoC® 4: PSoC 4100_BLE

                                                                                                                                                                 Family Datasheet

                                              Figure 11.              76-Ball Thin                WLCSP          Package Outline

                           PIN #1  MARK

                           7                                                           B

                                              1  2     3     4  5  6  7  8      9                                               9  8  7  6   5   4  3   2     1

                                   A                                                                                                                             A

                                   B                                                                                                                             B

                                   C                                                                                 6                                           C

                                   D                                                                                        SD                                   D

                                   E                                                   D                         D1                                              E

                                   F                                                                                                                             F

                                   G                                                                                                                             G

                                   H                                                                                 eD                                          H

                                   J                                                                                                                             J

                                                                E                      A                                                            SE

                                                                                                                                         eE                6

                                                                                                                                             E1

                                                    TOP VIEW                                                                       BOTTOM VIEW

                                                                                   0.10 C                                                        DETAIL A

                                          A1        C

                                         0.05 C                       76XØb        5

                                                                      Ø0.06 M      CA  B

                                                                      Ø0.03 M      C

                                                                                                                 A

                                                             DETAIL A                                                                 SIDE VIEW

                                                                                          NOTES:

                                                 DIMENSIONS                               1.  ALL DIMENSIONS ARE IN MILLIMETERS.

                   SYMBOL          MIN.             NOM.                 MAX.             2.  SOLDER BALL POSITION DESIGNATION PER JEP95, SECTION 3, SPP-020.

                   A               -                      -              0.40             3.  "e" REPRESENTS THE SOLDER BALL GRID PITCH.

                   A1              0.072                  0.08           0.088            4.  SYMBOL "MD" IS THE BALL MATRIX SIZE IN THE "D" DIRECTION.

                   D                             3.87 BSC                                     SYMBOL "ME" IS THE BALL MATRIX SIZE IN THE "E" DIRECTION.

                   E                             4.04 BSC                                     N IS THE NUMBER OF POPULATED SOLDER BALL POSITIONS FOR MATRIX

                   D1                            3.20 BSC                                     SIZE MD X ME.

                   E1                            3.20 BSC                                 5.  DIMENSION "b" IS MEASURED AT THE MAXIMUM BALL DIAMETER IN A

                   MD                                     9                                   PLANE PARALLEL TO DATUM C.

                   ME                                     9                               6.  "SD" AND "SE" ARE MEASURED WITH RESPECT TO DATUMS A AND B AND

                   N                                   76                                     DEFINE THE POSITION OF THE CENTER SOLDER BALL IN THE OUTER ROW.

                      b            0.22                   0.25           0.28                 WHEN THERE IS AN ODD NUMBER OF SOLDER BALLS IN THE OUTER ROW,

                   eD                               0.40 BSC                                  "SD" OR "SE" = 0.

                   eE                               0.40 BSC                                  WHEN THERE IS AN EVEN NUMBER OF SOLDER BALLS IN THE OUTER ROW,

                   SD                                  0.381                                  "SD" = eD/2 AND "SE" = eE/2.

                   SE                                  0.321                              7.  A1 CORNER TO BE IDENTIFIED BY CHAMFER, LASER OR INK MARK

                                                                                              METALIZED  MARK, INDENTATION OR OTHER MEANS.

                                                                                          8.  "+" INDICATES THE THEORETICAL CENTER OF DEPOPULATED SOLDER

                                                                                              BALLS.                                                                002-10658 **

Document  Number:  002-23052 Rev. **                                                                                                                                Page 44 of 49
                                                                               PSoC® 4: PSoC 4100_BLE

                                                                                                Family Datasheet

Acronyms

                                                             Table 59.    Acronyms Used in this Document        (continued)

Table 59.  Acronyms Used in this Document

                                                             Acronym                          Description

Acronym                          Description                 ETM          embedded trace macrocell

ABUS       analog local bus                                  FET          field-effect transistor

ADC        analog-to-digital converter                       FIR          finite impulse response, see also IIR

AG         analog global                                     FPB          flash patch and breakpoint

AHB        AMBA (advanced microcontroller bus archi-         FS           full-speed

           tecture) high-performance bus, an Arm data

           transfer bus                                      GPIO         general-purpose input/output, applies to a PSoC

ALU        arithmetic logic unit                                          pin

AMUXBUS    analog multiplexer bus                            HCI          host controller interface

API        application programming interface                 HVI          high-voltage interrupt, see also LVI, LVD

APSR       application program status register               IC           integrated circuit

Arm®       advanced RISC machine, a CPU architecture         IDAC         current DAC, see also DAC, VDAC

ATM        automatic thump mode                              IDE          integrated development environment

BW         bandwidth                                         I2C, or IIC  Inter-Integrated Circuit, a communications

CAN        Controller Area Network, a communications                      protocol

           protocol                                          IIR          infinite impulse response, see also FIR

CMRR       common-mode rejection ratio                       ILO          internal low-speed oscillator, see also IMO

CPU        central processing unit                           IMO          internal main oscillator, see also ILO

CRC        cyclic redundancy check, an error-checking        INL          integral nonlinearity, see also DNL

           protocol                                          I/O          input/output, see also GPIO, DIO, SIO, USBIO

DAC        digital-to-analog converter, see also IDAC, VDAC  IPOR         initial power-on reset

DFB        digital filter block                              IPSR         interrupt program status register

DIO        digital input/output, GPIO with only digital      IRQ          interrupt request

           capabilities, no analog. See GPIO.                ITM          instrumentation trace macrocell

DMIPS      Dhrystone million instructions per second         LCD          liquid crystal display

DMA        direct memory access, see also TD                 LIN          Local Interconnect Network, a communications

DNL        differential nonlinearity, see also INL                        protocol.

DNU        do not use                                        LR           link register

DR         port write data registers                         LUT          lookup table

DSI        digital system interconnect                       LVD          low-voltage detect, see also LVI

DWT        data watchpoint and trace                         LVI          low-voltage interrupt, see also HVI

ECC        error correcting code                             LVTTL        low-voltage transistor-transistor logic

ECO        external crystal oscillator                       MAC          multiply-accumulate

EEPROM     electrically erasable programmable read-only      MCU          microcontroller unit

           memory                                            MISO         master-in slave-out

EMI        electromagnetic interference                      NC           no connect

EMIF       external memory interface                         NMI          nonmaskable interrupt

EOC        end of conversion                                 NRZ          non-return-to-zero

EOF        end of frame                                      NVIC         nested vectored interrupt controller

EPSR       execution program status register                 NVL          nonvolatile latch, see also WOL

ESD        electrostatic discharge

Document Number: 002-23052 Rev. **                                                                              Page 45 of 49
                                                                         PSoC® 4: PSoC 4100_BLE

                                                                                             Family Datasheet

Table 59.  Acronyms Used in this Document        (continued)  Table 59.  Acronyms Used in this Document      (continued)

Acronym                         Description                   Acronym                        Description

Opamp      operational amplifier                              SRES       software reset

PAL        programmable array logic, see also PLD             STN        super twisted nematic

PC         program counter                                    SWD        serial wire debug, a test protocol

PCB        printed circuit board                              SWV        single-wire viewer

PGA        programmable gain amplifier                        TD         transaction descriptor, see also DMA

PHUB       peripheral hub                                     THD        total harmonic distortion

PHY        physical layer                                     TIA        transimpedance amplifier

PICU       port interrupt control unit                        TN         twisted nematic

PLA        programmable logic array                           TRM        technical reference manual

PLD        programmable logic device, see also PAL            TTL        transistor-transistor logic

PLL        phase-locked loop                                  TX         transmit

PMDD       package material declaration data sheet            UART       Universal Asynchronous Transmitter Receiver, a

POR        power-on reset                                                communications protocol

PRES       precise power-on reset                             UDB        universal digital block

PRS        pseudo random sequence                             USB        Universal Serial Bus

PS         port read data register                            USBIO      USB input/output, PSoC pins used to connect to

PSoC®                                                                    a USB port

           Programmable System-on-Chip™                       VDAC       voltage DAC, see also DAC, IDAC

PSRR       power supply rejection ratio                       WDT        watchdog timer

PWM        pulse-width modulator                              WOL        write once latch, see also NVL

RAM        random-access memory                               WRES       watchdog timer reset

RISC       reduced-instruction-set computing                  XRES       external reset I/O pin

RMS        root-mean-square                                   XTAL       crystal

RTC        real-time clock

RTL        register transfer language

RTR        remote transmission request

RX         receive

SAR        successive approximation register

SC/CT      switched capacitor/continuous time

SCL        I2C serial clock

SDA        I2C serial data

S/H        sample and hold

SINAD      signal to noise and distortion ratio

SIO        special input/output, GPIO with advanced

           features. See GPIO.

SOC        start of conversion

SOF        start of frame

SPI        Serial Peripheral Interface, a communications

           protocol

SR         slew rate

SRAM       static random access memory

Document Number: 002-23052 Rev. **                                                                           Page 46 of 49
                                                PSoC®  4: PSoC  4100_BLE

                                                       Family   Datasheet

Document Conventions

Units of Measure

Table 60.   Units of Measure

    Symbol                     Unit of Measure

°C          degrees Celsius

dB          decibel

dBm         decibel-milliwatts

fF          femtofarads

Hz          hertz

KB          1024 bytes

kbps        kilobits per second

Khr         kilohour

kHz         kilohertz

k          kilo ohm

ksps        kilosamples per second

LSB         least significant bit

Mbps        megabits per second

MHz         megahertz

M          mega-ohm

Msps        megasamples per second

µA          microampere

µF          microfarad

µH          microhenry

µs          microsecond

µV          microvolt

µW          microwatt

mA          milliampere

ms          millisecond

mV          millivolt

nA          nanoampere

ns          nanosecond

nV          nanovolt

           ohm

pF          picofarad

ppm         parts per million

ps          picosecond

s           second

sps         samples per second

sqrtHz      square root of hertz

V           volt

Document Number: 002-23052 Rev. **                              Page 47 of 49
                                                               PSoC® 4: PSoC                        4100_BLE

                                                               Family                               Datasheet

Revision History

Description Title: PSoC® 4: PSoC 4100_BLE Family Datasheet     Programmable System-on-Chip (PSoC®)

Document Number: 002-23052

Revision  ECN      Orig. of         Submission                 Description of Change

                   Change           Date

**        6078076  PMAD/            02/22/2018  New datasheet

                   WKA

Document Number: 002-23052 Rev. **                                                                  Page 48 of 49
                                                                                                                                  PSoC® 4: PSoC 4100_BLE

                                                                                                                                                       Family Datasheet

Sales, Solutions, and Legal Information

Worldwide Sales and Design Support

Cypress maintains a worldwide network of offices, solution centers, manufacturer’s representatives, and distributors. To find the office

closest to you, visit us at Cypress Locations.

Products                                                                                               PSoC® Solutions

Arm® Cortex® Microcontrollers                   cypress.com/arm                                        PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP | PSoC 6 MCU

Automotive                                      cypress.com/automotive                                 Cypress Developer Community

Clocks & Buffers                                cypress.com/clocks                                     Community | Projects | Video | Blogs | Training | Components

Interface                                       cypress.com/interface

Internet of Things                              cypress.com/iot                                        Technical Support

Memory                                          cypress.com/memory                                     cypress.com/support

Microcontrollers                                cypress.com/mcu

PSoC                                            cypress.com/psoc

Power Management ICs                            cypress.com/pmic

Touch Sensing                                   cypress.com/touch

USB Controllers                                 cypress.com/usb

Wireless Connectivity                           cypress.com/wireless

© Cypress Semiconductor Corporation, 2018. This document is the property of Cypress Semiconductor Corporation and its subsidiaries, including Spansion LLC ("Cypress"). This document, including

any software or firmware included or referenced in this document ("Software"), is owned by Cypress under the intellectual property laws and treaties of the United States and other countries worldwide.

Cypress reserves all rights under such laws and treaties and does not, except as specifically stated in this paragraph, grant any license under its patents, copyrights, trademarks, or other intellectual

property rights.  If the Software is not accompanied by a license agreement and you do not otherwise have a written agreement with Cypress governing the use of the Software, then Cypress hereby

grants you a personal, non-exclusive, nontransferable license (without the right to sublicense) (1) under its copyright rights in the Software (a) for Software provided in source code form, to modify and

reproduce the Software solely for use with Cypress hardware products, only internally within your organization, and (b) to distribute the Software in binary code form externally to end users (either

directly or indirectly through resellers and distributors), solely for use on Cypress hardware product units, and (2) under those claims of Cypress's patents that are infringed by the Software (as provided

by Cypress, unmodified) to make, use, distribute, and import the Software solely for use with Cypress hardware products.  Any other use, reproduction, modification, translation, or compilation of the

Software is prohibited.

TO THE EXTENT PERMITTED BY APPLICABLE LAW, CYPRESS MAKES NO WARRANTY OF ANY KIND, EXPRESS OR IMPLIED, WITH REGARD TO THIS DOCUMENT OR ANY SOFTWARE

OR ACCOMPANYING HARDWARE, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE.                                                 No computing

device can be absolutely secure. Therefore, despite security measures implemented in Cypress hardware or software products, Cypress does not assume any liability arising out of any security breach,

such as unauthorized access to or use of a Cypress product. In addition, the products described in these materials may contain design defects or errors known as errata which may cause the product

to deviate from published specifications. To the extent permitted by applicable law, Cypress reserves the right to make changes to this document without further notice. Cypress does not assume any

liability arising out of the application or use of any product or circuit described in this document.  Any information provided in this document, including any sample design information or programming

code, is provided only for reference purposes.  It is the responsibility of the user of this document to properly design, program, and test the functionality and safety of any application made of this

information and any resulting product. Cypress products are not designed, intended, or authorized for use as critical components in systems designed or intended for the operation of weapons, weapons

systems, nuclear installations, life-support devices or systems, other medical devices or systems (including resuscitation equipment and surgical implants), pollution control or hazardous substances

management, or other uses where the failure of the device or system could cause personal injury, death, or property damage ("Unintended Uses"). A critical component is any component of a device

or system whose failure to perform can be reasonably expected to cause the failure of the device or system, or to affect its safety or effectiveness.  Cypress is not liable, in whole or in part, and you

shall and hereby do release Cypress from any claim, damage, or other liability arising from or related to all Unintended Uses of Cypress products. You shall indemnify and hold Cypress harmless from

and against all claims, costs, damages, and other liabilities, including claims for personal injury or death, arising from or related to any Unintended Uses of Cypress products.

Cypress, the Cypress logo, Spansion, the Spansion logo, and combinations thereof, WICED, PSoC, CapSense, EZ-USB, F-RAM, and Traveo are trademarks or registered trademarks of Cypress in

the United States and other countries. For a more complete list of Cypress trademarks, visit cypress.com. Other names and brands may be claimed as property of their respective owners.

Document Number: 002-23052 Rev. **                                                                     Revised February 22, 2018                                                   Page 49 of 49
Mouser Electronics

Authorized Distributor

Click to View Pricing, Inventory, Delivery & Lifecycle Information:

Cypress Semiconductor:

CY8C4127LQI-BL483       CY8C4127LQI-BL493   CY8C4127LQI-BL473   CY8C4127LQI-BL453   CY8C4128LQI-BL483

CY8C4128LQI-BL543   CY8C4127FNI-BL493T      CY8C4127FNI-BL483T  CY8C4128LQI-BL563T  CY8C4128FNI-BL543T

CY8C4128LQI-BL483T      CY8C4128LQI-BL583   CY8C4128LQI-BL553   CY8C4128LQI-BL563   CY8C4128LQI-BL573

CY8C4127LQI-BL473T      CY8C4127LQI-BL493T  CY8C4127LQI-BL453T  CY8C4127LQI-BL483T  CY8C4128LQI-BL593

CY8C4128LQI-BL473T      CY8C4128FNI-BL593T  CY8C4128LQI-BL553T  CY8C4128LQI-BL573T  CY8C4128FNI-

BL553T  CY8C4128LQI-BL473  CY8C4128FNI-BL563T  CY8C4128LQI-BL543T  CY8C4128FNI-BL583T

CY8C4128LQI-BL583T      CY8C4128LQI-BL593T  CY8C4128FNI-BL573T

小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2017 EEWORLD.com.cn, Inc. All rights reserved