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CY7C68013_02

器件型号:CY7C68013_02
厂商名称:Cypress
厂商官网:http://www.cypress.com/
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CY7C68013_02器件文档内容

68013

                                                                                       CY7C68013

     CY7C68013
     EZ-USB FX2TM USB Microcontroller
     High-Speed USB Peripheral Controller

Cypress Semiconductor Corporation 3901 North First Street San Jose CA 95134 408-943-2600

Document #: 38-08012 Rev. *B  Revised June 21, 2002
                                                 CY7C68013

                              TABLE OF CONTENTS

1.0 EZ-USB FX2TM FEATURES ........................................................................................................... 5

2.0 APPLICATIONS ............................................................................................................................... 6

3.0 FUNCTIONAL OVERVIEW .............................................................................................................. 6

3.1 USB Signaling Speed ..................................................................................................................... 6
3.2 8051 Microprocessor ...................................................................................................................... 6
3.3 I2C-compatible Bus ......................................................................................................................... 7
3.4 Buses ............................................................................................................................................... 7
3.5 USB Boot Methods ......................................................................................................................... 8
3.6 ReNumerationTM .............................................................................................................................. 8
3.7 Interrupt System ............................................................................................................................. 9
3.8 Reset and Wakeup ........................................................................................................................ 10
3.9 Program/Data RAM ....................................................................................................................... 10
3.10 Register Addresses .................................................................................................................... 13
3.11 Endpoint RAM ............................................................................................................................. 13
3.12 External FIFO interface .............................................................................................................. 15
3.13 GPIF ............................................................................................................................................. 15
3.14 USB Uploads and Downloads ................................................................................................... 16
3.15 Autopointer Access .................................................................................................................... 16
3.16 I2C-compatible Controller .......................................................................................................... 16

4.0 PIN ASSIGNMENTS ...................................................................................................................... 17

4.1 CY7C68013 Pin Descriptions ....................................................................................................... 23

5.0 REGISTER SUMMARY .................................................................................................................. 30

6.0 ABSOLUTE MAXIMUM RATINGS ................................................................................................ 36

7.0 OPERATING CONDITIONS ........................................................................................................... 36

8.0 DC CHARACTERISTICS ............................................................................................................... 36

8.1 USB Transceiver ........................................................................................................................... 36

9.0 AC ELECTRICAL CHARACTERISTICS ....................................................................................... 37

9.1 USB Transceiver ........................................................................................................................... 37
9.2 Program Memory Read ................................................................................................................ 37
9.3 Data Memory Read ....................................................................................................................... 38
9.4 Data Memory Write ....................................................................................................................... 39
9.5 GPIF Synchronous Signals .......................................................................................................... 40
9.6 Slave FIFO Synchronous Read ................................................................................................... 41
9.7 Slave FIFO Asynchronous Read ................................................................................................. 42
9.8 Slave FIFO Synchronous Write ................................................................................................... 42
9.9 Slave FIFO Asynchronous Write ................................................................................................. 43
9.10 Slave FIFO Synchronous Packet End Strobe .......................................................................... 43
9.11 Slave FIFO Asynchronous Packet End Strobe ........................................................................ 44
9.12 Slave FIFO Output Enable .......................................................................................................... 44
9.13 Slave FIFO Address to Flags/Data ............................................................................................ 44
9.14 Slave FIFO Synchronous Address ............................................................................................ 45
9.15 Slave FIFO Asynchronous Address .......................................................................................... 45

10.0 ORDERING INFORMATION ........................................................................................................ 45

11.0 PACKAGE DIAGRAMS ............................................................................................................... 46

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                                                                                             CY7C68013

                                                        LIST OF FIGURES

Figure 1-1. Block Diagram .................................................................................................................... 5
Figure 3-1. Internal Code Memory, EA = 0......................................................................................... 11
Figure 3-2. External Code Memory, EA = 1........................................................................................ 12
Figure 3-3. Endpoint Configuration ................................................................................................... 14
Figure 4-1. Signals ............................................................................................................................... 18
Figure 4-2. CY7C68013 128-pin TQFP Pin Assignment.................................................................... 19
Figure 4-3. CY7C68013 100-pin TQFP Pin Assignment.................................................................... 20
Figure 4-4. CY7C68013 56-pin SSOP Pin Assignment ..................................................................... 21
Figure 4-5. CY7C68013 56-pin QFN Pin Assignment........................................................................ 22
Figure 9-1. Program Memory Read Timing Diagram ........................................................................ 37
Figure 9-2. Data Memory Read Timing Diagram ............................................................................... 38
Figure 9-3. Data Memory Write Timing Diagram ............................................................................... 39
Figure 9-4. GPIF Synchronous Signals Timing Diagram ................................................................. 40
Figure 9-5. Slave FIFO Synchronous Read Timing Diagram ........................................................... 41
Figure 9-6. Slave FIFO Asynchronous Read Timing Diagram ......................................................... 42
Figure 9-7. Slave FIFO Synchronous Write Timing Diagram ........................................................... 42
Figure 9-8. Slave FIFO Asynchronous Write Timing Diagram......................................................... 43
Figure 9-9. Slave FIFO Synchronous Packet End Strobe Timing Diagram .................................... 43
Figure 9-10. Slave FIFO Asynchronous Packet End Strobe Timing Diagram ................................ 44
Figure 9-11. Slave FIFO Output Enable Timing Diagram ................................................................. 44
Figure 9-12. Slave FIFO Address to Flags/Data Timing Diagram .................................................... 44
Figure 9-13. Slave FIFO Synchronous Address Timing Diagram ................................................... 45
Figure 9-14. Slave FIFO Asynchronous Address Timing Diagram ................................................. 45
Figure 11-1. 56-lead Shrunk Small Outline Package O56 ................................................................ 46
Figure 11-2. 56-lead QFN Package ..................................................................................................... 47
Figure 11-3. 100-Pin Thin Plastic Quad Flatpack (14 x 20 x 1.4 mm) A101 .................................... 48
Figure 11-4. 128-Lead Thin Plastic Quad Flatpack (14 x 20 x 1.4 mm) A128.................................. 49

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                                                                                             CY7C68013

                                                         LIST OF TABLES

Table 3-1. Special Function Registers ................................................................................................ 8
Table 3-2. Default ID Values for FX2 ................................................................................................... 8
Table 3-3. INT2 USB Interrupts ............................................................................................................ 9
Table 3-4. Individual FIFO/GPIF Interrupt Sources .......................................................................... 10
Table 3-5. Default Full-Speed Alternate Settings .............................................................................. 14
Table 3-6. Default High-Speed Alternate Settings ............................................................................ 15
Table 3-7. Strap Boot EEPROM Address Lines to These Values ................................................... 17
Table 4-1. FX2 Pin Descriptions ......................................................................................................... 23
Table 5-1. FX2 Register Summary ..................................................................................................... 30
Table 8-1. DC Characteristics ............................................................................................................ 36
Table 9-1. Program Memory Read Parameters ................................................................................ 37
Table 9-2. Data Memory Read Parameters ....................................................................................... 38
Table 9-3. Data Memory Write Parameters .......................................................................................39
Table 9-4. GPIF Synchronous Signals Parameters with Internally Sourced IFCLK ...................... 40
Table 9-5. GPIF Synchronous Signals Parameters with Externally Sourced IFCLK ..................... 40
Table 9-6. Slave FIFO Synchronous Read Parameters with Internally Sourced IFCLK ............... 41
Table 9-7. Slave FIFO Synchronous Read Parameters with Externally Sourced IFCLK ............... 41
Table 9-8. Slave FIFO Asynchronous Read Parameters .................................................................. 42
Table 9-9. Slave FIFO Synchronous Write Parameters with Internally Sourced IFCLK ............... 42
Table 9-10. Slave FIFO Synchronous Write Parameters with Externally Sourced IFCLK ............ 43
Table 9-11. Slave FIFO Asynchronous Write Parameters with Internally Sourced IFCLK ........... 43
Table 9-12. Slave FIFO Sync. Packet End Strobe Parameters with Internally Sourced IFCLK ... 43
Table 9-13. Slave FIFO Sync. Packet End Strobe Parameters with Externally Sourced IFCLK .. 44
Table 9-14. Slave FIFO Asynchronous Packet End Strobe Parameters ........................................ 44
Table 9-15. Slave FIFO Output Enable Parameters ......................................................................... 44
Table 9-16. Slave FIFO Address to Flags/Data Parameters ............................................................ 45
Table 9-17. Slave FIFO Synchronous Address Parameters ............................................................ 45
Table 9-18. Slave FIFO Asynchronous Address Parameters .......................................................... 45
Table 10-1. Ordering Information ...................................................................................................... 45

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                                                                                                                                             CY7C68013

1.0 EZ-USB FX2TM Features

Cypress's EZ-USB FX2TM is the world's first USB 2.0 integrated microcontroller. By integrating the USB 2.0 transceiver, SIE,
enhanced 8051 microcontroller, and a programmable peripheral interface in a single chip, Cypress has created a very cost-
effective solution that provides superior time-to-market advantages. The ingenious architecture of FX2 results in data transfer
rates of 56 Mbytes per second, the maximum allowable USB 2.0 bandwidth, while still using a low-cost 8051 microcontroller in
a package as small as a 56 SSOP. Because it incorporates the USB 2.0 transceiver, the FX2 is more economical, providing a
smaller footprint solution than USB 2.0 SIE or external transceiver implementations. With EZ-USB FX2, the Cypress Smart SIE
handles most of the USB 1.1 and 2.0 protocol in hardware, freeing the embedded microcontroller for application-specific functions
and decreasing development time to ensure USB compatibility. The General Programmable Interface (GPIF) and Master/Slave
Endpoint FIFO (8- or 16-bit data bus) provides an easy and glueless interface to popular interfaces such as ATA, UTOPIA, EPP,
PCMCIA, and most DSP/processors.

Four packages are defined for the family: 56 SSOP, 56 QFN, 100 TQFP, and 128 TQFP.

                                    24 MHz               High-performance micro
                                   Ext. XTAL             using standard tools
                                                         with lower-power options

                              FX2                         Address (16)             Data (8)

                                         /0.5                 8051 Core                                                    I2C
                                   x20 /1.0                12/24/48 MHz,                                              Compatible
                              VCC  PLL /2.0               four clocks/cycle        Address (16) / Data Bus (8)
                                                                                                                         Master
                              1.5k                                       8.5 kB                                                                 Abundant I/O
                                                                          RAM                                   Additional I/Os (24)         including two USARTS
                                  connected for
                                  full speed                                                                                                     General
                                                                                                                                              programmable I/F
                                                                                                                      ADDR (9)                to ASIC/DSP or bus
                                                                                                                                              standards such as
                          D+       USB                                                                          GPIF                          ATAPI, EPP, etc.
                                    2.0
                          D       XCVR            CY                                                                 RDY (6)
                                                 Smart                                                                CTL (6)
       Integrated                                 USB
full- and high-speed                             1.1/2.0                                                                                     Up to 96 MBytes/s
                                                 Engine                                                                                         burst rate
        XCVR
                                                                                                                4 kB                  8/16

                                                                                                                FIFO

                                   Enhanced USB core         "Soft Configuration"                               FIFO and endpoint memory
                                   Simplifies 8051 core   Easy firmware changes                                 (master or slave operation)

                                                          Figure 1-1. Block Diagram

Single-chip integrated USB 2.0 Transceiver, Serial Interface Engine (SIE), and Enhanced 8051 Microprocessor
Software: 8051 runs from internal RAM, which is:

   -- Downloaded via USB, or
   -- Loaded from EEPROM
   -- External memory device (128-pin configuration only)
Four programmable BULK/INTERRUPT/ISOCHRONOUS endpoints
   -- Buffering options: double, triple and quad
8- or 16-bit external data interface
General Programmable Interface (GPIF)
   -- Allows direct connection to most parallel interfaces; 8- and 16-bit
   -- Programmable waveform descriptors and configuration registers to define waveforms
   -- Supports multiple Ready (RDY) inputs and Control (CTL) outputs
Integrated, industry standard 8051 with enhanced features:
   -- Up to 48-MHz clock rate
   -- Four clocks per instruction cycle
   -- Two USARTS

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    -- Three counter/timers
    -- Expanded interrupt system
    -- Two data pointers
3.3V operation
Smart Serial Interface Engine
Vectored USB interrupts
Separate data buffers for the SETUP and DATA portions of a CONTROL transfer
Integrated I2C-compatible controller, runs at 100 or 400 kHz
48-MHz, 24-MHz, or 12-MHz 8051 operation
Four integrated FIFOs
    -- Brings glue and FIFOs inside for lower system cost
    -- Automatic conversion to and from 16-bit buses
    -- Master or slave operation
    -- FIFOs can use externally supplied clock or asynchronous strobes
    -- Easy interface to ASIC and DSP ICs
Special autovectors for FIFO and GPIF interrupts
Up to 40 general purpose I/Os
Four package options--128-pin TQFP, 100-pin TQFP, 56-pin QFN and 56-pin SSOP.

2.0 Applications

DSL modems
ATA interface
Memory card readers
Legacy conversion devices
Cameras
Scanners
Home PNA
Wireless LAN
MP3 players
Networking.
The "Reference Designs" section of the cypress website provides additional tools for typical USB 2.0 applications. Each reference
design comes complete with firmware source and object code, schematics, and documentation. Please visit
http://www.cypress.com for more information.

3.0 Functional Overview

3.1 USB Signaling Speed
FX2 operates at two of the three rates defined in the Universal Serial Bus Specification Revision 2.0, dated April 27, 2000:
Full speed, with a signaling bit rate of 12 Mbps
High speed, with a signaling bit rate of 480 Mbps
FX2 does not support the low-speed signaling mode of 1.5 Mbps.

3.2 8051 Microprocessor
The 8051 microprocessor embedded in the FX2 family has 256 bytes of register RAM, an expanded interrupt system, three
timer/counters, and two USARTs.

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3.2.1 8051 Clock Frequency
FX2 has an on-chip oscillator circuit that uses an external 24-MHz (100 ppm) crystal with the following characteristics:
Parallel resonant
Fundamental mode
500-W drive level
2733 pF (5% tolerance) load capacitors.
An on-chip PLL multiplies the 24-MHz oscillator up to 480 MHz, as required by the transceiver/PHY, and internal counters divide
it down for use as the 8051 clock. The default 8051 clock frequency is 12 MHz. The clock frequency of the 8051 can be changed
by the 8051 through the CPUCS register, dynamically.
The CLKOUT pin, which can be tri-stated and inverted using internal control bits, outputs the 50% duty cycle 8051 clock, at the
selected 8051 clock frequency--48, 24, or 12 MHz.

3.2.2 USARTS
FX2 contains two standard 8051 USARTs, addressed via Special Function Register (SFR) bits. The USART interface pins are
available on separate I/O pins, and are not multiplexed with port pins.
UART0 and UART1 can operate using an internal clock at 230 KBaud with no more than 1% baud rate error. 230-KBaud operation
is achieved by an internally derived clock source that generates overflow pulses at the appropriate time. The internal clock adjusts
for the 8051 clock rate (48, 24, 12 MHz) such that it always presents the correct frequency for 230-KBaud operation.
Note. 115-KBaud operation is also possible by programming the 8051 SMOD0 or SMOD1 bits to a "1" for UART0 and/or UART1,
respectively.

3.2.3 Special Function Registers (SFR)
Certain 8051 SFR addresses are populated to provide fast access to critical FX2 functions. These SFR additions are shown in
Table 3-1. Bold type indicates non-standard, enhanced 8051 registers.
The two SFR rows that end with "0" and "8" contain bit-addressable registers. The four I/O ports AD use the SFR addresses
used in the standard 8051 for ports 03, which are not implemented in FX2.
Because of the faster and more efficient SFR addressing, the FX2 I/O ports are not addressable in external RAM space (using
the MOVX instruction).

3.3 I2C-compatible Bus
FX2 supports the I2C-compatible bus as a master only at 100/400 kbps. SCL and SDA pins have open-drain outputs and
hysteresis inputs. These signals must be pulled up to 3.3V, even if no I2C compatible device is connected.

3.4 Buses
All packages: 8- or 16-bit "FIFO" bidirectional data bus, multiplexed on I/O ports B and D.
128-pin package: adds 16-bit output-only 8051 address bus, 8-bit bidirectional data bus.

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Table 3-1. Special Function Registers

x  8x                         9x       Ax            Bx                      Cx      Dx  Ex Fx

0  IOA                        IOB      IOC           IOD                     SCON1 PSW ACC B

1  SP           EXIF                   INT2CLR       IOE                     SBUF1

2  DPL0         MPAGE                  INT4CLR       OEA

3  DPH0                                              OEB

4  DPL1                                              OEC

5  DPH1                                              OED

6  DPS                                               OEE

7  PCON

8  TCON         SCON0                  IE            IP                      T2CON EICON EIE EIP

9  TMOD         SBUF0

A  TL0          AUTOPTRH1 EP2468STAT                 EP01STAT                RCAP2L

B  TL1          AUTOPTRL1 EP24FIFOFLGS               GPIFTRIG                RCAP2H

C  TH0          reserved               EP68FIFOFLGS                          TL2

D  TH1          AUTOPTRH2                            GPIFSGLDATH             TH2

E  CKCON AUTOPTRL2                                   GPIFSGLDATLX

F               reserved AUTOPTRSETUP GPIFSGLDATLNOX

3.5 USB Boot Methods

During the power-up sequence, internal logic checks the I2C-compatible port for the connection of an EEPROM whose first byte
is either 0xC0 or 0xC2. If found, it uses the VID/PID/DID values in the EEPROM in place of the internally stored values (0xC0),
or it boot-loads the EEPROM contents into internal RAM (0xC2). If no EEPROM is detected, FX2 enumerates using internally
stored descriptors. The default ID values for FX2 are VID/PID/DID (0x04B4, 0x8613, 0xxxyy).

Table 3-2. Default ID Values for FX2

Vendor ID       0x04B4                            Default VID/PID/DID
Prod ID         0x8613                 Cypress Semiconductor
Device release  0xXXYY                 EZ-USB FX2
                                       Depends on revision (0x04 for Rev E)

Note. The I2C-compatible bus SCL and SDA pins must be pulled up, even if an EEPROM is not connected. Otherwise this
detection method does not work properly.

3.6 ReNumerationTM

Because the FX2's configuration is soft, one chip can take on the identities of multiple distinct USB devices.

When first plugged into USB, the FX2 enumerates automatically and downloads firmware and USB descriptor tables over the
USB cable. Next, the FX2 enumerates again, this time as a device defined by the downloaded information. This patented two-
step process, called ReNumerationTM, happens instantly when the device is plugged in, with no hint that the initial download step
has occurred.

Two control bits in the USBCS (USB Control and Status) register control the ReNumeration process: DISCON and RENUM. To
simulate a USB disconnect, the firmware sets DISCON to 1. To reconnect, the firmware clears DISCON to 0.

Before reconnecting, the firmware sets or clears the RENUM bit to indicate whether the firmware or the Default USB Device will
handle device requests over endpoint zero: if RENUM = 0, the Default USB Device will handle device requests; if RENUM = 1,
the firmware will.

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3.7 Interrupt System

3.7.1 INT2 Interrupt Request and Enable Registers

FX2 implements an autovector feature for INT2 and INT4. There are 27 INT2 (USB) vectors, and 14 INT4 (FIFO/GPIF) vectors.
See FX2 TRM for more details.

3.7.2 USB-Interrupt Autovectors

The main USB interrupt is shared by 27 interrupt sources. To save the code and processing time that normally would be required
to identify the individual USB interrupt source, the FX2 provides a second level of interrupt vectoring, called Autovectoring. When
a USB interrupt is asserted, the FX2 pushes the program counter onto its stack then jumps to address 0x0043, where it expects
to find a "jump" instruction to the USB Interrupt service routine.

The FX2 jump instruction is encoded as follows.

Table 3-3. INT2 USB Interrupts

                                        USB INTERRUPT TABLE FOR INT2

Priority  INT2VEC Value Source             Notes
   1
   2      00                    SUDAV      SETUP Data Available
   3
          04                    SOF        Start of Frame (or microframe)

          08                    SUTOK      Setup Token Received

4         0C                    SUSPEND    USB Suspend request

5         10                    USB RESET  Bus reset

6         14                    HISPEED    Entered high speed operation

7         18                    EP0ACK     FX2 ACK'd the CONTROL Handshake

8         1C                               reserved

9         20                    EP0-IN     EP0-IN ready to be loaded with data

10        24                    EP0-OUT    EP0-OUT has USB data

11        28                    EP1-IN     EP1-IN ready to be loaded with data

12        2C                    EP1-OUT    EP1-OUT has USB data

13        30                    EP2        IN: buffer available. OUT: buffer has data
                                           IN: buffer available. OUT: buffer has data
14        34                    EP4

15        38                    EP6        IN: buffer available. OUT: buffer has data

16        3C                    EP8        IN: buffer available. OUT: buffer has data

17        40                    IBN        IN-Bulk-NAK (any IN endpoint)

18        44                               reserved

19        48                    EP0PING    EP0 OUT was Pinged and it NAK'd

20        4C                    EP1PING    EP1 OUT was Pinged and it NAK'd

21        50                    EP2PING    EP2 OUT was Pinged and it NAK'd

22        54                    EP4PING    EP4 OUT was Pinged and it NAK'd

23        58                    EP6PING    EP6 OUT was Pinged and it NAK'd

24        5C                    EP8PING    EP8 OUT was Pinged and it NAK'd

25        60                    ERRLIMIT   Bus errors exceeded the programmed limit

26        64                               reserved

27        68                               reserved

28        6C                               reserved

29        70                    EP2ISOERR  ISO EP2 OUT PID sequence error

30        74                    EP4ISOERR  ISO EP4 OUT PID sequence error

31        78                    EP6ISOERR  ISO EP6 OUT PID sequence error

32        7C                    EP8ISOERR  ISO EP8 OUT PID sequence error

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If Autovectoring is enabled (AV2EN = 1 in the INTSETUP register), the FX2 substitutes its INT2VEC byte. Therefore, if the high
byte ("page") of a jump-table address is preloaded at location 0x0044, the automatically-inserted INT2VEC byte at 0x0045 will
direct the jump to the correct address out of the 27 addresses within the page.

3.7.3 FIFO/GPIF Interrupt (INT4)

Just as the USB Interrupt is shared among 27 individual USB-interrupt sources, the FIFO/GPIF interrupt is shared among 14
individual FIFO/GPIF sources. The FIFO/GPIF Interrupt, like the USB Interrupt, can employ autovectoring. Table 3-4 shows the
priority and INT4VEC values for the 14 FIFO/GPIF interrupt sources

Table 3-4. Individual FIFO/GPIF Interrupt Sources

Priority  INT4VEC Value         Source                                                      Notes
    1              80            EP2PF             Endpoint 2 Programmable Flag
    2              84            EP4PF             Endpoint 4 Programmable Flag
    3              88            EP6PF             Endpoint 6 Programmable Flag
    4             8C             EP8PF             Endpoint 8 Programmable Flag
    5              90            EP2EF             Endpoint 2 Empty Flag
    6              94            EP4EF             Endpoint 4 Empty Flag
    7              98            EP6EF             Endpoint 6 Empty Flag
    8             9C             EP8EF             Endpoint 8 Empty Flag
    9             A0             EP2FF             Endpoint 2 Full Flag
   10             A4             EP4FF             Endpoint 4 Full Flag
   11              A8            EP6FF             Endpoint 6 Full Flag
   12             AC             EP8FF             Endpoint 8 Full Flag
   13              B0         GPIFDONE             GPIF Operation Complete
   14              B4           GPIFWF             GPIF Waveform

If Autovectoring is enabled (AV4EN = 1 in the INTSETUP register), the FX2 substitutes its INT4VEC byte. Therefore, if the high
byte ("page") of a jump-table address is preloaded at location 0x0054, the automatically-inserted INT4VEC byte at 0x0055 will
direct the jump to the correct address out of the 14 addresses within the page. When the ISR occurs, the FX2 pushes the program
counter onto its stack then jumps to address 0x0053, where it expects to find a "jump" instruction to the ISR Interrupt service
routine.

3.8 Reset and Wakeup

3.8.1 Reset Pin
An input pin (RESET#) resets the chip. This pin has hysteresis and is active LOW. The internal PLL stabilizes approximately 200
s after VCC has reached 3.3V. Typically, an external RC network (R = 100k, C = 0.1 F) is used to provide the RESET# signal.

3.8.2 Wakeup Pins
The 8051 puts itself and the rest of the chip into a power-down mode by setting PCON.0 = 1. This stops the oscillator and PLL.
When WAKEUP is asserted by external logic, the oscillator restarts and after the PLL stabilizes, and the 8051 receives a wakeup
interrupt. This applies whether or not FX2 is connected to the USB.
The FX2 exits the power down (USB suspend) state using one of the following methods:
USB bus signals resume
External logic asserts the WAKEUP pin
External logic asserts the PA3/WU2 pin.
The second wakeup pin, WU2, can also be configured as a general purpose I/O pin. This allows a simple external R-C network
to be used as a periodic wakeup source.

3.9 Program/Data RAM

3.9.1 Size
The FX2 has eight kbytes of internal program/data RAM, where PSEN#/RD# signals are internally ORed to allow the 8051 to
access it as both program and data memory. No USB control registers appear in this space.

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Two memory maps are shown in the following diagrams:
Figure 3-1 Internal Code Memory, EA = 0
Figure 3-2 External Code Memory, EA = 1.

3.9.2 Internal Code Memory, EA = 0

This mode implements the internal eight-kbyte block of RAM (starting at 0) as combined code and data memory. When external
RAM or ROM is added, the external read and write strobes are suppressed for memory spaces that exist inside the chip. This
allows the user to connect a 64-kbyte memory without requiring address decodes to keep clear of internal memory spaces.

Only the internal eight kbytes and scratch pad 0.5 kbytes RAM spaces have the following access:

USB download
USB upload
Setup data pointer
I2C-compatible interface boot load.

                                       Inside FX2        Outside FX2

                              FFFF                       (OK to populate
                                          7.5 kbytes     data memory
                                          US B regs and  here--RD#/WR#
                                          4k EP buffers  strobes are not
                                          (RD#,WR#)      active)

                              E200                           48 kbytes
                              E1FF 0.5 kbytes RAM            External
                              E000 Data (RD#,WR#)*           Data
                                                             Memory
                                                             (RD#,WR#)    56 kbytes
                                                                          External
                                                                          Code
                                                                          Memory
                                                                          (PSEN#)

                              1FFF                       (Ok to populate  (OK to populate
                                                         data memory      program
                                       Eight kbytes RAM  here--RD#/WR#    memory here--
                                       Code and Data     strobes are not  PSEN# strobe
                                       (PSEN#,RD#,WR#)*  active)          is not active)

                              0000

                                                         Data             Code

*SUDPTR, USB upload/download, I2C-compatible interface boot access

                                    Figure 3-1. Internal Code Memory, EA = 0

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3.9.3 External Code Memory, EA = 1

The bottom eight kbytes of program memory is external, and therefore the bottom eight kbytes of internal RAM is accessible only
as data memory.

                                    Inside FX2           Outside FX2

                              FFFF                       (OK to populate
                                          7.5 kbytes     data memory
                                          USB regs and   here--RD#/WR#
                                          4k EP buffers  strobes are not
                                          (RD#,WR#)      active)

                              E200
                              E1FF 0.5 kbytes RAM
                              E000 Data (RD#,WR#)*

                                                         48 kbytes        64 kbytes
                                                         External         External
                                                         Data             Code
                                                         Memory           Memory
                                                         (RD#,WR#)        (PSEN#)

                              1FFF                       (Ok to populate
                                                         data memory
                                           Eight kbytes  here--RD#/WR#
                                           RAM           strobes are not
                                           Data          active)
                                           (RD#,WR#)*

                              0000

                                                         Data             Code

*SUDPTR, USB upload/download, I2C-compatible interface boot access

                                    Figure 3-2. External Code Memory, EA = 1

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3.10 Register Addresses

                                             FFFF

                                                   4 kbytes EP2-EP8 buffers
                                                             (8 512)

                                             F000
                                             EFFF

                                                   2 kbytes RESERVED

                                             E800         64 bytes EP1IN
                                             E7FF       64 bytes EP1OUT
                                             E7C0      64 bytes EP0 IN/OUT
                                             E7BF    64 bytes RESERVED
                                             E780      256 bytes Registers
                                             E77F    384 bytes RESERVED
                                             E740  128 bytes GPIF Waveforms
                                             E73F
                                             E700       512 bytes RESERVED
                                             E6FF
                                             E600              512 bytes
                                             E5FF             8051 xdata RAM
                                             E480
                                             E47F
                                             E400
                                             E3FF

                                             E200
                                             E1FF

                                             E000

3.11 Endpoint RAM

3.11.1 Size          (Endpoints 0 and 1)
3 64 bytes      (Endpoints 2, 4, 6, 8)
8 512 bytes

3.11.2 Organization  Bidirectional endpoint zero, 64-byte buffer
EP0
EP1IN, EP1OUT     64-byte buffers, bulk or interrupt
EP2,4,6,8
                     Eight 512-byte buffers, bulk, interrupt, or isochronous. EP2 and 6 can be either double, triple, or quad
                     buffered. For high-speed endpoint configuration options, see Figure 3-3.

3.11.3 Setup Data Buffer
A separate eight-byte buffer at 0xE6B8-0xE6BF holds the SETUP data from a CONTROL transfer.

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3.11.4  Endpoint Configurations (High-speed Mode)

        EP0 IN&OUT 64                 64                64                    64      64           64
                                                                              64
        EP1 IN 64                     64                64                    64      64           64

        EP1 OUT 64                    64                64                    512     64           64
                                                                   EP2 512
                   512                        512            1024                     1024         1024
        EP2                                        EP2                        512
                                              512                                            1024            1024
                   512             EP2                       1024             512  EP2             EP2

                   512                        512                  EP6 512
        EP4                                                                   512
                                              512
                   512                                                        512
                                                                   EP8
                  512                        512             1024                     1024         1024
        EP6                                        EP6                        512
                                             512                                              512  1024
                  512              EP6                       1024
                                                                                   EP8
                  512                        512                                              512
        EP8
                                             512
                  512

                                                           Figure 3-3. Endpoint Configuration

Endpoints 0 and 1 are the same for every configuration. Endpoint 0 is the only CONTROL endpoint, and endpoint 1 can be either
BULK or INTERRUPT. To the left of the vertical line, the user may pick different configurations for EP2&4 and EP6&8, since none
of the 512-byte buffers are combined between these endpoint groups. An example endpoint configuration would be:
EP2--1024 double buffered; EP6--512 quad buffered.
To the right of the vertical line, buffers are shared between EP28, and therefore only entire columns may be chosen.

3.11.5 Default Full-Speed Alternate Settings

Table 3-5. Default Full-Speed Alternate Settings[1, 2]

       Alternate Setting           0               1                               2                               3
ep0                                                                64                              64
ep1out                             64 64                           64 int                          64 int
ep1in                                                              64 int                          64 int
ep2                                0 64 bulk                       64 int out (2)                 64 iso out (2)
ep4                                                                64 bulk out (2)                64 bulk out (2)
ep6                                0 64 bulk                       64 int in (2)                  64 iso in (2)
ep8                                                                64 bulk in (2)                 64 bulk in (2)
                                   0 64 bulk out (2)

                                   0 64 bulk out (2)

                                   0 64 bulk in (2)

                                   0 64 bulk in (2)

Notes:

1. "0" means "not implemented."
2. "2x" means "double buffered."

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3.11.6 Default High-Speed Alternate Settings
Table 3-6. Default High-Speed Alternate Settings[1, 2]

     Alternate Setting           0               1              2                  3

ep0                           64 64                     64                 64
ep1out                                                  64 int             64 int
ep1in                         0     512 bulk[3]         64 int             64 int

                              0     512 bulk[3]

ep2                           0     512 bulk out (2)   512 int out (2)   512 iso out (2)

ep4                           0     512 bulk out (2)   512 bulk out (2)  512 bulk out (2)

ep6                           0     512 bulk in (2)    512 int in (2)    512 iso in (2)

ep8                           0     512 bulk in (2)    512 bulk in (2)   512 bulk in (2)

Note:
3. Even though these buffers are 64 bytes, they are reported as 512 for USB 2.0 compliance. The user must never transfer packets larger than 64 bytes to EP1.

3.12 External FIFO interface

3.12.1 Architecture

The FX2 slave FIFO architecture has eight 512-byte blocks in the endpoint RAM that directly serve as FIFO memories, and are
controlled by FIFO control signals (such as IFCLK, SLCS#, SLRD, SLWR, SLOE, PKTEND, and flags).

In operation, some of the eight RAM blocks fill or empty from the SIE, while the others are connected to the I/O transfer logic.
The transfer logic takes two forms, the GPIF for internally generated control signals, or the slave FIFO interface for externally
controlled transfers.

3.12.2 Master/Slave Control Signals

The FX2 endpoint FIFOS are implemented as eight physically distinct 256x16 RAM blocks. The 8051/SIE can switch any of the
RAM blocks between two domains, the USB (SIE) domain and the 8051-I/O Unit domain. This switching is done virtually instan-
taneously, giving essentially zero transfer time between "USB FIFOS" and "Slave FIFOS." Since they are physically the same
memory, no bytes are actually transferred between buffers.

At any given time, some RAM blocks are filling/emptying with USB data under SIE control, while other RAM blocks are available
to the 8051 and/or the I/O control unit. The RAM blocks operate as single-port in the USB domain, and dual-port in the 8051-I/O
domain. The blocks can be configured as single, double, triple, or quad buffered as previously shown.

The I/O control unit implements either an internal-master (M for master) or external-master (S for Slave) interface.

In Master (M) mode, the GPIF internally controls FIFOADR[1..0] to select a FIFO. The RDY pins (two in the 56-pin package, six
in the 100-pin and 128-pin packages) can be used as flag inputs from an external FIFO or other logic if desired. The GPIF can
be run from either an internally derived clock or externally supplied clock (IFCLK), at a rate that transfers data up to 96
Megabytes/s (48 MHz).

In Slave (S) mode, the FX2 accepts either an internally derived clock or externally supplied clock (IFCLK, max. frequency 48
MHz) and SLCS#, SLRD, SLWR, SLOE, PKTEND signals from external logic. Each endpoint can individually be selected for byte
or word operation by an internal configuration bit, and a Slave FIFO Output Enable signal SLOE enables data of the selected
width. External logic must insure that the output enable signal is inactive when writing data to a slave FIFO. The slave interface
can also operate asynchronously, where the SLRD and SLWR signals act directly as strobes, rather than a clock qualifier as in
synchronous mode. The signals SLRD, SLWR, SLOE and PKTEND are gated by the signal SLCS#.

3.12.3 GPIF and FIFO Clock Rates

An 8051 register bit selects one of two frequencies for the internally supplied interface clock: 30 MHz and 48 MHz. Alternatively,
an externally supplied clock of 5 MHz 48 MHz feeding the IFCLK pin can be used as the interface clock. IFCLK can be configured
to function as an output clock when the GPIF and FIFOs are internally clocked. An output enable bit in the IFCONFIG register
turns this clock output off, if desired. Another bit within the IFCONFIG register will invert the IFCLK signal whether internally or
externally sourced.

3.13 GPIF

The GPIF is a flexible 8- or 16-bit parallel interface driven by a user-programmable finite state machine. It allows the CY7C68013
to perform local bus mastering, and can implement a wide variety of protocols such as ATA interface, printer parallel port, and
Utopia.

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                                                                                             CY7C68013

The GPIF has six programmable control outputs (CTL), nine address outputs (GPIFADRx), and six general-purpose ready inputs
(RDY). The data bus width can be 8 or 16 bits. Each GPIF vector defines the state of the control outputs, and determines what
state a ready input (or multiple inputs) must be before proceeding. The GPIF vector can be programmed to advance a FIFO to
the next data value, advance an address, etc. A sequence of the GPIF vectors make up a single waveform that will be executed
to perform the desired data move between the CY7C68013 and the external design.

3.13.1 Six Control OUT Signals
The 100- and 128-pin packages bring out all six Control Output pins (CTL0-CTL5). The 8051 programs the GPIF unit to define
the CTL waveforms. The 56-pin package brings out three of these signals, CTL0CTL2. CTLx waveform edges can be
programmed to make transitions as fast as once per clock (20.8 ns using a 48-MHz clock).

3.13.2 Six Ready IN Signals
The 100- and 128-pin packages bring out all six Ready inputs (RDY0RDY5). The 8051 programs the GPIF unit to test the RDY
pins for GPIF branching. The 56-pin package brings out two of these signals, RDY01.

3.13.3 Nine GPIF Address OUT signals
Nine GPIF address lines are available in the 100- and 128-pin packages, GPIFADR[8..0]. The GPIF address lines allow indexing
through up to a 512-byte block of RAM. If more address lines are needed, I/O port pins can be used.

3.13.4 Long Transfer Mode
In master mode, the 8051 appropriately sets GPIF transaction count registers (GPIFTCB3, GPIFTCB2, GPIFTCB1, or
GPIFTCB0) for unattended transfers of up to 4,294,967,296 bytes. The GPIF automatically throttles data flow to prevent under
or overflow until the full number of requested transactions complete. The GPIF decrements the value in these registers to
represent the current status of the transaction.

3.14 USB Uploads and Downloads
The core has the ability to directly edit the data contents of the internal 8-kbyte RAM and of the internal 512-byte scratch pad
RAM via a vendor-specific command. This capability is normally used when "soft" downloading user code and is available only
to and from internal RAM, whether the 8051 is held in reset or running. The available RAM spaces are 8 kbytes from
0x00000x1FFF (code/data) and 512 bytes from 0xE0000xE1FF (scratch pad RAM).
Note: A "loader" running in internal RAM can be used to transfer downloaded data to external memory.

3.15 Autopointer Access
FX2 provides two identical autopointers. They are similar to the internal 8051 data pointers, but with an additional feature: they
can optionally increment a pointer address after every memory access. This capability is available to and from both internal and
external RAM. The autopointers are available in external FX2 registers, under control of a mode bit (AUTOPTRSETUP.0). Using
the external FX2 autopointer access (at 0xE67B 0xE67C) allows the autopointer to access all RAM, internal and external to
the part. Also, the autopointers can point to any FX2 register or endpoint buffer space. When autopointer access to external
memory is enabled, location 0xE67B and 0xE67C in XDATA and PDATA space cannot be used.

3.16 I2C-compatible Controller
FX2 has one I2C-compatible port that is driven by two internal controllers, one that automatically operates at boot time to load
VID/PID/DID and configuration information, and another that the 8051, once running, uses to control external I2C-compatible
devices. The I2C-compatible port operates in master mode only.

3.16.1 I2C-compatible Port Pins
The I2C-compatible pins SCL and SDA must have external 2.2-k pull-up resistors. External EEPROM device address pins must
be configured properly. See Table 3-7 for configuring the device address pins.

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                                                                      CY7C68013

Table 3-7. Strap Boot EEPROM Address Lines to These Values

         Bytes                Example EEPROM                A2   A1   A0
16
128             24LC00[4]                                   N/A  N/A  N/A
256             24LC01
4K              24LC02                                      0    0    0
8K              24LC32
                24LC64                                      0    0    0

                                                            0    0    1

                                                            0    0    1

3.16.2 I2C-compatible Interface Boot Load Access

At power-on reset the I2C-compatible interface boot loader will load the VID/PID/DID/a configuration byte and up to 8 kbytes of
program/data. The available RAM spaces are 8 kbytes from 0x00000x1FFF and 512 bytes from 0xE0000xE1FF. The 8051 will
be in reset. I2C-compatible interface boot loads only occur after power-on reset.

3.16.3 I2C-compatible Interface General Purpose Access
The 8051 can control peripherals connected to the I2C-compatible bus using the I2CTL and I2DAT registers. FX2 provides I2C
compatible master control only, it is never an I2C-compatible slave.

4.0 Pin Assignments

Figure 4-1 identifies all signals for the four package types. The following pages illustrate the individual pin diagrams, plus a
combination diagram showing which of the full set of signals are available in the 128-, 100-, and 56-pin packages.

The 56-pin package is the lowest-cost version. The signals on the left edge of the 56-pin package in Figure 4-1 are common to
all versions in the FX2 family. Three modes are available in all package versions: Port, GPIF master, and Slave FIFO. These
modes define the signals on the right edge of the diagram. The 8051 selects the interface mode using the IFCONFIG[1:0] register
bits. Port mode is the power-on default configuration.

The 100-pin package adds functionality to the 56-pin package by adding these pins:

PORTC or alternate GPIFADR[7...0] address signals
PORTE or alternate GPIFADR8 address signals and 7 more 8051 signals
3 GPIF Control signals
4 GPIF Ready signals
Nine 8051 signals (two USARTs, three timer inputs, INT4,and INT5#)
BKPT, RD#, WR#

The 128-pin package is the full version, adding the 8051 address and data buses plus control signals. Note that two of the required
signals, RD# and WR#, are present in the 100-pin version. In the 100-pin and 128-pin versions, an 8051 control bit can be set to
pulse the RD# and WR# pins when the 8051 reads from/writes to PORTC.

Note:
4. This EEPROM does not have address pins.

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                                                                                            CY7C68013

                                    Port              GPIF Master          Slave FIFO

                                            56  PD7 FD[15]                 FD[15]
                                                PD6 FD[14]                 FD[14]
                              XTALIN            PD5 FD[13]                 FD[13]
                              XTALOUT           PD4 FD[12]                 FD[12]
                              RESET#            PD3 FD[11]                 FD[11]
                              WAKEUP#           PD2 FD[10]                 FD[10]
                                                PD1 FD[9]                  FD[9]
                              SCL               PD0 FD[8]                  FD[8]
                              SDA               PB7 FD[7]                  FD[7]
                                                PB6 FD[6]                  FD[6]
                              IFCLK             PB5 FD[5]                  FD[5]
                              CLKOUT            PB4 FD[4]                  FD[4]
                                                PB3 FD[3]                  FD[3]
                              DPLUS             PB2 FD[2]                  FD[2]
                              DMINUS            PB1 FD[1]                  FD[1]
                                                PB0 FD[0]                  FD[0]

                                                              RDY0         SLRD
                                                              RDY1         SLWR

                                                              CTL0         FLAGA
                                                              CTL1         FLAGB
                                                              CTL2         FLAGC

                                                INT0#/PA0     INT0#/PA0    INT0#/ PA0
                                                INT1#/PA1     INT1#/PA1    INT1#/ PA1
                                                              PA2          SLOE
                                                         PA2  WU2/PA3      WU2/PA3
                                                 WU2/PA3      PA4          FIFOADR0
                                                              PA5          FIFOADR1
                                                         PA4  PA6          PKTEND
                                                         PA5  PA7          PA7/FLAGD/SLCS#
                                                         PA6
                                                         PA7

                                    100                              CTL3
                                                                     CTL4
                                                                     CTL5
                                                                     RDY2
                                                                     RDY3
                                                                     RDY4
                                                                     RDY5

                              BKPT

                              PORTC7/GPIFADR7      RxD0
                              PORTC6/GPIFADR6      TxD0
                              PORTC5/GPIFADR5      RxD1
                              PORTC4/GPIFADR4      TxD1
                              PORTC3/GPIFADR3       INT4
                              PORTC2/GPIFADR2     INT5#
                              PORTC1/GPIFADR1   TIMER2
                              PORTC0/GPIFADR0   TIMER1
                                                TIMER0
                              PE7/GPIFADR8
                              PE6/T2EX               RD#
                              PE5/INT6               WR#
                              PE4/RxD1OUT
                              PE3/RxD0OUT             CS#
                              PE2/T2OUT              OE#
                              PE1/T1OUT           PSEN#
                              PE0/T0OUT
                                                      A15
                              D7                      A14
                              D6                      A13
                              D5                      A12
                              D4                      A11
                              D3                      A10
                              D2
                              D1                        A9
                              D0                        A8
                                                        A7
                                    128                 A6
                                                        A5
                              EA                        A4
                                                        A3
                                                        A2
                                                        A1
                                                        A0

                                                Figure 4-1. Signals

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1 CLKOUT                                                                                                        103 PD1/FD9
2 VCC                                                                                                       104 PD2/FD10
3 GND                                                                                                   105 PD3/FD11
4 RDY0/*SLRD                                                                                        106 INT5#
5 RDY1/*SLWR                                                                                    107 VCC
6 RDY2                                                                                      108 PE0/T0OUT
7 RDY3                                                                                  109 PE1/T1OUT
8 RDY4                                                                              110 PE2/T2OUT
9 RDY5                                                                          111 PE3/RXD0OUT
10 AVCC                                                                     112 PE4/RXD1OUT
11 XTALOUT                                                              113 PE5/INT6
12 XTALIN                                                           114 PE6/T2EX
13 AGND                                                         115 PE7/GPIFADR8
14 NC                                                       116 GND
15 NC                                                   117 A4
16 NC                                               118 A5
17 VCC                                          119 A6
18 DPLUS                                    120 A7
19 DMINUS                               121 PD4/FD12
20 GND                              122 PD5/FD13
21 A11                          123 PD6/FD14
22 A12                      124 PD7/FD15
23 A13                  125 GND
24 A14              126 A8
25 A15          127 A9
26 VCC      128 A10
27 GND                                                                                                          PD0/FD8 102
28 INT4       CY7C68013                                                                                        *WAKEUP 101
29 T0         128-pin TQFP
30 T1                                                                                                                 VCC 100
31 T2                                                                                                            RESET# 99
32 IFCLK
33 RESERVED                                                                                                          CTL5 98
34 BKPT                                                                                                                  A3 97
35 EA                                                                                                                    A2 96
36 SCL                                                                                                                   A1 95
37 SDA                                                                                                                   A0 94
38 OE#
                                                                                                                      GND 93
                                                                                                 PA7/*FLAGD/SLCS# 92

                                                                                                         PA6/*PKTEND 91
                                                                                                       PA5/FIFOADR1 90
                                                                                                       PA4/FIFOADR0 89

                                                                                                                         D7 88
                                                                                                                         D6 87
                                                                                                                         D5 86
                                                                                                              PA3/*WU2 85
                                                                                                             PA2/*SLOE 84
                                                                                                              PA1/INT1# 83
                                                                                                              PA0/INT0# 82
                                                                                                                      VCC 81
                                                                                                                      GND 80
                                                                                                       PC7/GPIFADR7 79
                                                                                                       PC6/GPIFADR6 78
                                                                                                       PC5/GPIFADR5 77
                                                                                                       PC4/GPIFADR4 76
                                                                                                       PC3/GPIFADR3 75
                                                                                                       PC2/GPIFADR2 74
                                                                                                       PC1/GPIFADR1 73
                                                                                                       PC0/GPIFADR0 72
                                                                                                         CTL2/*FLAGC 71
                                                                                                         CTL1/*FLAGB 70
                                                                                                         CTL0/*FLAGA 69
                                                                                                                      VCC 68
                                                                                                                     CTL4 67
                                                                                                                     CTL3 66
                                                                                                                      GND 65
                                                                                                                VCC 64
                                                                                                            D4 63
                                                                                                        D3 62
                                                                                                    D2 61
                                                                                                D1 60
                                                                                            D0 59

                                                                                        GND 58
                                                                                    PB7/FD7 57
                                                                                PB6/FD6 56
                                                                            PB5/FD5 55
                                                                        PB4/FD4 54

                                                                    RxD1 53
                                                                TxD1 52
                                                            RxD0 51
                                                        TxD0 50
                                                    GND 49
                                                VCC 48
                                            PB3/FD3 47
                                        PB2/FD2 46
                                    PB1/FD1 45
                                PB0/FD0 44
                            VCC 43
                        CS# 42
                    WR# 41
                RD# 40
            PSEN# 39

                                              Figure 4-2. CY7C68013 128-pin TQFP Pin Assignment                              Page 19 of 50
                                                              * denotes programmable polarity

Document #: 38-08012 Rev. *B
                                                                                                  CY7C68013

                                                                            81 PD1/FD9
                                                                        82 PD2/FD10
                                                                    83 PD3/FD11
                                                                84 INT5#
                                                            85 VCC
                                                        86 PE0/T0OUT
                                                    87 PE1/T1OUT
                                                88 PE2/T2OUT
                                            89 PE3/RXD0OUT
                                        90 PE4/RXD1OUT
                                    91 PE5/INT6
                                92 PE6/T2EX
                            93 PE7/GPIFADR8
                        94 GND
                    95 PD4/FD12
                96 PD5/FD13
            97 PD6/FD14
        98 PD7/FD15
    99 GND
100 CLKOUT

1 VCC          CY7C68013                   PD0/FD8 80
2 GND         100-pin TQFP                *WAKEUP 79
3 RDY0/*SLRD
4 RDY1/*SLWR                                     VCC 78
5 RDY2                                      RESET# 77
6 RDY3
7 RDY4                                          CTL5 76
8 RDY5                                           GND 75
9 AVCC                      PA7/*FLAGD/SLCS# 74
10 XTALOUT                          PA6/*PKTEND 73
11 XTALIN                         PA5/FIFOADR1 72
12 AGND                           PA4/FIFOADR0 71
13 NC                                    PA3/*WU2 70
14 NC                                   PA2/*SLOE 69
15 NC                                    PA1/INT1# 68
16 VCC                                   PA0/INT0# 67
17 DPLUS                                         VCC 66
18 DMINUS                                        GND 65
19 GND                            PC7/GPIFADR7 64
20 VCC                            PC6/GPIFADR6 63
21 GND                            PC5/GPIFADR5 62
22 INT4                           PC4/GPIFADR4 61
23 T0                             PC3/GPIFADR3 60
24 T1                             PC2/GPIFADR2 59
25 T2                             PC1/GPIFADR1 58
26 IFCLK                          PC0/GPIFADR0 57
27 RESERVED                         CTL2/*FLAGC 56
28 BKPT                             CTL1/*FLAGB 55
29 SCL                              CTL0/*FLAGA 54
30 SDA                                           VCC 53
                                                CTL4 52
                                                CTL3 51

                                                                            GND 50
                                                                        VCC 49
                                                                    GND 48
                                                                PB7/FD7 47
                                                            PB6/FD6 46
                                                        PB5/FD5 45
                                                    PB4/FD4 44
                                                RxD1 43
                                            TxD1 42
                                        RxD0 41
                                    TxD0 40
                                GND 39
                            VCC 38
                        PB3/FD3 37
                    PB2/FD2 36
                PB1/FD1 35
            PB0/FD0 34
        VCC 33
    WR# 32
RD# 31

                                               Figure 4-3. CY7C68013 100-pin TQFP Pin Assignment  Page 20 of 50
                                                               * denotes programmable polarity

Document #: 38-08012 Rev. *B
                                                                                CY7C68013

                                          CY7C68013
                                          56-pin SSOP

                              1 PD5/FD13    PD4/FD12 56

                              2 PD6/FD14    PD3/FD11 55

                              3 PD7/FD15    PD2/FD10 54

                              4 GND         PD1/FD9 53

                              5 CLKOUT      PD0/FD8 52

                              6 VCC         *WAKEUP 51

                              7 GND                    VCC 50

                              8 RDY0/*SLRD  RESET# 49

                              9 RDY1/*SLWR             GND 48

                              10 AVCC       PA7/*FLAGD/SLCS# 47

                              11 XTALOUT    PA6/PKTEND 46

                              12 XTALIN     PA5/FIFOADR1 45

                              13 AGND       PA4/FIFOADR0 44

                              14 VCC        PA3/*WU2 43

                              15 DPLUS      PA2/*SLOE 42

                              16 DMINUS     PA1/INT1# 41

                              17 GND        PA0/INT0# 40

                              18 VCC                   VCC 39

                              19 GND        CTL2/*FLAGC 38

                              20 IFCLK      CTL1/*FLAGB 37

                              21 RESERVED   CTL0/*FLAGA 36

                              22 SCL                   GND 35

                              23 SDA                   VCC 34

                              24 VCC                   GND 33

                              25 PB0/FD0    PB7/FD7 32

                              26 PB1/FD1    PB6/FD6 31

                              27 PB2/FD2    PB5/FD5 30

                              28 PB3/FD3    PB4/FD4 29

                              Figure 4-4. CY7C68013 56-pin SSOP Pin Assignment
                                             * denotes programmable polarity

Document #: 38-08012 Rev. *B                                                    Page 21 of 50
                                                                                                   CY7C68013

                                                                                          VCC 43
                                                                                     *WAKEUP 44

                                                                               PD0/FD8 45
                                                                          PD1/FD9 46
                                                                    PD2/FD10 47
                                                               PD3/FD11 48
                                                          PD4/FD12 49
                                                    PD5/FD13 50
                                               PD6/FD14 51
                                         PD7/FD15 52

                                    GND 53
                              CLKOUT 54

                         VCC 55
                    GND 56

RDY0/*SLRD 1                   CY7C68013                                                           42 RESET#
RDY1/*SLWR 2                                                                                       41 GND
                              56-pin QFN                                                           40 PA7/*FLAGD/SLCS#
          AVCC 3                                                                                   39 PA6/*PKTEND
    XTALOUT 4                                                                                      38 PA5/FIFOADR1
                                                                                                   37 PA4/FIFOADR0
        XTALIN 5                                                                                   36 PA3/*WU2
          AGND 6                                                                                   35 PA2/*SLOE
            VCC 7                                                                                  34 PA1/INT1#
        DPLUS 8                                                                                    33 PA0/INT0#
                                                                                                   32 VCC
      DMINUS 9                                                                                     31 CTL2/*FLAGC
            GND 10                                                                                 30 CTL1/*FLAGB
            VCC 11                                                                                 29 CTL0/*FLAGA
            GND 12

         *IFCLK 13
  RESERVED 14

                                                                                           28 GND
                                                                                     27 VCC
                                                                                26 GND
                                                                          25 PB7/FD7
                                                                     24 PB6/FD6
                                                               23 PB5/FD5
                                                          22 PB4/FD4
                                                    21 PB3/FD3
                                               20 PB2/FD2
                                         19 PB1/FD1
                                    18 PB0/FD0
                              17 VCC
                         16 SDA
                    15 SCL

                              Figure 4-5. CY7C68013 56-pin QFN Pin Assignment
                                            * denotes programmable polarity

Document #: 38-08012 Rev. *B                                                                       Page 22 of 50
                                                                                          CY7C68013

4.1 CY7C68013 Pin Descriptions

Table 4-1. FX2 Pin Descriptions[5]

128 100 56 56                      Type Default        Description
TQFP TQFP SSOP QFN Name

10 9 10 3 AVCC                      Power   N/A Analog VCC. This signal provides power to the analog section of
                                                     the chip.

13 12 13 6 AGND                     Power   N/A Analog Ground. Connect to ground with as short a path as possi-
                                                     ble.

19 18 16 9 DMINUS                   I/O/Z   Z USB D Signal. Connect to the USB D signal.

18 17 15 8 DPLUS                    I/O/Z   Z USB D+ Signal. Connect to the USB D+ signal.

94     A0                           Output  L 8051 Address Bus. This bus is driven at all times. When the 8051

95     A1                           Output  L is addressing internal RAM it reflects the internal address.

96     A2                           Output  L

97     A3                           Output  L

117    A4                           Output  L

118    A5                           Output  L

119    A6                           Output  L

120    A7                           Output  L

126    A8                           Output  L

127    A9                           Output  L

128    A10                          Output  L

21     A11                          Output  L

22     A12                          Output  L

23     A13                          Output  L

24     A14                          Output  L

25     A15                          Output  L

59     D0                           I/O/Z   Z 8051 Data Bus. This bidirectional bus is high-impedance when

60     D1                           I/O/Z   Z     inactive, input for bus reads, and output for bus writes. The data
                                                  bus is used for external 8051 program and data memory. The data
61     D2                           I/O/Z   Z bus is active only for external bus accesses, and is driven LOW in

62     D3                           I/O/Z   Z suspend.

63     D4                           I/O/Z   Z

86     D5                           I/O/Z   Z

87     D6                           I/O/Z   Z

88     D7                           I/O/Z   Z

39     PSEN#                        Output  H Program Store Enable. This active-LOW signal indicates an 8051

                                                  code fetch from external memory. It is active for program memory

                                                  fetches from 0x20000xFFFF when the EA pin is LOW, or from

                                                  0x00000xFFFF when the EA pin is HIGH.

34 28  BKPT                         Output  L Breakpoint. This pin goes active (HIGH) when the 8051 address
                                                   bus matches the BPADDRH/L registers and breakpoints are en-
                                                   abled in the BREAKPT register (BPEN = 1). If the BPPULSE bit in
                                                   the BREAKPT register is HIGH, this signal pulses HIGH for eight
                                                   12-/24-/48-MHz clocks. If the BPPULSE bit is LOW, the signal re-
                                                   mains HIGH until the 8051 clears the BREAK bit (by writing 1 to it)
                                                   in the BREAKPT register.

99 77 49 42 RESET#                  Input   N/A Active LOW Reset. Resets the entire chip. This pin is normally tied
                                                     to VCC through a 100K resistor, and to GND through a 0.1-F ca-
                                                     pacitor.

Note:

5. Unused inputs should not be left floating. Tie either HIGH or LOW as appropriate. Outputs should only be pulled up or down to ensure signals at power-up and
       in standby.

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Table 4-1. FX2 Pin Descriptions[5] (continued)

128 100 56 56                             Type   Default  Description
TQFP TQFP SSOP QFN Name

35       EA                                Input  N/A External Access. This pin determines where the 8051 fetches
                                                           code between addresses 0x0000 and 0x1FFF. If EA = 0 the 8051
                                                           fetches this code from its internal RAM. IF EA = 1 the 8051 fetches
                                                           this code from external memory.

12 11 12 5 XTALIN                          Input  N/A Crystal Input. Connect this signal to a 24-MHz parallel-resonant,
                                                           fundamental mode crystal and 20-pF capacitor to GND.
                                                           It is also correct to drive XTALIN with an external 24 MHz square
                                                           wave derived from another clock source.

11 10 11 4 XTALOUT Output                         N/A Crystal Output. Connect this signal to a 24-MHz parallel-resonant,
                                                           fundamental mode crystal and 20-pF capacitor to GND.
                                                           If an external clock is used to drive XTALIN, leave this pin open.

1 100 5 54 CLKOUT                          O/Z    12 MHz 12-, 24- or 48-MHz clock, phase locked to the 24-MHz input clock.
                                                             The 8051 defaults to 12-MHz operation. The 8051 may tri-state this
                                                             output by setting CPUCS.1 = 1.

Port A   40 33 PA0 or                      I/O/Z     I     Multiplexed pin whose function is selected by:
  82 67                 INT0#                     (PA0)    PORTACFG.0
                                                           PA0 is a bidirectional IO port pin.
                                                           INT0# is the active-LOW 8051 INT0 interrupt input signal, which is
                                                           either edge triggered (IT0 = 1) or level triggered (IT0 = 0).

83 68 41 34 PA1 or                         I/O/Z     I     Multiplexed pin whose function is selected by:
                                   INT1#          (PA1)    PORTACFG.1
                                                           PA1 is a bidirectional IO port pin.
                                                           INT1# is the active-LOW 8051 INT1 interrupt input signal, which is
                                                           either edge triggered (IT1 = 1) or level triggered (IT1 = 0).

84 69 42 35 PA2 or                         I/O/Z     I     Multiplexed pin whose function is selected by two bits:
                                   SLOE           (PA2)    IFCONFIG[1:0].
                                                           PA2 is a bidirectional IO port pin.
                                                           SLOE is an input-only output enable with programmable polarity
                                                           (FIFOPOLAR.4) for the slave FIFOs connected to FD[7..0] or
                                                           FD[15..0].

85 70 43 36 PA3 or                         I/O/Z     I     Multiplexed pin whose function is selected by:
                                   WU2            (PA3)    WAKEUP.7 and OEA.3
                                                           PA3 is a bidirectional I/O port pin.
                                                           WU2 is an alternate source for USB Wakeup, enabled by WU2EN
                                                           bit (WAKEUP.1) and polarity set by WU2POL (WAKEUP.4). If the
                                                           8051 is in suspend and WU2EN = 1, a transition on this pin starts
                                                           up the oscillator and interrupts the 8051 to allow it to exit the sus-
                                                           pend mode. Asserting this pin inhibits the chip from suspending, if
                                                           WU2EN=1.

89 71 44 37 PA4 or                         I/O/Z     I     Multiplexed pin whose function is selected by:
                                                  (PA4)    IFCONFIG[1..0].
         FIFOADR0                                          PA4 is a bidirectional I/O port pin.
                                                           FIFOADR0 is an input-only address select for the slave FIFOs con-
                                                           nected to FD[7..0] or FD[15..0].

90 72 45 38 PA5 or                         I/O/Z     I     Multiplexed pin whose function is selected by:
                                                  (PA5)    IFCONFIG[1..0].
         FIFOADR1                                          PA5 is a bidirectional I/O port pin.
                                                           FIFOADR1 is an input-only address select for the slave FIFOs con-
                                                           nected to FD[7..0] or FD[15..0].

91 73 46 39 PA6 or                         I/O/Z     I     Multiplexed pin whose function is selected by the IFCONFIG[1:0]
                                   PKTEND         (PA6)    bits.
                                                           PA6 is a bidirectional I/O port pin.
                                                           PKTEND is an input-only packet end with programmable polarity
                                                           (FIFOPOLAR.5) for the slave FIFOs connected to FD[7..0] or
                                                           FD[15..0].

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Table 4-1. FX2 Pin Descriptions[5] (continued)

128 100 56 56                              Type   Default  Description
TQFP TQFP SSOP QFN Name

92 74 47 40 PA7 or                          I/O/Z     I     Multiplexed pin whose function is selected by the IFCONFIG[1:0]
                                                   (PA7)    and PORTACFG.7 bits.
         FLAGD or                                           PA7 is a bidirectional I/O port pin.
                                                            FLAGD is a programmable slave-FIFO output status flag signal.
         SLCS#                                              SLCS# gates all other slave FIFO enable/strobes

Port B   25 18 PB0 or                       I/O/Z     I Multiplexed pin whose function is selected by the following bits:
  44 34                 FD[0]                      (PB0) IFCONFIG[1..0].

45 35 26 19 PB1 or                          I/O/Z            PB0 is a bidirectional I/O port pin.
                                   FD[1]                     FD[0] is the bidirectional FIFO/GPIF data bus.

46 36 27 20 PB2 or                          I/O/Z     I Multiplexed pin whose function is selected by the following bits:
                                   FD[2]           (PB1) IFCONFIG[1..0].

47 37 28 21 PB3 or                          I/O/Z            PB1 is a bidirectional I/O port pin.
                                   TXD1 or  I/O/Z            FD[1] is the bidirectional FIFO/GPIF data bus.
                                   FD[3]
                                                      I Multiplexed pin whose function is selected by the following bits:
54 44 29 22 PB4 or                                 (PB2) IFCONFIG[1..0].
                                   FD[4]
                                                             PB2 is a bidirectional I/O port pin.
55 45 30 23 PB5 or                          I/O/Z            FD[2] is the bidirectional FIFO/GPIF data bus.
                                   FD[5]
                                                      I Multiplexed pin whose function is selected by the following bits:
56 46 31 24 PB6 or                          I/O/Z  (PB3) IFCONFIG[1..0].
                                   FD[6]
                                                             PB3 is a bidirectional I/O port pin.
57 47 32 25 PB7 or                          I/O/Z            FD[3] is the bidirectional FIFO/GPIF data bus.
                                   FD[7]
                                                      I Multiplexed pin whose function is selected by the following bits:
                                                   (PB4) IFCONFIG[1..0].

                                                             PB4 is a bidirectional I/O port pin.
                                                             FD[4] is the bidirectional FIFO/GPIF data bus.

                                                      I Multiplexed pin whose function is selected by the following bits:
                                                   (PB5) IFCONFIG[1..0].

                                                             PB5 is a bidirectional I/O port pin.
                                                             FD[5] is the bidirectional FIFO/GPIF data bus.

                                                      I Multiplexed pin whose function is selected by the following bits:
                                                   (PB6) IFCONFIG[1..0].

                                                             PB6 is a bidirectional I/O port pin.
                                                             FD[6] is the bidirectional FIFO/GPIF data bus.

                                                      I Multiplexed pin whose function is selected by the following bits:
                                                   (PB7) IFCONFIG[1..0].

                                                             PB7 is a bidirectional I/O port pin.
                                                             FD[7] is the bidirectional FIFO/GPIF data bus.

PORT C   PC0 or                             I/O/Z     I Multiplexed pin whose function is selected by PORTCCFG.0
  72 57                                            (PC0) PC0 is a bidirectional I/O port pin.
  73 58  GPIFADR0
  74 59                                                      GPIFADR0 is a GPIF address output pin.
  75 60  PC1 or                             I/O/Z
  76 61                                               I Multiplexed pin whose function is selected by PORTCCFG.1
         GPIFADR1                                  (PC1) PC1 is a bidirectional I/O port pin.

         PC2 or                             I/O/Z            GPIFADR1 is a GPIF address output pin.

         GPIFADR2                                     I Multiplexed pin whose function is selected by PORTCCFG.2
                                                   (PC2) PC2 is a bidirectional I/O port pin.
         PC3 or                             I/O/Z
                                                             GPIFADR2 is a GPIF address output pin.
         GPIFADR3
                                                      I Multiplexed pin whose function is selected by PORTCCFG.3
         PC4 or                             I/O/Z  (PC3) PC3 is a bidirectional I/O port pin.

         GPIFADR4                                            GPIFADR3 is a GPIF address output pin.

                                                      I Multiplexed pin whose function is selected by PORTCCFG.4
                                                   (PC4) PC4 is a bidirectional I/O port pin.

                                                             GPIFADR4 is a GPIF address output pin.

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                                                                      CY7C68013

Table 4-1. FX2 Pin Descriptions[5] (continued)

128 100 56 56                  Type            Default  Description
TQFP TQFP SSOP QFN Name

77 62    PC5 or                 I/O/Z              I Multiplexed pin whose function is selected by PORTCCFG.5
                                                (PC5) PC5 is a bidirectional I/O port pin.
         GPIFADR5
                                                          GPIFADR5 is a GPIF address output pin.

78 63    PC6 or                 I/O/Z              I Multiplexed pin whose function is selected by PORTCCFG.6
                                                (PC6) PC6 is a bidirectional I/O port pin.
         GPIFADR6
                                                          GPIFADR6 is a GPIF address output pin.

79 64    PC7 or                 I/O/Z              I Multiplexed pin whose function is selected by PORTCCFG.7
                                                (PC7) PC7 is a bidirectional I/O port pin.
         GPIFADR7
                                                          GPIFADR7 is a GPIF address output pin.

PORT D   52 45 PD0 or           I/O/Z              I Multiplexed pin whose function is selected by the IFCONFIG[1..0]
102 80                 FD[8]                   (PD0) and EPxFIFCFG.0 (wordwide) bits.

103 81   53 46 PD1 or           I/O/Z                     FD[8] is the bidirectional FIFO/GPIF data bus.
                        FD[9]
                                                   I Multiplexed pin whose function is selected by the IFCONFIG[1..0]
104 82   54 47 PD2 or           I/O/Z           (PD1) and EPxFIFCFG.0 (wordwide) bits.
                        FD[10]
                                                          FD[9] is the bidirectional FIFO/GPIF data bus.
105 83   55 48 PD3 or           I/O/Z
                        FD[11]                     I Multiplexed pin whose function is selected by the IFCONFIG[1..0]
                                                (PD2) and EPxFIFCFG.0 (wordwide) bits.
121 95   56 49 PD4 or           I/O/Z
                        FD[12]                            FD[10] is the bidirectional FIFO/GPIF data bus.

122 96   1 50 PD5 or            I/O/Z              I Multiplexed pin whose function is selected by the IFCONFIG[1..0]
                       FD[13]                   (PD3) and EPxFIFCFG.0 (wordwide) bits.

123 97   2 51 PD6 or            I/O/Z                     FD[11] is the bidirectional FIFO/GPIF data bus.
                       FD[14]
                                                   I Multiplexed pin whose function is selected by the IFCONFIG[1..0]
124 98   3 52 PD7 or            I/O/Z           (PD4) and EPxFIFCFG.0 (wordwide) bits.
                       FD[15]
                                                          FD[12] is the bidirectional FIFO/GPIF data bus.

                                                   I Multiplexed pin whose function is selected by the IFCONFIG[1..0]
                                                (PD5) and EPxFIFCFG.0 (wordwide) bits.

                                                          FD[13] is the bidirectional FIFO/GPIF data bus.

                                                   I Multiplexed pin whose function is selected by the IFCONFIG[1..0]
                                                (PD6) and EPxFIFCFG.0 (wordwide) bits.

                                                          FD[14] is the bidirectional FIFO/GPIF data bus.

                                                   I Multiplexed pin whose function is selected by the IFCONFIG[1..0]
                                                (PD7) and EPxFIFCFG.0 (wordwide) bits.

                                                          FD[15] is the bidirectional FIFO/GPIF data bus.

Port E   PE0 or                 I/O/Z              I     Multiplexed pin whose function is selected by the PORTECFG.0 bit.
108 86  T0OUT                                  (PE0)    PE0 is a bidirectional I/O port pin.
                                                         T0OUT is an active-HIGH signal from 8051 Timer-counter0.
                                                         T0OUT outputs a high level for one CLKOUT clock cycle when
                                                         Timer0 overflows. If Timer0 is operated in Mode 3 (two separate
                                                         timer/counters), T0OUT is active when the low byte timer/counter
                                                         overflows.

109 87   PE1 or                 I/O/Z              I     Multiplexed pin whose function is selected by the PORTECFG.1 bit.
         T1OUT                                  (PE1)    PE1 is a bidirectional I/O port pin.
                                                         T1OUT is an active-HIGH signal from 8051 Timer-counter1.
                                                         T1OUT outputs a high level for one CLKOUT clock cycle when
                                                         Timer1 overflows. If Timer1 is operated in Mode 3 (two separate
                                                         timer/counters), T1OUT is active when the low byte timer/counter
                                                         overflows.

110 88   PE2 or                 I/O/Z              I     Multiplexed pin whose function is selected by the PORTECFG.2 bit.
         T2OUT                                  (PE2)    PE2 is a bidirectional I/O port pin.
                                                         T2OUT is the active-HIGH output signal from 8051 Timer2. T2OUT
                                                         is active (HIGH) for one clock cycle when Timer/Counter 2 over-
                                                         flows.

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                                                                        CY7C68013

Table 4-1. FX2 Pin Descriptions[5] (continued)

128 100 56 56                            Type    Default  Description
TQFP TQFP SSOP QFN Name

111 89  PE3 or                            I/O/Z      I     Multiplexed pin whose function is selected by the PORTECFG.3 bit.
                                                  (PE3)    PE3 is a bidirectional I/O port pin.
        RXD0OUT                                            RXD0OUT is an active-HIGH signal from 8051 UART0. If
                                                           RXD0OUT is selected and UART0 is in Mode 0, this pin provides
                                                           the output data for UART0 only when it is in sync mode. Otherwise
                                                           it is a 1.

112 90  PE4 or                            I/O/Z      I     Multiplexed pin whose function is selected by the PORTECFG.4 bit.
                                                  (PE4)    PE4 is a bidirectional I/O port pin.
        RXD1OUT                                            RXD1OUT is an active-HIGH output from 8051 UART1. When
                                                           RXD1OUT is selected and UART1 is in Mode 0, this pin provides
                                                           the output data for UART1 only when it is in sync mode. In Modes
                                                           1, 2, and 3, this pin is HIGH.

113 91  PE5 or                            I/O/Z      I Multiplexed pin whose function is selected by the PORTECFG.5 bit.
114 92  INT6                              I/O/Z   (PE5) PE5 is a bidirectional I/O port pin.
115 93
        PE6 or                                              INT6 is the 8051 INT5 interrupt request input signal. The INT6 pin
        T2EX                                                is edge-sensitive, active HIGH.

                                                     I     Multiplexed pin whose function is selected by the PORTECFG.6 bit.
                                                  (PE6)    PE6 is a bidirectional I/O port pin.
                                                           T2EX is an active-high input signal to the 8051 Timer2. T2EX re-
                                                           loads timer 2 on its falling edge. T2EX is active only if the EXEN2
                                                           bit is set in T2CON.

        PE7 or                            I/O/Z      I Multiplexed pin whose function is selected by the PORTECFG.7 bit.
                                                  (PE7) PE7 is a bidirectional I/O port pin.
        GPIFADR8
                                                            GPIFADR8 is a GPIF address output pin.

4  3    8 1 RDY0 or                        Input  N/A Multiplexed pin whose function is selected by the following bits:
                                                           IFCONFIG[1..0].
        SLRD                               Input           RDY0 is a GPIF input signal.
                                                           SLRD is the input-only read strobe with programmable polarity
5  4    9 2 RDY1 or                        Input           (FIFOPOLAR.3) for the slave FIFOs connected to FDI[7..0] or
                                           Input           FDI[15..0].
        SLWR                               Input
                                           Input  N/A Multiplexed pin whose function is selected by the following bits:
6  5    RDY2                              Output           IFCONFIG[1..0].
                                                           RDY1 is a GPIF input signal.
7  6    RDY3                              Output           SLWR is the input-only write strobe with programmable polarity
                                                           (FIFOPOLAR.2) for the slave FIFOs connected to FDI[7..0] or
8  7    RDY4                                               FDI[15..0].

9  8    RDY5                                      N/A RDY2 is a GPIF input signal.

69 54 36 29 CTL0 or                               N/A RDY3 is a GPIF input signal.
                                   FLAGA
                                                  N/A RDY4 is a GPIF input signal.
70 55 37 30 CTL1 or
                                   FLAGB          N/A RDY5 is a GPIF input signal.

                                                   H Multiplexed pin whose function is selected by the following bits:
                                                           IFCONFIG[1..0].
                                                           CTL0 is a GPIF control output.
                                                           FLAGA is a programmable slave-FIFO output status flag signal.
                                                           Defaults to programmable for the FIFO selected by the
                                                           FIFOADR[1:0] pins.

                                                   H Multiplexed pin whose function is selected by the following bits:
                                                           IFCONFIG[1..0].
                                                           CTL1 is a GPIF control output.
                                                           FLAGB is a programmable slave-FIFO output status flag signal.
                                                           Defaults to FULL for the FIFO selected by the FIFOADR[1:0] pins.

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Table 4-1. FX2 Pin Descriptions[5] (continued)

128 100 56 56                            Type    Default  Description
TQFP TQFP SSOP QFN Name

71 56 38 31 CTL2 or                       Output  H Multiplexed pin whose function is selected by the following bits:
                                   FLAGC                 IFCONFIG[1..0].
                                                         CTL2 is a GPIF control output.
                                                         FLAGC is a programmable slave-FIFO output status flag signal.
                                                         Defaults to EMPTY for the FIFO selected by the FIFOADR[1:0]
                                                         pins.

66 51   CTL3                              Output  H CTL3 is a GPIF control output.
                                          Output
67 52   CTL4                              Output  H CTL4 is a GPIF control output.
                                           I/O/Z
98 76   CTL5                                      H CTL5 is a GPIF control output.

32 26 20 13 IFCLK                                 Z Interface Clock, used for synchronously clocking data into or out of
                                                         the slave FIFOs. IFCLK also serves as a timing reference for all
                                                         slave FIFO control signals and GPIF. When internal clocking,
                                                         IFCONFIG.7 = 1, is used the IFCLK pin can be configured to output
                                                         30/48 MHz by bits IFCONFIG.5 and IFCONFIG.6. IFCLK may be
                                                         inverted, whether internally or externally sourced, by setting the bit
                                                         IFCONFIG.4 =1.

28 22   INT4                               Input  N/A INT4 is the 8051 INT4 interrupt request input signal. The INT4 pin
106 84  INT5#                              Input           is edge-sensitive, active HIGH.
31 25   T2                                 Input
                                                  N/A INT5# is the 8051 INT5 interrupt request input signal. The INT5 pin
30 24   T1                                 Input           is edge-sensitive, active LOW.

29 23   T0                                 Input  N/A T2 is the active-HIGH T2 input signal to 8051 Timer2, which pro-
                                                           vides the input to Timer2 when C/T2 = 1. When C/T2 = 0, Timer2
53 43   RXD1                               Input           does not use this pin.
52 42   TXD1                              Output
                                                  N/A T1 is the active-HIGH T1 signal for 8051 Timer1, which provides
51 41   RXD0                               Input           the input to Timer1 when C/T1 is 1. When C/T1 is 0, Timer1 does
50 40   TXD0                              Output           not use this bit.

42      CS#                               Output  N/A T0 is the active-HIGH T0 signal for 8051 Timer0, which provides
41 32   WR#                               Output           the input to Timer0 when C/T0 is 1. When C/T0 is 0, Timer0 does
40 31   RD#                               Output           not use this bit.
38      OE#                               Output
                                                  N/A RXD1is an active-HIGH input signal for 8051 UART1, which pro-
                                                           vides data to the UART in all modes.

                                                  H TXD1is an active-HIGH output pin from 8051 UART1, which pro-
                                                         vides the output clock in sync mode, and the output data in async
                                                         mode.

                                                  N/A RXD0 is the active-HIGH RXD0 input to 8051 UART0, which pro-
                                                           vides data to the UART in all modes.

                                                  H TXD0 is the active-HIGH TXD0 output from 8051 UART0, which
                                                         provides the output clock in sync mode, and the output data in
                                                         async mode.

                                                  H CS# is the active-LOW chip select for external memory.

                                                  H WR# is the active-LOW write strobe output for external memory.

                                                  H RD# is the active-LOW read strobe output for external memory.

                                                  H OE# is the active-LOW output enable for external memory.

33 27 21 14 Reserved Input N/A Reserved. Connect to ground.

101 79 51 44 WAKEUP                       Input   N/A USB Wakeup. If the 8051 is in suspend, asserting this pin starts
                                                           up the oscillator and interrupts the 8051 to allow it to exit the sus-
                                                           pend mode. Holding WAKEUP asserted inhibits the EZ-USB chip
                                                           from suspending. This pin has programmable polarity (WAKE-
                                                           UP.4).

Document #: 38-08012 Rev. *B                                                        Page 28 of 50
                                                                                               CY7C68013

Table 4-1. FX2 Pin Descriptions[5] (continued)

128 100 56 56                Type              Default                  Description
TQFP TQFP SSOP QFN Name

36 29 22 15 SCL               OD                Z        Clock for the   I2C-compatible interface. Connect to  VCC with a
                                                         2.2K resistor,  even if no I2C-compatible peripheral  is attached.

37 30 23 16 SDA               OD                Z        Data for   I2C-compatible interface.  Connect to  VCC with a 2.2K
                                                         resistor,  even if no I2C-compatible  peripheral  is attached.

2  1    6 55 VCC              Power             N/A VCC. Connect to 3.3V power source.
        14 7 VCC              Power             N/A VCC. Connect to 3.3V power source.
17 16   18 11 VCC             Power             N/A VCC. Connect to 3.3V power source.
        24 17 VCC             Power             N/A VCC. Connect to 3.3V power source.
26 20   34 27 VCC             Power             N/A VCC. Connect to 3.3V power source.
        39 32 VCC             Power             N/A VCC. Connect to 3.3V power source.
43 33   50 43 VCC             Power             N/A VCC. Connect to 3.3V power source.
                              Power             N/A VCC. Connect to 3.3V power source.
48 38                  VCC    Power             N/A VCC. Connect to 3.3V power source.
                       VCC    Power             N/A VCC. Connect to 3.3V power source.
64 49                  VCC

68 53

81 66

100 78

107 85

3  2    4 53 GND              Ground            N/A Ground.
        7 56 GND              Ground            N/A Ground.
20 19   17 10 GND             Ground            N/A Ground.
        19 12 GND             Ground            N/A Ground.
27 21   33 26 GND             Ground            N/A Ground.
        35 28 GND             Ground            N/A Ground.
49 39   48 41 GND             Ground            N/A Ground.
                              Ground            N/A Ground.
58 48                  GND    Ground            N/A Ground.
                       GND    Ground            N/A Ground.
65 50                  GND

80 65

93 75

116 94

125 99

14 13   NC                    N/A               N/A No-connect. This pin must be left open.
15 14
16 15   NC                    N/A               N/A No-connect. This pin must be left open.

        NC                    N/A               N/A No-connect. This pin must be left open.

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5.0 Register Summary

FX2 register bit definitions are described in the FX2 TRM in greater detail.

Table 5-1. FX2 Register Summary

Hex Size Name           Description                        b7   b6     b5      b4     b3                        b2       b1          b0        Default Access

       GPIF Waveform Memories                              D7

E400 128 WAVEDATA       GPIF Waveform Descriptor            0   D6     D5      D4     D3                        D2       D1          D0        xxxxxxxx RW
                        0, 1, 2, 3 data               IFCLKSRC

E480 384 reserved                                      FLAGB3
                                                       FLAGD3
       GENERAL CONFIGURATION                           NAKALL

E600 1 CPUCS            CPU Control & Status                0   0      PORTCSTB CLKSPD1 CLKSPD0                 CLKINV   CLKOE       8051RES 00000010 rrbbbbbr
                                                          A15                                                   GSTATE   IFCFG1       IFCFG0 11000000 RW
E601   1 IFCONFIG       Interface Configuration            A7   3048MHZ IFCLKOE IFCLKPOL ASYNC
E602   1 PINFLAGSAB[6]  (Ports, GPIF, slave FIFOs)
E603   1 PINFLAGSCD[6]                                      0   FLAGB2 FLAGB1 FLAGB0 FLAGA3                     FLAGA2 FLAGA1 FLAGA0 00000000 RW
E604   1 FIFORESET[6]   Slave FIFO FLAGA and                0
                        FLAGB Pin Configuration            rv7  FLAGD2 FLAGD1 FLAGD0 FLAGC3                     FLAGC2 FLAGC1 FLAGC0 01000000 RW

                        Slave FIFO FLAGC and                    0      0       0      EP3                       EP2      EP1         EP0       xxxxxxxx W
                        FLAGD Pin Configuration

                        Restore FIFOS to default
                        state

E605 1 BREAKPT          Breakpoint Control                      0      0       0      BREAK                     BPPULSE     BPEN           0   00000000    rrrrbbbr
                                                                                                                    A10       A9          A8   xxxxxxxx      RW
E606 1 BPADDRH          Breakpoint Address H                    A14    A13     A12    A11                            A2       A1          A0   xxxxxxxx      RW
                                                                                                                      0              230UART0  00000000
E607 1 BPADDRL          Breakpoint Address L                    A6     A5      A4     A3                                 230UART1                          rrrrrrbb

E608 1 UART230          230 Kbaud internally                    0      0       0      0
                        generated ref. clock

E609 1 FIFOPINPOLAR[6] Slave FIFO Interface pins                0      PKTEND  SLOE   SLRD                      SLWR     EF          FF        00000000 rrbbbbbb
                                         polarity

E60A 1 REVID            Chip Revision                           rv6    rv5     rv4    rv3                       rv2      rv1         rv0       Rev A, B - R

                                                                                                                                               00000000

                                                                                                                                               Rev C, D -

                                                                                                                                               00000010

                                                                                                                                               Rev E -

                                                                                                                                               00000100

E60B 1 REVCTL[6]        Chip Revision Control         0         0      0       0      0                         0        dyn_out     enh_pkt 00000000 rrrrrrbb

       UDMA

E60C 1 GPIFHOLDTIME MSTB Hold Time (for UDMA)         0         0      0       0      0                         0        HOLDTIME1 HOLDTIME0 00000000 rrrrrrbb

       3 reserved

       ENDPOINT CONFIGURATION

E610 1 EP1OUTCFG Endpoint 1-OUT Configura- VALID                0      TYPE1   TYPE0  0                         0        0           0         10100000 brbbrrrr

                        tion

E611 1 EP1INCFG         Endpoint 1-IN Configuration VALID       0      TYPE1   TYPE0  0                         0        0           0         10100000 brbbrrrr

E612 1 EP2CFG           Endpoint 2 Configuration      VALID     DIR    TYPE1   TYPE0  SIZE                      0        BUF1        BUF0 10100010 bbbbbrbb

E613 1 EP4CFG           Endpoint 4 Configuration      VALID     DIR    TYPE1   TYPE0  0                         0        0           0         10100000 bbbbrrrr

E614 1 EP6CFG           Endpoint 6 Configuration      VALID     DIR    TYPE1   TYPE0  SIZE                      0        BUF1        BUF0 11100010 bbbbbrbb

E615 1 EP8CFG           Endpoint 8 Configuration      VALID     DIR    TYPE1   TYPE0  0                         0        0           0         11100000 bbbbrrrr

       2 reserved

E618 1 EP2FIFOCFG[6] Endpoint 2 / slave FIFO con-     0         INFM1  OEP1 AUTOOUT AUTOIN ZEROLENIN                     0         WORDWIDE 00000101 rbbbbbrb
                                                                INFM1
                        figuration                              INFM1
                                                                INFM1
E619 1 EP4FIFOCFG[6] Endpoint 4 / slave FIFO con-     0                OEP1 AUTOOUT AUTOIN ZEROLENIN                     0         WORDWIDE 00000101 rbbbbbrb

                        figuration

E61A 1 EP6FIFOCFG[6] Endpoint 6 / slave FIFO con-     0                OEP1 AUTOOUT AUTOIN ZEROLENIN                     0         WORDWIDE 00000101 rbbbbbrb

                        figuration

E61B 1 EP8FIFOCFG[6] Endpoint 8 / slave FIFO con-     0                OEP1 AUTOOUT AUTOIN ZEROLENIN                     0         WORDWIDE 00000101 rbbbbbrb

                        figuration

       4 reserved

E620 1 EP2AUTOINLENH Endpoint 2 AUTOIN Packet         0         0      0       0      0                         PL10     PL9         PL8 00000010 rrrrrbbb
       [6]
                        Length H

E621 1 EP2AUTOINLENL Endpoint 2 AUTOIN Packet         PL7       PL6    PL5     PL4    PL3                       PL2      PL1         PL0 00000000 RW
       [6]
                        Length L

E622 1 EP4AUTOINLENH Endpoint 4 AUTOIN Packet         0         0      0       0      0                         0        PL9         PL8 00000010 rrrrrrbb
       [6]
                        Length H

E623 1 EP4AUTOINLENL Endpoint 4 AUTOIN Packet         PL7       PL6    PL5     PL4    PL3                       PL2      PL1         PL0 00000000 RW
       [6]
                        Length L

E624 1 EP6AUTOINLENH Endpoint 6 AUTOIN Packet         0         0      0       0      0                         PL10     PL9         PL8 00000010 rrrrrbbb
       [6]
                        Length H

E625 1 EP6AUTOINLENL Endpoint 6 AUTOIN Packet         PL7       PL6    PL5     PL4    PL3                       PL2      PL1         PL0 00000000 RW
       [6]
                        Length L

E626 1 EP8AUTOINLENH Endpoint 8 AUTOIN Packet         0         0      0       0      0                         0        PL9         PL8 00000010 rrrrrrbb
       [6]
                        Length H

E627 1 EP8AUTOINLENL Endpoint 8 AUTOIN Packet         PL7       PL6    PL5     PL4    PL3                       PL2      PL1         PL0 00000000 RW
       [6]
                        Length L

          8 reserved    Endpoint 2 / slave FIFO Pro-  DECIS     PKTSTAT IN:PKTS[2] IN:PKTS[1] IN:PKTS[0]           0     PFC9           PFC8 10001000 bbbbbrbb
                        grammable Flag H              DECIS                      OUT:PFC12 OUT:PFC11 OUT:PFC10     0     PFC9
E630 1 EP2FIFOPFH[6]                                  PFC7                                                      PFC2     PFC1        IN:PKTS[2] 10001000 bbbbbrbb
H.S.                    Endpoint 2 / slave FIFO Pro-            PKTSTAT OUT:PFC12 OUT:PFC11 OUT:PFC10                                OUT:PFC8
                        grammable Flag H
E630 1 EP2FIFOPFH[6]                                            PFC6   PFC5    PFC4   PFC3                                              PFC0 00000000 RW
F.S.                    Endpoint 2 / slave FIFO Pro-
                        grammable Flag L
E631 1 EP2FIFOPFL[6]
H.S.

Note:

6. Read and writes to these register may require synchronization delay, see Technical Reference Manual for "Synchronization Delay."

Document #: 38-08012 Rev. *B                                                                                                              Page 30 of 50
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Table 5-1. FX2 Register Summary (continued)

Hex Size Name               Description                   b7      b6              b5       b4      b3                 b2      b1      b0     Default Access
E631 1 EP2FIFOPFL[6]                                                                                                PFC2    PFC1    PFC0    00000000 RW
F.S                        Endpoint 2 / slave FIFO Pro- IN:PKTS[1] IN:PKTS[0]    PFC5     PFC4    PFC3
E632 1 EP4FIFOPFH[6]                                                                                                   0       0
H.S.                        grammable Flag L              OUT:PFC7 OUT:PFC6                                            0       0
E632 1 EP4FIFOPFH[6]                                                                                                PFC2    PFC1
F.S                        Endpoint 4 / slave FIFO Pro- DECIS    PKTSTAT         0        IN: PKTS[1] IN: PKTS[0]  PFC2    PFC1    PFC8 10001000 bbrbbrrb
E633 1 EP4FIFOPFL[6]        grammable Flag H                                                                           0    PFC9
H.S.                                                                                       OUT:PFC10 OUT:PFC9          0    PFC9
E633 1 EP4FIFOPFL[6]                                                                                                PFC2    PFC1
F.S                        Endpoint 4 / slave FIFO Pro- DECIS    PKTSTAT         0        OUT:PFC10 OUT:PFC9       PFC2    PFC1    PFC8 10001000 bbrbbrrb
E634 1 EP6FIFOPFH[6]        grammable Flag H                                                                           0       0
H.S.                                                                                                                   0       0
E634 1 EP6FIFOPFH[6]        Endpoint 4 / slave FIFO Pro- PFC7     PFC6            PFC5     PFC4    PFC3             PFC2    PFC1    PFC0 00000000 RW
F.S                        grammable Flag L                                                                        PFC2    PFC1
E635 1 EP6FIFOPFL[6]
H.S.                        Endpoint 4 / slave FIFO Pro- IN: PKTS[1] IN: PKTS[0]  PFC5     PFC4    PFC3                0            PFC0 00000000 RW
E635 1 EP6FIFOPFL[6]                                                                                                   0
F.S                        grammable Flag L              OUT:PFC7 OUT:PFC6                                            0
E636 1 EP8FIFOPFH[6]                                                                                                   0
H.S.                        Endpoint 6 / slave FIFO Pro- DECIS    PKTSTAT IN:PKTS[2] IN:PKTS[1] IN:PKTS[0]                          PFC8 00001000 bbbbbrbb
E636 1 EP8FIFOPFH[6]        grammable Flag H                                       OUT:PFC12 OUT:PFC11 OUT:PFC10
F.S
E637 1 EP8FIFOPFL[6]        Endpoint 6 / slave FIFO Pro- DECIS    PKTSTAT OUT:PFC12 OUT:PFC11 OUT:PFC10                             IN:PKTS[2] 00001000 bbbbbrbb
H.S.                        grammable Flag H                                                                                        OUT:PFC8
E637 1 EP8FIFOPFL[6]
F.S                        Endpoint 6 / slave FIFO Pro- PFC7     PFC6            PFC5     PFC4    PFC3                                PFC0 00000000 RW
                            grammable Flag L
          8 reserved
                            Endpoint 6 / slave FIFO Pro- IN:PKTS[1] IN:PKTS[0]    PFC5     PFC4    PFC3                             PFC0 00000000 RW
E640 1 EP2ISOINPKTS
                            grammable Flag L              OUT:PFC7 OUT:PFC6
E641 1 EP4ISOINPKTS
                            Endpoint 8 / slave FIFO Pro- DECIS    PKTSTAT         0        IN: PKTS[1] IN: PKTS[0]                  PFC8 00001000 bbrbbrrb
E642 1 EP6ISOINPKTS         grammable Flag H
                                                                                           OUT:PFC10 OUT:PFC9
E643 1 EP8ISOINPKTS
                            Endpoint 8 / slave FIFO Pro- DECIS    PKTSTAT         0        OUT:PFC10 OUT:PFC9                       PFC8 00001000 bbrbbrrb
          4 reserved        grammable Flag H

                            Endpoint 8 / slave FIFO Pro- PFC7     PFC6            PFC5     PFC4    PFC3                             PFC0 00000000 RW
                            grammable Flag L

                            Endpoint 8 / slave FIFO Pro- IN: PKTS[1] IN: PKTS[0]  PFC5     PFC4    PFC3                             PFC0 00000000 RW

                            grammable Flag L              OUT:PFC7 OUT:PFC6

                            EP2 (if ISO) IN Packets per   0       0               0        0       0                        INPPF1  INPPF0 00000001 rrrrrrbb
                                                                                                                            INPPF1  INPPF0 00000001 rrrrrrbb
                            frame (1-3)                                                                                     INPPF1  INPPF0 00000001 rrrrrrbb
                                                                                                                            INPPF1  INPPF0 00000001 rrrrrrbb
                            EP4 (if ISO) IN Packets per   0       0               0        0       0

                            frame (1-3)

                            EP6 (if ISO) IN Packets per   0       0               0        0       0

                            frame (1-3)

                            EP8 (if ISO) IN Packets per   0       0               0        0       0

                            frame (1-3)

E648 1 INPKTEND[6]          Force IN Packet End           Skip    0               0        0       EP3                EP2   EP1     EP0     xxxxxxxx R/W
E649 7 OUTPKTEND[6]                                                                                                   EP2
                            Force OUT Packet End          Skip    0               0        0       EP3                      EP1     EP0     xxxxxxxx W
                INTERRUPTS                                                                                             PF
E650 1 EP2FIFOIE[6]         Endpoint 2 slave FIFO Flag        0   0               0            0   EDGEPF                   EF      FF      00000000 RW
                            Interrupt Enable                                                                           PF
E651 1 EP2FIFOIRQ[6]                                          0   0               0            0        0                   EF      FF      00000xxx RW
                            Endpoint 2 slave FIFO Flag                                                                 PF
E652 1 EP4FIFOIE[6]         Interrupt Request                 0   0               0            0   EDGEPF                   EF      FF      00000000 RW
                                                                                                                       PF
E653 1 EP4FIFOIRQ[6]        Endpoint 4 slave FIFO Flag        0   0               0            0        0                   EF      FF      00000xxx RW
                            Interrupt Enable                                                                           PF
E654 1 EP6FIFOIE[6]                                           0   0               0            0   EDGEPF                   EF      FF      00000000 RW
                            Endpoint 4 slave FIFO Flag                                                                 PF
E655 1 EP6FIFOIRQ[6]        Interrupt Request                 0   0               0            0        0                   EF      FF      00000xxx RW
                                                                                                                       PF
E656 1 EP8FIFOIE[6]         Endpoint 6 slave FIFO Flag        0   0               0            0   EDGEPF                   EF      FF      00000000 RW
                            Interrupt Enable                                                                           PF
E657 1 EP8FIFOIRQ[6]                                          0   0               0            0        0                   EF      FF      00000xxx RW
                            Endpoint 6 slave FIFO Flag                                                                EP2
E658 1 IBNIE                Interrupt Request                 0   0               EP8        EP6      EP4                   EP1     EP0 00000000 RW
                                                                                                                      EP2
E659 1 IBNIRQ               Endpoint 8 slave FIFO Flag        0   0               EP8        EP6      EP4                   EP1     EP0     00xxxxxx RW
                            Interrupt Enable                                                                          EP0
E65A 1 NAKIE                                                EP8   EP6             EP4        EP2      EP1                   0       IBN 00000000 RW
                            Endpoint 8 slave FIFO Flag                                                                EP0
E65B 1 NAKIRQ               Interrupt Request               EP8   EP6             EP4        EP2      EP1                   0       IBN     xxxxxxxx RW
                                                                                                                    SUTOK
E65C 1 USBIE                IN-BULK-NAK Interrupt En-         0   EP0ACK          HSGRANT   URES     SUSP           SUTOK   SOF     SUDAV 00000000 RW
E65D 1 USBIRQ               able                              0   EP0ACK          HSGRANT   URES     SUSP           EP1IN
E65E 1 EPIE                                                 EP8                              EP2   EP1OUT           EP1IN   SOF     SUDAV 0xxxxxxx RW
E65F 1 EPIRQ                IN-BULK-NAK interrupt Re-       EP8      EP6              EP4    EP2   EP1OUT
E660 1 GPIFIE[6]            quest                             0      EP6              EP4                               0   EP0OUT  EP0IN 00000000 RW
E661 1 GPIFIRQ[6]                                             0                                0        0               0
E662 1 USBERRIE             Endpoint Ping-NAK / IBN In-   ISOEP8       0                0      0        0               0   EP0OUT  EP0IN xxxxxxxx RW
E663 1 USBERRIRQ            terrupt Enable                ISOEP8       0                0  ISOEP2       0               0
                                                                  ISOEP6           ISOEP4  ISOEP2       0                   GPIFWF GPIFDONE 00000000 RW
E664 1 ERRCNTLIM            Endpoint Ping-NAK / IBN In-     EC3   ISOEP6           ISOEP4                           LIMIT2
E665 1 CLRERRCNT            terrupt Request                   x                              EC0    LIMIT3              x   GPIFWF GPIFDONE 000000xx RW
E666 1 INT2IVEC                                               0                                x        x
E667 1 INT4IVEC             USB Int Enables                   1                                                       I2V0  0       ERRLIMIT 00000000 RW
                                                                                             I2V2     I2V1            I4V0
E668 1 INTSETUP             USB Interrupt Requests            0                              I4V2     I4V1                  0       ERRLIMIT xxxx000x RW
                                                                                                                        0
                            Endpoint Interrupt Enables            EC2             EC1          0    AV2EN                   LIMIT1  LIMIT0  xxxx0100 rrrrbbbb
                                                                    x               x                                          x       x    xxxxxxxx W
                            Endpoint Interrupt Requests                                                                        0       0    00000000 R
                                                                  I2V4            I2V3                                         0       0    10000000 R
                            GPIF Interrupt Enable                   0             I4V3

                            GPIF Interrupt Request                0               0                                         INT4SRC AV4EN 00000000 RW

                            USB Error Interrupt Enables

                            USB Error Interrupt Re-
                            quests

                            USB Error counter and limit

                            Clear Error Counter EC3:0

                            Interrupt 2 (USB) Autovector

                            Interrupt 4 (slave FIFO &
                            GPIF) Autovector

                            Interrupt 2&4 Setup

Document #: 38-08012 Rev. *B                                                                                                                Page 31 of 50
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Table 5-1. FX2 Register Summary (continued)

Hex Size Name              Description                  b7           b6   b5      b4      b3      b2        b1        b0     Default Access

E669 7 reserved                                                    SLCS
                                                                  GPIFA6
INPUT / OUTPUT                                                     T2EX

E670 1 PORTACFG            I/O PORTA Alternate Config- FLAGD       STOP       0   0       0       0           INT1      INT0 00000000 RW
                           uration                                   d6   GPIFA5                            GPIFA1    GPIFA0 00000000 RW
                                                                      0                                     T1OUT     T0OUT 00000000 RW
E671 1 PORTCCFG            I/O PORTC Alternate Config- GPIFA7        D6    INT6   GPIFA4 GPIFA3 GPIFA2
                           uration                                   D6

E672 1 PORTECFG            I/O PORTE Alternate Config- GPIFA8     CRC14           RXD1OUT RXD0OUT T2OUT
                           uration                                 CRC6

E673 5 reserved                                                       0

E678 1 I2CS                IC-Compatible Bus           START         0   LASTRD  ID1     ID0     BERR      ACK       DONE 000xx000 bbbrrrrr
                           Control & Status                           x
                                                                    WU
E679 1 I2DAT               IC-Compatible Bus           d7            S   d5      d4      d3      d2        d1        d0     xxxxxxxx RW
                                                                      0
                           Data                                     FC6
                                                                      0
E67A 1 I2CTL               IC-Compatible Bus           0           FA6   0       0       0       0         STOPIE 400KHZ 00000000 RW

                           Control

E67B 1 XAUTODAT1           Autoptr1 MOVX access,        D7                D5      D4      D3      D2        D1        D0     xxxxxxxx RW

                           when APTREN=1

E67C 1 XAUTODAT2           Autoptr2 MOVX access,        D7                D5      D4      D3      D2        D1        D0     xxxxxxxx RW

                           when APTREN=1

                UDMA CRC   UDMA CRC MSB                 CRC15             CRC13   CRC12   CRC11     CRC10      CRC9      CRC8 01001010 RW
E67D 1 UDMACRCH[6]         UDMA CRC LSB                 CRC7              CRC5    CRC4     CRC3      CRC2      CRC1      CRC0 10111010 RW
E67E 1 UDMACRCL[6]                                                                        QSTATE  QSIGNAL2  QSIGNAL1  QSIGNAL0 00000000 brrrbbbb
                                                                              0       0
E67F 1 UDMACRC-            UDMA CRC Qualifier           QENABLE
               QUALIFIER

USB CONTROL

E680 1 USBCS               USB Control & Status         HSM                    0      0   DISCON  NOSYNSOF  RENUM     SIGRSUME x0000000 rrrrbbbb
                                                                               x      x        x         x      x
E681 1 SUSPEND             Put chip into suspend        x                 WU2POL  WUPOL        0                      x      xxxxxxxx W
                                                                               R     IO               DPEN  WU2EN
E682 1 WAKEUPCS            Wakeup Control & Status      WU2                    0      0      EP3       EP2    EP1     WUEN xx000101 bbbbrbbb
                                                                             FC5    FC4        0      FC10    FC9
E683 1 TOGCTL              Toggle Control               Q                      0      0                FC2    FC1     EP0    xxxxxxxx rbbbbbbb
                                                                             FA5    FA4      FC3       MF2    MF1
E684 1 USBFRAMEH USB Frame count H                      0                                      0       FA2    FA1     FC8 00000xxx R

E685 1 USBFRAMEL USB Frame count L                      FC7                                  FA3                      FC0    xxxxxxxx R

E686 1 MICROFRAME Microframe count, 0-7                 0                                                             MF0 00000xxx R

E687 1 FNADDR              USB Function address         0                                                             FA0    0xxxxxxx  R

E688 2 reserved

                ENDPOINTS  Endpoint 0 Byte Count H      (BC15)    (BC14)  (BC13)  (BC12)  (BC11)  (BC10)    (BC9)     (BC8)  xxxxxxxx RW
E68A 1 EP0BCH[6]           Endpoint 0 Byte Count L      (BC7)      BC6     BC5     BC4     BC3      BC2      BC1      BC0    xxxxxxxx RW
E68B 1 EP0BCL[6]
E68C 1 reserved            Endpoint 1 OUT Byte Count    0          BC6     BC5     BC4     BC3      BC2      BC1      BC0    0xxxxxxx RW
E68D 1 EP1OUTBC
E68E 1 reserved            Endpoint 1 IN Byte Count           0    BC6     BC5     BC4     BC3      BC2      BC1      BC0    0xxxxxxx RW
E68F 1 EP1INBC             Endpoint 2 Byte Count H            0       0       0       0      0     BC10      BC9
E690 1 EP2BCH[6]           Endpoint 2 Byte Count L      BC7/SKIP                                    BC2      BC1      BC8 00000xxx RW
E691 1 EP2BCL[6]                                                   BC6     BC5     BC4     BC3
E692 2 reserved                                                                                       0      BC9      BC0    xxxxxxxx RW
E694 1 EP4BCH[6]                                                      0       0       0      0      BC2      BC1
E695 1 EP4BCL[6]           Endpoint 4 Byte Count H            0    BC6     BC5     BC4     BC3                        BC8 000000xx RW
E696 2 reserved            Endpoint 4 Byte Count L      BC7/SKIP                                   BC10      BC9
E698 1 EP6BCH[6]                                                      0       0       0      0      BC2      BC1      BC0    xxxxxxxx RW
E699 1 EP6BCL[6]                                                   BC6     BC5     BC4     BC3
E69A 2 reserved            Endpoint 6 Byte Count H            0                                       0      BC9      BC8 00000xxx RW
E69C 1 EP8BCH[6]           Endpoint 6 Byte Count L      BC7/SKIP      0       0       0      0      BC2      BC1
E69D 1 EP8BCL[6]                                                   BC6     BC5     BC4     BC3                        BC0    xxxxxxxx RW
E69E 2 reserved                                                                                       0     BUSY
E6A0 1 EP0CS               Endpoint 8 Byte Count H            0       0       0       0      0        0     BUSY      BC8 000000xx RW
                           Endpoint 8 Byte Count L      BC7/SKIP      0       0       0      0        0     BUSY
E6A1 1 EP1OUTCS                                                       0       0       0      0    EMPTY               BC0    xxxxxxxx RW
                                                                  NPAK2   NPAK1   NPAK0   FULL    EMPTY        0
E6A2 1 EP1INCS             Endpoint 0 Control and Sta-  HSNAK         0   NPAK1   NPAK0   FULL    EMPTY        0      STALL 10000000 bbbbbbrb
                           tus                                    NPAK2   NPAK1   NPAK0   FULL    EMPTY        0
E6A3 1 EP2CS                                                0         0   NPAK1   NPAK0   FULL       PF        0      STALL 00000000 bbbbbbrb
                           Endpoint 1 OUT Control and                 0       0       0      0       PF       EF
E6A4 1 EP4CS               Status                           0         0       0       0      0       PF       EF      STALL 00000000 bbbbbbrb
                                                                      0       0       0      0       PF       EF
E6A5 1 EP6CS               Endpoint 1 IN Control and        0         0       0       0      0     BC10       EF      STALL 00101000 rrrrrrrb
                           Status                                     0       0    BC12   BC11               BC9
E6A6 1 EP8CS                                                0                                                         STALL 00101000 rrrrrrrb
                           Endpoint 2 Control and Sta-
E6A7 1 EP2FIFOFLGS         tus                              0                                                         STALL 00000100 rrrrrrrb
E6A8 1 EP4FIFOFLGS
E6A9 1 EP6FIFOFLGS         Endpoint 4 Control and Sta-      0                                                         STALL 00000100 rrrrrrrb
E6AA 1 EP8FIFOFLGS         tus
E6AB 1 EP2FIFOBCH                                           0                                                         FF     00000010 R
                           Endpoint 6 Control and Sta-      0
                           tus                              0                                                         FF     00000010 R
                                                            0
                           Endpoint 8 Control and Sta-      0                                                         FF     00000110 R
                           tus
                                                                                                                      FF     00000110 R
                           Endpoint 2 slave FIFO Flags
                                                                                                                      BC8 00000000 R
                           Endpoint 4 slave FIFO Flags

                           Endpoint 6 slave FIFO Flags

                           Endpoint 8 slave FIFO Flags

                           Endpoint 2 slave FIFO total
                           byte count H

Document #: 38-08012 Rev. *B                                                                                                 Page 32 of 50
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Table 5-1. FX2 Register Summary (continued)

Hex Size Name       Description                   b7        b6      b5       b4       b3                b2  b1       b0  Default Access
                                                                                                      BC2
E6A 1 EP2FIFOBCL Endpoint 2 slave FIFO total      BC7       BC6     BC5      BC4      BC3             BC10  BC1      BC0 00000000 R
                                                                                                      BC2
C                   byte count L                                                                      BC10
                                                                                                      BC2
E6A 1 EP4FIFOBCH Endpoint 4 slave FIFO total      0         0       0        0        0               BC10  BC9      BC8 00000000 R
                                                                                                      BC2
D                   byte count H                                                                       A10
                                                                                                       A2
E6AE 1 EP4FIFOBCL Endpoint 4 slave FIFO total     BC7       BC6     BC5      BC4      BC3                   BC1      BC0 00000000 R
                                                                                                        0
                    byte count L
                                                                                                       D2
E6AF 1 EP6FIFOBCH Endpoint 6 slave FIFO total     0         0       0        0        BC11                  BC9      BC8 00000000 R
                                                                                                   FIFOWR0
                    byte count H                                                                        0

E6B0 1 EP6FIFOBCL Endpoint 6 slave FIFO total     BC7       BC6     BC5      BC4      BC3             CTL2  BC1      BC0 00000000 R
                                                                                                      CTL2
                    byte count L
                                                                                                        0
E6B1 1 EP8FIFOBCH Endpoint 8 slave FIFO total     0         0       0        0        0             GPIFA2  BC9      BC8 00000000 R

                    byte count H                                                                       FS2
                                                                                                   TERMB2
E6B2 1 EP8FIFOBCL Endpoint 8 slave FIFO total     BC7       BC6     BC5      BC4      BC3                   BC1      BC0 00000000 R
                                                                                                      CTL2
                    byte count L                                                                      CTL2
                                                                                                   HOCTL2
E6B3 1 SUDPTRH      Setup Data Pointer high ad- A15         A14     A13      A12      A11           MSTB2   A9       A8  xxxxxxxx RW

                    dress byte                                                                          0
                                                                                                       D2
E6B4 1 SUDPTRL      Setup Data Pointer low ad-    A7        A6      A5       A4       A3              TC26  A1       0   xxxxxxx0 bbbbbbbr
                                                                                                      TC18
                    dress byte                                                                        TC10
                                                                                                       TC2
E6B5 1 SUDPTRCTL    Setup Data Pointer Auto       0         0       0        0        0                     0        SDPAUTO 00000001 RW
                                                                                                        0
                    Mode                                                                                0
                                                                                                         x
   2 reserved
                                                                                                        0
E6B8 8 SETUPDAT     8 bytes of SETUP data         D7        D6      D5       D4       D3                0   D1       D0  xxxxxxxx R
                                                                                                         x
                    SETUPDAT[0] =
                    bmRequestType

                    SETUPDAT[1] = bmRequest

                    SETUPDAT[2:3] = wValue

                    SETUPDAT[4:5] = wIndex

                    SETUPDAT[6:7] = wLength

   GPIF

E6C0 1 GPIFWFSELECT Waveform Selector             SINGLEWR1 SINGLEWR0 SINGLERD1 SINGLERD0 FIFOWR1           FIFORD1 FIFORD0 11100100 RW

E6C1 1 GPIFIDLECS   GPIF Done, GPIF IDLE drive DONE         0       0        0        0                     0        IDLEDRV 10000000 RW

                    mode

E6C2 1 GPIFIDLECTL Inactive Bus, CTL states       0         0       CTL5     CTL4     CTL3                   CTL1     CTL0 11111111 RW
                                                                                                             CTL1     CTL0 00000000 RW
E6C3 1 GPIFCTLCFG   CTL Drive Type                TRICTL        0    CTL5     CTL4     CTL3                          GPIFA8 00000000 RW
E6C4 1 GPIFADRH[6]  GPIF Address H                    0         0       0        0        0                     0    GPIFA0 00000000 RW
E6C5 1 GPIFADRL[6]  GPIF Address L                          GPIFA6                                          GPIFA1
                                                  GPIFA7            GPIFA5   GPIFA4   GPIFA3

   FLOWSTATE

E6C6 1 FLOWSTATE    Flowstate Enable and Selec- FSE         0       0        0        0                        FS1   FS0 00000000 brrrrbbb
                                                                                                            TERMB1
                    tor
                                                                                                              CTL1
E6C7 1 FLOWLOGIC    Flowstate Logic               LFUNC1 LFUNC0 TERMA2 TERMA1 TERMA0                          CTL1   TERMB0 00000000 RW
                                                                                                            HOCTL1     CTL0 00000000 RW
E6C8 1 FLOWEQ0CTL CTL-Pin States in Flowstate CTL0E3        CTL0E2  CTL0E1/  CTL0E0/  CTL3                   MSTB1
                                          (when Logic = 0)            CTL5     CTL4                         FALLING

E6C9 1 FLOWEQ1CTL CTL-Pin States in Flowstate CTL0E3        CTL0E2  CTL0E1/  CTL0E0/  CTL3                      D1   CTL0 00000000 RW
                                          (when Logic = 1)            CTL5     CTL4                           TC25
                                                                                                              TC17
E6C 1 FLOWHOLDOFF Holdoff Configuration           HOPERIOD3 HOPERIOD2 HOPERIOD1 HOPERIOD0 HOSTATE              TC9   HOCTL0 00010010 RW
A                                                                                                             TC1

E6C 1 FLOWSTB       Flowstate Strobe Configura- SLAVE RDYASYNC CTLTOGL SUSTAIN        0                              MSTB0 00100000 RW

B                   tion

E6C 1 FLOWSTBEDGE Flowstate Rising/Falling        0         0       0        0        0                              RISING 00000001 rrrrrrbb

C                   Edge Configuration

E6C 1 FLOWSTBPERI- Master-Strobe Half-Period       D7        D6      D5       D4       D3                            D0  00000010 RW
                                                  TC31      TC30    TC29     TC28     TC27
D  OD                                             TC23      TC22    TC21     TC20     TC19
                                                  TC15      TC14    TC13     TC12     TC11
E6C 1 GPIFTCB3[6]   GPIF Transaction Count        TC7       TC6     TC5      TC4      TC3                            TC24 00000000 RW
E                  Byte 3

E6CF 1 GPIFTCB2[6]  GPIF Transaction Count                                                                           TC16 00000000 RW
                    Byte 2

E6D0 1 GPIFTCB1[6]  GPIF Transaction Count                                                                           TC8 00000000 RW
                    Byte 1

E6D1 1 GPIFTCB0[6]  GPIF Transaction Count                                                                           TC0 00000001 RW
                    Byte 0

   2 reserved                                                                                                            00000000 RW

   reserved

   reserved

E6D2 1 EP2GPIFFLGSEL Endpoint 2 GPIF Flag select  0         0       0        0        0                     FS1      FS0 00000000 RW

   [6]

E6D3 1 EP2GPIFPFSTOP Endpoint 2 GPIF stop trans-  0         0       0        0        0                     0        FIFO2FLAG 00000000 RW

                    action on prog. flag

E6D4 1 EP2GPIFTRIG[6] Endpoint 2 GPIF Trigger     x         x       x        x        x                     x        x   xxxxxxxx W

   3 reserved

   reserved

   reserved

E6D 1 EP4GPIFFLGSEL Endpoint 4 GPIF Flag select   0         0       0        0        0                     FS1      FS0 00000000 RW
   [6]
A

E6D 1 EP4GPIFPFSTOP Endpoint 4 GPIF stop trans-   0         0       0        0        0                     0        FIFO4FLAG 00000000 RW

B                   action on GPIF Flag

E6D 1 EP4GPIFTRIG[6] Endpoint 4 GPIF Trigger      x         x       x        x        x                     x        x   xxxxxxxx W

C

   3 reserved

Document #: 38-08012 Rev. *B                                                                                             Page 33 of 50
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Table 5-1. FX2 Register Summary (continued)

Hex Size Name           Description                          b7      b6      b5       b4       b3     b2   b1    b0    Default Access

              reserved                                                                          0      0
                                                                                                0      0
              reserved                                                                          x      x

E6E2 1 EP6GPIFFLGSEL Endpoint 6 GPIF Flag select             0       0       0        0         0      0   FS1   FS0 00000000 RW
              [6]                                                                               0      0
                                                                                                x      x
E6E3 1 EP6GPIFPFSTOP Endpoint 6 GPIF stop trans-             0       0       0        0                    0     FIFO6FLAG 00000000 RW
                                                                                              D11    D10
                        action on prog. flag                                                   D3     D2
                                                                                               D3     D2
E6E4 1 EP6GPIFTRIG[6] Endpoint 6 GPIF Trigger                x       x       x        x         0      0   x     x     xxxxxxxx W

        3 reserved                                                                           RDY3   RDY2
                                                                                                x      x
              reserved
                                                                                               D3     D2
              reserved                                                                         D3     D2
                                                                                               D3     D2
E6EA 1 EP8GPIFFLGSEL Endpoint 8 GPIF Flag select             0       0       0        0                    FS1   FS0 00000000 RW
              [6]                                                                              D3     D2
                                                                                               D3     D2
E6EB 1        EP8GPIFPFSTOP Endpoint 8 GPIF stop trans-          0   0       0        0                    0     FIFO8FLAG 00000000 RW
                                       action on prog. flag      x                             D3     D2
E6E 1                                                                x       x        x        D3     D2   x     x     xxxxxxxx W
  C           EP8GPIFTRIG[6] Endpoint 8 GPIF Trigger           D15
           3                                                    D7                              0      0
              reserved                                          D7
E6F0 1                                                       INTRDY                            D3     D2
              XGPIFSGLDATH GPIF Data H (16-bit mode                  D14     D13      D12      D3     D2   D9    D8    xxxxxxxx RW
E6F1 1                                  only)                                                  A3     A2
                                                                                              A11    A10
E6F2 1        XGPIFSGLDATLX Read/Write GPIF Data L &                 D6      D5       D4       A3     A2   D1    D0    xxxxxxxx RW
                                       trigger transaction                                    A11    A10
E6F3 1                                                                                          0      0
              XGPIFSGLDATL- Read GPIF Data L, no trans-              D6      D5       D4      GF1    GF0   D1    D0    xxxxxxxx R
                                                                                               IE1    IT1
              NOX       action trigger                                                       GATE     CT
                                                                                               D3     D2
              GPIFREADYCFG Internal RDY, Sync/Async,                 SAS     TCXRDY5  0        D3     D2   0     0     00000000 bbbrrrrr
                                       RDY pin states                                         D11    D10
                                                                                              D11    D10
E6F4 1 GPIFREADYSTAT GPIF Ready Status                       0            0  RDY5      RDY4   T0M    MD2   RDY1  RDY0 00xxxxxx R
                                                                          x      x        x                   x
E6F5 1 GPIFABORT        Abort GPIF Waveforms                 x                                 D3     D2         x     xxxxxxxx W
                                                                        D6     D5        D4     1      0
E6F6 2 reserved                                                         D6     D5        D4   A11    A10
                                                                        D6     D5        D4
              ENDPOINT BUFFERS                                          D6                   TB8_0  RB8_0
                                                                        D6     D5        D4    D3     D2
E740 64 EP0BUF          EP0-IN/-OUT buffer                   D7                D5        D4                D1    D0    xxxxxxxx RW
                                                                        D6
E780 64 EP10UTBUF       EP1-OUT buffer                       D7         D6     D5        D4                D1    D0    xxxxxxxx RW
                                                                               D5        D4
E7C0 64 EP1INBUF        EP1-IN buffer                        D7      DISCON                                D1    D0    xxxxxxxx RW
                                                                                0         0
      2048 reserved                                                                                                    RW
                                                                               D5        D4
F000 1024 EP2FIFOBUF 512/1024-byte EP 2 / slave              D7                D5        D4                D1    D0    xxxxxxxx RW
                                                                               A5        A4
                        FIFO buffer (IN or OUT)                                A13      A12
                                                                               A5        A4
F400 512 EP4FIFOBUF 512 byte EP 4 / slave FIFO               D7                A13      A12                D1    D0    xxxxxxxx RW
                                                                                0         0
                        buffer (IN or OUT)                                      1         1
                                                                               TF0      TR0
F600 512 reserved                                                              M1        M0
                                                                               D5        D4
F800 1024 EP6FIFOBUF 512/1024-byte EP 6 / slave              D7                D5        D4                D1    D0    xxxxxxxx RW
                                                                               D13      D12
                        FIFO buffer (IN or OUT)                                D13      D12
                                                                              T2M       T1M
FC00 512 EP8FIFOBUF 512 byte EP 8 / slave FIFO               D7                                            D1    D0    xxxxxxxx RW
                                                                               D5        D4
                        buffer (IN or OUT)                                   ICINT   USBNT

FE00 512 reserved                                                              A13      A12

xxxx          IC Compatible Configuration Byte              0               SM2_0    REN_0                   0  400KHZ xxxxxxxx n/a
                                                                               D5        D4
                                                                                                             D1                            [8]
                                                                                                             D1
              Special Function Registers (SFRs)                                                              A1
                                                                                                             A9
80 1 IOA[7]             Port A (bit addressable)             D7      D6                                      A1   D0   xxxxxxxx RW
                                                                                                             A9   D0   00000111 RW
81 1 SP                 Stack Pointer                        D7      D6                                       0   A0   00000000 RW
                                                                                                           STOP   A8   00000000 RW
82 1 DPL0               Data Pointer 0 L                     A7      A6                                     IE0   A0   00000000 RW
                                                                                                                  A8   00000000 RW
83 1 DPH0               Data Pointer 0 H                     A15     A14                                    M1   SEL   00000000 RW
84 1 DPL1[7]            Data Pointer 1 L                                                                     D1  IDLE  00110000 RW
85 1 DPH1[7]            Data Pointer 1 H                     A7      A6                                      D1   IT0  00000000 RW
86 1 DPS[7]             Data Pointer 0/1 select                                                              D9
                                                             A15     A14                                     D9   M0   00000000 RW
                                                                                                           MD1    D0   00000000 RW
                                                             0       0                                            D0   00000000 RW
                                                                                                             D1   D8   00000000 RW
87 1 PCON               Power Control                        SMOD0   x                                        0   D8   00000000 RW
                                                                                                             A9  MD0   00000001 RW
88 1 TCON               Timer/Counter Control (bit           TF1     TR1

                        addressable)

89 1 TMOD               Timer/Counter Mode Control GATE              CT

8A 1 TL0                Timer 0 reload L                     D7      D6

8B 1 TL1                Timer 1 reload L                     D7      D6

8C 1 TH0                Timer 0 reload H                     D15     D14

8D 1 TH1                Timer 1 reload H                     D15     D14
8E 1 CKCON[7]           Clock Control
                                                             x       x

8F 1 reserved

90 1 IOB[7]             Port B (bit addressable)             D7      D6                                          D0    xxxxxxxx RW

91 1 EXIF[7]            External Interrupt Flag(s)           IE5     IE4                                         0     00001000 RW

92 1 MPAGE[7]           Upper Addr Byte of MOVX              A15     A14                                         A8    00000000 RW

                        using @R0 / @R1

93 5 reserved

98 1 SCON0              Serial Port 0 Control (bit ad- SM0_0         SM1_0                                 TI_0  RI_0  00000000 RW
                        dressable)                                                                          D1    D0   00000000 RW

99 1 SBUF0              Serial Port 0 Data Buffer            D7      D6

Notes:

7. SFRs not part of the standard 8051 architecture.
8. If no EEPROM is detected by the SIE then the default is 00000000.

Document #: 38-08012 Rev. *B                                                                                           Page 34 of 50
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Table 5-1. FX2 Register Summary (continued)

Hex Size Name      Description                           b7     b6     b5     b4  b3     b2     b1     b0    Default Access
9A 1 AUTOPTRH1[7]  Autopointer 1 Address H              A15    A14    A13    A12
9B 1 AUTOPTRL1[7]  Autopointer 1 Address L               A7    A6     A5      A4  A11    A10    A9     A8    00000000 RW

                                                        A15    A14    A13    A12  A3     A2     A1     A0    00000000 RW
                                                         A7    A6     A5      A4
9C 1 reserved                                                                     A11    A10    A9     A8    00000000 RW
9D 1 AUTOPTRH2[7] Autopointer 2 Address H                D7    D6     D5     D4
9E 1 AUTOPTRL2[7] Autopointer 2 Address L                 x      x      x      x  A3     A2     A1     A0    00000000 RW
                                                          x      x      x      x
9F 1 reserved      Port C (bit addressable)                                       D3     D2     D1     D0    xxxxxxxx RW
A0 1 IOC[7]        Interrupt 2 clear                     EA   ES1     ET2    ES0
A1 1 INT2CLR[7]    Interrupt 4 clear                                              x      x      x      x     xxxxxxxx W
A2 1 INT4CLR[7]                                        EP8F  EP8E    EP6F   EP6E
                                                          0  EP4PF  EP4EF  EP4FF  x      x      x      x     xxxxxxxx W
                                                          0  EP8PF  EP8EF  EP8FF
A3 5 reserved
                                                          0     0      0       0
A8 1 IE            Interrupt Enable (bit addres-         D7    D6     D5     D4   ET1    EX1    ET0    EX0 00000000 RW
                   sable)                                D7    D6     D5     D4
                                                         D7    D6     D5     D4
A9 1 reserved                                            D7    D6     D5     D4   EP4F   EP4E   EP2F   EP2E 01011010 R
                                                         D7    D6     D5     D4     0    EP2PF  EP2EF  EP2FF 00100010 R
AA 1 EP2468STAT[7] Endpoint 2,4,6,8 status flags         D7    D6     D5     D4
                                                         D7    D6     D5     D4     0    EP6PF  EP6EF  EP6FF 01100110 R
AB 1 EP24FIFOFLGS[7] Endpoint 2,4 slave FIFO sta-
                                        tus flags         1   PS1     PT2    PS0

AC 1 EP68FIFOFLGS[7] Endpoint 6,8 slave FIFO sta-         0     0      0       0
                                        tus flags      DONE     0      0       0

AD 2 reserved                                           D15   D14     D13    D12
                                                         D7    D6     D5     D4
AF 1 AUTOPTRSET- Autopointer 1&2 Setup                   D7    D6     D5     D4   0      APTR2INC APTR1INC APTREN 00000110 RW
              UP[7]                                   SM0_1  SM1_1  SM2_1  REN_1
                                                         D7    D6     D5     D4
B0 1 IOD[7]        Port D (bit addressable)                                       D3     D2     D1     D0    xxxxxxxx RW
                                                        TF2   EXF2  RCLK    TCLK
B1 1 IOE[7]        Port E (NOT bit addressable)                                   D3     D2     D1     D0    xxxxxxxx RW
                                                         D7    D6     D5     D4
B2 1 OEA[7]        Port A Output Enable                  D7    D6     D5     D4   D3     D2     D1     D0    00000000 RW
                                                         D7    D6     D5     D4
B3 1 OEB[7]        Port B Output Enable                 D15   D14     D13    D12  D3     D2     D1     D0    00000000 RW

B4 1 OEC[7]        Port C Output Enable                  CY    AC      F0   RS1   D3     D2     D1     D0    00000000 RW

B5 1 OED[7]        Port D Output Enable               SMOD1     1   ERESI   RESI  D3     D2     D1     D0    00000000 RW

B6 1 OEE[7]        Port E Output Enable                  D7    D6     D5     D4   D3     D2     D1     D0    00000000 RW

B7 1 reserved                                             1     1      1     EX6

B8 1 IP            Interrupt Priority (bit addres-       D7    D6     D5     D4   PT1    PX1    PT0    PX0 10000000 RW
                   sable)
                                                          1     1      1     PX6
B9 1 reserved

BA 1 EP01STAT[7]   Endpoint 0&1 Status                                            0      EP1INBSY EP1OUTBSY EP0BSY 00000000 R

BB 1 GPIFTRIG[7] [6] Endpoint 2,4,6,8 GPIF slave                                  0      RW     EP1    EP0 10000xxx brrrrbbb
                                        FIFO Trigger

BC 1 reserved                                                                       D11   D10    D9     D8   xxxxxxxx RW
                                                                                     D3    D2    D1     D0   xxxxxxxx RW
BD 1 GPIFSGLDATH[7] GPIF Data H (16-bit mode                                         D3    D2    D1     D0   xxxxxxxx R
                                        only)                                     TB8_1  RB8_1  TI_1   RI_1  00000000 RW
                                                                                     D3    D2    D1     D0   00000000 RW
BE 1 GPIFSGLDATLX[7] GPIF Data L w/ Trigger
                                                                                  EXEN2   TR2   CT2
BF 1 GPIFSGLDATL- GPIF Data L w/ No Trigger
              NOX[7]

C0 1 SCON1[7]      Serial Port 1 Control (bit ad-
                   dressable)

C1 1 SBUF1[7]      Serial Port 1 Data Buffer

C2 6 reserved

C8 1 T2CON         Timer/Counter 2 Control (bit                                                        CPRL2 00000000 RW
                   addressable)

C9 1 reserved

CA 1 RCAP2L        Capture for Timer 2, auto-re-                                  D3     D2     D1     D0    00000000 RW
                   load, up-counter

CB 1 RCAP2H        Capture for Timer 2, auto-re-                                  D3     D2     D1     D0    00000000 RW
                   load, up-counter

CC 1 TL2           Timer 2 reload L                                               D3     D2     D1     D0    00000000 RW

CD 1 TH2           Timer 2 reload H                                               D11    D10    D9     D8    00000000 RW

CE 2 reserved

D0 1 PSW           Program Status Word (bit ad-                                   RS0    OV     F1     P     00000000 RW
                   dressable)

D1 7 reserved      External Interrupt Control                                     INT6   0      0      0     01000000 RW
D8 1 EICON[7]

D9 7 reserved

E0 1 ACC           Accumulator (bit address-                                      D3     D2     D1     D0    00000000 RW
                   able)

E1 7 reserved      External Interrupt Enable(s)                                   EX5    EX4    EIC   EUSB 11100000 RW
E8 1 EIE[7]                                                                                      D1
                                                                                                PIC
E9 7 reserved

F0 1 B             B (bit addressable)                                            D3     D2            D0    00000000 RW

F1 7 reserved      External Interrupt Priority                                    PX5    PX4           PUSB 11100000 RW
F8 1 EIP[7]        Control

F9 7 reserved

Document #: 38-08012 Rev. *B                                                                        R = all bits read-only
                                                                                                    W = all bits write-only
                                                                                                    r = read-only bit
                                                                                                    w = write-only bit
                                                                                                    b = both read/write bit

                                                                                                                  Page 35 of 50
                                                                                                 CY7C68013

6.0 Absolute Maximum Ratings

Storage Temperature .................................................................................................................................... 65C to +150C
Ambient Temperature with Power Supplied ........................................................................................................ 0C to +70C
Supply Voltage to Ground Potential ..................................................................................................................0.5V to +4.0V
DC Input Voltage to Any Input Pin ................................................................................................................................. 5.25V
DC Voltage Applied to Outputs in High Z State....................................................................................... 0.5V to VCC + 0.5V
Power Dissipation ...................................................................................................................................................... 936 mW
Static Discharge Voltage ............................................................................................................................................ > 2000V
Max Output Current, per I/O port .................................................................................................................................. 10 mA
Max Output Current, all five I/O ports (128- and 100-pin packages) ............................................................................ 50 mA

7.0 Operating Conditions

TA (Ambient Temperature Under Bias) ............................................................................................................... 0C to +70C
Supply Voltage ..................................................................................................................................................+3.0V to +3.6V
Ground Voltage .................................................................................................................................................................... 0V
FOSC (Oscillator or Crystal Frequency) ...................................................................................................... 24 MHz 100 ppm

                                                                                                                                           Parallel Resonant

8.0 DC Characteristics

Table 8-1. DC Characteristics

Parameter  Description                                            Conditions         Min.  Typ.  Max. Unit
                                                                                     3.0   3.3
VCC        Supply Voltage                         0< VIN < VCC                         2         3.6   V
                                                  IOUT = 4 mA                        0.5  250
VIH        Input HIGH Voltage                     IOUT = 4 mA                             200   5.25  V
                                                                                     2.4    90
VIL        Input LOW Voltage                                                                     0.8   V

II         Input Leakage Current                                                                 10   A

VOH        Output Voltage HIGH                                                                         V

VOL        Output LOW Voltage                                                                    0.4   V

IOH        Output Current HIGH                                                                   4     mA

IOL        Output Current LOW                                                                    4     mA

CIN        Input Pin Capacitance                  Except D+/D                                   10    pF
                                                  D+/D
                                                  Includes 1.5k internal pull-up                 15    pF
                                                  8051 running, connected to USB HS
ISUSP      Suspend Current                        8051 running, connected to USB FS              400   A
ICC        Supply Current
                                                                                                 260 mA

                                                                                                 150 mA

8.1 USB Transceiver
USB 2.0-certified in full- and high-speed modes.

Document #: 38-08012 Rev. *B                                                                     Page 36 of 50
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9.0 AC Electrical Characteristics

9.1 USB Transceiver
USB 2.0-certified in full- and high-speed modes.

9.2 Program Memory Read

                                      tCL

CLKOUT[9]                                  tSTBL                                        tAV
                              tAV                              tSTBH

   A[15..0]

     PSEN#

       D[7..0]                                           [10]                   tDH
         OE#                                      tACC1        data in
        CS#
                                   tSOEL
                                   tSCSL

                                          Figure 9-1. Program Memory Read Timing Diagram

Table 9-1. Program Memory Read Parameters

   Parameter                       Description                 Min.                  Typ.    Max.  Unit  Notes
tCL             1/CLKOUT Frequency                                                   20.83
                                                                 0                   41.66   10.7  ns    48 MHz
                                                                 0                   83.2      8
                                                                 0                             8   ns    24 MHz

                                                               9.6                           11.1  ns    12 MHz
                                                                 0                            13
tAV             Delay from Clock to Valid Address                                                  ns
tSTBL           Clock to PSEN Low
tSTBH           Clock to PSEN High                                                                 ns
tSOEL           Clock to OE Low
tSCSL           Clock to CS Low                                                                    ns
tDSU            Data Set-up to Clock
tDH             Data Hold Time                                                                     ns

                                                                                                   ns

                                                                                                   ns

                                                                                                   ns

Notes:

9. CLKOUT is shown with positive polarity.
10. tACC1 is computed from the above parameters as follows:

       tACC1(24 MHz) = 3*tCL tAV tDSU = 106 ns
       tACC1(48 MHz) = 3*tCL tAV tDSU = 43 ns.

Document #: 38-08012 Rev. *B                                                                             Page 37 of 50
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9.3 Data Memory Read                                                          Stretch = 0

                                                              tCL                                 tAV

                     CLKOUT[9]                                     tSTBL                   tSTBH

                                                            tAV
                                 A[15..0]

                                      RD#

              CS#                                                  tSCSL
              OE#                                                    tSOEL
                                                                        [11]
                                                                              tDSU         tDH
                                                                   tACC1
               D[7..0]
                                                                              data in
       CLKOUT[9]
                         tCL                                                  Stretch = 1
             A[15..0]   tAV

              RD#

                 CS#                                                                     [11]            tDSU
              D[7..0]                                                               tACC1                                 tDH

                                                                                                         data in

                                                   Figure 9-2. Data Memory Read Timing Diagram

Note:
11. tACC2 and tACC3 are computed from the above parameters as follows:

       tACC2(24 MHz) = 3*tCL tAV tDSU = 106 ns
       tACC2(48 MHz) = 3*tCL tAV tDSU = 43 ns

       tACC3(24 MHz) = 5*tCL tAV tDSU = 190 ns
       tACC3(48 MHz) = 5*tCL tAV tDSU = 86 ns.

Table 9-2. Data Memory Read Parameters

   Parameter                     Description                                               Min.   Typ.   Max.                  Unit  Notes
tCL           1/CLKOUT Frequency                                                                  20.83
                                                                                           9.6    41.66  10.7                  ns    48 MHz
                                                                                             0    83.2    11
                                                                                                          11                   ns    24 MHz
                                                                                                          13
                                                                                                         11.1                  ns    12 MHz

tAV           Delay from Clock to Valid Address                                                                                ns
tSTBL         Clock to RD LOW
tSTBH         Clock to RD HIGH                                                                                                 ns
tSCSL         Clock to CS LOW
tSOEL         Clock to OE LOW                                                                                                  ns
tDSU          Data Set-up to Clock
tDH           Data Hold Time                                                                                                   ns

                                                                                                                               ns

                                                                                                                               ns

                                                                                                                               ns

Document #: 38-08012 Rev. *B                                                                                                         Page 38 of 50
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9.4 Data Memory Write

                                      tCL

CLKOUT                                     tSTBL            tSTBH              tAV
                          tAV

A[15..0]

  WR#                          tSCSL                                           tOFF1
CS#                             tON1
D[7..0]
                                                  data out

                  tCL                                       Stretch = 1
               tAV
CLKOUT
A[15..0]

WR#

  CS#                                      tON1                                                      tOFF1
D[7..0]
                                                            data out

                                           Figure 9-3. Data Memory Write Timing Diagram

Table 9-3. Data Memory Write Parameters

    Parameter                         Description                        Min.            Max.  Unit  Notes
               Delay from Clock to Valid Address                           0             10.7
tAV            Clock to WR Pulse LOW                                       0             11.2  ns
tSTBL          Clock to WR Pulse HIGH                                      0             11.2
tSTBH          Clock to CS Pulse LOW                                                     13.0  ns
tSCSL          Clock to Data Turn-on                                       0             13.1
tON1           Clock to Data Hold Time                                     0             13.1  ns
tOFF1
                                                                                               ns

                                                                                               ns

                                                                                               ns

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9.5 GPIF Synchronous Signals                                            tIFCLK
                                                                                  tSGA
                                                           IFCLK
                                               GPIFADR[8:0]

                         RDYX                                     tSRY
                DATA(input)
                                                                              tRYH
                                                                        valid

                                                                  tSGD         tDAH

                              CTLX

                DATA(output)                                            tXCTL           N+1
                                                                         N
                                                                         tXGD

                              Figure 9-4. GPIF Synchronous Signals Timing Diagram[12]

Table 9-4. GPIF Synchronous Signals Parameters with Internally Sourced IFCLK[13, 14]

     Parameter                              Description                                      Min.         Max.  Unit
                IFCLK Period                                                                 20.83               ns
tIFCLK          RDYX to Clock Set-up Time                                                                  7.5   ns
tSRY            Clock to RDYX                                                                 8.9          11    ns
tRYH            GPIF Data to Clock Set-up Time                                                 0           6.7   ns
tSGD            GPIF Data Hold Time                                                           9.2                ns
tDAH            Clock to GPIF Address Propagation Delay                                        0                 ns
tSGA            Clock to GPIF Data Output Propagation Delay                                                      ns
tXGD            Clock to CTLX Output Propagation Delay                                                           ns
tXCTL
                                                                                                                Unit
Table 9-5. GPIF Synchronous Signals Parameters with Externally Sourced IFCLK[14]                                 ns
                                                                                                                 ns
     Parameter                              Description                                      Min.         Max.   ns
                IFCLK Period                                                                 20.83        200    ns
tIFCLK          RDYX to Clock Set-up Time                                                                        ns
tSRY            Clock to RDYX                                                                 2.9         11.5   ns
tRYH            GPIF Data to Clock Set-up Time                                                3.7          15    ns
tSGD            GPIF Data Hold Time                                                           3.2         10.7   ns
tDAH            Clock to GPIF Address Propagation Delay                                       4.5
tSGA            Clock to GPIF Data Output Propagation Delay
tXGD            Clock to CTLX Output Propagation Delay
tXCTL

Notes:

12. Dashed lines denote signals with programmable polarity
13. GPIF asynchronous RDYx signals have a minimum set-up time of 50 ns when using internal 48-MHz IFCLK.
14. IFCLK must not exceed 48 MHz.

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9.6 Slave FIFO Synchronous Read

                                                    tIFCLK

                IFCLK                               tSRD     tRDH
                SLRD
                FLAGS                                        tXFLG

                DATA                             N               N+1  tOEoff
                SLOE             tOEon                       tXFD

                Figure 9-5. Slave FIFO Synchronous Read Timing Diagram[12]

Table 9-6. Slave FIFO Synchronous Read Parameters with Internally Sourced IFCLK[14]

     Parameter                              Description               Min.           Max.  Unit
                IFCLK Period                                          20.83                 ns
tIFCLK          SLRD to Clock Set-up Time                             18.7           10.5   ns
tSRD            Clock to SLRD Hold Time                                              10.5   ns
tRDH            SLOE Turn-on to FIFO Data Valid                         0             9.5   ns
tOEon           SLOE Turn-off to FIFO Data Hold                                       11    ns
tOEoff          Clock to FLAGS Output Propagation Delay                                     ns
tXFLG           Clock to FIFO Data Output Propagation Delay                                 ns
tXFD
                                                                                           Unit
Table 9-7. Slave FIFO Synchronous Read Parameters with Externally Sourced IFCLK[14]         ns
                                                                                            ns
     Parameter                              Description               Min.           Max.   ns
                IFCLK Period                                          20.83          200    ns
tIFCLK          SLRD to Clock Set-up Time                             12.7                  ns
tSRD            Clock to SLRD Hold Time                                              10.5   ns
tRDH            SLOE Turn-on to FIFO Data Valid                        3.7           10.5   ns
tOEon           SLOE Turn-off to FIFO Data Hold                                      13.5
tOEoff          Clock to FLAGS Output Propagation Delay                               15
tXFLG           Clock to FIFO Data Output Propagation Delay
tXFD

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9.7 Slave FIFO Asynchronous Read                                 tRDpwl                     tRDpwh
                                                                  tXFD                    tXFLG
                                                    SLRD
                                                  FLAGS

                DATA                                        N            N+1
                SLOE                                      tOEon
                                                                                          tOEoff

                                       Figure 9-6. Slave FIFO Asynchronous Read Timing Diagram[12]
Table 9-8. Slave FIFO Asynchronous Read Parameters[15]

Parameter                     Description                                                         Min.  Max.  Unit
                                                                                                   50          ns
tRDpwl          SLRD Pulse Width LOW                                                               50    70    ns
                                                                                                         15    ns
tRDpwh          SLRD Pulse Width HIGH                                                                   10.5   ns
                                                                                                        10.5   ns
tXFLG           SLRD to FLAGS Output Propagation Delay                                                         ns

tXFD            SLRD to FIFO Data Output Propagation Delay

tOEon           SLOE Turn-on to FIFO Data Valid

tOEoff          SLOE Turn-off to FIFO Data Hold

Note:
15. Slave FIFO asynchronous parameter values use internal IFCLK setting at 48 MHz.

9.8 Slave FIFO Synchronous Write                                         tIFCLK

                                                   IFCLK

                SLWR                                             tSWR               tWRH

                DATA Z                                                              N               Z

                                                                         tSFD tFDH

                FLAGS

                                                                                   tXFLG

                Figure 9-7. Slave FIFO Synchronous Write Timing Diagram[12]

Table 9-9. Slave FIFO Synchronous Write Parameters with Internally Sourced IFCLK [14]

     Parameter                              Description                                   Min.          Max.  Unit
                IFCLK Period                                                              20.83          9.5   ns
tIFCLK          SLWR to Clock Set-up Time                                                 18.1                 ns
tSWR            Clock to SLWR Hold Time                                                                        ns
tWRH            FIFO Data to Clock Set-up Time                                              0                  ns
tSFD            Clock to FIFO Data Hold Time                                               9.2                 ns
tFDH            Clock to FLAGS Output Propagation Time                                      0                  ns
tXFLG

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Table 9-10. Slave FIFO Synchronous Write Parameters with Externally Sourced IFCLK [14]

     Parameter                              Description              Min.                Max.               Unit
                IFCLK Period                                         20.83               200                 ns
tIFCLK          SLWR to Clock Set-up Time                            12.1                                    ns
tSWR            Clock to SLWR Hold Time                                                  13.5                ns
tWRH            FIFO Data to Clock Set-up Time                        3.6                                    ns
tSFD            Clock to FIFO Data Hold Time                          3.2                                    ns
tFDH            Clock to FLAGS Output Propagation Time                4.5                                    ns
tXFLG
                                                                                                            Unit
9.9 Slave FIFO Asynchronous Write                                                                            ns
                                                                                                             ns
                                                         tWRpwh                                              ns
                                                                                                             ns
                SLWR/SLCS#           tWRpwl                                                                  ns

                                     tSFD tFDH

                              DATA

                FLAGS                        tXFD

                Figure 9-8. Slave FIFO Asynchronous Write Timing Diagram[12]

Table 9-11. Slave FIFO Asynchronous Write Parameters with Internally Sourced IFCLK [15]

     Parameter                              Description              Min.                Max.
                SLWR Pulse LOW                                        50                  70
tWRpwl          SLWR Pulse HIGH                                       70
tWRpwh          SLWR to FIFO DATA Set-up Time                         10
tSFD            FIFO DATA to SLWR Hold Time                           10
tFDH            SLWR to FLAGS Output Propagation Delay
tXFD

9.10 Slave FIFO Synchronous Packet End Strobe

                   IFCLK                                       tPEH
                PKTEND
                                                         tSPE

                              FLAGS

                                                                                                     tXFLG

                Figure 9-9. Slave FIFO Synchronous Packet End Strobe Timing Diagram[12]

Table 9-12. Slave FIFO Synchronous Packet End Strobe Parameters with Internally Sourced IFCLK [14]

     Parameter                              Description              Min.                Max.               Unit
                IFCLK Period                                         20.83                9.5                ns
tIFCLK          PKTEND to Clock Set-up Time                          14.6                                    ns
tSPE            Clock to PKTEND Hold Time                                                                    ns
tPEH            Clock to FLAGS Output Propagation Delay                0                                     ns
tXFLG

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                                                                                              CY7C68013

Table 9-13. Slave FIFO Synchronous Packet End Strobe Parameters with Externally Sourced IFCLK [14]

     Parameter                              Description                   Min.          Max.        Unit
                IFCLK Period                                              20.83         200          ns
tIFCLK          PKTEND to Clock Set-up Time                                                          ns
tSPE            Clock to PKTEND Hold Time                                  8.6          13.5         ns
tPEH            Clock to FLAGS Output Propagation Delay                    2.5                       ns
tXFLG

9.11 Slave FIFO Asynchronous Packet End Strobe

                                                                  tPEpwh

                              PKTEND                     tPEpwl

                                      FLAGS
                                                                                     tXFLG

                Figure 9-10. Slave FIFO Asynchronous Packet End Strobe Timing Diagram[12]

Table 9-14. Slave FIFO Asynchronous Packet End Strobe Parameters[15]

     Parameter                              Description                   Min.          Max.        Unit
tPEpwl          PKTEND Pulse Width LOW                                     50            70          ns
tPWpwh          PKTEND Pulse Width HIGH                                    50                        ns
tXFLG           PKTEND to FLAGS Output Propagation Delay                                             ns

9.12  Slave FIFO Output Enable                                                                      Unit
                                                                                                     ns
                                               SLOE                                                  ns

                                                         tOEon    tOEoff

                              DATA

                              Figure 9-11. Slave FIFO Output Enable Timing Diagram[12]

Table 9-15. Slave FIFO Output Enable Parameters

     Parameter                              Description                   Min.          Max.
tOEon           SLOE Assert to FIFO DATA Output                                         10.5
tOEoff          SLOE Deassert to FIFO DATA Hold                                         10.5

9.13 Slave FIFO Address to Flags/Data

                FIFOADR [1.0]                            tXFLG
                         FLAGS                              tXFD

                              DATA                       N        N+1

                Figure 9-12. Slave FIFO Address to Flags/Data Timing Diagram[12]

Document #: 38-08012 Rev. *B                                                                        Page 44 of 50
                                                                                                    CY7C68013

Table 9-16. Slave FIFO Address to Flags/Data Parameters

     Parameter                              Description                    Min.      Max.           Unit
tXFLG           FIFOADR[1:0] to FLAGS Output Propagation Delay                       10.7            ns
tXFD            FIFOADR[1:0] to FIFODATA Output Propagation Delay                    14.3            ns

9.14 Slave FIFO Synchronous Address

                                  IFCLK

                SLCS/FIFOADR [1:0]

                                                               tSFA  tFAH

                         Figure 9-13. Slave FIFO Synchronous Address Timing Diagram

Table 9-17. Slave FIFO Synchronous Address Parameters [14]

     Parameter                              Description                    Min.      Max.           Unit
tIFCLK          Interface Clock Period                                     20.83     200             ns
tSFA            FIFOADR[1:0] to Clock Set-up Time                                                    ns
tFAH            Clock to FIFOADR[1:0] Hold Time                              25                      ns
                                                                             10

9.15 Slave FIFO Asynchronous Address

                SLCS/FIFOADR [1:0]

                                                         tSFA              tFAH

                         RD/WR/PKTEND

                         Figure 9-14. Slave FIFO Asynchronous Address Timing Diagram[12]

Table 9-18. Slave FIFO Asynchronous Address Parameters[15]

     Parameter                              Description                    Min.      Max.           Unit
tSFA            FIFOADR[1:0] to RD/WR/PKTEND Set-up Time                    10                       ns
tFAH            RD/WR/PKTEND to FIFOADR[1:0] Hold Time                      10                       ns

10.0 Ordering Information

Table 10-1. Ordering Information

          Ordering Code                         Package Type               RAM Size    # Prog I/Os         8051
CY7C68013-128AC               128 TQFP                                     8K        40                 Address
CY7C68013-100AC               100 TQFP                                     8K        40              /Data Busses
CY7C68013-56PVC               56 SSOP                                      8K        24
CY7C68013-56LFC               56 QFN                                       8K        24             16/8 bit
CY3681                        EZ-USB FX2 Xcelerator Development Kit
                                                                                                    -

                                                                                                    -

                                                                                                    -

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                                                                                     CY7C68013

11.0 Package Diagrams

The FX2 is available in four packages:
56-pin SSOP
56-pin QFN
100-pin TQFP
128-pin TQFP.

                                                                                     51-85062-*C

                              Figure 11-1. 56-lead Shrunk Small Outline Package O56

Document #: 38-08012 Rev. *B                                                         Page 46 of 50
                                                                    CY7C68013

                                                                    51-85144-*A

Figure 11-2. 56-lead Quad Flatpack No Lead Package (8 X 8 mm) LF56

Document #: 38-08012 Rev. *B                                        Page 47 of 50
                              CY7C68013

                                                                                                                                                                     51-85050-*A

Figure 11-3. 100-Pin Thin Plastic Quad Flatpack (14 x 20 x 1.4 mm) A101

Document #: 38-08012 Rev. *B  Page 48 of 50
                              CY7C68013

                                                                                                                                                                                                                        51-85101-*B

                                 Figure 11-4. 128-Lead Thin Plastic Quad Flatpack (14 x 20 x 1.4 mm) A128

EZ-USB is a registered trademark, and FX2 and ReNumeration are trademarks of Cypress Semiconductor Corporation. Purchase
of I2C components from Cypress, or one of its sublicensed Associated Companies, conveys a license under the Philips I2C Patent
Rights to use these components in an I2C system, provided that the system conforms to the I2C Standard Specification as defined
by Philips. All product and company names mentioned in this document may be the trademarks of their respective holders.

Document #: 38-08012 Rev. *B  Page 49 of 50

Cypress Semiconductor Corporation, 2002. The information contained herein is subject to change without notice. Cypress Semiconductor Corporation assumes no responsibility for the use
of any circuitry other than circuitry embodied in a Cypress Semiconductor product. Nor does it convey or imply any license under patent or other rights. Cypress Semiconductor does not authorize
its products for use as critical components in life-support systems where a malfunction or failure may reasonably be expected to result in significant injury to the user. The inclusion of Cypress
Semiconductor products in life-support systems application implies that the manufacturer assumes all risk of such use and in doing so indemnifies Cypress Semiconductor against all charges.
                                                                                      CY7C68013

Document Title: CY7C68013 EZ USB FX2TM USB Microcontroller, High-Speed USB Peripheral Controller
Document Number: 38-08012

REV. ECN NO.  Issue           Orig. of
              Date            Change Description of Change

**  111753 11/15/01           DSG Change from Spec number: 38-00929 to 38-08012

*A  111802 02/20/02           KKU Update functional changes between revision D part and revision E part

                              Changed timing data from simulation data to revision E characterization data

*B  115480 06/26/02           KKU Added new 56 pin Quad Flatpack No Lead package and pinout

                              Revised pin description table to reflect new package

                              Corrected Figure 9-8 by moving tsfd parameter location

                              Corrected labels on Dplus and Dminus in Table 4-1

                              Removed Preliminary from spec title

Document #: 38-08012 Rev. *B                                                                       Page 50 of 50
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