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CY7C43686AV-10AI

器件型号:CY7C43686AV-10AI
器件类别:存储   
厂商名称:Cypress
厂商官网:http://www.cypress.com/
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器件描述

16K X 36 BI-DIRECTIONAL FIFO, 8 ns, PQFP128

参数
CY7C43686AV-10AI功能数量 1
CY7C43686AV-10AI端子数量 128
CY7C43686AV-10AI最大工作温度 70 Cel
CY7C43686AV-10AI最小工作温度 0.0 Cel
CY7C43686AV-10AI最大供电/工作电压 3.63 V
CY7C43686AV-10AI最小供电/工作电压 2.97 V
CY7C43686AV-10AI额定供电电压 3.3 V
CY7C43686AV-10AI最大存取时间 8 ns
CY7C43686AV-10AI加工封装描述 14 × 20 MM, 1.40 MM HEIGHT, 塑料, TQFP-128
CY7C43686AV-10AI状态 DISCONTINUED
CY7C43686AV-10AI工艺 CMOS
CY7C43686AV-10AI包装形状 矩形的
CY7C43686AV-10AI包装尺寸 FLATPACK, 低 PROFILE, FINE PITCH
CY7C43686AV-10AI表面贴装 Yes
CY7C43686AV-10AI端子形式 GULL WING
CY7C43686AV-10AI端子间距 0.5000 mm
CY7C43686AV-10AI端子涂层 锡 铅
CY7C43686AV-10AI端子位置
CY7C43686AV-10AI包装材料 塑料/环氧树脂
CY7C43686AV-10AI温度等级 COMMERCIAL
CY7C43686AV-10AI内存宽度 36
CY7C43686AV-10AI组织 16K × 36
CY7C43686AV-10AI存储密度 589824 deg
CY7C43686AV-10AI操作模式 同步
CY7C43686AV-10AI位数 16384 words
CY7C43686AV-10AI位数 16K
CY7C43686AV-10AI周期 10 ns
CY7C43686AV-10AI输出使能 Yes
CY7C43686AV-10AI内存IC类型 双向先进先出

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CY7C43686AV-10AI器件文档内容

3686AV

                                                                       CY7C43646AV
                                                                       CY7C43666AV
                                                                       CY7C43686AV

                              3.3V 1K/4K/16K x36/x18x2 Tri Bus FIFO

Features                                                   Fully asynchronous and simultaneous Read and Write
                                                            operation permitted
3.3V high-speed, low-power, First-In First-Out (FIFO)
    memories with three independent ports (one bidirec-    Mailbox bypass register for each FIFO
    tional 36, and two unidirectional 18)                Parallel and serial programmable Almost Full and

1K 36/182 (CY7C43646AV)                               Almost Empty flags
4K 36/182 (CY7C43666AV)                              Retransmit function
16K 36/182 (CY7C43686AV)                            Standard or FWFT user-selectable mode
0.25-micron CMOS for optimum speed/power                Partial and master reset
High-speed 133-MHz operation (7.5-ns Read/Write         Big or Little Endian format for word or byte bus sizes
                                                          128-pin TQFP packaging
    cycle times)                                           Easily expandable in width and depth
Low power

    -- ICC= 60 mA
    -- ISB= 10 mA

Logic Block Diagram

                                                                                                                           MBF1

     CLKA    Port A           Input     Mail1                                                                 Port B       B017
      CSA    Control             RegisterRegister                                                             Control
             Logic                                                                     Output                 Logic        CLKB
     W/RA                                                                                 Bus Matching1K/4K/16K            RENB
      ENA   FIFO1,                                                                               Output 36                CSB
      MBA   Mail1                                                                                Register                  SIZEB
       RT2  Reset                      Dual Ported                                                                         MBB
            Logic                        Memory                                                                            RTI
    MRS1                                  (FIFO1)

     PRS1                     Write                       Read
                              Pointer                     Pointer
FFA/IRA
       AFA                             Status                                                                              EFB/ORB
                                       Flag Logic                                                                          AEB
      SPM
  FS0/SD                      Programmable                Timing                                               Common      BE/FWFT
FS1/SEN                       Flag Offset                 Mode                                                 Port Logic  FFC/IRC
                              Registers                                                                        (B and C)   AFC
     A035                                                                                                                 MRS2
EFA/ORA                                Status                                                                   FIFO2,     PRS2
                                       Flag Logic                                                               Mail2
       AEA                                                                                                      Reset       C017
                                                                                                                Logic
                              Read                        1                                                                 CLKC
                              Pointer                     Pointer                                             Port C        WENC
                                                                                                              Control       SIZEC
                              Output    1K/4K/16K                                                             Logic         MBC
                                 Register    36
                                                                                     Input
                                                                                        Bus MatchingDual Ported
                                                                                                 InputMemory
                                                                                                    Register(FIFO2)

                                          Mail2
                                          Register

            MBF2

Cypress Semiconductor Corporation 3901 North First Street San Jose CA 95134 408-943-2600

Document #: 38-06026 Rev. *C                                                                                  Revised December 26, 2002
                                                                                                                                                           CY7C43646AV
                                                                                                                                                           CY7C43666AV
                                                                                                                                                           CY7C43686AV

Pin Configuration

                                    TQFP
                                  Top View

                                 128 CSA
                                    127 FFA/IRA
                                         126 EFA/ORA
                                             125 PRS1
                                                  124 VCC
                                                      123 AFA
                                                          122 AEA
                                                              121 MBF2
                                                                  120 MBA
                                                                       119 MRS1
                                                                           118 FS0/SD
                                                                               117 CLKC
                                                                                    116 GND
                                                                                        115 FS1/SEN
                                                                                            114 MRS2
                                                                                                113 MBB
                                                                                                     112 MBF1
                                                                                                         111 VCC
                                                                                                              110 AEB
                                                                                                                  109 AFC
                                                                                                                      108 EFB/ORB
                                                                                                                           107 FFC/IRC
                                                                                                                               106 GND
                                                                                                                                   105 CSB
                                                                                                                                       104 WENC
                                                                                                                                            103 RENB

                   W/RA       1                102 CLKB
                                               101 PRS2
                   ENA        2

                   CLKA       3                100 VCC

                   GND        4                99                                                                                                     C17

                   A35        5                98                                                                                                     C16

                   A34        6                97                                                                                                     C15

                   A33        7                96                                                                                                     C14

                   A32        8                95 GND

                   VCC        9                94 MBC

                   A31        10               93                                                                                                     C13

                   A30        11               92 C12

                   GND        12               91 C11

                   A29        13  CY7C43646AV  90 C10
                                  CY7C43666AV
                   A28        14  CY7C43686AV  89 C9
                                               88 C8
                   A27        15               87 RT1

                   A26        16

                   A25        17               86 C7
                                               85 C6
                   A24        18               84 SIZEB

                   A23        19               83 GND

                   BE/FWFT    20

                   GND        21               82 C5
                                               81 C4
                   A22        22               80 C3
                                               79 C2
                   VCC        23               78 C1
                                               77 C0
                   A21        24               76 GND

                   A20        25

                   A19        26

                   A18        27

                   GND        28               75                                                                                                     B17

                   A17        29               74                                                                                                     B16

                   A16        30               73 SIZEC

                   A15        31               72                                                                                                     VCC

                   A14        32               71                                                                                                     B15

                   A13        33               70                                                                                                     B14

                   RT2        34               69                                                                                                     B13

                   A12        35               68                                                                                                     B12

                   GND        36               67 GND

                   A11        37               66                                                                                                     B11

                   A10        38               65                                                                                                     B10

                                  A9 39
                                      A8 40
                                          A7 41
                                              A6 42
                                                  GND 43
                                                       A5 44
                                                           A4 45
                                                               A3 46
                                                                    SPM 47
                                                                        VCC 48
                                                                            A2 49
                                                                                 A1 50
                                                                                     A0 51
                                                                                         GND 52
                                                                                             B0 53
                                                                                                 B1 54
                                                                                                      B2 55
                                                                                                          B3 56
                                                                                                               B4 57
                                                                                                                   B5 58
                                                                                                                       GND 59
                                                                                                                           B6 60
                                                                                                                                VCC 61
                                                                                                                                    B7 62
                                                                                                                                        B8 63
                                                                                                                                            B9 64

Document #: 38-06026 Rev. *C                                                                                                                               Page 2 of 40
                                                                                         CY7C43646AV
                                                                                         CY7C43666AV
                                                                                         CY7C43686AV

Functional Description                                               (36-bit wide) written to an empty FIFO appears automatically
                                                                     on the outputs, no Read operation required (nevertheless,
The CY7C436X6AV is a monolithic, high-speed, low-power,              accessing subsequent words does necessitate a formal Read
CMOS Bidirectional Synchronous FIFO memory that supports             request). The state of the FWFT/STAN pin during FIFO
clock frequencies up to 133 MHz and has Read access times            operation determines the mode in use.
as fast as 6 ns. Two independent 1K/4K/16K 36 dual-port
SRAM FIFOs on board each chip buffer data in opposite direc-         Each FIFO has a combined Empty/Output Ready Flag
tions.                                                               (EFA/ORA and EFB/ORB) and a combined Full/Input Ready
                                                                     Flag (FFA/IRA and FFC/IRC). The EF and FF functions are
The CY7C436X6AV is a synchronous (clocked) FIFO,                     selected in the CY Standard mode. EF indicates whether the
meaning each port employs a synchronous interface. All data          memory is empty or not. FF indicates whether the memory is
transfers through a port are gated to the LOW-to-HIGH                full or not. The IR and OR functions are selected in the First
transition of a port clock by enable signals. The clocks for each    Word Fall-Through Mode. IR indicates whether or not the FIFO
port are independent of one another and can be asynchronous          has available memory locations. OR shows whether the FIFO
or coincident. The enables for each port are arranged to             has data available for reading or not. It marks the presence of
provide a simple bidirectional interface between micropro-           valid data on the outputs.
cessors and/or buses with synchronous control.
                                                                     Each FIFO has a programmable Almost Empty flag (AEA and
Communication between each port may bypass the FIFOs via             AEB) and a programmable Almost Full flag (AFA and AFC).
two mailbox registers. The mailbox registers' width matches          AEA and AEB indicate when a selected number of words read
the selected Port B or Port C bus width. Each mailbox register       from the FIFO memory achieve a predetermined "almost
has a flag (MBF1 and MBF2) to signal when new mail has               empty state." AFA and AFC indicate when a selected number
been stored. Two kinds of reset are available on the                 of words written to the memory achieve a predetermined
CY7C436X6AV: Master Reset and Partial Reset. Master                  "almost full state" (see note 61).
Reset initializes the Read and Write pointers to the first
location of the memory array, configures the FIFO for Big or         IRA, IRC, AFA, and AFC are synchronized to the port clock
Little Endian byte arrangement and selects serial flag               that writes data into its array. ORA, ORB, AEA, and AEB are
programming, parallel flag programming, or one of the three          synchronized to the port clock that reads data from its array.
possible default flag offset settings, 8, 16, or 64. Each FIFO       Programmable offset for AEA, AEB, AFA, and AFC are loaded
has its own independent Master Reset pin, MRS1 and MRS2.             in parallel using Port A or in serial via the SD input. Three
                                                                     default offset settings are also provided. The AEA and AEB
Partial Reset also sets the Read and Write pointers to the first     threshold can be set at 8, 16, or 64 locations from the empty
location of the memory. Unlike Master Reset, any settings            boundary and AFA and AFC threshold can be set at 8, 16, or
existing prior to Partial Reset (i.e., programming method and        64 locations from the full boundary. All these choices are made
partial flag default offsets) are retained. Partial Reset is useful  using the FS0 and FS1 inputs during Master Reset.
since it permits flushing of the FIFO memory without changing
any configuration settings. Each FIFO has its own                    Two or more devices may be used in parallel to create wider
independent Partial Reset pin, PRS1 and PRS2.                        data paths. Such a width expansion requires no additional
                                                                     external logic.
The CY7C436X6AV have two modes of operation CY
standard mode and FWFT mode: In the CY Standard mode,                The CY7C436X6AV FIFOs are characterized for operation
the first word written to an empty FIFO is deposited into the        from 0C 70C commercial, and from 40C 85C indus-
memory array. A Read operation is required to access that            trial. Input ESD protection is greater than 2001V, and latch-up
word (along with all other words residing in memory). In the         is prevented by the use of guard rings.
First-Word Fall-Through Mode (FWFT), the first long-word

Selection Guide

Maximum Frequency                CY7C43646/66/86AV                   CY7C43646/66/86AV-  CY7C43646/66/86AV  Unit
                                             7                                  10                15     MHz
Maximum Access Time                         133                                  100                66.7
                                              6                                    8                 10      ns
Minimum Cycle Time                           7.5                                  10                 15      ns
                                              3                                    4                  5      ns
Minimum Data or Enable Set-Up                 0                                    0                  0      ns
                                              6                                    8                 10      ns
Minimum Data or Enable Hold                  60                                   60                 60     mA
                                                                                                     60
Maximum Flag Delay

Active Power Supply  Commercial
Current (ICC1)       Industrial

Density                          CY7C43646AV                         CY7C43666AV          CY7C43686AV
Package                          1K 36/18 2                      4K 36/18 2      16K 36/18 2

                                    128 TQFP                            128 TQFP             128 TQFP

Document #: 38-06026 Rev. *C                                                             Page 3 of 40
                                                                               CY7C43646AV
                                                                               CY7C43666AV
                                                                               CY7C43686AV

Pin Definitions

Signal Name Description       I/O                                    Function

A035    Port A Data          I/O 36-bit bidirectional data port for side A.
AEA
         Port A Almost        O Programmable Almost Empty flag synchronized to CLKA. It is LOW when the
         Empty Flag                number of words in FIFO2 is less than or equal to the value in the Almost Empty A offset
                                   register, X2 (see note 61).

AEB      Port B Almost        O Programmable Almost Empty flag synchronized to CLKB. It is LOW when the
         Empty Flag                number of words in FIFO1 is less than or equal to the value in the Almost Empty B offset
                                   register, X1 (see note 61).

AFA      Port A Almost        O Programmable Almost Full flag synchronized to CLKA. It is LOW when the number
                                   of empty locations in FIFO1 is less than or equal to the value in the Almost Full A offset
         Full Flag                 register, Y1 (see note 61).

AFC      Port C Almost        O Programmable Almost Full flag synchronized to CLKC. It is LOW when the number
         Full Flag                 of empty locations in FIFO2 is less than or equal to the value in the Almost Full C offset
                                   register, Y2 (see note 61).

B017    Port B Data          O 18-bit output data port for port B.
BE/FWFT
         BigEndian/           I This is a dual-purpose pin. During Master Reset, a HIGH on BE will select Big Endian
         First-Word Fall-         operation. In this case, depending on the bus size, the most significant byte or word on
         Through Select           Port A is transferred to Port B first for A-to-B data flow. For data flowing from port C to
                                  Port A, the first word/byte written to Port C will come out as the most significant word/byte
                                  on Port A. A LOW on BE will select Little Endian operation. In this case, the least
                                  significant byte or word on Port A is transferred to Port B first for A-to-B data flow. For
                                  data flowing from port C to Port A, the first word/byte written to Port C will come out as
                                  the least significant word/byte on port A. After Master Reset, this pin selects the timing
                                  mode. A HIGH on FWFT selects CY Standard mode, a LOW selects First-Word Fall-
                                  Through Mode. Once the timing mode has been selected, the level on FWFT must be
                                  static throughout device operation.

C017    Port CData           I 18-bit input data port for port C.
CLKA     Port A Clock
                              I CLKA is a continuous clock that synchronizes all data transfers through Port A and
                                  can be asynchronous or coincident to CLKB or CLKC. FFA/IRA, EFA/ORA, AFA, and
                                  AEA are all synchronized to the LOW-to-HIGH transition of CLKA.

CLKB     Port B Clock         I CLKB is a continuous clock that synchronizes all data transfers through Port B and
                                  can be asynchronous or coincident to CLKA or CLKC. EFB/ORB and AEB are all
                                  synchronized to the LOW-to-HIGH transition of CLKB.

CLKC     Port C Clock         I CLKC is a continuous clock that synchronizes all data transfers through Port C
                                  and can be asynchronous or coincident to CLKA or CLKB. FFC/IRC and AFC are all
                                  synchronized to the LOW-to-HIGH transition of CLKC.

CSA      Port A Chip          I CSA must be LOW to enable a LOW-to HIGH transition of CLKA to Read or Write
CSB      Select                    on Port A. The A035 outputs are in the high-impedance state when CSA is HIGH.
EFA/ORA  Port B Chip
         Select               I CSB must be LOW to enable a LOW-to HIGH transition of CLKB to Read from Port
EFB/ORB  Port A Empty/             B. The B017 outputs are in the high-impedance state when CSB is HIGH.
         Output Ready
ENA      Flag                 O This is a dual-function pin. In the CY Standard mode, the EFA function is selected.
RENB                               EFA indicates whether or not the FIFO2 memory is empty. In the FWFT mode, the ORA
         Port B Empty/             function is selected. ORA indicates the presence of valid data on A035 outputs,
         Output Ready              available for reading. EFA/ORA is synchronized to the LOW-to-HIGH transition of CLKA.
         Flag
                              O This is a dual-function pin. In the CY Standard mode, the EFB function is selected.
         Port A Enable             EFB indicates whether or not the FIFO1 memory is empty. In the FWFT mode, the ORB
                                   function is selected. ORB indicates the presence of valid data on B017 outputs,
         Port B Read               available for reading. EFB/ORB is synchronized to the LOW-to-HIGH transition of CLKB.
         Enable
                              I ENA must be HIGH to enable a LOW-to-HIGH transition of CLKA to Read or Write
                                  data on Port A.

                              I RENB must be HIGH to enable a LOW-to-HIGH transition of CLKB to Read data
                                  from Port B.

Document #: 38-06026 Rev. *C                                                   Page 4 of 40
                                                 CY7C43646AV
                                                 CY7C43666AV
                                                 CY7C43686AV

Pin Definitions (continued)

Signal Name Description I/O            Function

FFA/IRA  Port A Full/Input    O This is a dual-function pin. In the CY Standard mode, the FFA function is selected.
         Ready Flag                FFA indicates whether or not the FIFO1 memory is full. In the FWFT mode, the IRA
                                   function is selected. IRA indicates whether or not there is space available for writing to
                                   the FIFO1 memory. FFA/IRA is synchronized to the LOW-to-HIGH transition of CLKA.

FFC/IRC  Port C Full/Input    O This is a dual-function pin. In the CY Standard mode, the FFC function is selected.
         Ready Flag                FFC indicates whether or not the FIFO2 memory is full. In the FWFT mode, the IRC
                                   function is selected. IRC indicates whether or not there is space available for writing to
                                   the FIFO2 memory. FFC/IRC is synchronized to the LOW-to-HIGH transition of CLKC.

FS1/SEN  Flag Offset          I FS1/SEN and FS0/SD are dual-purpose inputs used for flag offset register
FS0/SD   Select 1/Serial
         Enable                  programming. During Master Reset, FS1/SEN and FS0/SD, together with SPM, select

         Flag Offset             the flag offset programming method. Three offset register programming methods are
         Select 0/Serial
         Data                 I  available: automatically load one of three preset values (8, 16, or 64), parallel load from
                                 Port A, and serial load. When serial load is selected for flag offset register programming,

                                 FS1/SEN is used as an enable synchronous to the LOW-to-HIGH transition of CLKA.

                                 When FS1/SEN is LOW, a rising edge on CLKA loads the bit present on FS0/SD into

                                 the X and Y registers. The number of bit Writes required to program the offset registers

                                 is 40 for the CY7C43646AV, 48 for the CY7C43666AV, and 56 for the CY7C43686AV.

                                 The first bit Write stores the Y-register MSB and the last bit Write stores the X-register

                                 LSB.

MBA      Port A Mailbox       I A HIGH level on MBA chooses a mailbox register for Read or Write operation on Port
         Select                   A. When a Read operation is performed on Port A, a HIGH level on MBA selects data
                                  from the Mail2 register for output and a LOW level selects FIFO2 output register data
                                  for output. When writing data into Port A, a HIGH level on MBA will write the data into
                                  Mail1 register and a LOW will write into FIFO1.

MBB      Port B Mailbox       I When a Read operation is performed on Port B, a HIGH level on MBB selects data
         Select                   from the Mail1 register for output and a LOW level selects FIFO1 output register data
                                  for output.

MBC      Port C Mailbox       I When writing data into Port C, a HIGH level on MBC will write the data into Mail2
         Select                   register and a LOW will write into FIFO2.

MBF1     Mail1 Register       O MBF1 is set LOW by a LOW-to-HIGH transition of CLKA that writes data to the Mail1
         Flag                      register. Writes to the Mail1 register are inhibited while MBF1 is LOW. MBF1 is set HIGH
                                   by a LOW-to-HIGH transition of CLKB when a Port B Read is selected and MBB is HIGH.
                                   MBF1 is set HIGH following either a Master or Partial Reset of FIFO1.

MBF2     Mail2 Register       O MBF2 is set LOW by a LOW-to-HIGH transition of CLKC that writes data to the Mail2
         Flag                      register. Writes to the Mail2 register are inhibited while MBF2 is LOW. MBF2 is set HIGH
                                   by a LOW-to-HIGH transition of CLKA when a Port A Read is selected and MBA is HIGH.
                                   MBF2 is set HIGH following either a Master or Partial Reset of FIFO2.

MRS1     FIFO1 Master         I A LOW on this pin initializes the FIFO1 Read and Write pointers to the first location
         Reset                    of memory and sets the Port B output register to all zeroes. A LOW pulse on MRS1
                                  selects the programming method (serial or parallel) and one of three programmable flag
                                  default offsets for FIFO1. It also configures Port B for bus size and endian arrangement.
                                  Four LOW-to-HIGH transitions of CLKA and four LOW-to-HIGH transitions of CLKB
                                  must occur while MRS1 is LOW.

MRS2     FIFO2 Master         I A LOW on this pin initializes the FIFO2 Read and Write pointers to the first location
         Reset                    of memory and sets the Port A output register to all zeroes. A LOW pulse on MRS2
                                  selects one of three programmable flag default offsets for FIFO2. Four LOW-to-HIGH
                                  transitions of CLKA and four LOW-to-HIGH transitions of CLKB must occur while MRS2
                                  is LOW.

PRS1     FIFO1 Partial        I A LOW on this pin initializes the FIFO1 Read and Write pointers to the first location
         Reset                    of memory and sets the Port B output register to all zeroes. During Partial Reset,
                                  the currently selected bus size, endian arrangement, programming method (serial or
                                  parallel), and programmable flag settings are all retained.

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                                             CY7C43646AV
                                             CY7C43666AV
                                             CY7C43686AV

Pin Definitions (continued)

Signal Name Description       I/O  Function

PRS2   FIFO2 Partial          I A LOW on this pin initializes the FIFO2 Read and Write pointers to the first location
       Reset                      of memory and sets the Port A output register to all zeroes. During Partial Reset,
                                  the currently selected bus size, endian arrangement, programming method (serial or
                                  parallel), and programmable flag settings are all retained.

RENB   Port B Read            I RENB must be HIGH to enable a LOW-to-HIGH transition of CLKB to Read data on
RT1    Enable                     Port B.
RT2    FIFO1
SIZEB  Retransmit             I A LOW strobe on this pin will retransmit data on FIFO1. This is achieved by bringing
                                  the Read pointer back to location zero. The user will still need to perform Read opera-
       FIFO2                      tions to retransmit the data. Retransmit function applies to CY Standard mode only.
       Retransmit
                              I A LOW strobe on this pin will retransmit data on FIFO2. This is achieved by bringing
       Bus Size Select            the Read pointer back to location zero. The user will still need to perform Read opera-
                                  tions to retransmit the data. Retransmit function applies to CY Standard mode only.

                              I A HIGH on this pin selects byte bus (9-bit) size on Port B. A LOW on this pin selects
                                  word (18-bit) bus size. SIZEB works with BE to select the bus size and endian
                                  arrangement for Port B. The level of SIZEB must be static throughout device operation.

SIZEC  Bus Size Select        I A HIGH on this pin selects byte bus (9-bit) size on Port C. A LOW on this pin selects
                                  word (18-bit) bus size. SIZEC works with BE to select the bus size and endian
                                  arrangement for Port C. The level of SIZEC must be static throughout device operation.

SPM    Serial                 I A LOW on this pin selects serial programming of partial flag offsets. A HIGH on
W/RA   Programming                this pin selects parallel programming or default offsets (8, 16, or 64).
WENC
       Port A                 I A HIGH selects a Write operation and a LOW selects a Read operation on Port A
       Write/Read                 for a LOW-to-HIGH transition of CLKA. The A035 outputs are in the HIGH impedance
       Select                     state when W/RA is HIGH.

       Port C Write           I WENC must be HIGH to enable a LOW-to-HIGH transition of CLKC to write data on
       Enable                     Port C.

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                                                                    CY7C43646AV
                                                                    CY7C43666AV
                                                                    CY7C43686AV

Signal Description                                                  Endian arrangement. When data is moving in the direction
                                                                    from Port A to Port B, the most significant byte (word) of the
Master Reset (MRS1, MRS2)                                           long- word written to Port A will be transferred to Port B first;
                                                                    the least significant byte (word) of the long-word written to Port
Each of the two FIFO memories of the CY7C436X6AV                    A will be transferred to Port B last. When data is moving in the
undergoes a complete reset by taking its associated Master          direction from Port C to Port A, the byte (word) written to Port
Reset (MRS1, MRS2) input LOW for at least four Port A clock         C first will be transferred to Port A as the most significant byte
(CLKA) and four Port B clock (CLKB) LOW-to-HIGH transi-             (word) of the long-word; the byte (word) written to Port C last
tions. The Master Reset inputs can switch asynchronously to         will be transferred to Port A as the least significant byte (word)
the clocks. A Master Reset initializes the internal Read and        of the long-word.
Write pointers and forces the Full/Input Ready flag (FFA/IRA,
FFC/IRC) LOW, the Empty/Output Ready flag (EFA/ORA,                 A LOW on the BE/FWFT input when the Master Reset (MRS1
EFB/ORB) LOW, the Almost Empty flag (AEA, AEB) LOW, and             and MRS2) inputs go from LOW to HIGH will select a Little
the Almost Full flag (AFA, AFC) HIGH. A Master Reset also           Endian arrangement. When data is moving in the direction
forces the Mailbox flag (MBF1, MBF2) of the parallel mailbox        from Port A to Port B, the least significant byte (word) of the
register HIGH. After a Master Reset, the FIFO's Full/Input          long word written to Port A will be transferred to Port B first;
Ready flag is set HIGH after two clock cycles to begin normal       the most significant byte (word) of the long word written to Port
operation. A Master Reset must be performed on the FIFO             A will be transferred to Port B last. When data is moving in the
after power up, before data is written to its memory.               direction from Port C to Port A, the byte (word) written to Port
                                                                    C first will be transferred to port A as the least significant byte
A LOW-to-HIGH transition on a FIFO Master Reset (MRS1,              (word) of the long-word; the byte (word) written to Port C last
MRS2) input latches the value of the Big Endian (BE) input or       will be transferred to Port A as the most significant byte (word)
determining the order by which bytes are transferred through        of the long- word.
Port B.
                                                                    After Master Reset, the FWFT select function is active,
A LOW-to-HIGH transition on a FIFO reset (MRS1, MRS2)               permitting a choice between two possible timing modes: CY
input latches the values of the Flag select (FS0, FS1) and          Standard mode or First-Word Fall-Through (FWFT) Mode.
Serial Programming Mode (SPM) inputs for choosing the               Once the Master Reset (MRS1, MRS2) input is HIGH, a HIGH
Almost Full and Almost Empty offset programming method              on the BE/FWFT input at the second LOW-to-HIGH transition
(see Almost Empty and Almost Full flag offset programming           of CLKA (for FIFO1) and CLKC (for FIFO2) will select CY
below).                                                             Standard mode. This mode uses the Empty Flag function
                                                                    (EFA, EFB) to indicate whether or not there are any words
Partial Reset (PRS1, PRS2)                                          present in the FIFO memory. It uses the Full Flag function
                                                                    (FFA, FFC) to indicate whether or not the FIFO memory has
Each of the two FIFO memories of the CY7C436X6AV                    any free space for writing. In CY Standard mode, every word
undergoes a limited reset by taking its associated Partial          read from the FIFO, including the first, must be requested
Reset (PRS1, PRS2) input LOW for at least four Port A clock         using a formal Read operation.
(CLKA) and four Port B clock (CLKB) LOW-to-HIGH transi-
tions. The Partial Reset inputs can switch asynchronously to        Once the Master Reset (MRS1, MRS2) input is HIGH, a LOW
the clocks. A Partial Rest initializes the internal Read and Write  on the BE/FWFT input at the second LOW-to-HIGH transition
pointers and forces the Full/Input Ready flag (FFA/IRA,             of CLKA (for FIFO1) and CLKC (for FIFO2) will select FWFT
FFC/IRC) LOW, the Empty/Output Ready flag (EFA/ORA,                 Mode. This mode uses the Output Ready function (ORA,
EFB/ORB) LOW, the Almost Empty flag (AEA, AEB) LOW, and             ORB) to indicate whether or not there is valid data at the data
the Almost Full flag (AFA, AFC) HIGH. A Partial Reset also          outputs (A035 or B017). It also uses the Input Ready function
forces the Mailbox flag (MBF1, MBF2) of the parallel mailbox        (IRA, IRC) to indicate whether or not the FIFO memory has
register HIGH. After a Partial Reset, the FIFO's Full/Input         any free space for writing. In the FWFT Mode, the first word
Ready flag is set HIGH after two clock cycles to begin normal       written to an empty FIFO goes directly to data outputs, no
operation.                                                          Read request necessary. Subsequent words must be
                                                                    accessed by performing a formal Read operation.
Whatever flag offsets, programming method (parallel or
serial), and timing mode (FWFT or CY Standard mode) are             Following Master Reset, the level applied to the BE/FWFT
currently selected at the time a Partial Reset is initiated, those  input to choose the desired timing mode must remain static
settings will remain unchanged upon completion of the reset         throughout the FIFO operation.
operation. A Partial Reset may be useful in the case where
reprogramming a FIFO following a Master Reset would be              Programming the Almost Empty and Almost Full Flags
inconvenient.
                                                                    Four registers in the CY7C436X6AV are used to hold the offset
Big Endian/First-Word Fall-Through (BE/FWFT)                        values for the Almost Empty and Almost Full flags. The Port B
                                                                    Almost Empty flag (AEB) offset register is labeled X1 and the
This is a dual-purpose pin. At the time of Master Reset, the BE     Port A Almost Empty flag (AEA) offset register is labeled X2.
select function is active, permitting a choice of big or little     The Port A Almost Full flag (AFA) offset register is labeled Y1
endian byte arrangement for data written to or read from Port       and the Port C Almost Full flag (AFC) offset register is labeled
B. This selection determines the order by which bytes (or           Y2. The index of each register name corresponds with preset
words) of data are transferred through this port. For the           values during the reset of a FIFO, programmed in parallel
following illustrations, assume that a byte (or word) bus size      using the FIFO's Port A data inputs, or programmed in serial
has been selected for Port B.                                       using the Serial Data (SD) input (see Table 1).

A HIGH on the BE/FWFT input when the Master Reset (MRS1
and MRS2) inputs go from LOW to HIGH will select a Big

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                                                                     CY7C43646AV
                                                                     CY7C43666AV
                                                                     CY7C43686AV

To load a FIFO's Almost Empty flag and Almost Full flag offset       Writes on Port A are independent of any concurrent Port B
register with one of the three preset values listed in Table 1,      operation.
the Serial Program Mode (SPM) and at least one of the flag-
select inputs must be HIGH during the LOW-to-HIGH                    The state of the Port B data (B017) lines is controlled by the
transition of its Master Reset input (MRS1 and MRS2). For            Port B Chip Select (CSB) and Port B Read select (RENB). The
example, to load the preset value of 64 into X1 and Y1, SPM,         B017 lines are in the high-impedance state when either CSB
FS0 and FS1 must be HIGH when FIFO1 reset (MRS1) returns             is HIGH or RENB is LOW. The B017 lines are active outputs
HIGH. Flag-offset registers associated with FIFO2 are loaded         when CSB is LOW and RENB is HIGH.
with one of the preset values in the same way with Master
Reset (MRS2). When using one of the preset values for the            Data is loaded into FIFO2 from the C017 inputs on a LOW-to-
flag offsets, the FIFOs can be reset simultaneously or at            HIGH transition of CLKC when WENC is HIGH, MBC is LOW,
different times.                                                     and FFC/IRC is HIGH (see Table 4). Data is read from FIFO1
                                                                     to the B017 outputs by a LOW-to-HIGH transition of CLKB
To program the X1, X2, Y1, and Y2 registers in parallel from         when CSB is LOW, RENB is HIGH, MBB is LOW, and
Port A, perform a Master Reset on both FIFOs simultaneously          EFB/ORB is HIGH (see Table 3). FIFO Reads on Port B and
with SPM HIGH and FS0 and FS1 LOW during the LOW-to-                 Writes to Port C are independent of any concurrent Port A
HIGH transition of MRS1 and MRS2. After this reset is                operation.
complete, the first four Writes do not store data in RAM but
load the offset registers in the order Y1, X1, Y2, X2. The Port      The set-up and hold time constraints to the port clocks for the
A data inputs used by the offset registers are (A09), (A011),      port Chip Selects and Write/Read selects are only for enabling
or (A013), for the CY7C436X6AV, respectively. The highest           Write and Read operations and are not related to high-
numbered input is used as the most significant bit of the binary     impedance control of the data outputs. If a port enable is LOW
number in each case. Valid programming values for the                during a clock cycle, the port's Chip Select and Write/Read
registers range from 0 to 1023 for the CY7C43646AV; 0 to             select may change states during the set-up and hold time
4095 for the CY7C43666AV; 0 to 16383 for the CY7C43686AV             window of the cycle.
(see note 61). After all the offset registers are programmed
from Port A, the Port C Full/Input Ready (FFC/IRC) is set HIGH       When operating the FIFO in FWFT Mode with the Output
and both FIFOs begin normal operation.                               Ready flag LOW, the next word written is automatically sent to
                                                                     the FIFO's output register by the LOW-to-HIGH transition of
To program the X1, X2, Y1, and Y2 registers serially, initiate a     the port clock that sets the Output Ready flag HIGH, data
Master Reset with SPM LOW, FS0/SD LOW, and FS1/SEN                   residing in the FIFO's memory array is clocked to the output
HIGH during the LOW-to-HIGH transition of MRS1 and MRS2.             register only when a Read is selected using the port's Chip
After this reset is complete, the X and Y register values are        Select, Write/Read select, Enable, and Mailbox select.
loaded bit-wise through the FS0/SD input on each LOW-to-
HIGH transition of CLKA that the FS1/SEN input is LOW. 40-,          When operating the FIFO in CY Standard mode, regardless of
48-, or 56-bit Writes are needed to complete the programming         whether the Empty Flag is LOW or HIGH, data residing in the
for the CY7C436X6AV, respectively. The four registers are            FIFO's memory array is clocked to the output register only
written in the order Y1, X1, Y2, and, finally, X2. The first-bit     when a Read is selected using the port's Chip Select,
Write stores the most significant bit of the Y1 register and the     Write/Read select, Enable, and Mailbox select.
last-bit Write stores the least significant bit of the X2 register.
                                                                     Synchronized FIFO Flags
When the option to program the offset registers serially is
chosen, the Port A Full/Input Ready (FFA/IRA) flag remains           Each FIFO is synchronized to its port clock through at least two
LOW until all register bits are written. FFA/IRA is set HIGH by      flip-flop stages. This is done to improve flag-signal reliability by
the LOW-to-HIGH transition of CLKA after the last bit is loaded      reducing the probability of the metastable events when CLKA,
to allow normal FIFO operation. The Port C Full/Input ready          CLKB, and CLKC operate asynchronously to one another.
(FFC/IRC) flag also remains LOW throughout the serial                EFA/ORA, AEA, FFA/IRA, and AFA are synchronized to
programming process, until all register bits are written.            CLKA. EFB/ORB and AEB are synchronized to CLKB.
FFC/IRC is set HIGH by the LOW-to-HIGH transition of CLKC            FFC/IRC and AFC are synchronized to CLKC. Table 5 and
after the last bit is loaded to allow normal FIFO2 operation.        Table 6 show the relationship of each port flag to FIFO1 and
                                                                     FIFO2.
SPM, FS0/SD, and FS1/SEN function the same way in both
CY Standard and FWFT modes.                                          Empty/Output Ready Flags (EFA/ORA, EFB/ORB)

FIFO Write/Read Operation                                            These are dual-purpose flags. In the FWFT Mode, the Output
                                                                     Ready (ORA, ORB) function is selected. When the Output
The state of the Port A data (A035) lines is controlled by Port     Ready flag is HIGH, new data is present in the FIFO output
A Chip Select (CSA) and Port A Write/Read Select (W/RA).             register. When the Output Ready flag is LOW, the previous
The A035 lines are in the high-impedance state when either          data word remains in the FIFO output register, and any FIFO
CSA or W/RA is HIGH. The A035 lines are active outputs              Reads are ignored.
when both CSA and W/RA are LOW.
                                                                     In the CY Standard mode, the Empty Flag (EFA, EFB) function
Data is loaded into FIFO1 from the A035 inputs on a LOW-to-         is selected. When the Empty Flag is HIGH, data is available in
HIGH transition of CLKA when CSA is LOW, W/RA is HIGH,               the FIFO's RAM memory for reading to the output register.
ENA is HIGH, MBA is LOW, and FFA/IRA is HIGH. Data is read           When Empty Flag is LOW, the previous data word remains in
from FIFO2 to the A035 outputs by a LOW-to-HIGH transition          the FIFO output register, and any FIFO Reads are ignored.
of CLKA when CSA is LOW, W/RA is LOW, ENA is HIGH, MBA
is LOW, and EFA/ORA is HIGH (see Table 2). FIFO Reads and            The Empty/Output ready flag of a FIFO is synchronized to the
                                                                     port clock that reads data from its array. For both the FWFT
                                                                     and CY Standard modes, the FIFO Read pointer is incre-

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                                                                     CY7C43646AV
                                                                     CY7C43666AV
                                                                     CY7C43686AV

mented each time a new word is clocked to its output register.       controls an Almost Empty flag monitors a Write pointer and
The state machine that controls an Output Ready flag monitors        Read pointer comparator that indicates when the FIFO SRAM
a Write pointer and Read pointer comparator that indicates           status is almost empty, almost empty + 1, or almost empty + 2.
when the FIFO SRAM status is empty, empty + 1, or empty + 2.         The Almost Empty state is defined by the contents of register
                                                                     X1 for AEB and register X2 for AEA. These registers are
In FWFT Mode, from the time a word is written to a FIFO, it          loaded with preset values during a FIFO reset, programmed
can be shifted to the FIFO output register in a minimum of           from Port A, or programmed serially (see Almost Empty flag
three cycles of the Output Ready flag synchronizing clock.           and Almost Full flag offset programming, above). An Almost
Therefore, an Output Ready flag is LOW if a word in memory           Empty flag is LOW when its FIFO contains X or less words and
is the next data to be sent to the FIFO output register and three    is HIGH when its FIFO contains (X + 2) or more words (see
cycles have not elapsed since the time the word was written.         note 61).
The Output Ready flag of the FIFO remains LOW until the third
LOW-to-HIGH transition of the synchronizing clock occurs,            The Almost Empty flag is set HIGH by the first LOW-to-HIGH
simultaneously forcing the Output Ready flag HIGH and                transition of its synchronizing clock after two FIFO Writes that
shifting the word to the FIFO output register.                       fills memory to the (X + 2) level. A LOW-to-HIGH transition of
                                                                     an Almost Empty flag synchronizing clock begins the first
In the CY Standard mode, from the time a word is written to a        synchronization cycle if it occurs at time tSKEW2 or greater after
FIFO, the Empty Flag will indicate the presence of data              the Write that fills the FIFO to (X + 2) words. Otherwise, the
available for reading in a minimum of two cycles of the Empty        subsequent synchronizing clock cycle will be the first synchro-
Flag synchronizing clock. Therefore, an Empty Flag is LOW if         nization cycle.
a word in memory is the next data to be sent to the FIFO output
register and two cycles have not elapsed since the time the          Almost Full Flags (AFA, AFC)
word was written. The Empty Flag of the FIFO remains LOW
until the second LOW-to-HIGH transition of the synchronizing         The Almost Full flag of a FIFO is synchronized to the port clock
clock occurs, forcing the Empty Flag HIGH; only then can data        that writes data to its array. The state machine that controls an
be read.                                                             Almost Full flag monitors a Write pointer and Read pointer
                                                                     comparator that indicates when the FIFO SRAM status is
A LOW-to-HIGH transition on an Empty/Output Ready flag               almost full, almost full 1, or almost full 2. The Almost Full
synchronizing clock begins the first synchronization cycle of a      state is defined by the contents of register Y1 for AFA and
Write if the clock transition occurs at time tSKEW1 or greater       register Y2 for AFC. These registers are loaded with preset
after the Write. Otherwise, the subsequent clock cycle will be       values during a FIFO reset, programmed from Port A, or
the first synchronization cycle.                                     programmed serially (see Almost Empty flag and Almost Full
                                                                     flag offset programming above). An Almost Full flag is LOW
Full/Input Ready Flags (FFA/IRA, FFC/IRC)                            when the number of words in its FIFO is greater than or equal
                                                                     to (1024 Y) (4096 Y) or (16384 Y) for the CY7C436X6AV
This is a dual-purpose flag. In FWFT Mode, the Input Ready           respectively. An Almost Full flag is HIGH when the number of
(IRA and IRC) function is selected. In CY Standard mode, the         words in its FIFO is less than or equal to [1024 (Y + 2)] [4096
Full Flag (FFA and FFC) function is selected. For both timing         (Y + 2)], or [16384 (Y + 2)],for the CY7C436X6AV respec-
modes, when the Full/Input Ready flag is HIGH, a memory              tively (see note 61).
location is free in the SRAM to receive new data. No memory
locations are free when the Full/Input Ready flag is LOW and         The Almost Full flag is set HIGH by the first LOW-to-HIGH
any Writes to the FIFO are ignored.                                  transition of its synchronizing clock after two FIFO reads that
                                                                     reduces the number of words in memory to [1024/4096/16384
The Full/Input Ready flag of a FIFO is synchronized to the port       (Y + 2)]. A LOW-to-HIGH transition of an Almost Full flag
clock that writes data to its array. For both FWFT and CY            synchronizing clock begins the first synchronization cycle if it
Standard modes, each time a word is written to a FIFO, its           occurs at time tSKEW2 or greater after the Read that reduces
Write pointer is incremented. The state machine that controls        the number of words in memory to [1024/4096/16384
a Full/Input Ready flag monitors a Write pointer and Read            (Y + 2)]. Otherwise, the subsequent synchronizing clock cycle
pointer comparator that indicates when the FIFO SRAM status          will be the first synchronization cycle.
is full, full 1, or full 2. From the time a word is read from a
FIFO, its previous memory location is ready to be written to in      Mailbox Registers
a minimum of two cycles of the Full/Input Ready flag synchro-
nizing clock. Therefore, a Full/Input Ready flag is LOW if less      Each FIFO has a 36-bit bypass register to pass command and
than two cycles of the Full/Input Ready flag synchronizing           control information between Port A and Port B/Port C without
clock have elapsed since the next memory Write location has          putting it in queue. The Mailbox Select (MBA, MBB, MBC)
been read. The second LOW-to-HIGH transition on the                  inputs choose between a mail register and a FIFO for a port
Full/Input Ready flag synchronizing clock after the Read sets        data transfer operation. The usable width of both the Mail1 and
the Full/Input Ready flag HIGH.                                      Mail2 registers matches the selected bus size of Port B and C.

A LOW-to-HIGH transition on a Full/Input Ready flag synchro-         A LOW-to-HIGH transition on CLKA writes A0-35 data to the
nizing clock begins the first synchronization cycle of a Read if     Mail1 Register when a Port A Write is selected by CSA, W/RA,
the clock transition occurs at time tSKEW1 or greater after the      and ENA with MBA HIGH.
Read. Otherwise, the subsequent clock cycle will be the first
synchronization cycle.                                               When sending data from Port C to Port A via the Mail2
                                                                     Register, the following is the case: A LOW-to-HIGH transition
Almost Empty Flags (AEA, AEB)                                        on CLKC writes C0-17 data to the Mail2 Register when a Port
                                                                     C Write is selected by WENC with MBC HIGH. If the selected
The Almost Empty flag of a FIFO is synchronized to the port          Port C bus size is 18 bits, then the usable width of the Mail2
clock that reads data from its array. The state machine that

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                                                                     CY7C43646AV
                                                                     CY7C43666AV
                                                                     CY7C43686AV

Register employs data lines C017. If the selected Port C bus        Furthermore, both the word- and byte-size bus selections limit
size is 9 bits, then the usable width of the Mail2 Register          the width of the data bus that can be used for mail register
employs data lines C0-8. (In this case, C9-17 are don't care         operations. In this case, only those byte lanes belonging to the
inputs.)                                                             selected word- or byte-size bus can carry mailbox data. The
                                                                     remaining data outputs will be indeterminate. The remaining
Writing data to a mail register sets its corresponding flag          data inputs will be don't care inputs. For example, when a
(MBF1 or MBF2) LOW. Attempted Writes to a mail register are          word-size bus is selected, then mailbox data can be trans-
ignored while the mail flag is LOW.                                  mitted only between A017 and B017. When a byte-size bus is
                                                                     selected, then mailbox data can be transmitted only between
When data outputs of a port are active, the data on the bus          A08 and B08.
comes from the FIFO output register if the port Mailbox Select
input is LOW, and from the mail register if the port Mailbox         Bus-Matching FIFO1 Reads
Select input is HIGH.
                                                                     Data is written to the FIFO1 RAM in 36-bit long-word incre-
The Mail1 Register Flag (MBF1) is set HIGH by a LOW-to-              ments. If byte or word size is implemented on Port B, only the
HIGH transition on CLKB when a Port B Read is selected by            first one or two bytes appear on the selected portion of the
CSB, RENB, and MBB HIGH. For a 18-bit bus size, 18 bits of           FIFO1 output register, with the rest of the long-word stored in
mailbox data are placed on B017. For a 9-bit bus size, 9 bits       auxiliary registers. In this case, subsequent FIFO1 reads
of mailbox data are placed on B08. (In this case, B917 are         output the rest of the long word to the FIFO1 output register.
indeterminate.)
                                                                     When reading data from FIFO1 as byte, the unused B917
The Mail2 register Flag (MBF2) is set HIGH by a LOW-to-              outputs are indeterminate.
HIGH transition on CLKA when a Port A Read is selected by
CSA, W/RA, and ENA with MBA HIGH.                                    Bus-Matching FIFO2 Writes

The data in a mail register remains intact after it is read and      Data is written to the FIFO2 RAM in 18-bit word increments.
changes only when new data is written to the register. The           Data written to FIFO2 with a byte or word bus size stores the
Endian Select feature has no effect on the mailbox data.             initial bytes or words in auxiliary registers. The CLKC rising
                                                                     edge that writes the word to FIFO2 also stores the entire long-
Bus Sizing                                                           word in FIFO2 RAM.

The Port B and Port C buses can be configured in a 18-bit word       When writing data into FIFO2 in byte format, the unused C817
or 9-bit byte format for data Read from FIFO1 or written to          inputs will be don't care inputs.
FIFO2. The levels applied to the Port B Bus Size Select
(SIZEB) and the Port C Bus Size Select (SIZEC) determine             Retransmit (RT1, RT2)
the width of the buses. The bus size can be selected indepen-
dently for Ports B and C. These levels should be static              The retransmit feature is beneficial when transferring packets
throughout FIFO operation. Both bus-size selections are              of data. It enables the receipt of data to be acknowledged by
implemented at the completion of Master Reset, by the time           the receiver and retransmitted if necessary. Retransmit
the Full/Input Ready flag is set HIGH.                               function applies to CY standard mode only.

Two different methods for sequencing data transfer are               The number of 36-/18-/9-bit words written into the FIFO should
available for Port B when the bus size selection is either byte-     be less than full depth minus 2/4/8 words between the reset of
or word-size. They are referred to as Big Endian (most signif-       the FIFO (master or partial) and Retransmit setup. A LOW
icant byte first) and Little Endian (least significant byte first).  pulse on RT1, (RT2) resets the internal Read pointer to the first
The level applied to the Big Endian Select (BE) input during         physical location of the FIFO. CLKA CLKB and CLKC may be
the LOW-to-HIGH transition of MRS1 and MRS2 selects the              free running but RENB (ENA) must be disabled during and
endian method that will be active during FIFO operation. The         tRTR after the retransmit pulse. With every valid Read cycle
endian method is implemented at the completion of Master             after retransmit pulse, previously accessed data is read and
Reset, by the time the Full/Input Ready flag is set HIGH.            the Read pointer can be incremented until it is equal to the
                                                                     Write pointer. Flags are governed by the relative locations of
Only 36-bit long-word data is written to or read from Port A for     the Read and Write pointers and are updated during a retrans-
the CY7C436X6AV FIFO. Bus-matching operations are done               mit cycle. Data written to the FIFO after activation of RT1,
after data is read from the FIFO1 RAM and before data is             (RT2) are transmitted also. The full depth of the FIFO can be
written to FIFO2 RAM. These bus-matching operations are not          repeatedly retransmitted.
available when transferring data via mailbox registers.

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                                                                                     CY7C43646AV
                                                                                     CY7C43666AV
                                                                                     CY7C43686AV

.

                                      PORT B BUS SIZING

   BYTE ORDER ON PORT A:      A2735  A1826  A917      A08        Write to FIFO1
                                 A       B       C          D

   BE SIZEB                           B917   B08       1st: Read from
                                        A        B       FIFO1
   H  L                                                  2nd: Read from FIFO1
                                      B917   B08
                                        C        D

                                      (A) WORD SIZE - BIG ENDIAN

   BE SIZEB                           B917   B08       1st: Read from FIFO1
                                        C        D       2nd: Read from FIFO1
   L  L
                                      B917   B08
                                        A        B

                                      (B) WORD SIZE - LITTLE ENDIAN

                                      B917   B08
                                                 A
   BE SIZEB                                              1st: Read from FIFO1

   H  H                               B917   B08
                                                 B
                                                         2nd: Read from FIFO1

                                      B917   B08
                                                 C
                                                         3rd: Read from FIFO1

                                      B917   B08
                                                 D
                                                         4th: Read from FIFO1

                                      (C) BYTE SIZE - BIG ENDIAN

   BE SIZEB                           B917   B08       1st: Read from FIFO1
                                      B917      D       2nd: Read from FIFO1
   L  H                               B917              3rd: Read from FIFO1
                                      B917   B08       4th: Read from FIFO1
                                                 C

                                              B08
                                                 B

                                              B08
                                                 A

                                      (D) BYTE SIZE - LITTLE ENDIAN

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                                                                                      CY7C43646AV
                                                                                      CY7C43666AV
                                                                                      CY7C43686AV

                                      PORT C BUS SIZING

BYTE ORDER ON PORT A:         A2735  A1826  A917      A08        Read from FIFO2
                                 A       B       C          D

BE SIZEC                              C917   C08       1st: Write to FIFO2
                                         A       B       2nd: Write to FIFO2
H  L
                                      C917   C08
                                         C       D

                                      (A) WORD SIZE - BIG ENDIAN

BE SIZEC                              C917   C08       1st: Write to
                                        C       D        FIFO2
L  L                                                     2nd: Write to
                                      C917   C08       FIFO2
                                        A       B

                                      (B) WORD SIZE - LITTLE ENDIAN

BE SIZEC                              C917   C08       1st: Write to
                                      C917     A        FIFO2
H  H                                  C917              2nd: Write to
                                      C917   C08       FIFO2
                                                B        3rd: Write to FIFO2
                                                         4th: Write to FIFO2
                                              C08
                                                C

                                              C08
                                                D

                                      (C) BYTE SIZE - BIG ENDIAN

BE SIZEC                              C917   C08       1st: Write to
                                      C917     D        FIFO2
L  H                                                     2nd: Write to FIFO2
                                              C08
                                                C

                                      C917   C08
                                                B
                                                         3rd: Write to FIFO2

                                      C917   C08
                                                A
                                                         4th: Write to
                                                         FIFO2

                                      (D) BYTE SIZE - LITTLE ENDIAN

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                                                                                 CY7C43646AV
                                                                                 CY7C43666AV
                                                                                 CY7C43686AV

Table 1. Flag Programming

SPM   FS1/SEN  FS0/SD            MRS1  MRS2       X1 and Y1 Registers[1]              X2 and Y2 Registers[2]
H          H       H                      X                     64                                   X
H          H       H                X                            X                                  64
H          H       L                      X                     16                                   X
H          H       L                X                            X                                  16
H          L       H                      X                      8                                   X
H          L       H                X                            X                                   8
H          L       L                     
L         H       L                         Parallel programming via Port A     Parallel programming via Port A
                                                Serial programming via SD           Serial programming via SD
L     H        H                                           Reserved                            Reserved
                                                           Reserved                            Reserved
L     L        H                                           Reserved                            Reserved

L     L        L

Table 2. Port A Enable Function

CSA   W/RA     ENA               MBA   CLKA                 A035                            Port Function
  H      X       X                 X      X     In high-impedance state                            None
  L     H        L                 X      X     In high-impedance state                            None
  L     H        H                 L            In high-impedance state
  L     H        H                 H            In high-impedance state                        FIFO1 Write
  L      L       L                 L      X  Active, FIFO2 output register                     Mail1 Write
  L      L       H                 L         Active, FIFO2 output register
                                          X                                                        None
L     L        L                 H                Active, Mail2 register                       FIFO2 Read
                                                  Active, Mail2 register
L     L        H                 H                                                                 None
                                                                                   Mail2 Read (set MBF2 HIGH)
Table 3. Port B Enable Function
                                                                                          Port Function
CSB   RENB     MBB               CLKB                       B017                                None
  H      X       X                  X           In high-impedance state                          None
                                    X        Active, FIFO1 output register
L        H                 L                 Active, FIFO1 output register                  FIFO1 Read
                                    X                                                            None
L        H                 L                      Active, Mail1 register
                                                  Active, Mail1 register         Mail1 Read (set MBF1 HIGH)
L        H                 H
                                                                                       Port Function
L        H                 H                                                             FIFO2 Write
                                                                                         Mail2 Write
Table 4. Port C Enable Function                                                              None
                                                                                             None
WENC  MBC                  CLKC                    C017
   H    L                              In high-impedance state

H        H                             In high-impedance state

L        L                    X        In high-impedance state

   L     H                    X        Active, Mail1 register

Notes:

1. X1 register holds the offset for AEB; Y1 register holds the offset for AFA.
2. X2 register holds the offset for AEA; Y2 register holds the offset for AFC.

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                                                                                        CY7C43646AV
                                                                                        CY7C43666AV
                                                                                        CY7C43686AV

Table 5. FIFO1 Flag Operation (CY Standard and FWFT modes)

Number of Words in FIFO Memory[61, 3, 4, 5, 6]                    Synchronized to CLKB  Synchronized to CLKA

CY7C43646AV CY7C43666AV CY7C43686AV                            EFB/ORB       AEB           AFA     FFA/IRA

   0             0               0                                L          L                H       H

1 X1           1 X1          1 X1                           H          L                H       H

(X1 + 1) to [1024 (X1 + 1) to [4096 (X1 + 1) to [16384        H          H                H       H

(Y1 1)]        (Y1 + 1)]       (Y1 + 1)]

(1024 Y1) to (4096 Y1) to (16384 Y1) to                     H          H                L       H

1023             4095            16383

1024             4096            16384                            H          H                L       L

Table 6. FIFO2 Flag Operation (CY Standard and FWFT modes)

   Number of Words in FIFO Memory[61, 4, 5, 7, 8]                 Synchronized to CLKA  Synchronized to CLKC

CY7C43646AV      CY7C43666AV     CY7C43686AV                      EFA/ORA    AEA        AFC        FFC/IRC

      0                       0                    0                 L       L          H          H

   1 X2        1 X2                 1 X2                       H       L          H          H

(X2 + 1) to [1024 (X2 + 1) to [4096 (X2 + 1) to [16384          H       H          H          H

(Y2 + 1)]        (Y2 + 1)]          (Y2 + 1)]

(1024 Y2) to 1023 (4096 Y2) to 4095 (16384 Y2) to              H       H          L          H

                                        16383

   1024          4096                   16384                        H       H          L          L

Table 7. Data Size Table for Word Writes to FIFO2

Size Mode[9]     Write No. Data Written to FIFO2                             Data Read From FIFO2

SIZE         BE                  C917                      C08     A2735  A1826     A917      A08

L            H                1  A                          B           A       B          C       D

                              2  C                          D

L            L                1  C                          D           A       B          C       D

                              2  A                          B

Notes:

3. X1 is the almost-empty offset for FIFO1 used by AEB. Y1 is the almost-full offset for FIFO1 used by AFA. Both X1 and Y1 are selected during a FIFO1 reset
       or port A programming.

4. When a word loaded to an empty FIFO is shifted to the output register, its previous FIFO memory location is free.
5. Data in the output register does not count as a "word in FIFO memory". Since in FWFT Mode, the first word written to an empty FIFO goes unrequested to the

       output register (no Read operation necessary), it is not included in the FIFO memory count.
6. The ORB and IRA functions are active during FWFT mode; the EFB and FFA functions are active in CY Standard mode.
7. X2 is the almost-empty offset for FIFO2 used by AEA. Y2 is the almost-full offset for FIFO2 used by AFC. Both X2 and Y2 are selected during a FIFO2 reset

       or port A programming.
8. The ORA and IRC functions are active during FWFT mode; the EFA and FFC functions are active in CY Standard mode.
9. BE is selected at Master Reset. SIZEC must be static throughout device operation.

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                                                                                                                  CY7C43666AV
                                                                                                                  CY7C43686AV

d

Table 8. Data Size Table for Byte Writes to FIFO2

   Size Mode[9]               Write No.  Data Written to                                             Data Read From FIFO2
                                               FIFO2

SIZE  BE                                           C08                                A2735        A1826       A917    A08
                                                     A                                    A             B           C       D
H                H               1
                                                                                                                            D
                                 2                 B

                                 3                 C

                                 4                 D

H                L               1                 D                                   A             B            C

                                 2                 C

                                 3                 B

                                 4                 A

Table 9. Data Size Table for Word Reads from FIFO1

Size Mode[10]                            Data Written to FIFO1                                       Read No.  Data Read From FIFO1

SIZE  BE                      A2735     A1826          A917                         A08               1       B917    B08
  L                                                                                     D                 2         A        B
      H                       A          B               C                                                1
                                                                                        D                 2
                                                                                                                  C        D

L     L                       A          B               C                                                        C        D

                                                                                                                  A        B

Table 10. Data Size Table for Byte Reads from FIFO1

   Size Mode[10]                         Data Written to FIFO1                                          Read No.     Data Read From
                                                                                                                            FIFO1
SIZE  BE                      A2735     A1826           A917                                A08          1               B08
                                 A          B               C                                   D            2                 A
H                H                                                                                           3                 B
                                                                                                D            4                 C
H                L               A          B               C                                                1                 D
                                                                                                             2                 D
                                                                                                             3                 C
                                                                                                             4                 B
                                                                                                                               A

Note:
10. BE is selected at Master Reset. SIZEB must be static throughout device operation.

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                                                                                                          CY7C43646AV
                                                                                                          CY7C43666AV
                                                                                                          CY7C43686AV

Maximum Ratings[11, 13]                                                      Output Current into Outputs (LOW)............................. 20 mA

(Above which the useful life may be impaired. For user guide-                Static Discharge Voltage........................................... > 2001V
lines, not tested.)                                                          (per MIL-STD-883, Method 3015)
Storage Temperature ...................................65C to +150C
Ambient Temperature with                                                     Latch-up Current .................................................... > 200 mA
Power Applied...............................................55C to +125C
Supply Voltage to Ground Potential ............... 0.5V to +7.0V            Operating Range
DC Voltage Applied to Outputs
in High-Z State[12] ....................................0.5V to VCC+0.5V        Range        Ambient Temperature      VCC[14]
DC Input Voltage[12] .................................0.5V to VCC+0.5V      Commercial              0C to +70C   3.3V 10%

Electrical Characteristics Over the Operating Range                          Industrial       -40C to +85C        3.3V 10%

                                                                                              CY7C43646/66/86AV

    Parameter                 Description               Test Conditions                       Min.            Max.      Unit
VOH              Output HIGH Voltage          VCC = 3.0V, IOH = 2.0 mA                                                  V
VOL              Output LOW Voltage           VCC = 3.0V, IOL = 8.0 mA                        2.4                        V
VIH              Input HIGH Voltage                                                                                      V
VIL              Input LOW Voltage            VCC = Max.                                                      0.5        V
IIX              Input Leakage Current        VSS < VO < VCC                                                             A
IOZL             Output OFF, High Z Current                                                   2.0             VCC        A
IOZH                                                                    Commercial
ICC1[15]         Active Power Supply Current                            Industrial            -0.5            0.8       mA
                                                                        Commercial                                      mA
ISB[16]          Average Standby Current                                Industrial            -10             +10       mA
                                                                                                                        mA
                                                                                              -10             +10

                                                                                                              60
                                                                                                              60
                                                                                                              10
                                                                                                              10

Capacitance[17]

      Parameter               Description                                    Test Conditions        Max.            Unit

CIN              Input Capacitance            TA = 25C, f = 1 MHz, VCC = 3.3V                      4               pF

COUT             Output Capacitance                                                                 8               pF

Notes:

11. Stresses beyond those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. These are stress ratings only and functional
       operation of the device at these or any other conditions beyond those indicated under "recommended operating conditions" is not implied. Exposure to absolute-
       maximum-rated conditions for extended periods may affect device reliability.

12. The input and output voltage ratings may be exceeded provided the input and output current ratings are observed.
13. The Voltage on any input or I/O pin cannot exceed the power pin during power-up.
14. Operating VCC Range for 7 speed is 3.3V 5%.
15. Input signals switch from 0V to 3V with a rise/fall time of less than 3 ns, clocks and clock enables switch at 20 MHz, while data inputs switch at 10 MHz. Outputs

       are unloaded.
16. All inputs = VCC 0.2V, except CLKA, CLKB and CLKC (which are at frequency = 0 MHz). All outputs are unloaded.
17. Tested initially and after any design or process changes that may affect these parameters.

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                                                                                                           CY7C43646AV
                                                                                                           CY7C43666AV
                                                                                                           CY7C43686AV

AC Test Loads and Waveforms (10 and 15)

                                 R1 = 330                                                ALL INPUT PULSES

               3.3V                                     3.0V                                            90%
            OUTPUT                                                                                          10%
                                                        GND
                           [18]            R2 = 680             3 ns                        90%                   3 ns
            CL= 30 pF                                                                    10%

                          INCLUDING                                                      ALL INPUT PULSES
                              JIG AND
                               SCOPE

AC Test Loads and Waveforms (7)

                                                 VCC/2

                                 50                     3.0V                                90%         90%
                                                                                         10%                10%
                                                        GND
       I/O           Z0 = 50                                    3 ns                                              3 ns

Switching Characteristics Over the Operating Range

Parameter                                  Description                                    7C43646/       7C43646/       7C43646/     Unit
                                                                                           66/86AV        66/86AV        66/86AV     MHz
fS          Clock Frequency, CLKA, CLKB, or CLKC                                                                                      ns
tCLK                                                                                           7            10            15       ns
tCLKH       Clock Cycle Time, CLKA, CLKB, or CLKC                                        Min. Max.      Min. Max.      Min. Max.      ns
tCLKL                                                                                                                                 ns
tDS         Pulse Duration, CLKA, CLKB, or CLKC HIGH                                               133            100            67   ns
tENS                                                                                     7.5             10             15
            Pulse Duration, CLKA, CLKB, or CLKC LOW                                      3.5              4              6            ns
            Set-Up Time, A035 before CLKA, and C017 before CLKC                        3.5              4              6
            Set-Up Time, CSA, W/RA, ENA, and MBA before CLKA; RENB                         3              4              5            ns
            and MBB before CLKB, and WENC and MBC before CLKC                              3              4              5            ns
                                                                                                                                      ns
tRSTS       Set-Up Time, MRS1, MRS2, PRS1, PRS2, RT1 or RT2 LOW                          2.5              4              5            ns
            before CLKA or CLKB[19]                                                                                                   ns
                                                                                           5              7            7.5            ns
tFSS        Set-Up Time, FS0 and FS1 before MRS1 and MRS2 HIGH                             5              7            7.5            ns
tBES                                                                                       5              7            7.5            ns
tSPMS       Set-Up Time, BE/FWFT before MRS1 and MRS2 HIGH                                 3              4              5
tSDS                                                                                       3              4              5            ns
tSENS       Set-Up Time, SPM before MRS1 and MRS2 HIGH                                     0              0              0
tFWS        Set-Up Time, FS0/SD before CLKA                                                0              0              0
tDH         Set-Up Time, FS1/SEN before CLKA                                               0              0              0
tENH        Set-Up Time, FWFT before CLKA
            Hold Time, A035 after CLKA, and C017 after CLKC                              1              2              2
            Hold Time, CSA, W/RA, ENA, and MBA after CLKA; RENB and
            MBB after CLKB, and WENC and MBC after CLKC

tRSTH       Hold Time, MRS1, MRS2, PRS1, PRS2, RT1 or RT2 LOW after
            CLKA or CLKB[19]

Notes:

18. CL = 5 pF for tDIS.
19. Requirement to count the clock edge as one of at least four needed to reset a FIFO.

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                                                                                        CY7C43646AV
                                                                                        CY7C43666AV
                                                                                        CY7C43686AV

Switching Characteristics Over the Operating Range (continued)

                                                                          7C43646/  7C43646/  7C43646/
                                                                          66/86AV   66/86AV   66/86AV

                                                                              7        10       15

Parameter                             Description                         Min. Max. Min. Max. Min. Max. Unit

tFSH       Hold Time, FS0 and FS1 after MRS1 and MRS2 HIGH                1         1         2         ns

tBEH       Hold Time, BE/FWFT after MRS1 and MRS2 HIGH                    1         1         2         ns

tSPMH      Hold Time, SPM after MRS1 and MRS2 HIGH                        1         1         2         ns

tSDH       Hold Time, FS0/SD after CLKA                                   0         0         0         ns

tSENH      Hold Time, FS1/SEN after CLKA                                  0         0         0         ns

tSPH       Hold Time, FS1/SEN HIGH after MRS1 and MRS2 HIGH               1         1         2         ns

tSKEW1[20] Skew Time between CLKA and CLKB and CLKA and                   5         5         7.5       ns

           CLKC for EFA/ORA, EFB/ORB, FFA/IRA, and FFC/IRC

tSKEW2[20] Skew Time between CLKA and CLKB and CLKA and                   7         8         12        ns

           CLKC for AEA, AEB, AFA, AFC

tA         Access Time, CLKA to A035 and CLKB to B017                   1   6     1   8     3 10 ns
tWFF
           Propagation Delay Time, CLKA to FFA/IRA and CLKC to            1   6     1   8     2 10 ns
           FFC/IRC

tREF       Propagation Delay Time, CLKA to EFA/ORA and CLKB to 1              6     1   8     2 10 ns

           EFB/ORB

tPAE       Propagation Delay Time, CLKA to AEA and CLKB to AEB            1   6     1   8     1 10 ns
tPAF
tPMF       Propagation Delay Time, CLKA to AFA and CLKC to AFC            1   6     1   8     1 10 ns

tPMR       Propagation Delay Time, CLKA to MBF1 LOW or MBF2 HIGH 0            6     0   8     0 12 ns

tMDV       and CLKB to MBF2 LOW or MBF1 HIGH

           Propagation  Delay  Time,  CLKA  to  B017[21]  and  CLKC  to  1   7     2   11    3 12 ns
           A035[22]

           Propagation Delay Time, MBA to A035 valid and MBB to B017 1      6     2   9     3 11 ns

           Valid

tRSF       Propagation Delay Time, MRS1 or PRS1 LOW to AEB LOW,           1   6     1 10 1 15 ns

           AFA HIGH, FFA / IRA LOW, EFB /ORB LOW and MBF1 HIGH

           and MRS2 or PRS2 LOW to AEA LOW, AFC HIGH, FFC / IRC

           LOW, EFA /ORA LOW and MBF2 HIGH

tEN        Enable Time, CSA or W/RA LOW to A035 Active and CSB LOW 1         6     2   8     2 10 ns

           and RENB HIGH to B017 Active

tDIS       Disable Time, CSA or W/RA HIGH to A035 at High Impedance 1        5     1   6     1    8 ns

           and CSB HIGH or RENB LOW to B017 at High Impedance

tRTR       Retransmit Recovery Time                                       90        90        90        ns

Notes:

20. Skew time is not a timing constraint for proper device operation and is only included to illustrate the timing relationship between the CLKA cycle and the CLKB
      cycle.

21. Writing data to the Mail1 register when the B017 outputs are active and MBB is HIGH.
22. Writing data to the Mail2 register when the A035 outputs are active and MBA is HIGH.

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                                                                                                                   CY7C43666AV
                                                                                                                   CY7C43686AV

Switching Waveforms

     FIFO1 Master Reset Loading X1 and Y1 with a Preset Value of Eight [23, 24]

CLKA

CLKB      tRSTS                  tBES  tRSTH                                                                 tFWS
                               tSPMS        tBEH
MRS1                    tRSF
BE/FWFT                 tRSF     tFSS                                            tSPMH
SPM                     tRSF
FS1/SEN,                 tRSF                                                    tFSH
FS0/SD                   tRSF
FFA/IRA                                                                                                            tWFF
EFB/ORB

AEB
AFA

MBF1

Notes:

23. PRS1 and MBC must be HIGH during Master Reset until the rising edge of FFA/IRA goes HIGH.
24. If BE/FWFT is HIGH, then EFB/ORB will go LOW one CLKB cycle earlier than the case where BE/FWFT is LOW.

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                                                                                                                   CY7C43666AV
                                                                                                                   CY7C43686AV

Switching Waveforms (continued)

     FIFO2 Master Reset Loading X1 and Y1 with a Preset Value of Eight [25, 26]
   CLKC

CLKA      tRSTS                  tBES  tRSTH                                                                 tFWS
                               tSPMS        tBE
MRS2                    tRSF
BE/FWFT                 tRSF     tFSS                                            tSPMH
SPM                     tRSF
FS1/SEN,                 tRSF                                                    tFSH
FS0/SD                   tRSF
FFC/IRC                                                                                                            tWFF
EFA/ORA

AEA
AFC

MBF2

Notes:

25. PRS2 and MBC must be HIGH during Master Reset until the rising edge of FFC/IRC goes HIGH.
26. If BE/FWFT is HIGH, then EFA/ORA will go LOW one CLKA cycle earlier than the case where BE/FWFT is LOW.

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                                                                                                             CY7C43666AV
                                                                                                             CY7C43686AV

Switching Waveforms (continued)
   FIFO1 Partial Reset (CY Standard and FWFT Modes)[27, 28]

CLKA

CLKB     tRSTS                                               tRSTH
PRS1                 tRSF
FFA/IRA               tRSF                                                                                   tWFF
EFB/ORB              tRSF
AEB                   tRSF
AFA                   tRSF
MBF1

FIFO2 Partial Reset (CY Standard and FWFT Modes)[29, 30]

CLKC

CLKA     tRSTS                                               tRSTH
PRS2                 tRSF
FFC/IRC               tRSF                                                                                   tWFF
EFA/ORA              tRSF
AEA                   tRSF
AFC                   tRSF
MBF2

Notes:

27. MRS1 must be HIGH during Partial Reset.
28. If BE/FWFT is HIGH, then EFB/ORB will go LOW one CLKB cycle earlier than the case where BE/FWFT is LOW.
29. MRS2 must be HIGH during Partial Reset.
30. If BE/FWFT is HIGH, then EFA/ORA will go LOW one CLKA cycle earlier than the case where BE/FWFT is LOW.

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                                                                                                                                          CY7C43666AV
                                                                                                                                          CY7C43686AV

Switching Waveforms (continued)

Parallel Programming of the Almost-Full Flag and Almost-Empty Flag Offset Values after Reset
(CY Standard and FWFT Modes)[31]

CLKA

MRS1, MRS2

             tFSS  tFSH

SPM          tFSS  tFSH

FS1/SEN,                             tWFF
FS0/SD
FFA/IRA

                                                         tENS  tENH                                                                       tSKEW1[32]

ENA

                                           tDS      tDH

A0 - 35                              AFA Offset (Y1) AEB Offset (X1)AFC Offset (Y2)AEA Offset (X2) First Word to FIFO1
CLKC
                                                                                                                                                      tWFF
FFC/IRC

Serial Programming of the Almost-Full Flag and Almost-Empty Flag
Offset Values (CY Standard and FWFT Modes)[33, 35]

CLKA

MRS1, MRS2   tFSS tFSH
SPM

FFA/IRA      tFSS        tSPH  tSENS tSEN                                                   tWFF
FS1/SEN                                                                   tSKEW1[34]
FS0/SD [35]
                                                               tSENStSEN

             tFSS tFSH         tSDS        tSDH          tSD         tSDH

                               AFA Offset (Y1) MSB       AEA Offset (X2) LSB

CLKC

                                                                                                                                    tWFF

FFC/IRC

Notes:

31. CSA=LOW, W/RA=HIGH, MBA=LOW. It is not necessary to program offset register on consecutive clock cycles. FIFO can only be programmed in parallel when
       FFA/IRA is HIGH.

32. tSKEW1 is the minimum time between the rising CLKA edge and a rising CLKC for FFC/IRC to transition HIGH in the next cycle. If the time between the rising
       edge of CLKA and rising edge of CLKC is less than tSKEW1, then FFC/IRC may transition HIGH one cycle later than shown.

33. It is not necessary to program offset register bits on consecutive clock cycles. Attempts to write into FIFO memory are ignored until FFA/IRA is set HIGH.
34. tSKEW1 is the minimum time between the rising CLKA edge and a rising CLKC for FFC/IRC to transition HIGH in the next cycle. If the time between the rising

       edge of CLKA and rising edge of CLKC is less than tSKEW1, then FFC/IRC may transition HIGH one cycle later than shown.
35. Programmable offsets are written serially to the SD input in the order AFA offset (Y1), AEB offset (X1), AFC offset (Y2), and AEA offset (X2).

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Switching Waveforms (continued)                                                                     CY7C43646AV
                                                                                                    CY7C43666AV
Port A Write Cycle Timing for FIFO1 (CY Standard and FWFT Modes)                                    CY7C43686AV

                              tCLK                                                               tENS tENH

                      tCLKH         tCLKL

CLKA

FFA/IRA         HIGH
CSA
                                    tENS tENH
          [37]                      tENS tENH
                                    tENS tENH
W/RA
MBA                                 tENS tENH
                                      tDS tDH
ENA                                   W1[36]                                          tENS tENH
A035                                                                                   W2[36]

Port C Word Write Cycle Timing for FIFO2 (CY Standard and FWFT Modes)
  CLKC

FFC/IRC         HIGH                tENS tENH                                         tENS tENH
MBC                                 tENS tENH                                         tENS tENH
                                    tDS tDH
WENC

C017

Note:

36. Written to FIFO1.
37. If W/RA switches from Read to Write before the assertion of CSA, tENS=tDIS+tENS.

Document #: 38-06026 Rev. *C                                                                     Page 23 of 40
Switching Waveforms (continued)                                                                     CY7C43646AV
                                                                                                    CY7C43666AV
Port C Byte Write Cycle Timing for FIFO2 (CY Standard and FWFT Modes)                               CY7C43686AV

CLKC                                                                                                       tENH
                                                                                                  tENS tENH
FFC/IRC            HIGH            tENS tENH
MBC                                tENS tENH
                                   tDS tDH
WENC
C08

Port B Byte Read Cycle Timing for FIFO1 (CY Standard and FWFT Modes)[38]
CLKB

EFB/ORB            HIGH
CSB

  MBB                              tENS tENH

  RENB                   tEN tMDV           tA                         tA          tA   tA No Operation tDI
                         tEN tMDV  Previous                                Read 2
  B08                                                          Read 1                  Read 3    Read 4
                                            tA                       tA             tA        tA              tDIS
  (Standard Mode)
OR                                   Read 1                     Read 2     Read 3       Read 4    Read 5

  B08

  (FWFT Mode)

Note:
38. Unused bytes B917 contain all zeroes for byte-size Reads.

Document #: 38-06026 Rev. *C                                                                                        Page 24 of 40
                                                                                          CY7C43646AV
                                                                                          CY7C43666AV
                                                                                          CY7C43686AV

Switching Waveforms (continued)

       Port B Word Read Cycle Timing for FIFO1 (CY Standard and FWFT Modes)
      CLKB

      EFB/ORB

      CSB

    MBB                               tENS tENH

    ENB               tEN             tMDV         tA                       tA      No Operation  tDIS
                                             Previous         Read 1
    B017             tEN             tMDV                                          Read 2
                                                   tA                       tA                           tDIS
     (Standard Mode)                            Read 1        Read 2
OR                                                                                  Read 3

    B017

     (FWFT Mode)

Port A Read Cycle Timing for FIFO2 (CY Standard and FWFT Modes)

                                tCLK  tCLKL
                      tCLKH

CLKA

EFA/ORA

  CSA                                 tENS tENH                  tENS tENH          tENS   tENH

           [37]       tEN tMDV                           tA                     tA  No Operation  tDIS
                      tEN tMDV               Previous Data    W1[39]
  W/RA                                                                              W2[39
                                                          tA                   tA                               tDIS
  MBA                                           W1[39]        W2[39]
                                                                                    W3[39
  ENA
  A0-35

   (Standard Mode)
OR

  A0-35

   (FWFT Mode)

Note:
39. Read from FIFO2.

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                                                                                                    CY7C43646AV
                                                                                                    CY7C43666AV
                                                                                                    CY7C43686AV

Switching Waveforms (continued)

ORB Flag Timing and First Data Word Fall Through when FIFO1 is Empty (FWFT Mode)[40]

                                                                                  tCLK
                                                                           tCLKH tCLKL

CLKA

CSA    LOW
W/RA   HIGH
MBA
ENA           tENS tENH
              tENS tENH

FFA/IRA HIGH  tDS tDH            tCLKH tCLKL
A035           W1
CLKB               tSKEW1[41]

                                                                     tCLK               tREF  tREF

EFB/ORB

                     FIFO1 Empty

CSB    LOW

MBB    LOW
RENB
                                                                                    tENS tENH
B017                         Old Data in FIFO1 Output Register
                                                                           tA
                                                                                                                W1

Notes:

40. If Port B size is word or byte, ORB is set LOW by the last word or byte Read from FIFO2, respectively.
41. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKB edge for ORB to transition HIGH and to clock the next word to the FIFO1 output

       register in three CLKB cycles. If the time between the rising CLKA edge and rising CLKB edge is less than tSKEW1, then the transition of ORB HIGH and load
       of the first word to the output register may occur one CLKB cycle later than shown.

Document #: 38-06026 Rev. *C                                                                                        Page 26 of 40
Switching Waveforms (continued)                                                   CY7C43646AV
                                                                                  CY7C43666AV
EFB Flag Timing and First Data Read Fall Through when FIFO1 is                    CY7C43686AV

Empty (CY Standard Mode)[42]                                   tCLK              W1
                                                           tCLKH tCLKL

CLKA

CSA      LOW
W/RA     HIGH
MBA
ENA            tENS tENH
                tENStENH

FFA/IRA  HIGH
A035
                              tDS tDH
                              W1              tCLKH tCLKL

CLKB                              tSKEW1[43]

                                              tCLK         tREF         tREF

EFB/ORB FIFO1 Empty

CSB      LOW
MBB      LOW
RENB
B017                                                            tENS tENH
                                                                             tA

Notes:

42. If Port B size is word or byte, EFB is set LOW by the last word or byte Read from FIFO1, respectively.
43. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKB edge for EFB to transition HIGH in the next CLKB cycle. If the time between the

       rising CLKA edge and rising CLKB edge is less than tSKEW1, then the transition of EFB HIGH may occur one CLKB cycle later than shown.

Document #: 38-06026 Rev. *C                                                     Page 27 of 40
                                                                                                                     CY7C43646AV
                                                                                                                     CY7C43666AV
                                                                                                                     CY7C43686AV

Switching Waveforms (continued)

ORA Flag Timing and First Data Word Fall Through when FIFO2 is Empty

(FWFT Mode)[44]                                                    tCLK
                                                               tCLKH tCLKL

CLKC             tENS tENH
MBC

WENC

FFC/IRC  HIGH
C017
CLKA             tDS tDH
EFA/ORA
                              W1          tCLKH  tCLKL
                              tSKEW1[45]

                                                         tCLK               tREF  tREF
         FIFO2 Empty

CSA      LOW

W/RA     LOW

MBA      LOW
ENA
                                                                                         tENStENH
A035                         Old Data in FIFO2 Output Register
                                                                            tA
                                                                                                                 W1

Notes:

44. If Port B size is word or byte, tSKEW1 is referenced to the rising CLKC edge that writes the last word or byte of the long word, respectively.
45. tSKEW1 is the minimum time between a rising CLKC edge and a rising CLKA edge for ORA to transition HIGH and to clock the next word to the FIFO2 output

       register in three CLKA cycles. If the time between the rising CLKC edge and rising CLKA edge is less than tSKEW1, then the transition of ORA HIGH and load
       of the first word to the output register may occur one CLKA cycle later than shown.

Document #: 38-06026 Rev. *C                                                                                         Page 28 of 40
Switching Waveforms (continued)                                                                           CY7C43646AV
                                                                                                          CY7C43666AV
EFA Flag Timing and First Data Read when FIFO2 is Empty (CY Standard Mode)[46]                           CY7C43686AV

                                                                                                tCLK    W1
                                                                                           tCLKH tCLKL

CLKC

MBC           tENStENH
WENC          tENStENH

FFC/IRC HIGH

              tDS tDH

C017                         W1                      tCLKL
CLKA                                tSKEW1[47] tCLKH
EFA/ORA
                                                         tCLK  tREF  tREF
         FIFO2 Empty

CSA      LOW

W/RA     LOW

MBA      LOW                                                         tEN tENH
ENA                                                                           tA
A035

Notes:

46. If Port C size is word or byte, tSKEW1 is referenced to the rising CLKC edge that writes the last word or byte of the long word, respectively.
47. tSKEW1 is the minimum time between a rising CLKC edge and a rising CLKA edge for EFA to transition HIGH in the next CLKA cycle. If the time between the

       rising CLKC edge and rising CLKA edge is less than tSKEW1, then the transition of EFA HIGH may occur one CLKA cycle later than shown.

Document #: 38-06026 Rev. *C                                                                            Page 29 of 40
                                                                              CY7C43646AV
                                                                              CY7C43666AV
                                                                              CY7C43686AV

Switching Waveforms (continued)

IRA Flag Timing and First Available Write when FIFO1 is Full (FWFT Mode)[48]

             tCLK
         tCLKH tCLKL

CLKB

CSB      LOW

MBB      LOW
RENB
                              tEN tENH

EFB/ORB  HIGH
B017                                tA
CLKA
FFA/IRA  Previous Word in FIFO1 Next Word From FIFO1

         Output Register      tSKEW1[49] tCLKH tCLKL

                                         tCLK         tWFF  tWFF

         FIFO1 Full

CSA      LOW

W/RA     HIGH
MBA
ENA                                                         tENStENH
A035                                                       tEN tENH
                                                            tDS tDH
                                                             To FIFO1

Notes:

48. If Port B size is word or byte, tSKEW1 is referenced to the rising CLKB edge that reads the last word or byte Write of the long word, respectively.
49. tSKEW1 is the minimum time between a rising CLKB edge and a rising CLKA edge for IRA to transition HIGH in the next CLKA cycle. If the time between the

       rising CLKB edge and rising CLKA edge is less than tSKEW1, then IRA may transition HIGH one CLKA cycle later than shown.

Document #: 38-06026 Rev. *C                                                  Page 30 of 40
                                                                                        CY7C43646AV
                                                                                        CY7C43666AV
                                                                                        CY7C43686AV

Switching Waveforms (continued)

   FFA Flag Timing and First Available Write when FIFO1 is Full (CY Standard Mode)[48]

             tCLK
         tCLKH tCLKL

CLKB

CSB      LOW         tENS tENH
MBB      LOW
RENB
                                                                Read Disabled

EFB/ORB  HIGH
B017                                tA
CLKA
FFA/IRA  Previous Word in FIFO1 Next Word From FIFO1
         Output Register tSKEW1[50] tCLKH tCLKL

                                tCLK  tWFF            tWFF

         FIFO1 Full

CSA      LOW

W/RA     HIGH
MBA
ENA                                                   tEN tENH
A0-35                                                 tEN tENH
                                                       tDS tDH

Note:
50. tSKEW1 is the minimum time between a rising CLKB edge and a rising CLKA edge for FFA to transition HIGH in the next CLKA cycle. If the time between the

       rising CLKB edge and rising CLKA edge is less than tSKEW1, then the transition of FFA HIGH may occur one CLKA cycle later than shown.

Document #: 38-06026 Rev. *C                                                            Page 31 of 40
                                                                                   CY7C43646AV
                                                                                   CY7C43666AV
                                                                                   CY7C43686AV

Switching Waveforms (continued)

     IRC Flag Timing and First Available Write when FIFO2 is Full (FWFT Mode)[51]

                                   tCLK
                              tCLKH tCLKL

   CLKA

CSA      LOW
W/RA     LOW

MBA      LOW
ENA
                     tENStENH

EFA/ORA  HIGH
A035                                tA
CLKC
FFC/IRC  Previous Word in FIFO2 Next Word From FIFO2
MBC      Output Register tSKEW1[52] tCLKH tCLK
WENC
C017                          tCLK  tWFF                       tWFF
                                                      tENS tENH
         FIFO2 Full                                   tEN tENH
                                                      tDS tDH

                                                       To FIFO2

Notes:

51. If Port C size is word or byte, IRC is set LOW by the last word or byte Write of the long word, respectively.
52. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKC edge for IRC to transition HIGH in the next CLKC cycle. If the time between the

       rising CLKA edge and rising CLKC edge is less than tSKEW1, then the transition of IRC HIGH may occur one CLKC cycle later than shown.

Document #: 38-06026 Rev. *C                                                       Page 32 of 40
                                                                                          CY7C43646AV
                                                                                          CY7C43666AV
                                                                                          CY7C43686AV

Switching Waveforms (continued)

     FFC Flag Timing and First Available Write when FIFO2 is Full (CY Standard Mode)[53]

                                   tCLK
                               tCLKH tCLKL

    CLKA

CSA      LOW
W/RA     LOW

MBA      LOW
ENA
                     tENStENH

EFA/IRA  HIGH
A035                                tA
CLKC
FFC/IRC  Previous Word in FIFO2 Next Word From FIFO2
MBC
WENC     Output Register      tSKEW1[54] tCLKH tCLKL
C017
                                                   tCLK  tWFF           tWFF

         FIFO2 Full

                                                                   tENS tENH

                                                                   tEN tENH

                                                                   tDS tDH

                                                                     To FIFO2

Timing for AEB when FIFO1 is Almost Empty (CY Standard and FWFT Modes)[55, 56, 61]

CLKA                 tENS                tENH  tENS      tENH
ENA
CLKB                                                                                      X1 Words in FIFO
AEB
RENB                                                     tSKEW2[57]

                                                                        tPAE                           tPAE
                                                                                                       tENH
         X1 Word in FIFO1                (X1 + 1) Words (X1 + 2) Words         (X1 + 2)Words in FIFO1
                                                                                              tENS
                                         in FIFO1        in FIFO1

                                                                               tENS tENH

Notes:

53. If Port C size is word or byte, FFC is set LOW by the last word or byte Write of the long word, respectively.
54. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKC edge for FFC to transition HIGH in the next CLKC cycle. If the time between the

       rising CLKA edge and rising CLKC edge is less than tSKEW1, then the transition of FFC HIGH may occur one CLKC cycle later than shown.

Document #: 38-06026 Rev. *C                                                                           Page 33 of 40
                                                                                        CY7C43646AV
                                                                                        CY7C43666AV
                                                                                        CY7C43686AV

Switching Waveforms (continued)

       Timing for AEA when FIFO2 is Almost Empty (CY Standard and FWFT Modes)[58, 59, 61]

CLKC  tENS                    tENH          tENS  tENH
WENC
CLKA                                                                                         X2 Words in FIFO
AEA
ENA                                               tSKEW2[60]

      X2 Word in FIFO2        (X2 + 1) Words in                            tPAE  (X2 + 2)Words in FIFO2  tPAE
                              FIFO2                                                              tENS    tENH
                                                  (X2 + 2) Words in
                                                  FIFO2

                                                                                 tENS tENH

Timing for AFA when FIFO1 is Almost Full (CY Standard and FWFT Modes)[61, 62, 63, 64]

                                                                                 tSKEW2[65]

CLKA  tENS                    tENH
ENA
AFA                                   tPAF        (D Y1) Words in FIFO1                    tPAF
      [D (Y1+1)] Words in FIFO1                                                                      [D (Y1 + 2)] Words in
CLKB
RENB                                                                                                   FIFO1

                                                  tENS tENH                tENS tENH

Notes:

55. FIFO1 Write (CSA = LOW, W/RA = HIGH, MBA = LOW), FIFO1 Read (CSB = LOW, RENB = HIGH, MBB = LOW). Data in the FIFO1 output register has been
       read from the FIFO.

56. If Port B size is word or byte, AEB is set LOW by the last word or byte Read from FIFO1, respectively.
57. tSKEW2 is the minimum time between a rising CLKA edge and a rising CLKB edge for AEB to transition HIGH in the next CLKB cycle. If the time between the

       rising CLKA edge and rising CLKB edge is less than tSKEW2, then AEB may transition HIGH one CLKB cycle later than shown.
58. FIFO2 Write (MBC = LOW), FIFO2 Read (CSA = LOW, W/RA = LOW, MBA = LOW). Data in the FIFO2 output register has been read from the FIFO.
59. If Port C size is word or byte, tSKEW2 is referenced to the rising CLKC edge that writes the last word or byte of the long word, respectively.
60. tSKEW2 is the minimum time between a rising CLKC edge and a rising CLKA edge for AEA to transition HIGH in the next CLKA cycle. If the time between the

       rising CLKC edge and rising CLKA edge is less than tSKEW2, then AEA may transition HIGH one CLKA cycle later than shown.
61. When FIFO is operated at the almost empty/full boundary, there may be an uncertainty of up to 2 clock cycles for flag deassertion, but the flag will always be

       asserted exactly when the FIFO content reaches the programmed value. Use the assertion edge for trigger if flag accuracy is required. Refer to "Designing with
       CY7C436xx Synchronous FIFOs" application note for more details on flag uncertainties.

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                                                                                       CY7C43646AV
                                                                                       CY7C43666AV
                                                                                       CY7C43686AV

Switching Waveforms (continued)

Timing for AFC when FIFO2 is Almost Full (CY Standard and FWFT Modes)[58, 61, 63, 66]

                                                                        tSKEW2[67]

CLKC  tENS                    tENH
WENC
AFC                                      tPAF  (D Y2) Words in                    tPAF
CLKA  [D (Y2 + 1)] Words in FIFO2            FIFO2                                          [D (Y2 + 2)] Words in
ENA
                                                                                              FIFO

                                               tENS  tENH         tENS  tENH

Notes:

62. FIFO1 Write (CSA = LOW, W/RA = HIGH, MBA = LOW), FIFO1 Read (CSB = LOW, MBB = LOW). Data in the FIFO1 output register has been read from the FIFO.
63. D = Maximum FIFO Depth =1K for the CY7C43646AV, 4K for the CY7C43666AV, and 16K for the CY7C43686AV.
64. If Port B size is word or byte, tSKEW2 is referenced to the rising CLKB edge that reads the last word or byte of the long word, respectively.
65. tSKEW2 is the minimum time between a rising CLKA edge and a rising CLKB edge for AFA to transition HIGH in the next CLKA cycle. If the time between the

       rising CLKA edge and rising CLKB edge is less than tSKEW2, then AFA may transition HIGH one CLKB cycle later than shown.
66. If Port C size is word or byte, AFC is set LOW by the last word or byte Write, respectively.
67. tSKEW2 is the minimum time between a rising CLKC edge and a rising CLKA edge for AFC to transition HIGH in the next CLKC cycle. If the time between the

       rising CLKC edge and rising CLKA edge is less than tSKEW2, then AFC may transition HIGH one CLKA cycle later than shown.

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Switching Waveforms (continued)                                                                           CY7C43646AV
                                                                                                          CY7C43666AV
      Timing for Mail1 Register and MBF1 Flag (CY Standard and FWFT Modes)[68]                            CY7C43686AV

CLKA                                tENS tENH                                                        tPMF
CSA
                              tENS      tENH
        [37]
                              tENS      tENH
W/RA
MBA                           tENS      tENH
ENA
A035                         tDS       tDH

                                    W1

CLKB

                                                                             tPMF

MBF1

CSB

MBB                                                                                      tENS  tENH
RENB
B017                         tEN       tMDV                                       tPMR                                                             tDIS
                                                                                         W1 (Remains valid in Mail1 Register after Read)
                                    FIFO1 Output
                                    Register

Note:

68. If Port B is configured for word size, data can be written to the Mail1 register using A017 (A1835 are "Don't Care" inputs). In this first case, B017 will have valid
       data. If Port B is configured for byte size, data can be written to the Mail1 Register using A08 (A935 are "Don't Care" inputs). In this second case, B08 will have
       valid data (B917 will be indeterminate).

Document #: 38-06026 Rev. *C                                                                         Page 36 of 40
                                                                                             CY7C43646AV
                                                                                             CY7C43666AV
                                                                                             CY7C43686AV

Switching Waveforms (continued)

      Timing for Mail2 Register and MBF2 Flag (CY Standard and FWFT Modes) [69]
   CLKC

MBC                                tENS tENH                                           tPMF
WENC                                tDS tDH
C017                               W1
CLKA
MBF2                                                tPMF

CSA

        [37]

W/RA

MBA                                                             tENS             tENH

ENA                           tEN             tMDV        tPMR                                                             tDIS
A0-35                                                           W1 (Remains valid in Mail2 Register after Read)
                                   FIFO2 Output
                                   Register

FIFO1 Retransmit Timing [70, 71, 72, 73, 74]

CLKA

CLKB                               tRSTS                                         tRST
     RT1

                                                                                                                                                      tRTR

         RENB

   EFB/FFA

Notes:
69. If Port C is configured for word size, data can be written to the Mail2 register using C017. In this first case A017 will have valid data (A1835 will be indeterminate).

       If Port C is configured for byte size, data can be written to the Mail2 Register using C08 (C917 are "Don't Care" inputs). In this second case, A08 will have valid
       data (A935 will be indeterminate).
70. Retransmit is performed in the same manner for FIFO2.
71. Clocks are free running in this case. CY standard mode only. Write operation should be prohibited one Write clock cycle before the falling edge of RT1, and
       during the retransmit operation, i.e, when RT1 is LOW and tRTR after the RT1 rising edge.
72. The Empty and Full flags may change state during Retransmit as a result of the offset of the Read and Write pointers, but flags will be valid at tRTR.
73. For the AEA, AEB, AFA, and AFC flags, two clock cycle are necessary after tRTR to update these flags.
74. The number of 36-/18-/9-bit words written into the FIFO should be less than full depth minus 2/4/8 words between the reset of the FIFO (master or partial) and
       the Retransmit setup.

Document #: 38-06026 Rev. *C                                                                 Page 37 of 40
                                                                               CY7C43646AV
                                                                               CY7C43666AV
                                                                               CY7C43686AV

3.3V 1K 36/182 Tri Bus Synchronous FIFO

Speed (ns)       Ordering Code  Package Name                Package Type          Operating Range
      7     CY7C43646AV-7AC            A128   128-lead Thin Quad Flat Package  Commercial
      10    CY7C43646AV-10AC           A128   128-lead Thin Quad Flat Package  Commercial
      15    CY7C43646AV-15AC           A128   128-lead Thin Quad Flat Package  Commercial

3.3V 4K 36/182 Tri Bus Synchronous FIFO

Speed (ns)  Ordering Code       Package Name                Package Type          Operating Range
                                       A128   128-Lead Thin Quad Flat Package  Commercial
7           CY7C43666AV-7AC            A128   128-Lead Thin Quad Flat Package  Commercial
                                       A128   128-Lead Thin Quad Flat Package  Commercial
10          CY7C43666AV-10AC

15          CY7C43666AV-15AC

3.3V 16K36/182 Tri Bus Synchronous FIFO

Speed (ns)  Ordering Code       Package Name                Package Type          Operating Range
                                       A128   128-Lead Thin Quad Flat Package  Commercial
7           CY7C43686AV-7AC            A128   128-Lead Thin Quad Flat Package  Commercial
                                       A128   128-Lead Thin Quad Flat Package  Commercial
10          CY7C43686AV-10AC           A128   128-Lead Thin Quad Flat Package  Industrial

15          CY7C43686AV-15AC

10          CY7C43686AV-10AI

Document #: 38-06026 Rev. *C                                                   Page 38 of 40
Package Diagram                                                                           CY7C43646AV
                                                                                          CY7C43666AV
                                                                                          CY7C43686AV

                              128-Lead Thin Plastic Quad Flatpack (14 x 20 x 1.4 mm) A128

                                                                                                                                                                                                                        51-85101-*B

All product and company names mentioned in this document are the trademarks of their respective holders.

Document #: 38-06026 Rev. *C  Page 39 of 40

Cypress Semiconductor Corporation, 2002. The information contained herein is subject to change without notice. Cypress Semiconductor Corporation assumes no responsibility for the use
of any circuitry other than circuitry embodied in a Cypress Semiconductor product. Nor does it convey or imply any license under patent or other rights. Cypress Semiconductor does not authorize
its products for use as critical components in life-support systems where a malfunction or failure may reasonably be expected to result in significant injury to the user. The inclusion of Cypress
Semiconductor products in life-support systems application implies that the manufacturer assumes all risk of such use and in doing so indemnifies Cypress Semiconductor against all charges.
                                                                               CY7C43646AV
                                                                               CY7C43666AV
                                                                               CY7C43686AV

Document Title: CY7C43646AV/CY7C43666AV/CY7C43686AV 3.3V 1K/4K/16K x36/x18x2 Tri Bus FIFO
Document Number: 38-06026

REV.  ECN NO.  Issue          Orig. of                  Description of Change
               Date           Change

**    107507 05/23/01         SZV Change from Spec #: 38-00778 to 38-06026

*A    109946 01/10/02         FSG Preliminary to final

*B    117207 08/22/02 OOR Added footnote to retransmit timing

                                        Added note to retransmit section

*C    122278 12/26/02         RBI Power up requirements added to Maximum Ratings Information

Document #: 38-06026 Rev. *C                                                               Page 40 of 40
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