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CY7C1382BV25-200AC

器件型号:CY7C1382BV25-200AC
厂商名称:Cypress
厂商官网:http://www.cypress.com/
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器件描述

512K x 36 / 1 Mb x 18 Pipelined SRAM

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CY7C1382BV25-200AC器件文档内容

1CY7C1 380B V25

                                                            PRELIMINARY                     CY7C1380BV25
                                                                                            CY7C1382BV25

                                                            512K x 36 / 1 Mb x 18 Pipelined SRAM

                 Features                                                         (CLK). The synchronous inputs include all addresses, all data
                                                                                  inputs, address-pipelining Chip Enable (CE), burst control in-
                   Fast clock speed: 200,166, 150, 133 MHz                       puts (ADSC, ADSP, and ADV), Write Enables (BWa, BWb,
                   Provide high-performance 3-1-1-1 access rate                  BWc, BWd and BWE), and global write (GW).
                   Fast OE access times: 3.0,3.2, 3.4, 3.8, 4.2 ns
                   Optimal for depth expansion                                   Asynchronous inputs include the output enable (OE) and Burst
                   2.5V (5%) Operation                                          Mode Control (MODE). The data (DQa,b,c,d) and the data par-
                   Common data inputs and data outputs                           ity (DQPa,b,c,d) outputs, enabled by OE, are also asynchro-
                   Byte Write Enable and Global Write control                    nous.
                   Chip enable for address pipeline
                   Address, data, and control registers                          DQa,b,c,d and DQPa,b,c,d apply to CY7C1380BV25 and DQa,b
                   Internally self-timed WRITE CYCLE                             and DQPa,b apply to CY7C1382BV25. a, b, c, d each are of 8
                   Burst control pins (interleaved or linear burst se-           bits wide in the case of DQ and 1 bit wide in the case of DP.

                     quence)                                                      Addresses and chip enables are registered with either Ad-
                   Automatic power-down for portable applications                dress Status Processor (ADSP) or Address Status Controller
                   High-density, high-speed packages                             (ADSC) input pins. Subsequent burst addresses can be inter-
                   JTAG boundary scan for BGA packaging version                  nally generated as controlled by the Burst Advance Pin (ADV).

                 Functional Description                                           Address, data inputs, and write controls are registered on-chip
                                                                                  to initiate self-timed WRITE cycle. WRITE cycles can be one
                 The Cypress Synchronous Burst SRAM family employs                to four bytes wide as controlled by the write control inputs.
                 high-speed, low-power CMOS designs using advanced sin-           Individual byte write allows individual byte to be written. BWa
                 gle-layer polysilicon, triple-layer metal technology. Each mem-  controls DQa and DQPa. BWb controls DQb and DQPb. BWc
                 ory cell consists of six transistors.                            controls DQc and DQPd. BWd controls DQd-DQd and DQPd.
                                                                                  BWa, BWb BWc, and BWd can be active only with BWE being
                 The CY7C1382BV25 and CY7C1380BV25 SRAMs integrate                LOW. GW being LOW causes all bytes to be written. WRITE
                 1,048,576x18 and 524,288x36 SRAM cells with advanced             pass-through capability allows written data available at the out-
                 synchronous peripheral circuitry and a 2-bit counter for inter-  put for the immediately next READ cycle. This device also in-
                 nal burst operation. All synchronous inputs are gated by reg-    corporates pipelined enable circuit for easy depth expansion
                 isters controlled by a positive-edge-triggered clock input       without penalizing system performance.

                                                                                  All inputs and outputs of the CY7C1380BV25 and the
                                                                                  CY7C1382BV25 are JEDEC standard JESD8-5 compatible.

                 Selection Guide

                                                                                  200 MHz 166 MHz 150 MHz 133 MHz

                 Maximum Access Time (ns)                                         3.0  3.4  3.8  4.2

                 Maximum Operating Current (mA)             Commercial            280  230  190  160

                 Maximum CMOS Standby Current (mA)                                30   30   30   30

                 Shaded areas contain advance information.

                 Cypress Semiconductor Corporation 3901 North First Street San Jose CA 95134 408-943-2600
                                                                                                                                                                         July 5, 2001
                                                      PRELIMINARY                                     CY7C1380BV25
                                                                                                      CY7C1382BV25

CY7C1380AV25 - 512K x 36                              MODE

                     CLK                              (A[1;0]) 2
                     ADV
                   ADSC                                                    BURST Q0
                  ADSP
                   A[18:0]                                            CE COUNTER          Q1

                                                  19                  CLR
                     GW
                     BWE                                                                   Q      17  19
                     BW d                                                  ADDRESS
                     BWc                                              CE                                           512KX36
                                                                      D    REGISTER                               MEMORY
                     BWb
                                                                  17                                                ARRAY
                    BWa
                     CE1                                          D DQd, DPd Q                            36                      36
                     CE2                                                BYTEWRITE
                     CE3                                                REGISTERS

                       OE                                         D DQc, DPc Q
                       ZZ                                               BYTEWRITE
                                                                        REGISTERS

                                                                  D DQb, DPb Q
                                                                        BYTEWRITE
                                                                        REGISTERS

                                                                  D DQa, DPa Q
                                                                        BYTEWRITE
                                                                        REGISTERS

                                                                  D ENABLE CE Q
                                                                         REGISTER

                                                                  D ENABLE DELAY Q                       OUTPUT                   INPUT
                                                                         REGISTER                      REGISTERS               REGISTERS
                                                                                                      CLK
                                                                                                                              CLK

                                                                            SLEEP
                                                                           CONTROL

                                                                                                                              DQa,b,c,d
                                                                                                                              DPa,b

CY7C1382AV25 - 1M X 18                                MODE

                  CLK                                 (A[1;0]) 2
                  ADV
                ADSC                                                      BURST Q0
                ADSP
                                                                  CE COUNTER     Q1
                A[19:0]
                                               19                 CLR

                  GW                                                                   Q      17      19
                                                                       ADDRESS
                  BWE                                             CE                                               1 Mb X 18
                  BW b                                            D    REGISTER                                   MEMORY

                  BWa                                       17                                                      ARRAY

                                                            D DQb, DPb Q
                                                                 BYTEWRITE
                                                                  REGISTERS

                                                            D DQa, DPa Q
                                                                 BYTEWRITE
                                                                  REGISTERS

CE1                                                                                                   18                      18
CE2
CE3                                                         D         ENABLE CE  Q
                                                            CE        REGISTER
  OE
  ZZ                                                              D ENABLE DELAY Q                       OUTPUT       INPUT
                                                                         REGISTER                      REGISTERS   REGISTERS
                                                                                                      CLK         CLK

                                                                        SLEEP                                               DQa,b
                                                                       CONTROL                                              DPa,b

                                                                                          2
                                                                                       PRELIMINARY                                                                       CY7C1380BV25
                                                                                                                                                                         CY7C1382BV25
                                                                                                   100-Pin TQFP
Pin Configurations                                                                                    Top View

         A    A   CE1  CE2  BWd  BWc  BWb  BWa  CE3  VDD  VSS  CLK  GW  BWE  OE  ADSC  ADSP  ADV  A   A                   A    A   CE1  CE2  NC  NC  BWb  BWa  CE3  VDD  VSS  CLK  GW  BWE  OE  ADSC  ADSP  ADV  A   A

         100  99  98   97   96   95   94   93   92   91   90   89   88  87   86  85    84    83   82  81                  100  99  98   97   96  95  94   93   92   91   90   89   88  87   86  85    84    83   82  81

NC,DQPc  1                                                                                        80      NC,DQPb NC      1                                                                                      80      A
                                                                                                                          2
DQc      2                                                                                        79      DQb      NC     3                                                                                              NC
                                                                                                                          4
DQc      3                                                                                        78      DQb        NC   5                                                                                      79
                                                                                                  77
VDDQ     4                                                                                        76      VDDQ     VDDQ                                                                                          78      NC
                                                                                                  75      VSSQ     VSSQ
VSSQ     5                                                                                                DQb                                                                                                    77      VDDQ

DQc      6                                                                                                                                                                                                       76      VSSQ

DQc      7                                                                                        74      DQb      NC     6                                                                                      75      NC

DQc      8                                                                                        73      DQb      NC     7                                                                                      74      DPa

DQc      9                                                                                        72      DQb      DQb    8                                                                                      73      DQa

VSSQ     10                                                                                       71      VSSQ     DQb    9                                                                                      72      DQa

VDDQ     11                                                                                       70      VDDQ     VSSQ   10                                                                                     71      VSSQ

DQc      12                                                                                       69      DQb      VDDQ   11                                                                                     70      VDDQ
                                                                                                  68                DQb   12
DQc      13                                                                                       67      DQb             13                                                                                     69      DQa
                                                                                                  66                DQb   14
NC       14                      CY7C1380BV25                                                     65      VSS             15                                                                                     68      DQa
                                    (512K X 36)                                                   64      NC          NC  16
VDD      15                                                                                       63      VDD                                    CY7C1382BV25                                                    67      VSS
                                                                                                          ZZ        VDD                             (1 Mb x 18)
NC       16                                                                                               DQa        NC

VSS      17                                                                                                                                                                                                      66      NC

DQd      18                                                                                                                                                                                                      65      VDD

DQd      19                                                                                       62      DQa      VSS    17                                                                                     64      ZZ

VDDQ     20                                                                                       61      VDDQ     DQb    18                                                                                     63      DQa

VSSQ     21                                                                                       60      VSSQ     DQb    19                                                                                     62      DQa

DQd      22                                                                                       59      DQa      VDDQ   20                                                                                     61      VDDQ

DQd      23                                                                                       58      DQa      VSSQ   21                                                                                     60      VSSQ

DQd      24                                                                                       57      DQa      DQb    22                                                                                     59      DQa

DQd      25                                                                                       56      DQa      DQb    23                                                                                     58      DQa
                                                                                                                          24
VSSQ     26                                                                                       55      VSSQ     DPb    25                                                                                     57      NC
                                                                                                                          26
VDDQ     27                                                                                       54      VDDQ     NC     27                                                                                     56      NC
                                                                                                                          28
DQd      28                                                                                       53      DQa      VSSQ
                                                                                                  52      DQa      VDDQ
DQd      29                                                                                       51      NC,DQPa                                                                                                55      VSSQ

NC,DQPd  30                                                                                                                                                                                                      54      VDDQ

                                                                                                                   NC                                                                                            53      NC

                                                                                                                   NC
         MODE 31                                                                                                          29                                                                                     52      NC
             A 32
                 A 33                                                                                              NC     30                                                                                     51      NC
                     A 34
                         A 35
                             A1 36
                                 A0 37
                                     NC 38
                                         NC 39

                                             VSS 40
                                                 VDD 41

                                                     A 42
                                                         A 43
                                                             A 44
                                                                 A 45
                                                                     A 46
                                                                         A 47
                                                                             A 48
                                                                                 A 49
                                                                                     A 50
                                                                                                                                    MODE 31
                                                                                                                                         A 32
                                                                                                                                             A 33
                                                                                                                                                 A 34
                                                                                                                                                     A 35
                                                                                                                                                         A1 36
                                                                                                                                                             A0 37
                                                                                                                                                                 NC 38
                                                                                                                                                                     NC 39
                                                                                                                                                                         VSS 40
                                                                                                                                                                             VDD 41
                                                                                                                                                                                 A 42
                                                                                                                                                                                     A 43
                                                                                                                                                                                         A 44
                                                                                                                                                                                             A 45
                                                                                                                                                                                                 A 46
                                                                                                                                                                                                     A 47
                                                                                                                                                                                                         A 48
                                                                                                                                                                                                             A 49
                                                                                                                                                                                                                 A 50

                                                                                                                3
                                PRELIMINARY                     CY7C1380BV25
                                                                CY7C1382BV25

Pin Configurations (continued)

                                     CY7C1380BV25 (512K x 36)

   1                            2     3       4    5    6       7

A  VDDQ                         A     A    ADSP    A    A       VDDQ

B  NC                           A     A    ADSC    A    A       NC

C  NC                           A     A       VDD  A    A       NC

D  DQc DQPc                           VSS     NC   VSS  DQPb    DQb
                                              CE1  VSS   DQb    DQb
E  DQc                          DQc   VSS     OE   VSS   DQb
                                              ADV  BWb   DQb    VDDQ
F  VDDQ                         DQc   VSS                       DQb

G DQc                           DQc   BWc

H  DQc                          DQc   VSS     GW   VSS  DQb     DQb
                                       NC     VDD   NC  VDD     VDDQ
J  VDDQ                         VDD   VSS          VSS  DQa     DQa
                                      BWd     CLK  BWa  DQa
K  DQd                          DQd           NC                DQa

L  DQd                          DQd

M  VDDQ                         DQd   VSS  BWE     VSS  DQa     VDDQ

N  DQd                          DQd   VSS     A1   VSS  DQa     DQa

P  DQd DQPd                           VSS     A0   VSS  DQPa    DQa

R  NC                           A     MODE VDD     NC   A       NC

T  NC                           NC    A       A    A    NC      ZZ

U  VDDQ                         TMS   TDI     TCK TDO   NC      VDDQ

                                      CY7C1382BV25 (1 Mb x 18)

   1                            2     3       4    5    6       7

A  VDDQ                         A     A    ADSP    A    A       VDDQ

B  NC                           A     A    ADSC    A    A       NC

C  NC                           A     A       VDD  A    A       NC

D DQb                           NC    VSS     NC   VSS  DQPa     NC
                                                   VSS   NC     DQa
E  NC                           DQb   VSS     CE1  VSS  DQa     VDDQ
                                                   VSS   NC     DQa
F  VDDQ                         NC    VSS     OE   VSS  DQa      NC
                                                    NC   VDD    VDDQ
G  NC                           DQb   BWb ADV      VSS   NC     DQa
                                                   BWa  DQa
H DQb                           NC    VSS     GW         NC      NC
                                VDD                VSS  DQa     VDDQ
J  VDDQ                         DQb   NC      VDD  VSS   NC
                                NC                         A     NC
K  NC                                 VSS     CLK  VSS     A
                                DQb                 NC          DQa
L DQb                           NC    VSS     NC     A
                                                                 NC
M  VDDQ                               VSS  BWE                   ZZ

N DQb                                 VSS     A1

P  NC                           DQPb  VSS     A0

R  NC                           A     MODE VDD

T  NC                           A     A       NC

U  VDDQ                         TMS   TDI  TCK     TDO  NC      VDDQ

                                           4
                               PRELIMINARY  CY7C1380BV25
                                            CY7C1382BV25

Pin Definitions        I/O                                               Description
                     Input-
        Name     Synchronous   Address Inputs used to select one of the address locations. Sampled at the
A0                            rising edge of the CLK if ADSP or ADSC is active LOW, and CE1, CE2, and
A1                  Input-    CE3 are sampled active. A[1:0] feed the 2-bit counter.
A               Synchronous   Byte Write Select Inputs, active LOW. Qualified with BWE to conduct byte
BWa                           writes to the SRAM. Sampled on the rising edge of CLK.
BWb                 Input-
BWc             Synchronous   Global Write Enable Input, active LOW. When asserted LOW on the rising
BWd                           edge of CLK, a global write is conducted (ALL bytes are written, regardless of
GW                  Input-    the values on BWa,b,c,d and BWE).
                 Synchronous   Byte Write Enable Input, active LOW. Sampled on the rising edge of CLK. This
BWE              Input-Clock  signal must be asserted LOW to conduct a byte write.

CLK                           Clock Input. Used to capture all synchronous inputs to the device. Also used
                               to increment the burst counter when ADV is asserted LOW, during a burst
CE1              Input-        operation.

                 Synchronous   Chip Enable 1 Input, active LOW. Sampled on the rising edge of CLK. Used
                               in conjunction with CE2 and CE3 to select/deselect the device. ADSP is ig-
CE2              Input-        nored if CE1 is HIGH.
                               Chip Enable 2 Input, active HIGH. Sampled on the rising edge of CLK. Used
                 Synchronous   in conjunction with CE1 and CE3 to select/deselect the device. (TQFP Only)
                               Chip Enable 3 Input, active LOW. Sampled on the rising edge of CLK. Used
CE3              Input-        in conjunction with CE1 and CE2 to select/deselect the device. (TQFP Only)
                               Output Enable, asynchronous input, active LOW. Controls the direction of the
                 Synchronous   I/O pins. When LOW, the I/O pins behave as outputs. When deasserted HIGH,
                               I/O pins are three-stated, and act as input data pins. OE is masked during the
OE               Input-        first clock of a read cycle when emerging from a deselected state.

                 Asynchronous  Advance Input signal, sampled on the rising edge of CLK. When asserted, it
                               automatically increments the address in a burst cycle.
ADV                  Input-
ADSP             Synchronous   Address Strobe from Processor, sampled on the rising edge of CLK. When
                               asserted LOW, A is captured in the address registers. A[1:0] are also loaded
                     Input-    into the burst counter. When ADSP and ADSC are both asserted, only ADSP
                 Synchronous   is recognized. ASDP is ignored when CE1 is deasserted HIGH.
                               Address Strobe from Controller, sampled on the rising edge of CLK. When
ADSC                 Input-    asserted LOW, A[x:0] is captured in the address registers. A[1:0] are also loaded
                 Synchronous   into the burst counter. When ADSP and ADSC are both asserted, only ADSP
                               is recognized.
MODE                  Input-
                      Static   Selects Burst Order. When tied to GND selects linear burst sequence. When
ZZ                             tied to VDDQ or left floating selects interleaved burst sequence. This is a strap
                      Input-   pin and should remain static during device operation.
DQa, DQPa        Asynchronous
DQb, DQPb                      ZZ "sleep" Input. This active HIGH input places the device in a non-time critical
DQc, DQPc               I/O-   "sleep" condition with data integrity preserved.
DQd, DQPd        Synchronous
                               Bidirectional Data I/O lines. As inputs, they feed into an on-chip data register
TDO              JTAG serial   that is triggered by the rising edge of CLK. As outputs, they deliver the data
TDI              output        contained in the memory location specified by A during the previous clock rise
                 Synchronous   of the read cycle. The direction of the pins is controlled by OE. When OE is
                               asserted LOW, the pins behave as outputs. When HIGH, DQx and DPx are
                 JTAG serial   placed in a three-state condition.
                 input
                 Synchronous   Serial data-out to the JTAG circuit. Delivers data on the negative edge of TCK
                               (BGA Only).

                               Serial data-In to the JTAG circuit. Sampled on the rising edge of TCK (BGA
                               Only).

                               5
                                        PRELIMINARY  CY7C1380BV25
                                                     CY7C1382BV25

Pin Definitions

       Name                      I/O                                              Description
TMS                                     This pin controls the Test Access Port state machine. Sampled on the rising
                 Test Mode Select       edge of TCK (BGA Only).
TCK              Synchronous            Serial clock to the JTAG circuit (BGA Only).

VDD              JTAG serial            Power supply inputs to the core of the device. Should be connected to 3.3V
                 clock                  5% +10% power supply.
                                        Ground for the core of the device. Should be connected to ground of the sys-
                          Power Supply  tem.
                                        Power supply for the I/O circuitry. Should be connected to a 3.3V 5% +10%
VSS              Ground                 power supply.
                                        Ground for the I/O circuitry. Should be connected to ground of the system.
VDDQ             I/O Power              No Connects.
                   Supply
VSSQ
NC               I/O Ground

                       -

                                        6
PRELIMINARY                                                            CY7C1380BV25
                                                                       CY7C1382BV25

Introduction                                                           ed into the address register and the address advancement
                                                                       logic while being delivered to the RAM core. The write signals
Functional Overview                                                    (GW, BWE, and BWx) and ADV inputs are ignored during this
                                                                       first cycle.
All synchronous inputs pass through input registers controlled
by the rising edge of the clock. All data outputs pass through         ADSP triggered write accesses require two clock cycles to
output registers controlled by the rising edge of the clock. Max-      complete. If GW is asserted LOW on the second clock rise, the
imum access delay from the clock rise (tCO) is 3.8 ns (133-MHz         data presented to the DQx inputs is written into the corre-
device).                                                               sponding address location in the RAM core. If GW is HIGH,
                                                                       then the write operation is controlled by BWE and BWx sig-
The CY7C1380BV25/CY7C1382BV25 supports secondary                       nals. The CY7C1380BV25/CY7C1382BV25 provides byte
cache in systems utilizing either a linear or interleaved burst        write capability that is described in the write cycle description
sequence. The interleaved burst order supports Pentium and             table. Asserting the Byte Write Enable input (BWE) with the
i486 processors. The linear burst sequence is suited for pro-          selected Byte Write (BWa,b,c,d for CY7C1380BV25 & BWa,b for
cessors that utilize a linear burst sequence. The burst order is       CY7C1382BV25) input will selectively write to only the desired
user selectable, and is determined by sampling the MODE in-            bytes. Bytes not selected during a byte write operation will
put. Accesses can be initiated with either the Processor               remain unaltered. A synchronous self-timed write mechanism
Address Strobe (ADSP) or the Controller Address Strobe                 has been provided to simplify the write operations.
(ADSC). Address advancement through the burst sequence is
controlled by the ADV input. A two-bit on-chip wraparound              Because the CY7C1380BV25/CY7C1382BV25 is a common
burst counter captures the first address in a burst sequence           I/O device, the Output Enable (OE) must be deasserted HIGH
and automatically increments the address for the rest of the           before presenting data to the DQ inputs. Doing so will
burst access.                                                          three-state the output drivers. As a safety precaution, DQ are
                                                                       automatically three-stated whenever a write cycle is detected,
Byte write operations are qualified with the Byte Write Enable         regardless of the state of OE.
(BWE) and Byte Write Select (BWa,b,c,d for 1380V25 and
BWa,b for 1382V25) inputs. A Global Write Enable (GW) over-            Single Write Accesses Initiated by ADSC
rides all byte write inputs and writes data to all four bytes. All
writes are simplified with on-chip synchronous self-timed write        ADSC write accesses are initiated when the following condi-
circuitry.                                                             tions are satisfied: (1) ADSC is asserted LOW, (2) ADSP is
                                                                       deasserted HIGH, (3) chip select is asserted active, and (4)
Synchronous Chip Selects (CE1, CE2, CE3 for TQFP / CE1 for             the appropriate combination of the write inputs (GW, BWE,
BGA) and an asynchronous Output Enable (OE) provide for                and BWx) are asserted active to conduct a write to the desired
easy bank selection and output three-state control. ADSP is            byte(s). ADSC triggered write accesses require a single clock
ignored if CE1 is HIGH.                                                cycle to complete. The address presented to A[17:0] is loaded
                                                                       into the address register and the address advancement logic
Single Read Accesses                                                   while being delivered to the RAM core. The ADV input is ig-
                                                                       nored during this cycle. If a global write is conducted, the data
This access is initiated when the following conditions are sat-        presented to the DQ[x:0] is written into the corresponding ad-
isfied at clock rise: (1) ADSP or ADSC is asserted LOW, (2)            dress location in the RAM core. If a byte write is conducted,
chip selects are all asserted active, and (3) the write signals        only the selected bytes are written. Bytes not selected during
(GW, BWE) are all deasserted HIGH. ADSP is ignored if CE1              a byte write operation will remain unaltered. A synchronous
is HIGH. The address presented to the address inputs is                self-timed write mechanism has been provided to simplify the
stored into the address advancement logic and the Address              write operations.
Register while being presented to the memory core. The cor-
responding data is allowed to propagate to the input of the            Because the CY7C1380BV25/CY7C1382BV25 is a common
Output Registers. At the rising edge of the next clock the data        I/O device, the Output Enable (OE) must be deasserted HIGH
is allowed to propagate through the output register and onto           before presenting data to the DQ[x:0] inputs. Doing so will
the data bus within 3.0 ns (200-MHz device) if OE is active            three-state the output drivers. As a safety precaution, DQ[x:0]
LOW. The only exception occurs when the SRAM is emerging               are automatically three-stated whenever a write cycle is de-
from a deselected state to a selected state, its outputs are           tected, regardless of the state of OE.
always three-stated during the first cycle of the access. After
the first cycle of the access, the outputs are controlled by the       Burst Sequences
OE signal. Consecutive single read cycles are supported.
Once the SRAM is deselected at clock rise by the chip select           The CY7C1380BV25/CY7C1382BV25 provides a two-bit
and either ADSP or ADSC signals, its output will three-state           wraparound counter, fed by A[1:0], that implements either an
immediately.                                                           interleaved or linear burst sequence. The interleaved burst se-
                                                                       quence is designed specifically to support Intel Pentium
Single Write Accesses Initiated by ADSP                                applications. The linear burst sequence is designed to support
                                                                       processors that follow a linear burst sequence. The burst se-
This access is initiated when both of the following conditions         quence is user selectable through the MODE input.
are satisfied at clock rise: (1) ADSP is asserted LOW, and (2)
chip select is asserted active. The address presented is load-

                                                                    7
                                        PRELIMINARY                                     CY7C1380BV25
                                                                                        CY7C1382BV25

Asserting ADV LOW at clock rise will automatically increment     Linear Burst Sequence
the burst counter to the next address in the burst sequence.
Both read and write burst operations are supported.                   First     Second       Third      Fourth
                                                                   Address     Address    Address     Address
Interleaved Burst Sequence                                       A[1:0]      A[1:0]     A[1:0]      A[1:0]
                                                                 00          01         10          11
     First          Second       Third      Fourth               01          10         11          00
  Address          Address    Address     Address                10          11         00          01
A[1:0]]          A[1:0]     A[1:0]      A[1:0]                   11          00         01          10
00               01         10          11
01               00         11          10                       Sleep Mode
10               11         00          01
11               10         01          00                       The ZZ input pin is an asynchronous input. Asserting ZZ plac-
                                                                 es the SRAM in a power conservation "sleep" mode. Two clock
                                                                 cycles are required to enter into or exit from this "sleep" mode.
                                                                 While in this mode, data integrity is guaranteed. Accesses
                                                                 pending when entering the "sleep" mode are not considered
                                                                 valid nor is the completion of the operation guaranteed. The
                                                                 device must be deselected prior to entering the "sleep" mode.
                                                                 CEs, ADSP, and ADSC must remain inactive for the duration
                                                                 of tZZREC after the ZZ input returns LOW.

ZZ Mode Electrical Characteristics

      Parameter  Description            Test Conditions          Min.        Max.                   Unit
                                                                 2tCYC         15                   mA
IDDZZ             Snooze mode           ZZ > VDD - 0.2V                                              ns
                 standby current                                             2tCYC                   ns

tZZS             Device operation to ZZ > VDD - 0.2V
                            ZZ

tZZREC           ZZ recovery time       ZZ < 0.2V

                                                              8
                                   PRELIMINARY           CY7C1380BV25
                                                         CY7C1382BV25

Cycle Descriptions[1, 2, 3, 4]

Next Cycle Add. Used ZZ            CE3 CE2 CE1 ADSP ADSC ADV OE                                                                   DQ   Write
                                                                                                                                 Hi-Z  X
Unselected   None               L  X  X     1   X  0  X                                                                       X  Hi-Z  X
                                                                                                                                 Hi-Z  X
Unselected   None               L  1  X     0   0  X  X                                                                       X  Hi-Z  X
                                                                                                                                 Hi-Z  X
Unselected   None               L  X  0     0   0  X  X                                                                       X  Hi-Z  X
                                                                                                                                 Hi-Z  Read
Unselected   None               L  1  X     0   1  0  X                                                                       X  Hi-Z  Read
                                                                                                                                 DQ    Read
Unselected   None               L  X  0     0   1  0  X                                                                       X  Hi-Z  Read
                                                                                                                                 DQ    Read
Begin Read   External           L  0  1     0   0  X  X                                                                       X  Hi-Z  Read
                                                                                                                                 DQ    Read
Begin Read   External           L  0  1     0   1  0  X                                                                       X  Hi-Z  Read
                                                                                                                                 DQ    Read
Continue Read Next              L  X  X     X   1  1  0                                                                       1  Hi-Z  Write
                                                                                                                                 Hi-Z  Write
Continue Read Next              L  X  X     X   1  1  0                                                                       0  Hi-Z  Write
                                                                                                                                 Hi-Z  Write
Continue Read Next              L  X  X     1   X  1  0                                                                       1  Hi-Z  Write
                                                                                                                                 Hi-Z  Write
Continue Read Next              L  X  X     1   X  1  0                                                                       0  Hi-Z  Write
                                                                                                                                 Hi-Z  X
Suspend Read Current            L  X  X     X   1  1  1                                                                       1

Suspend Read Current            L  X  X     X   1  1  1                                                                       0

Suspend Read Current            L  X  X     1   X  1  1                                                                       1

Suspend Read Current            L  X  X     1   X  1  1                                                                       0

Begin Write  Current            L  X  X     X   1  1  1                                                                       X

Begin Write  Current            L  X  X     1   X  1  1                                                                       X

Begin Write  External           L  0  1     0   1  0  X                                                                       X

Continue Write Next             L  X  X     X   1  1  0                                                                       X

Continue Write Next             L  X  X     1   X  1  0                                                                       X

Suspend Write Current           L  X  X     X   1  1  1                                                                       X

Suspend Write Current           L  X  X     1   X  1  1                                                                       X

ZZ "sleep"   None               H  X  X     X   X  X  X                                                                       X

Note:

1. X = "Don't Care," 1 = HIGH, 0 = LOW.
2. Write is defined by BWE, BWx, and GW. See Write Cycle Descriptions table.
3. The DQ pins are controlled by the current cycle and the OE signal. OE is asynchronous and is not sampled with the clock.
4. CE1, CE2 and CE3 are available only in the TQFP package. BGA package has a single chip select CE1.

                                         9
                                      PRELIMINARY             CY7C1380BV25
                                                              CY7C1382BV25

Write Cycle Descriptions[5, 6, 7]     GW         BWE     BWd  BWc  BWb  BWa
                                                                X    X    X
                 Function (1380AV25)  1          1       X      1    1    1
  Read                                                          1    1    0
  Read                                1          0       1      1    0    1
  Write Byte 0 - DQa                                            1    0    0
  Write Byte 1 - DQb                  1          0       1      0    1    1
  Write Bytes 1, 0                                              0    1    0
  Write Byte 2 - DQc                  1          0       1      0    0    1
  Write Bytes 2, 0                                              0    0    0
  Write Bytes 2, 1                    1          0       1      1    1    1
  Write Bytes 2, 1, 0                                           1    1    0
  Write Byte 3 - DQd                  1          0       1      1    0    1
  Write Bytes 3, 0                                              1    0    0
  Write Bytes 3, 1                    1          0       1      0    1    1
  Write Bytes 3, 1, 0                                           0    1    0
  Write Bytes 3, 2                    1          0       1      0    0    1
  Write Bytes 3, 2, 0                                           0    0    0
  Write Bytes 3, 2, 1                 1          0       1      X    X    X
  Write All Bytes
  Write All Bytes                     1          0       0

                 Function (1382AV25)  1          0       0
Read
Read                                 1          0       0
Write Byte 0 - DQ[7:0] and DP0
Write Byte 1 - DQ[15:8] and DP1      1          0       0
Write All Bytes
Write All Bytes                      1          0       0

                                      1          0       0

                                      1          0       0

                                      1          0       0

                                      0          X       X

                                         GW           BWE     BWb       BWa
                                                                X         X
                                          1           1         1         1
                                                                1         0
                                          1           0         0         1
                                                                0         0
                                          1           0         X         X

                                          1           0

                                          1           0

                                          0           X

                                             10
PRELIMINARY                                                              CY7C1380BV25
                                                                         CY7C1382BV25

IEEE 1149.1 Serial Boundary Scan (JTAG)                                  ry. Only one register can be selected at a time through the
                                                                         instruction registers. Data is serially loaded into the TDI pin on
The CY7C1380BV25/CY7C1382BV25 incorporates a serial                      the rising edge of TCK. Data is output on the TDO pin on the
boundary scan Test Access Port (TAP) in the FBGA package                 falling edge of TCK.
only. The TQFP package does not offer this functionality. This
port operates in accordance with IEEE Standard 1149.1-1900,              Instruction Register
but does not have the set of functions required for full 1149.1
compliance. These functions from the IEEE specification are              Three-bit instructions can be serially loaded into the instruc-
excluded because their inclusion places an added delay in the            tion register. This register is loaded when it is placed between
critical speed path of the SRAM. Note that the TAP controller            the TDI and TDO pins as shown in the TAP Controller Block
functions in a manner that does not conflict with the operation          Diagram. Upon power-up, the instruction register is loaded
of other devices using 1149.1 fully compliant TAPs. The TAP              with the IDCODE instruction. It is also loaded with the IDCODE
operates using JEDEC standard 2.5V I/O logic levels.                     instruction if the controller is placed in a reset state as de-
                                                                         scribed in the previous section.
Disabling the JTAG Feature
                                                                         When the TAP controller is in the CaptureIR state, the two least
It is possible to operate the SRAM without using the JTAG                significant bits are loaded with a binary "01" pattern to allow
feature. To disable the TAP controller, TCK must be tied LOW             for fault isolation of the board level serial test path.
(VSS) to prevent clocking of the device. TDI and TMS are inter-
nally pulled up and may be unconnected. They may alternately             Bypass Register
be connected to VDD through a pull-up resistor. TDO should
be left unconnected. Upon power-up, the device will come up              To save time when serially shifting data through registers, it is
in a reset state which will not interfere with the operation of the      sometimes advantageous to skip certain states. The bypass
device.                                                                  register is a single-bit register that can be placed between TDI
                                                                         and TDO pins. This allows data to be shifted through the
Test Access Port (TAP) - Test Clock                                      SRAM with minimal delay. The bypass register is set LOW
                                                                         (VSS) when the BYPASS instruction is executed.
The test clock is used only with the TAP controller. All inputs
are captured on the rising edge of TCK. All outputs are driven           Boundary Scan Register
from the falling edge of TCK.
                                                                         The boundary scan register is connected to all the input and
Test Mode Select                                                         output pins on the SRAM. Several no connect (NC) pins are
                                                                         also included in the scan register to reserve pins for higher
The TMS input is used to give commands to the TAP controller             density devices. The x36 configuration has a xx-bit-long regis-
and is sampled on the rising edge of TCK. It is allowable to             ter, and the x18 configuration has a yy-bit-long register.
leave this pin unconnected if the TAP is not used. The pin is
pulled up internally, resulting in a logic HIGH level.                   The boundary scan register is loaded with the contents of the
                                                                         RAM Input and Output ring when the TAP controller is in the
Test Data-In (TDI)                                                       Capture-DR state and is then placed between the TDI and
                                                                         TDO pins when the controller is moved to the Shift-DR state.
The TDI pin is used to serially input information into the regis-        The EXTEST, SAMPLE/PRELOAD and SAMPLE Z instruc-
ters and can be connected to the input of any of the registers.          tions can be used to capture the contents of the Input and
The register between TDI and TDO is chosen by the instruc-               Output ring.
tion that is loaded into the TAP instruction register. For infor-
mation on loading the instruction register, see the TAP Control-         The Boundary Scan Order tables show the order in which the
ler State Diagram. TDI is internally pulled up and can be                bits are connected. Each bit corresponds to one of the bumps
unconnected if the TAP is unused in an application. TDI is con-          on the SRAM package. The MSB of the register is connected
nected to the Most Significant Bit (MSB) on any register.                to TDI, and the LSB is connected to TDO.

Test Data Out (TDO)                                                      Identification (ID) Register

The TDO output pin is used to serially clock data-out from the           The ID register is loaded with a vendor-specific, 32-bit code
registers. The e output is active depending upon the current             during the Capture-DR state when the IDCODE command is
state of the TAP state machine (see TAP Controller State                 loaded in the instruction register. The IDCODE is hardwired
Diagram). The output changes on the falling edge of TCK.                 into the SRAM and can be shifted out when the TAP controller
TDO is connected to the Least Significant Bit (LSB) of any               is in the Shift-DR state. The ID register has a vendor code and
register.                                                                other information described in the Identification Register Defi-
                                                                         nitions table.
Performing a TAP Reset
                                                                         TAP Instruction Set
A Reset is performed by forcing TMS HIGH (VDD) for five rising
edges of TCK. This RESET does not affect the operation of the            Eight different instructions are possible with the three-bit in-
SRAM and may be performed while the SRAM is operating. At                struction register. All combinations are listed in the Instruction
power-up, the TAP is reset internally to ensure that TDO                 Code table. Three of these instructions are listed as RE-
comes up in a high-Z state.                                              SERVED and should not be used. The other five instructions
                                                                         are described in detail below.
TAP Registers
                                                                         The TAP controller used in this SRAM is not fully compliant to
Registers are connected between the TDI and TDO pins and                 the 1149.1 convention because some of the mandatory 1149.1
allow data to be scanned into and out of the SRAM test circuit-          instructions are not fully implemented. The TAP controller can-
                                                                         not be used to load address, data or control signals into the

                                                                     11
PRELIMINARY                                                             CY7C1380BV25
                                                                        CY7C1382BV25

SRAM and cannot preload the Input or Output buffers. The                When the SAMPLE / PRELOAD instructions loaded into the
SRAM does not implement the 1149.1 commands EXTEST or                   instruction register and the TAP controller in the Capture-DR
INTEST or the PRELOAD portion of SAMPLE / PRELOAD;                      state, a snapshot of data on the inputs and output pins is cap-
rather it performs a capture of the Inputs and Output ring when         tured in the boundary scan register.
these instructions are executed.
                                                                        The user must be aware that the TAP controller clock can only
Instructions are loaded into the TAP controller during the              operate at a frequency up to 10 MHz, while the SRAM clock
Shift-IR state when the instruction register is placed between          operates more than an order of magnitude faster. Because
TDI and TDO. During this state, instructions are shifted                there is a large difference in the clock frequencies, it is possible
through the instruction register through the TDI and TDO pins.          that during the Capture-DR state, an input or output will under-
To execute the instruction once it is shifted in, the TAP control-      go a transition. The TAP may then try to capture a signal while
ler needs to be moved into the Update-IR state.                         in transition (metastable state). This will not harm the device,
                                                                        but there is no guarantee as to the value that will be captured.
EXTEST                                                                  Repeatable results may not be possible.

EXTEST is a mandatory 1149.1 instruction which is to be ex-             To guarantee that the boundary scan register will capture the
ecuted whenever the instruction register is loaded with all 0s.         correct value of a signal, the SRAM signal must be stabilized
EXTEST is not implemented in the TAP controller, and there-             long enough to meet the TAP controller's capture set-up plus
fore this device is not compliant to the 1149.1 standard.               hold times (tCS and tCH). The SRAM clock input might not be
                                                                        captured correctly if there is no way in a design to stop (or
The TAP controller does recognize an all-0 instruction. When            slow) the clock during a SAMPLE / PRELOAD instruction. If
an EXTEST instruction is loaded into the instruction register,          this is an issue, it is still possible to capture all other signals
the SRAM responds as if a SAMPLE / PRELOAD instruction                  and simply ignore the value of the CK and CK captured in the
has been loaded. There is one difference between the two                boundary scan register.
instructions. Unlike the SAMPLE / PRELOAD instruction, EX-
TEST places the SRAM outputs in a High-Z state.                         Once the data is captured, it is possible to shift out the data by
                                                                        putting the TAP into the Shift-DR state. This places the bound-
IDCODE                                                                  ary scan register between the TDI and TDO pins.

The IDCODE instruction causes a vendor-specific, 32-bit code            Note that since the PRELOAD part of the command is not
to be loaded into the instruction register. It also places the          implemented, putting the TAP into the Update to the
instruction register between the TDI and TDO pins and allows            Update-DR state while performing a SAMPLE / PRELOAD in-
the IDCODE to be shifted out of the device when the TAP con-            struction will have the same effect as the Pause-DR command.
troller enters the Shift-DR state. The IDCODE instruction is
loaded into the instruction register upon power-up or whenever          Bypass
the TAP controller is given a test logic reset state.
                                                                        When the BYPASS instruction is loaded in the instruction reg-
SAMPLE Z                                                                ister and the TAP is placed in a Shift-DR state, the bypass
                                                                        register is placed between the TDI and TDO pins. The advan-
The SAMPLE Z instruction causes the boundary scan register              tage of the BYPASS instruction is that it shortens the boundary
to be connected between the TDI and TDO pins when the TAP               scan path when multiple devices are connected together on a
controller is in a Shift-DR state. It also places all SRAM outputs      board.
into a High-Z state.
                                                                        Reserved
SAMPLE / PRELOAD
                                                                        These instructions are not implemented but are reserved for
SAMPLE / PRELOAD is a 1149.1 mandatory instruction. The                 future use. Do not use these instructions.
PRELOAD portion of this instruction is not implemented, so
the TAP controller is not fully 1149.1 compliant.

                                                                    12
                              PRELIMINARY                                                CY7C1380BV25
                                                                                         CY7C1382BV25

TAP Controller State Diagram

1  TEST-LOGIC

   RESET

0  TEST-LOGIC/ 1              SELECT            1                                                                       1
                                                                                                SELECT
   IDLE                       DR-SCAN                                                           IR-SCAN

                                         0                                                           0
                                                                                         1
                              1
                                    CAPTURE-DR                                               CAPTURE-DR

                              0                                                          0

                              SHIFT-DR          0                                        SHIFT-IR         0

                                    1                                                    1
                                                      1
                                                                                         EXIT1-IR         1
                              EXIT1-DR

                              0                                                          0

                              PAUSE-DR          0                                        PAUSE-IR         0

                                          1                                                           1
                              0
                                                                                         0
                                    EXIT2-DR                                                  EXIT2-IR

                                          1                                                           1

                              UPDATE-DR                                                  UPDATE-IR
                                1                                                          1
                                            0                                                          0

Note: The 0/1 next to each state represents the value at TMS at the rising edge of TCK.

                                 13
                                    PRELIMINARY                               CY7C1380BV25
                                                                              CY7C1382BV25

TAP Controller Block Diagram

                         Selection                                         0  Selection
                         Circuitry                    Bypass Register         Circuitry

TDI                                                            210                                TDO
                                        Instruction Register

                                    31 30 29 . . 2 1 0
                                         Identification Register

                                    x.      . . . 210
                                              Boundary Scan Register

      TCK                               TAP Controller
      TMS

TAP Electrical Characteristics Over the Operating Range[5, 6]

Parameter  Description                        Test Conditions                 Min.       Max.     Unit

VOH1       Output HIGH Voltage IOH = 2.0 mA                                  1.7                                                                  V

VOH2       Output HIGH Voltage IOH = 100 mA                                  2.1                                                                  V

VOL1       Output LOW Voltage IOL = 2.0 mA                                               0.7                                                       V

VOL2       Output LOW Voltage IOL = 100 mA                                               0.2                                                       V

VIH        Input HIGH Voltage                                                 1.7        VDD+0.3                                                   V

VIL        Input LOW Voltage                                                  0.3       0.7                                                       V

IX         Input Load Current       GND < VI < VDDQ                           5         5        mA

Notes:

5. All Voltage referenced to Ground.
6. Overshoot: VIH(AC)
                                                     14
                                    PRELIMINARY                                                                   CY7C1380BV25
                                                                                                                  CY7C1382BV25

TAP AC Switching Characteristics Over the Operating Range[7, 8]

Parameters                                  Description                                                           Min.  Max.  Unit
                                                                                                                  100    10    ns
tTCYC         TCK Clock Cycle Time                                                                                            MHz
tTF           TCK Clock Frequency                                                                                  40          ns
tTH           TCK Clock HIGH                                                                                       40          ns
tTL           TCK Clock LOW
Set-up Times

tTMSS         TMS Set-up to TCK Clock Rise                                                                        10          ns
tTDIS         TDI Set-up to TCK Clock Rise
tCS           Capture Set-up to TCK Rise                                                                          10          ns
Hold Times
                                                                                                                  10          ns

tTMSH         TMS Hold after TCK Clock Rise                                                                       10          ns
tTDIH         TDI Hold after Clock Rise
tCH           Capture Hold after Clock Rise                                                                       10          ns
Output Times
                                                                                                                  10          ns

tTDOV         TCK Clock LOW to TDO Valid                                                                                20    ns

tTDOX         TCK Clock LOW to TDO Invalid                                                                        0           ns

Notes:

7. tCS and tCH refer to the set-up and hold time requirements of latching data from the boundary scan register.
8. Test conditions are specified using the load in TAP AC test conditions. tR/tF = 1 ns.

                                                         15
                                      PRELIMINARY                       CY7C1380BV25
                                                                        CY7C1382BV25
TAP Timing and Test Conditions

TDO          1.25V                                              ALL INPUT PULSES
                    50                                   2.5V
     Z0 =50
                  CL =20 pF                                       1.25V
                                        0V

             GND

     (a)

                                        tTH        tTL

     Test Clock              tTMSS                               tTCYC
     TCK                                           tTMSH

     Test Mode Select        tTDIS                 tTDIH
     TMS

     Test Data-In
     TDI

     Test Data-Out
     TDO

                                                   tTDOX  tTDOV

                                    16
                                              PRELIMINARY         CY7C1380BV25
                                                                  CY7C1382BV25

Identification Register Definitions

        Instruction Field              512K x 36    1 Mb x 18                          Description
                                           xxxx         xxxx      Reserved for version number.
Revision Number                           00111        01000      Defines depth of SRAM. 512K or 1 Mb
(31:28)                                   00100        00011      Defines with of the SRAM. x36 or x18
                                          xxxxx        xxxxx      Reserved for future use.
Device Depth                                                      Allows unique identification of SRAM vendor.
(27:23)                              00011100100  00011100100     Indicate the presence of an ID register.
                                             1            1
Device Width
(22:18)

Cypress Device ID
(17:12)

Cypress JEDEC ID
(11:1)

ID Register Presence
(0)

Scan Register Sizes                               Bit Size (x18)  Bit Size (x36)
                                                          3               3
                 Register Name                            1               1
Instruction                                             32              32
Bypass                                                  70              51
ID
Boundary Scan

Identification Codes                    Code                                           Description
                                000
            Instruction                       Captures the Input/Output ring contents. Places the boundary scan register
EXTEST                                       between the TDI and TDO. Forces all SRAM outputs to High-Z state. This
                                              instruction is not 1149.1 compliant.
IDCODE                          001
                                              Loads the ID register with the vendor ID code and places the register be-
SAMPLE Z                        010           tween TDI and TDO. This operation does not affect SRAM operation.

RESERVED                        011           Captures the Input/Output contents. Places the boundary scan register be-
                                              tween TDI and TDO. Forces all SRAM output drivers to a High-Z state.
SAMPLE/PRELOAD                  100
                                              Do Not Use: This instruction is reserved for future use.
RESERVED                        101
                                              Captures the Input/Output ring contents. Places the boundary scan register
RESERVED                        110           between TDI and TDO. Does not affect the SRAM operation. This instruction
                                              does not implement 1149.1 preload function and is therefore not 1149.1
BYPASS                          111           compliant.

                                              Do Not Use: This instruction is reserved for future use.

                                              Do Not Use: This instruction is reserved for future use.

                                              Places the bypass register between TDI and TDO. This operation does not
                                              affect SRAM operation.

                                                  17
                                 PRELIMINARY                       CY7C1380BV25
                                                                   CY7C1382BV25

Boundary Scan Order (512K X 18)                Boundary Scan Order (1 Mb X 18)

    Signal Bump            Signal   Bump           Signal Bump            Signal   Bump
                                       ID                                             ID
Bit # Name      ID  Bit # Name                 Bit # Name      ID  Bit # Name
                                   6B                                             2E
1   A       2R      36  A          5L          1   A       2R      36  DQb        2G
                                   5G                                             1H
2   A       3T      37  BWa        3G          2   A       2T      37  DQb        5R
                                   3L                                             2K
3   A       4T      38  BWb        2B          3   A       3T      38  DQb        1L
                                   4E                                             2M
4   A       5T      39  BWc        3A          4   A       5T      39  NC         1N
                                   2A                                             2P
5   A       6R      40  BWd        2D          5   A       6R      40  DQb        3R
                                   1E                                             2C
6   A       3B      41  A          2F          6   A       3B      41  DQb        3C
                                   1G                                             5C
7   A       5B      42  CE         1D          7   A       5B      42  DQb        6C
                                   1D                                             4N
8   DQa 6P          43  A          2E          8   DQa 7P          43  DQb        4P
                                   2G
9   DQa 7N          44  A          1H          9   DQa 6N          44  DQb
                                   5R
10  DQa 6M          45  DQc        2K          10  DQa 6L          45  MODE
                                   1L
11  DQa 7L          46  DQc        2M          11  DQa 7K          46  A
                                   1N
12  DQa 6K          47  DQc        2P          12  ZZ      7T      47  A
                                   1K
13  DQa 7P          48  DQc        2L          13  DQa 6H          48  A
                                   2N
14  DQa 6N          49  DQc        1P          14  DQa 7G          49  A
                                   3R
15  DQa 6L          50  DQc        2C          15  DQa 6F          50  A1
                                   3C
16  DQa 7K          51  DQc        5C          16  DQa 7E          51  A0
                                   6C
17  ZZ      7T      52  DQc        4N          17  DQa 6D
                                   4P
18  DQb 6H          53  DQc                    18  A       6T

19  DQb 7G          54  NC                     19  A       6A

20  DQb 6F          55  DQd                    20  A       5A

21  DQb 7E          56  DQd                    21  ADV     4G

22  DQb 6D          57  DQd                    22  ADSP 4A

23  DQb 7H          58  DQd                    23  ADSC 4B

24  DQb 6G          59  DQd                    24  OE      4F

25  DQb 6E          60  DQd                    25  BWE 4M

26  DQb 7D          61  DQd                    26  GW      4H

27  A       6A      62  DQd                    27  CLK     4K

28  A       5A      63  DQd                    28  A       6B

29  ADV     4G      64  MODE                   29  BWa 5L

30  ADSP 4A         65  A                      30  BWb 3G

31  ADSC 4B         66  A                      31  A       2B

32  OE      4F      67  A                      32  CE      4E

33  BWE 4M          68  A                      33  A       3A

34  GW      4H      69  A1                     34  A       2A

35  CLK     4K      70  A0                     35  DQb 1D

                                           18
                                           PRELIMINARY                                                     CY7C1380BV25
                                                                                                           CY7C1382BV25

Maximum Ratings                                                                  Current into Outputs (LOW)......................................... 20 mA

(Above which the useful life may be impaired. For user guide-                    Static Discharge Voltage .......................................... >2001V
lines, not tested.)                                                              (per MIL-STD-883, Method 3015)
Storage Temperature ................................. 55C to +150C
Ambient Temperature with                                                         Latch-Up Current.................................................... >200 mA
Power Applied ............................................. 55C to +125C
Supply Voltage on VDD Relative to GND........ 0.3V to +4.6V                     Operating Range
DC Voltage Applied to Outputs
in High Z State[9] ................................. 0.5V to VDDQ + 0.5V        Range         Ambient             VDD            VDDQ
DC Input Voltage[9].............................. 0.5V to VDDQ + 0.5V           Com'l         Temp.[9]    2.5V +10%/5%     2.375V VDD
                                                                                               0-70C
Electrical Characteristics Over the Operating Range

Parameter  Description                                                       Test Conditions                          Min.   Max. Unit
                                                                                                                      3.135
VDD        Power Supply Voltage            3.3V range                                                                 3.135  3.6 V
VDDQ       I/O Supply Voltage              3.3V range                                                                 2.375
                                           2.5V range                                                                        3.6 V
                                                                                                                       1.7
                                                                                                                             VDD  V
                                                                                                                       1.7
VOH        Output HIGH Voltage             VDD = Min., IOH = -1.0 mA                           2.5V                   0.3        V
                                                                                                                        -5
VOL        Output LOW Voltage              VDD = Min., IOL = 1.0 mA                            2.5V                          0.7
                                                                                                                       -30
VIH        Input HIGH Voltage                                                                  2.5V                     -5
                                                                                               2.5V                     -2
VIL        Input LOW Voltage[9]                                                                                              0.7

IX         Input Load Current              GND  VI  VDDQ                                                                     5    A

           except ZZ and MODE

IZZ        Input Current of MODE           Input = VSS                                                                       30 A

           Input Current of ZZ                                                                                                    A

IOZ        Output Leakage Current GND  VI  VDDQ, Output Disabled                                                             2    A

IDD        VDD Operating Supply            VDD = Max., IOUT = 0 mA,                            5.0-ns cycle, 200 MHz         280 mA

                                           f = fMAX = 1/tCYC                                   6.0-ns cycle, 166 MHz         230 mA

                                                                                               6.7-ns cycle, 150 MHz         190 mA

                                                                                               7.5-ns cycle, 133 MHz         160 mA

ISB1       Automatic CE Power-Down Max. VDD, Device Deselected, 5.0-ns cycle, 200 MHz                                        100 mA

           Current--TTL Inputs             VIN  VIH or VIN  VIL                                6.0-ns cycle, 166 MHz         80 mA
                                           f = fMAX = 1/tCYC
                                                                                               6.7-ns cycle, 150 MHz         50 mA

                                                                                               7.5-ns cycle, 133 MHz         35 mA

ISB2       Automatic CE Power-Down Max. VDD, Device Deselected, All speed grades                                             30 mA

           Current--CMOS Inputs            VIN  0.3V or VIN > VDDQ 0.3V,

                                           f=0

ISB3       Automatic CE Power-Down Max. VDD, Device Deselected, or 5.0-ns cycle, 200 MHz                                     90 mA
           Current--CMOS Inputs            VIN  0.3V or VIN > VDDQ 0.3V                                                    70 mA
                                           f = fMAX = 1/tCYC                                   6.0-ns cycle, 166 MHz         40 mA
                                                                                                                             25 mA
                                                                                               6.7-ns cycle, 150 MHz         50 mA

                                                                                               7.5-ns cycle, 133 MHz

ISB4       Automatic CE Power-Down Max. VDD, Device Deselected,                                All Speeds

           Current--TTL Inputs             VIN  VIH or VIN  VIL, f = 0

Shaded areas contain advance information.
Notes:

9. Minimum voltage equals 2.0V for pulse durations of less than 20 ns TA is the temperature.

                                                                             19
                                 PRELIMINARY                                                    CY7C1380BV25
                                                                                                CY7C1382BV25

Capacitance[10]

      Parameter  Description                    Test Conditions                                 Max.                  Unit

CIN              Input Capacitance              TA = 25C, f = 1 MHz,                           3                     pF
CCLK
CI/O             Clock Input Capacitance        VDD = 3.3V,                                     3                     pF
                                                VDDQ = 2.5V
                 Input/Output Capacitance                                                       3                     pF

AC Test Loads and Waveforms[11]

OUTPUT                              2.5V        R=1667                                          ALL INPUT PULSES[10]

        Z0 =50                   OUTPUT                              2.5V                                  90%
                                                                                  10%                         10%
                 RL =50                                                                         90%
                                                                     GND
                                          5 pF         R=1538

                    VTH = 1.25V                                           2.5 ns                                       2.5 ns

                 (a)             INCLUDING      (b)                                                   (c)
                                     JIG AND
                                      SCOPE

Note:

10. Tested initially and after any design or process changes that may affect these parameters.
11. Input waveform should have a slew rate of 1 V/ns.

                                                20
                                            PRELIMINARY                           CY7C1380BV25
                                                                                  CY7C1382BV25

Switching Characteristics Over the Operating Range[12, 13, 14]

                                                        -200          a-166       -150            -133

    Parameter              Description            Min. Max. Min. Max. Min. Max. Min. Max. Unit

    tCYC       Clock Cycle Time                   5.0              6.0       6.7             7.5        ns

    tCH        Clock HIGH                         1.8              2.1       2.5             3.0        ns

    tCL        Clock LOW                          1.8              2.1       2.5             3.0        ns

    tAS        Address Set-Up Before CLK Rise     1.4              1.5       1.5             1.5        ns

    tAH        Address Hold After CLK Rise        0.4              0.5       0.5             0.5        ns

    tCO        Data Output Valid After CLK Rise               3.0       3.4             3.8             4.2 ns

    tDOH       Data Output Hold After CLK Rise    1.5              1.5       1.5             1.5        ns

    tADS       ADSP, ADSC Set-Up Before CLK Rise 1.4               2.0       2.0             2.0        ns

    tADH       ADSP, ADSC Hold After CLK Rise     0.4              0.5       0.5             0.5        ns

    tWES       BWE, GW, BWx Set-Up Before CLK Rise 1.4             2.0       2.0             2.0        ns

    tWEH       BWE, GW, BWx Hold After CLK Rise   0.4              0.5       0.5             0.5        ns

    tADVS      ADV Set-Up Before CLK Rise         1.4              2.0       2.0             2.0        ns

    tADVH      ADV Hold After CLK Rise            0.4              0.5       0.5             0.5        ns

    tDS        Data Input Set-Up Before CLK Rise  1.4              2.0       2.0             2.0        ns

    tDH        Data Input Hold After CLK Rise     0.4              0.5       0.5             0.5        ns

    tCES       Chip enable Set-Up                 1.4              2.0       2.0             2.0        ns

    tCEH       Chip enable Hold After CLK Rise    0.4              0.5       0.5             0.5        ns
    tCHZ       Clock to High-Z[13]
    tCLZ       Clock to Low-Z[13]                 1.5 3.0 1.5 3.0 1.5 3.5 1.5 3.5 ns
    tEOHZ      OE HIGH to Output High-Z[13, 14]
    tEOLZ      OE LOW to Output Low-Z[13, 14]     0                0         0               0          ns
    tEOV       OE LOW to Output Valid[13]
                                                              3.0       3.5             4.0             4.0 ns

                                                  0                0         0               0          ns

                                                              3.5       3.5             4.0             4.0 ns

    Shaded areas contain advance information.
    Notes:

    12. Unless otherwise noted, test conditions assume signal transition time of 2.5 ns or less, timing reference levels of 1.25V, input pulse levels of 0 to 2.5V, and
           output loading of the specified IOL/IOH and load capacitance. Shown in (a), (b) and (c) of AC test loads.

    13. tCHZ, tCLZ, tOEV, tEOLZ, and tEOHZ are specified with a load capacitance of 5 pF as in part (b) of AC Test Loads. Transition is measured 200 mV from
           steady-state voltage.

    14. At any given voltage and temperature, tEOHZ is less than tEOLZ and tCHZ is less than tCLZ.

a.

                                                        21
                                                   PRELIMINARY                                              CY7C1380BV25
                                                                                                            CY7C1382BV25

1

Switching Waveforms

  Write Cycle Timing[4, 15, 16]

               Single Write                                 Burst Write                                     Pipelined Write
                   tCYC                       tCH
                                                                                                                             Unselected
               tADH
CLK
        tADS   tADS                    tADH        tCL ADSP ignored with CE1 inactive
                                                                                               ADSC initiated write
ADSP
               tADVS                   tADVH
ADSC

ADV

     tAS            ADV Must Be Inactive for ADSP Write

ADD            WD1                            WD2                                      WD3
                                                                                             Unselected with CE2
                      tAH

GW

                      tWS tWH                             tWH
                                                   tWS
WE

     tCES tCEH                                                     CE1 masks ADSP

CE1

         tCES       tCEH
CE2

CE3

        tCES      tCEH
OE
                           tDH
               tDS

Data High-Z                      11aa              2a          2b        2c        2d  3a                   High-Z

In

                                              = UNDEFINED                = DON'T CARE

Notes:

15. WE is the combination of BWE, BWx and GW to define a write cycle (see Write Cycle Descriptions table).
16. WDx stands for Write Data to Address X.

                                                                   22
                                      PRELIMINARY                                              CY7C1380BV25
                                                                                               CY7C1382BV25
Switching Waveforms (continued)

  Read Cycle Timing[4, 15, 17]

             Single Read                                  Burst Read                                        Unselected

                  tCYC         tCH                                                      Pipelined Read

CLK

     tADS         tADH                        tCL              ADSP ignored with CE1 inactive

ADSP

                        tADS                                                           ADSC initiated read
                                                               Suspend Burst
ADSC

             tADVS                            tADH

ADV

      tAS               tADVH

ADD          RD1               RD2                                               RD3

                  tAH

GW                tWS
                         tWH
                                                     tWS

WE

      tCES tCEH                                           tWH           CE1 masks ADSP

CE1

                                                                                        Unselected with CE2

CE2               tCEH
       tCES
             tCEH       tEOV
CE3
       tCES                                   tOEHZ

OE                                                            tDOH

Data Out                tCO                               2a        2b  2c 2c                  2d           3a
                                11aa
                                            tCLZ

                                              = DON'T CARE                                                  tCHZ

                                                                    = UNDEFINED

Note:
17. RDx stands for Read Data from Address X.

                                                               23
                                      PRELIMINARY                                              CY7C1380BV25
                                                                                               CY7C1382BV25
Switching Waveforms (continued)

  Read/Write Cycle Timing[4, 15, 16, 17]

                Single Read          Single Write                  Burst Read                                 Unselected
                   tCYC              tCH                                             Pipelined Read

CLK                  tADH                      tCL             ADSP ignored with CE1 inactive
       tADS                    tADS           tADH

ADSP            tADVS

ADSC

ADV

     tAS                   tADVH
                                 WD2
ADD             RD1                                  RD3

                     tAH

GW                   tWS
                            tWH
                                                     tWS

WE                   tCEH                                 tWH      CE1 masks ADSP
          tCES

CE1

CE2                  tCEH
       tCES
                tCEH       tEOV
CE3
       tCES                                   tEOHZ

OE

                                                                       tDS tDH                 tDOH

Data In/Out                tEOLZ     1O1aaut  2a                   2a  3a       3b   3c              3d
                            tCO               In                   Out Out      Out  Out             Out

                                              = DON'T CARE         = UNDEFINED                           tCHZ

                                                               24
                                      PRELIMINARY                                                                  CY7C1380BV25
                                                                                                                   CY7C1382BV25
Switching Waveforms (continued)

Pipeline Timing[4, 18, 19]                      tCH  tCYC                               tCL
     CLK

                  tAS                                                               WD1 WD2 WD3 WD4
    ADD RD1 RD2 RD3 RD4
                                                     tADH
          tADS ADSC initiated Reads
ADSC

                          ADSP initiated Reads

ADSP

ADV

                          tCES                                                          tCEH

CE1

CE                                                                            tWES                           tWEH
WE
OE                                              ADSP ignored
                                                with CE1 HIGH

                    tCLZ    1a 2a 3a 4a                                             1a        2a             3a    4IDna(C)
Data In/Out                 Out Out Out Out                                         In        In             In

                    tCDV

                          Back to Back Reads                                 tDOH                            tCHZ
                                                           = UNDEFINED
                                     = DON'T CARE

Notes:

18. Device originally deselected.
19. CE is the combination of CE2 and CE3. All chip selects need to be active in order to select the device.

                                                     25
                                      PRELIMINARY        CY7C1380BV25
                                                         CY7C1382BV25
Switching Waveforms (continued)

       OE Switching Waveforms

   OE  tEOHZ                                       tEOV
I/Os
              Three-State

                  tEOLZ

              26
                                      PRELIMINARY         CY7C1380BV25
                                                          CY7C1382BV25
Switching Waveforms (continued)
                                                             tZZREC
     ZZ Mode Timing [4, 20, 21]

CLK    HIGH

ADSP   LOW
ADSC  HIGH
CE1
CE2
CE3

ZZ                        tZZS                     IDDZZ
IDD          IDD(active)
I/Os         Three-state

Note:
20. Device must be deselected when entering ZZ mode. See Cycle Descriptions Table for all possible signal conditions to deselect the device.
21. I/Os are in three-state when exiting ZZ sleep mode.

                                                                             27
                                           PRELIMINARY                                 CY7C1380BV25
                                                                                       CY7C1382BV25

Ordering Information

Speed  Ordering Code                       Package                       Package Type  Operating
(MHz)                                       Name    100-Lead Thin Quad Flat Pack          Range

200    CY7C1380BV25-200AC                    A101                                      Commercial

166    CY7C1380BV25-166AC                                                              Commercial

150    CY7C1380BV25-150AC

133    CY7C1380BV25-133AC

200    CY7C1380BV25-200BGC                 BG119 119 Ball BGA

166    CY7C1380BV25-166BGC

150    CY7C1380BV25-150BGC

133    CY7C1380BV25-133BGC

200    CY7C1382BV25-200AC                  A101     100-Lead Thin Quad Flat Pack

166    CY7C1382BV25-166AC

150    CY7C1382BV25-150AC

133    CY7C1382BV25-133AC

200    CY7C1382BV25-200BGC                 BG119 119 Ball BGA

166    CY7C1382BV25-166BGC

150    CY7C1382BV25-150BGC

133    CY7C1382BV25-133BGC

Shaded areas contain advance information.

Document #: 38-01075-*A

                                                    28
                  PRELIMINARY                                                 CY7C1380BV25
                                                                              CY7C1382BV25

Package Diagrams

                  100-Pin Thin Plastic Quad Flatpack (14 x 20 x 1.4 mm) A101

                                                                                                             51-85050-A

                  29
                                    PRELIMINARY                                              CY7C1380BV25
                                                                                             CY7C1382BV25
Package Diagrams (continued)

                                                      119-Lead BGA (14 x 22 x 2.4 mm) BG119

                                                                                             51-85115

Revision History

Document Title: CY7C1380BV25/CY7C1382BV25
Document Number: 38-01075

REV.  ECN NO.                            ORIG. OF  DESCRIPTION OF CHANGE
                  ISSUE DATE CHANGE

**                9/30/2000                MPR 1. New Data Sheet

*A    3771        05/04/01                 PKS 1.Changed Vih/Vil values

                                                   2. Changed Icc Values

                                                   3. Changed Pin Capacitance values

Cypress Semiconductor Corporation, 2001. The information contained herein is subject to change without notice. Cypress Semiconductor Corporation assumes no responsibility for the use
of any circuitry other than circuitry embodied in a Cypress Semiconductor product. Nor does it convey or imply any license under patent or other rights. Cypress Semiconductor does not authorize
its products for use as critical components in life-support systems where a malfunction or failure may reasonably be expected to result in significant injury to the user. The inclusion of Cypress
Semiconductor products in life-support systems application implies that the manufacturer assumes all risk of such use and in doing so indemnifies Cypress Semiconductor against all charges.
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