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CY7C1041CV33-12VI

器件型号:CY7C1041CV33-12VI
器件类别:存储   
厂商名称:Cypress
厂商官网:http://www.cypress.com/
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器件描述

256K X 16 STANDARD SRAM, 10 ns, PDSO44

参数
CY7C1041CV33-12VI功能数量 1
CY7C1041CV33-12VI端子数量 44
CY7C1041CV33-12VI最大工作温度 70 Cel
CY7C1041CV33-12VI最小工作温度 0.0 Cel
CY7C1041CV33-12VI最大供电/工作电压 3.6 V
CY7C1041CV33-12VI最小供电/工作电压 3 V
CY7C1041CV33-12VI额定供电电压 3.3 V
CY7C1041CV33-12VI最大存取时间 10 ns
CY7C1041CV33-12VI加工封装描述 TSOP2-44
CY7C1041CV33-12VI无铅 Yes
CY7C1041CV33-12VI欧盟RoHS规范 Yes
CY7C1041CV33-12VI状态 DISCONTINUED
CY7C1041CV33-12VI工艺 CMOS
CY7C1041CV33-12VI包装形状 矩形的
CY7C1041CV33-12VI包装尺寸 SMALL OUTLINE, THIN PROFILE
CY7C1041CV33-12VI表面贴装 Yes
CY7C1041CV33-12VI端子形式 GULL WING
CY7C1041CV33-12VI端子间距 0.8000 mm
CY7C1041CV33-12VI端子涂层 镍 钯 金
CY7C1041CV33-12VI端子位置
CY7C1041CV33-12VI包装材料 塑料/环氧树脂
CY7C1041CV33-12VI温度等级 COMMERCIAL
CY7C1041CV33-12VI内存宽度 16
CY7C1041CV33-12VI组织 256K × 16
CY7C1041CV33-12VI存储密度 4.19E6 deg
CY7C1041CV33-12VI操作模式 ASYNCHRONOUS
CY7C1041CV33-12VI位数 262144 words
CY7C1041CV33-12VI位数 256K
CY7C1041CV33-12VI内存IC类型 标准存储器
CY7C1041CV33-12VI串行并行 并行

文档预览

CY7C1041CV33-12VI器件文档内容

                                                                                                                       CY7C1041CV33

                                                                                                     256K x 16 Static RAM

Features                                                                                 HIGH Enable (BHE) is LOW, then data from I/O pins
                                                                                         (I/O8I/O15) is written into the location specified on the
Pin equivalent to CY7C1041BV33                                                        address pins (A0A17).
High speed
                                                                                         Reading from the device is accomplished by taking Chip
    -- tAA = 10 ns                                                                       Enable (CE) and Output Enable (OE) LOW while forcing the
Low active power                                                                      Write Enable (WE) HIGH. If Byte LOW Enable (BLE) is LOW,
                                                                                         then data from the memory location specified by the address
    -- 324 mW (max.)                                                                     pins will appear on I/O0 I/O7. If Byte HIGH Enable (BHE) is
2.0V data retention                                                                   LOW, then data from memory will appear on I/O8 to I/O15. See
Automatic power-down when deselected                                                  the truth table at the back of this data sheet for a complete
TTL-compatible inputs and outputs                                                     description of Read and Write modes.
Easy memory expansion with CE and OE features
                                                                                         The input/output pins (I/O0I/O15) are placed in a
Functional Description[1]                                                                high-impedance state when the device is deselected (CE
                                                                                         HIGH), the outputs are disabled (OE HIGH), the BHE and BLE
The CY7C1041CV33 is a high-performance CMOS Static                                       are disabled (BHE, BLE HIGH), or during a Write operation
RAM organized as 262,144 words by 16 bits.                                               (CE LOW, and WE LOW).
Writing to the device is accomplished by taking Chip Enable
(CE) and Write Enable (WE) inputs LOW. If Byte LOW Enable                                The CY7C1041CV33 is available in a standard 44-pin
(BLE) is LOW, then data from I/O pins (I/O0I/O7), is written                            400-mil-wide body width SOJ and 44-pin TSOP II package
into the location specified on the address pins (A0A17). If Byte                        with center power and ground (revolutionary) pinout, as well
                                                                                         as a 48-ball fine-pitch ball grid array (FBGA) package.

Logic Block Diagram                                                                                  Pin Configuration

    INPUT BUFFER                                                                                             SOJ
                                                                                                           TSOP II
                                                                                                          Top View

A0  ROW DECODER                                                                                             A0 1       44 A17
A1                                                                                                          A1 2       43 A16
              A9                                                                                            A2 3       42 A15
A2               A10                                                                I/O0I/O7               A3 4       41 OE
                   A 11                                                             I/O8I/O15              A4 5
A3                    A12256K 16                                                                         CE 6        40 BHE
                         A13                                                              BHE                          39 BLE
A4                          A14ARRAY                                                      WE              I/O0 7
                               A15                                                        CE                           38 I/O15
A5                                A161024 x 4096                                          OE              I/O1 8       37 I/O14
                                     A17                                                  BLE             I/O2 9       36 I/O13
A6                                                                                                                     35 I/O12
                                                           SENSE AMPS                                     I/O3 10      34 VSS
A7                                                                                                        VCC 11       33 VCC
A8                                                                                                        VSS 12       32 I/O11
                                                                                                          I/O4 13      31 I/O10
    COLUMN                                                                                                I/O5 14      30 I/O9
    DECODER                                                                                               I/O6 15      29 I/O8
                                                                                                          I/O7 16      28 NC
                                                                                                          WE 17
                                                                                                                       27 A14
                                                                                                            A5 18      26 A13
                                                                                                            A6 19      25 A12
                                                                                                            A7 20      24 A11
                                                                                                            A8 21      23 A10
                                                                                                           A9 22

Selection Guide

                                                                                    -8          -10  -12  -15          -20       Unit

Maximum Access Time                                                                 8           10   12            15  20        ns

Maximum Operating Current                                              Commercial   100         90   85            80  75        mA

                                                                       Industrial   110         100  95            90  85        mA

Maximum CMOS Standby Current                                           Commercial/  10          10   10            10  10        mA

                                                                       Industrial

Shaded areas contain advance information.
Note:
1. For guidelines on SRAM system design, please refer to the "System Design Guidelines" Cypress application note, available on the internet at www.cypress.com.

Cypress Semiconductor Corporation 3901 North First Street San Jose CA 95134 408-943-2600

Document #: 38-05134 Rev. *D                                                                                           Revised October 18, 2002
                                                                CY7C1041CV33

Pin Configurations

                              48-ball Mini FBGA

                                  (Top View)

                              12  34          56

                              BLE OE A0 A1 A2 NC             A

                              I/O0 BHE A3 A4 CE I/O8         B

                              I/O1 I/O 2 A5 A6 I/O10 I/O9    C

                              VSS I/O3 A17 A7 I/O11 VCC      D

                              VCC I/O4 NC A16 I/O12 VSS      E

                              I/O6 I/O5 A14 A15 I/O13 I/O14  F

                              I/O7 NC A12 A13 WE I/O15 G

                              NC A8 A9 A10 A11 NC            H

Document #: 38-05134 Rev. *D                                    Page 2 of 11
                                                                                                                        CY7C1041CV33

Maximum Ratings                                                             DC Input Voltage[2] ................................ 0.5V to VCC + 0.5V
                                                                            Current into Outputs (LOW) ........................................ 20 mA
(Above which the useful life may be impaired. For user guide-
lines, not tested.)                                                         Operating Range

Storage Temperature ................................. 65C to +150C             Range                       Ambient                    VCC
                                                                            Commercial                     Temperature              3.3V 0.3V
Ambient Temperature with                                                    Industrial
Power Applied............................................. 55C to +125C                                 0C to +70C
Supply Voltage on VCC to Relative GND[2] .... 0.5V to +4.6V
DC Voltage Applied to Outputs                                                                             40C to +85C
in High-Z State[2] ....................................0.5V to VCC + 0.5V

DC Electrical Characteristics Over the Operating Range

                                                                                 -8             -10         -12         -15         -20

Parameter Description                             Test Conditions           Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Unit

VOH     Output HIGH Voltage                VCC = Min.,                      2.4                 2.4         2.4         2.4         2.4          V
        Output LOW Voltage                 IOH = 4.0 mA
VOL     Input HIGH Voltage                 VCC = Min.,                               0.4             0.4         0.4         0.4         0.4 V
                                           IOL = 8.0 mA
VIH
VIL[2]                                                                      2.0 VCC 2.0 VCC 2.0 VCC 2.0 VCC 2.0 VCC V
IIX                                                                              + 0.3               + 0.3       + 0.3       + 0.3       + 0.3
IOZ
        Input LOW Voltage                                                   0.3 0.8 0.3 0.8 0.3 0.8 0.3 0.8 0.3 0.8 V

        Input Load Current                 GND < VI < VCC                   1 +1 1 +1 1 +1 1 +1 1 +1 A
                                           GND < VOUT < VCC,
        Output Leakage                     Output Disabled                  1 +1 1 +1 1 +1 1 +1 1 +1 A
        Current

ICC     VCC Operating                      VCC = Max., f = fMAX = Comm'l         100                 90          85          80          75 mA

        Supply Current                     1/tRC                 Indus.          110                 100         95          90          85 mA

ISB1    Automatic CE                       Max. VCC, CE > VIH                        40              40          40          40          40 mA

        Power-down Current VIN > VIH or
        --TTL Inputs                       VIN < VIL, f = fMAX

ISB2    Automatic CE                       Max. VCC,             Comm'l              10              10          10          10          10 mA

        Power-down Current CE > VCC 0.3V, Indus.
        --CMOS Inputs                      VIN > VCC 0.3V,

                                           or VIN < 0.3V, f = 0

Shaded areas contain advance information.

Capacitance[3]

        Parameter             Description                                   Test Conditions                      Max.                    Unit
                                                                                                                   8                      pF
CIN                Input Capacitance                             TA = 25C, f = 1 MHz, VCC = 3.3V                  8                      pF

COUT               I/O Capacitance

Notes:

2. Minimum voltage is2.0V for pulse durations of less than 20 ns.
3. Tested initially and after any design or process changes that may affect these parameters.

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                                                                                          CY7C1041CV33

AC Switching Characteristics[4] Over the Operating Range

                                                -8         -10          -12          -15          -20

Parameter          Description             Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Unit

Read Cycle

tpower[5]   VCC(typical) to the first access 1         1            1            1            1        s

tRC         Read Cycle Time                8           10           12           15           20       ns

tAA         Address to Data Valid                   8           10           12           15           20 ns

tOHA        Data Hold from Address Change 3            3            3            3            3        ns

tACE        CE LOW to Data Valid                    8           10           12           15           20 ns

tDOE        OE LOW to Data Valid                    4           5            6            7            8 ns

tLZOE       OE LOW to Low-Z                0           0            0            0            0        ns

tHZOE       OE HIGH to High-Z[6, 7]                 4           5            6            7            8 ns

tLZCE       CE LOW to Low-Z[7]             3           3            3            3            3        ns

tHZCE       CE HIGH to High-Z[6, 7]                 4           5            6            7            8 ns

tPU         CE LOW to Power-Up             0           0            0            0            0        ns

tPD         CE HIGH to Power-Down                   8           10           12           15           20 ns

tDBE        Byte Enable to Data Valid               4           5            6            7            8 ns

tLZBE       Byte Enable to Low-Z           0           0            0            0            0        ns

tHZBE       Byte Disable to High-Z                  6           6            6            7            8 ns

Write Cycle[8, 9]

tWC         Write Cycle Time               8           10           12           15           20       ns

tSCE        CE LOW to Write End            6           7            8            10           10       ns

tAW         Address Set-Up to Write End    6           7            8            10           10       ns

tHA         Address Hold from Write End    0           0            0            0            0        ns

tSA         Address Set-Up to Write Start  0           0            0            0            0        ns

tPWE        WE Pulse Width                 6           7            8            10           10       ns

tSD         Data Set-Up to Write End       4           5            6            7            8        ns

tHD         Data Hold from Write End       0           0            0            0            0        ns
tLZWE       WE HIGH to Low-Z[7]
tHZWE       WE LOW to High-Z[6, 7]         3           3            3            3            3        ns

                                                    4           5            6            7            8 ns

tBW         Byte Enable to End of Write    6           7            8            10           10       ns

Shaded areas contain advance information.

Notes:

4. Test conditions assume signal transition time of 3 ns or less, timing reference levels of 1.5V, input pulse levels of 0 to 3.0V.
5. tPOWER gives the minimum amount of time that the power supply should be at typical VCC values until the first memory access can be performed.
6. tHZOE, tHZCE, and tHZWE are specified with a load capacitance of 5 pF as in part (d) of AC Test Loads. Transition is measured 500 mV from steady-state voltage.
7. At any given temperature and voltage condition, tHZCE is less than tLZCE, tHZOE is less than tLZOE, and tHZWE is less than tLZWE for any given device.
8. The internal Write time of the memory is defined by the overlap of CE LOW, and WE LOW. CE and WE must be LOW to initiate a Write, and the transition of

       either of these signals can terminate the Write. The input data set-up and hold timing should be referenced to the leading edge of the signal that terminates
       the Write.
9. The minimum Write cycle time for Write Cycle No. 3 (WE controlled, OE LOW) is the sum of tHZWE and tSD.

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AC Test Loads and Waveforms[10]

8-, 10-ns Devices  Z = 50                                                                               12-, 15-, 20-ns Devices R 317
         OUTPUT                                                                                                    3.3V

                               50               30 pF*                                                  OUTPUT                               R2
                               1.5V                                                                                    30 pF                351
* CAPACITIVE LOAD CONSISTS
OF ALL COMPONENTS OF THE
TEST ENVIRONMENT

                               (a)                                                                                            (b)

                                                                                                        High-Z Characteristics

                                                                                                                                   R 317

3.0V                          ALL INPUT PULSES                                                          3.3V
GND
                   90%                          90%                                                     OUTPUT

                   10%                          10%                                                                 5 pF                     R2
                                                                                                                                            351

Rise Time: 1 V/ns              (c)         Fall Time: 1 V/ns                                                                  (d)

Switching Waveforms

Read Cycle No. 1[11, 12]

                                                                                                   tRC

ADDRESS

DATA OUT                                                   tAA                                                                  DATA VALID
                                             tOHA

                   PREVIOUS DATA VALID

Read Cycle No. 2 (OE Controlled) [12, 13]

ADDRESS

                                                                                  tRC
         CE

                               tACE

          OE                     tDOE                                                                                         tHZOE
  BHE, BLE                      tLZOE
                                                                                                                                     tHZCE
DATA OUT                       tDBE
    VCC                        tLZBE                                                                                                 tHZBE

  SUPPLY           HIGH IMPEDANCE                                                                                                                    HIGH
CURRENT                                                                                                                                         IMPEDANCE

                                                                                                        DATA VALID

                        tLZCE                                                                                                             tPD               IICCCC
                        tPU                                                                                                                   50%           IISSBB

                                     50%

Notes:

10. AC characteristics (except High-Z) for all 8-ns and 10-ns parts are tested using the load conditions shown in Figure (a). All other speeds are tested using the
       Thevenin load shown in Figure (b). High-Z characteristics are tested for all speeds using the test load shown in Figure (d).

11. Device is continuously selected. OE, CE, BHE and/or BHE = VIL.
12. WE is HIGH for Read cycle.
13. Address valid prior to or coincident with CE transition LOW.

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Switching Waveforms (continued)                                                                                                     CY7C1041CV33

  Write Cycle No. 1 (CE Controlled)[14, 15]                                                                                            tHA
                                                                                                                               tHD
                                                                                              tWC
       ADDRESS                                                                                                                       tHA
                                                                                                                            tHD
        CE                    tSA                                                                  tSCE
                                                         tAW
        WE                                                                                          tPWE
BHE, BLE                                                                                             tBW

                                                                                                                  tSD

      DATAI/O

Write Cycle No. 2 (BLE or BHE Controlled)

                                                                                          tWC
    ADDRESS

BHE, BLE                      tSA                                                                  tBW

                                                                       tAW
                                                                                                          tPWE

           WE
                                                                                                          tSCE

            CE

                                                                                                                       tSD
    DATAI/O

Notes:
14. Data I/O is high-impedance if OE or BHE and/or BLE = VIH.
15. If CE goes HIGH simultaneously with WE going HIGH, the output remains in a high-impedance state.

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Switching Waveforms (continued)

  Write Cycle No.3 (WE Controlled, OE LOW)

                                                                                            tWC
      ADDRESS

CE                                            tSCE

                                         tAW                                                                     tHA

             tSA                                                                                 tPWE

        WE
                                                                                       tBW

BHE, BLE

                                              tHZWE                                                    tSD  tHD

DATA I/O

                                                                                                            tLZWE

Truth Table

CE OE WE BLE BHE              I/O0I/O7            I/O8I/O15                                                     Mode              Power
                                              High-Z                                             Power-down
HXX X        X High-Z                         Data Out                                           Read All Bits               Standby (ISB)
                                              High-Z                                             Read Lower Bits Only        Active (ICC)
L LH L       L Data Out                       Data Out                                           Read Upper Bits Only        Active (ICC)
                                              Data In                                            Write All Bits              Active (ICC)
L LH L       H Data Out                       High-Z                                             Write Lower Bits Only       Active (ICC)
                                              Data In                                            Write Upper Bits Only       Active (ICC)
L LH H       L High-Z                         High-Z                                             Selected, Outputs Disabled  Active (ICC)
                                                                                                                             Active (ICC)
L XL L       L Data In

L XL L       H Data In

L XL H       L High-Z

L HH X       X High-Z

Document #: 38-05134 Rev. *D                                                                                                 Page 7 of 11
Ordering Information                                                   CY7C1041CV33

CY7C1041CV33                                                                    Operating
                                                                                   Range
Speed         Ordering Code   Package                    Package Type
(ns)                           Name   48-ball Fine Pitch BGA                  Commercial
                               BA48B   44-lead (400-mil) Molded SOJ              Industrial
10 CY7C1041CV33-10BAC            V34   44-pin TSOP II Z44
                                 Z44   48-ball Fine Pitch BGA                  Commercial
       CY7C1041CV33-10VC       BA48B   44-lead (400-mil) Molded SOJ              Industrial
                                 V34   44-pin TSOP II Z44
       CY7C1041CV33-10ZC         Z44   48-ball Fine Pitch BGA                  Commercial
                               BA48B   44-lead (400-mil) Molded SOJ              Industrial
       CY7C1041CV33-10BAI        V34   44-pin TSOP II Z44
                                 Z44   48-ball Fine Pitch BGA                  Commercial
       CY7C1041CV33-10VI       BA48B   44-lead (400-mil) Molded SOJ              Industrial
                                 V34   44-pin TSOP II Z44
       CY7C1041CV33-10ZI         Z44   48-ball Fine Pitch BGA
                               BA48B   44-lead (400-mil) Molded SOJ
12 CY7C1041CV33-12BAC            V34   44-pin TSOP II Z44
                                 Z44   48-ball Fine Pitch BGA
       CY7C1041CV33-12VC       BA48B   44-lead (400-mil) Molded SOJ
                                 V34   44-pin TSOP II Z44
       CY7C1041CV33-12ZC         Z44   48-ball Fine Pitch BGA
                               BA48B   44-lead (400-mil) Molded SOJ
       CY7C1041CV33-12BAI        V34   44-pin TSOP II Z44
                                 Z44   48-ball Fine Pitch BGA
       CY7C1041CV33-12VI       BA48B   44-lead (400-mil) Molded SOJ
                                 V34   44-pin TSOP II Z44
       CY7C1041CV33-12ZI         Z44

15 CY7C1041CV33-15BAC

       CY7C1041CV33-15VC

       CY7C1041CV33-15ZC

       CY7C1041CV33-15BAI

       CY7C1041CV33-15VI

       CY7C1041CV33-15ZI

20 CY7C1041CV33-20BAC

       CY7C1041CV33-20VC

       CY7C1041CV33-20ZC

       CY7C1041CV33-20BAI

       CY7C1041CV33-20VI

       CY7C1041CV33-20ZI

Document #: 38-05134 Rev. *D                                           Page 8 of 11
                                                                              CY7C1041CV33

Package Diagrams

                              48-ball (7.00 mm x 8.5 mm x 1.2 mm) FBGA BA48B

                                                                              51-85106-*D

                              44-lead (400-mil) Molded SOJ V34

Document #: 38-05134 Rev. *D                                                               51-85082-*B

                                                                                            Page 9 of 11
                                                  CY7C1041CV33

Package Diagrams (continued)

                              44-pin TSOP II Z44

                                                                                                                                                                                                                                   51-85087-*A

All products and company names mentioned in this document may be the trademarks of their respective holders.

Document #: 38-05134 Rev. *D                      Page 10 of 11

Cypress Semiconductor Corporation, 2002. The information contained herein is subject to change without notice. Cypress Semiconductor Corporation assumes no responsibility for the use
of any circuitry other than circuitry embodied in a Cypress Semiconductor product. Nor does it convey or imply any license under patent or other rights. Cypress Semiconductor does not authorize
its products for use as critical components in life-support systems where a malfunction or failure may reasonably be expected to result in significant injury to the user. The inclusion of Cypress
Semiconductor products in life-support systems application implies that the manufacturer assumes all risk of such use and in doing so indemnifies Cypress Semiconductor against all charges.
                                                                            CY7C1041CV33

Document History Page

Document Title: CY7C1041CV33 256K x 16 Static RAM
Document Number: 38-05134

REV.  ECN NO.  Issue          Orig. of                   Description of Change
               Date           Change

**    109513 12/13/01 HGK New Data Sheet

*A    112440 12/20/01         BSS Updated 51-85106 from revision *A to *C

*B    112859 03/25/02         DFP Added CY7C1042CV33 in BGA package

                                        Removed 1042 BGA option pin ACC Final Data Sheet

*C    116477 09/16/02         CEA Add applications foot note to data sheet

*D    119797 10/21/02         DFP Added 20-ns speed bin

Document #: 38-05134 Rev. *D                                                              Page 11 of 11
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