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CY7B993V-2AXI

器件型号:CY7B993V-2AXI
器件类别:热门应用    无线/射频/通信   
文件大小:4537.43KB,共10页
厂商名称:Cypress
厂商官网:http://www.cypress.com/
标准:  
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器件描述

phase locked loops - pll 3.3V 100mhz 10 ind programable

参数
Manufacturer: Cypress Semiconductor
Product Category: Phase Locked Loops - PLL
RoHS: Yes
Brand: Cypress Semiconductor
Type: Zero Delay PLL Clock Buffer
Number of Circuits: 1
Maximum Input Frequency: 100 MHz
Minimum Input Frequency: 12 MHz
Output Frequency Range: 12 MHz to 100 MHz
Supply Voltage - Max: 3.63 V
Supply Voltage - Min: 2.97 V
Maximum Operating Temperature: + 85 C
Mounting Style: SMD/SMT
Package / Case: TQFP-100
Packaging: Tray
Minimum Operating Temperature: - 40 C
Operating Supply Voltage: 3.3 V
Series: CY7B993V
Factory Pack Quantity: 90
Tradename: RoboClock

CY7B993V-2AXI器件文档内容

                                                     RoboClock
                                       CY7B993V, CY7B994V

High Speed Multi Phase PLL Clock Buffer

Features                                                       Functional Description

500 ps Max Total Timing Budget (TTBTM) window                 The CY7B993V and CY7B994V High-speed Multi-phase PLL
12 MHz to 100 MHz (CY7B993V), or 24 MHz to 200 MHz            Clock Buffers offer user selectable control over system clock
                                                               functions. This multiple output clock driver provides the system
  (CY7B994V) Input/Output Operation                            integrator with functions necessary to optimize the timing of
Matched Pair Output Skew < 200 ps                             high-performance computer and communication systems.
Zero Input-to-Output Delay                                    These devices feature a guaranteed maximum TTB window
18 LVTTL Outputs Driving 50 Terminated Lines                  specifying all occurrences of output clocks with respect to the
16 Outputs at 200 MHz: Commercial Temperature                 input reference clock across variations in output frequency,
6 Outputs at 200 MHz: Industrial Temperature                  supply voltage, operating temperature, input edge rate, and
3.3V LVTTL/LVPECL, Fault-tolerant, and Hot Insertable         process.
                                                               Eighteen configurable outputs each drive terminated
  Reference Inputs                                             transmission lines with impedances as low as 50 while delivering
Phase Adjustments in 625 ps/1300 ps Steps Up to 10.4 ns     minimal and specified output skews at LVTTL levels. The outputs are
Multiply/Divide Ratios of 16, 8, 10, 12                      arranged in five banks. Banks 1 to 4 of four outputs allow a divide
Individual Output Bank Disable                                function of 1 to 12, while simultaneously allowing phase
Output High Impedance Option for Testing Purposes             adjustments in 625 ps to 1300 ps increments up to 10.4 ns. One
Fully Integrated Phase Locked Loop (PLL) with Lock Indicator  of the output banks also includes an independent clock invert
<50-ps Typical Cycle-to-Cycle Jitter                          function. The feedback bank consists of two outputs, which
Single 3.3V 10% Supply                                      allows divide-by functionality from 1 to 12 and limited phase
100-pin TQFP Package                                          adjustments. Any one of these eighteen outputs can be
100-pin BGA Package                                           connected to the feedback input as well as driving other inputs.
                                                               Selectable reference input is a fault tolerance feature that allows
                                                               smooth change-over to secondary clock source, when the
                                                               primary clock source is not in operation. The reference inputs
                                                               and feedback inputs are configurable to accommodate both
                                                               LVTTL or Differential (LVPECL) inputs. The completely
                                                               integrated PLL reduces jitter and simplifies board layout.

Cypress Semiconductor Corporation 198 Champion Court          San Jose, CA 95134-1709 408-943-2600
Document #: 38-07127 Rev. *J
                                                                                                             Revised April 26, 2011

                                                                                                                                                   [+] Feedback
                                                                                                                                RoboClock
                                                                                                                  CY7B993V, CY7B994V

Logic Block Diagram

                                 FBKA+                                    Phase     Filter            VCO                                 LOCK
                                                                          Freq.
                                 FBKA                                    Detector                                Control Logic
                                 FBKB+                                                                            Divide and Phase
                                 FBKB                                                                            Generator
                                FBSEL
                                REFA+                                                           FS 3
                                                                             OUTPUT_MODE 3
                                REFA
                                REFB+
                                REFB
                              REFSEL

                                                                    FBF0  3         Divide and             QFA0
                                                                          3         Phase                   QFA1
                              Feedback Bank FBDS0                         3         Select
                                                                                    Matrix                 4QA0
                                                                  FBDS1                                    4QA1
                                                                  FBDIS                                    4QB0
                                                                                                           4QB1
                              Bank 4      4F0                             3         Divide and
                                                                                    Phase                  3QA0
                                          4F1                             3         Select                 3QA1
                                        4DS0                              3         Matrix                 3QB0
                                        4DS1                              3                                3QB1
                                        DIS4
                                                                                                           2QA0
                              Bank 3      3F0                             3         Divide and             2QA1
                              Bank 2                                                Phase                  2QB0
                                          3F1                             3         Select                 2QB1
                                        3DS0                              3         Matrix
                                        3DS1                              3                                1QA0
                                        DIS3                                                               1QA1
                                                                          3                                1QB0
                                        INV3                                                               1QB1
                                                                          3         Divide and
                                          2F0                                       Phase
                                                                          3         Select
                                          2F1                             3         Matrix
                                        2DS0                              3
                                        2DS1
                                        DIS2

                              Bank 1      1F0                             3         Divide and
                                                                                    Phase
                                          1F1                             3         Select
                                        1DS0                              3         Matrix
                                        1DS1                              3
                                        DIS1

Document #: 38-07127 Rev. *J                                                                                                                    Page 2 of 18
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                                                                                                          RoboClock
                                                                                            CY7B993V, CY7B994V

Contents                                                                                    Absolute Maximum Conditions ........................................10
                                                                                            Operating Range ................................................................10
Features ............................................................................... 1  Electrical Characteristics...................................................10
                                                                                            Switching Characteristics .................................................11
Functional Description ....................................................... 1            AC Timing Diagrams ..........................................................13
                                                                                            Ordering Information .........................................................14
Logic Block Diagram .......................................................... 2            Package Diagrams .............................................................15
                                                                                            Document History Page ....................................................17
Contents .............................................................................. 3   Sales, Solutions, and Legal Information .........................18

Pinouts ................................................................................ 4        Worldwide Sales and Design Support.......................... 18
                                                                                                  Products ....................................................................... 18
Block Diagram Description ................................................ 6                      PSoC Solutions ............................................................ 18
      Phase Frequency Detector and Filter............................ 6
      VCO, Control Logic, Divider, and Phase Generator...... 6
      Time Unit Definition ....................................................... 7
      Divide and Phase Select Matrix .................................... 7
      Output Disable Description............................................ 8
      INV3 Pin Function ......................................................... 9
      Lock Detect Output Description..................................... 9
      Factory Test Mode Description ..................................... 9
      Safe Operating Zone ..................................................... 9

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Pinouts                                                                                RoboClock
                                                                         CY7B993V, CY7B994V

                              Figure 1. Pin Diagram 100-Pin TQFP

                     LOCK
                          FBDS1
                                FBDS0
                                      GND
                                            1QB1
                                                 VCCN
                                                       1QB0
                                                             GND
                                                                   GND
                                                                        1QA1
                                                                              VCCN
                                                                                    1QA0
                                                                                          GND
                                                                                                GND
                                                                                                     QFA0
                                                                                                           VCCN
                                                                                                                 QFA1
                                                                                                                       GND
                                                                                                                            GND
                                                                                                                                  FBKB+
                                                                                                                                        FBKB
                                                                                                                                              FBSEL
                                                                                                                                                   FBKA
                                                                                                                                                         FBKA+
                                                                                                                                                               VCCQ

                     100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76

           GND   1                                                                                                                                                   75  VCCQ
            3F1                                                                                                                                                          REFA+
            4F1  2                                                                                                                                                   74  REFA
            3F0                                                                                                                                                          REFSEL
            4F0  3                                                                                                                                                   73  REFB
          4DS1                                                                                                                                                           REFB+
         3DS1    4                                                                                                                                                   72  2F0
           GND                                                                                                                                                           FS
         4QB1    5                                                                                                                                                   71  GND
         VCCN                                                                                                                                                            2QA0
         4QB0    6                                                                                                                                                   70  VCCN
           GND                                                                                                                                                           2QA1
           GND   7                                                                                                                                                   69  GND
         4QA1                                                                                                                                                            GND
         VCCN    8                                                                                                                                                   68  2QB0
         4QA0                                                                                                                                                            VCCN
           GND   9                                                                                                                                                   67  2QB1
          2DS1                                                                                                                                                           GND
          1DS1   10                                                                                                                                                  66  FBF0
         VCCQ                                                                                                                                                            1F0
          4DS0   11           CY7B993/4V                                                                                                                             65  GND
          3DS0                                                                                                                                                           VCCQ
          2DS0   12                                                                                                                                                  64  FBDIS
          1DS0                                                                                                                                                           DIS4
           GND   13                                                                                                                                                  63  DIS3

                 14                                                                                                                                                  62

                 15                                                                                                                                                  61

                 16                                                                                                                                                  60

                 17                                                                                                                                                  59

                 18                                                                                                                                                  58

                 19                                                                                                                                                  57

                 20                                                                                                                                                  56

                 21                                                                                                                                                  55

                 22                                                                                                                                                  54

                 23                                                                                                                                                  53

                 24                                                                                                                                                  52

                 25                                                                                                                                                  51

                     26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

                     GND
                          GND
                                GND
                                      VCCQ
                                            VCCQ
                                                 2F1
                                                       1F1
                                                             DIS1
                                                                   DIS2
                                                                        GND
                                                                              3QA0
                                                                                    VCCN
                                                                                          3QA1
                                                                                                GND
                                                                                                     GND
                                                                                                           3QB0
                                                                                                                VCCN
                                                                                                                      3QB1
                                                                                                                            GND
                                                                                                                                  VCCQ
                                                                                                                                        INV3
                                                                                                                                             GND
                                                                                                                                                   OUTPUT_MODE
                                                                                                                                                         VCCQ
                                                                                                                                                               GND

Document #: 38-07127 Rev. *J                                                                                                                                                     Page 4 of 18
                                                                                                                                                                                                  [+] Feedback
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Pinouts (continued)

                                                     Figure 2. Pin Diagram 100-Pin BGA

                1                     2        3                  4          5             6           7              8     9             10

              1QB1 1QB0 1QA1 1QA0 QFA0 QFA1 FBKB+ VCCQ FBKA FBKA+

      A

             VCCN VCCN VCCN VCCN VCCN VCCN VCCQ FBKB FBSEL REFA+

      B

              GND GND GND GND GND GND VCCQ GND GND REFA

      C

                LOCK                  4F0      3F1            GND       FBDS1 FBDS0 2F0                          VCCQ       REFSEL        REFB
                             (3_level) (3_level)                        (3_level) (3_level) (3_level)
      D

                4QB1                  VCCN    4DS1            GND            3F0           4F1  GND                 FS      VCCN          REFB+
                                            (3_level)                   (3_level) (3_level)                      (3_level)
      E

      F         4QB0                  VCCN    3DS1            GND       GND             GND     GND                FBF0     VCCN          2QA0
                                            (3_level)                                                            (3_level)

      G         4QA1           2DS1            VCCQ           GND       GND             GND     GND              VCCQ          1F0        2QA1
                             (3_level)                                                                                      (3_level)

      H         4QA0           1DS1 1DS0                      VCCQ      GND             GND                OUTPUT                         2QB0
                             (3_level) (3_level)                                                VCCQ MODE FBDIS

                                                                                                           (3_level)

      J           4DS0 3DS0 2DS0                              DIS1      VCCN VCCN               GND                INV3     DIS3          2QB1
                (3_level) (3_level) (3_level)                                                                    (3_level)

                2F1                   1F1      DIS2           VCCN 3QA0                 3QA1    GND              3QB0       3QB1          DIS4
                (3_level) (3_level)
      K

Table 1. Pin Definition [1]

      Pin Name  I/O Pin Type                                                                           Pin Description

FBSEL           Input                 LVTTL    Feedback Input Select. When LOW, FBKA inputs are selected. When HIGH, the FBKB
FBKA+, FBKA    Input                 LVTTL/   inputs are selected. This input has an internal pull-down.
FBKB+, FBKB                          LVDIFF   Feedback Inputs. One pair of inputs selected by the FBSEL is used to feedback the clock
                Input                          output xQn to the phase detector. The PLL operates such that the rising edges of the
REFA+, REFA    Input                 LVTTL/   reference and feedback signals are aligned in both phase and frequency. These inputs
REFB+, REFB    Input                 LVDIFF   can operate as differential PECL or single-ended TTL inputs. When operating as a
REFSEL          Input                 LVTTL    single-ended LVTTL input, the complementary input must be left open.
FS                                             Reference Inputs. These inputs can operate as differential PECL or single-ended TTL
FBF0                                  3-level  reference inputs to the PLL. When operating as a single-ended LVTTL input, the comple-
                                      Input    mentary input must be left open.
                                      3-level  Reference Select Input. The REFSEL input controls how the reference input is
                                      Input    configured. When LOW, it uses the REFA pair as the reference input. When HIGH, it uses
                                               the REFB pair as the reference input. This input has an internal pull-down.
                                               Frequency Select. This input must be set according to the nominal frequency (fNOM) (see
                                               Table 2).
                                               Feedback Output Phase Function Select. This input determines the phase function of
                                               the Feedback bank's QFA[0:1] outputs (see Table 4).

Note

1.  For all three-state inputs, HIGH  indicates a connection  to  VCC,  LOW  indicates  a  connection  to  GND,  and  MID  indicates  an  open  connection.  Internal  termination
    circuitry holds an unconnected    input to VCC/2.

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                                                                                                      RoboClock
                                                                                        CY7B993V, CY7B994V

Table 1. Pin Definition (continued)[1]

     Pin Name        I/O  Pin Type                                  Pin Description
FBDS[0:1]         Input
FBDIS             Input   3-level Feedback Divider Function Select. These inputs determine the function of the QFA0
                          Input and QFA1 outputs (see Table 5).
[1:4]F[0:1]       Input
[1:4]DS[0:1]      Input   LVTTL         Feedback Disable. This input controls the state of QFA[0:1]. When HIGH, the QFA[0:1]
DIS[1:4]          Input                 is disabled to the "HOLD-OFF" or "High Z" state; the disable state is determined by
                                        OUTPUT_MODE. When LOW, the QFA[0:1] is enabled (see Table 6). This input has an
INV3              Input                 internal pull-down.

LOCK              Output  3-level Output Phase Function Select. Each pair controls the phase function of the respective
OUTPUT_MODE       Input   Input bank of outputs (see Table 4).

QFA[0:1]          Output  3-level Output Divider Function Select. Each pair controls the divider function of the respective
                  Output  Input bank of outputs (see Table 5).
[1:4]Q[A:B][0:1]
VCCN                      LVTTL         Output Disable. Each input controls the state of the respective output bank. When HIGH,
VCCQ                                    the output bank is disabled to the "HOLD-OFF" or "High Z" state; the disable state is
GND                                     determined by OUTPUT_MODE. When LOW, the [1:4]Q[A:B][0:1] is enabled (see
                                        Table 6). These inputs each have an internal pull-down.

                          3-level       Invert Mode. This input only affects Bank 3. When this input is LOW, each matched output
                          Input         pair becomes complementary (3QA0+, 3QA1, 3QB0+, 3QB1). When this input is HIGH,
                                        all four outputs in the same bank are inverted. When this input is MID all four outputs are
                                        non inverting.

                          LVTTL PLL Lock Indicator. When HIGH, this output indicates the internal PLL is locked to the
                                       reference signal. When LOW, the PLL is attempting to acquire lock.

                          3-Level       Output Mode. This pin determines the clock outputs' disable state. When this input is
                          Input         HIGH, the clock outputs disable to high impedance (High Z). When this input is LOW, the
                                        clock outputs disable to "HOLD-OFF" mode. When in MID, the device enters factory test
                                        mode.

                          LVTTL         Clock Feedback Output. This pair of clock outputs is intended to be connected to the
                                        FB input. These outputs have numerous divide options and three choices of phase adjust-
                                        ments. The function is determined by the setting of the FBDS[0:1] pins and FBF0.

                          LVTTL Clock Output. These outputs provide numerous divide and phase select functions deter-
                                       mined by the [1:4]DS[0:1] and [1:4]F[0:1] inputs.

                          PWR Output Buffer Power. Power supply for each output pair.

                          PWR Internal Power. Power supply for the internal circuitry.

                          PWR Device Ground.

Block Diagram Description                                           The REF inputs can be changed dynamically. When changing
                                                                    from one reference input to the other of the same frequency, the
Phase Frequency Detector and Filter                                 PLL is optimized to ensure that the clock output period is not less
These two blocks accept signals from the REF inputs (REFA+,         than the calculated system budget (tMIN = tREF (nominal
REFA, REFB+, or REFB) and the FB inputs (FBKA+, FBKA,            reference clock period) tCCJ (cycle-to-cycle jitter) tPDEV (Max
FBKB+, or FBKB). Correction information is then generated to       period deviation)) while reacquiring the lock.
control the frequency of the voltage-controlled oscillator (VCO).
These two blocks, along with the VCO, form a PLL that tracks        VCO, Control Logic, Divider, and Phase Generator
the incoming REF signal.                                            The VCO accepts analog control inputs from the PLL filter block.
The CY7B993V/994V have a flexible REF and FB input scheme.          The FS control pin setting determines the nominal operational
These inputs allow the use of either differential LVPECL or         frequency range of the divide by one output (fNOM) of the device.
single-ended LVTTL inputs. To configure as single-ended LVTTL       fNOM is directly related to the VCO frequency. There are two
inputs, the complementary pin must be left open (internally pulled  versions: a low-speed device (CY7B993V) where fNOM ranges
to 1.5V). The other input pin can then be used as an LVTTL input.   from 12 MHz to 100 MHz, and a high-speed device (CY7B994V)
The REF inputs are also tolerant to hot insertion.                  that ranges from 24 MHz to 200 MHz. The FS setting for each
                                                                    device is shown in Table 2.
                                                                    The fNOM frequency is seen on "divide-by-one" outputs. For the
                                                                    CY7B994V, the upper fNOM range extends from 96 MHz to
                                                                    200 MHz.

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                                                                                                                                                 RoboClock
                                                                                                                                   CY7B993V, CY7B994V

Table 2. Frequency Range Select                                                   Table 4. Output Skew Select Function

             CY7B993V                              CY7B994V                                                       Function         Output Skew Function
                                                                                                                   Selects
  FS[2]      fNOM (MHz)                            fNOM (MHz)
                                                                                             [1:4]F0                                                                                                           Feed-
LOW         Min                 Max               Min            Max              [1:4]F1 and Bank1                                Bank2 Bank3 Bank4                                                           back
MID                                                                                                                                                                                                            Bank
HIGH         12                 26                 24            52                           FBF0                                                                                                              4tU
                                                                                                                                                                                                                NA
             24                 52                 48            100              LOW                                  LOW   4tU  4tU   8tU                                                  8tU            NA
                                                                                  LOW                                   MID  3tU  3tu   7tU                                                  7tU            NA
             48                 100                96            200              LOW                                  HIGH  2tU         6tU                                                  6tU            0tu
                                                                                   MID                                 LOW   1tU  2tU  BK1[3]                                                BK1[3]           NA
Time Unit Definition                                                               MID                                  MID  0tU   1tU                                                                         NA
                                                                                   MID                                 HIGH  +1tU  0tU     0tU                                                   0tU            NA
Selectable skew is in discrete increments of time unit (tU). The                  HIGH                                 LOW   +2tU  +1tU  BK2[3]                                                BK2[3]           +4tU
value of a tU is determined by the FS setting and the maximum                     HIGH                                  MID  +3tU  +2tU
nominal output frequency. The equation to be used to determine                    HIGH                                 HIGH  +4tU  +3tU   +6tU                                                  +6tU
the tU value is as follows:                                                                                                        +4tU   +7tU                                                  +7tU
tU = 1/(fNOM*N)                                                                                                                           +8tU                                                  +8tU
N is a multiplication factor which is determined by the FS setting.
fNOM is nominal frequency of the device. N is defined in Table 3.                 Table 5. Output Divider Function

Table 3. N Factor Determination

             CY7B993V                              CY7B994V                                                       Function         Output Divider Function
                                                                                                                   Selects
   FS            wfhNiOcMh      (MHz) at           wfhNiOcMh     (MHz) at
         N                      tU =1.0 ns     N                 tU =1.0 ns       [1:4]DS1 [1:4]DS0                                                                                                            Feed-
LOW
MID      64      15.625                        32                31.25                                            and  and Bank1 Bank2 Bank3 Bank4 back
HIGH                                                                              FBDS1 FBDS0                                                                                                                  Bank

         32      31.25                         16                62.5                                             LOW LOW    /1    /1                                                 /1           /1          /1

         16                     62.5           8                 125                                              LOW  MID   /2    /2                                                 /2           /2          /2

Divide and Phase Select Matrix                                                                                    LOW HIGH /3      /3                                                 /3           /3          /3
The Divide and Phase Select Matrix is comprised of five
independent banks: four banks of clock outputs and one bank for                                                   MID  LOW   /4    /4                                                 /4           /4          /4
feedback. Each clock output bank has two pairs of low-skew,
high-fanout output buffers ([1:4]Q[A:B][0:1]), two phase function                                                 MID  MID   /5    /5                                                 /5           /5          /5
select inputs ([1:4]F[0:1]), two divider function selects
([1:4]DS[0:1]), and one output disable (DIS[1:4]).                                                                MID HIGH /6      /6                                                 /6           /6          /6
The feedback bank has one pair of low-skew, high-fanout output
buffers (QFA[0:1]). One of these outputs may connect to the                       HIGH LOW                                   /8    /8                                                 /8           /8          /8
selected feedback input (FBK[A:B]). This feedback bank also
has one phase function select input (FBF0), two divider function                  HIGH                                 MID   /10 /10 /10 /10 /10
selects FSDS[0:1], and one output disable (FBDIS).
The phase capabilities that are chosen by the phase function                      HIGH HIGH /12 /12 /12 /12 /12
select pins are shown in Table 4. The divide capabilities for each
bank are shown in Table 5.                                                        Figure 3 illustrates the timing relationship of programmable skew
                                                                                  outputs. All times are measured with respect to REF with the
                                                                                  output used for feedback programmed with 0tU skew. The PLL
                                                                                  naturally aligns the rising edge of the FB input and REF input. If
                                                                                  the output used for feedback is programmed to another skew
                                                                                  position, then the whole tU matrix shifts with respect to REF. For
                                                                                  example, if the output used for feedback is programmed to shift
                                                                                  8tU, then the whole matrix is shifted forward in time by 8tU. Thus
                                                                                  an output programmed with 8tU of skew is effectively skewed
                                                                                  16tU with respect to REF.

Notes

2.  The level to be set on FS   is determined  by the "nominal"  oapnedraFtBingarfereaqtufeNnOcMyw(fhNeOnM)thoef  tohuetpVuCt OcoannndePctheadsetoGFeBneisrautnodr.ivfNidOeMd.always  appears  on  an  output  when
    the output is operating in  the undivided  mode. The REF

3. BK1, BK2 denotes following the skew setting of Bank1 and Bank2, respectively.

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                                                                                          RoboClock
                                                                            CY7B993V, CY7B994V

                  Figure 3. Typical Outputs with FB Connected to a Zero-Skew Output[]

                            t0 8t U
                                   t0 7t U
                                           t0 6t U
                                                  t0 5t U
                                                         t0 4t U
                                                                  t0 3t U
                                                                         t0 2t U
                                                                                 t0 1t U
                                                                                         t0
                                                                                                 t0+1t U
                                                                                                         t0+2t U
                                                                                                                t0+3t U
                                                                                                                        t0+4t U
                                                                                                                               t0+5t U
                                                                                                                                       t0+6t U
                                                                                                                                              t0 +7t U
                                                                                                                                                     t0 +8t U

                  FBInput

                  REFInput

1F[1:0]  3F[1:0]
2F[1:0]  4F[1:0]
(N/A)
         LL       8tU
(N/A)
(N/A)    LM       7tU

LL      LH       6tU
LM
         (N/A)    4tU
LH      (N/A)    3tU
ML
MM      (N/A)    2tU
MH      (N/A)
HL       MM      1tU
HM      (N/A)     0t U
HH      (N/A)    +1t U
(N/A)    (N/A)    +2t U
(N/A)    (N/A)    +3t U
(N/A)     HL      +4t U
          HM      +6t U
                  +7t U
           HH     +8t U

Output Disable Description                                       state, non-inverting outputs are driven to a logic LOW state on
The feedback Divide and Phase Select Matrix Bank has two         its falling edge. Inverting outputs are driven to a logic HIGH state
outputs, and each of the four Divide and Phase Select Matrix     on its rising edge. This ensures the output clocks are stopped
Banks have four outputs. The outputs of each bank can be         without glitch. When a bank of outputs is disabled to High Z state,
independently put into a HOLD-OFF or high impedance state.       the respective bank of outputs go High Z immediately.
The combination of the OUTPUT_MODE and DIS[1:4]/FBDIS
inputs determines the clock outputs' state for each bank. When   Table 6. DIS[1:4]/FBDIS Pin Functionality
the DIS[1:4]/FBDIS is LOW, the outputs of the corresponding
bank is enabled. When the DIS[1:4]/FBDIS is HIGH, the outputs    OUTPUT_MODE                  DIS[1:4]/FBDIS    Output Mode
for that bank is disabled to a high impedance (High Z) or           HIGH/LOW                         LOW          ENABLED
HOLD-OFF state depending on the OUTPUT_MODE input.                      HIGH                        HIGH            HIGH Z
Table 6 defines the disabled output functions.                           LOW                        HIGH         HOLD-OFF
The HOLD-OFF state is intended to be a power saving feature.             MID                           X
An output bank is disabled to the HOLD-OFF state in a maximum                                                 FACTORY TEST
of six output clock cycles from the time when the disable input
(DIS[1:4]/FBDIS) is HIGH. When disabled to the HOLD-OFF

Note                                                                                                         Page 8 of 18
  4. FB connected to an output selected for "Zero" skew (i.e., FBF0 = MID or XF[1:0] = MID).

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                                                                                                                           RoboClock
                                                                                                             CY7B993V, CY7B994V

INV3 Pin Function                                                     HIGH. When the DIS4 input is driven HIGH in factory test mode,
Bank3 has signal invert capability. The four outputs of Bank3 act     all clock outputs go to High Z; after the selected reference clock
as two pairs of complementary outputs when the INV3 pin is            pin has five positive transitions, all the internal finite state
driven LOW. In complementary output mode, 3QA0 and 3QB0               machines (FSM) are set to a deterministic state. The determin-
are non-inverting; 3QA1and 3QB1 are inverting outputs. All four       istic state of the state machines depend on the configurations of
outputs are inverted when the INV3 pin is driven HIGH. When           the divide selects, skew selects, and frequency select input. All
the INV3 pin is left in MID, the outputs do not invert. Inversion of  clock outputs stay in high impedance mode and all FSMs stay in
the outputs are independent of the skew and divide functions.         the deterministic state until DIS4 is deasserted. When DIS4 is
Therefore, clock outputs of Bank3 can be inverted, divided, and       deasserted (with OUTPUT_MODE still at MID), the device
skewed at the same time.                                              re-enters factory test mode.
                                                                      Safe Operating Zone
Lock Detect Output Description                                        Figure 4 illustrates the operating condition at which the device
The LOCK detect output indicates the lock condition of the            does not exceed its allowable maximum junction temperature of
integrated PLL. Lock detection is accomplished by comparing           150 C. Figure 4 shows the maximum number of outputs that can
the phase difference between the reference and feedback               operate at 185 MHz (with 25 pF load and no air flow) or 200 MHz
inputs. Phase error is declared when the phase difference             (with 10 pF load and no air flow) at various ambient tempera-
between the two inputs is greater than the specified device           tures. At the limit line, all other outputs are configured to
propagation delay limit (tPD).                                        divide-by-two (i.e., operating at 92.5 MHz) or lower frequencies.
When in the locked state, after four or more consecutive              The device operates below maximum allowable junction temper-
feedback clock cycles with phase-errors, the LOCK output is           ature of 150 C when its configuration (with the specified
forced LOW to indicate out-of-lock state.                             constraints) falls within the shaded region (safe operating zone).
When in the out-of-lock state, 32 consecutive phase-errorless         Figure 4 shows that at 85 C, the maximum number of outputs
feedback clock cycles are required to allow the LOCK output to        that can operate at 200 MHz is 6; and at 70 C, the maximum
indicate lock condition (LOCK = HIGH).                                number of outputs that can operate at 185 MHz is 16 (with 25 pF
If the feedback clock is removed after LOCK has gone HIGH, a          load and 0-m/s air flow).
"Watchdog" circuit is implemented to indicate the out-of-lock         Figure 4. Typical Safe Operating Zone
condition after a time-out period by deasserting LOCK LOW. This
time out period is based upon a divided down reference clock.                                  Typical Safe Operating Zone
This assumes that there is activity on the selected REF input. If                               (25-pF Load, 0-m /s air flow )
there is no activity on the selected REF input then the LOCK
detect pin may not accurately reflect the state of the internal PLL.  Ambient Temperature (C)  100           Safe Operating Zone
                                                                                                95
Factory Test Mode Description                                                                   90           4 6 8 10 12 14 16 18
The device enters factory test mode when the OUTPUT_MODE                                        85
is driven to MID. In factory test mode, the device operates with                                80
its internal PLL disconnected; input level supplied to the                                      75
reference input is used in place of the PLL output. In TEST mode                                70
the selected FB input(s) must be tied LOW. All functions of the                                 65
device are still operational in factory test mode except the                                    60
internal PLL and output bank disables. The OUTPUT_MODE                                          55
input is designed to be a static input. Dynamically toggling this                               50
input from LOW to HIGH may temporarily cause the device to go                                             2
into factory test mode (when passing through the MID state).
                                                                                                             Num ber of Outputs at 185 MHz
Factory Test Reset
When in factory test mode (OUTPUT_MODE = MID), the device
can be reset to a deterministic state by driving the DIS4 input

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                                                                                                                                                                                                                                RoboClock
                                                                                                                                                                                                                  CY7B993V, CY7B994V

Absolute Maximum Conditions                                               Output Current into Outputs (LOW)............................. 40 mA
                                                                          Static Discharge Voltage........................................... > 1100V
Exceeding maximum ratings may shorten the useful life of the              (per MIL-STD-883, Method 3015)
device. User guidelines are not tested.[5]                                Latch up Current................................................... > 200 mA
Storage Temperature ................................. 50C to +125C
Ambient Temperature with                                                  Operating Range
Power Applied ............................................ 40C to +125C
Supply Voltage to Ground Potential................0.5V to +4.6V                Range                                                                                                                             Ambient Temperature            VCC
DC Input Voltage ..................................... 0.3V to VCC+0.5V  Commercial                                                                                                                                   0C to +70C           3.3V 10%
                                                                          Industrial                                                                                                                                                        3.3V 10%
                                                                                                                                                                                                                      40C to +85C

Electrical Characteristics Over the Operating Range

Parameter  Description                                                                                                                                                                      Test Conditions                       Min       Max Unit

LVTTL Compatible Output Pins (QFA[0:1], [1:4]Q[A:B][0:1], LOCK)

VOH        LVTTL HIGH Voltage QFA[0:1], [1:4]Q[A:B][0:1]                                                                                                                                    VCC = Min, IOH = 30 mA 2.4                         V

                              LOCK                                                                                                                                                          IOH = 2 mA, VCC = Min                2.4           V

VOL        LVTTL LOW Voltage QFA[0:1], [1:4]Q[A:B][0:1]                                                                                                                                     VCC = Min, IOL= 30 mA                          0.5  V

                              LOCK                                                                                                                                                          IOL= 2 mA, VCC = Min                           0.5  V

IOZ        High impedance State Leakage Current                                                                                                                                                                                   100      100  A

LVTTL Compatible Input Pins (FBKA, FBKB, REFA, REFB, FBSEL, REFSEL, FBDIS, DIS[1:4])

VIH        LVTTL Input HIGH FBK[A:B], REF[A:B]                                                                                                                                            Min < VCC < Max                       2.0 VCC + 0.3 V
                                                                                                                                                                                                                                  2.0 VCC + 0.3 V
                              REFSEL, FBSEL, FBDIS,
                              DIS[1:4]

VIL        LVTTL Input LOW FBK[A:B], REF[A:B]                                                                                                                                             Min < VCC < Max                       0.3      0.8  V

                              REFSEL, FBSEL, FBDIS, DIS[1:4]                                                                                                                                                                      0.3      0.8  V

II         LVTTL VIN >VCC     FBK[A:B], REF[A:B]                                                                                                                                          VCC = GND, VIN = 3.63V                         100  A

IlH        LVTTL Input HIGH FBK[A:B], REF[A:B]                                                                                                                                            VCC = Max, VIN = VCC                           500  A
           Current
                              REFSEL, FBSEL, FBDIS, DIS[1:4] VIN = VCC                                                                                                                                                                     500  A

IlL        LVTTL Input LOW FBK[A:B], REF[A:B]                                                                                                                                             VCC = Max, VIN = GND                  500          A
           Current
                              REFSEL, FBSEL, FBDIS, DIS[1:4]                                                                                                                                                                      500          A

Three-level Input Pins (FBF0, FBDS[0:1], [1:4]F[0:1], [1:4]DS[0:1], FS, OUTPUT_MODE(TEST))

VIHH       Three-level Input HIGH[6]                                                                                                                                                        Min < VCC < Max                       0.87*VCC      V
VIMM       Three-level Input MID[6]                                                                                                                                                         Min < VCC < Max
VILL       Three-level Input LOW[6]                                                                                                                                                         Min < VCC < Max                       0.47*VCC 0.53*VCC V

                                                                                                                                                                                                                                           0.13*VCC V

IIHH       Three-level Input Three-level input pins excl. FBF0 VIN = VCC                                                                                                                                                                   200  A
           HIGH Current
                              FBF0                                                                                                                                                                                                         400  A

IIMM       Three-level Input Three-level input pins excl. FBF0 VIN = VCC/2                                                                                                                                                        50       50   A
           MID Current                                                                                                                                                                                                            100
                              FBF0                                                                                                                                                                                                          100  A

IILL       Three-level Input Three-level input pins excl. FBF0 VIN = GND                                                                                                                                                          200          A
           LOW Current                                                                                                                                                                                                            400
                              FBF0                                                                                                                                                                                                              A

LVDIFF Input Pins (FBK[A:B], REF[A:B])

VDIFF      Input Differential Voltage                                                                                                                                                                                             400       VCC  mV
VIHHP      Highest Input HIGH Voltage                                                                                                                                                                                              1.0
VILLP      Lowest Input LOW Voltage                                                                                                                                                                                               GND       VCC  V
VCOM       Common Mode Range (crossing voltage)                                                                                                                                                                                    0.8
                                                                                                                                                                                                                                            VCC 0.4 V

                                                                                                                                                                                                                                            VCC  V

Notes

5. Multiple Supplies: The voltage on any input or I/O pin cannot exceed the power pin during power up. Power supply sequencing is NOT required.

6.    btThehefeousrneeciaonlnpl ndueatsctataersdehienneoptrumltismaaliltytsVwaCrireCe/ad2c.thIofietVhvCeeCsd,e.GinNpDut,soarrleefstwuintcchoendn,etchteedfu(naccttiounalatnhdretsimhoinldg  voltages vary   as a  percentage of   PVLCLCm). aInyterernqaulirteeramninaadtdioitniorneaslitsLtOoCrsKhtiomlde
                                                                                                                                                                                            of the outputs  may   glitch and the

Document #: 38-07127 Rev. *J                                                                                                                                                                                                                     Page 10 of 18

                                                                                                                                                                                                                                                                                                            [+] Feedback
                                                                                                                                                                   RoboClock
                                                                                                                                                     CY7B993V, CY7B994V

Electrical Characteristics Over the Operating Range (continued)

Parameter      Description                                                                                                       Test Conditions                    Min  Max Unit

Operating Current

ICCI           Internal Operating                             CY7B993V                                                    VCC = Max, fMAX[7]                               250 mA
               Current                                        CY7B994V
                                                                                                                                                                           250 mA

ICCN           Output Current                                 CY7B993V                                                    VCC = Max,                                       40                                       mA
               Dissipation/Pair[8]                            CY7B994V                                                    CLOAD = 25 pF,
                                                                                                                          RLOAD = 50 at VCC/2,                             50                                       mA

                                                                                                                          fMAX

Capacitance

Parameter               Description                                                                          Test Conditions                                   Min       Max                                         Unit
                                                                                               TA = 25C, f = 1 MHz, VCC = 3.3V
CIN            Input Capacitance                                                                                                                                        5                                           pF

Switching Characteristics Over the Operating Range[9, 10, 11, 12, 13]

Parameter                                                     Description                                                   CY7B993/4V-2                       CY7B993/4V-5                                     Unit
                                                                                                                          Min Typ Max
                                                                                                                                                           Min Typ Max                                          MHz
                                                                                                                                                                                                                MHz
fIN            Clock Input Frequency                                                                 CY7B993V 12                            100              12       100                                   MHz
                                                                                                     CY7B994V 24                            200                                                               MHz
                                                                                                                                                               24       200
                                                                                                                                                                                                                 ps
fOUT           Clock Output Frequency                                                                CY7B993V 12                            100              12       100                                    ps
                                                                                                                                             200                                                                ps
                                                                                                     CY7B994V 24                            200              24       200
                                                                                                                                             200
tSKEWPR        Matched-Pair Skew[14, 15]                                                                                                   250                       200

tSKEWBNK Intrabank Skew[14, 15]                                                                                                                                        250

tSKEW0         Output-Output Skew (same frequency and phase, rise to                                                                                                   550
               rise, fall to fall)[14, 15]

tSKEW1         Output-Output Skew (same frequency and phase, other                                                                         250                       650 ps
               banks at different frequency, rise to rise, fall to fall)[14, 15]

tSKEW2         Output-Output Skew (invert to nominal of different banks,                                                                    250                       700 ps
               compared banks at same frequency, rising edge to falling
               edge aligned, other banks at same frequency)[14, 15]

tSKEW3         Output-Output Skew (all output configurations outside of                                                                    500                       800 ps
tSKEWCPR       tSKEW1and tSKEW2)[14, 15]
               Complementary Outputs Skew (crossing to crossing,                                                                           200                       300 ps
               complementary outputs of the same bank)[14, 15, 16, 17]

tCCJ1-3        Cycle-to-Cycle Jitter (divide by 1 output frequency,                                                               50 150                             50 150 ps Peak
               FB = divide by 1, 2, 3)

tCCJ4-12       Cycle-to-Cycle Jitter (divide by 1 output frequency,                                                               50 100                             50 100 ps Peak
               FB = divide by 4, 5, 6, 8, 10, 12)

tPD            Propagation Delay, REF to FB Rise                                                                          250 250                       500 500 ps

Notes

7.   ICCYC7I mB9e9a4sVur)e, manedntailsl optehrefrorcmloecdk  with Bank1 and   FB Bank configured to run at maximum       afrnedquOeUnTcyPU(fNTO_MM O=D1E00aMreHazssfoerrtCeYd 7toB9th9e3VH,IGfNHOMst=at2e0. 0  MHz  for
                                                              output banks to  run at half the maximum frequency. FS

8.   This  is  dependent upon frequency and number            of               outputs  of  a  bank  being  loaded.  The  value  indicates  maximum  ICCN  at  maximum  frequency  and                          maximum
     load  of  25 pF terminated to 50 at VCC/2.

9. This is for non-three level inputs.

10. Assumes 25 pF Max load capacitance up to 185 MHz. At 200 MHz the Max load is 10 pF.

11. Both outputs of pair must be terminated, even if only one is being used.

12. Each package must be properly decoupled.

13. AC parameters are measured at 1.5V unless otherwise indicated.

14. Test Load CL= 25 pF, terminated to VCC/2 with 50up to185 MHz and 10 pF load to 200 MHz.
15. SKEW is defined as the time between the earliest and the latest output transition among all outputs for which the same phase delay has been selected when
     all outputs are loaded with 25 pF and properly terminated up to 185 MHz. At 200 MHz the max load is 10 pF.

16. Complementary output skews are measured at complementary signal pair intersections.

17. Guaranteed by statistical correlation. Tested initially and after any design or process changes that may affect these parameters.

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                                                                                               CY7B993V, CY7B994V

Switching Characteristics Over the Operating Range[9, 10, 11, 12, 13] (continued)

Parameter                     Description                               CY7B993/4V-2           CY7B993/4V-5  Unit

                                                                        Min Typ Max Min Typ Max

TTB        Total Timing Budget window (same frequency and phase)[17,          500                    700 ps
           18]

tPDDELTA   Propagation Delay difference between two devices[17]               200                    200 ps
tREFpwh    REF input (Pulse Width HIGH)[19]
tREFpwl    REF input (Pulse Width LOW)[19]                              2.0                    2.0       ns
tr/tf      Output Rise/Fall Time[20]
                                                                        2.0                    2.0       ns

                                                                        0.15 2.0 0.15 2.0 ns

tLOCK      PLL Lock Time from Power up                                        10                    10 ms

tRELOCK1 PLL Relock Time (from same frequency, different phase)                               500     500 s
           with Stable Power Supply

tRELOCK2   PLL Relock Time (from different frequency, different phase)            1000                1000 s
           with Stable Power Supply[21]
tODCV      Output duty cycle deviation from 50%[13]                     1.0        1.0 1.0             1.0 ns
tPWH       Output HIGH time deviation from 50%[22]                                 1.5                 1.5 ns
tPWL       Output LOW time deviation from 50%[22]                                  2.0                 2.0 ns
tPDEV                                                                             0.025               0.025 UI
           Period deviation when changing from reference to
           reference[23]

tOAZ       DIS[1:4]/FBDIS HIGH to output high impedance from            1.0                    10 1.0   10   ns
           ACTIVE[14, 24]

tOAZ       DIS[1:4]/FBDIS LOW to output ACTIVE from output high 0.5                            14 0.5   14   ns
           impedance [24, 25]

                                     Figure 5. AC Test Loads and Waveform[26]

                                                                                         3.3V

           For LOCK output only For all other outputs  OUTPUT                  R1

           R1 = 910           R1 = 100                           CL
           R2 = 910           R2 = 100
           CL < 30 pF         CL < 25 pF to 185 MHz                            R2

                (Includes fixture and or 10 pF at 200 MHz
                probe capacitance)

                                        (a) LVTTL AC Test Load

                                     3.3V                  2.0V               2.0V
                                                       0.8V                      0.8V
                                     GND
                                          < 1 ns                                    < 1 ns

                                        (b) TTL Input Test Waveform

Notes
18. TTB is the window between the earliest and the latest output clocks with respect to the input reference clock across variations in output frequency, supply voltage,

      operating temperature, input clock edge rate, and process. The measurements are taken with the AC test load specified and include output-output skew, cycle-cycle
      jitter, and dynamic phase error. TTB is equal to or smaller than the maximum specified value at a given frequency.
19. Tested initially and after any design or process changes that may affect these parameters.
20. Rise and fall times are measured between 2.0V and 0.8V.
21. fNOM must be within the frequency range defined by the same FS state.
22. tPWH is measured at 2.0V. tPWL is measured at 0.8V.
23. UI = Unit Interval. Examples: 1 UI is a full period. 0.1UI is 10% of period.
24. Measured at 0.5V deviation from starting voltage.
25. For tOZA minimum, CL = 0 pF. For tOZA maximum, CL= 25 pF to 185 MHz or 10 pF to 200 MHz.
26. These figures are for illustrations only. The actual ATE loads may vary.

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                                                                                         RoboClock
                                                                           CY7B993V, CY7B994V

AC Timing Diagrams[13]

REF                   tREFpwh      tREFpwl                QFA0 or          tSKEWPR
tPD                                                       [1:4]Q[A:B]0
FB                      tPWH                   tPWL
                        2.0V                      0.8V         tSKEWPR
                                                          QFA1 or
                                            tCCJ1-3,4-12  [1:4]Q[A:B]1

Q                                                         [1:4]QA[0:1]
                                                               tSKEWBNK
                                                                           tSKEWBNK

REF TO DEVICE 1 and 2                                     [1:4]QB[0:1]

                              tPD                                              tODCV
  FB DEVICE1                                                                               tODCV

                      tPDELTA                             Q
  FB DEVICE2
                                   tPDELTA                tSKEW0,1         tSKEW0,1
                                                          Other Q

                   Q                                      COMPLEMENTARY A  crossing                tSKEWCPR
             tSKEW2
   INVERTED Q                      tSKEW2                 COMPLEMENTARY B                         crossing

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                                             CY7B993V, CY7B994V

Ordering Information

Propagation  Max Speed        Ordering Code                        Package Type                   Operating Range
Delay (ps)     (MHz)
      250                                    100-Ball Thin Ball Grid Array                  Industrial, 40 C to 85 C
      250    200 CY7B994V-2BBI               100-Ball Thin Ball Grid Array -Tape and Reel   Industrial, 40 C to 85 C
      500                                    100-Ball Thin Ball Grid Array                  Commercial, 0 C to 70 C
      500    200 CY7B994V-2BBIT              100-Ball Thin Ball Grid Array - Tape and Reel  Commercial, 0 C to 70 C
Pb-free
      250    200 CY7B994V-5BBC               100-Pin Thin Quad Flat Pack                    Commercial, 0 C to 70 C
      250                                    100-Pin Thin Quad Flat Pack - Tape and Reel    Commercial, 0 C to 70 C
      250    200 CY7B994V-5BBCT              100-Pin Thin Quad Flat Pack                    Industrial, 40 C to 85 C
      250                                    100-Pin Thin Quad Flat Pack                    Commercial, 0 C to 70 C
      250    100 CY7B993V-2AXC               100-Pin Thin Quad Flat Pack - Tape and Reel    Commercial, 0 C to 70 C
      250    100 CY7B993V-2AXCT              100-Ball Thin Ball Grid Array                  Commercial, 0 C to 70 C
      250    100 CY7B993V-2AXI               100-Ball Thin Ball Grid Array - Tape and Reel  Commercial, 0 C to 70 C
      250    200 CY7B994V-2AXC               100-Pin Thin Quad Flat Pack                    Industrial, 40 C to 85 C
      250    200 CY7B994V-2AXCT              100-Pin Thin Quad Flat Pack - Tape and Reel    Industrial, 40 C to 85 C
      250    200 CY7B994V-2BBXC              100-Ball Thin Ball Grid Array                  Industrial, 40 C to 85 C
      250    200 CY7B994V-2BBXCT             100-Ball Thin Ball Grid Array -Tape and Reel   Industrial, 40 C to 85 C
      500    200 CY7B994V-2AXI               100-Pin Thin Quad Flat Pack                    Commercial, 0 C to 70 C
      500    200 CY7B994V-2AXIT              100-Pin Thin Quad Flat Pack - Tape and Reel    Commercial, 0 C to 70 C
      500    200 CY7B994V-2BBXI              100-Pin Thin Quad Flat Pack                    Industrial, 40 C to 85 C
      500    200 CY7B994V-2BBXIT             100-Pin Thin Quad Flat Pack - Tape and Reel    Industrial, 40 C to 85 C
      500    100 CY7B993V-5AXC               100-Pin Thin Quad Flat Pack                    Commercial, 0 C to 70 C
      500    100 CY7B993V-5AXCT              100-Pin Thin Quad Flat Pack - Tape and Reel    Commercial, 0 C to 70 C
      500    100 CY7B993V-5AXI               100-Ball Thin Ball Grid Array                  Industrial, 40 C to 85 C
      500    100 CY7B993V-5AXIT              100-Ball Thin all Grid Array - Tape and Reel   Industrial, 40 C to 85 C
      500    200 CY7B994V-5AXC               100-Pin Thin Quad Flat Pack                    Industrial, 40 C to 85 C
      500    200 CY7B994V-5AXCT              100-Pin Thin Quad Flat Pack - Tape and Reel    Industrial, 40 C to 85 C
             200 CY7B994V-5BBXI
             200 CY7B994V-5BBXIT
             200 CY7B994V-5AXI
             200 CY7B994V-5AXIT

Ordering Code Definitions

CY 7B99XV - X XX X X T

                                             T = Tape and Reel, Blank = Standard
                                             Temperature Range
                                             C = Commercial = 0 C to 70 C
                                             I = Industrial = 40 C to 85 C
                                             X = Pb-free indicator (blank = leaded)
                                             Package Type: A = Thin Quad Flat Pack; BB = Thin Ball Grid Array
                                             Propagation delay: 2 = 250 ps max; 5 = 500 ps max
                                             Base part number
                                             Company ID: CY = Cypress

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                                            RoboClock
                              CY7B993V, CY7B994V

Package Diagrams

                              Figure 6. 100-Pin Thin Plastic Quad Flat Pack (TQFP) A100

                              51-85048 *E

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                                                                                              RoboClock
                                                                                CY7B993V, CY7B994V

Package Diagrams (continued)

                                      Figure 7. 100-Ball Thin Ball Grid Array (11 x 11 x 1.4 mm) BB100

                                                                                                                                                             51-85107 *C

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                                                                                CY7B993V, CY7B994V

Document History Page

Document Title: RoboClock CY7B993V/CY7B994V High speed Multi Phase PLL Clock Buffer
Document Number: 38-07127

Revision ECN  Orig. of Submission                          Description of Change
              Change          Date

**  109957    SZV             12/16/01 Changed from Spec number: 38-00747 to 38-07127

*A  114376    CTK             05/06/02 Added three industrial packages

*B  116570    HWT             09/04/02 Added TTB Features

*C  122794    RBI             12/14/02 Power up requirements to operating conditions information

*D  123694    RGL             03/04/03  Added Min Fout value of 12 MHz for CY7B993V and 24 MHz for CY7B994V to
                                        switching characteristics table
                                        Corrected prop delay limit parameter from (tPDSL,M,H) to tPD in the Lock Detect
                                        Output Description paragraph

*E  128462    RGL             07/29/03 Added clock input frequency (fin) specifications in the switching characteristics
                                               table

*F  391560    RGL             See ECN Added Lead-free devices
                                               Added typical values for jitter

*G  2896548   KVM             03/19/10  Changed "Lead-Free" to "Pb-Free" in Ordering Information table.
                                        Removed obsolete part numbers: CY7B993V-2AC, CY7B993V-2ACT,
                                        CY7B993V-2AI, CY7B993V-2AIT, CY7B994V-2AC, CY7B994V-2ACT,
                                        CY7B994V-2BBCT, CY7B994V-2AI, CY7B994V-2AIT, CY7B993V-5AC,
                                        CY7B993V-5ACT, CY7B993V-5AI, CY7B993V-5AIT, CY7B994V-5AC,
                                        CY7B994V-5ACT, CY7B994V-5BBI, CY7B994V-5BBIT, CY7B994V-5AI,
                                        CY7B994V-5AIT and CY7B993V-2AXIT
                                        Added numerical temperature ranges to Ordering Information table

*H  3055192   CXQ             10/11/2010 Removed Part number CY7B994V-5BBXC and CY7B994V-5BBXCT.
                                        Added Ordering Code Definitions.

*I  3076912   CXQ             11/02/2010 Updated Ordering Code Definitions.

*J  3240908   CXQ             04/26/2011 Updated minimum Storage Temperature and 100-pin TQFP package diagram

Document #: 38-07127 Rev. *J                                                                      Page 17 of 18
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                                                                                    CY7B993V, CY7B994V

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Use may be limited by and subject to the applicable Cypress software license agreement.

Document #: 38-07127 Rev. *J                                Revised April 26, 2011                              Page 18 of 18

TTBTM is a trademark and RoboClock and PSoC are the registered trademarks of Cypress Semiconductor Corp. All other trademarks or registered trademarks referenced herein are property of the
respective corporations.

                                                                                                                [+] Feedback
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  CY7B993V-2AXC CY7B993V-2AXCT CY7B993V-2AXI CY7B993V-5AXC CY7B993V-5AXCT CY7B993V-5AXI
CY7B993V-5AXIT CY7B994V-2AXC CY7B994V-2AXCT CY7B994V-2AXI CY7B994V-2AXIT CY7B994V-2BBC
CY7B994V-2BBI CY7B994V-2BBIT CY7B994V-2BBXC CY7B994V-2BBXCT CY7B994V-2BBXI CY7B994V-2BBXIT

  CY7B994V-5AXC CY7B994V-5AXCT CY7B994V-5AXI CY7B994V-5AXIT CY7B994V-5BBC CY7B994V-5BBCT
CY7B994V-5BBXI CY7B994V-5BBXIT
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