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CY7B991V-7JC

器件型号:CY7B991V-7JC
器件类别:半导体    逻辑   
厂商名称:Cypress
厂商官网:http://www.cypress.com/
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器件描述

7B SERIES, PLL BASED CLOCK DRIVER, 4 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQCC32

7B系列, 锁相环时钟驱动器, 4 实输出(S), 0 反向输出(S), PQCC32

参数

CY7B991V-7JC功能数量 1
CY7B991V-7JC端子数量 32
CY7B991V-7JC最大工作温度 70 Cel
CY7B991V-7JC最小工作温度 0.0 Cel
CY7B991V-7JC最大供电/工作电压 3.63 V
CY7B991V-7JC最小供电/工作电压 2.97 V
CY7B991V-7JC额定供电电压 3.3 V
CY7B991V-7JC加工封装描述 LEAD FREE, PLASTIC, LCC-32
CY7B991V-7JC无铅 Yes
CY7B991V-7JC欧盟RoHS规范 Yes
CY7B991V-7JC中国RoHS规范 Yes
CY7B991V-7JC状态 ACTIVE
CY7B991V-7JC包装形状 RECTANGULAR
CY7B991V-7JC包装尺寸 CHIP CARRIER
CY7B991V-7JC表面贴装 Yes
CY7B991V-7JC端子形式 J BEND
CY7B991V-7JC端子间距 1.27 mm
CY7B991V-7JC端子涂层 MATTE TIN
CY7B991V-7JC端子位置 QUAD
CY7B991V-7JC包装材料 PLASTIC/EPOXY
CY7B991V-7JC温度等级 COMMERCIAL
CY7B991V-7JC系列 7B
CY7B991V-7JC输入条件 STANDARD
CY7B991V-7JC逻辑IC类型 PLL BASED CLOCK DRIVER
CY7B991V-7JC反相输出数 0.0
CY7B991V-7JC真实输出数 4
CY7B991V-7JC传播延迟TPD 0.7000 ns
CY7B991V-7JC最大同边弯曲 1.5 ns
CY7B991V-7JC最大-最小频率 80 MHz

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CY7B991V-7JC器件文档内容

                                                                  CY7B991V
                                                        3.3V RoboClock

          Low Voltage Programmable Skew Clock Buffer

Features                                                                  Functional Description

All output pair skew <100 ps typical (250 max)                           The CY7B991V Low voltage Programmable Skew Clock Buffer
3.75 to 80 MHz output operation                                          (LVPSCB) offers user selectable control over system clock
User selectable output functions                                         functions. These multiple output clock drivers provide the system
                                                                          integrator with functions necessary to optimize the timing of
   Selectable skew to 18 ns                                               high-performance computer systems. Each of the eight
   Inverted and non-inverted                                              individual drivers, arranged in four pairs of user controllable
   Operation at 1/2 and 1/4 input frequency                               outputs can drive terminated transmission lines with impedances
   Operation at 2x and 4x input frequency (input as low as 3.75           as low as 50. This delivers minimal and specified output skews and
                                                                          full swing logic levels (LVTTL).
     MHz)
Zero input to output delay                                               Each output is hardwired to one of nine delay or function config-
50% duty cycle outputs                                                   urations. Delay increments of 0.7 to 1.5 ns are determined by the
LVTTL outputs drive 50 terminated lines                                  operating frequency with outputs able to skew up to 6 time units
Operates from a single 3.3V supply                                       from their nominal "zero" skew position. The completely
Low operating current                                                    integrated PLL allows external load and transmission line delay
32-pin PLCC package                                                      effects to be canceled. When this "zero delay" capability of the
Jitter 100 ps (typical)                                                  LVPSCB is combined with the selectable output skew functions,
                                                                          the user can create output-to-output delays of up to 12 time
Logic Block Diagram                                                       units.

                                                                    TEST  Divide-by-two and divide-by-four output functions are provided
                                                                          for additional flexibility in designing complex clock systems.
                                                                          When combined with the internal PLL, these divide functions
                                                                          enable distribution of a low frequency clock that is multiplied by
                                                                          two or four at the clock destination. This facility minimizes clock
                                                                          distribution difficulty allowing maximum system clock speed and
                                                                          flexibility.

FB       PHASE          VCO AND
REF                     TIME UNIT
          FREQ FILTER  GENERATOR
           DET

     FS

     4F0                                                                  4Q0

     4F1  SELECT

          INPUTS                                                          4Q1

          (THREE

             LEVEL)    SKEW                                               3Q0
     3F0

     3F1
                                                                                     3Q1

                                              SELECT

                                                                                     2Q0
     2F0

     2F1               MATRIX

                                                                          2Q1

     1F0                                                                  1Q0

     1F1
                                                                                     1Q1

Cypress Semiconductor Corporation 198 Champion Court                     San Jose, CA 95134-1709 408-943-2600
Document Number: 38-07141 Rev. *C
                                                                                                                       Revised June 20, 2007
                                                                                                        CY7B991V
                                                                                               3.3V RoboClock

Pin Configuration

                                             3F0
                                                  FS
                                                         VCCQ
                                                               REF
                                                                    GND
                                                                           TEST
                                                                                 2F1

                                             4 3 2 1 32 31 30                            2F0
                                                                                         GND
                                    3F1  5                                           29  1F1
                                    4F0                                                  1F0
                                    4F1  6                                           28  VCCN
                                                                                         1Q0
                                    CCQ  7                                           27  1Q1
                                                                                         GND
                                   VCCN  8                                           26  GND
                                    4Q1
                                    4Q0  9   CY7B991V                                25
                                   GND
                                   GND   10                                          24

                                         11                                          23

                                         12                                          22

                                         13                                          21

                                            14 15 16 17 18 19 20

                                            3Q1
                                                 3Q0
                                                       V

                                                             CCN

                                                             FB
                                                                  VCCN
                                                                         2Q1
                                                                                2Q0

Pin Definitions

Signal Name  IO                                                              Description
                    Reference frequency input. This input supplies the frequency and timing against which all functional
REF              I  variations are measured.
                    PLL feedback input (typically connected to one of the eight outputs).
FB              I   Three level frequency range select. See Table 1.
FS              I   Three level function select inputs for output pair 1 (1Q0, 1Q1). See Table 2
1F0, 1F1        I   Three level function select inputs for output pair 2 (2Q0, 2Q1). See Table 2
2F0, 2F1        I   Three level function select inputs for output pair 3 (3Q0, 3Q1). See Table 2
3F0, 3F1        I   Three level function select inputs for output pair 4 (4Q0, 4Q1). See Table 2
4F0, 4F1        I   Three level select. See test mode section under the block diagram descriptions.
TEST            I   Output pair 1. See Table 2
1Q0, 1Q1       O    Output pair 2. See Table 2
2Q0, 2Q1       O    Output pair 3. See Table 2
3Q0, 3Q1       O    Output pair 4. See Table 2
4Q0, 4Q1       O    Power supply for output drivers.
VCCN         PWR    Power supply for internal circuitry.
VCCQ         PWR    Ground.
GND          PWR

Document Number: 38-07141 Rev. *C                                                              Page 2 of 14
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                                                                                                    3.3V RoboClock

Block Diagram Description                                                  Skew Select Matrix

Phase Frequency Detector and Filter                                        The skew select matrix is comprised of four independent
                                                                           sections. Each section has two low skew, high fanout drivers
The Phase Frequency Detector and Filter blocks accept inputs               (xQ0, xQ1), and two corresponding three level function select
from the reference frequency (REF) input and the feedback (FB)             (xF0, xF1) inputs. Table 2 shows the nine possible output
input. They generate correction information to control the                 functions for each section as determined by the function select
frequency of the Voltage Controlled Oscillator (VCO). These                inputs. All times are measured with respect to the REF input
blocks, along with the VCO, form a Phase Locked Loop (PLL)                 assuming that the output connected to the FB input has 0tU
that tracks the incoming REF signal.                                       selected.

VCO and Time Unit Generator                                                Table 2. Programmable Skew Configurations[1]

The VCO accepts analog control inputs from the PLL filter block.           Function Selects         Output Functions
It generates a frequency that is used by the time unit generator
to create discrete time units, selected in the skew select matrix.         1F1, 2F1, 1F0, 2F0, 1Q0, 1Q1,  3Q0, 3Q1     4Q0, 4Q1
The operational range of the VCO is determined by the FS                   3F1, 4F1 3F0, 4F0 2Q0, 2Q1
control pin. The time unit (tU) is determined by the operating
frequency of the device and the level of the FS pin as shown in            LOW   LOW          4tU        Divide by 2 Divide by 2
Table 1.                                                                   LOW   MID          3tU
                                                                           LOW   HIGH         2tU             6tU         6tU
Table 1. Frequency Range Select and tU Calculation[1]                      MID   LOW          1tU             4tU         4tU
                                                                           MID   MID         0tU               2tU         2tU
FS[2, 3]  fNOM (MHz)  tU  =  -----------1------------      Approximate     MID   HIGH        +1tU              0tU          0tU
          Min Max            fNOM N                  Frequency (MHz) At  HIGH  LOW         +2tU             +2tU         +2tU
                                                        Which tU = 1.0 ns  HIGH  MID         +3tU             +4tU         +4tU
                      where N =                                            HIGH  HIGH        +4tU             +6tU         +6tU
                                                                                                          Divide by 4    Inverted
LOW 15 30                    44                        22.7

MID       25 50              26                        38.5

HIGH 40 80                   16                        62.5

Notes

1. For all three state inputs, HIGH indicates a connection to VCC, LOW indicates a connection to GND, and MID indicates an open connection. Internal termination
      circuitry holds an unconnected input to VCC/2.

2. The level to be set on FS is determined by the "normal" operating frequency (fNOM) of the VCO and Time Unit Generator (see ). Nominal frequency (fNOM) always
      appears at 1Q0 and the other outputs when they are operated in their undivided modes (see Table 2). The frequency appearing at the REF and FB inputs is fNOM
      when the output connected to FB is undivided. The frequency of the REF and FB inputs is fNOM/2 or fNOM/4 when the part is configured for a frequency multiplication
      using a divided output as the FB input.

3. When the FS pin is selected HIGH, the REF input must not transition upon power up until VCC has reached 2.8V.

Document Number: 38-07141 Rev. *C                                                                                        Page 3 of 14
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                                                                                                                                        3.3V RoboClock

       Figure 1. Typical Outputs with Fb Connected to a Zero Skew Output Test Mode [4]

                          U        U        U                                    t0 3t U                     U       t0+2t U  U       U       U       t0+6t U
                                                                                        t0 2t U
                          t 6t0  t 5t0  t 4t0                                            t0 1t U  t    t +1t0           t +3t0  t +4t0  t +5t0

                                                                                                            0

              FBInput

              REFInput

1Fx    3Fx
2Fx    4Fx
(N/A)
       LM      6t U
LL
LM     LH    4t U
       (N/A)   3t U
LH
ML     ML    2t U
       (N/A)   1t U
MM
MH     MM           0tU
HL    (N/A)      +1t U
HM      MH       +2t U
HH    (N/A)      +3t U
(N/A)    HL       +4t U
(N/A)    HM       +6t U
(N/A)  LL/HH  DIVIDED
         HH    INVERT

Test Mode                                                                        If the TEST input is forced to its MID or HIGH state, the device
                                                                                 operates with its internal phase locked loop disconnected, and
The TEST input is a three level input. In normal system                          input levels supplied to REF directly controls all outputs. Relative
operation, this pin is connected to ground, allowing the                         output to output functions are the same as in normal mode.
CY7B991V to operate as explained in the "Block Diagram
Description" on page 3. For testing purposes, any of the three                   In contrast with normal operation (TEST tied LOW), all outputs
level inputs can have a removable jumper to ground or be tied                    function based only on the connection of their own function select
LOW through a 100W resistor. This enables an external tester to                  inputs (xF0 and xF1) and the waveform characteristics of the
change the state of these pins.                                                  REF input.

Note                                                                                                                                                             Page 4 of 14
4. FB connected to an output selected for "zero" skew (i.e., xF1 = xF0 = MID).

Document Number: 38-07141 Rev. *C
                                                                                                                           CY7B991V
                                                                                                                  3.3V RoboClock

Operational Mode Descriptions

        Figure 2. Zero Skew and Zero Delay Clock Driver                                                                LOAD
                                                                                                            Z0
                                          REF

                                                                                                        L1
                                   FB

SYSTEM                             REF
CLOCK
                                   FS                                                                             LOAD
                                                                                                                  LOAD
                                   4F0        4Q0                            L2                                    LOAD

                                   4F1        4Q1                                                            Z0
                                                                                                            Z0
                                   3F0        3Q0
                                                                                                              Z0
                                   3F1        3Q1

                                   2F0        2Q0                            L3

                                   2F1        2Q1

                                   1F0        1Q0

                                   1F1        1Q1                            L4

                                   TEST

                                         LENGTH L1 = L2 = L3 = L4

Figure 2 shows the LVPSCB configured as a zero skew clock buffer. In this mode, the CY7B991V is the basis for a low skew clock
distribution tree. When all of the function select inputs (xF0, xF1) are left open, the outputs are aligned and drive a terminated
transmission line to an independent load. The FB input is tied to any output in this configuration and the operating frequency range
is selected with the FS pin. The low skew specification, coupled with the ability to drive terminated transmission lines (with impedances
as low as 50 ohms), enables efficient printed circuit board design.

                                   Figure 3. Programmable Skew Clock Driver

                                              REF                                                           LOAD

                                                                     L1      Z0

        FB

SYS-    REF
TEM
CLOCK   FS                                                                                                  LOAD

        4F0                              4Q0                         L2

        4F1                              4Q1                                 Z0

        3F0                              3Q0

        3F1                              3Q1                                                                LOAD

        2F0                              2Q0                         L3
                                                                                Z0
        2F1                              2Q1

        1F0                              1Q0

        1F1                              1Q1                         L4                                     LOAD

        TEST

                                   LENGTH L1 = L2                            Z0
                                                L3 < L2 by 6 inches
                                                L4 > L2 by 6 inches

Figure 3 shows a configuration to equalize skew between metal traces of different lengths. In addition to low skew between outputs,
the LVPSCB is programmed to stagger the timing of its outputs. The four groups of output pairs are each programmed to different
output timing. Skew timing is adjusted over a wide range in small increments with the appropriate strapping of the function select pins.
In this configuration, the 4Q0 output is sent back to FB and configured for zero skew. The other three pairs of outputs are programmed
to yield different skews relative to the feedback. By advancing the clock signal on the longer traces or retarding the clock signal on
shorter traces, all loads receive the clock pulse at the same time.

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                                                                                                          CY7B991V
                                                                                                 3.3V RoboClock

Figure 3 shows the FB input connected to an output with 0 ns        Figure 5. Frequency Multiplier with Skew Connections
skew (xF1, xF0 = MID) selected. The internal PLL synchronizes
the FB and REF inputs and aligns their rising edges to make                                                    REF
certain that all outputs have precise phase alignment.
                                                                    20 MHz  FB
Clock skews are advanced by 6 time units (tU) when using an                REF
output selected for zero skew as the feedback. A wider range of             FS                               40 MHz
delays is possible if the output connected to FB is also skewed.                                             20 MHz
Since "Zero Skew", +tU, and tU are defined relative to output              4F0        4Q0                   80 MHz
groups, and the PLL aligns the rising edges of REF and FB, wider
output skews are created by proper selection of the xFn inputs.             4F1        4Q1                   7B991V12
For example, a +10 tU between REF and 3Qx is achieved by
connecting 1Q0 to FB and setting 1F0 = 1F1 = GND, 3F0 = MID,                3F0        3Q0
and 3F1 = High. (Since FB aligns at 4 tU, and 3Qx skews to +6
tU, a total of +10 tU skew is realized.) Many other configurations          3F1        3Q1
are realized by skewing both the outputs used as the FB input
and skewing the other outputs.                                              2F0        2Q0

Figure 4. Inverted Output Connections                                       2F1        2Q1

                                                REF                         1F0        1Q0

                                                                            1F1        1Q1

                                                                            TEST

FB                                                                  Figure 5 shows the LVPSCB configured as a clock multiplier. The
                                                                    3Q0 output is programmed to divide by four and is sent back to
REF                                                                 FB. This causes the PLL to increase its frequency until the 3Q0
FS                                                                  and 3Q1 outputs are locked at 20 MHz, while the 1Qx and 2Qx
                                                                    outputs run at 80 MHz. The 4Q0 and 4Q1 outputs are
4F0   4Q0                                                           programmed to divide by two that results in a 40 MHz waveform
                                                                    at these outputs. Note that the 20 and 40 MHz clocks fall simul-
4F1   4Q1                                                           taneously and are out of phase on their rising edge. This enables
                                                                    the designer to use the rising edges of the 1/2 frequency and 1/4
3F0   3Q0                                                           frequency outputs without concern for rising edge skew. The
                                                                    2Q0, 2Q1, 1Q0, and 1Q1 outputs run at 80 MHz and are skewed
3F1   3Q1                                                           by programming their select inputs accordingly. Note that the FS
                                                                    pin is wired for 80 MHz operation as that is the frequency of the
2F0   2Q0                                                           fastest output.

2F1   2Q1

1F0   1Q0                                                           Figure 6. Frequency Divider Connections

1F1   1Q1

TEST                                                                                        REF

                                   7B991V11

Figure 4 shows an example of the invert function of the LVPSCB.                    FB
In this example the 4Q0 output used as the FB input is              20 MHz REF
programmed for invert (4F0 = 4F1 = HIGH) while the other three
pairs of outputs are programmed for zero skew. When 4F0 and                 FS                               10 MHz
4F1 are tied high, 4Q0 and 4Q1 become inverted zero phase                                                    5 MHz
outputs. The PLL aligns the rising edge of the FB input with the            4F0        4Q0                   20 MHz
rising edge of the REF. This causes the 1Q, 2Q, and 3Q outputs
to become the "inverted" outputs to the REF input. By selecting             4F1        4Q1                          7B991V13
the output connected to FB, you can have two inverted and six
non-inverted outputs or six inverted and two non-inverted                   3F0        3Q0
outputs. The correct configuration is determined by the need for
more (or fewer) inverted outputs. 1Q, 2Q, and 3Q outputs are                3F1        3Q1
also skewed to compensate for varying trace delays
independent of inversion on 4Q.                                             2F0        2Q0

                                                                            2F1        2Q1

                                                                            1F0        1Q0

                                                                            1F1        1Q1

                                                                            TEST

                                                                    Figure 6 shows the LVPSCB in a clock divider application. 2Q0
                                                                    is sent back to the FB input and programmed for zero skew. 3Qx
                                                                    is programmed to divide by four. 4Qx is programmed to divide by
                                                                    two. Note that the falling edges of the 4Qx and 3Qx outputs are
                                                                    aligned. This enables use of the rising edges of the 1/2 frequency
                                                                    and 1/4 frequency without concern for skew mismatch. The 1Qx
                                                                    outputs are programmed to zero skew and are aligned with the
                                                                    2Qx outputs. In this example, the FS input is grounded to
                                                                    configure the device in the 15 to 30 MHz range since the highest
                                                                    frequency output is running at 20 MHz.

Document Number: 38-07141 Rev. *C                                                                            Page 6 of 14
                                                                                           CY7B991V
                                                                                  3.3V RoboClock

Figure 7 shows some of the functions that are selectable on the       These divided outputs, coupled with the Phase Locked Loop,
3Qx and 4Qx outputs. These include inverted outputs and               enable the LVPSCB to multiply the clock rate at the REF input by
outputs that offer divide-by-2 and divide-by-4 timing. An inverted    either two or four. This mode allows the designer to distribute a
output enables the system designer to clock different                 low frequency clock between various portions of the system. It
subsystems on opposite edges without suffering from the pulse         also locally multiplies the clock rate to a more suitable frequency,
asymmetry typical of non-ideal loading. This function enables         while still maintaining the low skew characteristics of the clock
each of the two subsystems to clock 180 degrees out of phase,         driver. The LVPSCB performs all of the functions described in
but still is aligned within the skew specification.                   this section at the same time. It can multiply by two and four or
                                                                      divide by two (and four) at the same time that it shifts its outputs
The divided outputs offer a zero delay divider for portions of the    over a wide range or maintains zero skew between selected
system that divide the clock by either two or four, and still remain  outputs.
within a narrow skew of the "1X" clock. Without this feature, an
external divider is added, and the propagation delay of the           .
divider adds to the skew between the different clock signals.

                                   Figure 7. Multi-Function Clock Driver

                                              REF                                                 LOAD
                                                                                                  LOAD
    20 MHz                         FB                                                      Z0     LOAD
DISTRIBUTION
                                   REF                                      80 MHz
     CLOCK                         FS                                     INVERTED

                                   4F0   4Q0                              20 MHz

                                   4F1   4Q1                                      Z0

                                   3F0   3Q0

                                   3F1   3Q1

                                   2F0   2Q0                                 80 MHz
                                                                          ZERO SKEW Z0
                                   2F1   2Q1

                                   1F0   1Q0                                                      LOAD

                                   1F1   1Q1                              80 MHz
                                                                      SKEWED 3.125 ns (4tU) Z0
                                   TEST

Document Number: 38-07141 Rev. *C                                                                       Page 7 of 14
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                                                                                                                3.3V RoboClock

                                   Figure 8. Board-to-Board Clock Distribution

                                        REF                                                                         LOAD
                                                                                                       Z0
        FB                                                                   L1
                                                                               L2                                  LOAD
SYSTEM  REF                                                                                            Z0
CLOCK
        FS

        4F0                        4Q0

        4F1                        4Q1

        3F0                        3Q0

        3F1                        3Q1                                               L3                           LOAD
                                                                             L4
        2F0                        2Q0                                                                 Z0                         LOAD
                                                                                              Z0                                         LOAD
        2F1                        2Q1

        1F0                        1Q0

        1F1                        1Q1

        TEST                                                                                      FB

                                                                                                  REF

                                                                                                  FS       4Q0
                                                                                                           4Q1
                                                                                                  4F0
                                                                                                  4F1
                                                                                                  3F0 3Q0
                                                                                                  3F1 3Q1

                                                                                                  2F0 2Q0
                                                                                                  2F1 2Q1

                                                                                                  1F0 1Q0
                                                                                                  1F1 1Q1
                                                                                                  TEST

Figure 8 shows the CY7B991V connected in series to construct a zero skew clock distribution tree between boards. Delays of the
downstream clock buffers are programmed to compensate for the wire length (that is, select negative skew equal to the wire delay)
necessary to connect them to the master clock source, approximating a zero delay clock tree. Cascaded clock buffers accumulate
low frequency jitter because of the non-ideal filtering characteristics of the PLL filter. Do not connect more than two clock buffers in a
series.

Maximum Ratings                                                              Static Discharge Voltage............................................ >2001V
                                                                             (MIL-STD-883, Method 3015)
Operating outside these boundaries may affect the performance
and life of the device. These user guidelines are not tested.                Latch up Current...................................................... >200 mA
Storage Temperature ................................. 65C to +150C
Ambient Temperature with                                                     Operating Range
Power Applied ............................................ 55C to +125C
Supply Voltage to Ground Potential................0.5V to +7.0V                Range    Ambient Temperature               VCC
DC Input Voltage ............................................0.5V to +7.0V  Commercial        0C to +70C               3.3V
Output Current into Outputs (LOW) ............................. 64 mA                                                      10%
                                                                             Industrial           40C to +85C
                                                                                                                          3.3V
                                                                                                                           10%

Document Number: 38-07141 Rev. *C                                                                                         Page 8 of 14
                                                                                                    CY7B991V
                                                                                           3.3V RoboClock

Electrical Characteristics

Over the Operating Range[5]

Parameter             Description            Test Conditions                          CY7B991V         Unit
                                                                                                        V
                                                                               Min         Max          V
                                                                                                        V
VOH        Output HIGH Voltage               VCC = Min, IOH = 12 mA           2.4
VOL                                          VCC = Min, IOL = 35 mA                                     V
VIH        Output LOW Voltage                                                              0.45
                                                                                                        V
VIL        Input HIGH Voltage                                                  2.0         VCC
           (REF and FB inputs only)                                                                     V
VIHH
           Input LOW Voltage                                                    0.5       0.8          V
VIMM       (REF and FB inputs only)
                                                                                                        A
VILL       Three Level Input HIGH            Min  VCC  Max.                    0.87 * VCC      VCC
           Voltage (Test, FS, xFn)[6]                                          0.47 * VCC  0.53 * VCC   A
IIH                                                                                        0.13 * VCC
           Three Level Input MID             Min  VCC  Max.                        0.0                  A
IIL        Voltage (Test, FS, xFn)[6]                                                           20      A
                                                                                                        A
IIHH       Three Level Input LOW             Min  VCC  Max.                                            mA
IIMM       Voltage (Test, FS, xFn)[6]                                                                  mA
IILL
IOS        Input HIGH Leakage Current (REF VCC = Max, VIN = Max.                                       mA
ICCQ       and FB inputs only)
                                                                                                       mW
ICCN       Input LOW Leakage Current (REF VCC = Max, VIN = 0.4V                20
           and FB inputs only)
PD
           Input HIGH Current (Test, FS, xFn) VIN = VCC                                    200
`
           Input MID Current (Test, FS, xFn) VIN = VCC/2                        50             50

           Input LOW Current (Test, FS, xFn) VIN = GND                                     200

           Short Circuit Current[7]          VCC = MAx VOUT =GND (25 only)                200

           Operating Current Used by Internal VCCN = VCCQ = Max, All  Com'l                     95
                                                                      Mil/Ind
           Circuitry                         Input Selects Open                            100

           Output Buffer Current per Output  VCCN = VCCQ = Max, IOUT = 0 mA                     19
           Pair[8]                           Input Selects Open, fMAX
           Power Dissipation per Output      VCCN = VCCQ = Max, IOUT = 0 mA                104
           Pair[9]                           Input Selects Open, fMAX

Notes

5. See the last page of this specification for Group A subgroup testing information.

6. These inputs are normally wired to VCC, GND, or left unconnected (actual threshold voltages vary as a percentage of VCC). Internal termination resistors hold
      unconnected inputs at VCC/2. If these inputs are switched, the function and timing of the outputs glitch and the PLL requires an additional tLOCK time before all
      datasheet limits are achieved.

7. CY7B991V is tested one output at a time, output shorted for less than one second, less than 10% duty cycle. Room temperature only.

8. Total output current per output pair is approximated by the following expression that includes device current plus load current:
      CY7B991V: ICCN = [(4 + 0.11F) + [((835 3F)/Z) + (.0022FC)]N] x 1.1
      Where
             F = frequency in MHz
             C = capacitive load in pF
             Z = line impedance in ohms
             N = number of loaded outputs; 0, 1, or 2
             FC = F < C

9. These inputs are normally wired to VCC, GND, or left unconnected (actual threshold voltages vary as a percentage of VCC). Internal termination resistors hold
      unconnected inputs at VCC/2. If these inputs are switched, the function and timing of the outputs may glitch and the PLL may require an additional tLOCK time
      before all datasheet limits are achieved.

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                                                                                                                                     3.3V RoboClock

Capacitance

Tested initially and after any design or process changes that may affect these parameters. [10]]

    Parameter             Description                  Test Conditions                            Max                                            Unit
CIN            Input Capacitance       TA = 25C, f = 1 MHz, VCC = 3.3V
                                                                                                  10                                             pF

AC Test Loads and Waveforms

                                       Figure 9. Test Loads and Waveforms

               VCC                                                         3.0V

               R1 R1=100                                            2.0V                                                             2.0V
                       R2=100                               Vth =1.5V
                                                                                                                                      Vth =1.5V
                    CL = 30 pF                                     0.8V                                                               0.8V

CL             R2 (Includes fixture and probe capacitance)      0.0V

                                                             1 ns                                                                     1 ns

TTL AC Test Load                                            TTL Input Test Waveform

Note                                                                                                                                             Page 10 of 14
  10. Applies to REF and FB inputs only. Tested initially and after any design or process changes that may affect these parameters.

Document Number: 38-07141 Rev. *C
                                                                                             CY7B991V
                                                                                    3.3V RoboClock

Switching Characteristics 5 Option

Over the Operating Range [2, 10]

Parameter                                Description                                CY7B991V5        Unit

                                                                               Min Typ Max            MHz

fNOM       Operating Clock Frequency in MHz        FS = LOW[1, 2]              15               30     ns
                                                   FS = MID[1, 2]                                      ns
tRPWH                                              FS = HIGH[1, 2]             25               50
tRPWL                                                                                                  ns
tU                                                                             40               80     ns
tSKEWPR                                                                                                ns
tSKEW0     REF Pulse Width HIGH                                                5.0                     ns
tSKEW1                                                                                                 ns
tSKEW2     REF Pulse Width LOW                                                 5.0                     ns
tSKEW3                                                                                                 ns
tSKEW4     Programmable Skew Unit                                                   See Table 1        ns
tDEV       Zero Output Matched-Pair Skew (XQ0, XQ1)[14, 15]                                            ns
tPD        Zero Output Skew (All Outputs)[[14, 15]                                  0.1 0.25           ns
tODCV      Output Skew (Rise-Rise, Fall-Fall, Same Class Outputs)[14, 18]                              ns
tPWH       Output Skew (Rise-Fall, Nominal-Inverted, Divided-Divided)[14, 18]       0.25 0.5           ns
tPWL       Output Skew (Rise-Rise, Fall-Fall, Different Class Outputs)14, 18]                          ns
tORISE     Output Skew (Rise-Fall, Nominal-Divided, Divided-Inverted)14, 18]        0.6         0.7    ms
tOFALL     Device-to-Device Skew[13, 19]                                                               ps
tLOCK                                                                               0.5         1.0    ps
tJR
                                                                                    0.5         0.7

                                                                                    0.5         1.0

                                                                                                1.25

           Propagation Delay, REF Rise to FB Rise                              0.5 0.0 +0.5

           Output Duty Cycle Variation[20]                                     1.0 0.0 +1.0

           Output HIGH Time Deviation from 50%[21]                                              2.5

           Output LOW Time Deviation from 50%[21]                                               3

           Output Rise Time[21, 22]                                            0.15 1.0         1.5

           Output Fall Time[21, 22]                                            0.15 1.0         1.5

           PLL Lock Time[22]                                                                    0.5

           Cycle-to-Cycle Output Jitter            RMS[13]                                      25

                                                   Peak-to-Peak[13]                             200

Notes

11. Test measurement levels for the CY7B991V are TTL levels (1.5V to 1.5V). Test conditions assume signal transition times of 2 ns or less and output loading as shown
      in the AC Test Loads and Waveforms unless otherwise specified.

12. Guaranteed by statistical correlation. Tested initially and after any design or process changes that may affect these parameters.

13. SKEW is defined as the time between the earliest and the latest output transition among all outputs for which the same tU delay has been selected when all are
      loaded with 30 pF and terminated with 50 to VCC/2 (CY7B991V).

14. tSKEWPR is defined as the skew between a pair of outputs (XQ0 and XQ1) when all eight outputs are selected for 0tU.
15. tSKEW0 is defined as the skew between outputs when they are selected for 0tU. Other outputs are divided or inverted but not shifted.
16. CL=0 pF. For CL=30 pF, tSKEW0=0.35 ns.
17. There are three classes of outputs: Nominal (multiple of tU delay), Inverted (4Q0 and 4Q1 only with 4F0 = 4F1 = HIGH), and Divided (3Qx and 4Qx only in Divide-by-2

      or Divide-by-4 mode).

18. tDEV is the output-to-output skew between any two devices operating under the same conditions (VCC ambient temperature, air flow, etc.)
19. tODCV is the deviation of the output from a 50% duty cycle. Output pulse width variations are included in tSKEW2 and tSKEW4 specifications.
20. Specified with outputs loaded with 30 pF for the CY7B991V5 and 7 devices. Devices are terminated through 50 to VCC/2.tPWH is measured at 2.0V. tPWL is

      measured at 0.8V.

21. tORISE and tOFALL measured between 0.8V and 2.0V.
22. tLOCK is the time that is required before synchronization is achieved. This specification is valid only after VCC is stable and within normal operating limits. This parameter is

      measured from the application of a new signal or frequency at REF or FB until tPD is within specified limits.

Document Number: 38-07141 Rev. *C                                                                     Page 11 of 14
                                                                                              CY7B991V
                                                                                     3.3V RoboClock

Switching Characteristics 7 Option

Over the Operating Range [2, 10]

Parameter                            Description                                     CY7B991V7        Unit

                                                                                Min Typ Max            MHz

fNOM       Operating Clock                         FS = LOW[1, 2]               15               30     ns
           Frequency in MHz                        FS = MID[1, 2]                                       ns
tRPWH                                              FS = HIGH[1, 2]              25               50
tRPWL                                                                                                   ns
tU                                                                              40               80     ns
tSKEWPR                                                                                                 ns
tSKEW0     REF Pulse Width HIGH                                                 5.0                     ns
tSKEW1                                                                                                  ns
tSKEW2     REF Pulse Width LOW                                                  5.0                     ns
tSKEW3                                                                                                  ns
tSKEW4     Programmable Skew Unit                                                    See Table 1        ns
tDEV       Zero Output Matched Pair Skew (XQ0, XQ1)[14, 15]                                             ns
tPD        Zero Output Skew (All Outputs)[14, 16]                                    0.1 0.25           ns
tODCV      Output Skew (Rise-Rise, Fall-Fall, Same Class Outputs)[13, 17]                               ns
tPWH       Output Skew (Rise-Fall, Nominal-Inverted, Divided-Divided)[14, 18]        0.3 0.75           ns
tPWL       Output Skew (Rise-Rise, Fall-Fall, Different Class Outputs)[14, 18]                          ns
tORISE     Output Skew (Rise-Fall, Nominal-Divided, Divided-Inverted)[14, 18]        0.6         1.0    ms
tOFALL     Device-to-Device Skew[13, 19]                                                                ps
tLOCK                                                                                1.0         1.5    ps
tJR
                                                                                     0.7         1.2

                                                                                     1.2         1.7

                                                                                                 1.65

           Propagation Delay, REF Rise to FB Rise                               0.7 0.0 +0.7

           Output Duty Cycle Variation[19]                                      1.2 0.0 +1.2

           Output HIGH Time Deviation from 50%[20]                                               3

           Output LOW Time Deviation from 50%[20]                                                3.5

           Output Rise Time[20, 21]                                             0.15 1.5         2.5

           Output Fall Time[20, 21]                                             0.15 1.5         2.5

           PLL Lock Time[22]                                                                     0.5

           Cycle-to-Cycle Output                   RMS[12]                                       25
           Jitter                                  Peak-to-Peak[12]
                                                                                                 200

Document Number: 38-07141 Rev. *C                                                                      Page 12 of 14
                                                                                               CY7B991V
                                                                                      3.3V RoboClock

Ordering Information

Accuracy (ps)  Ordering Code                                        Package Type         Operating
                                                                                            Range
      250      CY7B991V2JC        32-Pb Plastic Leaded Chip Carrier
      500      CY7B991V2JCT       32-Pb Plastic Leaded Chip Carrier Tape and Reel  Commercial
               CY7B991V5JC        32-Pb Plastic Leaded Chip Carrier                  Commercial
      750      CY7B991V5JCT       32-Pb Plastic Leaded Chip Carrier Tape and Reel  Commercial
Pb-Free        CY7B991V5JI        32-Pb Plastic Leaded Chip Carrier                  Commercial
               CY7B991V5JIT       32-Pb Plastic Leaded Chip Carrier Tape and Reel  Industrial
      250      CY7B991V7JC        32-Pb Plastic Leaded Chip Carrier                  Industrial
      500      CY7B991V7JCT       32-Pb Plastic Leaded Chip Carrier Tape and Reel  Commercial
                                                                                      Commercial
      750      CY7B991V2JXC       32-Pb Plastic Leaded Chip Carrier
               CY7B991V2JXCT      32-Pb Plastic Leaded Chip Carrier Tape and Reel  Commercial
               CY7B991V5JXC       32-Pb Plastic Leaded Chip Carrier                  Commercial
               CY7B991V5JXCT      32-Pb Plastic Leaded Chip Carrier Tape and Reel  Commercial
               CY7B991V5JXI       32-Pb Plastic Leaded Chip Carrier                  Commercial
               CY7B991V5JXIT      32-Pb Plastic Leaded Chip Carrier Tape and Reel  Industrial
               CY7B991V7JXC       32-Pb Plastic Leaded Chip Carrier                  Industrial
               CY7B991V7JXCT      32-Pb Plastic Leaded Chip Carrier Tape and Reel  Commercial
                                                                                      Commercial

Package Diagram

                                   Figure 10. 32-Pin Plastic Leaded Chip Carrier J65

Document Number: 38-07141 Rev. *C  51-85002-*B

                                                                             Page 13 of 14
                                                                                              CY7B991V
                                                                                     3.3V RoboClock

Document History Page

Document Title: CY7B991V 3.3V RoboClock Low Voltage Programmable Skew Clock Buffer
Document Number: 38-07141

REV.  ECN NO. Issue Date           Orig. of        Description of Change
                                   Change

**    110250 12/17/01              SZV Change from Specification number: 38-00641 to 38-07141

*A    293239 See ECN RGL Added Pb-Free devices

                                             Added typical value for Jitter (peak)

*B    1199925 See ECN KVM/AESA Format change in Ordering Information Table

*C    1286064 See ECN AESA Change status to final

Cypress Semiconductor Corporation, 2001-2007. The information contained herein is subject to change without notice. Cypress Semiconductor Corporation assumes no responsibility for the use of
any circuitry other than circuitry embodied in a Cypress product. Nor does it convey or imply any license under patent or other rights. Cypress products are not warranted nor intended to be used for
medical, life support, life saving, critical control or safety applications, unless pursuant to an express written agreement with Cypress. Furthermore, Cypress does not authorize its products for use as
critical components in life-support systems where a malfunction or failure may reasonably be expected to result in significant injury to the user. The inclusion of Cypress products in life-support systems
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assumes all risk of such use and in doing so indemnifies Cypress against all charges.

Use may be limited by and subject to the applicable Cypress software license agreement.

Document Number: 38-07141 Rev. *C            Revised June 20, 2007                             Page 14 of 14

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trademarks referenced herein are property of the respective corporations. Purchase of I2C components from Cypress or one of its sublicensed Associated Companies conveys a license under the
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