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CY7B991-5JXI

器件型号:CY7B991-5JXI
器件类别:半导体    无线和射频集成电路   
厂商名称:Cypress Semiconductor
标准:
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器件描述

Phase Locked Loops - PLL 0-DELAY PRGRM SKEW PLL SINGLE 15-80MHz

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Cypress Semiconductor
产品种类:
Product Category:
Phase Locked Loops - PLL
RoHS:YES
类型:
Type:
Zero Delay Programmable PLL Clock Buffer
Number of Circuits:1
Maximum Input Frequency:80 MHz
Minimum Input Frequency:3.75 MHz
Output Frequency Range:3.75 MHz to 80 MHz
电源电压-最大:
Supply Voltage - Max:
5.5 V
电源电压-最小:
Supply Voltage - Min:
4.5 V
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
PLCC-32
封装:
Packaging:
Tube
高度:
Height:
2.67 mm
长度:
Length:
14.05 mm
系列:
Series:
CY7B991
宽度:
Width:
11.5 mm
商标:
Brand:
Cypress Semiconductor
Input Level:TTL
Output Level:TTL
Moisture Sensitive:Yes
工作电源电流:
Operating Supply Current:
90 mA
工作电源电压:
Operating Supply Voltage:
5 V
产品类型:
Product Type:
PLLs - Phase Locked Loops
工厂包装数量:
Factory Pack Quantity:
60
子类别:
Subcategory:
Wireless & RF Integrated Circuits
商标名:
Tradename:
RoboClock
单位重量:
Unit Weight:
0.045794 oz

CY7B991-5JXI器件文档内容

                                                                                                                                 CY7B991

                                                                                                                                 CY7B992

                                                                   Programmable Skew Clock Buffer

Programmable Skew Clock Buffer

Features                                                               Functional Description

■  All output pair skew <100 ps typical (250 ps maximum)               The CY7B991 and CY7B992 Programmable Skew Clock Buffers

■  3.75 MHz to 80 MHz output operation                                 (PSCB) offer user selectable control over system clock functions.

                                                                       These multiple output clock drivers provide the system integrator

■  User selectable output functions                                    with    functions  necessary         to  optimize    the  timing  of    high

   ❐ Selectable skew to 18 ns                                          performance computer systems. Each of the eight individual

   ❐ Inverted and non-inverted                                         drivers, arranged in four pairs of user controllable outputs, can

   ❐ Operation at 1⁄2 and 1⁄4 input frequency                          drive terminated transmission lines with impedances as low as

   ❐ Operation at 2 × and 4 × input frequency (input as low        as  50. They can deliver minimal and specified output skews and

   3.75 MHz)                                                           full swing logic levels (CY7B991 TTL or CY7B992 CMOS).

   Zero input to output delay                                          Each output is hardwired to one of the nine delay or function

■                                                                      configurations. Delay increments of 0.7 to 1.5 ns are determined

■  50% duty cycle outputs                                              by the operating frequency with outputs that skew up to ±6 time

   Outputs drive 50  terminated lines                                 units from their nominal “zero” skew position. The completely

■                                                                      integrated    PLL      allows   cancellation     of  external     load  and

■  Low operating current                                               transmission line delay effects. When this “zero delay” capability

                                                                       of   the     PSCB  is  combined      with  the   selectable  output     skew

■  32-pin PLCC package                                                 functions, you can create output-to-output delays of up to ±12

   Jitter < 200 ps peak-to-peak (< 25 ps RMS)                          time units.

■                                                                      Divide-by-two and divide-by-four output functions are provided

                                                                       for   additional   flexibility  in   designing  complex   clock   systems.

                                                                       When combined with the internal PLL, these divide functions

                                                                       enable distribution of a low frequency clock that are multiplied by

                                                                       two or four at the clock destination. This facility minimizes clock

                                                                       distribution difficulty, allowing maximum system clock speed and

                                                                       flexibility.

                                                                       For a complete list of related documentation, click here.

Logic Block Diagram                     TEST

                                        FB         PHASE               VCO AND

                                                   FREQ    FILTER      TIME UNIT

                                        REF        DET                 GENERATOR

                                               FS

                                             4F0                                                       4Q0

                                             4F1   SELECT

                                                   INPUTS                                              4Q1

                                                   (THREE              SKEW

                                             3F0   LEVEL)                                              3Q0

                                             3F1                                                       3Q1

                                                                       SELECT

                                             2F0                                                       2Q0

                                             2F1                       MATRIX

                                                                                                       2Q1

                                             1F0                                                       1Q0

                                             1F1

                                                                                                       1Q1

Cypress Semiconductor Corporation              •   198 Champion Court            •   San Jose,  CA          95134-1709      • 408-943-2600

Document Number: 38-07138 Rev. *O                                                                                 Revised April 18, 2018
                                                                                                            CY7B991

                                                                                                            CY7B992

Contents

Pinouts  .............................................................................. 3  AC Timing Diagrams ...................................................... 12

Pin Definitions  .................................................................. 3      Operational Mode Descriptions .................................... 13

Block Diagram Description .............................................. 4                 Ordering Information ...................................................... 17

Phase Frequency Detector and Filter .......................... 4                           Ordering Code Definitions ......................................... 17

VCO and Time Unit Generator .................................... 4                         Package Diagram ............................................................ 18

Skew Select Matrix ...................................................... 4                Acronyms ........................................................................ 19

Test Mode .......................................................................... 5     Document Conventions ................................................. 19

Maximum Ratings ............................................................. 6            Units of Measure ....................................................... 19

Operating Range ............................................................... 6          Document History Page ................................................. 20

Electrical Characteristics ................................................. 6             Sales, Solutions, and Legal Information ...................... 22

Capacitance ...................................................................... 8       Worldwide Sales and Design Support ....................... 22

Thermal Resistance .......................................................... 8            Products .................................................................... 22

AC Test Loads and Waveforms ....................................... 8                      PSoC® Solutions  ...................................................... 22

Switching Characteristics ................................................ 9               Cypress Developer Community ................................. 22

Switching Characteristics .............................................. 10                Technical Support ..................................................... 22

Switching Characteristics .............................................. 11

Document Number: 38-07138 Rev. *O                                                                           Page 2 of 22
                                                                                                             CY7B991

                                                                                                             CY7B992

Pinouts

                                         Figure       1.   32-pin PLCC pinout

                                                 3F0  FS   VCCQ  REF  GND   TEST  2F1

                                                  4   3    2     1    32    31    30       2F0
                                   3F1        5                                        29

                                   4F0        6                                        28  GND

                                   4F1        7                                        27  1F1

                                   VCCQ       8                                        26  1F0

                                   VCCN       9            CY7B991                     25  VCCN

                                                           CY7B992

                                   4Q1        10                                       24  1Q0

                                   4Q0        11                                       23  1Q1

                                   GND        12                                       22  GND

                                   GND        13                                       21  GND

                                                 14   15   16    17   18    19    20

                                                 3Q1  3Q0  VCCN  FB   VCCN  2Q1   2Q0

Pin Definitions

Signal Name  I/O                                                            Description

REF              I  Reference frequency input. This input supplies the frequency and timing against which all functional

                    variations are measured.

FB               I  PLL feedback input (typically connected to one of the eight outputs).

FS               I  Three level frequency range select. See Table 1 on page 4.

1F0, 1F1         I  Three level function select inputs for output pair 1 (1Q0, 1Q1). See Table 2 on page 4.

2F0, 2F1         I  Three level function select inputs for output pair 2 (2Q0, 2Q1). See Table 2 on page 4.

3F0, 3F1         I  Three level function select inputs for output pair 3 (3Q0, 3Q1). See Table 2 on page 4.

4F0, 4F1         I  Three level function select inputs for output pair 4 (4Q0, 4Q1). See Table 2 on page 4.

TEST             I  Three level select. See Test Mode on page 5 under the Block Diagram Description on page 4.

1Q0, 1Q1         O  Output pair 1. See Table 2 on page 4.

2Q0, 2Q1         O  Output pair 2. See Table 2 on page 4.

3Q0, 3Q1         O  Output pair 3. See Table 2 on page 4.

4Q0, 4Q1         O  Output pair 4. See Table 2 on page 4.

VCCN         PWR    Power supply for output drivers.

VCCQ         PWR    Power supply for internal circuitry.

GND          PWR    Ground.

Document Number: 38-07138 Rev. *O                                                                            Page 3 of 22
                                                                                                                                                                        CY7B991

                                                                                                                                                                        CY7B992

Block Diagram Description                                                                     Skew Select Matrix

Phase Frequency Detector and Filter                                                           The skew select matrix contains four independent sections. Each

                                                                                              section has two low skew, high fanout drivers (× Q0, × Q1), and

The Phase Frequency Detector and Filter blocks accept inputs                                  two corresponding three level function select (× F0, × F1) inputs.

from the reference frequency (REF) input and the feedback (FB)                                Table 2 shows the nine possible output functions for each section

input  and  generate    correction             information         to    control         the  as        determined          by  the    function   select      inputs.   All  times        are

frequency of the Voltage Controlled Oscillator (VCO). These                                   measured with respect to the REF input assuming that the output

blocks, along with the VCO, form a Phase Locked Loop (PLL)                                    connected to the FB input has 0tU selected.

that tracks the incoming REF signal.                                                          Table 2.            Programmable Skew Configurations [1]

VCO and Time Unit Generator                                                                             Function Selects                          Output Functions

The VCO accepts analog control inputs from the PLL filter block.                              1F1, 2F1,                1F0, 2F0,           1Q0, 1Q1,  3Q0, 3Q1             4Q0, 4Q1

It generates a frequency used by the time unit generator to                                   3F1, 4F1                 3F0, 4F0            2Q0, 2Q1

create discrete time units that are selected in the skew select                               LOW                      LOW                 – 4tU      Divide by         2  Divide by 2

matrix. The operational range of the VCO is determined by the

FS control pin. The time unit (tU) is determined by the operating                             LOW                      MID                 – 3tU              – 6tU          – 6tU
frequency of the device and the level of the FS pin as shown in
                                                                                              LOW                      HIGH                – 2tU              – 4tU          – 4tU
Table 1.
                                                                                              MID                      LOW                 – 1tU              – 2tU          – 2tU
Table 1.   Frequency Range Select and                          tU Calculation [1]
                                                                                              MID                      MID                 0tU                0tU                    0tU

            fNOM (MHz)  tU  =  f---N---O----M-1---------N---      Approximate                MID                      HIGH                +1tU               +2tU           +2tU

FS [2, 3]   Min  Max                                           Frequency (MHz) at             HIGH                     LOW                 +2tU               +4tU           +4tU
                                                               which tU = 1.0 ns
                        where N =                                                             HIGH                     MID                 +3tU               +6tU           +6tU

LOW         15   30            44                                        22.7                 HIGH                     HIGH                +4tU       Divide by         4    Inverted

MID         25   50            26                                        38.5

HIGH        40   80            16                                        62.5

Notes

1.  For all tristate inputs, HIGH indicates a  connection      to  VCC,  LOW  indicates  a  connection  to  GND,  and  MID  indicates  an  open  connection.  Internal  termination  circuitry
    holds an unconnected input to VCC/2.
2.  The level is set on FS is determined by the “normal” operating frequency (fNOM) of the VCO and Time Unit Generator (see Logic Block Diagram on page 1). Nominal
    frequency (fNOM) always appears at 1Q0 and the other outputs when they are operated in their undivided modes (see Table 2). The frequency appearing at the REF
    and FB inputs are fNOM when the output connected to FB is undivided. The frequency of the REF and FB inputs are fNOM/2 or fNOM/4 when the part is configured
    for a frequency multiplication by using a divided output as the FB input.

3.  When the FS pin is selected HIGH, the REF input must not transition upon power up until VCC has reached 4.3 V.

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                                                                                                                                                                                   CY7B992

Figure 2 shows the typical outputs with FB connected to a zero skew output. [4]

                            Figure 2.          Typical Outputs with FB Connected to a Zero-Skew Output

                                                   t0 – 6t U  t0 – 5t U  t0 – 4t U  t0 – 3t U  t0 – 2t U  t0 – 1t U      U        U            U    U        U        U

                                                                                                                     t0  t 0 +1t  t 0 +2t  t 0 +3t  t 0 +4t  t 0 +5t  t 0 +6t

                            FBInput

                            REFInput

      1Fx              3Fx

      2Fx              4Fx

      (N/A)            LM          – 6t U

      LL               LH          – 4t U

      LM            (N/A)          – 3t U

      LH               ML          – 2t U

      ML            (N/A)          – 1t U

      MM               MM          0tU

      MH            (N/A)          +1t U

      HL               MH          +2t U

      HM            (N/A)          +3t U

      HH               HL          +4t U

      (N/A)            HM          +6t U

      (N/A)         LL/HH   DIVIDED

      (N/A)            HH   INVERT

Test Mode                                                                                      If the TEST input is forced to its MID or HIGH state, the device

                                                                                               operates with its internal phase locked loop disconnected, and

The   TEST   input  is  a   three  level   input.  In  normal            system                input levels supplied to REF directly controls all outputs. Relative

operation,  this  pin   is  connected      to  ground,        enabling              the        output to output functions are the same as in normal mode.

CY7B991 or CY7B992 to operate as explained in Skew Select                                      In contrast with normal operation (TEST tied LOW), all outputs

Matrix on page 4. For testing purposes, any of the three level                                 function              based        only     on  the  connection                 of  their  own  function

inputs can have a removable jumper to ground, or be tied LOW                                   selects inputs (× F0 and × F1) and the waveform characteristics

through a 100  resistor. This enables an external tester to                                   of the REF input.

change the state of these pins.

Note

4.   FB connected to an output selected for “zero” skew (i.e., × F1 = × F0 = MID).

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                                                                                                                         CY7B992

Maximum Ratings

Exceeding maximum ratings may shorten the useful life of the                   Operating   Range

device. User guidelines are not tested.                                                       Ambient Temperature

Storage Temperature ............................... –65 °C to +150 °C          Range                                         VCC

Ambient Temperature                                                            Commercial         0 °C to +70 °C         5 V  10%

with Power Applied .................................. –55 °C to +125 °C        Industrial         –40 °C to +85 °C       5 V  10%

Supply Voltage to Ground Potential .............–0.5 V to +7.0 V

DC Input Voltage  .........................................–0.5 V to +7.0 V

Output Current into Outputs (LOW) ............................ 64 mA

Static Discharge Voltage

(MIL-STD-883, Method 3015) ................................. > 2001 V

Latch-Up Current ................................................... > 200 mA

Electrical Characteristics

Over the Operating Range

Parameter                 Description      Test Conditions                                 CY7B991                  CY7B992       Unit

                                                                                           Min    Max             Min    Max

VOH        Output HIGH Voltage             VCC = Min IOH = –16 mA                          2.4      –               –        –         V

                                           VCC = Min, IOH = –40 mA                         –        –   VCC –                –

                                                                                                                  0.75

VOL        Output LOW Voltage              VCC = Min, IOL = 46 mA                          –      0.45              –        –         V

                                           VCC = Min, IOL = 46 mA                          –        –               –    0.45

VIH        Input HIGH Voltage (REF and FB                                                  2.0    VCC   VCC –            VCC           V

           inputs only)                                                                                           1.35

VIL        Input LOW Voltage (REF and FB                                                   – 0.5  0.8             – 0.5  1.35          V

           inputs only)

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                                                                                                                                                     CY7B992

Electrical Characteristics

Over the Operating Range

Parameter                           Description                           Test Conditions             CY7B991                               CY7B992                          Unit

                                                                                                      Min      Max                          Min      Max

VIHH            Three Level Input HIGH Voltage    Min  VCC  Max                                     VCC –    VCC                          VCC –    VCC                     V
                (Test, FS, × Fn) [5]
                                                                                                      0.85                                  0.85

VIMM            Three Level Input MID Voltage     Min  VCC  Max                                     VCC/2 –  VCC/2 +                      VCC/2 –  VCC/2 +                 V
                (Test, FS, × Fn) [5]
                                                                                                      500 mV   500 mV                       500 mV   500 mV

VILL            Three Level Input LOW Voltage     Min  VCC  Maximum                                 0.0      0.85                         0.0      0.85                    V
                (Test, FS, × Fn) [5]

IIH             Input HIGH Leakage Current        VCC = Max, VIN = Max.                               –                                 10  –        10                      A

                (REF and FB inputs only)

IIL             Input LOW Leakage Current         VCC = Max, VIN = 0.4 V                              – 500                             –   – 500    –                       A

                (REF and FB inputs only)

IIHH            Input HIGH Current                VIN = VCC                                           –        200                          –        200                     A

                (Test, FS, × Fn)

IIMM            Input MID Current                 VIN = VCC/2                                         – 50                              50  – 50     50                      A

                (Test, FS, × Fn)

IILL            Input LOW Current                 VIN = GND                                           –        – 200                        –        – 200                   A

                (Test, FS, × Fn)

IOS             Output Short Circuit Current [6]  VCC = Max, VOUT = GND (25 °C                        –        – 250                        –        N/A                     mA

                                                  only)

ICCQ            Operating Current Used by         VCCN = VCCQ = Max,                      Commercial  –                                 85  –        85                      mA

                Internal Circuitry                All Input Selects                       Industrial  –                                 90  –        90

                                                  Open

ICCN            Output Buffer Current per Output  VCCN = VCCQ = Max, IOUT = 0 mA                      –                                 14  –        19                      mA
                Pair [7]
                                                  Input Selects Open, fMAX

PD              Power Dissipation per Output      VCCN = VCCQ = Max,                                  –                                 78  –        104 [8]                 mW
                Pair [5]
                                                  IOUT = 0 mA,
                                                  Input Selects Open, fMAX

Notes

5.    Total power dissipation per output pair can be approximated by the following expression that includes device power dissipation plus power dissipation due to the load
      circuit:
      CY7B991:PD = [(22 + 0.61F) + [((1550 – 2.7F)/Z) + (.0125FC)]N] × 1.1
      CY7B992:PD = [(19.25+ 0.94F) + [((700 + 6F)/Z) + (.017FC)]N] × 1.1
      See note 7 for variable definition.

6.    CY7B991 must be tested one output at a time, output shorted for less than one second, less than 10% duty cycle. Room temperature only. CY7B992 outputs must
      not be shorted to GND. Doing so may cause permanent damage.

7.    Total output current per output pair is approximated by the following expression that includes device current plus load current:
      CY7B991:  IICCCCNN  =  [(4 +  0.11F) +  [((835 – 3F)/Z) + (.0022FC)]N] × 1.1
      CY7B992:            =  [(3.5  + 0.17F)  + [((1160 – 2.8F)/Z) + (.0025FC)]N] ×  1.1
      Where
       F = frequency in MHz; C = capacitive load in pF; Z = line impedance in ohms; N = number of loaded outputs; 0, 1, or 2; FC = F × C.

8.    Applies to REF and FB inputs only. Tested initially and after any design or process changes that may affect these parameters.

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                                                                                                                                                CY7B992

Capacitance

Parameter [9, 10]           Description                                                         Test Conditions                                Max     Unit

CIN                Input Capacitance                 TA = 25 °C, f = 1 MHz, VCC = 5.0 V                                                         10           pF

Thermal Resistance

Parameter [10]              Description                                                         Test Conditions                          32-pin PLCC   Unit
                                                                                                                                         Package

JA                Thermal resistance                Test  conditions                          follow  standard   test     methods  and         44     °C/W

                   (junction to ambient)             procedures       for                       measuring         thermal  impedance,

JC                Thermal resistance                according to EIA/JESD51.                                                                   26     °C/W

                   (junction to case)

AC     Test Loads  and      Waveforms

                                          Figure 3.  AC Test Loads and                          Waveforms

                   5V                                                                                                      3.0V

                        R1  R1=130                                                                         2.0V                          2.0V

                            R2=91                                                                      Vth =1.5V                         Vth =1.5V
                                                                                                       0.8V                              0.8V
                            CL =  50 pF (CL =30 pF for –2 and –5 devices)
       CL                   (Includes fixture and probe capacitance)                                   0.0V
                        R2

                                                                                                       1ns                              1ns

     TTL AC Test Load (CY7B991)                                                                        TTL Input   Test Waveform         (CY7B991)

                   VCC                                                                                                     VCC

                            R1=100

                        R1  R2=100                                                                         80%                           80%

                            CL =  50 pF (CL =30 pF for –2 and –5 devices)                       Vth =  VCC/2                             Vth =  VCC/2
                            (Includes fixture and probe capacitance)
                                                                                                       20%                               20%
       CL                                                                                              0.0V
                        R2

                                                                                                       3ns                              3ns

     CMOS AC Test Load (CY7B992)                                                                       CMOS Input  Test Waveform         (CY7B992)

Notes

9.   CMOS output buffer current and power dissipation specified at 50 MHz reference frequency.

10. Tested initially and after any design or process change that may affect these parameters.

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                                                                                                                                                                                                                                            CY7B991

                                                                                                                                                                                                                                            CY7B992

Switching Characteristics

Over the Operating Range

           [11,  12]                                                                                                                                                   CY7B991-2          [13]                     CY7B992-2                [13]

Parameter                                                                                                 Description                                               Min            Typ         Max       Min          Typ                        Max             Unit

fNOM                    Operating Clock Frequency                                                                               FS = LOW [11, 14]                   15             –           30        15                   –                  30              MHz

                        in MHz                                                                                                  FS = MID [11, 14]                   25             –           50        25                   –                  50

                                                                                                                                FS = HIGH [11, 14, 15]              40             –           80        40                   –                 80 [16]

tRPWH                   REF Pulse Width HIGH                                                                                                                        5.0            –            –        5.0                  –                   –              ns

tRPWL                   REF Pulse Width LOW                                                                                                                         5.0            –            –        5.0                  –                   –              ns

tU                      Programmable Skew Unit                                                                                                                                                 See Table 1 on page 4

tSKEWPR                 Zero Output Matched-Pair Skew (XQ0, XQ1) [17, 18]                                                                                           –         0.05             0.20             –     0.05                       0.20            ns

tSKEW0                  Zero Output Skew (All Outputs) [17, 19, 20]                                                                                                 –              0.1         0.25             –     0.1                        0.25            ns

tSKEW1                  Output Skew (Rise-Rise, Fall-Fall, Same Class                                                                                               –         0.25             0.5              –     0.25                       0.5             ns
                        Outputs) [17, 20]

tSKEW2                  Output Skew (Rise-Fall, Nominal-Inverted,                                                                                                   –              0.3         0.5              –     0.3                        0.5             ns
                        Divided-Divided) [17, 20]

tSKEW3                  Output Skew (Rise-Rise, Fall-Fall, Different Class                                                                                          –         0.25             0.5              –     0.25                       0.5             ns
                        Outputs) [17, 20]

tSKEW4                  Output Skew (Rise-Fall, Nominal-Divided,                                                                                                    –              0.5         0.9              –     0.5                        0.7             ns
                        Divided-Inverted) [17, 20]

tDEV                    Device-to-Device Skew [13, 21]                                                                                                              –              –           0.75             –             –                  0.75            ns

tPD                     Propagation Delay, REF Rise to FB Rise                                                                                                     – 0.25          0.0         +0.25     – 0.25       0.0                       +0.25            ns

tODCV                   Output Duty Cycle Variation [22]                                                                                                           – 0.65          0.0         +0.65     – 0.5        0.0                        +0.5            ns

tPWH                    Output HIGH Time Deviation from 50% [23, 24]                                                                                                –              –           2.0              –             –                  3.0             ns

tPWL                    Output LOW Time Deviation from 50% [23, 24]                                                                                                 –              –           1.5              –             –                  3.0             ns

tORISE                  Output Rise Time [23, 25]                                                                                                                  0.15            1.0         1.2       0.5          2.0                        2.5             ns

tOFALL                  Output Fall Time [23, 25]                                                                                                                  0.15            1.0         1.2       0.5          2.0                        2.5             ns

tLOCK                   PLL Lock Time [26]                                                                                                                          –              –           0.5              –             –                  0.5             ms

tJR                     Cycle-to-Cycle Output Jitter                                                                            RMS [13]                            –              –           25               –             –                  25              ps

                                                                                                                                Peak-to-Peak [13]                   –              –           200              –             –                  200             ps

Notes

11. The level is set on FS is determined by the “normal” operating frequency (fNOM) of the VCO and Time Unit Generator (see Logic Block Diagram on page 1). Nominal
     ffaornerdqauFefBrnecqinyupe(ufnNtscOyaMmr)eaufllNwtiOpaMlyicswaathipoepnnebathyresuaostiun1tgpQua0t  and the other outputs when they are operated in their undivided modes                (see Table 2). The frequency      appearing            at the REF
                                                                                                          connected to FB is undivided. The frequency of the REF and FB inputs                 are fNOM/2 or fNOM/4 when         the part is          configured
                                                                                                          divided output as the FB input.

12.  Test measurement   levels  for the CY7B991 are TTL                                                               levels (1.5 V to 1.5 V). Test measurement levels for the CY7B992 are CMOS                     lsepveeclsifi(eVdC.C/2  to  VCC/2).  Test
     conditions assume  signal  transition times of 2 ns or                                                           less and output loading as shown in the Figure 3 on page 8 unless otherwise

13. Guaranteed by statistical correlation. Tested initially and after any design or process changes that affect these parameters.

14.  For all tristate inputs, HIGH indicates a                                                            connection  to  VCC,  LOW  indicates  a  connection  to  GND,  and  MID  indicates   an  open  connection.  Internal              termination          circuitry
     holds an unconnected input to VCC/2.
15. When the FS pin is selected HIGH, the REF input must not transition upon power up until VCC has reached 4.3 V.
16. Except as noted, all CY7B992-2 and -5 timing parameters are specified to 80 MHz with a 30 pF load.

17.  SKEW is defined as the time between the earliest and the latest output transition                                                             among       all  outputs   for  which  the  same  tU  delay  is  selected  when          all  are  loaded     with
     50 pF and terminated with 50 to 2.06 V (CY7B991) or VCC/2 (CY7B992).
18. tSKEWPR is defined as the skew between a pair of outputs (XQ0 and XQ1) when all eight outputs are selected for 0tU.
19. tSKEW0 is defined as the skew between outputs when they are selected for 0tU. Other outputs are divided or inverted but not shifted.
20. CL = 0 pF. For CL = 30 pF, tSKEW0 = 0.35 ns.
21. tDEV is the output-to-output skew between any two devices operating under the same conditions (VCC ambient temperature, air flow, and so on.)
22. tODCV is the deviation of the output from a 50% duty cycle. Output pulse width variations are included in tSKEW2 and tSKEW4 specifications.
23. Specified with outputs loaded with 30 pF for the CY7B99X-2 and -5 devices and 50 pF for the CY7B99X-7 devices. Devices are terminated through 50  to 2.06 V
     (CY7B991) or VCC/2 (CY7B992).
24. tPWH is measured at 2.0 V for the CY7B991 and 0.8 VCC for the CY7B992. tPWL is measured at 0.8V for the CY7B991 and 0.2 VCC for the CY7B992.
25. tORISE and tOFALL measured between 0.8V and 2.0V for the CY7B991 or 0.8 VCC and 0.2 VCC for the CY7B992.
26. tisLOmCeKaissuthreedtimfroemthtahteisarpepqluiciraetdiobneofof raenseywncshirgonnaizl aotriofrneiqsuaecnhcieyvaetdR. TEhFisosr pFeBciufincatiltitoPnDisisvwaliitdhionnslypaefcteifireVdClCimisitss.table and within normal operating limits. This parameter

Document Number: 38-07138 Rev. *O                                                                                                                                                                                                           Page 9 of 22
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                                                                                                                                                                                                                                            CY7B992

Switching Characteristics

Over the Operating Range

Parameter  [27,  28]                                                                                      Description                                                     CY7B991-5                                 CY7B992-5                                    Unit

                                                                                                                                                                    Min            Typ         Max       Min          Typ                        Max

fNOM                    Operating Clock                                                                                         FS = LOW [27, 29]                   15             –           30        15                   –                  30              MHz

                        Frequency in MHz                                                                                        FS = MID [27, 29]                   25             –           50        25                   –                  50

                                                                                                                                FS = HIGH [27, 29, 30]              40             –           80        40                   –                 80 [31]

tRPWH                   REF Pulse Width HIGH                                                                                                                        5.0            –           –         5.0                  –                  –               ns

tRPWL                   REF Pulse Width LOW                                                                                                                         5.0            –           –         5.0                  –                  –               ns

tU                      Programmable Skew Unit                                                                                                                                                 See Table 1 on page 4

tSKEWPR                 Zero Output Matched-Pair Skew (XQ0, XQ1) [32, 33]                                                                                           –              0.1         0.25             –     0.1                        0.25            ns

tSKEW0                  Zero Output Skew (All Outputs) [32, 34]                                                                                                     –         0.25             0.5              –     0.25                       0.5             ns

tSKEW1                  Output Skew (Rise-Rise, Fall-Fall, Same Class                                                                                               –              0.6         0.7              –     0.6                        0.7             ns
                        Outputs) [32, 35]

tSKEW2                  Output Skew (Rise-Fall, Nominal-Inverted,                                                                                                   –              0.5         1.0              –     0.6                        1.5             ns
                        Divided-Divided) [32, 35]

tSKEW3                  Output Skew (Rise-Rise, Fall-Fall, Different Class                                                                                          –              0.5         0.7              –     0.5                        0.7             ns
                        Outputs)[32, 35]

tSKEW4                  Output Skew (Rise-Fall, Nominal-Divided,                                                                                                    –              0.5         1.0              –     0.6                        1.7             ns
                        Divided-Inverted) [32, 35]

tDEV                    Device-to-Device Skew [36, 37]                                                                                                              –              –           1.25             –             –                  1.25            ns

tPD                     Propagation Delay, REF Rise to FB Rise                                                                                                     – 0.5           0.0         +0.5      – 0.5        0.0                        +0.5            ns

tODCV                   Output Duty Cycle Variation [22]                                                                                                           – 1.0           0.0         +1.0      – 1.2        0.0                        +1.2            ns

tPWH                    Output HIGH Time Deviation from 50% [39, 40]                                                                                                –              –           2.5              –             –                  4.0             ns

tPWL                    Output LOW Time Deviation from 50% [39, 40]                                                                                                 –              –           3                –             –                  4.0             ns

tORISE                  Output Rise Time [39, 41]                                                                                                                  0.15            1.0         1.5       0.5          2.0                        3.5             ns

tOFALL                  Output Fall Time [39, 41]                                                                                                                  0.15            1.0         1.5       0.5          2.0                        3.5             ns

tLOCK                   PLL Lock Time [42]                                                                                                                          –              –           0.5              –             –                  0.5             ms

tJR                     Cycle-to-Cycle Output Jitter                                                                            RMS [36]                            –              –           25               –             –                  25              ps

                                                                                                                                Peak-to-Peak [36]                   –              –           200              –             –                  200             ps

Notes

27. The level is set on FS is determined by the “normal” operating frequency (fNOM) of the VCO and Time Unit Generator (see Logic Block Diagram on page 1). Nominal
     ffaornerdqauFefBrnecqinyupe(ufnNtscOyaMmr)eaufllNwtiOpaMlyicswaathipoepnnebathyresuaostiun1tgpQua0t  and the other outputs when they are operated in their undivided modes                (see Table 2). The frequency      appearing            at the REF
                                                                                                          connected to FB is undivided. The frequency of the REF and FB inputs                 are fNOM/2 or fNOM/4 when         the part is          configured
                                                                                                          divided output as the FB input.

28.  Test measurement   levels  for the CY7B991 are TTL                                                               levels (1.5 V to 1.5 V). Test measurement levels for the CY7B992 are CMOS                     lsepveeclsifi(eVdC.C/2  to  VCC/2).  Test
     conditions assume  signal  transition times of 2 ns or                                                           less and output loading as shown in the Figure 3 on page 8 unless otherwise

29.  For all tristate inputs, HIGH indicates a                                                            connection  to  VCC,  LOW  indicates  a  connection  to  GND,  and  MID  indicates   an  open  connection.  Internal              termination          circuitry
     holds an unconnected input to VCC/2.
30. When the FS pin is selected HIGH, the REF input must not transition upon power up until VCC has reached 4.3 V.
31. Except as noted, all CY7B992-2 and -5 timing parameters are specified to 80 MHz with a 30 pF load.

32.  SKEW is defined as the time between the earliest and the latest output transition                                                             among       all  outputs   for  which  the  same  tU  delay  is  selected  when          all  are  loaded     with
     50 pF and terminated with 50 to 2.06 V (CY7B991) or VCC/2 (CY7B992).
33. tSKEWPR is defined as the skew between a pair of outputs (XQ0 and XQ1) when all eight outputs are selected for 0tU.
34. tSKEW0 is defined as the skew between outputs when they are selected for 0tU. Other outputs are divided or inverted but not shifted.
35. CL = 0 pF. For CL = 30 pF, tSKEW0 = 0.35 ns.
36. Guaranteed by statistical correlation. Tested initially and after any design or process changes that affect these parameters.

37. tDEV is the output-to-output skew between any two devices operating under the same conditions (VCC ambient temperature, air flow, and so on.)
38. tODCV is the deviation of the output from a 50% duty cycle. Output pulse width variations are included in tSKEW2 and tSKEW4 specifications.
39. Specified with outputs loaded with 30 pF for the CY7B99X-2 and -5 devices and 50 pF for the CY7B99X-7 devices. Devices are terminated through 50  to 2.06 V
     (CY7B991) or VCC/2 (CY7B992).
40. tPWH is measured at 2.0 V for the CY7B991 and 0.8 VCC for the CY7B992. tPWL is measured at 0.8V for the CY7B991 and 0.2 VCC for the CY7B992.
41. tORISE and tOFALL measured between 0.8V and 2.0V for the CY7B991 or 0.8 VCC and 0.2 VCC for the CY7B992.
42. tisLOmCeKaissuthreedtimfroemthtahteisarpepqluiciraetdiobneofof raenseywncshirgonnaizl aotriofrneiqsuaecnhcieyvaetdR. TEhFisosr pFeBciufincatiltitoPnDisisvwaliitdhionnslypaefcteifireVdClCimisitss.table and within normal operating limits. This parameter

Document Number: 38-07138 Rev. *O                                                                                                                                                                                                Page 10 of 22
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                                                                                                                                                                                                                                            CY7B992

Switching Characteristics

Over the Operating Range

Parameter  [43,  44]                                                                                      Description                                                     CY7B991-7                                 CY7B992-7                                    Unit

                                                                                                                                                                    Min            Typ         Max       Min          Typ                        Max

fNOM                    Operating Clock Frequency                                                                               FS = LOW [43, 45]                   15             –           30        15                   –                  30              MHz

                        in MHz                                                                                                  FS = MID [43, 45]                   25             –           50        25                   –                  50

                                                                                                                                FS = HIGH [43, 45]                  40             –           80        40                   –                 80 [46]

tRPWH                   REF Pulse Width HIGH                                                                                                                        5.0            –           –         5.0                  –                  –               ns

tRPWL                   REF Pulse Width LOW                                                                                                                         5.0            –           –         5.0                  –                  –               ns

tU                      Programmable Skew Unit                                                                                                                                                 See Table 1 on page 4

tSKEWPR                 Zero Output Matched-Pair Skew (XQ0, XQ1) [47, 48]                                                                                           –              0.1         0.25             –     0.1                        0.25            ns

tSKEW0                  Zero Output Skew (All Outputs) [47, 49]                                                                                                     –              0.3         0.75             –     0.3                        0.75            ns

tSKEW1                  Output Skew (Rise-Rise, Fall-Fall, Same Class                                                                                               –              0.6         1.0              –     0.6                        1.0             ns
                        Outputs) [47, 50]

tSKEW2                  Output Skew (Rise-Fall, Nominal-Inverted,                                                                                                   –              1.0         1.5              –     1.0                        1.5             ns
                        Divided-Divided) [47, 50]

tSKEW3                  Output Skew (Rise-Rise, Fall-Fall, Different Class                                                                                          –              0.7         1.2              –     0.7                        1.2             ns
                        Outputs) [47, 50]

tSKEW4                  Output Skew (Rise-Fall, Nominal-Divided,                                                                                                    –              1.2         1.7              –     1.2                        1.7             ns
                        Divided-Inverted) [17, 20]

tDEV                    Device-to-Device Skew[51, 52]                                                                                                               –              –           1.65             –             –                  1.65            ns

tPD                     Propagation Delay, REF Rise to FB Rise                                                                                                     – 0.7           0.0         +0.7      – 0.7        0.0                        +0.7            ns

tODCV                   Output Duty Cycle Variation[53]                                                                                                            – 1.2           0.0         +1.2      – 1.5        0.0                        +1.5            ns

tPWH                    Output HIGH Time Deviation from 50%[54, 55]                                                                                                 –              –           3                –             –                  5.5             ns

tPWL                    Output LOW Time Deviation from 50%[54, 55]                                                                                                  –              –           3.5              –             –                  5.5             ns

tORISE                  Output Rise Time [54, 56]                                                                                                                  0.15            1.5         2.5       0.5          3.0                        5.0             ns

tOFALL                  Output Fall Time [54, 56]                                                                                                                  0.15            1.5         2.5       0.5          3.0                        5.0             ns

tLOCK                   PLL Lock Time [57]                                                                                                                          –              –           0.5              –             –                  0.5             ms

tJR                     Cycle-to-Cycle Output Jitter                                                                            RMS[51]                             –              –           25               –             –                  25              ps

                                                                                                                                Peak-to-Peak [51]                   –              –           200              –             –                  200             ps

Notes

43. The level is set on FS is determined by the “normal” operating frequency (fNOM) of the VCO and Time Unit Generator (see Logic Block Diagram on page 1). Nominal
     ffaornerdqauFefBrnecqinyupe(ufnNtscOyaMmr)eaufllNwtiOpaMlyicswaathipoepnnebathyresuaostiun1tgpQua0t  and the other outputs when they are operated in their undivided modes                (see Table 2). The frequency      appearing            at the REF
                                                                                                          connected to FB is undivided. The frequency of the REF and FB inputs                 are fNOM/2 or fNOM/4 when         the part is          configured
                                                                                                          divided output as the FB input.

44.  Test measurement   levels  for the CY7B991 are TTL                                                               levels (1.5 V to 1.5 V). Test measurement levels for the CY7B992 are CMOS                     lsepveeclsifi(eVdC.C/2  to  VCC/2).  Test
     conditions assume  signal  transition times of 2 ns or                                                           less and output loading as shown in the Figure 3 on page 8 unless otherwise

45.  For all tristate inputs, HIGH indicates a                                                            connection  to  VCC,  LOW  indicates  a  connection  to  GND,  and  MID  indicates   an  open  connection.  Internal              termination          circuitry
     holds an unconnected input to VCC/2.
46. Except as noted, all CY7B992-2 and -5 timing parameters are specified to 80 MHz with a 30 pF load.

47.  SKEW is defined as the time between the earliest and the latest output transition                                                              among      all  outputs   for  which  the  same  tU  delay  is  selected  when          all  are  loaded     with
     50 pF and terminated with 50 to 2.06 V (CY7B991) or VCC/2 (CY7B992).
48. tSKEWPR is defined as the skew between a pair of outputs (XQ0 and XQ1) when all eight outputs are selected for 0tU.
49. tSKEW0 is defined as the skew between outputs when they are selected for 0tU. Other outputs are divided or inverted but not shifted.
50. CL = 0 pF. For CL = 30 pF, tSKEW0 = 0.35 ns.
51. Guaranteed by statistical correlation. Tested initially and after any design or process changes that affect these parameters.

52. tDEV is the output-to-output skew between any two devices operating under the same conditions (VCC ambient temperature, air flow, and so on.)
53. tODCV is the deviation of the output from a 50% duty cycle. Output pulse width variations are included in tSKEW2 and tSKEW4 specifications.
54. Specified with outputs loaded with 30 pF for the CY7B99X-2 and -5 devices and 50 pF for the CY7B99X-7 devices. Devices are terminated through 50  to 2.06 V
     (CY7B991) or VCC/2 (CY7B992).
55. tPWH is measured at 2.0 V for the CY7B991 and 0.8 VCC for the CY7B992. tPWL is measured at 0.8V for the CY7B991 and 0.2 VCC for the CY7B992.
56. tORISE and tOFALL measured between 0.8V and 2.0V for the CY7B991 or 0.8 VCC and 0.2 VCC for the CY7B992.
57. tisLOmCeKaissuthreedtimfroemthtahteisarpepqluiciraetdiobneofof raenseywncshirgonnaizl aotriofrneiqsuaecnhcieyvaetdR. TEhFisosr pFeBciufincatiltitoPnDisisvwaliitdhionnslypaefcteifireVdClCimisitss.table and within normal operating limits. This parameter

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                                                                                                  CY7B992

AC  Timing  Diagrams

                                     tREF                tRPWL

                                     tRPWH

            REF

                           tPD                    tODCV  tODCV

            FB

                                                                                             tJR

            Q

                                     tSKEWPR,                   tSKEWPR,
                                                                tSKEW0,1
                                     tSKEW0,1

            OTHER Q

                                                  tSKEW2                  tSKEW2

            INVERTED Q

                                     tSKEW3,4                                     tSKEW3, 4

                                                  tSKEW3, 4

    REF     DIVIDED BY 2

                                     tSKEW1,3, 4                                  tSKEW2, 4

    REF     DIVIDED BY 4

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                                                                                                                                         CY7B992

Operational        Mode  Descriptions

                                             Figure 4.   Zero Skew and Zero Delay Clock Driver

                                                               REF                                                    LOAD

                                                                                             L1           Z0

                                     FB

        SYSTEM                       REF

        CLOCK                        FS                                                                                  LOAD

                                     4F0                 4Q0                                 L2

                                     4F1                 4Q1                                              Z0

                                     3F0                 3Q0

                                     3F1                 3Q1                                                             LOAD

                                     2F0                 2Q0                                      L3

                                     2F1                 2Q1                                              Z0

                                     1F0                 1Q0

                                     1F1                 1Q1                                      L4                     LOAD

                                     TEST

                                                    LENGTH    L1 =  L2 =  L3 =   L4                          Z0

Figure 4    shows  the  PSCB     configured    as   a  zero   skew  clock        The FB input is tied to any output in this configuration and the

buffer. In this mode the 7B991/992 is used as the basis for a                    operating   frequency    range   is     selected  with  the  FS  pin.  The

low-skew clock distribution tree. When all of the function select                low-skew    specification,       coupled   with   the   ability  to    drive

inputs (× F0, × F1) are left open, the outputs are aligned and each              terminated  transmission         lines  (with  impedances    as  low   as

drives a terminated transmission line to an independent load.                    50 ohms), enables efficient printed circuit board design.

                                               Figure 5.      Programmable Skew            Clock  Driver

                                                                    REF                                                  LOAD

                                                                                                  L1          Z0

                                               FB

            SYSTEM                             REF

            CLOCK                              FS                                                                        LOAD

                                               4F0            4Q0                                 L2

                                               4F1            4Q1                                             Z0

                                               3F0            3Q0

                                               3F1            3Q1                                                        LOAD

                                               2F0            2Q0                                 L3

                                               2F1            2Q1                                         Z0

                                               1F0            1Q0                                 L4

                                               1F1            1Q1                                                        LOAD

                                               TEST

                                                       LENGTH       L1 =  L2                                  Z0

                                                                    L3 <  L2 by  6 inches

                                                                    L4 >  L2 by  6 inches

Figure 5 shows a configuration to equalize skew between metal                    outputs. Each of the four groups of output pairs are programmed

traces  of  different  lengths.  In  addition  to   low  skew      between       to different output timing. Skew timing is adjusted over a wide

outputs, the PSCB is programmed to stagger the timing of its                     range in small increments with the appropriate strapping of the

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                                                                                                                                     CY7B992

function select pins. In this configuration the 4Q0 output is fed

back to FB and configured for zero skew. The other three pairs

of outputs are programmed to yield different skews relative to the             Figure 7.     Frequency Multiplier with Skew Connections

feedback. By advancing the clock signal on the longer traces or                                                   REF

retarding the clock signal on shorter traces, all loads can receive

the clock pulse at the same time.

In this illustration the FB input is connected to an output with 0 ns           20 MHz       FB

skew (× F1, × F0 = MID) selected. The internal PLL synchronizes                              REF

the FB and REF inputs and aligns their rising edges to ensure                                FS                                      40 MHz

that all outputs have precise phase alignment.                                               4F0      4Q0

Clock skews are advanced by ±6 time units (tU) when using an                                 4F1      4Q1                            20 MHz

output selected for zero skew as the feedback. A wider range of                              3F0      3Q0
                                                                                                      3Q1
delays is possible if the output connected to FB is also skewed.                             3F1                                     80 MHz

Since “Zero Skew”, +tU, and –tU are defined relative to output                               2F0      2Q0
                                                                                                      2Q1
groups, and since the PLL aligns the rising edges of REF and                                 2F1

FB, you can create wider output skews by proper selection of the                             1F0      1Q0
                                                                                                      1Q1
× Fn inputs. For example, a +10 tU between REF and 3Qx is                                    1F1

achieved by connecting 1Q0 to FB and setting 1F0 = 1F1 = GND,                                TEST

3F0 = MID, and 3F1 = High. (Since FB aligns at –4tU and 3Qx
skews to +6tU, a total of +10tU skew is realized.) Many other
configurations are realized by skewing both the outputs used as            Figure 7 shows the PSCB configured as a clock multiplier. The

the FB input and skewing the other outputs.                                3Q0 output is programmed to divide by four and is sent to FB.

                                                                           This causes the PLL to increase its frequency until the 3Q0 and

                                                                           3Q1 outputs are locked at 20 MHz while the 1Qx and 2Qx

                                                                           outputs      run  at   80  MHz.       The   4Q0  and  4Q1  outputs     are

           Figure 6.    Inverted Output Connections                        programmed to divide by two, that results in a 40 MHz waveform

                                                                           at   these   outputs.      Note  that  the  20   and  40  MHz  clocks                                           fall

                                     REF                                   simultaneously and are out of phase on their rising edge. This
                                                                           aenndab1l⁄e4sfrtehqeudeensciygnoeurtptoutusswe itthheouritscinognceedrgnefsoor fritshieng1⁄2edfrgeequseknecwy.
                                                                           The 2Q0, 2Q1, 1Q0, and 1Q1 outputs run at 80 MHz and are
                 FB
                                                                           skewed by programming their select inputs accordingly. Note
                 REF
                                                                           that the FS pin is wired for 80 MHz operation because that is the
                 FS
                                                                           frequency of the fastest output.
                                4Q0
                 4F0
                                4Q1
                 4F1

                 3F0            3Q0                                                     Figure 8.     Frequency Divider Connections

                 3F1            3Q1

                 2F0            2Q0                                                                               REF

                 2F1            2Q1

                 1F0            1Q0                                                          FB

                 1F1            1Q1                                             20 MHz       REF

                 TEST                                                                        FS                                       10 MHz

                                                                                             4F0            4Q0

Figure 6 shows an example of the invert function of the PSCB.                                4F1            4Q1

                                                                                             3F0            3Q0                       5 MHz

In  this  example    the  4Q0   output    used  as  the  FB   input    is                    3F1            3Q1

programmed for invert (4F0 = 4F1 = HIGH) while the other three                               2F0            2Q0                       20 MHz

pairs of outputs are programmed for zero skew. When 4F0 and                                  2F1            2Q1

4F1 are tied high, 4Q0 and 4Q1 become inverted zero phase                                    1F0

outputs. The PLL aligns the rising edge of the FB input with the                             1F1            1Q0
                                                                                                            1Q1
rising edge of the REF. This causes the 1Q, 2Q, and 3Q outputs

to become the “inverted” outputs with respect to the REF input.                              TEST

It is possible to have 2 inverted and 6 non-inverted outputs or 6

inverted   and  2  non-inverted  outputs  by    selecting  the  output     Figure 8 demonstrates the PSCB in a clock divider application.

connected to FB. The correct configuration is determined by the            2Q0 is fed back to the FB input and programmed for zero skew.

need  for  more    (or  fewer)  inverted  outputs.  1Q,  2Q,  and      3Q  3Qx is programmed to divide by four. 4Qx is programmed to

outputs can also be skewed to compensate for varying trace                 divide by two. Note that the falling edges of the 4Qx and 3Qx

delays independent of inversion on 4Q.                                     outputs are aligned. This enables the use of rising edges of the

                                                                           1⁄2  frequency        and  1⁄4   frequency  without   concern     for  skew

                                                                           mismatch. The 1Qx outputs are programmed to zero skew and

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                                                                                                                                   CY7B992

are aligned with the 2Qx outputs. In this example, the FS input         feature, an external divider is added, and the propagation delay

is grounded to configure the device in the 15 MHz to 30 MHz             of  the   divider  adds    to  the  skew  between     the    different  clock

range since the highest frequency output is running at 20 MHz.          signals.

Figure 9 shows some of the functions that are selectable on the         These divided outputs, coupled with the Phase Locked Loop,

3Qx  and  4Qx    outputs.  These   include   inverted  outputs  and     enables the PSCB to multiply the clock rate at the REF input by

outputs that offer divide-by-2 and divide-by-4 timing. An inverted      either two or four. This mode enables the designer to distribute

output  enables  the       system  designer  to  clock       different  a low frequency clock between various portions of the system,

subsystems on opposite edges, without suffering from the pulse          and  then   locally  multiply       the  clock  rate  to  a  more  suitable

asymmetry typical of non-ideal loading. This function enables           frequency, still maintaining the low skew characteristics of the

each of the two subsystems to clock 180 degrees out of phase            clock driver. The PSCB performs all of the functions described in

and align within the skew specifications.                               this section at the same time. It multiplies by two and four or

The divided outputs offer a zero delay divider for portions of the      divides by two (and four) at the same time. In other words, it is

system that need the clock divided by either two or four, and still     shifting its outputs over a wide range or maintaining zero skew

remain within a narrow skew of the “1X” clock. Without this             between selected outputs.

                                                 Figure  9.  Multi-Function Clock Driver

                                                 REF                                                             LOAD

                                                                                                       Z0

     20 MHz                        FB                                                      80 MHz

DISTRIBUTION                       REF                                              INVERTED

     CLOCK                         FS                                                                            LOAD

                                   4F0      4Q0                                            20 MHz
                                            4Q1
                                   4F1                                                                 Z0

                                   3F0      3Q0                                                                  LOAD
                                            3Q1
                                   3F1
                                                                                    80 MHz
                                   2F0      2Q0                                                        Z0
                                            2Q1                                     ZERO SKEW
                                   2F1

                                   1F0      1Q0                                                                  LOAD
                                            1Q1
                                   1F1                                      80 MHz

                                   TEST                                 SKEWED –3.125 ns (–4tU)             Z0

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                                                                                                                CY7B992

                                   Figure  10.  Board-to-Board    Clock  Distribution

                                                REF                                                       LOAD

                                                                                             Z0

                                                                         L1

        FB                                                                                                LOAD

SYSTEM  REF

CLOCK   FS                                                               L2                  Z0

        4F0                        4Q0

        4F1                        4Q1

        3F0                        3Q0

        3F1                        3Q1                                       L3                           LOAD

        2F0                        2Q0                                                      Z0

        2F1                        2Q1

        1F0                        1Q0                            L4

        1F1                        1Q1

        TEST                                                                           FB

                                                                                       REF

                                                                                       FS       4Q0             LOAD

                                                                                 Z0    4F0      4Q1
                                                                                       4F1
                                                                                       3F0      3Q0

                                                                                       3F1      3Q1

                                                                                       2F0      2Q0             LOAD
                                                                                       2F1
                                                                                                2Q1

                                                                                       1F0      1Q0
                                                                                       1F1
                                                                                                1Q1
                                                                                       TEST

Figure 10 shows the CY7B991 and 992 connected in series to        clock source, approximating a zero delay clock tree. Cascaded

construct a zero skew clock distribution tree between boards.     clock buffers accumulates low frequency jitter because of the

Delays of the downstream clock buffers are programmed to          non-ideal filtering characteristics of the PLL filter. Do not connect

compensate for the wire length (that is, select negative skew     more than two clock buffers in series.

equal to the wire delay) necessary to connect them to the master

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                                                                                                       CY7B992

Ordering Information

Accuracy              Ordering Code                                 Package  Type                             Operating
(ps)                                                                                                          Range

500       CY7B991-5JI                   32-pin  PLCC                                                   Industrial

          CY7B991-5JIT                  32-pin  PLCC  -  Tape  and  Reel                               Industrial

750       CY7B991-7JI                   32-pin  PLCC                                                   Industrial

750       CY7B992-7JI                   32-pin  PLCC                                                   Industrial

Pb-free

250       CY7B991-2JXC                  32-pin  PLCC                                                   Commercial

          CY7B991-2JXCT                 32-pin  PLCC  -  Tape  and  Reel                               Commercial

500       CY7B991-5JXC                  32-pin  PLCC                                                   Commercial

          CY7B991-5JXCT                 32-pin  PLCC  -  Tape  and  Reel                               Commercial

          CY7B991-5JXI                  32-pin  PLCC                                                   Industrial

          CY7B991-5JXIT                 32-pin  PLCC  -  Tape  and  Reel                               Industrial

750       CY7B991-7JXC                  32-pin  PLCC                                                   Commercial

          CY7B991-7JXCT                 32-pin  PLCC  -  Tape  and  Reel                               Commercial

          CY7B991-7JXI                  32-pin  PLCC                                                   Industrial

500       CY7B992-5JXI (Not             32-pin  PLCC                                                   Industrial

          Recommended for New Designs)

          CY7B992-5JXIT                 32-pin  PLCC  -  Tape  and  Reel                               Industrial

Ordering Code Definitions

CY       7B99X  -  X  J    X  X      X

                                        X = blank or T

                                        blank = Tube; T = Tape and Reel

                                        Temperature: X = C or I

                                        C = Commercial; I = Industrial

                                        X = Pb-free; blank = not Pb-free

                                        Package Type: J = 32-pin PLCC package

                                        Speed grade: X = 2 ps or 5 ps or 7 ps, based  on  propagation  delay

                                        Base part number: 7B99X = 7B991 or 7B992

                                        7B991 = Clock buffer with TTL outputs

                                        7B992 = Clock buffer with CMOS outputs

                                        Company ID: CY = Cypress

Document Number: 38-07138 Rev. *O                                                                      Page 17 of 22
                                                                                                          CY7B991

                                                                                                          CY7B992

Package Diagram

                 Figure 11.     32-pin  PLCC  (0.453  ×  0.553  inches)  J32  Package  Outline, 51-85002

                                                                                       51-85002 *E

Document Number: 38-07138 Rev.  *O                                                                        Page 18 of 22
                                                                                               CY7B991

                                                                                               CY7B992

Acronyms                                          Document Conventions

Acronym            Description                    Units of Measure

CMOS     Complementary Metal-Oxide Semiconductor     Symbol                  Unit  of Measure

FB       Feedback                                 °C         degree Celsius

PLCC     Plastic Leaded Chip Carrier              MHz        megahertz

PLL      Phase-Locked Loop                        µA         microampere

PSCB     Programmable Skew Clock Buffers          mA         milliampere

TTL      Transistor-Transistor Logic              ms         millisecond

VCO      Voltage Controlled Oscillator            mW         milliwatt

                                                  ns         nanosecond

                                                            ohm

                                                  %          percent

                                                  pF         picofarad

                                                  ps         picosecond

                                                  V          volt

Document Number: 38-07138 Rev. *O                                                  Page 19 of 22
                                                                                                          CY7B991

                                                                                                          CY7B992

Document History Page

Document Title: CY7B991/CY7B992, Programmable Skew Clock Buffer
Document Number: 38-07138

Rev.  ECN      Orig. of            Submission                             Description of Change
               Change              Date

**    110247   SZV                 12/19/2001  Changed specification number from 38-00513 to 38-07138.

*A    1199925  KVM /               06/29/2007  Updated Features:

               AESA                            Removed “Compatible with a Pentium™-based processor”.

                                               Updated Ordering Information:

                                               Removed “Package Name” column.

                                               Replaced “Lead” with “Pb” in “Package Type” column.

                                               Updated part numbers.

                                               Added Note “Not recommended for the new design.” and referred the same

                                               note in CY7B991-7LMB, CY7B992-5JI and CY7B992-7LMB.

                                               Updated to new template.

*B    1286064  AESA                07/18/2007  Changed status from Preliminary to Final.

*C    2750166  TSAI                08/10/2009  Minor change:

                                               Post to external web.

*D    2761988  CXQ                 09/10/2009  Updated Ordering Information:

                                               No change in part numbers.

                                               Fixed typo error (Replaced “Pb” with “Pin” in “Package Type” column).

*E    2894960  KVM                 03/18/2010  Updated Ordering Information:

                                               Updated part numbers.

                                               Removed Note “Not recommended for the new design.” and its reference.

                                               Updated Package Diagram:

                                               spec 51-85002 – Changed revision from *B to *C.

                                               Updated to new template.

*F    2905889  KVM                 04/06/2010  Updated Ordering Information:

                                               Updated part numbers.

*G    2950368  KVM                 06/11/2010  Updated Operating Range:

                                               Removed Military Temperature Range.

                                               Updated Ordering Information:

                                               Updated part numbers.

                                               Removed “Military Specifications”.

                                               Removed “DC Characteristics”.

*H    3045340  BASH                10/07/2010  Updated Ordering Information:

                                               Updated part numbers.

                                               Added Ordering Code Definitions.

*I    3201434  BASH                03/21/2011  Added Acronyms and Units of Measure.

                                               Completing Sunset Review.

*J    3560698  PURU                03/24/2012  Updated Ordering Information:

                                               Updated part numbers.

                                               Updated Package Diagram:

                                               spec 51-85002 – Changed revision from *C to *D.

*K    4334627  CINM                04/06/2014  Updated to new template.

                                               Completing Sunset Review.

*L    4403827  AJU                 06/10/2014  Updated Ordering Information:

                                               No change in part numbers.

                                               Added “(Not Recommended for New Designs)” next to the MPN

                                               “CY7B992-5JXI” in “Ordering Code” column.

*M    4570101  AJU                 11/14/2014  Updated Functional Description:

                                               Added “For a complete list of related documentation, click here.” at the end.

                                               Updated Ordering Information:

                                               Updated part numbers.

Document Number: 38-07138 Rev. *O                                                                       Page 20 of 22
                                                                                                          CY7B991

                                                                                                          CY7B992

Document History Page (continued)

Document Title: CY7B991/CY7B992, Programmable Skew Clock Buffer
Document Number: 38-07138

Rev.  ECN      Orig. of            Submission                             Description of Change
               Change              Date

*N    5259008  PSR                 05/04/2016  Updated Features:

                                               Replaced “32-pin PLCC/LCC package” with “32-pin PLCC package”.

                                               Updated Electrical Characteristics:

                                               Updated Note 7 (Replaced “FC = F < C” with “FC = F × C”).

                                               Added Thermal Resistance.

                                               Updated Package Diagram:

                                               spec 51-85002 – Changed revision from *D to *E.

                                               Updated to new template.

*O    6143627  XHT                 04/18/2018  Updated to new template.

                                               Completing Sunset Review.

Document Number: 38-07138 Rev. *O                                                                         Page 21 of 22
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                                                                                                                                                                                   CY7B992

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Document Number: 38-07138 Rev. *O                                 Revised April 18, 2018                                                                                           Page 22 of 22
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