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CY2XL12ZXI02

器件型号:CY2XL12ZXI02
器件类别:热门应用    无线/射频/通信   
厂商名称:Cypress
厂商官网:http://www.cypress.com/
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器件描述

Phase Locked Loops - PLL CY2XL12ZXI02

参数
产品属性属性值
产品种类:
Product Category:
Phase Locked Loops - PLL
制造商:
Manufacturer:
Cypress Semiconductor
RoHS:YES
封装:
Packaging:
Tube
商标:
Brand:
Cypress Semiconductor
系列:
Series:
CY2XL12ZXI02
工厂包装数量:
Factory Pack Quantity:
324

CY2XL12ZXI02器件文档内容

                                                                                                                                                                      CY2XL12

                                                                                                                                      Low RMS Phase Jitter
                                                                                                      Programmable LVDS Clock Generator

Low RMS Phase Jitter Programmable LVDS Clock Generator

Features                                                                                                            Functional Description

■ Programmable LVDS clock generator                                                                                 The   CY2XL12     is  a   phase     locked   loop   (PLL)-based

■ Low RMS Phase Jitter                                                                                              high-performance clock generator that uses Cypress’s low-noise

                                                                                                                    voltage control oscillator (VCO) technology to achieve less than

■ Available output frequencies: 50 MHz                                               to 700  MHz                    1 ps typical RMS phase jitter. The CY2XL12 uses an external

■ Package:  Pb-free                                     8-pin          thin  shrunk  small   outline  package       crystal reference input and drives one LVDS output pair having

(TSSOP)                                                                                                             programmable drive strength. CY2XL12 can be programmed as

                                                                                                                    Output Enable (OE), or Power Down (PD#), or Frequency Select

■ Supply voltage: 3.3 V or 2.5 V                                                                                    (FS)  device  by  configuring  the  pin  5.  The    device  can   be

                                                                                                                    programmed either to operate at 3.3 V or at 2.5 V.

■ Temperature: Industrial

Logic  Block Diagram

                                                                       XIN

       External                                                              CRYSTAL                  LOW-NOISE                   OUTPUT                         CLK

            Crystal                                                          OSCILLATOR                        PLL                DIVIDER                        CLK#

                                                                       XOUT

                                                        OE / PD# / FS

Cypress Semiconductor Corporation                                                    •       198 Champion Court           •  San Jose,    CA  95134-1709         • 408-943-2600

Document Number: 001-63176 Rev. *E                                                                                                                 Revised September 26, 2016
                                                                                                           CY2XL12

Contents

Pinouts  .............................................................................. 3  Switching Waveforms .................................................... 11

Pin Definitions  .................................................................. 3      Ordering Information ...................................................... 13

Frequency Table ............................................................... 3          Ordering Code Definitions ......................................... 13

Functional Overview ........................................................ 3             Package Drawing and Dimensions ............................... 14

Application Information ................................................... 4              Acronyms ........................................................................ 15

Power Supply Filtering Techniques ............................. 4                          Document Conventions ................................................. 15

Board Layout and OE Pin ............................................ 4                     Units of Measure ....................................................... 15

Termination for LVDS Output ...................................... 4                       Document History Page ................................................. 16

Crystal Interface .......................................................... 4             Sales, Solutions, and Legal Information ...................... 17

Termination Circuits ......................................................... 5           Worldwide Sales and Design Support ....................... 17

Phase Jitter ....................................................................... 6     Products .................................................................... 17

Absolute Maximum Conditions ....................................... 8                      PSoC®Solutions  ....................................................... 17

Operating Conditions ....................................................... 8             Cypress Developer Community ................................. 17

DC Electrical Characteristics .......................................... 9                 Technical Support ..................................................... 17

AC Electrical Characteristics ........................................ 10

Crystal Characteristics  .................................................. 10

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Pinouts

                                         Figure 1.             8-pin TSSOP pinout

                                    VDD        1                         8         VDD

                                    VSS        2                         7         CLK

                        XOUT                   3                         6         CLK#

                                    XIN        4                         5         OE/PD#/FS

Pin Definitions

Pin Number    Pin Name  I/O Type                                                       Description

1, 8          VDD       Power                     3.3 V or 2.5 V power supply. All supply current flows through pin 1

2             VSS       Power                     Ground

3, 4        XOUT, XIN   XTAL output and input     Parallel resonant crystal interface

5           OE / PD# /  CMOS input                Output enable pin: Active HIGH. If OE=1, CLK is enabled. When LOW, the

              FS                                  output is high impedance

                                                  Power-down pin: Active LOW. If PD# = 0, the device is powered

                                                  down and the clock is disabled.

                                                  Frequency Select pin: One of the two stored frequencies can be selected.

6, 7        CLK#, CLK   LVDS output               Differential clock output; drives one or two LVDS loads

Frequency Table

      Part Number       Crystal          Output                Drive        Pin 5        RMS Phase Jitter (Random)

                        Frequency        Frequency             Strength     Function     Offset Range      Jitter (Typical)

CY2XL12ZXI01            25 MHz           108 MHz               High         OE          637 kHz to 10 MHz        0.55 ps

CY2XL12ZXI02            25 MHz           100 MHz               High         OE          637 kHz to 10 MHz        0.53 ps

CY2XL12ZXI03            25 MHz           150 MHz               High         OE          637 kHz to 10 MHz        0.48 ps

CY2XL12ZXI06            25 MHz           50 MHz                Normal       PD#         12 kHz to 20 MHz         1.0 ps

Functional Overview                                                  disable CLK output. PD# function can quickly put the device in

                                                                     low-power state, but it takes longer time to wake-up because of

The CY2XL12 device with external crystal option has OE or PD#        reacquire of PLL lock. FS feature is used to select two different

or FS feature of Pin 5. The OE function is used to enable or         output frequencies for multirate serializer application.

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Application Information                                                   shown in Figure 6. The termination resistors should always be

                                                                          located    very  close  to  the  receivers,  and          the  trace  branches

Power Supply Filtering Techniques                                         should be located close to the CY2XL12 output. To minimize

As in any high-speed analog circuitry, noise at the power-supply          signal reflections from the receivers, the differential impedance

pins  can  degrade   performance.        To     achieve  optimum  jitter  (Z0) of each trace pair should be 100  to match the termination
                                                                          resistor.
performance,    use  good       power-supply    isolation     practices.

Figure 2 illustrates a typical filtering scheme. Because all the          Crystal Interface

current  flows  through    pin  1,  the  resistance      and  inductance  CY2XL12 should have minimum 8 pF load capacitor parallel to

between this pin and the supply is minimized. A 0.01 or 0.1 µF            the resonant crystal. The capacitors C1 and C2 as shown in

ceramic chip capacitor is also located close to this pin to provide       Figure 3 are chosen to minimize the ppm error. These optimum

a short and low-impedance AC path to ground. A 1 to 10 µF                 values of C1 and C2 can be derived based on the parasitic trace

ceramic or tantalum capacitor is located in the general vicinity of       capacitance (Cp), and capacitance of the CY2XL12 device pins

this device and may be shared with other devices.                         (XIN and XOUT). Values of C1 and C2 are layout dependant and

                Figure 2.  Power Supply Filtering                         can be calculated as C1 = C2 = 2 × (CL – Cp). When the drive

                                                                          level of the crystal is low and the drive level of CY2XL12 is high,

                                                                          the application may need an additional resistor Rout. When Rout

                V DD                                                      is added, C2 is also required to be readjusted for the precise

                (Pin 8)                                                   frequency calculation.

                                                3.33V                                      Figure 3.  Crystal Input Interface

                VDD                                                                                                  XIN

                (Pin 1)             00..0011µF  1100µF

                                                                                                           C1              CY2XL12

Board Layout and OE Pin                                                                                        Rout

If the Output Enable (OE) function on pin 5 is not needed, it may                                                    XOUT

be connected directly to the VDD plane by a wide trace and                                                 C2
multiple vias. This improves heat dissipation. A resistor between

OE and VDD is not necessary.

Termination for LVDS Output

The   CY2XL12   is       designed   with        programmable  output

drive-strength. When it is configured with High-drive, it can drive

two standard LVDS loads, each one with a 100  termination

resistor. Figure 5 on page 5 shows the standard termination

scheme. When it is programmed for Normal-drive, it can drive

only one standard LVDS load (100  termination resistor) as

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                                                                                                 CY2XL12

Termination Circuits

                                                      Figure 4.  Test Load

                                                CLK

                                                                 RTERM50

                                                CLK#

                            Figure     5.  Application  Load     (High drive  strength  device)

                                                                 Z0 = 50-ohm

                                                                     100-ohm  Receiver

                                           CLK

                                       Transmitter               Z0 = 50-ohm

                                           CLK#                  Z0 = 50-ohm

                                                                     100-ohm  Receiver

                                                                 Z0 = 50-ohm

                            Figure 6.  Application Load (Nominal drive strength device)

                                                        Z0 = 50-ohm

                                                CLK

                                           Transmitter  100-ohm      Receiver

                                                 CLK#   Z0 = 50-ohm

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                                              CY2XL12

Phase Jitter

(PCIe 2.0 Check using Clock Jitter 1.3 Tool)

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                                              CY2XL12

Phase Jitter (continued)

(PCIe 2.0 Check using Clock Jitter 1.3 Tool)

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                                                                                                                                 CY2XL12

Absolute Maximum Conditions

Parameter           Description                                                       Condition                      Min         Max                               Unit

VDD        Supply voltage                                                                                            –0.5        4.4                               V

VIN[1]     Input voltage, DC                   Relative to VSS                                                       –0.5       VDD + 0.5                          V

TS         Temperature, Storage                Non operating                                                         –65         150                               C

TJ         Temperature, Junction                                                                                     –           135                               C

ESDHBM     Electrostatic discharge (ESD)       JEDEC STD 22-A114-B                                                   2000        –                                 V

           protection (human body model)

UL–94      Flammability rating                 At 1/8 in.                                                                   V–0                                    –

JA[2]     Thermal resistance, junction to     0 m/s airflow                                                                100                                    C/W

           ambient                             1 m/s airflow                                                                91

                                               2.5 m/s airflow                                                              87

Operating  Conditions

Parameter                                      Description                                                           Min         Max                               Unit

VDD        3.3 V supply voltage                                                                                      3.135       3.465                             V

           2.5 V supply voltage                                                                                      2.375       2.625                             V

TA         Ambient temperature, industrial                                                                           –40         85                                C

TPU        Power-up time for all VDD to reach  minimum specified                      voltage  (ensure  power  ramp  0.05        500                               ms

           is monotonic)

Notes

1.   The voltage on any input or I/O pin cannot exceed the VDD pins during power-up.

2.   Simulated using Apache Sentinel TI software. The board is derived from the JEDEC multilayer standard. It measures 76 × 114 × 1.6 mm and has four layers of
     copper (2/1/1/2 oz.). The internal layers are 100% copper planes, while the top and bottom layers have 50% metallization. No vias are included in the model.

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DC Electrical Characteristics

     Parameter                      Description             Test Conditions                           Min        Typ  Max        Unit

IDD[3]          Power supply current with output            VDD = 3.465 V, OE = VDD,                  –          –    125           mA

                terminated                                  output terminated

                                                            VDD = 2.625 V, OE = VDD,                  –          –    120           mA

                                                            output terminated

VOD[4]          LVDS differential output voltage            VDD = 3.3 V or 2.5 V.                     247        –    454           mV

                                                            RTERM = 50  between CLK and
                                                            CLK#, High Drive Strength

                                                            RTERM = 100  between CLK and
                                                            CLK#, Normal Drive Strength

VOD[4]         Change in VOD between                       VDD = 3.3 V or 2.5 V.                     –          –    50            mV

                complementary output states                 RTERM = 50  between CLK and

                                                            CLK#, High Drive Strength

                                                            RTERM = 100  between CLK and
                                                            CLK#, Normal Drive Strength

VOS[5]          LVDS offset output voltage                  VDD = 3.3 V or 2.5 V.                     1.125      –    1.375         V

                                                            RTERM = 50  between CLK and
                                                            CLK#, High Drive Strength

                                                            RTERM = 100  between CLK and
                                                            CLK#, Normal Drive Strength

VOS            Change in VOS between                       VDD = 3.3 V or 2.5 V.                     –          –    50            mV

                complementary output states                 RTERM = 50  between CLK and

                                                            CLK#, High Drive Strength

                                                            RTERM = 100  between CLK and
                                                            CLK#, Normal Drive Strength

IOZ             Output leakage current                      Three-state output, unterminated,         –35        –    35            A

                                                            measured on one pin while floating

                                                            the other pin, OE = VSS

ISB             Standby supply current.                     PD# = Vss                                                 200           A

VIH             Input high voltage, pin 5                                                             0.7 × VDD  –    VDD + 0.3     V

VIL             Input low voltage, pin 5                                                              -0.3       –    0.3 × VDD     V

IIH             Input high current, pin 5                   Input = VDD                               –          –    115           µA

IIL             Input low current, pin 5                    Input = VSS                               –50        –    –             µA

CIN             Input capacitance, pin 5                                                              –          15   –             pF

CINX            Pin capacitance, XIN & XOUT                                                           –          4.5  –             pF

Notes

3.   IDD includes ~8 mA of current that is dissipated externally in the output termination resistor.

4.   Refer to Figure 7 on page 11.

5.   Refer to Figure 8 on page 11 and Figure 9 on page 11.

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AC Electrical      Characteristics

Parameter [6, 7]                    Description                   Test Conditions                            Min       Typ         Max      Unit

FOUT[8]            Output frequency                                                                                    See note 8           MHz

TR, TF[9]          Output rise or fall time                       20% to 80% of full output swing            –         0.5         1.0            ns

TJitter()[8, 10]  RMS phase jitter (Random)                                                                           See note 8                 ps

TDC[11]            Duty cycle                                     Measured at zero crossing point            45        –           55             %

TOHZ[12]           Output disable time                            Time from falling edge on OE to            –         –           100            ns

                                                                  stopped outputs (asynchronous)

TOE[12]            Output enable time                             Time from rising edge on OE to             –         –           120            ns

                                                                  outputs at a valid frequency

                                                                  (asynchronous)

TLOCK              Startup time                                   Time for CLK to reach valid                –         –           5              ms

                                                                  frequency measured from the

                                                                  time VDD = VDD(min)

Crystal Characteristics

For SMD Package

Parameter                                        Description                                                 Range  1  Range 2     Range 3  Unit

FIN                Crystal frequency                                                                         8–14      14–28       28–48    MHz

R1                 Maximum motional resistance (ESR)                                                         135       50          30             

CL                 Parallel load capacitance (see Note 6 below)                                              8–18      8–14        8–12           pF

DL(max)            Maximum crystal drive level                                                               300       300         300            µW

Notes

6.   Not 100% tested, guaranteed by design and characterization.

7.   Outputs are terminated with 50  between CLK and CLK#. Refer to Figure 4 on page 5.

8.   Crystal frequency, output frequency, and typical phase jitter are listed in Frequency Table on page 3.

9.   Refer to Figure 9 on page 11.

10. Refer to Figure 13 on page 12.

11. Refer to Figure 10 on page 11.

12. Refer to Figure 11 on page 11.

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Switching Waveforms

                                              Figure 7.  Output Voltage Swing

                                      CLK#

                                                                 VOD1           VOD2

                                      CLK

                                                            VOD = VOD1 - VOD2

                         Figure 8.         Output Offset Voltage (High Drive Strength)

                                           CLK                   25

                                                                                VOS

                                      CLK#                       25

                         Figure 9.    Output Rise or Fall Time (Normal Drive Strength)

                                           CLK                   255025

                                                                 5025         VOS

                                           CLK#

                                              Figure 10.    Duty Cycle Timing

                                      CLK#                  80%  80%

                                      CLK     20%                               20%

                                                   TR                      TF

                                      Figure  11.  Output  Enable and Disable   Timing

                   CLK

                                                                                      TDC  =  TPW

                                                                                              TPERIOD

                   CLK#

                                                            TPW

                                                   TPERIOD

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Switching  Waveforms (continued)

                                    Figure  12.  Output Enable and           Disable  Timing

           OE                                    VIL                    VIH

                                            TOHZ                        TOE

           CLK

                                                         High Impedance

           CLK#

                                            Figure 13.   RMS Phase Jitter

                                    Phase noise

           Noise Power

                                                                                     Phase  noise mark

                                                      Offset Frequency

                                                 f1                          f2

                                    RMS     Jitter    =  Area Under the      Masked  Phase  Noise Plot

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Ordering Information

    Part Number                              Package Description                        Product Flow

CY2XL12ZXI                  8-pin TSSOP (Unprogrammed device)                           Industrial, –40 C to 85 C

CY2XL12ZXIT                 8-pin TSSOP (Unprogrammed device)                           Industrial, –40 C to 85 C

CY2XL12ZXI01                8-pin TSSOP (Factory Programmed device)                     Industrial, –40 C to 85 C

CY2XL12ZXI01T               8-pin TSSOP – Tape and Reel (Factory Programmed device)     Industrial, –40 C to 85 C

CY2XL12ZXI02                8-pin TSSOP (Factory Programmed device)                     Industrial, –40 C to 85 C

CY2XL12ZXI02T               8-pin TSSOP – Tape and Reel (Factory Programmed device)     Industrial, –40 C to 85 C

CY2XL12ZXI03                8-pin TSSOP (Factory Programmed device)                     Industrial, –40 °C to 85 °C

CY2XL12ZXI03T               8-pin TSSOP – Tape and Reel (Factory Programmed device)     Industrial, –40 °C to 85 °C

CY2XL12ZXI06                8-pin TSSOP (Factory Programmed device)                     Industrial, –40 °C to 85 °C

CY2XL12ZXI06T               8-pin TSSOP – Tape and Reel (Factory Programmed device)     Industrial, –40 °C to 85 °C

Ordering Code Definitions

CY  2XL12      Z  X  I  XX  X

                                    X = blank or T

                                    blank = Tube; T = Tape and Reel

                                    Part Configuration Code: XX = 01 or 02 or 03 or 06

                                    Temperature Range: I = Industrial

                                    Pb-free

                                    Package Type: Z = 8-pin TSSOP

                                    Base Part Number

                                    Company ID: CY = Cypress

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Package Drawing and         Dimensions

Figure 14.                  8-pin TSSOP (4.40  mm  Body)  Z08.173/ZZ08.173  Package Outline,  51-85093

                                                                            51-85093 *E

Document Number: 001-63176  Rev. *E                                                                     Page 14 of 17
                                                                                                       CY2XL12

Acronyms                                             Document Conventions

Acronym                      Description             Units of Measure

CMOS     Complementary Metal Oxide Semiconductor        Symbol                     Units  of  Measure

ESD      Electrostatic Discharge                     °C         degree Celsius

ESR      Equivalent Series Resistance                kHz        kilohertz

HBM      Human Body Model                            MHz        megahertz

I/O      Input/Output                                µA         microampere

JEDEC    Joint Electron Devices Engineering Council  mA         milliampere

LVDS     Low-Voltage Differential Signal             mm         millimeter

OE       Output Enable                               ms         millisecond

PLL      Phase-Locked Loop                           mV         millivolt

RMS      Root Mean Square                            ns         nanosecond

TSSOP    Thin Shrunk Small Outline Package                     ohm

                                                     ppm        parts per million

VCO      Voltage Controlled Oscillator               %          percent

XO       Crystal Oscillator                          pF         picofarad

                                                     ps         picosecond

                                                     V          volt

                                                     W          watt

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Document History Page

Document Title: CY2XL12, Low RMS Phase Jitter Programmable LVDS Clock Generator
Document Number: 001-63176

Rev.  ECN No.  Submission           Orig. of                             Description of Change
               Date                 Change

**    2991849  07/28/2010           KVM       New data sheet.

*A    3117362  12/21/2010           BASH      Updated Features:

                                              Added “LVDS PCIe 2.0 Low Jitter XO”.

                                              Added Phase Jitter.

                                              Added Document Conventions.

*B    3432906  11/09/2011           BASH      Updated Features.

                                              Updated Frequency Table.

                                              Updated Ordering Information (Added new part numbers CY2XL12ZXI03 and

                                              CY2XL12ZXI03T).

                                              Updated Package Drawing and Dimensions.

                                              Updated to new template.

*C    4120381  09/11/2013           CINM      Updated to new template.

                                              Completing Sunset Review.

*D    4700492  03/26/2015           TAVA      Updated Document Title to read as “CY2XL12, Low RMS Phase Jitter

                                              Programmable LVDS Clock Generator”.

                                              Updated Logic Block Diagram.

                                              Updated Pinouts:

                                              Updated Figure 1.

                                              Updated Package Drawing and Dimensions:

                                              spec 51-85093 – Changed revision from *D to *E.

*E    5449404  09/26/2016           XHT       Updated to new template.

                                              Completing Sunset Review.

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Document Number: 001-63176 Rev. *E                                      Revised September 26, 2016                               Page 17 of 17
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