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CY2410SXC-5T

器件型号:CY2410SXC-5T
器件类别:半导体    无线和射频集成电路   
厂商名称:Cypress Semiconductor
标准:
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器件描述

Phase Locked Loops - PLL MediaClock Clock COM

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Cypress Semiconductor
产品种类:
Product Category:
Phase Locked Loops - PLL
RoHS:YES
类型:
Type:
PLL Clock Generator
Number of Circuits:1
Minimum Input Frequency:13.5 MHz
Output Frequency Range:27 MHz
电源电压-最大:
Supply Voltage - Max:
3.465 V
电源电压-最小:
Supply Voltage - Min:
3.135 V
最小工作温度:
Minimum Operating Temperature:
0 C
最大工作温度:
Maximum Operating Temperature:
+ 70 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
SOIC-8
封装:
Packaging:
Cut Tape
封装:
Packaging:
MouseReel
封装:
Packaging:
Reel
高度:
Height:
1.48 mm
长度:
Length:
4.98 mm
系列:
Series:
CY2410SXC
宽度:
Width:
3.99 mm
商标:
Brand:
Cypress Semiconductor
工作电源电压:
Operating Supply Voltage:
3.3 V
产品类型:
Product Type:
PLLs - Phase Locked Loops
工厂包装数量:
Factory Pack Quantity:
2500
子类别:
Subcategory:
Wireless & RF Integrated Circuits
单位重量:
Unit Weight:
0.019048 oz

CY2410SXC-5T器件文档内容

                                                                                                                 CY2410

                                                      MPEG Clock Generator with VCXO

Features                                                           Benefits

■ Integrated phase-locked loop (PLL)                               ■  Highest-performance PLL tailored for multimedia applications

■ Low-jitter, high-accuracy outputs                                ■  Meets critical timing requirements in complex system designs

■ VCXO with analog adjust                                          ■  Large ±150-ppm range, better linearity

■ 3.3V operation                                                   ■  Application compatibility for a wide variety of designs

■ Compatible with MK3727 (–1, –5)                                  ■  Enables design compatibility

                                                                   ■  Advanced Features

                                                                   ■  Matches nonlinear MK3727A VCXO control curve (-5)

                                                                   ■  Digital VCXO control

                                                                   ■  Electromagnetic interference (EMI) reduction for standards

                                                                      compliance

                                                                   ■  Second source for existing designs

Part      Outputs             Input Frequency Range                Output         VCXO Control                Other Features

Number                                                        Frequencies         Curve

CY2410–1          1  13.5-MHz pullable crystal input  per  1  copy of 27 MHz      linear            Compatible with MK3727

                     Cypress specification

CY2410–5          1  13.5-MHz pullable crystal input  per  1  copy of 27 MHz      nonlinear         Matches MK3727A nonlinear

                     Cypress specification                                                          VCXO Control Curve

CY2410-1, -5 Logic Block Diagram

13.5 XIN                                                                          OUTPUT

                     OSC              Q     Φ                                                                    27 MHz

XOUT                                                  VCO                         DIVIDERS

                                               P

VCXO                                                  PLL

                                                           VDD        VSS

Cypress Semiconductor Corporation        •     198 Champion Court     •      San Jose,      CA  95134-1709    •  408-943-2600

Document #: 38-07317 Rev. *E                                                                                  Revised May 22, 2008

                                                                                                                                    [+] Feedback
                                                                                                                           CY2410

CY2410-3       Logic Block                    Diagram

               13.5 XIN                       OSC        Q                                               OUTPUT

                                                                     Φ                                   DIVIDERS  27 MHz

                     XOUT                                                    VCO

                                                                          P

                                                                             PLL

                                 Digital VCXO

               SCLK                           Serial

                                 Programming                                      VDD     VSS

               SDAT                           Interface

Pin Configuration

                                                         Figure  1.     CY2410-1, CY2401-5 8-Pin SOIC

                                                                     XIN  1       8       XOUT

                                                                     VDD  2       7       NC or VSS

                                                                 VCXO     3       6       NC or VDD

                                                                     VSS  4       5       27 MHz

Table 1.  Pin  Definitions  for  CY2410–1, –5

Name                                          Pin Number                  Description

XIN                                           1                           Reference crystal input

VDD                                           2                           Voltage supply

VCXO                                          3                           Input analog control for VCXO

VSS                                           4                           Ground

27 MHz                                        5                           27-MHz clock output

NC/VDD                                        6                           No Connect or voltage supply

NC/VSS                                        7                           No Connect or ground

XOUT[1]                                       8                           Reference crystal output

Note

1.   Float XOUT if XIN is externally driven.

Document #: 38-07317 Rev. *E                                                                                               Page 2 of 8

                                                                                                                                   [+] Feedback
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Pullable Crystal Specifications [2]

Parameter                       Description                            Condition                                      Min   Typ.          Max   Unit

FNOM       Nominal crystal frequency                        Parallel resonance, funda-                                –     13.5          –     MHz

                                                            mental mode, AT cut

CLNOM      Nominal load capacitance                                                                                   –     14            –     pF

R1         Equivalent series resistance (ESR)               Fundamental mode                                          –     –             25    Ω

R3/R1      Ratio of third overtone mode ESR to fundamental  Ratio used because typical                                3     –             –

           mode ESR                                         R1 values are much less than

                                                            the maximum spec.

DL         Crystal drive level                              No external series resistor                               –     0.5           2.0   mW

                                                            assumed

F3SEPHI    Third overtone separation from 3*FNOM            High side                                                 300   –             –     ppm

F3SEPLO    Third overtone separation from 3*FNOM            Low side                                                  –     –             –150  ppm

C0         Crystal shunt capacitance                                                                                  –     –             7     pF

C0/C1      Ratio of shunt to motional capacitance                                                                     180   –             250

C1         Crystal motional capacitance                                                                               14.4  18            21.6  pF

Note

2.  Crystals that meet this specification includes: Ecliptek ECX-5788-13.500M,Siward XTL001050A-13.5-14-400, Raltron  A-13.500-14-CL,PDI  HA13500XFSA14XC.

Document #: 38-07317 Rev. *E                                                                                                                   Page 3 of 8

                                                                                                                                                            [+]  Feedback
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                                    Figure 2.  Data Valid and Data Transition Periods

                                                 Data Valid       Transition

                                                                  to next bit

                                    SDAT

                                                                  tDH  tSU

                                    SCLK         CLKHIGH

                                    VIH

                                    VIL                           CLKLOW

                                               Figure 3.  Start and Stop Frame

                                    SDAT

                                    SCLK

                                                                       Transition

                                          START                        to next bit  STOP

                                    Figure 4.    Duty Cycle Definition; DC =        t2/t1

                                                 t1

                                                          t2

                                    CLK          50%                   50%

Figure 5.                     Rise  and Fall Time Definitions: ER = 0.6 x VDD / t3, EF =   0.6  x  VDD  /  t4

                                                              t3            t4

                                                                  80%

                                          CLK                     20%

Document #: 38-07317 Rev. *E                                                                                   Page 4 of 8

                                                                                                                       [+] Feedback
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Absolute Maximum Conditions

       Parameter                                    Description                                 Min              Max       Unit

VDD                        Supply Voltage                                                       –0.5             7.0       V

TS                         Storage Temperature[3]                                               –65              125       °C

TJ                         Junction Temperature                                                      –           125       °C

                           Digital Inputs                                                       VSS – 0.3       VDD + 0.3  V

                           Digital Outputs referred to VDD                                      VSS – 0.3       VDD + 0.3  V

                           Electrostatic Discharge                                              2000                       V

Recommended Operating Conditions

       Parameter                                    Description                                 Min        Typ.  Max       Unit

VDD                        Operating Voltage                                                    3.135      3.3   3.465     V

TA                         Ambient Temperature                                                  0          –     70        °C

CLOAD                      Max. Load Capacitance                                                –          –     15        pF

fREF                       Reference Frequency                                                  –          13.5       –    MHz

tPU                        Power up time for VDD to reach minimum specified voltage             0.05       –     500       ms

                           (power ramp must be monotonic)

DC Electrical Specifications

Parameter                     Name                               Description                    Min        Typ.  Max       Unit

IOH           Output HIGH Current –1,–5             VOH = VDD – 0.5, VDD = 3.3V                 12         24         –    mA

IOL           Output LOW Current –1,–5              VOL = 0.5, VDD = 3.3V                       12         24         –    mA

CIN           Input Capacitance                                                                 –          –          7    pF

IIZ           Input Leakage Current                                                             –          5          –    μA

fΔXO          VCXO pullability range:–1,–5                                                      +150       –          –    ppm

VVCXO         VCXO input range                                                                  0          –     VDD       V

IVDD          Supply Current                                                                    –          30    35        mA

AC Electrical Specifications               (VDD  = 3.3V)[4]

Parameter[4]               Name                              Description                        Min        Typ.  Max       Unit

DC            Output Duty Cycle                  Duty Cycle is defined in Figure 4, 50% of VDD  45         50    55        %

EROR          Rising Edge Rate –1, –5            Output Clock Edge Rate, Measured from          0.8        1.4        –    V/ns

                                                 20% to 80% of VDD, CLOAD = 15 pF See

                                                 Figure 5.

EROF          Falling Edge Rate –1, –5           Output Clock Edge Rate, Measured from          0.8        1.4        –    V/ns

                                                 80% to 20% of VDD, CLOAD = 15 pF See

                                                 Figure 5.

t9            Clock Jitter –1, –5                Peak-to-peak period jitter                     –          140        –    ps

t10           PLL Lock Time                                                                     –          –          3    ms

Notes

3.   Rated for ten years.

4.   Not 100% tested.

Document #: 38-07317 Rev. *E                                                                                               Page 5 of 8

                                                                                                                                   [+] Feedback
                                                                                           CY2410

                                          Figure 6.  Test and Measurement  Setup

                        VDD                                                       CLK out

                                 0.1  μF             OUTPUTS                      CLOAD

                                                     GND

Document  #:  38-07317  Rev. *E                                                            Page 6 of 8

                                                                                                   [+] Feedback
                                                                                                                                                                                 CY2410

Ordering Information

    Ordering Code             Package Type                            Operating                   Operating                                         Features

                                                                      Range                              Voltage

Pb-Free

CY2410SXC–1[5]         8-pin SOIC                                     Commercial                  3.3V               Linear VCXO control curve

CY2410SXC–1T[5]        8-pin SOIC - Tape and           Reel           Commercial                  3.3V               Linear VCXO control curve

CY2410SXC–5[5]         8-pin SOIC                                     Commercial                  3.3V               Matches nonlinear MK3727A                           VCXO    control

                                                                                                                     curve

CY2410SXC–5T[5]        8-pin SOIC - Tape and           Reel           Commercial                  3.3V               Matches nonlinear MK3727A                           VCXO    control

                                                                                                                     curve

CY2410KSXC–5           8-pin SOIC                                     Commercial                  3.3V               Matches nonlinear MK3727A                           VCXO    control

                                                                                                                     curve

CY2410KSXC–5T          8-pin SOIC - Tape and           Reel           Commercial                  3.3V               Matches nonlinear MK3727A                           VCXO    control

                                                                                                                     curve

Package  Drawing          and         Dimensions

                                                       Figure 7.                    8-Lead        (150-Mil) SOIC

                                                       PIN 1 ID

                       4                1

                                                                                                                 1.  DIMENSIONS IN INCHES[MM] MIN.

                                                                                                                                                      MAX.

                                                                                                                 2.  PIN 1 ID IS OPTIONAL,

                                                                                                                     ROUND ON SINGLE LEADFRAME

                                                       0.150[3.810]                                                  RECTANGULAR ON MATRIX LEADFRAME

                                                       0.157[3.987]

                                                                                                                 3.  REFERENCE JEDEC MS-012

                                                                      0.230[5.842]

                                                                      0.244[6.197]                               4.  PACKAGE WEIGHT 0.07gms

                                                                                                                     PART #

                                                                                                                     S08.15 STANDARD PKG.

                       5                8                                                                            SZ08.15 LEAD FREE PKG.

                          0.189[4.800]                                                                                                              0.010[0.254]  X 45°

                          0.196[4.978]                                                            SEATING PLANE                                     0.016[0.406]

                                                       0.061[1.549]

                                                       0.068[1.727]

                                                                                    0.004[0.102]

         0.050[1.270]

         BSC                                           0.004[0.102]                               0°~8°                                                           0.0075[0.190]

                                                                                                                     0.016[0.406]                                 0.0098[0.249]

                                                       0.0098[0.249]                                                 0.035[0.889]

                                        0.0138[0.350]                                                                                                 51-85066 *C

                                        0.0192[0.487]

Note

5.  Not recommended for new designs.

Document #: 38-07317 Rev. *E                                                                                                                                                     Page 7 of 8

                                                                                                                                                                                          [+]  Feedback
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Document History Page

Document  Title: CY2410 MPEG Clock                      Generator  with VCXO

Document  Number: 38-07317

REV.           ECN NO.                      Submission  Orig. of                                                                 Description of Change

                                            Date        Change

**             111553                       02/12/02    CKN                            New Data Sheet

*A             114937                       09/24/02    CKN                            Added -6 to data sheet, Advance Information to Final

*B             121418                       12/06/02    CKN                            Updated the Pullable Crystal Specifications table on page 2

*C             126905                       06/17/03    RGL                            Added -7 part to data sheet

                                                                                       Added new parameter on the Pullable Crystal table

                                                                                       Power up requirements added to the operating conditions

*D             131100                       01/20/03    RGL                            Added VCXO –7 pullability range in the DC Specs with min. value of ±115ppm

*E             2440886                      See ECN     AESA                           Updated template. Added Note “Not recommended for new designs.”

                                                                                       Added part number CY2410SXC-1, CY2410SXC-1T, CY2410SXC-5,

                                                                                       CY2410SXC-5T, CY2410KSXC–5, and CY2410KSXC–5T in ordering infor-

                                                                                       mation table. Removed all part numbers for non-Pb-free packages (part

                                                                                       numbers beginning CY2410SC). Removed details specific to the -3, -4, -6 and

                                                                                       -7 versions.

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Memories                                              memory.cypress.com                             LCD Drive                   psoc.cypress.com/lcd-drive

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                                                                                                     USB                                                psoc.cypress.com/usb

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Document #: 38-07317 Rev. *E                                                             Revised May 22, 2008                                           Page 8 of 8

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                                                                                                                                                                                                              [+]  Feedback
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