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CY22050KFZXC

器件型号:CY22050KFZXC
器件类别:热门应用    无线_射频_通信   
文件大小:3453.64KB,共10页
厂商名称:Cypress
厂商官网:http://www.cypress.com/
标准:  
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器件描述

phase locked loops - pll flash clock gen 1mhz-133mhz

参数

Manufacturer: Cypress Semiconductor
Product Category: Phase Locked Loops - PLL
RoHS: Yes
Brand: Cypress Semiconductor
Type: Programmable PLL Clock Generator
Number of Circuits: 1
Maximum Input Frequency: 133 MHz
Minimum Input Frequency: 1 MHz
Output Frequency Range: 0.08 MHz to 200 MHz
Supply Voltage - Max: 3.465 V
Supply Voltage - Min: 3.135 V
Maximum Operating Temperature: + 70 C
Mounting Style: SMD/SMT
Package / Case: TSSOP-16
Packaging: Tube
Minimum Operating Temperature: 0 C
Operating Supply Voltage: 3.3 V
Series: CY22050KFZ
Factory Pack Quantity: 96

CY22050KFZXC器件文档内容

                                                               CY22050, CY220501

                                         One-PLL General-Purpose
                          Flash-Programmable Clock Generator

One-PLL General-Purpose Flash-Programmable Clock Generator  Functional Description

Features                                                    The CY22050 is programmable clock generator for use in
                                                            networking, telecommunication, datacom, and other
Integrated phase-locked loop (PLL)                         general-purpose applications. The CY22050 offers up to six
Commercial and Industrial operation                        configurable outputs in a 16-pin TSSOP, running off a 3.3 V
Flash-programmable                                         power supply. The on-chip reference oscillator is designed to run
Field-programmable                                         off an 830-MHz crystal, or a 1133-MHz external clock signal.
Low-skew, low-jitter, high-accuracy outputs                The CY22050 has a single PLL driving 6 programmable output
3.3 V operation with 2.5 V output option                   clocks. The output clocks are derived from the PLL or the
16-pin TSSOP package (CY22050)                             reference frequency (REF). Output post dividers are available for
16-pin TSSOP package with NiPdAu lead finish (CY220501)    either. Four of the outputs can be set as 3.3 V or 2.5 V, for use
Input frequency range:                                     in a wide variety of portable and low-power applications.
                                                            The CY220501 is the CY22050 with NiPdAu lead finish.
   8 MHz30 MHz (external crystal)
   1 MHz133 MHz (driven clock)
Output frequency range:
   Commercial temperature

      80 kHz200 MHz (3.3 V)
      80 kHz166.6 MHz (2.5 V)
   Industrial temperature
      80 kHz166.6 MHz (3.3 V)
      80 kHz150 MHz (2.5 V)

Logic Block Diagram

  XIN  OSC.  Q                                              Divider                  Output  LCLK1
XOUT                                                        Bank 1                   Select  LCLK2
                                                            Divider                  Matrix  LCLK3
                                                            Bank 2                           LCLK4
                     VCO
                                                                                              CLK5
                  P                                                                           CLK6

                     PLL

OE
                                                 VDD AVDD AVSS VSS VDDL VSSL PWRDWN

Cypress Semiconductor Corporation 198 Champion Court       San Jose, CA 95134-1709 408-943-2600
Document #: 38-07006 Rev. *K
                                                                                                  Revised September 8, 2011

                                                                                                                                                [+] Feedback
                                                                                       CY22050, CY220501

Contents                                                                               AC Electrical Characteristics .......................................... 8
                                                                                       Test Circuit ........................................................................ 9
Pin Configuration ............................................................. 3      Switching Waveforms ...................................................... 9
Pin Definitions .................................................................. 3   Ordering Information ...................................................... 10
Programming Description ............................................... 4
                                                                                             Possible Configurations ............................................. 10
      Field Programming the CY22050F .............................. 4                        Ordering Code Definitions ......................................... 10
      CyberClocks Software .............................................. 4            16-pin TSSOP Package Characteristics ....................... 11
      CY3672 Development Kit ............................................ 4            Package Drawing and Dimensions ............................... 11
Applications ...................................................................... 4  Acronyms ........................................................................ 12
      Controlling Jitter .......................................................... 4  Document Conventions ................................................. 12
CY22050 Frequency Calculation ..................................... 5                        Units of Measure ....................................................... 12
Clock Output Settings: Crosspoint Switch Matrix ........ 5                             Document History Page ................................................. 13
Reference Crystal Input ................................................... 6          Sales, Solutions, and Legal Information ...................... 14
      Crystal Drive Level and Power .................................... 6                   Worldwide Sales and Design Support ....................... 14
Absolute Maximum Conditions ....................................... 6                        Products .................................................................... 14
Recommended Operating Conditions ............................ 7                              PSoC Solutions ......................................................... 14
Recommended Crystal Specifications ........................... 7
DC Electrical Characteristics .......................................... 8

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                                                        CY22050, CY220501

Pin Configuration

                              Figure 1. 16-pin TSSOP

                                       XIN 1  16 XOUT
                                     VDD 2
                                   AVDD 3     15 CLK6
                              PWRDWN 4        14 CLK5
                                    AVSS 5    13 VSS
                                    VSSL 6    12 LCLK4
                                  LCLK1 7     11 VDDL
                                  LCLK2 8     10 OE
                                               9 LCLK3

Pin Definitions

    Name    Pin Number                                                            Description
      XIN          1    Reference Input. Driven by a crystal (8 MHz30 MHz) or external clock (1 MHz133 MHz).
                        Programmable input load capacitors allow for maximum flexibility in selecting a crystal, based on
     VDD           2    manufacturer, process, performance, or quality.
    AVDD           3    3.3 V voltage supply
PWRDWN [1]         4    3.3 V analog voltage supply
    AVSS           5
     VSSL          6    Power Down. When pin 4 is driven LOW, the CY22050 goes into shut down mode.
    LCLK1          7    Analog ground
    LCLK2          8    LCLK ground
    LCLK3          9    Configurable clock output 1 at VDDL level (3.3 V or 2.5 V)
    OE [1]        10    Configurable clock output 2 at VDDL level (3.3 V or 2.5 V)
    VDDL          11    Configurable clock output 3 at VDDL level (3.3 V or 2.5 V)
    LCLK4         12    Output Enable. When pin 10 is driven LOW, all outputs are three-stated.
     VSS          13    LCLK voltage supply (2.5 V or 3.3 V)
     CLK5         14    Configurable clock output 4 at VDDL level (3.3 V or 2.5 V)
     CLK6         15    Ground
  XOUT [2]        16    Configurable clock output 5 (3.3 V)
                        Configurable clock output 6 (3.3 V)

                        Reference output

Notes
1. The CY22050 has no internal pull up or pull down resistors. PWRDWN and OE pins need to be driven as appropriate or tied to power or ground.
2. Float XOUT if XIN is driven by an external clock source.

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                                                                   CY22050, CY220501

Programming Description                                            Applications

Field Programming the CY22050F                                     Controlling Jitter
The CY22050 is programmed at the package level, that is, in a      Jitter is defined in many ways, including: phase noise, long-term
programmer socket, prior to installation on a PCB. The CY22050     jitter, cycle-to-cycle jitter, period jitter, absolute jitter, and
is flash-technology based, so the parts can be reprogrammed up     deterministic jitter. These jitter terms are usually given in terms
to 100 times. This allows for fast and easy design changes and     of rms, peak-to-peak, or in the case of phase noise dBC/Hz with
product updates, and eliminates any issues with old and            respect to the fundamental frequency. Actual jitter is dependent
out-of-date inventory.                                             on XIN jitter and edge rate, number of active outputs, output
Samples and small prototype quantities can be programmed on        frequencies, VDDL (2.5 V or 3.3 V), temperature, and output load.
the CY3672 programmer. Cypress's value-added distribution          Power supply noise and clock output loading are two major
partners and third-party programming systems from BP               system sources of clock jitter. Power supply noise can be
Microsystems, HiLo Systems, and others are available for           mitigated by proper power supply decoupling (0.1-F ceramic
large-production quantities.                                       cap) of the clock and ensuring a low-impedance ground to the
                                                                   chip. Reducing capacitive clock output loading to a minimum
CyberClocks Software                                               lowers current spikes on the clock edges and thus reduces jitter.
CyberClocks is an easy-to-use software application that allows     Reducing the total number of active outputs also reduce jitter in
the user to custom-configure the CY22050. Within CyberClocks,      a linear fashion. However, it is better to use two outputs to drive
select the CyClocksRT tool. Users can specify the REF, PLL         two loads than one output to drive two loads.
frequency, output frequencies and/or post-dividers, and different  The rate and magnitude that the PLL corrects the VCO frequency
functional options. CyClocksRT outputs an industry-standard        is directly related to jitter performance. If the rate is too slow, then
JEDEC file used for programming the CY22050.                       long term jitter and phase noise is poor. Therefore, to improve
CyClocksRT can be downloaded free of charge from the               long-term jitter and phase noise, reducing Q to a minimum is
Cypress website at http://www.cypress.com. Install and run it on   advisable. This technique increases the speed of the phase
any PC running the Windows operating system.                       frequency detector, which in turn drives the input voltage of the
                                                                   VCO. In a similar manner, increasing P until the VCO is near its
CY3672 Development Kit                                             maximum rated speed also decreases long term jitter and phase
The Cypress CY3672 Development Kit comes complete with             noise. For example: input reference of 12 MHz; desired output
everything needed to design with the CY22050 and program           frequency of 33.3 MHz. One might arrive at the following
samples and small prototype quantities. The kit comes with the     solution: Set Q = 3, P = 25, Post Div = 3. However, the best jitter
latest version of CyClocksRT and a small portable programmer       results are Q = 2, P = 50, Post Div = 9.
that connects to a PC for on-the-fly programming of custom         For additional information, refer to the application note, "Jitter in
frequencies.                                                       PLL-based Systems: Causes, Effects, and Solutions," available
The JEDEC file output of CyClocksRT can be downloaded to the       at http://www.cypress.com (click on "Application Notes"), or
portable programmer for small-volume programming, or for use       contact your local Cypress Field Applications Engineer.
with a production programming system for larger volumes.

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                                                                                    [+] Feedback
                                                                                          CY22050, CY220501

CY22050 Frequency Calculation                                       and can be independent of each other. The post divider options
                                                                    can be applied to the calculated PLL frequency or to the REF
The CY22050 is an extremely flexible clock generator with up to     directly.
six individual outputs, generated from an integrated PLL.           In addition to the six post divider options, the seventh option
There are four variables used to determine the final output         bypasses the PLL and passes the REF directly to the crosspoint
frequency. They are: the input REF, the P and Q dividers, and       switch matrix.
the post divider. The three basic formulas for determining the
final output frequency of a CY22150-based design are:               Clock Output Settings: Crosspoint Switch
CLK = ((REF * P)/Q)/Post Divider                                   Matrix
CLK = REF/Post Divider
CLK = REF                                                          Each of the six clock outputs can come from any of seven unique
The basic PLL block diagram is shown in Figure 2. Each of the       frequency sources. The crosspoint switch matrix defines which
six clock outputs has a total of seven output options available to  source is attached to each individual clock output. Although it
it. There are six post divider options: /2 (two of these), /3, /4,  may seem that there are an unlimited number of divider options,
/DIV1N, and DIV2N. DIV1N and DIV2N are separately calculated        there are several rules that must be taken into account when
                                                                    selecting divider options.

                                     Figure 2. Basic PLL Block Diagram

REF          Q PFD                   VCO                            Divider Bank 1              LCLK1
                                                                                                LCLK2
                                  P                                   /DIV1N        Crosspoint  LCLK3
                                                                                                LCLK4
                                                                        /2            Switch
                                                                                       Matrix   CLK5
                                                                       /3                       CLK6

                                                                    Divider Bank 2

                                                                       /4

                                                                      /2

                                                                    /DIV2N

Table 1. Clock Output Definition

Clock Output Divider                                                Definition and Notes

     None             Clock output source is the reference input frequency.

     /DIV1N           Clock output uses a generated /DIV1N option from Divider Bank 1. Allowable values for DIV1N are 4 to
                      127. If Divider Bank 1 is not being used, set DIV1N to 8.

     /2               Clock output uses a fixed /2 option from Divider Bank 1. If this option is used, DIV1N must be divisible by 4.

     /3               Clock output uses a fixed /3 option from Divider Bank 1. If this option is used, set DIV1N to 6.

     /DIV2N           Clock output uses a generated /DIV2N option from Divider Bank 2. Allowable values for DIV2N are 4 to
                      127. If Divider Bank 2 is not being used, set DIV2N to 8.

     /2               Clock output uses a fixed /2 option from Divider Bank 2. If this option is used, DIV2N must be divisible by 4.

     /4               Clock output 2 uses a fixed /4 option from Divider Bank 2. If this option is used, DIV2N must be divisible by 8.

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                                                                        CY22050, CY220501

Reference Crystal Input                                               Input load capacitors are placed on the CY22050 die to reduce
                                                                      external component cost. These capacitors are true
The input crystal oscillator of the CY22050 is an important           parallel-plate capacitors, designed to reduce the frequency shift
feature because of the flexibility it allows the user in selecting a  that occurs when non-linear load capacitance is affected by load,
crystal as a reference clock source. The oscillator inverter has      bias, supply, and temperature changes.
programmable gain, allowing for maximum compatibility with a
reference crystal, based on manufacturer, process,                    Crystal Drive Level and Power
performance, and quality.                                             Crystals are specified to accept a maximum drive level.
The value of the input load capacitors is determined by eight bits    Generally, larger crystals can accept more power. The drive level
in a programmable register. Total load capacitance is determined      specification in the table below is a general upper bound for the
by the formula:                                                       power driven by the oscillator circuit in the CY22050.
                                                                      For a given voltage swing, power dissipation in the crystal is
    CapLoad = (CL CBRD CCHIP)/0.09375 pF                          proportional to ESR and proportional to the square of the crystal
In CyClocksRT, enter the crystal capacitance (CL). The value of       frequency. (Note that actual ESR is sometimes much less than
CapLoad is determined automatically and programmed into the           the value specified by the crystal manufacturer.) Power is also
CY22050.                                                              almost proportional to the square of CL.
If you require greater control over the CapLoad value, consider       Power can be reduced to less than the DL specification in the
using the CY22150 for serial configuration and control of the         table below by selecting a reduced frequency crystal with low CL
input load capacitors. For an external clock source, the default is   and low R1 (ESR).
0.

Absolute Maximum Conditions

  Parameter                                                Description  Min   Max Unit
VDD          Supply Voltage
VDDL         I/O Supply Voltage                                         0.5  7.0   V
TS           Storage Temperature [3]
TJ           Junction Temperature                                       0.5  7.0   V
             Package Power Dissipation--Commercial Temp
ESD          Package Power Dissipation--Industrial Temp                 65   125   C
             Digital Inputs
             Digital Outputs referred to VDD                                 125   C
             Digital Outputs referred to VDDL
             Static Discharge Voltage per MIL-STD-833, Method 3015           450   mW

                                                                             380   mW

                                                                        AVSS 0.3 AVDD + 0.3 V

                                                                        VSS 0.3 VDD + 0.3 V

                                                                        VSS 0.3 VDDL +0.3 V

                                                                             2000  V

Note                                                                          Page 6 of 14
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                                                                                      CY22050, CY220501

Recommended Operating Conditions

Parameter                                Description                          Min     Typ  Max Unit

VDD        Operating Voltage                                                  3.135   3.3  3.465  V

VDDLHI     Operating Voltage                                                  3.135   3.3  3.465  V

VDDLLO     Operating Voltage                                                  2.375   2.5  2.625  V

TAC        Ambient Commercial Temp                                            0           70     C

TAI        Ambient Industrial Temp                                            40         85     C

CLOAD      Max. Load Capacitance VDD/VDDL = 3.3 V                                        15     pF

CLOAD      Max. Load Capacitance VDDL = 2.5 V                                            15     pF

fREFD      Driven REF                                                         1           133 MHz

fREFC      Crystal REF                                                        8           30     MHz

tPU        Power up time for all VDDs to reach minimum specified voltage (power 0.05      500    ms
           ramps must be monotonic)

Recommended Crystal Specifications

Parameter  Description                                Comments                Min     Typ  Max Unit

fNOM       Nominal crystal frequency     Parallel resonance, fundamental      8           30     MHz
                                         mode

CLNOM      Nominal load capacitance                                           10          20     pF
R1         Equivalent series resistance
           (ESR)                         Fundamental mode                                50     

DL         Crystal drive level           No external series resistor assumed         0.5  2      mW

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                                                                                                            [+] Feedback
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DC Electrical Characteristics

Parameter [4]              Description                                       Condition                Min         Typ              Max    Unit
                                                                                                                                         mA
IOH3.3          Output High Current                              VOH = VDD 0.5 V, VDD/VDDL = 3.3 V  12                       24        mA
IOL3.3          Output Low Current                                                                                                       mA
IOH2.5          Output High Current                              VOL = 0.5 V, VDD/VDDL = 3.3 V        12                       24        mA
IOL2.5          Output Low Current                                                                                                 1.0    VDD
VIH             Input High Voltage                               VOH = VDDL 0.5 V, VDDL = 2.5 V        8                     16  0.3    VDD
VIL             Input Low Voltage                                                                                                        mA
IVDD[5, 6]                                                       VOL = 0.5 V, VDDL = 2.5 V               8                     16
IVDDL3.3[5, 6]  Supply Current                                                                                                           mA
IVDDL2.5[5, 6]                                                   CMOS levels, 70% of VDD              0.7                     
IDDS            Supply Current                                                                                                           mA
IOHZ                                                             CMOS levels, 30% of VDD                 0                     
IOLZ            Supply Current                                                                                                      50     A
                Power Down Current                               AVDD/VDD Current                                             45   10     A
                Output Leakage
                                                                 VDDL Current (VDDL = 3.465 V)                                25

                                                                 VDDL Current (VDDL = 2.625 V)                                17

                                                                 VDD = VDDL = AVDD = 3.465 V                                  
                                                                 VDD = VDDL = AVDD = 3.465 V
                                                                                                                              

AC Electrical Characteristics

Parameter [4]              Description                           Condition                            Min         Typ              Max    Unit
                                                                                                                                   200   MHz
t1              Output frequency,                       Clock output limit, 3.3 V                  0.08 (80 kHz)                  166.6  MHz
                commercial temperature Clock output limit, 2.5 V                                   0.08 (80 kHz)                  166.6  MHz
                                                                                                                                   150   MHz
                Output frequency,                       Clock output limit, 3.3 V                  0.08 (80 kHz)   50                60
                industrial temperature Clock output limit, 2.5 V                                   0.08 (80 kHz)                           %
                                                                                                                   50                55
t2              Output duty cycle                       Duty cycle is defined in Figure 4, t1/t2,     40                                   %
                                                        fOUT > 166 MHz, 50% of VDD                                1.2               
                                                                                                                                          V/ns
                                                        Duty cycle is defined in Figure 4, t1/t2,     45          1.2               
                                                        fOUT < 166 MHz, 50% of VDD                                                        V/ns
                                                                                                                  1.4               
t3LO            Rising edge slew rate Output clock rise time, 20%80% of VDDL,                        0.6                                 V/ns
                (VDDL = 2.5 V)                          defined in Figure 5                                       1.4               
                                                                                                                                          V/ns
t4LO            Falling edge slew rate Output clock fall time, 80%20% of VDDL,                       0.6                          250
                (VDDL = 2.5 V)                          defined in Figure 5                                                                ps
                                                                                                                  250               
t3HI            Rising edge slew rate Output clock rise time, 20%80% of                              0.8         0.30               3     ps
                (VDDL = 3.3 V)                          VDD/VDDL, defined in Figure 5                                                      ms

t4HI            Falling edge slew rate Output clock fall time, 80%20% of                             0.8
                (VDDL = 3.3 V)                          VDD/VDDL, defined in Figure 5

t5 [7]          Skew                                    Output-output skew between related            
                                                        outputs

t6 [8]          Clock jitter                            Peak-to-peak period jitter (see Figure 6)     

t10             PLL lock time                                                                        

Notes

4. Not 100% tested, guaranteed by design.

5. lIoVaDdDecduwrreithnt1s5sppeFc. ified for two CLK outputs running at 125 MHz, two LCLK outputs running at 80 MHz, and two LCLK outputs running at 66.6 MHz. All outputs are

6. Use CyClocksRT to calculate actual IVDD and IVDDL for specific output frequency configurations.
7. Skew value guaranteed when outputs are generated from the same divider bank. See Logic Block Diagram for more information.

8.   Jitter measurement    will vary. Actual jitter is  tdoetpheenadpepnlitcoantioXnINnojitttee,r"JainttdereidngPeLrLa-tbea,sneudmSbyesrteomf asc: tCivaeuosuestp,uEtfsf,eoctust,pauntdfrSeqouluetniocniess,",aVvDaDilLab(2le.5atVhottrp:3//.w3 wVw),.cteymprpeesrsa.tcuorme,,
     and output load. For  more information, refer
     or contact your local Cypress Field Applications Engineer.

Document #: 38-07006 Rev. *K                                                                                                       Page 8 of 14

                                                                                                                                                                                [+] Feedback
                                                                                     CY22050, CY220501

Test Circuit                                   Figure 3. Test Circuit                  CLK out
                                                                                     CLOAD
                              VDD                 OUTPUTS
                                    0.1F               GND                             VDDL
                                                                                      0.1 F
                           AVDD
                                    0.1 F

Switching Waveforms

                                   Figure 4. Duty Cycle Definition: DC = t2/t1

                              CLK               t1      50%
                                                t2

                                               50%

                                           Figure 5. Rise and Fall Time Definitions

                                           t3       t4

                                               80%

                              CLK              20%

                                           Figure 6. Peak-to-Peak Jitter

                                                        t6

                              CLK

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                                                                                        CY22050, CY220501

Ordering Information

          Ordering Code                  Package Type       Temperature Operating Range             Operating Voltage
CY22050KFC                    16-pin TSSOP                Commercial (0 C to 70 C)                         3.3 V
CY22050KFI                    16-pin TSSOP                Industrial (40 C to 85 C)                       3.3 V
Pb-free
CY22050KFZXC                  16-pin TSSOP                Commercial (0 C to 70 C)                3.3 V
CY22050KFZXI                  16-pin TSSOP                Industrial (40 C to 85 C)              3.3 V
Programmer
CY3672-USB                    Programming Kit
CY3695                        CY22050F, CY22050KF and CY220501KF Adapter for CY3672 Programmer

Some product offerings are factory programmed customer specific devices with customized part numbers. The Possible
Configurations table shows the available device types, but not complete part numbers. Contact your local Cypress FAE or Sales
Representative for more information.

Possible Configurations                  Package Type       Temperature Operating Range             Operating Voltage
           Ordering Code      16-pin TSSOP                Industrial (40 C to 85 C)                       3.3 V
                              16-pin TSSOP-Tape and Reel  Industrial (40 C to 85 C)                       3.3 V
CY22050KZXI-xxx [9]
CY22050KZXI-xxxT

Ordering Code Definitions

CY 22050 X X F Z X X (-xxx) T

                                            T = tape and reel, blank = tube
                                            Configuration specific identifier (factory programmed)
                                            Temperature Range: X = C or I
                                            C = Commercial; I = Industrial
                                            Pb-free
                                            Package Type:
                                            Z = 16-pin TSSOP
                                            F = field programmable, blank = factory programmed
                                            Fab identifier: X = K or none
                                            Lead finish: X = 1 or blank
                                            1 = NiPdAu; blank = unspecified
                                            Base part number
                                            Company ID: CY = Cypress

Note
9. These are factory-programmed configurations. Factory programming is available for high-volume design opportunities of 100 Ku/year or more in production. For more

      details, contact your local Cypress field application engineer or Cypress sales representative.

Document #: 38-07006 Rev. *K                                                                        Page 10 of 14

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                                                        CY22050, CY220501

16-pin TSSOP Package Characteristics

Parameter                            Name       Value                                                    Unit
                                   theta JA       115                                                   C/W
     JA                       Transistor Count                                                       Transistors
Complexity                                      74,600

Package Drawing and Dimensions

                                     Figure 7. 16-pin TSSOP 4.40 mm Body Z16.173/ZZ16.173, 51-85091

Document #: 38-07006 Rev. *K                                                                         51-85091 *C

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                                                                    CY22050, CY220501

Acronyms                                          Document Conventions

Acronym                     Description           Units of Measure

ESR      equivalent series resistance               Symbol                       Unit of Measure
                                                  C        degree Celsius
FAE      field application engineer               dBC       decibels relative to carrier
                                                  Hz        hertz
I/O      input/output                             kHz       kilohertz
                                                  MHz       megahertz
JEDEC joint electron devices engineering council  A        microampere
                                                  F        microfarad
OE       output enable                            mA        milliampere
                                                  mm        millimeter
PC       personal computer                        ms        millisecond
                                                  mW        milliwatt
PCB      printed circuit board                    ns        nanosecond
                                                            ohm
PLL      phase-locked loop                                  percent
                                                  %         picofarad
TSSOP thin shrunk small outline package           pF        picosecond
                                                  ps        volt
VCO      voltage controlled oscillator            V         watt
                                                  W

Document #: 38-07006 Rev. *K                                                                      Page 12 of 14
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                                                                             CY22050, CY220501

Document History Page

Document Title: CY22050, CY220501, One-PLL General-Purpose Flash-Programmable Clock Generator
Document Number: 38-07006

Rev.  ECN      Orig. of Submission                               Description of Change
               Change         Date

**    108185   CKN            08/08/01 New Data Sheet.

*A    110054   CKN            03/04/02 Changed from Preliminary to Final.

*B    121862   RBI            12/14/02 Power up requirements added to Operating Conditions Information.

*C    310575   RGL            01/20/05 Added Lead-free devices.

*D    314233   RGL            01/31/05 Removed the Tape and Reel devices in the non-dash parts.

*E    2440826 AESA            05/15/08 Updated template. Added Note "Not recommended for new designs." and
                                    "38-07409, CY3672 PTG Programming Kit". Corrected "FTG" to "PTG" in
                                    Ordering information table. Added part numbers CY22050KFC, CY22050KFI,
                                    CY22050KFZXC, CY22050KFZXI, CY22050KZXC-xxx, CY22050KZXC-xxxT,
                                    CY22050KZXI-xxx, and CY22050KZXI-xxxT in ordering information table.
                                    Changed Lead-Free to Pb-free.

*F    2642064  KVM            01/21/09 Added CY220501 to title. Added CY220501KFZXI to ordering table.

*G    2743347  KVM            07/24/09 Revised the Device Selection table on page 1 and renamed it.
                                    Updates to programmer and software descriptions.
                                    Clarified that IVDD and IVDDL are for loaded outputs.
                                    Updated footnotes to show that the standard part numbers are now with a "K".
                                    Changed CY3672 part number to CY3672-USB, changed CY3672ADP000 to
                                    CY3695, and repositioned them in the Ordering Information table.
                                    Deleted part numbers CY22050ZC-xxxT, CY22050ZI-xxx and
                                    CY22050ZI-xxxT.

*H    2899683  KVM            03/26/10 Removed inactive parts from ordering information table
                                    Moved xxx parts to `Possible Configurations' table
                                    Updated package diagram

*I    3167517 BASH            02/09/11 Add crystal parameter table on page 6, ordering code definition, acronym and
                                    units tables. Remove references to FTG.
                                    Deleted table 1 from page 1, device selection: this table provides no additional
                                    information. Consolidated its input/output range information as a "features"
                                    bullet.
                                    Removed "benefits" section.
                                    Updated footnote#9 on page 8.

*J    3210223 BASH 03/30/2011 Removed CY220501KFZXI, CY22050KZXC-139 and CY22050KZXC-139T
                                    from the data sheet.
                                    Updated Package diagram from *B to *C

*K    3366417 PURU 09/08/2011 Updated in new template.

Document #: 38-07006 Rev. *K                                                                         Page 13 of 14
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                                                                                       CY22050, CY220501

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                                      cypress.com/go/USB

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assumes all risk of such use and in doing so indemnifies Cypress against all charges.

Use may be limited by and subject to the applicable Cypress software license agreement.

Document #: 38-07006 Rev. *K                                Revised September 8, 2011   Page 14 of 14

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